CN1945735B - 半导体存储装置及电子设备 - Google Patents

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Abstract

本发明公开了一种半导体存储装置及电子设备。其通过优化配线的布局，实现存储单元面积的小型化或者高集成化。而且实现了存储特性的提高。关于铁电存储单元的板线PL，在分割存储单元阵列而得到的列模块CB的存储单元MC上，通过位移部，将沿第一方向直线状配置的板线配线部依次连接于相邻的列模块CB的下一段的板线配线部，将列模块CB的最下段的板线配线部折回到相邻列模块CB的最上段的板线配线部。

Description

半导体存储装置及电子设备
技术领域
本发明涉及一种半导体存储装置及包括该半导体存储装置的电子设备，特别是涉及包括使用铁电膜的电容部的半导体存储装置等。
背景技术
铁电存储器(FeRAM、Ferroelectric Random Access Memory)是一种利用铁电材料的极化和电场之间呈现的磁滞特性来存储信息的装置，由于其速度高、功耗低及非易失性等而备受关注。
构成存储单元阵列的各铁电存储单元连接于例如在行方向上延伸的字线及板线，和在列方向上延伸的位线。
但是，在所涉及的结构中，当读出选择单元的信息时，由于在与选择单元相同的行方向上排列的存储单元与同一字线及板线连接，所以甚至连非选择单元的信息也会显示在位线上。而且，FeRAM的读出是指所谓的破坏性读出，需要在读出后进行再写入。因此，不仅是选择单元，还需要在与选择单元相同的行方向上排列的存储单元进行再写入。
另一方面，构成存储单元的电容器的铁电材料随着信息的读出/写入的次数而劣化。为了实现铁电存储器使用寿命的延长，抑制该劣化是非常重要的。
例如，在下述的非专利文献1中所公开的技术：使板线成阶梯状地位移，以使排列于相同行方向的存储单元不与同一板线连接。
而且，在下述专利文献1中所公开的技术：例如将连接于8行×8列的铁电存储单元的同一板线及字线的存储单元的个数分为每4个一组，由于减少了不必要的存取次数，从而抑制了铁电存储单元的劣化。
专利文献1：日本特开2004-164730号公报(专利公报专利第3597185号)
非专利文献1：IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.37，NO.5，MAY2002P.592-598“Bitline GND Sensing Techniquefor Low-Voltage Operation FeRAM”
但是，在上述非专利文献1中记述的存储单元阵列的结构中，会产生空单元区域(参照图18(b))。而且，板线的条数增加，其驱动器电路也会变大。存储容量越大，这样的空单元区域和板线的增加的影响就越明显。
另一方面，在上述专利文献1中记述的存储单元阵列的结构中，字线和板线的图形形状会变得复杂，从而相应地存储特性的提高和存储单元面积的小型化就会变得困难。
发明内容
本发明的目的在于，通过优化配线的布局，实现存储单元面积的小型化或高集成化，提高存储特性。并且，提供一种与配线的布局的变更相对应的存储单元的选择装置。
(1)本发明的半导体存储装置包括：(a)存储单元阵列，将存储单元配置成在第一方向上m个、在第二方向上n个的格子状，其中，上述存储单元具有使用铁电膜的电容器部，还包括第一、第二及第三端子；(b)第一配线，用于连接排列于第一方向上的m个存储单元的第一端子；(c)第二配线，用于连接排列于第二方向上的n个存储单元的第二端子；(d)以及第三配线，用于连接m个存储单元的第三端子，(d1)作为将上述存储单元阵列分割成第一方向上q个、第二方向上r个的单位模块，在格子状地配置为第一方向上s个存储单元、第二方向上t个存储单元的单位模块中，上述第三配线包括：(d2)用于连接排列于第一单位模块的第一方向的s个存储单元的第一至第t配线部；(d3)用于连接排列于第二单位模块的第一方向的s个存储单元的第一至第t配线部，其中，上述第二单位模块位于上述第一单位模块的第一方向旁边；以及(d4)连接配线部(移位配线部)，用于分别连接上述第一单位模块的第一至第t配线部和上述第二单位模块的第一至第t配线部，而不使同一编号的配线部彼此连接，即，上述连接配线部用于分别连接上述第一单位模块的配线部的上述第二单位模块一侧的端部和上述第二单位模块的配线部的上述第一单位模块一侧的端部，其中，(e)使上述连接部在上述第一单元模块和第二单元模块的模块之间交叉。
如上所述，因为通过连接配线部连接第一单位模块的第1至第t配线部和第二单元模块的第1至第t配线部，而不使相同编码的配线部彼此连接，所以，连接于相同的第一配线和第三配线的存储单元减少，从而可提高半导体存储装置的特性。
而且，由于使连接配线部在模块之间交叉，所以可实现存储单元阵列的小型化或高集成化。
此外、第一配线例如是字线，第二配线例如是位线，第三配线例如是板线。而且，m、n、q、r、s、t、v为自然数。
(2)根据本发明的半导体存储装置，在连接排列于上述单位模块的第二方向上的t个存储单元的第一至第s第二配线中的在上述第一单元模块的第s第二配线与上述第二单元模块的第一第二配线之间，使上述连接配线部交叉。
如上所述，因为通过连接配线部连接第一单元模块的第一至第t配线部和第二单元模块的第一至第t配线部，而不使相同编号的配线部彼此连接，所以，可减少连接于相同第一配线和第三配线的存储单元，从而提高半导体存储装置的特性。
而且，由于使连接配线部在第二配线之间交叉，所以可实现存储单元阵列的小型化或高集成化。而且，利用形成第二配线的层可形成交叉的上述连接配线部。
(3)本发明的半导体存储装置包括：(a)存储单元阵列，将存储单元配置成在第一方向上m个、在第二方向上置n个的格子状，其中，上述存储单元具有使用铁电膜的电容器部，还包括第一、第二及第三端子；(b)第一配线，用于连接排列于第一方向上的m个存储单元的上述第一端子；(c)第二配线，用于连接排列于第二方向上的n个存储单元的上述第二端子；(d)以及第三配线，用于连接m个存储单元的上述第三端子，(d1)作为将上述存储单元阵列分割成第一方向上q个、第二方向上r个的单位模块，在格子状地配置第一方向上s个存储单元、第二方向上t个存储单元的单位模块中，上述第三配线包括：(d2)用于连接排列于第一单位模块的第一方向的s个存储单元的第一至第t配线部；(d3)用于连接排列于第二单位模块的第一方向的s个存储单元的第一至第t配线部，其中，上述第二单位模块位于上述第一单位模块的第一方向旁边；(d4)连接配线部，连接用于连接排列于上述第一单位模块的第一方向上的s个存储单元的第一至第t配线部内的第u(1≤u≤t)配线部和用于连接排列于上述第二单位模块的第一方向上的s个存储单元的第一至第t配线部中的除第u(1≤u≤t)以外的配线部，(e)包括选择上述第三配线的装置，即根据加法电路及减法电路的计算结果，选择上述第三配线。
如上所述，通过连接配线部连接第一单位模块的第u配线部和第二单位模块的除第u以外的配线部，根据加法电路及减法电路的计算结果可轻松地进行第三配线的选择。
此外，第一配线例如是字线，第二配线例如是位线，第三配线例如是板线。而且，m、n、q、r、s、t、v为自然数。
(4)本发明的半导体存储装置包括：(a)存储单元阵列，将存储单元配置成在第一方向上m个、在第二方向上n个的格子状，其中，上述存储单元包括使用铁电膜的电容器部，还包括第一、第二及第三端子；(b)第一配线，用于连接排列于第一方向上的m个存储单元的第一端子；(c)第二配线，用于连接排列于第二方向的n个存储单元的第二端子；(d)以及第三配线，用于连接m个存储单元的上述第三端子；(d1)作为将上述存储单元阵列分割成第一方向上q个、第二方向上r个的单位模块，在格子状地配置为第一方向上s个、第二方向上t个存储单元的单位模块中，上述第三配线包括：(d2)用于连接排列于第一单位模块的第一方向上的s个存储单元的第一至第t配线部；(d3)用于连接排列于第二单位模块的第一方向的s个存储单元的第一至第t配线部，其中，该上述第二单位模块位于上述第一单位模块的第一方向旁边；(d4)以及连接配线部(位移配线部)，连接用于连接排列于上述第一单位模块的第一方向上的s个存储单元的第一至第t配线部内的第u(1≤u≤t)配线部和用于连接排列于上述第二单位模块的第一方向上的s个存储单元的第一至第t配线部中除第u(1≤u≤t)以外的配线部，(e)以及用于选择上述第三配线的装置，其中，在上述半导体存储装置中，(f)上述t为2的v次方；(g)选择上述第三配线的装置根据加法电路的计算结果选择上述第三配线，
如上所述，使t为2的v次方，由此，根据加法电路的计算结果可选择第三配线，并可不需要减法电路，简化电路的结构，而且，也可以使外围电路小型化。
此外，第一配线例如是字线，第二配线例如是位线，第三配线例如是板线。而且，m、n、q、r、s、t、v为自然数。
(5)本发明的电子设备包括包括上述半导体存储装置。在此，所谓“电子设备”一般是指发挥具有本发明涉及的半导体存储装置的一定功能的设备，对其结构没有特定的限定，例如包括上述半导体装置的一般计算机装置、便携式电话、PHS、PDA、电子记事本、IC卡等需要存储装置的所有装置。
附图说明
图1简略地示出实施例1的铁电存储器的主要部位的俯视图；
图2是实施例1的铁电存储器的主要部位剖面图；
图3是实施例1的铁电存储器的主要部位剖面图；
图4是实施例1的铁电存储器的主要部位俯视图；
图5是实施例1的铁电存储器的主要部位俯视图；
图6是实施例1的铁电存储器的主要部位俯视图；
图7是实施例1的铁电存储器的主要部位俯视图；
图8是实施例1的铁电存储器的主要部位俯视图；
图9简略地示出实施例1的其他铁电存储器的主要部位俯视图；
图10是实施例2的铁电存储器的主要部位剖面图；
图11是实施例2的铁电存储器的主要部位俯视图；
图12是实施例2的铁电存储器的主要部位俯视图；
图13示出实施例3的铁电存储器的构成框图；
图14是用于说明实施例3的铁电存储器的板线的选择方法的俯视图；
图15是用于说明实施例3的铁电存储器的板线的选择方法的其他俯视图；
图16示出实施例4的铁电存储器的构成框图；
图17是用于说明实施例4的铁电存储器的板线的选择方法的俯视图；以及，
图18(a)是使板线阶梯状地移动时的铁电存储器的主要部位俯视图，图18(b)是其简略图。
具体实施方式
实施例1
下面，参照附图对本发明的实施例进行详细说明。此外，对具有相同功能的部位标注了相同或关联的标记，并省略对其重复的说明。
首先，参照图1对本实施例的结构特点进行说明。而且，将参照图2至图8对其详细结构进一步说明。
图1简略地示出本实施例的铁电存储器(半导体存储装置)的主要部位的俯视图。在图1中，配置有例如16行×4列的存储单元MC，由这些存储单元构成存储单元阵列。字线WL在第一方向(行方向、行(row)方向、字线方向)上延伸，位线(BL、/BL)在第二方向(列方向、列(column)方向、位线方向)上延伸。
各存储单元MC具有晶体管部和电容器部，上述晶体管部被配置在字线WL与位线(BL、/BL)的交叉部，上述电容器部被配置在板线PL与位线(BL、/BL)的交叉部。
因此，在大致矩形的元件形成区域Ac中，在第二方向上配置有两个存储单元。另外，本实施例的存储单元阵列采用所谓的2T2C(双晶体管双电容器)单元结构，通过在第一方向上排列的两个晶体管及两个电容器构成一个存储单元MC。
而且，该存储单元MC至少具有三个端子(晶体管部的源/漏极区域部、电容器的上部电极部、及栅电极部)(参照图3)。
在此，对本实施例的铁电存储器的特征性结构进行说明。存储单元阵列(16行×4列)被分割为4行×1列(个)的存储模块MB，该存储模块被分割为1行×4列(个)的列模块CB(单位模块)。换言之，存储单元阵列(16行×4列)被分割为4行×4列(个)的列模块CB。该列模块是由4行×1列的存储单元构成的。
字线WL在第一方向上延伸，并与配置在同一行的存储单元MC共同连接。而且，位线对(BL、/BL)在第二方向上延伸，并与配置在同一列的存储单元MC共同连接。
在此，板线PL以对应每个列模块CB都位移一段的方式配置。即，沿第一方向在各列模块CB的存储单元MC上配置成直线状的板线配线部(配线部、板线片、板线直线部)通过位移部(连接配线部、位移配线部)依次连接于相邻的列模块CB的下一段的板线配线部。
但是，各列模块CB的最下段的板线配线部被折回到相邻列模块CB的最上段的板线配线部。
例如，第一方向上第0个、第二方向上第0个列模块(0，0)的最上段(第一条)的板线配线部通过位移部连接于第一方向上第1个、第二方向上第0个的列模块(1，0)的第二条板线配线部。同样的，列模块(0，0)的第二条板线配线部通过位移部连接于列模块(1，0)的第三条板线配线部，列模块(0，0)的第三条板线配线部通过位移部连接于列模块(1，0)的第四条板线配线部。
但是，列模块(0，0)的最下段(第四条)的板线配线部连接于列模块(1，0)的第一个板线配线部。由于该连接部是以与上述的位移部交叉的方式配置的，因此称为交叉位移部(折回部)。即，连接于板线配线部间的连接配线部(四条、四部分)包括三条位移部和一条交叉位移部。列模块(1，0)与(2，0)、(2，0)与(3，0)也被同样地配线。
如上所述，在本实施例中，列模块的第一至第t条(此时t＝4)的板线配线部与其相邻的列模块的第一至第t条板线配线部以与相同编号的板线配线部彼此不相连接的方式而分别通过位移部及交叉位移部相连接，所以，连接于共同的字线及板线的存储单元将变少，从而可减少非选择单元的读出/再写入的次数。其结果，可防止构成电容器部的铁电材料的劣化，并可提高铁电存储器的特性。并且，可延长铁电存储器的寿命。
而且，由于使位移部和交叉位移部交叉，所以与仅阶梯状地位移的情况相比，可减少板线的条数。而且，可减少用于布置板线的区域(空区域)，其中，该板线连接于存储单元阵列的最上段和最下段的存储单元。
其结果，可使板线的驱动器及译码器小型化，并可实现周边电路的小面积化或高集成化。而且，也可实现存储单元阵列的小型化。
例如，在图18中，(a)示出使板线阶梯状地位移时的铁电存储器的主要部位俯视图，(b)示出其简略图。
如图18(a)所示，与第一方向上第0个、第二方向上第0个的存储单元MC(0，0)和第一方向上第三个、第二方向上第十五个的存储单元(3，15)等连接的板线PL在存储单元阵列的下部及上部扩展延伸，如(b)所示，在存储单元阵列(MC array)的上部及下部需要空区域(dummy)。
而且，板线的条数例如与图1的情况相比增加了3条。因此，行译码器(Row Decoder)中的板线的驱动器及译码器也不得不增大。此外，Ctrl表示控制电路，IN表示输入电路，OUT表示输出电路，SA表示读出放大器电路，PAD表示焊盘。
对此，根据本实施例，可是获得上述的效果。
而且，由于使位移部和交叉位移部在列模块间交叉，所以可实现存储单元阵列的小型化或高集成化。而且，配线的布局也不会变得复杂
接下来，参照图2至图8对本实施例的铁电存储器的详细结构进行说明。图2及图3是本实施例的铁电存储器的主要部位的剖面图，图4至图8是其主要部位的俯视图。
例如，图8详细地示出了图1所示的存储单元阵列的一角的俯视图，图2对应于其A-A’剖面，图3对应于其B-B’剖面。图3至图7明示出了存储单元的各层图形。以下，按照制造工艺明确各层的结构。
如图2、图3及图4所示，在半导体基板(基板)1上形成有元件形成区域Ac(图4)。该元件形成区域Ac例如通过在元件形成区域Ac间形成绝缘膜而被划分。
接下来，形成晶体管T。首先，在半导体基板(基板)1上通过栅极绝缘膜(未图示)，作为栅电极G，将半导体膜(例如，硅膜)形成为在第一方向上延伸的线状。然后，通过在栅电极G的两侧注入杂质，形成源/漏电极。接下来，通过在晶体管T上形成层间绝缘膜并制作层间绝缘膜的图形而形成接触孔，并通过在其内部埋入导电膜而形成接触部C1。
然后，在接触部C1的上部形成电容器Ca。首先，在包括接触部C1的层间绝缘膜上沉积作为下部电极LE的导电膜，然后，在其上部沉积铁电膜fe。并且，在其上部沉积作为上部电极UE的导电膜，并通过制作这些膜的图形而形成电容器Ca。
下面，如图2、图3及图5所示，在电容器Ca上形成层间绝缘膜，并制定上部电极UE上的层间绝缘膜的图形，从而形成接触孔，然后，通过在其内部埋入导电膜形成接触部C2。此时，在晶体管T的源/漏极上还形成接触部C3。
然后，在包括接触部C2上面的层间绝缘膜上沉积导电膜，并通过制作图形而形成板线PL-1。此时，在接触部C3上也形成大致矩形的图形P3。
在此，如图5所示，板线PL-1包括板线配线部(直线部)和位移部，其中，该板线配线部用于连接位于每个列模块的第一方向上的两个接触部C2，该位移部用于连接列模块间的板线配线部。如上所述，各板线配线部以对于每个列模块各位移一段的方式配置。但是，列模块内的最下段的板线配线部通过交叉位移部与相邻的列模块的最上段的板线配线部连接，但是，所涉及的部分并没有体现在图5所示的层上，而且通过上层的配线形成。
接下来，如图2、图3及图6所示，在板线PL-1上形成层间绝缘膜，并通过制作图形P3(接触部C3)上的层间绝缘膜的图形而形成接触孔，通过在其内部埋入导电膜形成接触部C4。同样，在列模块内的最下段的板线配线部PL-1上形成接触部C5。
然后，在包括接触部C5上面的层间绝缘膜上沉积导电膜，并制作成在第二方向上延伸的线状的图形，从而，形成位线(BL、/BL)。如图6所示，位线(BL、/BL)在第二方向上延伸以便连接位于第二方向上的接触部C4(P3、C3)。此时，在接触部C5上还形成大致矩形的图形P5。
下面，如图2、图3及图7所示，在位线(BL、/BL)上形成层间绝缘膜，并制作图形(接触部C5)P5上的层间绝缘膜的图形，从而形成接触孔，通过在其内部埋入导电膜形成接触部C6。
然后，在包括接触部C6上面的层间绝缘膜上沉积导电膜，形成板线PL-2(交叉位移部)，以便与相邻的列模块的接触部C6相连接。
其结果，列模块内的最下段的板线配线部与相邻的列模块的最上段的板线配线部通过交叉位移部PL-2相连接。
如上所述，根据本实施例，可以在不同的层上形成位移部(板线PL-1)和交叉位移部(板线PL-2)。因此，可使位移部和交叉位移部在列模块之间交叉，从而可实现存储单元阵列的缩小或高集成化。
此外，在本实施例中，例如，以16行×4列的存储单元阵列为例进行了说明，但是阵列的行数和列数并不限于此，也可以是例如128行×32列的存储单元阵列。
而且，在本实施例中，列模块由4行×1列的存储单元构成，但是列模块的单元数并不限于此，例如，如图9所示，列模块为16行×1列也可以。图9简略地示出本实施例的其他铁电存储器的主要部位的俯视图。这样，如果使列模块的行数为1，则共同连接于相同的板线及字线的存储单元将不存在，因此，就不需要在每对位线上都设置读出放大器，可共用读出放大器。
而且，例如，也可以使构成列模块的存储单元的列数大于等于两列(例如，4行×2列)。但是，使构成列模块的存储单元的列数大于等于两列时，由于在第一方向上排列的两个存储单元被连接于相同的字线及板线，因此，导致非选择单元的读出而需要其再写入。
而且，优选将构成存储单元阵列的列模块的第一方向的数量设定为小于等于构成列模块的存储单元的行数。
例如，将n行×m列的存储单元阵列分割为第一方向上q个、第二方向上r个的列模块时，在构成列模块的存储单元为t行×s列的情况下，优选q小于等于t。而且，优选以q小于等于t的方式分割存储单元阵列。
与此相对，增加列模块的列方向的数量、并增加交叉连接部(折回部)，则连接于相同字线及板线的存储单元增加，导致上述的非选择单元的读出而需要其再写入。
而且，如果使构成存储单元阵列的列模块的列方向的数量与构成列模块的存储单元的行数相同，则可以实现对于存储单元阵列的板线布局的优化，并且，还可实现优化板线的数量。
即，当为上述的n行×m列的存储单元阵列时，优选使q等于t。而且，优选以q与t相同的方式分割存储单元阵列。例如，图1时，t＝q＝4。
而且，在本实施例中，将板线的位移段数设为1段，但是，也可以大于等于2段。
而且，在本实施例中，将板线的位移方向定为图中的向下方向，也可以使其向上位移。
而且，在本实施例中，是使板线位移，但是，也可以是使字线位移、板线为直线状。但是，如图3等所示，板线由晶体管部的栅电极G构成。该栅电极一般使用半导体材料，与金属配线相比电阻大。因此，如果使这样的字线位移、并形成阶梯状，则恐怕电阻还会变大、并导致信号的延迟。所以，与其使字线位移相比，不如使板线位移效果更好。
实施例2
下面，参照附图对本发明的实施例进行详细说明。
参照图10至图12，对本实施例的铁电存储器的详细结构进行说明。图10是本实施例的铁电存储器的主要部位的剖面图，图11及图12是其主要部位的俯视图。图10对应于图12的C-C’剖面。图11明示出位线及板线的布局。在本实施例的铁电存储器中，与实施例1相同的部位标注了相同的标记，省略重复说明，只对本实施例特别部分进行详细地说明。
如图10至图12所示，在本实施例中，在列模块之间，空单元Dc被配置在第二方向(列方向、column方向、位线方向)上。因此，如图11所示，可确保板线PL-1的位移区域，并可确保配线间隔。
如图10至图12所示，存储单元MC包括晶体管及电容器Ca。另一方面，空单元Dc具有空晶体管及空电容器DCa。
存储单元MC及空单元Dc通过与实施例1相同的制造方法形成，但是，如图10等所示，空电容器DCa上面未形成接触部C2。
而且，如图11等所示，与实施例1一样，板线PL-1在每个列模块中包括板线配线部和位移部，其中，该板线配线部用于连接位于第一方向上的两个接触部C2，该位移部用于连接列模块间的板线配线部。
该位移部配置在空单元列上面。各板线配线部与实施例1一样，以每个列模块都位移一段的方式配置。但是，列模块内的最下段的板线配线部通过交叉位移部PL-2与相邻的列模块的最上段的板线配线部相连接，该交叉位移部在位移部的上层由上层配线(在此，与位线BL同层)形成。
另外，在本实施例中，配置最上段或者最下段的板线配线部，以使板线配线部延伸至同行的空单元的空电容器DCa上部(图10等)。而且，在所涉及的板线配线部PL-1的上部形成有接触部C5。
而且，与实施例1一样，位线(BL、/BL)在第二方向上延伸，以便连接位于第二方向上的接触部C4(P3、C3)。形成该位线(BL、/BL)时，形成板线PL-2(交叉位移部)，以便在第二方向上连接空单元Dc上的接触部C5之间，其结果是，列模块内的最下段的板线配线部通过板线PL-2(交叉位移部、连接配线部)与相邻的列模块的最上段的板线配线部连接(图11等)。
如上所述，根据本实施例，由于在列模块之间设置有空单元列，所以可利用该空单元列的上部使板线位移，并可确保板线间(特别是位移部之间)的配线间隔。
而且，可利用对于空单元的位线形成区域形成板线的交叉位移部。其结果是，可在同层上形成位线和交叉位移部。换言之，可将用于连接板线配线部间的连接配线部(三条位移部与一条交叉位移部)中的至少一条(交叉位移部)形成在与位线相同的层上。另外，将位移段数设为例如2段时，连接配线部中的2条成为交叉位移部。
如上所述，通过在相同层上形成位线和交叉位移部，可实现制造工艺的简单化。而且，在本来没有必要形成位线的空单元上形成配线，可使配线间隔均匀。
而且，利用空单元列的上部(换言之，位线间)使板线进行了位移，但是，在可以获得较大的位线间隔的精密设备中，也可以不设置空单元列，而只在与位线相同的层上形成交叉位移部(PL-2)。
例如，将n行×m列的存储器单元阵列分割为第一方向上q个、第二方向上r个的列模块，并且，构成列模块的存储单元为t行×s列时，在用于连接排列于列模块的第二方向上的t个存储单元的第一至第s的位线中，在列模块的第s位线和其相邻的列模块的第一位线之间，形成位移部及交叉位移部。
实施例3
在本实施例中，对板线的选择方法(存储单元的选择方法)进行说明。
例如，使字线及板线在第一方向上延伸，并与配置在同一行的存储单元MC共同连接，而且，在第二方向上延伸位线对，并与配置在同一列的存储单元MC共同连接，在这种情况下，可简单地进行存储单元的选择。即，选择单元的地址直接与应该选择的字线、板线及位线对对应。
但是，当使板线位移时，为了进行板线的选择，需要根据选择单元的地址进行规定的演算，从而决定应该选择的板线。
图13示出本实施例的铁电存储器的结构框图。如图所示，在存储单元阵列10的周围，配置有用于驱动该存储器的外围电路。存储单元阵列包括64行×32列的存储单元，包括8行×8列的存储单元的列模块以8行×4列(8IO×4Block)的方式配置。在此，列模块的行数为8，即2的三次方。
在存储单元的第一方向(字线方向)上，配置有板线驱动器及译码器电路13、和字线驱动器及译码器电路15。而且，还配置有存储模块(part)的译码器电路17。另一方面，在存储单元的第二方向(位线方向)上，配置有读出放大器及写入(write)电路19，而且，还配置有列译码器21。
根据选择单元的地址(XA，YA)，字线驱动器及译码器电路15选择字线。而且，根据选择单元的地址(XA，YA)，列译码器电路21选择位线(对)。
在此，当选择板线时，根据选择单元的地址(XA，YA)，通过加法电路23进行计算，并根据该结果，选择板线。
对于由该加法电路23进行的计算，对例如实施例1所说明的16行×4列的存储单元阵列进行说明。图14是用于说明本实施例的铁电存储器的板线的选择方法的俯视图。
当选择例如图中圈示的存储单元(Y2，X6)时，进行用二进制表示的X6(110)、和用二进制表示的Y2(010)的计算。
在此，列模块的行数为4(在纵向配置有四个存储单元)，即，2的二次方。因此，首先，在上述的存储单元地址(110)及(010)中，当从后数第三位数字存在时，则设为1，而且，进行上述存储单元的地址的后二位的计算。此时，计算为(10)+(10)，计算结果为(100)。忽略其中从后数第三位，即，不进行进位，而将后二位的(00)与上述的1组合，将(100)作为计算结果。从而，选择板线PL4。
例如，当被选择的存储单元的地址在第一方向为第j(1≤j≤m、j＝J+1)、在第二方向为第k(1≤k≤n、k＝K+1)，即该存储单元所属的列模块在上述第一方向为第g(1≤g≤q、g＝G+1)时，(a)计算二进制法表示的K和二进制法表示的G的和；(b)当上述二进制法表示的K的从后数第(v+1)位为1时，根据将“1”与上述和的二进制法表示的后v位的数值进行组合的二进制法表示的数值选择板线。另一方面，(c)当二进制法表示的K的从后数第(v+1)位不存在时，根据上述和的二进制法表示的后v位的数值选择板线。例如，当选择图中存储单元(Y3，X3)时，进行通过二进制表示的X3(11)和通过二进制表示的Y1(1)的计算，然后根据其结果的(100)的后2位，即(00)，选择板线PL0。
而且，对于如图15所示的列模块的行数为8(2的三次方)时，也可以进行相同的计算。图15是用于说明本实施例的铁电存储器的板线的选择方法的其他俯视图。
当选择例如图中圈示的存储单元(Y2，X14)时，进行通过二进制表示的X14(1110)、和通过二进制表示的Y2(10)的计算。
在此，列模块的行数为8(在纵向配置八个存储单元)，即，2的三次方，因此，v＝3，首先，在上述的存储单元的地址(1110)及(10)中，从后数第四(＝v+1)位存在时，则设为1，而且，进行原来的存储单元的地址的后三(＝v)位的计算。在这种情况下，计算为(110)+(10)，则计算结果为(1000)。忽略其中从后数第四(＝v+1)位，将后三(＝v)位的(000)与上述的1进行组合，并将(1000)作为计算结果。从而，选择板线PL8。
如此，当将列模块的行数设为2的v次方时，根据加法电路的计算结果，可选择板线。
实施例4
在实施例3中，使用加法电路进行板线的选择，但是当列模块的行数不是2的v次方时，除加法电路外还需要减法电路。
对所涉及的情况进行说明。图16示出本实施例的铁电存储器的结构框图。与实施例3相同的部位标注了相同的标记，省略其反复的说明。
与实施例3不同的地方是存储单元阵列11、判断电路部25及加法电路27。如上所述，分割存储单元阵列11而获得的列模块的行数不是2的乘方。
与实施例1一样，根据选择单元的地址(XA，YA)，选择板线及位线(对)。
在此，当选择板线时，根据选择单元的地址(XA，YA)，在加法电路23、判断电路部25及减法电路27中进行计算，根据该结果选择板线。
对如图17所示的列模块的行数为6时(不是2的乘方的情况)，详细说明板线的选择方法。
图17是用于说明本实施例的铁电存储器的板线的选择方法的俯视图。在这种情况下，列模块由6行×1列的存储单元构成。
当选择例如图中圈示的存储单元(Y2，X10)时，通过该十进制法得到的和为12(＝2+10)，因此，选择板线PL12(实际为PL6)。所以，在判断电路部25中，当加法电路23的计算结果(12)为大于等于列模块的行数6时，在减法电路27中，从和中减去列模块的行数，并根据其结果选择板线PL6(＝12-6)。另外，在此，是通过十进制法进行说明的，但是通过二进制法进行计算也会得到相同的结果。
即，当被选择的存储单元的地址在第一方向上为第j(1≤j≤m、j＝J+1)、在第二方向上为第k(1≤k≤m、k＝K+1)、并且该存储单元所属的列模块在上述第一方向上为第g(1≤g≤m、g＝G+1)时，(a)通过上述加法电路计算K和G的和；(b)当上述和大于等于列模块行数(1)时，根据从上述和中减掉上述t的结果，选择板线。
如上所述，根据本实施例，即使位移板线、并且形成折回结构，也可正确地进行该选择。
另外，在实施例3中说明的、列模块行数为2的乘方的情况中，也可以使用本实施例的板线选择电路。
附图标记
1半导体基板
10、11存储单元阵列
13板线的驱动器及译码器电路
15字线的驱动器及译码器电路
17存储模块的译码器电路
19读出放大器及写入电路
21列译码器                     23加法电路
25判断电路部                   27减法电路
Ac元件形成区域                 BL、/BL位线、位线对
C1～C6接触部                   Ca电容器
CB 列模块                      Ctrl控制电路
Dc  空单元                     Dca空电容器
Dummy空区域                    fe铁电膜
G栅电极                        IN输入电路
LE下部电极                     MC存储单元
MCarray存储单元阵列            MB存储模块
OUT输出电路                    P3、P5图形
PAD焊盘
PL、PL-1、PL-2、PL-0～PL 15板线
Row Deccoder行译码器           SA读出放大器电路
T晶体管                        UE上部电极
W L、WL0～WL15字线             X0～X15、XA地址
Y0～Y3、YA地址

Claims (7)

1.一种半导体存储装置，包括：
(a)存储单元阵列，将存储单元配置成在第一方向上m个、在第二方向上n个的格子状，其中，所述存储单元具有使用铁电膜的电容器部，还包括第一端子、第二端子及第三端子；
(b)第一配线，用于连接排列于第一方向上的m个存储单元的所述第一端子；
(c)第二配线，用于连接排列于第二方向上的n个存储单元的所述第二端子；以及
(d)第三配线，用于连接m个存储单元的所述第三端子，
(d1)作为将所述存储单元阵列分割成第一方向上q个、第二方向上r个的单位模块，在格子状地配置为第一方向上s个存储单元、第二方向上t个存储单元的单位模块中，
所述第三配线包括：
(d2)用于连接排列于第一单位模块的第一方向上的s个存储单元的第一至第t配线部；
(d3)用于连接排列于第二单位模块的第一方向上的s个存储单元的第一至第t配线部，其中，所述第二单位模块位于所述第一单位模块的第一方向旁边；以及，
(d4)连接配线部，连接用于连接排列于所述第一单位模块的第一方向上的s个存储单元的第一至第t配线部中的第u配线部和用于连接排列于所述第二单位模块的第一方向上的s个存储单元的第一至第t配线部中的除第u配线部以外的配线部，其中，1≤u≤t，
所述半导体存储装置的特征在于，还包括，
(e)用于选择所述第三配线的装置，根据加法电路及减法电路的计算结果，选择所述第三配线。
2.根据权利要求1所述的半导体存储装置，其特征在于，
(e1)当通过第一连接配线部连接用于连接所述第一单位模块的第一方向上的s个存储单元的第一至第t配线部中的第u配线部和用于连接排列于所述第二单位模块的第一方向上的s个存储单元的第一至第t配线部中的第(u+1)配线部、通过第二连接配线部连接用于连接所述第一单位模块的第一方向上的s个存储单元的第一至第t配线部中第t配线部和用于连接排列于所述第二单位模块的第一方向上的s个存储单元的第一至第t配线部中的第一配线部时，而且，
(e2)当被选择的存储单元的地址在第一方向上为第j、在第二方向上为第k、该存储单元所属的单位模块在第一方向上为第g时，
(e3)通过所述加法电路计算K和J的和，
(e4)如果所述和大于等于所述t，根据从所述和减去所述t的结果，进行所述第三配线的选择，
其中，1≤u＜t，1≤j≤m，j＝J+1，1≤k≤n，k＝K+1，1≤g≤q。
3.一种半导体存储装置，包括：
(a)存储单元阵列，将存储单元配置成在第一方向上m个、在第二方向上n个的格子状，其中，所述存储单元具有使用铁电膜的电容器部，还包括第一端子、第二端子及第三端子；
(b)第一配线，用于连接排列于第一方向上的m个存储单元的第一端子；
(c)第二配线，用于连接排列于第二方向上的n个存储单元的第二端子
(d)第三配线，用于连接m个存储单元的所述第三端子，
(d1)作为将所述存储单元阵列分割成第一方向上q个、第二方向上r个的单位模块，在格子状地配置为第一方向上s个存储单元、第二方向上t个存储单元的单位模块中，
所述第三配线包括：
(d2)用于连接排列于第一单位模块的第一方向的s个存储单元的第一至第t配线部；
(d3)用于连接排列于第二单位模块的第一方向上的s个存储单元的第一至第t配线部，其中，所述第二单位模块位于所述第一单位模块的第一方向旁边；以及
(d4)连接配线部，连接用于连接排列于所述第一单位模块的第一方向上的s个存储单元的第一至第t配线部中的第u配线部和用于连接排列于所述第二单位模块的第一方向上的s个存储单元的第一至第t配线部中除第u配线部以外的配线部，其中，1≤u≤t；
以及
(e)用于选择所述第三配线的装置，
所述半导体存储装置的特征在于，
(f)所述t为2的v次方；
(g)用于选择所述第三配线的装置根据加法电路的运算结果选择所述第三配线。
4.根据权利要求3所述的半导体存储装置，其特征在于，
(g1)当通过第一连接配线部连接用于连接所述第一单位模块的第一方向上的s个存储单元的第一至第t配线部中第u配线部和用于连接排列于所述第二单位模块的第一方向上的s个存储单元的第一至第t配线部中的第(u+1)配线部、通过第二连接配线部连接用于连接所述第一单位模块的第一方向上的s个存储单元的第一至第t配线部中的第t配线部和用于连接排列于所述第二单位模块的第一方向上的s个存储单元的第一至第t配线部中的第一配线部时，而且，
(g2)当被选择的存储单元的地址在第一方向上为第j、在第二方向上为第k、该存储单元所属的单位模块在所述第一方向上为第g时，
(g3)通过所述加法电路计算二进制法表示的K和二进制法表示的G的和，
(g4)当所述二进制法表示的K的从后数第(v+1)位为1时，根据将“1”与所述和的二进制法表示的后v位的数值进行组合的二进制法表示的数值，以及
(g5)当所述二进制法表示的K从后数第(v+1)位不存在时，根据所述和的二进制法表示的后v位的数值，进行所述第三配线的选择
其中，1≤u＜t，1≤j≤m，1≤k≤n，k＝K+1，1≤g≤q，g＝G+1。
5.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于，
所述连接配线部在所述第一单位模块和第二单位模块的模块之间交叉。
6.根据权利要求1所述的半导体存储装置，其特征在于，所述连接配线部在用于连接排列于所述第一单位模块的第二方向上的t个存储单元的第一至第s的第二配线中的第s的第二配线和用于连接排列于所述第二单位模块的第二方向上的t个存储单元的第一至第s的第二配线中的第一个第二配线之间交叉。
7.一种电子设备，其特征在于，
包括权利要求1至6中任一项所述的半导体存储装置。
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