JP2006114085A - 強誘電体記憶装置、電子機器 - Google Patents

Abstract

【課題】安定した参照電位を容易に発生させることを可能とすること。
【解決手段】１つのトランジスタと１つの強誘電体キャパシタを組み合わせてなるメモリセルを用いる強誘電体記憶装置であって、複数のビット線(BL)と、それぞれが複数のビット線のいずれかと対をなす複数の参照ビット線(DBL)と、上記複数のビット線及び上記複数の参照ビット線と交差する複数のワード線(WL)と、上記複数のワード線と上記複数のビット線との各交差位置にそれぞれ接続される複数のメモリセルと、上記複数のビット線及び上記複数の参照ビット線と交差する複数の参照ワード線(DWL)と、上記複数のメモリセルのそれぞれと実質的に同一な構成を有し、上記参照ワード線と上記参照ビット線との各交差位置に接続される複数の参照メモリセルと、対をなす上記ビット線と上記参照ビット線との間にそれぞれ接続される複数のラッチ型のセンスアンプ(32-1)と、を含む。
【選択図】 図２

Description

本発明は、強誘電体キャパシタを利用する強誘電体記憶装置（強誘電体メモリ）におけるデータ読み出し技術に関する。

強誘電体記憶装置（ＦｅＲＡＭ）は、不揮発性を有し、かつ従来のＤＲＡＭ等と同等の動作が可能であるという特徴を有するために近年注目されている。強誘電体記憶装置の大容量化に伴い、装置全体に占めるメモリセルの面積の割合をより少なくするために１Ｔ１Ｃ型のメモリセルが用いられる場合が多い。また、強誘電体記憶装置ではメモリセルからのデータ読み出し後に当該データを再書き込みする動作（リライト動作）が必要となるため、センスアンプとして、当該読み出し動作及びリライト動作を容易に実現可能なカラム型（ラッチ型）のセンスアンプを用いるのが一般的である。かかる強誘電体記憶装置の従来例は、例えば特開平１０−２０９３８７号公報（特許文献１）や特開平１１−３９８８２号公報（特許文献２）などに開示されている。

上述した従来の強誘電体記憶装置では、参照メモリセル（いわゆるダミーセル）を用いて、データ読み出し時に用いる参照電位Ｖｒｅｆを発生させている。例えば、特許文献１に記載の従来技術では、ダミーセルを構成する強誘電体キャパシタの分極量を正規のメモリセルの強誘電体キャパシタに比べて半分程度とすることによって適切な参照電位を発生させている。しかしながら、かかる構成は、強誘電体キャパシタの特性調整が製造プロセスの観点からは大変難しい。また、特許文献２に記載の従来技術では、ダミーセル自体は正規のメモリセルと同じであるが、センスアンプにオフセットを持たせてセンスを行っている。このため、オフセット調整が難しく、またオフセットを持たせるための回路を設けるためにデバイス面積の増加を招いてしまう不都合がある。したがって、安定した（精度のよい）参照電位を容易に発生させることを可能とする技術が望まれている。

特開平１０−２０９３８７号公報 特開平１１−３９８８２号公報

そこで本発明は、ダミーセルを用いて参照電位を発生する強誘電体記憶装置において、安定した参照電位を容易に発生させることを可能とする技術の提供を目的とする。

第１の態様の本発明は、１つのトランジスタと１つの強誘電体キャパシタを組み合わせてなるメモリセルを用いる強誘電体記憶装置であって、複数のビット線と、それぞれが上記複数のビット線のいずれかと対をなす複数の参照ビット線と、上記複数のビット線及び上記複数の参照ビット線と交差する複数のワード線と、上記複数のワード線と上記複数のビット線との各交差位置にそれぞれ接続される複数のメモリセルと、上記複数のビット線及び上記複数の参照ビット線と交差する参照ワード線と、上記複数のメモリセルのそれぞれと実質的に同一な構成を有し、上記参照ワード線と上記参照ビット線との各交差位置に接続される複数の参照メモリセルと、対をなす上記ビット線と上記参照ビット線との間にそれぞれ接続される複数のラッチ型のセンスアンプと、を含んで構成される強誘電体記憶装置である。

かかる構成では、参照ビット線には１つの参照メモリセルが接続されるのに対して、各ビット線にはそれぞれ複数のメモリセルが接続される。これにより、参照ビット線のビット線容量ＣＤＢＬには１つのトランジスタのジャンクション容量が関与するのに対して、各ビット線のビット線容量ＣＢＬには複数のトランジスタのジャンクション容量が関与するので、ＣＤＢＬ＜ＣＢＬの関係が成立する。この関係を利用すると、例えば参照メモリセルに“０”データを記録しておいた場合に、当該“０”データを読み出した時に得られる参照ビット線電位ＶＤＢＬは、メモリセルから“０”データを読み出した時に得られるビット線電位ＶＢＬ０よりも高くなる。また、参照ビット線の長さ等を適宜設定することにより、参照ビット線電位ＶＤＢＬは、メモリセルから“１”データを読み出した時に得られるビット線電位ＶＢＬ１よりも低くできる。したがって、安定した参照電位を容易に発生させることが可能となる。

好ましくは、上記複数の参照メモリセルのそれぞれは、データ読み出し時に分極反転が生じない分極方向に対応付けられたデータを記憶する。

これにより、メモリセルに比較して読み出し回数が多くなる参照メモリセルの劣化を抑制することができる。

好ましくは、上記複数のビット線及び上記複数の参照ビット線は、それぞれの延在方向が平行となるようにして、上記複数のメモリセル及び上記参照メモリセルの上側に配置される。

これにより、デバイス面積の増加を防ぐことができる。

また、上記複数のセンスアンプは、上記複数のメモリセルの形成領域を挟んで上記複数のビット線及び上記複数の参照ビット線の一端側及び他端側に半数ずつ配置されており、上記複数のビット線及び上記複数の参照ビット線は、一対ずつ交互に上記一端側の上記センスアンプ又は上記他端側の上記センスアンプと接続されることが好ましい。

これにより、各メモリセルが比較的に小サイズであったとしても、センスアンプを上下方向に積層配置することなく、効率よく配置することが可能となる。

上記のようなセンスアンプの配置を採用する場合においては、上記参照ワード線は、上記複数のビット線及び上記複数の参照ビット線の一端側及び他端側にそれぞれ１本ずつ配置され、上記複数の参照メモリセルは、上記複数のメモリセルの形成領域を挟むようにして当該形成領域の両側にそれぞれ半数ずつ配置されることが好ましい。また、上記参照ワード線は、上記複数のビット線の列中に１本配置され、上記複数の参照メモリセルは、上記参照ワード線の延在方向に沿って上記複数のメモリセルの形成領域内に配置されることも好ましい。

参照ワード線の配置を前者のようにする場合には、複数のメモリセル（換言すればメモリセルアレイ）のレイアウトには影響を与えることなく参照メモリセルを配置することが可能となる。また、参照ワード線の配置を後者のようにする場合には、参照メモリセルを２行設ける必要がなく１行でよいので、更に面積増加を抑えられる利点がある。

また、上記のようなセンスアンプの配置を採用する場合においては、上記複数のビット線及び上記複数の参照ビット線は、上記複数の参照ビット線が上記複数のビット線よりも上側となるようにして積層配置され、上記複数のビット線のそれぞれの上記センスアンプと接続されない側の端部近傍に空き領域を生じさせ、当該空き領域を利用して上記複数の参照ビット線のそれぞれと上記複数の参照メモリセルのそれぞれとの相互間を電気的に接続することが好ましい。

各ビット線は一端側又は他端側のセンスアンプに交互に接続されるので、センスアンプと接続されない側の端部に空き領域を生じさせることが容易となる。よって、この空き領域を利用することにより、ビット線の存在に影響を受けることなく、上側に配置した参照ビット線と下側の参照メモリセルとの電気的接続を容易に図ることが可能となる。

好ましくは、上記複数の参照ビット線は、それぞれ、隣りの列の上記ビット線の上側に平行配置される。

これにより、レイアウトが容易となる。

また、上記複数の参照ビット線は、それぞれ、同一の列の上記ビット線の上側に平行配置されることも好ましい。

これにより、ノイズによるセンスマージンの劣化を抑制することができる。

第２の態様の本発明は、上述した強誘電体記憶装置を備える電子機器である。ここで「電子機器」とは、一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記の記憶装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ（携帯用情報端末）、電子手帳、ＩＣカード等、記憶装置（メモリ）が組み込まれるあらゆる装置が該当し得る。

以下、本発明の実施の形態について図面を参照しながら説明する。

図１は、一実施形態の強誘電体記憶装置の基本構成を説明するブロック図である。図１に示す本実施形態の強誘電体記憶装置は、メモリセルアレイ１０、ダミーセルアレイ２０ａ、２０ｂ、複数のセンスアンプ（ＳＡ）３０−１、３０−２、３０−３、３０−４、３２−１、３２−２、３２−３、３２−４、を含んで構成されている。なお、他の周辺回路（例えば、ワード線ドライバ等）については図示を省略する。

メモリセルアレイ１０は、マトリクス状に配列された複数のメモリセルを含んで構成されている。各メモリセルとしては、１つのトランジスタと１つの強誘電体キャパシタとを組み合わせてなる１Ｔ１Ｃ型のものが用いられる。詳細は後述するが、メモリセルアレイ１０の行方向には対をなすワード線及びプレート線が複数配置されており、メモリセルアレイ１０の列方向にはワード線及びプレート線と交差する複数のビット線が配置されている。各メモリセルは、ワード線及びプレート線とビット線との各交差位置に接続されており、当該ビット線、ワード線及びプレート線を介してその動作が制御される。

ダミーセルアレイ２０ａ、２０ｂは、それぞれ、メモリセルアレイ１０の行方向に沿って一列に配列された複数のダミーセル（参照メモリセル）を含んで構成されている。各ダミーセルとしては、上述したメモリセルと実質的に同一な構成を有する１Ｔ１Ｃ型のものが用いられる。詳細は後述するが、各ダミーセルは、ダミーワード線（参照ワード線）及びダミープレート線（参照プレート線）とダミービット線（参照ビット線）との各交差位置に接続されており、当該ダミービット線、ダミーワード線及びダミープレート線を介してその動作が制御される。

各センスアンプ３０−１等は、それぞれ、対をなすビット線とダミービット線のそれぞれ毎に設けられており、ダミービット線に生じる参照電位とビット線に生じる電位とを比較検出する。各センスアンプ３０−１等としては、いわゆるラッチ型のセンスアンプが採用される。センスアンプ３０−１等の具体的な回路構成例については後述する。各センスアンプは、複数のメモリセルの形成領域（メモリセルアレイ）を挟んで各ビット線及び各参照ビット線の一端側及び他端側に半数ずつ配置されている。

図２は、本実施形態の強誘電体記憶装置の具体的な回路構成を説明する図である。図２では、メモリセルアレイ１０に含まれるメモリセル２列分の回路構成が示されている。図２に示すように、ビット線ＢＬ１とダミービット線ＤＢＬ１とが対をなしており、これらの間にセンスアンプ３２−１が接続されている。同様に、ビット線ＢＬ２とダミービット線ＤＢＬ２とが対をなしており、これらの間にセンスアンプ３０−１が接続されている。

複数のワード線ＷＬ１〜ＷＬｎは、それぞれ各ビット線ＢＬ１等及び各ダミービット線ＤＢＬ１等と交差して設けられている。各ワード線ＷＬ１等と各ビット線ＢＬ等との各交差位置には、それぞれ１Ｔ１Ｃ型のメモリセルＭＣが接続されている。各ダミーワード線ＤＷＬは、各ビット線ＢＬ１等及び各ダミービット線ＤＢＬ１等の一端側及び他端側にそれぞれ１本ずつ配置され、それぞれ各ビット線ＢＬ１等及び各ダミービット線ＤＢＬ１等と交差して設けられている。各ダミーワード線ＤＷＬとダミービット線ＤＢＬ１等との各交差位置には、上述したメモリセルと実質的に同一な構成を有する１Ｔ１Ｃ型のダミーセル（参照メモリセル）ＤＭが接続されている。すなわち、複数のダミーセルは、複数のメモリセルの形成領域、すなわちメモリセルアレイ１０を挟むようにして当該メモリセルアレイ１０の両側にそれぞれ半数ずつ配置されている。

センスアンプ３２−１は、対をなすビット線ＢＬ１と参照ビット線ＤＢＬ１との間に接続されている。本実施形態では図２に示すように、２つのＰチャネルＭＯＳトランジスタと２つのＮチャネルＭＯＳトランジスタとを組み合わせてなるラッチ型のセンスアンプが採用されている。センスアンプ３２−１のオン／オフは、各制御線ＳＡＯＮ、ＳＡＯＮｂを介して当該センスアンプ内の各オン／オフ用トランジスタに与えられる制御信号によって制御される

センスアンプ３０−１は、対をなすビット線ＢＬ２とダミービット線ＤＢＬ２との間に接続されている。図２では図示を省略しているが、センスアンプ３０−１は上記センスアンプ３２−１と同様な回路構成を備える。

イコライズ回路３３−１は、ビット線ＢＬ１とダミービット線ＤＢＬ１との間に接続されており、制御線ＢＬＥＱを介して与えられる制御信号に応じて動作し、ビット線ＢＬ１及びダミービット線ＢＬ１を接地電位（ＧＮＤ）にディスチャージする機能を担う。

イコライズ回路３１−１は、ビット線ＢＬ２とダミービット線ＤＢＬ２との間に接続されており、制御線ＢＬＥＱを介して与えられる制御信号に応じて動作し、ビット線ＢＬ２及びダミービット線ＢＬ２を接地電位（ＧＮＤ）にディスチャージする機能を担う。図２では図示を省略しているが、イコライズ回路３１−１は上記イコライズ回路３３−１と同様な回路構成を備える。

図３は、データ読み出し動作の原理を説明するための図（グラフ）である。図中、横軸が強誘電体キャパシタに印加される電圧Ｖに対応し、縦軸が強誘電体キャパシタに蓄積される電荷Ｑに対応している。

上述したように、各ダミービット線には１つのダミーセルが接続されるのに対して、各ビット線にはそれぞれ複数のメモリセルが接続される。これにより、ダミービット線のビット線容量ＣＤＢＬには１つのトランジスタのジャンクション容量が関与するのに対して、各ビット線のビット線容量ＣＢＬには複数のトランジスタのジャンクション容量が関与するので、ＣＤＢＬ＜ＣＢＬの関係が成立する。この関係を利用すると、図示のように、例えばダミーセルに“０”データを記録しておいた場合に、当該“０”データを読み出した時に得られるダミービット線電位ＶＤＢＬは、メモリセルから“０”データを読み出した時に得られるビット線電位ＶＢＬ０よりも高くなる。また、ダミービット線の長さ等を適宜設定することにより、ダミービット線電位ＶＤＢＬは、メモリセルから“１”データを読み出した時に得られるビット線電位ＶＢＬ１よりも低くできる。つまり、ダミービット線ＤＢＬに発生する電位Ｖｒｅｆは、電位ＶＢＬ１と電位ＶＢＬ０の間の電位となり、参照電位として好適なものとなる。各ダミーセルには、データ読み出し時に分極反転が生じない分極方向に対応付けられたデータ（上記例では“０”データ）を記憶させておくのがよい。これにより、メモリセルに比較して読み出し回数が多くなるダミーセルの劣化を抑制することができる。

次に、本実施形態にかかる強誘電体記憶装置のデバイス構造について説明する。

図４は、本実施形態の強誘電体記憶装置のデバイス構造を説明するための平面図であり、ビット線やダミービット線等の平面レイアウトが示されている。また、図５は、強誘電体記憶装置のデバイス構造を説明するための概略断面図である。具体的には、図５（Ａ）は図４に示すＡ−Ｂ線方向の断面、図５（Ｂ）は図４に示すＣ−Ｄ線方向の断面をそれぞれ表している。

各図に示すように、各ビット線ＢＬ１等及び各ダミービット線ＤＢＬ１等は、それぞれの延在方向が平行となるようにして、各メモリセル及び各ダミーセルの上側（上層側）に配置されている。また、各ダミービット線ＤＢＬ１、ＤＢＬ２…は、各ビット線ＢＬ１、ＢＬ２…よりも上側となるようにして積層配置されている。更に、各ダミービット線ＤＢＬ１等は、それぞれ、隣りの列のビット線の上側に平行配置されている。例えば、ダミービット線ＤＢＬ１は、対となるビット線ＢＬ１の隣りの列のビット線であるビット線ＢＬ２の上側に平行配置されている。同様に、ダミービット線ＤＢＬ２は、対となるビット線ＢＬ２の隣りの列のビット線であるビット線ＢＬ１の上側に平行配置されている。図示しない他のダミービット線についても同様である。

また、上記のように各センスアンプは、メモリセルアレイを挟んで各ビット線及び各ダミービット線の一端側及び他端側に半数ずつ配置されている。そして、各ビット線及び各ダミービット線は、一対ずつ交互に一端側のセンスアンプ又は他端側のセンスアンプと接続されている。例えば、ビット線ＢＬ１及びダミービット線ＤＢＬ１の対はこれらの一端側のセンスアンプ３２−１と接続され、ビット線ＢＬ２及びダミービット線ＤＢＬ２の対はこれらの他端側のセンスアンプ３０−１と接続されている。他のビット線及びダミービット線の対についても同様である。このように、各ビット線及び各ダミービット線を一対ずつ交互に当該ビット線等の一端側のセンスアンプ又は他端側のセンスアンプと接続しているので、各メモリセルが比較的に小サイズであったとしても、センスアンプを上下方向に積層配置することなく、効率よく配置することが可能となる。

ここで、ダミービット線とダミーセルとの電気的接続に関して説明する。本実施形態では、上述したように各ビット線を当該各ビット線の一端側又は他端側のいずれかのセンスアンプに交互に接続しているので、各ビット線のそれぞれのセンスアンプと接続されない側の端部近傍に空き領域を生じさせることができる。図４及び図５（Ａ）から分かるように、例えばビット線ＢＬ２は当該ビット線ＢＬ２の一端側に配置されたセンスアンプ３０−１と接続されているため、他端側に配置されたセンスアンプ３２−１との間に空き領域が生じる。同様に、ビット線ＢＬ１は当該ビット線ＢＬ１の他端側に配置されたセンスアンプ３２−１と接続されているため、一端側に配置されたセンスアンプ３０−１との間に空き領域が生じる。よって、この空き領域を利用して埋め込み電極（プラグ）を形成することにより、各ビット線の上側に配置されている各ダミービット線のそれぞれと、下層側の各ダミーセルのそれぞれとの相互間の電気的接続を容易に確保することができる。すなわち、上述した空き領域を利用することにより、上層にある各ダミービット線から最下層にあるメモリセルのトランジスタへコンタクト（電気的接続）を図るときに、これらの中間層に存在するビット線に邪魔されることがなくなり、レイアウト設計が容易となる。

本実施形態の強誘電体記憶装置はこのような構成を有しており、次にその動作内容について波形図を用いて説明する。

図６は、強誘電体記憶装置の動作内容について説明するための波形図である。

時刻ｔ１において、ワード線ＷＬ（例えばワード線ＷＬ１）及びダミーワード線ＤＷＬのそれぞれにＨレベル電位（例えば電源電圧Ｖｃｃ）が与えられる（図６（Ａ）、図６（Ｂ））。

時刻ｔ２において、制御線ＢＬＥＱにＬレベル電位（例えば接地電位）が与えられ（図６（Ｃ））、ビット線ＢＬ（例えばビット線ＢＬ１）及びダミービット線ＤＢＬ（例えばダミービット線ＤＢＬ１）がそれぞれが接地電位から切り離される。

次いで、時刻ｔ３において、プレート線ＰＬ（例えばプレート線ＰＬ１）及びダミープレート線ＤＰＬのそれぞれにＨレベル電位が与えられる（図６（Ｄ）、図６（Ｅ））。これにより、メモリセルの強誘電体キャパシタに書き込まれていたデータ（電荷量）に応じた電位がビット線ＢＬに発生する（図６（Ｇ））。また、ダミーセルの強誘電体キャパシタに書き込まれていたデータ（本例では“０”データ）に応じた電位がダミービット線ＤＢＬに発生する（図６（Ｈ））。

時刻ｔ４において、信号線ＳＡＯＮにＨレベル電位が与えられると（図５（Ｆ））、センスアンプ（例えばセンスアンプ３２−１）が動作し、ビット線ＢＬとダミービット線ＤＢＬのそれぞれの電位に応じて、ビット線ＢＬに“０”データを表す電位（図中、点線により表示）又は“１”データを表す電位（図中、実線により表示）がそれぞれ表れる（図６（Ｇ））。

上述したセンスアンプ回路による検出動作がほぼ完了した後の時刻ｔ５において、プレート線ＰＬにＬレベル電位が与えられると（図６（Ｄ））、当該プレート線ＰＬの電位とビット線ＢＬの電位との相対関係に基づいて、メモリセルに対するデータの再書き込み（リライト）がなされる。

時刻ｔ６において、制御線ＳＡＯＮにＬレベル電位が与えられ（図６（Ｆ））、センスアンプＳＡの動作が終了する。これと並行して制御線ＢＬＥＱにＨレベル電位が与えられ（図６（Ｃ））、ビット線ＢＬ及びダミービット線ＤＢＬがそれぞれ接地電位にディスチャージされる。この時、ダミープレート線ＤＰＬはＨレベルのままであり、ダミーセルには必ず“０”データがリライトされる。

その後、時刻ｔ７において、ダミープレート線ＤＰＬにＬレベル電位が与えられてダミーセルのリライト動作が終了する（図６（Ｄ））。時刻ｔ８において、ワード線ＷＬ及びダミーワード線ＤＷＬのそれぞれにＬレベル電位が与えられ（図６（Ａ）、図６（Ｂ））データ読み出し・再書き込みの１サイクルが完了する。

図７は、本実施形態にかかる強誘電体記憶装置を備えた電子機器の一例であるパーソナルコンピュータ１００の構成を示す斜視図である。図７において、パーソナルコンピュータ１００は、キーボード１０１を有する本体部１０２と、表示パネル１０３とを備えて構成されている。当該パーソナルコンピュータ１００の本体部１０２の記憶媒体、特に不揮発性メモリとして、本実施形態にかかる強誘電体記憶装置が用いられている。

このように本実施形態では、ダミービット線には１つのダミーセルが接続されるのに対して、各ビット線にはそれぞれ複数のメモリセルが接続される。これにより、ダミービット線のビット線容量ＣＤＢＬには１つのトランジスタのジャンクション容量が関与するのに対して、各ビット線のビット線容量ＣＢＬには複数のトランジスタのジャンクション容量が関与するので、ＣＤＢＬ＜ＣＢＬの関係が成立する。この関係を利用することにより、安定した参照電位を容易に発生させることが可能となる。

なお、本発明は上述した実施形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。

図８は、強誘電体記憶装置の他の構成例を説明するブロック図である。なお、上述した図１に示した強誘電体記憶装置における場合と共通する構成要素には同符号が付されている。例えば、メモリセルが比較的に大きく各ダミービット線と各ビット線とを同じ層に形成できる場合や、メモリセルアレイ中で上層と下層の配線層を容易に入れ替えできるスペースがある場合などにおいては、ダミーセルアレイをメモリセルアレイの中央など任意の位置に配置することが可能となる。図８に示す構成例では、２つに分割されたメモリセルアレイ１０ａ、１０ｂに挟まれるようにして、中央付近にダミーセルアレイ２０ｃが配置されている。換言すれば、図８に示す構成例では、複数のワード線の列中にダミーワード線が１本配置され、各ダミーセルは当該ダミーワード線の延在方向に沿ってメモリセルアレイ（複数のメモリセルの形成領域）の内部に配置されている。かかる構成では、一方のセンスアンプ群（センスアンプ３０−１〜３０−４）に接続される各ダミービット線と各ダミーワード線との交点に設けられるダミーセルと、他方のセンスアンプ群（センスアンプ３２−１〜３２−４）に接続される各ダミービット線と各ダミーワード線との交点に設けられるダミーセルとを隣接配置することができる。したがって、ダミーセルを２行設ける必要がなく１行でよいので、更にデバイス面積の増加を抑制できる利点がある。

図９は、強誘電体記憶装置の他の構成例を説明する平面図である。上述した実施形態では、各ダミービット線はそれぞれ隣りの列のビット線の上側に平行配置されていたが、図９に示すように、これらのダミービット線を同一の列のビット線の上側に平行配置するように構成してもよい。具体的には、図９に示す例では、ダミービット線ＤＢＬ１を途中で折り曲げ、同一の列、すなわち対をなすビット線ＢＬ１の上側に平行配置させている。かかる構成を採用した場合には、ノイズによるセンスマージンの劣化を抑制することができる。

図１０は、強誘電体記憶装置の他の構成例を説明するブロック図である。なお、上述した図１に示した強誘電体記憶装置における場合と共通する構成要素には同符号が付されている。図１０において概略的に示すように、メモリセルアレイ１０の上側にダミービット線用の配線を追加しにくい場合には、メモリセルアレイ１０の外側に容量負荷部４０−１〜４０−４、４２−１〜４２−４を追加して、容量成分を補うようにしてもよい。

一実施形態の強誘電体記憶装置の構成を説明するブロック図である。 本実施形態の強誘電体記憶装置の具体的な回路構成を説明する図である。 データ読み出し動作の原理を説明するための図（グラフ）である。 強誘電体記憶装置のデバイス構造を説明するための平面図である。 強誘電体記憶装置のデバイス構造を説明するための概略断面図である。 強誘電体記憶装置の動作内容について説明するための波形図である。 強誘電体記憶装置を備えた電子機器の構成例を示す斜視図である。 強誘電体記憶装置の他の構成例を説明するブロック図である。 強誘電体記憶装置の他の構成例を説明する平面図である。 強誘電体記憶装置の他の構成例を説明するブロック図である。

符号の説明

１０…メモリセルアレイ、２０ａ、２０ｂ…ダミーメモリセルアレイ、３０−１、３０−２、３０−３、３０−４、３２−１、３２−２、３２−３、３２−４…センスアンプ、ＷＬ１、ＷＬｎ…ワード線、ＰＬ１、ＰＬｎ…プレート線、ＢＬ１、ＢＬ２…ビット線、ＤＷＬ…ダミーワード線、ＤＰＬ…ダミープレート線、ＤＢＬ１、ＤＢＬ２…ダミービット線

Claims (10)

1. １つのトランジスタと１つの強誘電体キャパシタを組み合わせてなるメモリセルを用いる強誘電体記憶装置であって、
   複数のビット線と、
   それぞれが前記複数のビット線のいずれかと対をなす複数の参照ビット線と、
   前記複数のビット線及び前記複数の参照ビット線と交差する複数のワード線と、
   前記複数のワード線と前記複数のビット線との各交差位置にそれぞれ接続される複数のメモリセルと、
   前記複数のビット線及び前記複数の参照ビット線と交差する参照ワード線と、
   前記複数のメモリセルのそれぞれと実質的に同一な構成を有し、前記参照ワード線と前記複数の参照ビット線との各交差位置に接続される複数の参照メモリセルと、
   対をなす前記ビット線と前記参照ビット線との間にそれぞれ接続される複数のラッチ型のセンスアンプと、
   を含む、強誘電体記憶装置。
2. 前記複数の参照メモリセルのそれぞれは、データ読み出し時に分極反転が生じない分極方向に対応付けられたデータを記憶する、請求項１に記載の強誘電体記憶装置。
3. 前記複数のビット線及び前記複数の参照ビット線は、それぞれの延在方向が平行となるようにして、前記複数のメモリセル及び前記参照メモリセルの上側に配置される、請求項１に記載の強誘電体記憶装置。
4. 前記複数のセンスアンプは、前記複数のメモリセルの形成領域を挟んで前記複数のビット線及び前記複数の参照ビット線の一端側及び他端側に半数ずつ配置されており、
   前記複数のビット線及び前記複数の参照ビット線は、一対ずつ交互に前記一端側の前記センスアンプ又は前記他端側の前記センスアンプと接続される、請求項１に記載の強誘電体記憶装置。
5. 前記参照ワード線は、前記複数のビット線及び前記複数の参照ビット線の一端側及び他端側にそれぞれ１本ずつ配置されており、
   前記複数の参照メモリセルは、前記複数のメモリセルの形成領域を挟むようにして当該形成領域の両側にそれぞれ半数ずつ配置される、請求項４に記載の強誘電体記憶装置。
6. 前記参照ワード線は、前記複数のビット線の列中に１本配置されており、
   前記複数の参照メモリセルは、前記参照ワード線の延在方向に沿って前記複数のメモリセルの形成領域内に配置される、請求項４に記載の強誘電体記憶装置。
7. 前記複数のビット線及び前記複数の参照ビット線は、前記複数の参照ビット線が前記複数のビット線よりも上側となるようにして積層配置され、
   前記複数のビット線のそれぞれの前記センスアンプと接続されない側の端部近傍に空き領域を生じさせ、当該空き領域を利用して前記複数の参照ビット線のそれぞれと前記複数の参照メモリセルのそれぞれとの相互間を電気的に接続する、請求項４に記載の強誘電体記憶装置。
8. 前記複数の参照ビット線は、それぞれ、隣りの列の前記ビット線の上側に平行配置される、請求項７に記載の強誘電体記憶装置。
9. 前記複数の参照ビット線は、それぞれ、同一の列の前記ビット線の上側に平行配置される、請求項７に記載の強誘電体記憶装置。
10. 請求項１乃至９のいずれかに記載の強誘電体記憶装置を備える電子機器。
    
    

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