JP4660564B2 - 半導体記憶装置 - Google Patents
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Description
図1(A)および図1(B)は、本発明に係る第1の実施形態に従った強誘電体メモリのメモリセルを示す回路図および断面図である。各メモリセルMCi(iは整数)は、強誘電体キャパシタFCiおよびセルトランジスタCTiで構成されている。各メモリセルMCiの強誘電体キャパシタFCiは、上部電極TE、下部電極BE、および、上部電極TEと下部電極BEとの間に設けられた強誘電体層FEで構成されている。セルトランジスタCTiは、ゲート電極G、ソース層S、および、ドレイン層Dを有する。ゲート電極Gは、ワード線WLiと接続されている、あるいは、ワード線WLiがゲート電極Gの機能を兼ねてもよい。ソース層Sは、プレート線PLiと接続されている、あるいは、ソース層Sがプレート線PLiの機能を兼ねてもよい。ドレイン層Dは、コンタクトプラグを介して下部電極BEに接続されている。強誘電体キャパシタFCiの上部電極TEは、コンタクトプラグを介してビット線BLまたはサブビット線SBLに接続されている。このように、強誘電体キャパシタFCiおよびセルトランジスタCTiは、ビット線BL(サブビット線SBL)とプレート線PLiとの間に直列に接続されている。本実施形態では、強誘電体キャパシタがビット線BL側に配置され、セルトランジスタCTiがプレート線PL側に配置されている。強誘電体キャパシタFCiとセルトランジスタCTiとの間のノードをNiとする。
図3は、本発明に係る第2の実施形態に従った強誘電体メモリへデータを書き込む動作を示すタイミング図である。第2の実施形態では、t5においてワード線WL0を立ち下げる前に、t4においてビット線BLを立ち下げている。これにより、セルトランジスタCT0がオフ状態になる前にビット線BLの電位がVssに戻るので、ノードN0は、ビット線BLとの容量結合の影響を受けない。よって、t3〜t7近傍までの待機時において、ノードN0の電位は、書き込まれたデータに依らず、Vssで維持される。即ち、第2の実施形態は、上記第1の実施形態の問題点を解決することができる。
図4は、本発明に係る第3の実施形態に従った強誘電体メモリへデータを書き込む動作を示すタイミング図である。第3の実施形態は、ワード線WLiを立ち下げる前に、ビット線BLをVssに立ち下げている点で第2の実施形態と同様である。よって、セルノードN0、N1の電位振幅がVaaである。
図5は、本発明に係る第4の実施形態に従った強誘電体メモリの構成を示す回路図である。各メモリセルの断面は、図1(B)に示す断面と同様である。強誘電体メモリは、ワード線WL0〜WL3と、ビット線BL、bBLと、ビット線BLまたはbBLに複数接続されたサブビット線SBL、bSBLと、プレート線PLと、ブロック選択線BS,bBSと、リセット線RST,bRSTとを備えている。b**は、**の反転信号を伝播する信号線、あるいは、**の反転信号自体を表わす。
セルノードN0、N1、N3の電位は、待機時、プレート線電位と同じに設定してあり、よって、メモリセルMC0,MC1,MC3の強誘電体キャパシタの両電極の電位は同一である。読出しまたは書込み動作時に、メモリセルMC0,MC1,MC3のセルトランジスタがオフ状態になっても、リセットトランジスタRT1がオン状態であるため、サブビット線SBLの電位はプレート線電位に等しくなる。よって、プレート線電位がLow、High、Lowの順で動作した場合、セルノードN0、N1、N3の電位は、強誘電体キャパシタによるサブビット線SBLとの容量結合によって、Low、High、Lowと動作する。よって、セルノードN0、N1、N3の電位は、サブビット線SBLの振幅以上には振幅しない。その結果、ドレイン−ウェル(基板)間のPN接合に順方向バイアスを印加せず、メモリセルの信頼性の劣化を抑制することができる。
図7は、第5の実施形態による強誘電体メモリの動作を示すタイミング図である。図6に示す第4の実施形態の動作と異なり、スタンドバイ時のプレート線電位、セルノード電位、ビット線、サブビット線電位が1/2Vaaにプリチャージされている。これにより、スタンドバイ時のワード線電位が高レベル電位Vppであっても、ワード線WLとセルトランジスタのソースSとの間の電位差、ワード線WLとセルトランジスタのドレインDとの間の電位差は、Vpp−1/2Vaaとなる。よって、Vpp−1/2Vaaは、Vpp−Vssよりも小さいため、メモリセルの信頼性が向上する。
図8は、本発明に係る第6の実施形態に従った強誘電体メモリの構成を示す回路図である。第6の実施形態は、ビット線選択トランジスタBST0とサブビット線bSBLとの間に設けられ、ゲートがブロック選択線BSに接続されたデプレーショントランジスタDBST0と、ビット線選択トランジスタBST1とビット線BLとの間に設けられ、ゲートがブロック選択線bBSに接続されたデプレーショントランジスタDBST1とを備えている。デプレーショントランジスタDBST0は、ブロック選択線BSが非選択の状態であっても、サブビット線bSBLとビット線選択トランジスタBST0との接続を維持するために設けられている。デプレーショントランジスタDBST1は、ブロック選択線bBSが非選択の状態であっても、サブビット線SBLとビット線選択トランジスタBST1との接続を維持するために設けられている。
図17は、本発明に係る第7の実施形態に従った強誘電体メモリの構成を示す回路図である。第7の実施形態は、ビット線の延伸方向に隣接した2つのセルブロックCB0〜CB3が1本のプレート線PLを共有している点で第4の実施形態と異なる。第7の実施形態のその他の構成は、第4の実施形態の構成と同様である。
図18〜図22は、本発明に係る第8の実施形態に従った強誘電体メモリの平面レイアウト図である。第8の実施形態は、第6および第7の実施形態の組合せである。よって、デプレーショントランジスタを有し、かつ、ビット線の延伸方向に隣接するセルブロックはプレート線を共有する。プレート線PL、ブロック選択線bBS、BS、リセット線bRST、RST、ワード線WLiは、一定のセル数ごとに一定間隔で第3メタル層M3の配線に接続されている。PL(M3)、bBS(M3)、BS(M3)、bRST(M3)、RST(M3)、WLi(M3)は、PL、bBS、BS、bRST、RST、ワード線WLiに接続された第3メタル層の配線を示す。
図23〜図28は、本発明に係る第9の実施形態に従った強誘電体メモリの断面図および平面レイアウト図である。第9の実施形態は、拡散層から成るプレート線PLと第1メタル層M1との間に設けられたプレートメタル層M0を有する点で第6の実施形態(図9〜図12参照)と異なる。第9の実施形態のその他の構成は、第6の実施形態の構成と同様でよい。
図29および図30は、本発明に係る第10の実施形態に従った強誘電体メモリの断面図である。第10の実施形態は、ブロック選択トランジスタにデプレーショントランジスタを用いることなく、第1メタル層M1で形成されたメタルブリッジMBGを用いてブロック選択線bBS、BS、リセット線bRSTまたはRSTを通過させている(またいでいる)点で第8の実施形態と異なる。メタルブリッジMBGは、第1メタル層M1の一部、および、M1と拡散層とを接続するコンタクトCNTMBGを含む。この第10の実施形態のその他の構成は、第8の実施形態と同様でよい。
図31は、第11の実施形態の平面レイアウト図である。第11の実施形態は、第10および第7の実施形態の組合せである。よって、かつ、ビット線の延伸方向に隣接するセルブロックはプレート線を共有する。第10の実施形態では、デプレーション用のチャネルインプランテーションマスクD−Impが不要となり、上記メモリセルブリッジMBGでブロック選択トランジスタの拡散層あるいはリセットトランジスタの拡散層を接続している点で図18に示すレイアウトと異なる。図31に示す他のレイアウトは、図18に示すレイアウトと同様でよい。
図34は、本発明に係る第12の実施形態に従った強誘電体メモリの回路図である。ビット選択線BS+、bBS+は、ビット選択線BS、bBSを挟んで隣接するセルブロックに対応して設けられたビット選択線である。リセット線RST−、bRST−は、リセット線RST、bRSTを挟んで隣接するセルブロックに対応して設けられたリセット線である。
図40は、本発明に係る第13の実施形態に従った強誘電体メモリの回路図である。第13の実施形態は、リセットトランジスタRT0,RT1のソース電位が固定リセット電位Vssまたは1/2Vaaに設定されている点で上記実施形態と異なる。固定リセット電位は、スタンドバイ時のプレート電位と同じでよく、Vssまたは1/2Vaaに限定されない。尚、第13の実施形態の断面構造は、図9〜図12に示す断面と同様である。
bSBL、SBL、bSBLi、SBLi…サブビット線
PL、PL0,PL1…プレート電極
WL、WLi…ワード線
bBS、BS…ブロック選択線
bRST,RST…リセット線
S/A…センスアンプ
N0〜N3,bN0〜N3…セルノード
M1、M2、M3…金属配線
M0…サリサイド配線
FC…強誘電体キャパシタ
BE、FE、TE…下部電極、強誘電体膜、上部電極
CB…セルブロック
CT…セルトランジスタ
CNTB…拡散層−下部電極間コンタクト
cAA−M1…拡散層−M1金属配線間コンタクト
CNTT…上部電極−M1金属配線間コンタクト
cGC−M1…ゲート電極−M1金属配線間コンタクト
cM1−M2…M1、M2金属配線間コンタクト
cM2−M3…M2、M3金属配線間コンタクト
MBG…メタルブリッジ
CNTMBG…メタルブリッジコンタクト
Claims (5)
- ワード線と、
ビット線と、
プレート線と、
前記ビット線に複数接続されたサブビット線と、
複数の電極間に強誘電体を含む強誘電体キャパシタと、
前記強誘電体キャパシタの一方の電極に接続されたドレイン端子、および、前記ワード線に接続されたゲート端子を含むセルトランジスタと、
前記強誘電体キャパシタおよび前記セルトランジスタを含む複数のメモリセル、リセットトランジスタ、および、ブロック選択トランジスタを含むメモリセルブロックであって、前記複数のメモリセルの前記セルトランジスタのソース端子が前記プレート線に接続され、前記複数のメモリセルの前記強誘電体キャパシタの他方の電極が前記サブビット線に接続され、前記ブロック選択トランジスタのソース端子およびドレイン端子がそれぞれ前記サブビット線および前記ビット線に接続され、前記リセットトランジスタのソース端子が前記プレート線または固定電位に接続され、前記リセットトランジスタのドレイン端子が前記サブビット線に接続されたメモリセルブロックとを備え、
複数の前記メモリセルブロックがメモリセルアレイを構成し、
前記サブビット線は、基板を基準として前記強誘電体キャパシタの上方に設けられ、
前記プレート線は、前記ワード線の延伸方向に延伸する拡散層で構成され、
前記拡散層は、前記ワード線の延伸方向とほぼ直交する前記ビット線の延伸方向に配置された複数の前記メモリセル毎に、前記強誘電体キャパシタ形成後に形成されワード線方向に延伸するように配置された金属配線に接続されていることを特徴とする半導体記憶装置。 - 前記金属配線と前記プレート線との接続部分の近傍には、外部に情報がアクセスされないダミー強誘電体キャパシタが配置されていることを特徴とする請求項1に記載の半導体記憶装置。
- データ読出し動作またはデータ書込み動作を実行していない待機時において、前記セルトランジスタはオン状態、前記リセットトランジスタはオン状態、前記ブロック選択トランジスタはオフ状態であり、
データ読出し動作またはデータ書込み動作時に選択された前記メモリセルブロックにおいて、前記リセットトランジスタはオフ状態、前記ブロック選択トランジスタはオン状態であり、選択された前記メモリセルブロックのうち選択された前記メモリセルの前記セルトランジスタはオン状態であり、選択された前記メモリセルブロックのうち非選択の前記メモリセルの前記セルトランジスタはオフ状態であることを特徴とする請求項1または請求項2に記載の半導体記憶装置。 - 前記メモリセルブロックが2個配置され、第1のメモリセルブロックの前記ワード線と、第2のメモリセルブロックの前記ワード線は共通に接続され、
前記第1のメモリセルブロックの前記ビット線と、前記第2のメモリセルブロックの前記ビット線とは異なるビット線として分離され、
前記第1のメモリセルブロックの前記サブビット線と、前記第2のメモリセルブロックの前記サブビット線は異なるビット線として分離され、
前記第1のメモリセルブロックの前記リセットトランジスタのゲート端子と、前記第2のメモリセルブロックの前記リセットトランジスタのゲート端子は異なる制御線として分離され、
前記第1のメモリセルブロックの前記ブロック選択トランジスタのゲート端子と、前記第2のメモリセルブロックの前記ブロック選択トランジスタのゲート端子は異なる制御線として分離され、
前記第1のメモリセルブロックの前記プレート線と、前記第2のメモリセルブロックの前記プレート線は共通のプレート線として接続されることを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。 - 前記メモリセルブロックの前記ブロック選択トランジスタ上と、前記リセットトランジスタ上には、 外部に情報がアクセスされないダミー強誘電体キャパシタが配置されていることを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。
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