CN108735262B - 可变电阻式随机存取存储器 - Google Patents

Abstract

一种可变电阻式随机存取存储器，其不会降低可靠度并且具有较佳面积效率。本发明的可变电阻式存储器包括以行列方向配列多个存储器单元MC的存储器阵列。存储器单元MC具有可变电阻元件和存取晶体管。在各列方向的晶体管栅极连接至字线WL，在各行方向的可变电阻元件的一侧电极可与位线BL结合，在各行方向的可变电阻元件的另一侧电极可与源极线SL结合。源极线SL包含局部源极线250，其在与多个位线BL0/BL1/BL2/BL3正交的方向上延伸，并且由多个位线BL0/BL1/BL2/BL3所共有。

Description

可变电阻式随机存取存储器

技术领域

本发明是有关于一种使用可变电阻元件的可变电阻式随机存取存储器，特别是有关于存储器阵列的结构。

背景技术

使用可变电阻元件的可变电阻式存储器目前相当受到重视，可以用来取代快闪存储器作为非挥发性存储器。可变电阻式存储器是一种将脉冲电压施加于可变电阻元件上、通过可逆并且非挥发性地将可变电阻元件设定在高电阻态或低电阻态，用以记录数据的存储器。可变电阻式存储器的优点包括：可以使用低电压来改写数据，所以消耗电力比较少；另外是采用一个晶体管加上一个电阻这样比较简单的结构，单元面积约是较小的6F2(F是配线宽，数十nm左右)，所以可以达到高密度化；又读取时间与 DRAM一样高速，在10纳秒左右(专利文献1、2等)。

在可变电阻式随机存取存储器(RRAM：注册商标)中，一般是将可变电阻元件写入低电阻态的情况称为设定(SET)操作，写入高电阻态的情况称为重置(RESET)操作。可变电阻式存储器包含单极性类型和双极性类型。单极性类型在设定操作和重置操作时，在可变电阻元件上所施加的写入电压极性是同相的，而是通过改变写入电压的大小来进行设定操作或者是重置操作。单极性类型由于存储器阵列可以是非对称结构，所以制造比较容易。另一方面，双极性类型在设定操作和重置操作时，在可变电阻元件上所施加的写入电压极性是反相的。亦即，需要在可变电阻元件的两侧方向施加写入电压，也就需要电路的对称性，因此存储器阵列的制造也会比单极性来得复杂。

图1A表示非专利文献1所揭露的双极性类型可变电阻式存储器中存储器阵列结构的电路图。在存储器阵列10中，多个存储器单元是依平面阵列状所形成，不过图中仅例示3列×3行的部分存储器单元。一个存储器单元MC是由一个可变电阻元件以及与其串联的一个存取晶体管所构成，亦即所谓的1T×1R结构。存取晶体管的栅极连接到字线WL(n-1)、WL(n)、WL(n+1)，漏极区连接到可变电阻元件的一侧电极，源极区连接到源极线SL(n-1)、SL(n)、SL(n+1)。可变电阻元件的另一侧电极则连接到位线BL(n-1)、BL(n)、BL(n+1)。

可变电阻元件可以由例如氧化铪(HfOx)等等过渡金属的薄膜氧化物所构成，利用写入脉冲电压的极性和大小，进行设定操作和重置操作。存储器单元能够以位为单位，随机地进行存取。例如存取存储器单元MC时，通过列解码器(column decoder)20选择字线WL(n)，使得存储器单元MC的存取晶体管导通，并通过行解码器(row decoder)30选择位线BL(n)、源极线SL(n)。在写入操作中，将对应于设定或重置操作的写入电压施加于选择位线BL(n)和选择源极线SL(n)；在读取操作中，对应于可变电阻元件状态为设定或重置的电压或电流，会呈现在选择位线BL(n)和选择源极线 SL(n)上，可以通过感测电路进行检测。

另外，当使用氧化铪(HfOx)等金属氧化物薄膜做为可变电阻元件材料时，必须要对金属氧化物进行形成操作(forming)作为初期设定。一般在形成操作中，通过在薄膜上施加比写入可变电阻元件时稍微大的电压Vf，让可变电阻元件在例如低电阻态，亦即接近设定(SET)的状态。这样的形成操作是在可变电阻式存储器出货前实施。

图1B表示在形成操作时的偏压电压范例的示意图。源极线SL的电压V_SL为接地电压(GND)，位线BL的电压V_BL则是施加正的形成电压，字线WL的电压V_G上则是施加为了让存取晶体管导通所需要的正电压。藉此，在可变电阻元件上从位线 BL向着源极线SL流过电流，可变电阻元件设定为低电阻态。另外，对可变电阻元件进行重置动作时，源极线SL的电压V_SL为正电压，位线BL的电压V_BL为GND，字线的电压V_G为正，所以从源极线SL向着位线BL流过电流，可变电阻元件则设定为高电阻态。

专利文献：

专利文献1：日本特开2012-64286号公报

专利文献2：日本特开2008-41704号公报

文献3：“Evolution of conductive filament and its impact on reliabilityissues in oxide-electrolyte based resistive random access memory”Hangbing Lvet.al.,Scientific Reports5,Article number:7764(2015)。

发明内容

发明要解决的问题

双极性类型的可变电阻式存储器中，需要在位线和源极线之间施加双向的写入电压。对于全部存储器单元提供一致的写入电压，在提高存储器可靠度上是非常重要的。因此在双极性类型中，是对应位线以一对一关系来设置专用源极线，并且其与此位线同方向延伸，位线和源极线之间则具有可以相互置换的对称性。

然而在这种存储器阵BB结构中，由于对于每个位线配置专用的源极线，所以在形成高积体密度存储器的情况下，源极线就成了缩小存储器阵列在AA(column)方向上宽度的障碍。另外，当位线和源极线在相同金属层上以同方向并排的形成时，随着尺寸缩小，位线/源极线的线宽会变得更小，因此更难以达到源极线的低电阻化。源极线的电阻对于具有可靠度的写入操作而言是重要的因素，也就是在写入操作时电流会流过源极线，当源极线的电阻变高时，其压降也会变大，因此也就无法忽略。为了获得较高可靠度，比较期望在存储器阵列的各可变电阻元件上施加既定的读取电压/ 写入电压，但是当源极线的压降变大时，施加在各可变电阻元件的电压分散度 (dispersion)也会跟着变大。因此，比较期望能够形成具有足够线宽的源极线，但是这样则会导致存储器阵列的面积增加。

本发明的目的，在于能够提供一种不会降低可靠度并且具有较佳面积效率的可变电阻式随机存取存储器。

解决问题的手段：

本发明的可变电阻式存储器，其利用可逆并且非挥发性的可变电阻元件来储存数据，其包括以行列方向配列多个存储器单元的存储器阵列。每一存储器单元具有上述可变电阻元件以及与上述可变电阻元件连接的存取晶体管。在各列方向上的晶体管的各栅极连接至字线，在各行方向上的可变电阻元件的一侧电极可与位线结合，在各行方向上的可变电阻元件的另一侧电极可与源极线结合。其中上述源极线包含与位线平行方向上延伸的第一源极线，以及从上述第一源极线分割出的第二源极线。上述第二源极线是与多个位线正交的方向上延伸，并且在多个存储器单元共用结合。

在较佳实施例中，上述第一源极线由2m条位线所共有(m为1以上的整数)。在较佳实施例中，第一源极线是由左侧m条位线和右侧m条位线所共有。在较佳实施例中，第一源极线是由与上述位线相同的第一配线层所构成，第二源极线是由在第一配线层下层的第二配线层所构成。在较佳实施例的可变电阻式存储器中更包括：列选择装置、行选择装置及电压提供装置；其中列选择装置根据列地址，选择上述存储器阵列中列方向上的字线；行选择装置根据行地址，选择上述存储器阵列中行方向上的位线和源极线；电压提供装置对应于操作模式，对于通过上述行选择装置所选择的位线和源极线，提供电压。其中写入电压可以从上述行选择装置所选择的位线和源极线的双向，施加于可变电阻元件。在较佳实施例中，上述行选择装置包括一第一切换电路和一第二切换电路，其中第一切换电路在连接于上述存储器阵列的源极线的全域源极线以及2m条位线之间，进行选择性地连接；第二切换电路在全域位线和2m条位线之间，进行选择性地连接。在较佳实施例中，第一切换电路将2m条位线中的非选择位线与全域源极线连接，将选择位线与上述全域源极线切断连接；第二切换电路将 2m条位线中的选择位线与上述全域位线连接，将非选择位线与上述全域位线切断连接。在较佳实施例中，当提供写入电压至上述全域源极线时，非选择位线预充电至上述写入电压。在较佳实施例中，上述全域位线上连接一电容器，用以补偿与源极线间的负载电容差。在较佳实施例中，上述电压提供装置包含上述电容器。

发明的效果：

依据本发明，由于源极线包含第一源极线以及从第一源极线分割出的第二源极线，并且第二源极线在多个存储器单元间共用结合，所以便能够将一条源极线由多条位线所共有，相较于已知技术中以一对一关系来配置源极线的情况，可以改善存储器阵列的面积效率，并且能够达到源极线的低电阻化。藉此便能够维持在存储器单元间所施加电压的一致性，提高可变电阻式存储器的可靠度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1A表示已知可变电阻式随机存取存储器的阵列结构的电路图；图1B表示操作时偏压条件的表格。

图2表示本发明实施例的可变电阻式随机存取存储器概略结构的方块图。

图3表示本发明实施例的存储器阵列部分结构的平面图。

图4A表示图3中区域200的X线剖面图；图4B表示图3的Y1线剖面图；图 4C表示图3的Y2线剖面图。

图5表示本发明实施例的存储器阵列以及行选择电路的电路结构的示意图。

图6表示在本发明实施例中可变电阻式存储器在操作时各部分的偏压以及行选择电路处理步骤的表格。

图7A表示在本发明实施例中存储器阵列其他结构范例的示意图；图7B表示图 7A的X线剖面图；图7C表示图7A的Y2线剖面图。

图8表示本发明另一实施例的存储器阵列以及行选择电路的电路结构的示意图。

附图标号：

100～可变电阻式存储器

110～存储器阵列

120～列编码器及驱动电路(X-DEC)

130～行编码器及驱动电路(Y-DEC)

140～行选择电路(YMUX)

142～全域源极线选择电路(SLMUX)

144～全域位线选择电路(BLMUX)

150～控制电路

160～感测放大器

170～写入驱动及读取偏压电路

200～区域

210～硅基板

220～绝缘区

230～源极区

240～接触栓塞

250、250A～局部源极线(M1)

252～中继接触层

260～接触栓塞

270～可变电阻元件

300～交流匹配电容器

MC～存储器单元

具体实施方式

以下，参照图式详细说明本发明的实施样态。然而必须注意的是虽然在图式中为了容易理解本发明而强调各部分，但是并非必然与实际装置具有相同的尺寸。

实施例

图2表示本发明实施例的可变电阻式随机存取存储器概略结构的方块图。本实施例的可变电阻式存储器100，由存储器阵列110、列解码器及驱动电路(X-DEC)120、行解码器及驱动电路(Y-DEC)130、行选择电路(YMUX)140、控制电路150、感测放大器160以及写入驱动及读取偏压电路170所构成。存储器阵列110以行列状配置多个包含可变电阻元件以及存取晶体管的存储器单元。列解码器及驱动电路(X-DEC)120 则根据列地址X-Add，执行字线WL的选择和驱动操作。行解码器及驱动电路 (Y-DEC)130则根据行地址Y-Add，产生用来选择全域位线GBL和全域源极线GSL 的选择信号SSL/SBL。行选择电路140则是根据选择信号SSL/SBL，分别选择全域位线GBL和位线BL间的连接状态，以及全域源极线GSL和位线BL间的连接状态。控制电路150则根据从外部所接收到的指令、地址、数据等等，控制各部分。感测放大器160则通过GBL/GSL，感测从存储器单元所读取的数据。写入驱动及读取偏压电路170则通过GBL/GSL，施加在读取操作时的偏压电压，以及在写入操作时对应于设定操作和重置操作的电压。

存储器阵列110包含分割成k个的次阵列110-1、110-2、…、110-k，k个行选择电路(YMUX)则对应连接至k个的次阵列110-1、110-2、…、110-k。k个行选择电路 (YMUX)分别连接至感测放大器160和写入驱动及读取偏压电路170。各感测放大器 160通过内部数据总线DO连接到控制电路150，由感测放大器160所感测到的结果则通过内部数据总线DO输出到控制电路150。另外，各写入驱动及读取偏压电路170 则通过内部数据总线DI连接到控制电路150，各写入驱动及读取偏压电路170通过内部数据总线DI接收到写入数据。

其次详细说明本实施例的存储器阵列110。图3表示存储器阵列110中的一个次阵列所包含的多个存储器单元的概略平面图。存储器阵列在硅基板上具有多层配线结构，在此范例中，硅基板上具有两层金属层以及一层导电性多晶硅层(从硅基板侧依序为金属层1和金属层2)。字线WL0/WL1/WL2/WL4(当称呼全部字线时则称为字线 WL)，是由硅基板上沿着水平方向延伸的多晶硅层所构成，各多晶硅层亦兼做为存储器单元内存取晶体管的栅极。在与字线WL正交的方向上，则形成位线BL0/BL1/BL2/ BL3/BL4/BL5/BL6/BL7(当称呼全部位线时则称为位线BL)。位线BL是利用多晶硅层上的金属层2进行配线，例如由铝(Al)或铜(Cu)等金属所构成。

源极线SL0/SL1是以平行于位线BL的方式所形成(当称呼全部源极线时则称为源极线SL)。源极线SL是利用与位线BL同样的金属层2(或者是仅以金属层1)进行配线。在本范例中，源极线SL0是由四条位线BL0/BL1/BL2/BL3所共有，源极线 SL1是由四条位线BL4/BL5/BL6/BL7所共有。亦即源极线SL0、SL1的左右分别以线对称的方式配置两条位线。

图4A、图4B和图4C表示在图3所示次阵列的区域200中的X线剖面图、Y1 线剖面图和Y2线剖面图。在图4A中，例如在P型硅基板210的表面上形成绝缘区 220，用来界定存取晶体管的主动区。绝缘区220可以利用例如浅沟槽绝缘结构 (Shallow Trench Isolation，STI)形成。在硅基板210上，局部源极线250是利用金属层1进行配线。金属层1是介于多晶硅层和金属层2之间的层，金属层1可以由例如铝(Al)或铜(Cu)等金属所构成。局部源极线250与字线平行，并且与四条位线BL0/ BL1/BL2/BL3交错的方向上延伸。局部源极线250则是通过在氧化硅膜等层间绝缘膜所形成的接触孔内的接触栓塞240，分别电连接至硅基板210表面上所形成的四个源极区230。如图4B所示，一个源极区230是在字线WL0和WL1上两个存取晶体管间共用，因此一条局部源极线250便可以共同连接至八个存储器单元中的存取晶体管的源极区230。

在局部源极线250之上，位线BL0/BL1/BL2/BL3和源极线SL0是利用金属层2 进行配线。源极线SL0是通过在氧化硅膜等层间绝缘膜所形成的接触孔内的接触栓塞260，电连接至局部源极线250。藉此，一条源极线SL0通过局部源极线250共同电连接至四个源极区230。

可变电阻元件如图1A所示，一侧电极电连接至位线，另一侧电极电连接至存取晶体管的漏极。如图4B所示，利用金属层2进行配线的位线BL1通过接触栓塞260，连接到利用金属层1进行配线的中继接触层252。中继接触层252与局部源极线250 是在同时进行光刻图案化处理。此处接触栓塞260的工艺中，会形成铪(hafnium)等过渡金属的氧化薄膜，再形成利用接触栓塞260夹住上下的变电阻元件270。中继接触层252则是通过用来在金属层1和硅基板210间连接的接触栓塞240，电连接在基板表面所形成的漏极区234。图4B的虚线M表示由一个可变电阻元件270和一个存取晶体管所构成的一个存储器单元，区域200中则包含八个存储器单元。

图5表示在区域200的存储器阵列和行选择电路(YMUX)140的等价电路。当存储器阵列110由k个次阵列110-1～110-k所构成时，k个行选择电路140分别连接到这k个次阵列110-1～110-k。另外，各行选择电路140则通过全域源极线GSL和全域位线GBL，连接到k个写入驱动及读取偏压电路170。一个次阵列是由p条位线所构成，并且一条源极线由q条位线所共用的话，每一个写入驱动及读取偏压电路170 则选择性地驱动p/q条全域位线GBL和全域源极线GSL。

图5表示一全域源极线GSL和一源极线SL0连接的范例。如同图所示，一条全域源极线GSL、源极线SL0是通过接触栓塞260和局部源极线250，电连接至四个源极区230。全域源极线GSL更通过接触窗CT，电连接行选择电路140的SLMUX 142。在全域源极线GSL利用金属层2进行配线的情况下，全域源极线GSL和源极线SL0 是在同时进行光刻图案化处理。

YMUX 140包含两个模拟多工器SLMUX 142和BLMUX 144。SLMUX 142是全域源极线的选择电路，用来将全域源极线GSL连接至位线BL0/BL1/BL2/BL3中之一。SLMUX 142包含4个n通道的选择晶体管，分别串联至位线BL0/BL1/BL2/BL3，从行解码器130所输出的选择信号SSL0/SSL1/SSL2/SSL3则分别提供至选择晶体管的各栅极。另外，SLMUX142的输入端，则是通过接触窗CT连接到全域源极线GSL，因此四个选择晶体管的各漏极区电连接至全域源极线GSL。行解码器及驱动电路130 根据行地址将选择信号SSL0～SSL3驱动为H准位或L准位，SLMUX 142则对应于选择信号SSL0～SSL3，将其中一个选择晶体管导通，使得全域源极线GSL与位线BL0/ BL1/BL2/BL3中之一连接。

BLMUX 144是全域位线的选择电路，用来将全域位线GBL连接至位线BL0/ BL1/BL2/BL3中之一。BLMUX 144包含4个n通道的选择晶体管，分别串联至位线BL0/BL1/BL2/BL3，从行解码器130所输出的选择信号SBL0/SBL1/SBL2/SBL3 则分别提供至选择晶体管的各栅极。BLMUX 144的四个选择晶体管则与对应于同一位线的SLMUX 142的四个选择晶体管并联。另外，BLMUX144的输入端，则是连接到全域位线GBL，亦即四个选择晶体管的各漏极区电连接至全域位线GBL。行解码器及驱动电路130根据行地址将选择信号SBL0～SBL3驱动至H准位或L准位， BLMUX 144则对应于选择信号SBL0～SBL3，将其中一个选择晶体管导通，使得全域位线GBL与位线BL0/BL1/BL2/BL3中之一连接。

接着说明本实施例可变电阻式存储器的操作方式。在此是假设选择了如图5所示的存储器单元MC，此时各部分的驱动条件等则如图6的表格所示。

在操作模式中，位线读取低电力模式(图式中为BL READ LP)以及位线读取模式(图式中为BL READ)为位线侧的读取模式。首先针对位线读取低电力模式加以说明。此时写入驱动及读取偏压电路170将全域位线GBL偏压至读取电压VBL，全域源极线GSL则偏压至0V或接地电压附近。

利用行解码器及驱动电路130，将选择信号SSL0～SSL3全部设为L位准的状态，SLMUX 142的四个驱动晶体管全部未切换而维持不导通的状态。由于SLMUX 142 的选择晶体管为不导通状态，全域源极线GSL便与位线BL0/BL1/BL2/BL3切断连接。另外，全域源极线GSL则通过源极线SL0和局部源极线250，提供0V或GND 至存取晶体管的源极区230。

BLMUX 144的选择信号SBL1驱动至H位准，其选择晶体管则为导通状态，使得全域位线GBL连接至选择位线BL1。其他的选择信号SBL0、SBL2、SBL3驱动至 L位准，对应的选择晶体管则为不导通状态，使得非选择位线BL0、BL2、BL3为高阻抗(high impedance，HZ)的浮接状态。藉此，选择位线BL1偏压至VBL，源极线 SL0则为0V。

接着，利用列解码器及驱动电路120，将被选择的字线WL1驱动至H位准，非选择字线WL0则驱动至L位准。藉此，存储器单元MC的存取晶体管为导通状态，若可变电阻元件270为低电阻态(SET)，则从全域位线GBL到全域源极线GSL间会流过大电流；若为高电阻态(RESET)，则只会有微小电流流过，甚至没有电流。感测放大器160则感测全域位线GBL的电压或者电流，对应于感测结果，将数据“0”、“1”做为读取数据，从DQ端输出。

在位线读取低电力模式(BL READ LP)中，由于并没有驱动SLMUX 142中的选择晶体管，所以能够让SLMUX 142的电力消耗降为零。另外，由于相邻的非选择位线 BL0为浮接状态，所以可以减少与选择位线BL1间的耦合电容，降低消耗电力。

位线读取模式(BL READ)相较于位线读取低电力模式(BL READ LP)，差异在于SLMUX 142的操作。行解码器及驱动电路130将选择信号SSL0、SSL2、SSL3驱动至H位准，将选择信号SSL1驱动至L位准，因此SLMUX 142中利用选择信号SSL0、 SSL2、SSL3所驱动的选择晶体管切换为导通状态，非选择位线BL0、BL2、BL3连接到全域源极线GSL。由于非选择位线会固定在0V或是接地电压附近，所以可以抑制与非选择位线间耦合电容所造成的读取干扰。

源极线读取模式(图式中为SL READ)是从源极线侧执行读取。在此操作模式下，写入驱动及读取偏压电路170将全域源极线GSL偏压至读取电压VBL，将全域位线 GBL设为0V或接地电压附近。其中SLMUX 142和BLMUX 144的操作则与位线读取模式相同，但是选择存储器单元MC上所施加的电流方向则相反。可以依据干扰特性，以较佳方式来选择位线读取模式或是源极线读取模式。

设定写入模式(图式中为SET WRITE)是将低电阻态写入可变电阻元件的操作模式。在设定写入模式中，写入驱动及读取偏压电路170在全域位线GBL和全域源极线GSL之间，将具有振幅VSET的写入脉冲施加于全域位线GBL上。利用行解码器及驱动电路130，将选择信号SBL1驱动至H位准，将选择信号SBL0、SBL2、SBL3 驱动至L位准，使得全域位线GBL连接至选择位线BL1，非选择位线BL0、BL2、 BL3则与全域位线GBL切断连接。另外，利用行解码器及驱动电路130，将选择信号SSL0、SSL2、SSL3驱动至H位准，将选择信号SSL1驱动至L位准，使得非选择位线BL0、BL2、BL3通过SLMUX 142的选择晶体管连接至全域源极线GSL，非选择位线BL0、BL2、BL3为0V或是接地电压附近。

接着，利用列解码器及驱动电路120所选择的字线WL1则驱动至H位准，在选择存储器单元MC的可变电阻元件270则施加VSET的写入脉冲，使得可变电阻元件 270设定成低电阻态。通过将BLMUX 144的选择晶体管设为不导通状态，禁止将来自全域位线GBL的写入脉冲施加于非选择位线。

重置写入模式(图式中为RST WRITE)是将高电阻态写入至可变电阻元件的操作模式。在重置写入模式中，写入驱动及读取偏压电路170在全域位线GBL和全域源极线GSL之间，将具有振幅VRST的脉冲施加于全域源极线GSL上。亦即相较于设定写入操作，其写入电压的极性呈反向。SLMUX 142和BLMUX 144则执行与设定写入操作模式相同的选择操作。

BLMUX 144将选择位线BL1连接至全域位线GBL，使得选择位线BL1为0V 或接地电压附近，非选择位线BL0、BL2、BL3则与全域位线GBL切断连接。另一方面，SLMUX 142则将选择位线BL1与全域源极线GSL切断连接，将非选择位线 BL0、BL2、BL3连接至全域源极线GSL。

接着，利用列解码器及驱动电路120所选择的字线WL1驱动至H位准，在选择存储器单元MC的可变电阻元件270则施加VRST的写入脉冲，使得可变电阻元件 270重置成高电阻态。此时，由于利用SLMUX 142的选择信号SSL0、SSL2、SSL3 所驱动的选择晶体管为导通状态，所以在非选择位线BL0、BL2、BL3上，则会以全域源极线GSL的重置电压VRST进行预充电。在非选择位线上施加与源极线相同的电压，因为两者间没有电位差，所以可以抑制对于非选择存储器单元的写入干扰。

接着说明局部源极线的其他范例。参考图7A、图7B、图7C，其中图7A表示图 3所示的存储器阵列中区域200的平面图。利用金属层1进行配线的局部源极线250A 包含水平部和垂直部，其中水平部与字线平行并且从位线BL0延伸至位线BL3，垂直部则是从上述水平部的接触窗260部分在位线方向上延伸。由于金属层2的源极线 SL0是与相邻的位线BL1、BL2间维持既定间距的方式进行配线，所以其线宽会限制为与位线相同的线宽，但是源极线设计成两层结构，所以能够增加源极线布局的自由度。亦即，由于在金属层1的局部源极线250、250A不存在相邻的配线，所以便可以增加局部源极线250、250A的线宽，而达到源极线整体的低电阻化。特别如图7A 所示的局部源极线250A，由于其相较于图3所示的局部源极线250的面积来得大，便能够进一步降低局部源极线250A的电阻。在此情况下，金属层2的源极线SL0以及金属层1的局部源极线250A间的电连接，可以通过在位线方向上形成多个接触栓塞260，便能够进一步降低金属层1和金属层2间的连接电阻。如此，便可以优化在存储器阵列内源极线电压的一致性，获致具有高可靠度的存储器阵列结构。

接着说明本发明的第二实施例。图8表示第二实施例的可变电阻式存储器的存储器阵列和行选择电路的电路结构图。第二实施例包含图5所示的结构，再加上交流匹配电容器300。交流匹配电容器300连接至各全域位线GBL，使得全域位线GBL的电容和全域源极线GSL的电容一致，或者说是进行补偿以便降低两者间的电容差。

在写入操作中，当在全域源极线GSL上施加写入脉冲时，在非选择位线的存储器单元会产生写入干扰。例如，当对图8中被选择的存储器单元MC进行重置操作时，在全域源极线GSL上会提供VRST的写入脉冲。此写入脉冲可以通过局部源极线250 施加在存取晶体管的源极区230，同时通过SLMUX 142也施加在非选择位线BL0、 BL2、BL3。虽然在源极线SL0和非选择位线BL0、BL2、BL3上提供相同的写入电压VRST，但是由于源极线SL0连接到局部源极线250，所以源极线SL0和位线的负载电容不同，两者间便会产生电位差。由于连接到选择字线WL1的非选择存储器单元中的存取晶体管为导通状态，所以当施加升降快速的写入脉冲时，便会使得非选择存储器单元中的可变电阻元件270，受到源极线和被选择位线间的电位差影响而产生偏压，就有可能会让非选择存储器单元错误地进行设定操作。因此在本实施例中，为了使源极线SL0的负载电容和位线的负载电容一致，将电容器300连接至全域位线GBL，降低两者间的电位差，便可以抑制产生对于非选择存储器单元的写入干扰。

电容器300例如可以是金属绝缘层金属结构(Metal Insulator Metal，MIM)、金氧半电容器或者虚配线等等。电容器300的电容也可以设成用来补偿连接至源极线的局部源极线250的配线电容。电容器300例如可以设置于写入驱动及读取偏压电路170 内。

在本实施例中，通过最佳化电容器300的电容值，便可以减少在全域位线GBL 和全域源极线GSL间变化的电压差，抑制写入干扰。另外，可以使用快速升降的写入脉冲，如此可以改善写入速度。又，在提供写入脉冲的写入驱动及读取偏压电路 170内设置匹配电容器，便能够降低电容器的面积。

上述实施例的范例中，是利用NMOS来构成SLMUX 142和BLMUX 144的选择晶体管，此时行解码器及驱动电路130最好可以提供升压高于Vdd的选择信号 SSL/SBL，到选择晶体管的栅极上。另外，SLMUX 142和BLMUX 144中也可以采用互补性金氧半(CMOS)类型的晶体管，作为其他种类的模拟切换元件。

在上述实施例的范例中，虽然存储器阵列上的一条源极线会由四条位线所共有，然而其仅为例示，并非用以限定本发明。在本发明中，可以是一条源极线由2m条位线(m为1以上的整数)所共有的形态。此时，m条位线可以配置在源极线的左侧，另外m条位线可以配置在源极线的右侧，虽然具有对称性较佳，但是对称性并非绝对必要。另外，仅在源极线的左侧或者右侧配置共有的位线也可以。

在其他组态中，两条源极线可以由4m条位线所共有。此情况下，可以将m条位线配置在第一源极线的左侧，2m条位线配置在第一源极线和第二源极线之间，m条位线配置在第二源极线的右侧。又在其他组态中，两条源极线也可以由3m条位线所共有。此情况下，也可以将m条位线配置在第一源极线的左侧，m条位线配置在第一源极线和第二源极线之间，m条位线配置在第二源极线的右侧。又3条源极线也可以由多条位线所共有。

在上述实施例中，虽然连接到可变电阻元件的线是位线，连接到存取晶体管的线是源极线，但是此方式可以是任意的，也可以是连接到可变电阻元件的线是源极线，连接到存取晶体管的线是位线。此外，在上述实施例中，位线和源极线可以交换。

本实施例中由于将多条位线共用一条或多条源极线，所以相较于已知技术中位线和源极线为一对一关系进行配置的情况，能够缩小共用源极线的线宽。另外，由于能够以面积和成本上最小的损失来使用比较厚的源极线，源极线的电阻变得比较小，所以可以在存储器单元上施加一致的电压脉冲，执行可靠度较高的写入动作。又，与已知技术中各位线对应每一源极线的情况相同，能够利用其原来方式对于位线方向上进行简单的脉冲电压控制。

在上述实施例中，连接至存取晶体管源极区的源极线是使用金属层1和金属层2，连接可变电阻元件电极顶部的位线是使用金属层2，然而其仅为例示，并非用以限定本发明。例如源极线也可以利用层以上的多层配线结构所构成。通过这样的结构，便能够有效地减少源极线的电阻。另外，以匹配可变电阻元件的电阻的方式，能够简单地控制源极线的电阻，又由于利用多层配线结构能够使用比较薄的源极线，所以有空间能够形成比较厚的源极线。

虽然以上已详细说明本发明的较佳实施形态，然而并非用来限定本发明为特定的实施形态，在申请专利范围内所记载的本发明意旨范围内，仍可以包含各种变形和变更的情况。

Claims (9)

1.一种可变电阻式存储器，其特征在于，其利用可逆并且非挥发性的可变电阻元件来储存数据，其包括：

存储器阵列，以行列方向配列多个存储器单元，每一存储器单元具有上述可变电阻元件以及与上述可变电阻元件连接的存取晶体管，在各列方向上的晶体管的各栅极连接至字线，在各行方向上的可变电阻元件的一侧电极与位线结合，在各行方向上的可变电阻元件的另一侧电极与源极线结合；

其中上述源极线包含与位线平行方向上延伸的第一源极线，以及从上述第一源极线分割出的第二源极线；

其中上述第二源极线在多个存储器单元间共用结合；

其中上述第一源极线是由与上述位线相同的第一配线层所构成，以及上述第二源极线是由在上述第一配线层下层的第二配线层所构成；以及

其中上述第二源极线包含水平部和垂直部，上述水平部与上述字线平行，上述垂直部则是在上述位线方向上延伸。

2.如权利要求1所述的可变电阻式存储器，其特征在于，上述第一源极线由2m条位线所共有，m为1以上的整数。

3.如权利要求2所述的可变电阻式存储器，其特征在于，上述第一源极线是由左侧m条位线和右侧m条位线所共有。

4.如权利要求1至3中的任一项所述的可变电阻式存储器，其特征在于，更包括：

列选择装置，用以根据列地址，选择上述存储器阵列中列方向上的字线；

行选择装置，用以根据行地址，选择上述存储器阵列中行方向上的位线和源极线；

电压提供装置，用以对应于操作模式，对于通过上述行选择装置所选择的位线和源极线，提供电压；

其中写入电压从上述行选择装置所选择的位线和源极线的双向，施加于可变电阻元件。

5.如权利要求4所述的可变电阻式存储器，其特征在于，上述行选择装置包括一第一切换电路和一第二切换电路；其中上述第一切换电路在连接于上述存储器阵列的源极线的全域源极线以及2m条位线之间，进行选择性地连接；其中上述第二切换电路在全域位线和2m条位线之间，进行选择性地连接，其中m为1以上的整数。

6.如权利要求5所述的可变电阻式存储器，其特征在于，上述第一切换电路用以将2m条位线中的非选择位线与上述全域源极线连接，将选择位线与上述全域源极线切断连接；其中上述第二切换电路用以将2m条位线中的选择位线与上述全域位线连接，将非选择位线与上述全域位线切断连接。

7.如权利要求5所述的可变电阻式存储器，其特征在于，当提供写入电压至上述全域源极线时，非选择位线预充电至上述写入电压。

8.如权利要求5所述的可变电阻式存储器，其特征在于，上述全域位线上连接一电容器，用以补偿与源极线间的负载电容差。

9.如权利要求8所述的可变电阻式存储器，其特征在于，上述电压提供装置包含上述电容器。

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