KR102414814B1 - 저항형 메모리 - Google Patents

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KR102414814B1
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야스히로 토미타
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윈본드 일렉트로닉스 코포레이션
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Abstract

고집적화를 도모할 수 있는 저항형 랜덤 액세스 메모리를 제공한다.
본 발명에 따른 저항형 메모리는, 기판 표면에 형성된 복수의 트랜지스터와, 기판 표면 상에 수직방향으로 적층된 복수의 가변 저항소자를 포함한다. 1개의 트랜지스터의 하나의 전극에는, 복수의 가변 저항소자 각각의 하나의 전극이 전기적으로 공통으로 접속되고, 복수의 가변 저항소자 각각의 다른 하나의 전극에는 비트선이 각각 전기적으로 접속되고, 복수의 트랜지스터의 각각의 다른 하나의 전극에 소스선이 전기적으로 접속되고, 행방향의 트랜지스터의 각 게이트에 워드선이 공통으로 접속된다.

Description

저항형 메모리{RESISTANCE VARIABLE MEMORY}
본 발명은, 가변 저항소자를 이용한 저항형 메모리에 관한 것으로, 특히 메모리 어레이의 3차원 구조에 관한 것이다.
저항형 랜덤 액세스 메모리는 행 어드레스 및 열 어드레스에 따라 랜덤으로 메모리 셀을 선택하고, 선택한 메모리 셀로부터 데이터를 독출하고, 또는 선택한 메모리 셀에 데이터를 쓸 수 있다. 1개의 메모리 셀(MC)은 1개의 가변 저항소자와 이에 직렬로 접속된 1개의 트랜지스터를 포함한다. 트랜지스터의 게이트가 워드선에 전기적으로 접속되고, 드레인 영역이 가변 저항소자의 하나의 전극에 전기적으로 접속되고, 소스 영역이 소스선에 전기적으로 접속되고, 가변 저항소자의 다른 하나의 전극이 비트선에 전기적으로 접속된다. 일반적으로, 가변 저항소자를 저(低)저항 상태로 쓰는 것을 셋(SET), 고저항 상태로 쓰는 것을 리셋(RESET)이라고 한다.
저항형 메모리에는 유니폴라 타입과 바이폴라 타입이 존재한다. 유니폴라 타입으로는 셋(set) 시와 리셋 시에 가변 저항소자로 인가하는 쓰기 전압의 극성은 동일하고, 쓰기 전압의 크기를 바꿈으로써 셋 또는 리셋을 수행한다. 한편, 바이폴라 타입에서는 셋 시와 리셋 시에 가변 저항소자로 인가하는 쓰기 전압의 극성을 반전시킨다. 또한, 가변 저항소자의 재료에 산화 하프늄 등의 금속 천이 산화물을 이용한 경우, 초기설정으로서 금속 천이 산화물을 포밍해야 한다. 포밍은 가변 저항소자를 쓸 때보다 약간 큰 전압을 박막에 인가함으로써 금속 천이 산화물막을 절연상태에서 가변 저항 상태로 변환한다(특허문헌1).
일본 공개특허공보 제5748877호
바이폴라 타입의 저항형 메모리에서는 비트선과 해당 비트선과 동일한 방향으로 연재(延在)하는 전용의 소스선을 일대일 관계로 마련하고, 비트선과 소스선이 치환 가능하게 되는 대칭성을 필요로 한다. 그러나, 이러한 레이아웃은 메모리 어레이의 고집적화의 장해가 될 수 있다.
여기서, 복수의 메모리 셀에서 소스선을 공유하는 메모리 어레이의 고집적화를 도모하는 것이 검토되고 있다. 도 1(a)는 쉐어드 비트선에 의해 구성되는 메모리 어레이의 일부를 예시하고, 도 1(b)는 그 X1-X1선 단면의 개략도이다. 동일한 도에 도시한 바와 같이, 쉐어드 비트선(S_BL1, S_BL2)은 워드선(WL1, WL2)과 동일한 방향으로 연재하고, 이와 직교하는 방향으로 소스선(SL1, SL2)과 연재한다. 쉐어드 비트선(S_BL1)은 메모리 셀(MC1, MC3)에 공통으로 접속되고, 쉐어드 비트선(S_BL2)은 메모리 셀(MC2, MC4)에 공통으로 접속된다. 쉐어드 비트선(S_BL1, S_BL2)의 단부는 도시되지 않는 비트선(BL1, BL2)에 각각 접속되고, 비트선(BL1, BL2)은 소스선(SL)과 동일한 방향으로 연재한다.
도 1(b)에 도시한 바와 같이, 실리콘 기판 위의 p형의 웰(W) 내에 메모리 셀(MC3, MC4)의 2개의 트랜지스터가 형성된다. 2개의 트랜지스터의 게이트는 각각 워드선(word line)(WL1, WL2)에 접속되고, 소스 영역은 1개의 n형 확산영역에 의해 공유되고, 소스 영역은 기판으로의 컨택트(CT11), 비아(V1, V2), 중계금속(intermediate metal)(IM1, IM2)을 통해 소스선(SL2)에 전기적으로 접속된다. 2개의 트랜지스터의 드레인 영역은 기판으로의 컨택트(CT12), 중계금속(IM1)을 통해 대응하는 가변 저항소자(RE3, RE4)에 각각 접속되고, 가변 저항소자(RE3)는 비아(V1)를 통해 쉐어드 비트선(shared bit line)(S_BL1)에 접속된다. 가변 저항소자(RE4)의 드레인 영역도 마찬가지로 쉐어드 비트선(S_BL2)에 접속된다.
쉐어드 소스선을 채용한 메모리 어레이 구조는, 개선된 고집적화를 제공할 수 있으나, 여전히 트랜지스터의 피치의 제약을 받는다. 따라서, 새로운 고집적화를 도모하기 위해서는, 한층 더 트랜지스터 사이즈를 미세화해야 하지만, 트랜지스터의 미세화는 한계에 달하고 있다.
본 발명은 상기의 과제를 해결하기 위해서 이루어진 것으로, 종래보다 한층 더 고집적화를 도모할 수 있는 저항형 랜덤 액세스 메모리를 제공하는 것을 목적으로 한다.
본 발명에 따른 저항형 메모리(resistance variable memory)는, 가역성이고 비휘발성인 가변 저항소자(reversible and non-volatile variable resistance element)에 데이터를 기억하는 것으로, 기판 표면(surface of a substrate)에 형성된 복수의 트랜지스터, 및 기판 표면 상에 수직방향으로 적층된 복수의 가변 저항소자(variable resistance elements) - 복수의 가변 저항소자 각각의 하나의 전극은, 1개의 트랜지스터의 하나의 전극에 전기적으로 공통으로 접속(connect)됨 -을 포함하고, 상기 복수의 가변 저항소자 각각의 다른 하나의 전극에 비트선(bit line)이 전기적으로 접속되고, 상기 복수의 트랜지스터 각각의 다른 하나의 전극에 소스선(source line)이 전기적으로 접속되고, 행방향의 트랜지스터의 각 게이트에 워드선(word line)이 공통으로 접속된다.
본 발명에 따르면, 복수의 가변 저항소자를 기판 표면 상에 수직방향으로 적층하도록 하였으므로, 메모리 어레이의 고집적화, 고밀도화를 도모할 수 있다. 또한, 1개의 트랜지스터가 복수의 가변 저항소자에 의해서 공유되도록 하였으므로, 1TХ1R로 메모리 셀을 구성하는 것 보다, 메모리 어레이의 고집적화, 고밀도화를 도모할 수 있다. 더욱이, 가변 저항소자와 동시에 다이오드를 집적화함으로써, 읽기 또는 쓰기의 디스터브 및 스니크 전류의 문제를 효과적으로 억제할 수 있다.
도 1(a)는, 종래의 저항형 메모리의 쉐어드 비트선에 의해 구성된 메모리 어레이 일부의 회로도이고, 도 1(b)는, 그 X1-X1선의 개략 단면도를 나타낸다.
도 2는, 본 발명의 실시예에 따른 저항형 랜덤 액세스 메모리의 개략 구성을 나타내는 블럭도이다.
도 3(a)는, 본 발명의 제1의 실시예에 따른 수직으로 스택된 메모리 어레이 일부의 회로도 및 그 단면도이고, 도 3(b)는, 그 X2-X2선의 개략 단면도를 나타낸다.
도 4는, 본 발명의 제2의 실시예에 따른 수직으로 스택된 메모리 어레이 일부의 회로도이다.
도 5는, 본 발명의 제1의 실시예에 따른 저항형 메모리의 비트선 측에서의 읽기동작 시 바이어스를 나타내는 도이다.
도 6은, 본 발명의 제1의 실시예에 따른 저항형 메모리의 소스선 측에서의 읽기동작 시 바이어스를 나타내는 도이다.
도 7은, 본 발명의 제1의 실시예에 따른 저항형 메모리의 SET쓰기동작 시 바이어스를 나타내는 도이다.
도 8은, 본 발명의 제1의 실시예에 따른 저항형 메모리의 RESET쓰기동작 시 바이어스를 나타내는 도이다.
도 9(a)는, 본 발명의 바람직한 실시형태에 있어서의 저항형 메모리의 가변 저항소자에 다이오드가 집적되는 예를 나타내고, 도 9(b)는, 다이오드의 I-V특성을 나타내는 그래프이다.
도 10은, 본 발명의 제2의 실시예에 따른 저항형 메모리의 비트선 측에서의 읽기동작 시 바이어스를 나타내는 도이다.
도 11은, 본 발명의 제2의 실시예에 따른 저항형 메모리의 소스선 측에서의 읽기동작 시 바이어스를 나타내는 도이다.
도 12는, 본 발명의 제2의 실시예에 따른 저항형 메모리의 SET쓰기동작 시 바이어스를 나타내는 도이다.
도 13은, 본 발명의 제2의 실시예에 따른 저항형 메모리의 RESET쓰기동작 시 바이어스를 나타내는 도이다.
도 14는, 본 발명의 제1의 실시예에 따른 저항형 메모리의 제조공정을 설명하는 도이다.
도 15는, 본 발명의 제2의 실시예에 따른 저항형 메모리의 제조공정을 설명하는 도이다.
이어서, 본 발명의 실시형태에 대해서 도면을 참조하여 상세하게 설명한다. 본 발명의 바람직한 실시형태에서는 저항형 메모리는 가변 저항소자가 수직방향으로 적층된 3차원 구조의 메모리 어레이를 구비한다.
도 2는, 본 발명의 실시형태에 따른 저항형 랜덤 액세스 메모리의 개략 구성을 나타내는 블럭도이다. 본 실시예의 저항형 메모리(100)는, 가변 저항소자 및 트랜지스터를 포함한 복수의 메모리 셀이 행렬상태로 배열된 메모리 어레이(110)와, 행 어드레스(X-Add)에 기초하여 워드선(WL)의 선택 및 구동을 수행하는 행 디코더 및 구동회로(120)와, 열 어드레스(Y-Add)에 기초하여 글로벌 비트선(GBL) 및 글로벌 소스선(GSL)을 선택하기 위한 선택신호(SSL/SBL)를 생성하는 열 디코더 및 구동회로(130)와, 선택신호(SSL/SBL)에 기초하여 글로벌 비트선(GBL)과 비트선(BL) 간의 접속, 및 글로벌 소스선(GSL)과 소스선(SL) 간의 접속을 각각 선택하는 열 선택 회로(140)와, 외부로부터 수신한 커맨드(CMD) 및 데이터(DQ) 등에 기초하여 각 부를 제어하는 제어회로(150)와, GBL/BL를 통해 메모리 셀의 독출된 데이터를 검출하는 센스 앰프(160)와, GBL/BL를 통해 읽기동작 시의 바이어스 전압을 인가하거나, 쓰기동작 시 셋, 리셋에 따른 전압을 인가하는 쓰기 드라이버 및 읽기 바이어스 회로(170)를 포함하여 구성된다.
메모리 어레이(110)는 각각 열 선택 회로(140)의 m개의 열 셀렉터(YMUX)에 대응하여 접속되어 있는 m개로 분할된 서브 어레이(110-1 내지 110-m)를 포함한다. m개의 열 셀렉터(YMUX)에는 센스 앰프(160) 및 쓰기 드라이버 및 읽기 바이어스 회로(170)가 각각 접속된다. 각 센스 앰프(160)는 내부 데이터 버스(DΞ)를 통해 제어회로(150)에 접속되고, 센스 앰프(160)에서 검출된 결과는, 내부 데이터 버스(DΞ)를 통해 제어회로(150)로 출력된다. 또한, 각 쓰기 드라이버 및 읽기 바이어스 회로(170)는 내부 데이터 버스(DI)를 통해 제어회로(150)에 접속되고, 각 쓰기 드라이버 및 읽기 바이어스 회로(170)는 내부 데이터 버스(DI)를 통해 쓰기 데이터를 수취한다.
이어서, 본 발명의 제1의 실시예에 따른 저항형 메모리의 3차원 어레이 구조에 대해서 설명한다. 도 3(a)는, 본 실시예의 3차원 구조의 메모리 어레이 일부의 회로도를 도시하고, 도 3(b)는, 그 X2-X2선의 개략 단면도를 도시한다.
도 3(a)에 도시한 바와 같이, 워드선(WL1, WL2)과 비트선(BL1~BL8)은 서로 평행하게 연재하고, 이와 직교하는 방향으로 소스선(SL1, SL2)이 연재한다. 워드선(WL1)은 트랜지스터(Q1, Q3)의 게이트에 접속되고, 워드선(WL2)은 트랜지스터(Q2, Q4)의 게이트에 접속된다. 본 실시예에서는 1개의 트랜지스터에 4개의 가변 저항소자가 공통으로 접속된다. 트랜지스터(Q1)의 하나의 전극에는, 트랜지스터(Q1)에 접속된 가변 저항소자(RE1~RE4)의 하나의 전극이 공통으로 접속되고, 가변 저항소자(RE1~RE4)의 다른 하나의 전극이 각각 비트선(BL1~BL4)에 접속된다. 트랜지스터(Q3)에 접속된 4개의 가변 저항소자도 동일하게 구성된다.
트랜지스터(Q1) 및 트랜지스터(Q1)에 접속된 가변 저항소자(RE1~RE4)의 구성과 동일하게, 트랜지스터(Q2)의 하나의 전극에는 트랜지스터(Q2)에 접속된 4개의 가변 저항소자의 하나의 전극이 공통으로 접속되고, 트랜지스터(Q2)에 접속된 4개의 가변 저항소자의 다른 하나의 전극이 각각 비트선(BL5~BL8)에 접속된다. 트랜지스터(Q4)에 접속된 4개의 가변 저항소자도 동일하게 구성된다. 또한, 트랜지스터(Q1및 Q2)의 다른 하나의 전극이 공통으로 접속되고, 이 접속 노드가 소스선(SL1)에 접속되고, 트랜지스터(Q3 및 Q4)의 다른 하나의 전극이 공통으로 접속되고, 이 접속 노드가 소스선(SL2)에 접속된다.
본 발명의 메모리 어레이는 예를 들면, 실리콘 기판 상에 다층 배선 구조를 이용하여 구성된다. 도 3(b)에 도시한 바와 같이, 실리콘 기판 위의 P형 웰(W)에는, 트랜지스터의 소스/드레인 전극으로 하기 위한 n형 확산영역이 형성된다. 트랜지스터의 게이트에 접속된 워드선(WL1, WL2)은 예를 들면, 폴리 실리콘 층으로 형성된다. 1개의 트랜지스터에 공통으로 접속되는 4개의 가변 저항소자는 5층의 금속배선을 이용하여 실리콘기판 상에 수직방향으로 중첩하여 쌓는다.
워드선(WL1, WL2)을 형성하는 폴리 실리콘층 상에 층간 절연막이 형성되고, 그 위에 1번째 층의 금속배선이 형성된다. 1번째 층의 금속배선은 소스선(SL2)과 중계금속(IM1)을 구성하고, 트랜지스터(Q3, Q4) 공통의 n형 확산영역은 층간 절연막에 형성된 기판으로의 컨택트(CT11)를 통해 소스선(SL2)에 전기적으로 접속된다. 한편, 트랜지스터(Q3, Q4) 개개의 다른 하나의 n형 확산영역은, 층간 절연막에 형성된 기판으로의 컨택트(CT12)를 통해 대응하는 중계금속(IM1)에 전기적으로 접속된다.
1번째 층의 금속배선 상에 층간 절연막이 형성되고, 층간 절연막 상에 2번째 층의 금속배선이 형성된다. 2번째 층의 금속배선은 비트선(BL1)과 중계금속(IM2)을 구성한다. 여기서 유의해야 할 것은, 중계금속(IM2)은 중계금속(IM1)과 동일한 형상(shape)을 가지며, 중계금속(IM2)은 중계금속(IM1)의 상방의 위치(position above the first intermediate metal)에 형성되고, 중계금속(IM1)으로부터 부분적으로 이격된(partially shifting away) 위치에 형성되고, 비트선(BL1)이 중계금속(IM1) 상에 형성되는 것이다. 중계금속(IM1)과 중계금속(IM2) 사이의 층간 절연막 내에는 비아(V11)가 형성된다. 중계금속(IM1)과 비트선(BL1) 사이의 층간 절연막 내에는 가변 저항소자(RE1)와 비아(V12)가 형성된다. 가변 저항소자는 예를 들면, 산화 하프늄 등의 천이 금속산화물(TMO：transition metal oxide)로 구성된다.
2번째 층의 금속배선 상에 층간 절연막이 형성되고, 층간 절연막 상에 3번째 층의 금속배선이 형성된다. 3번째 층의 금속배선은 비트선(BL2)과 중계금속(IM3)을 구성하고, 중계금속(IM3)이 중계금속(IM1)과 같은 형상을 가지고 있으며, 대응하는 중계금속(IM1)의 상방위치에 형성되고, 비트선(BL2)이 중계금속(IM2) 상에 형성된다. 중계금속(IM2)과 중계금속(IM3) 사이의 층간 절연막 내에는 비아(V21)가 형성된다. 중계금속(IM2)과 비트선(BL2) 사이의 층간 절연막 내에는 가변 저항소자(RE2)와 비아(V22)가 형성된다.
이후, 마찬가지로 4번째 층의 금속배선이 비트선(BL3)과 중계금속(IM4)을 구성하고, 5번째 층의 금속배선이 비트선(BL4)을 구성한다. 이렇게 하여, 1개의 트랜지스터에는 반도체 기판의 표면에서 수직방향으로 스택된 4개의 가변 저항소자(RE1~RE4)가 형성된다. 예를 들면, 가변 저항소자(RE3)의 읽기를 수행하는 경우에는, 워드선(WL1)를 통해 트랜지스터(Q3)를 온 시켜 비트선(BL3)으로 읽기전압을 인가하고, 소스선(SL2)에 GND를 인가한다. 가변 저항소자(RE3)가 고저항 상태이면, 비트선(BL3)으로부터 소스선(SL2)에는 근소한 전류가 흐르고, 가변 저항소자(RE3)가 저저항 상태이면, 비트선(BL3)으로부터 소스선(SL2)에 큰 전류가 흐른다. 읽기나 쓰기에 관한 상세한 동작에 대해서는 후술한다.
본 실시예에 따르면, 복수의 가변 저항소자를 반도체 기판의 표면에 수직방향으로 적층하고, 그리고, 적층된 복수의 가변 저항소자가 1개의 트랜지스터를 공용하도록 할 수 있으므로, 메모리 어레이의 고집적화, 고밀도화를 도모할 수 있다.
여기서, 상기 실시예에서는, 1개의 트랜지스터에 4개의 가변 저항소자가 공통으로 접속되는 예를 들었으나, 본 발명이 이로 한정되지 않는, 예를 들면, 1개의 트랜지스터에 2 혹은 3개의 가변 저항소자가 공통으로 접속되어도 좋고, 5이상의 가변 저항소자가 공통으로 접속되도록 해도 좋다. 이 경우, 적층되는 가변 저항소자의 수에 따라 적층되는 금속배선의 수도 변화한다.
이어서, 본 발명의 제2의 실시예에 따른 메모리 어레이의 구성에 대해서 설명한다. 도 4는, 제2의 실시예의 메모리 어레이의 구성을 나타내고, 여기에서 8개의 트랜지스터와 이에 접속된 32의 가변 저항소자를 나타내고 있다. 본 실시예에서는 비트선과 소스선이 평행하고, 이에 직교하는 방향으로 워드선이 연재한다는 점에서 제1의 실시예와 다르다. 이러한 구성은 비트선과 소스선이 평행하므로, 제1의 실시예보다 레이아웃이 용이하다. 제2의 실시예에 대해서도 1개의 트랜지스터에 4개의 가변 저항소자가 접속되고, 4개의 가변 저항소자는 5층의 금속배선을 이용하여 반도체 기판의 표면에서 수직방향으로 적층된다.
이어서, 제1의 실시예의 메모리 어레이 구성의 동작에 대해서 설명한다. 도 5에, 제1의 실시예의 메모리 어레이에 있어서, 비트선측에서 읽기를 수행할 때의 바이어스를 나타낸다. 선택 워드선(WL1)에는 읽기전압(VWLREAD)이 인가되고, 선택 워드선(WL1)에 접속된 트랜지스터가 도통상태가 된다. 비선택 워드선(WL2)에는 0V가 인가되어, 비선택 워드선(WL2)에 접속된 트랜지스터는 비도통 상태가 된다. 선택된 트랜지스터에 접속된 선택된 가변 저항소자의 비트선(BL1)에는 읽기전압(VBLREAD)이 인가되고, 선택된 트랜지스터에 공통으로 접속된 다른 비선택의 가변 저항소자의 비트선(BL2~BL4)에는 금지전압(INHBIT)이 인가된다. 다이오드를 집적하는 경우에는 금지전압(INHBIT)은 스니크 전류를 억제하도록 다이오드를 통해 인가된다. 선택된 소스선(SL3)에는, 0V가 인가된다. 비선택의 트랜지스터에 접속된 비선택의 가변 저항소자의 비트선(BL5~BL8)은 0V가 인가되거나, 또는 플로팅 상태(F)로 되어, 비선택의 소스선(SL1, SL2 및 SL4)은 플로팅 상태(F)로 되거나, 또는 전압(VBLREAD)이 인가된다.
여기서, 선택된 트랜지스터에 접속된 나머지 3개의 비선택의 가변 저항소자의 비트선(BL1~BL4)에 인가되는 금지전압(INHIBI)은 읽기전압(VBLREAD)보다 낮고, 그리고, 소스선에 인가되는 0V보다 큰 중간의 전압이다. 이에 따라, 비선택의 비트선(BL2~BL4)으로부터 비선택의 3개의 가변 저항소자에는 독출하는데 필요한 바이어스가 인가되지 않는다. 또한, 선택된 가변 저항소자가 저저항 상태일 때, 선택된 가변 저항소자로부터 비선택의 가변 저항소자에 큰 바이어스가 인가되거나, 비선택의 가변 저항소자가 저저항 상태일 때 거기에 전류가 흐르지 않게 한다.
이렇게 하여 선택된 가변 저항소자에는, 비트선측에서 읽기전압(VBLREAD)이 인가되고, 센스 앰프(160)는, 선택된 가변 저항소자의 고저항 상태 또는 저저항 상태에 따른 전압 또는 전류를 검출한다.
도 6에, 제1의 실시예의 메모리 어레이에 있어서, 소스선측에서 읽기를 수행할 때의 바이어스를 나타낸다. 선택 워드선(WL1)에는 읽기전압(VBLREAD)이 인가되고, 비선택 워드선(WL2)에는 0V가 인가된다. 선택된 트랜지스터에 접속된 선택된 가변 저항소자의 비트선(BL1)에는 0V가 인가되고, 선택된 트랜지스터에 공통으로 접속된 다른 비선택의 가변 저항소자의 비트선(BL2~BL4)에는 금지전압(INHBIT)이 인가된다. 다이오드가 집적되는 경우에는, 금지전압(INHBIT)는 스니크 전류를 억제하도록 다이오드를 통해 인가된다. 선택된 소스선(SL3)에는 읽기전압(VSLREAD)이 인가된다. 비선택 트랜지스터에 접속된 비선택 가변 저항소자의 비트선(BL5~BL8)은 0V가 인가되거나, 또는 플로팅 상태(F)로 되어, 비선택의 소스선(SL1, SL2 및 SL4)에는 0V가 인가된다.
이렇게 하여, 센스 앰프(160)는 선택된 가변 저항소자의 고저항 상태 또는 저저항 상태에 따른 전압 또는 전류를 검출한다.
이어서, 제1의 실시예의 메모리 어레이에 있어서, SET쓰기를 수행하는 경우의 바이어스를 도 7에 나타낸다. 선택 워드선(WL1)에는 쓰기 전압(VWLSET)이 인가되고, 선택 워드선(WL1)에 접속된 트랜지스터가 도통상태가 된다. 비선택 워드선(WL2)에는 0V가 인가되고, 비선택 워드선(WL2)에 접속된 트랜지스터가 비도통 상태가 된다. 선택된 트랜지스터에 접속된, 선택된 가변 저항소자의 비트선(BL1)에는 쓰기 전압(VBLSET)이 인가되고, 선택된 트랜지스터에 공통으로 접속된 다른 비선택의 가변 저항소자의 비트선(BL2~BL4)은 플로팅 상태(F)가 되거나, 또는 쓰기 금지전압(INHIBIT)이 인가된다. 선택된 소스선(SL3)에는 0V가 인가된다. 비선택의 트랜지스터에 접속된 비선택의 가변 저항소자의 비트선(BL5~BL8)은 플로팅 상태(F)가 되거나, 또는 0V가 인가되고, 비선택의 소스선(SL1, SL2 및 SL4)에는 전압(VBLSET)이 인가되거나, 또는 플로팅 상태(F)로 된다.
본 실시예에 있어서, 선택된 트랜지스터에 공통으로 접속된 비선택의 가변 저항소자의 비트선(BL2~BL4)은 플로팅 상태(F)로 되거나, 또는 금지전압(INHIBIT)이 인가되기 때문에, 비선택의 가변 저항소자에는 SET쓰기 바이어스가 인가되지 않고, 선택된 가변 저항소자에만 SET쓰기 바이어스가 인가되고, 선택된 가변 저항소자가 저저항 상태가 된다. 동시에, 금지전압(INHIBIT)은 쓰기 전압(VBLSET)보다 작고, 0V보다 큰 중간의 전압이므로, 비선택의 가변 저항소자가 SET쓰기 바이어스의 인가의 영향을 받는 것을 억제할 수 있다.
이어서, 제1의 실시예의 메모리 어레이에 있어서, RESET쓰기를 수행하는 경우의 바이어스를 도 8에 나타낸다. 선택 워드선(WL1)에는 쓰기 전압(VWLRESET)이 인가되고, 선택 워드선(WL1)에 접속된 트랜지스터가 도통상태가 된다. 비선택 워드선(WL2)에는 0V가 인가되고, 비선택 워드선(WL2)에 접속된 트랜지스터가 비도통 상태가 된다. 선택된 트랜지스터에 접속된, 선택된 가변 저항소자의 비트선(BL1)에는 0V가 인가되고, 선택된 트랜지스터에 공통으로 접속된 다른 비선택의 가변 저항소자의 비트선(BL2~BL4)은 플로팅 상태(F)로 되거나, 또는 금지전압(INHIBIT)이 인가된다. 선택된 소스선(SL3)에는 쓰기 전압(VSLRESET)이 인가된다. 비선택의 트랜지스터에 접속된 비선택의 가변 저항소자의 비트선(BL5~BL8)은 플로팅 상태(F)로 되거나, 또는 0V가 인가되고, 비선택의 소스선(SL1, SL2 및 SL4)에는 0V가 인가된다.
본 실시예에 있어서, 선택된 트랜지스터에 공통으로 접속된 비선택의 가변 저항소자의 비트선(BL2~BL4)은 플로팅 상태(F)로 되거나, 또는 금지전압(INHIBIT)이 인가되기 때문에, 비선택의 가변 저항소자에는 RESET쓰기 바이어스가 인가되지 않고, 선택된 가변 저항소자에만 RESET쓰기 바이어스가 인가되고, 선택된 가변 저항소자가 고저항 상태가 된다. 동시에, 금지전압(INHIBIT)은 쓰기 전압(VBLSET)보다 작고, 0V보다 큰 중간의 전압이므로, 비선택의 가변 저항소자가 RESET쓰기 바이어스의 인가의 영향을 받는 것을 억제할 수 있다.
제1의 실시예에서는, 선택된 트랜지스터에 공통으로 접속된 다른 비선택의 가변 저항소자로의 디스터브를 방지하기 위해 비선택의 비트선에 금지전압(INHIBIT)을 인가하였으나, 메모리 어레이의 고집적화가 진행됨에 따라, 바이어스 전압에 의한 제어로는 디스터브의 방지가 충분하지 않게 되는 우려가 있다. 여기서, 다른 실시예에서는 모든 가변 저항소자에 다이오드(SEL)를 집적시킴으로써, 비선택의 가변 저항소자로의 희망하지 않는 전류가 흐르는 것을 방지할 수 있다.
도 9(a)에 도시한 바와 같이, 다이오드(SEL)는 예를 들면, 층간 절연막에 형성된 하부 전극의 비아홀 내에 가변 저항소자(RE)를 형성할 때 동시에 형성된다. 상세하게는, 비아홀 내에 가변 저항소자(RE)의 제1의 전극재료, 가변 저항소자(RE)의 천이 금속산화물, 가변 저항소자(RE)의 제2의 전극재료, 다이오드(SEL) 및 금속 플러그가 차례로 형성된다. 여기서, 다이오드(SEL)는 예를 들면, p형의 반도체 층과 n형의 반도체 층의 적층을 포함한다. 이렇게 하여, 비트선과 중계금속은 비아홀 내의 가변 저항소자(RE), 다이오드(SEL) 및 금속 플러그를 통해 전기적으로 접속된다. 일 실시예에 있어서, 가변 저항소자의 제2의 전극의 양측 또는 동시에 제1의 전극 및 제2의 전극의 양측으로 다이오드(SEL)를 형성할 수도 있다.
도 9(b)는, 다이오드의 I-V특성을 나타내는 도이다. 도에 도시한 바와 같이, 다이오드(SEL)는 순방향 바이어스가 임계치보다 크게 되면 순방향으로 전류를 흘리고, 그리고, 역방향 바이어스가 임계치보다 크게 되면 역방향으로 전류를 흘리는 특성을 가진다. 따라서, 비선택의 가변 저항소자의 비트선에는, 다이오드(SEL)가 순방향/역방향 전류를 흘리는 임계치 전압 이하의 금지전압을 인가함으로써, 읽기 또는 쓰기를 수행할 때 디스터브나 스니크 전류를 한층 더 효과적으로 억제할 수 있다.
이어서, 본 발명의 제2의 실시예에 따른 저항형 메모리의 동작에 대해서 설명한다. 도 10은, 비트선 측에서의 읽기동작 시 바이어스를 나타내고, 도 11은, 소스 측에서의 읽기동작 시 바이어스를 나타내고, 도 12는, SET쓰기동작 시 바이어스를 나타내고, 도 13은, RESET쓰기동작 시 바이어스를 나타낸다. 또한, 제2의 실시예에 있어서, 가변 저항소자와 동시에 다이오드를 집적시킴으로써, 읽기 및 쓰기를 수행할 때 비선택의 가변 저항소자로의 디스터브를 보다 효과적으로 억제하도록 할 수 있다.
이어서, 본 발명의 제1의 실시예에 따른 저항형 메모리의 제조공정을 도 14를 참조하여 설명한다. 도 14(a)는, 기판 상에 8개의 트랜지스터가 형성되었을 때의 평면도이다. 반도체 기판의 P웰 내에 n형의 확산영역(AA)이 형성되고, 이와 정합 되도록 게이트 산화막을 통해 행방향으로 도전성 폴리 실리콘으로 이루어지는 워드선(WL)이 형성된다. 기판 상에 전체에 층간 절연막이 형성되어 층간 절연막에는, n형의 확산영역(AA)을 노출하기 위한 컨택트 홀(CS)이 형성된다.
이어서, 도 14(b)에 도시한 바와 같이, 층간 절연막 상에 1번째 층의 금속배선(M1)(도면 중에서 실선으로 도시함)이 형성된다. 1번째 층의 금속배선(M1)은 열 방향으로 연재하고, 그리고, 컨택트 홀(CS)을 통해 2개의 워드선 사이의 n형 확산영역(소스)에 전기적으로 접속되는 소스선(SL)과, 소스선(SL)에서 행 방향으로 간격을 비워 행방향으로 일정한 길이로 연재하고, 그리고, 컨택트 홀(CS)을 통해 2개의 워드선 외측 n형의 확산영역(드레인)에 전기적으로 접속되는 구 형상의 중계금속(IM1)을 구비한다. 소스선(SL) 및 중계금속(IM1)은 직접적으로 n형 확산영역에 전기적으로 접속되어도 좋고, 컨택트 홀 내에 배리어 메탈 등을 통해 n형 확산영역에 전기적으로 접속되도록 할 수도 있다.
이어서, 도 14(c)에 도시한 바와 같이, 기판 상에 전체에 층간 절연막이 형성되고, 층간 절연막에는 중계금속(IM1)을 노출하는 2개의 비아홀이 형성된다. 하나의 비아홀 내에는 2번째 층의 금속배선(M2)에 전기적으로 접속되기 위한 금속 플러그가 임베딩되어 비아(V11)가 형성된다. 일 실시예에 있어서, 다른 하나의 비아홀 내에는 저항 가변 소자(RE1) 및 비아(V12)가 임베딩된다. 가변 저항소자(RE1)와 동시에 다이오드를 집적하는 실시예로, 다른 하나의 비아홀 내에는 가변 저항소자(RE1), 다이오드 및 비아(V12)가 차례로 임베딩된다. 여기서, 예를 들면, 가변 저항소자(RE1) 상에 p형 폴리 실리콘층과 n형 폴리 실리콘층을 적층함으로써 다이오드가 형성된다.
이어서, 도 14(d)에 도시한 바와 같이, 2번째 층의 금속배선(M2)(도면 중에서, 실선으로 도시함)이 형성된다. 2번째 층의 금속배선(M2)은 중계금속(IM1) 상에서 열 방향으로 연재하는 비트선(BL1)과, 비트선(BL1)에서 행방향으로 간격을 비워 행방향으로 일정한 길이로 연재하는 중계금속(IM2)을 구비한다. 비트선(BL1)은 비아(V12)를 통해 가변 저항소자(RE1)에 전기적으로 접속된다. 중계금속(IM2)은 비아(V11)를 통해 중계금속(IM1)에 전기적으로 접속되고, 중계금속(IM1)과 동일한 형상이나, 중계금속(IM1)보다 약간 행방향으로 오프셋 된다.
이어서, 도 14(e)에 도시한 바와 같이, 기판 상에 전체에 층간 절연막이 형성되고, 층간 절연막에는 중계금속(IM2)을 노출하는 2개의 비아홀이 형성된다. 하나의 비아홀 내에는 3번째 층의 금속배선(M3)에 전기적으로 접속되기 위한 금속 플러그가 임베딩되어 비아(V21)가 형성된다. 일 실시예에 있어서, 다른 하나의 비아홀 내에는 저항 가변 소자(RE2) 및 비아(V22)가 임베딩된다. 가변 저항소자(RE2)와 동시에 다이오드를 집적하는 실시예로, 다른 하나의 비아홀 내에는 가변 저항소자(RE2), 다이오드 및 비아(V12)가 차례로 임베딩된다. 특별히 설명하는 것은, 가변 저항소자(RE2)는 예를 들면, 행방향으로 비아(V21)를 중심으로 가변 저항소자(RE1)가 180도 반전하는 위치(열 방향으로 선 대칭인 위치)에 배치된다.
이어서, 도 14(f)에 도시한 바와 같이, 1번째 층의 금속배선(M1)과 동일한 배선패턴을 가지는 3번째 층의 금속배선(M3)(도면 중에서, 실선으로 도시함)이 형성되고, 금속배선(M3)에 의해 중계금속(IM3)과 비트선(BL2)이 구성된다. 비트선(BL2)은 비아(V22)를 통해 가변 저항소자(RE2)에 전기적으로 접속되고, 중계금속(IM3)은 비아(V21)를 통해 중계금속(IM2)에 전기적으로 접속된다. 그리고, 도 14(g)에 도시한 바와 같이, 중계금속(IM3) 상에 가변 저항소자(RE3), 비아(V32) 및 비아(V31)가 형성된다.
이어서, 도 14(h)에 도시한 바와 같이, 2번째 층의 금속배선(M2)과 동일한 배선패턴을 가지는 4번째 층의 금속배선(M4)(도면 중에서, 실선으로 도시함)이 형성되고, 금속배선(M4)에 의해 중계금속(IM4)과 비트선(BL3)이 구성된다. 비트선(BL3)은 비아(V32)를 통해 가변 저항소자(RE3)에 전기적으로 접속되고, 중계금속(IM4)은 비아(V31)를 통해 중계금속(IM3)에 전기적으로 접속된다. 그리고, 도 14(i)에 도시한 바와 같이, 중계금속(IM4) 상에 가변 저항소자(RE4) 및 비아(V42)가 형성된다.
이어서, 도 14(j)에 도시한 바와 같이, 5번째 층의 금속배선(M5)(도면 중에서, 실선으로 도시함)이 형성된다. 금속배선(M5)에 의해 비트선(BL4)이 형성된다. 비트선(BL4)은 비아(V42)를 통해 가변 저항소자(RE4)에 전기적으로 접속된다. 이렇게 하여, 8개의 트랜지스터와 32의 가변 저항소자를 포함한 제1의 실시예의 저항형 메모리가 5층의 다층 금속배선에 의해 형성된다.
실시예에서는, 중계금속 상의 비아홀 내에 가변 저항소자를 형성하는 예를 들었으나, 이로 한정되지 않는다. 다른 실시예에 있어서, 중계금속 상에 가변 저항소자 또는 패터닝에 의해 형성하고, 그 후, 가변 저항소자에 그에 전기적으로 접속되는 비아홀을 형성하도록 해도 좋다. 이 경우, 가변 저항소자의 크기는 비아홀의 크기의 제약을 받지 않는다. 마찬가지로, 다이오드도 패터닝에 의해 형성하고, 그 후, 다이오드에 그에 전기적으로 접속되는 비아홀을 형성하도록 해도 좋다.
본 발명의 제2의 실시예에 저항형 메모리의 제조공정의 개략을 도 15에 나타낸다. 도 15(a)는, 2개의 트랜지스터가 형성되었을 때의 평면도이다. 반도체 기판의 P형 웰(W)내에 n형 확산영역(AA)이 형성되고, 이와 정합되도록 게이트 산화막을 통해 열 방향으로 도전성 폴리 실리콘으로 이루어지는 워드선(WL)이 형성된다. 이어서, 기판상에 전체에 층간 절연막이 형성되고, 층간 절연막에는 n형 확산영역(AA)을 노출하기 위한 컨택트 홀(CS)이 형성된다.
도 15(b)는, 1번째 층의 금속배선(M1)의 평면도이다. 1번째 층의 금속배선(M1)은 행방향으로 연재하고, 열 방향으로 돌출하는 돌출부를 가지는 소스선(SL)과, 소스선(SL)에서 열 방향으로 간격을 비워 행방향으로 일정한 길이로 연재하는 구 형상의 중계금속(IM1)을 구비한다. 소스선(SL)의 돌출부는 컨택트 홀(CS)을 통해 인접하는 2개의 워드선 사이의 2개의 n형 확산영역(소스)에 전기적으로 접속되고, 중계금속(IM1)은 컨택트 홀(CS)을 통해 인접하는 2개의 워드선의 외측 n형의 확산영역(드레인)에 전기적으로 접속된다. 또한, 중계금속(IM1) 상에는 가변 저항소자(RE1), 비아(V12) 및 비아(V11)가 형성된다.
도 15(c)는, 2번째 층의 금속배선(M2)의 평면도이다. 2번째 층의 금속배선(M2)은 열 방향으로 연재하는 비트선(BL1)과, 비트선(BL1)에서 행방향으로 간격을 비워 행방향으로 일정한 길이로 연재하는 중계금속(IM2)을 구비한다. 비트선(BL1)은 비아(V12)를 통해 가변 저항소자(RE1)에 전기적으로 접속된다. 중계금속(IM2)은 비아(V11)를 통해 중계금속(IM1)에 전기적으로 접속되고, 중계금속(IM1)과 동일한 형상이나, 중계금속(IM1)보다 약간 행방향으로 오프셋된다. 또한, 중계금속(IM2) 상에는 가변 저항소자(RE2), 비아(V22) 및 비아(V21)가 형성된다.
도 15(d)는, 3번째 층의 금속배선(M3)의 평면도이다. 3번째 층의 금속배선(M3)은 열 방향으로 연재하는 비트선(BL2)과, 비트선(BL2)에서 행방향으로 간격을 비워 행방향으로 일정한 길이로 연재하는 중계금속(IM3)을 구비한다. 비트선(BL2)은 비아(V22)를 통해 가변 저항소자(RE2)에 전기적으로 접속된다. 중계금속(IM3)은 비아(V21)를 통해 중계금속(IM2)에 전기적으로 접속된다. 또한, 중계금속(IM3) 상에는 가변 저항소자(RE3), 비아(V32) 및 비아(V31)가 형성된다. 중계금속(IM3), 가변 저항소자(RE3), 비아(V32) 및 비아(V31)는, 릴레이 메탈(IM1), 가변 저항소자(RE1), 비아(V12) 및 비아(V11)의 위치와 거의 일치한다.
도 15(e)는, 4번째 층의 금속배선(M4)의 평면도이다. 4번째 층의 금속배선(M4)은 2번째 층의 금속배선(M2)과 같은 패턴을 가지며, 비트선(BL3)과 중계금속(IM4)을 구비한다. 비트선(BL3)은 비아(V32)를 통해 가변 저항소자(RE3)에 전기적으로 접속된다. 또한, 중계금속(IM4) 상에는 가변 저항소자(RE4)와 비아(V42)가 형성된다.
도 15(f)는, 5번째 층의 금속배선(M5)의 평면도이다. 5번째 층의 금속배선(M5)은 비트선(BL4)을 형성하고, 비아(V42)를 통해 가변 저항소자(RE4)에 전기적으로 접속된다. 이렇게 하여, 2개의 트랜지스터와 8개의 가변 저항소자를 포함한 제2의 실시예의 저항형 메모리가 5층의 다층 금속배선에 의해 형성된다.
몇개의 실시형태에서는 메모리 어레이의 고집적화를 도모하는데 있어서, 트랜지스터의 게이트 폭도 가능한 작게 하는 것이 바람직하지만, 반면, 가변 저항소자로의 쓰기를 수행하려면, 가변 저항소자에 일정 이상의 전류를 인가할 필요가 있다. 이 때문에, 트랜지스터의 게이트 폭은 도 15(g)에 도시한 바와 같이, 디자인 룰로 제조할 수 있는 최소의 게이트 폭보다 크게 하도록 할 수도 있다. 다시 말하면, 메모리 셀의 크기는 배선에 의해 제한되기 때문에, 보다 최적의 값을 액세스 트랜지스터의 게이트 폭으로 설정하게 된다.
이상, 본 발명의 바람직한 실시형태에 대해서 자세히 설명하였으나, 본 발명은 이에 한정되는 것이 아니고, 당업자에게 있어서 특허청구의 범위에 기재된 본 발명의 범위 내에 있고, 여러 변형·변경이 가능하다.
100：저항형 메모리
110：메모리 어레이
120：행 디코더 및 구동회로(X-DEC)
130：열 디코더 및 구동회로(Y-DEC)
140：열 선택 회로(YMUX)
150：제어회로
160：센스 앰프
170：쓰기 드라이버 및 읽기 바이어스 회로

Claims (9)

  1. 가역성이고 비휘발성인 가변 저항소자에 데이터를 기억하는 저항형 메모리에 있어서,
    기판 표면에 형성된 복수의 트랜지스터; 및
    상기 기판 표면 상에 수직방향으로 적층된 복수의 가변 저항소자 - 상기 복수의 가변 저항소자의 각각의 하나의 전극은, 하나의 트랜지스터의 하나의 전극에 전기적으로 공통으로 접속됨 -
    를 포함하고,
    상기 복수의 가변 저항소자의 각각의 다른 하나의 전극은,
    비트선에 전기적으로 접속되고,
    상기 복수의 트랜지스터의 각각의 다른 하나의 전극은,
    소스선에 전기적으로 접속되고,
    행 방향의 트랜지스터들의 각 게이트는,
    워드선에 공통으로 접속되고,
    동일한 트랜지스터에 대응하는 상기 복수의 가변 저항소자는,
    서로 다른 층간 절연막에 형성되고,
    상기 복수의 가변 저항소자 중 제1 가변 저항소자는,
    제1 비트선과 제1 중계금속의 사이에 형성되고,
    상기 복수의 가변 저항소자 중 제2 가변 저항소자는,
    제2 비트선과 제2 중계금속의 사이에 형성되고,
    상기 복수의 가변 저항소자 중 제3 가변 저항소자는,
    제3 비트선과 제3 중계금속의 사이에 형성되고,
    상기 제2 중계금속과 상기 제1 비트선은,
    하나의 금속배선 층으로 형성되고,
    상기 제3 중계금속과 상기 제2 비트선은,
    하나의 금속배선 층으로 형성되고,
    상기 제2 중계금속은,
    컨택트를 통하여 상기 제1 중계금속에 접속되고,
    상기 제2 중계금속은,
    상기 제1 중계금속 및 상기 제3 중계금속과 동일한 형상을 가지고,
    상기 제2 중계금속은,
    상기 제1 중계금속 및 상기 제3 중계금속으로부터 부분적으로 이격되고,
    상기 제2 중계금속은,
    상기 컨택트에 대하여 상기 제1 중계금속 및 상기 제3 중계금속과 대칭인
    저항형 메모리.
  2. 제1항에 있어서,
    상기 복수의 가변 저항소자의 각각은 대응하는 다이오드가 접속되는, 저항형 메모리.
  3. 제2항에 있어서,
    상기 다이오드는 순방향 바이어스가 인가되었을 때 순방향의 전류를 흘리고, 역방향 바이어스가 인가되었을 때 역방향의 전류를 흘리는, 저항형 메모리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    복수의 가변 저항소자는 다층 배선 구조의 각 계층의 배선 상에 가변 저항소자가 각각 형성되는, 저항형 메모리.
  5. 제1항에 있어서,
    복수의 가변 저항소자는 각 계층에 있어서 서로 다른 위치에 형성되는, 저항형 메모리.
  6. 제2항 또는 제3항에 있어서,
    가변 저항소자와 다이오드는 비아 내에 적층되는, 저항형 메모리.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    가변 저항소자는 천이 금속산화물을 포함하는, 저항형 메모리.
  8. 제1항에 있어서,
    상기 복수의 비트선과 상기 복수의 소스선은 메모리 어레이 상에 있어서 평행인, 저항형 메모리.
  9. 제1항에 있어서,
    상기 복수의 비트선과 상기 복수의 소스선은 메모리 어레이 상에 있어서 직교하는, 저항형 메모리.
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