TWI545729B - Semiconductor memory device - Google Patents

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TWI545729B
TWI545729B TW102106468A TW102106468A TWI545729B TW I545729 B TWI545729 B TW I545729B TW 102106468 A TW102106468 A TW 102106468A TW 102106468 A TW102106468 A TW 102106468A TW I545729 B TWI545729 B TW I545729B
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Yasuyuki Baba
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Toshiba Kk
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Description

半導體記憶裝置 相關申請案
本申請案係將日本專利申請2012-65789號(申請日：2012年3月22日)作為基礎申請案而享受優先權。本申請案係藉由參照該基礎申請案而將其全部內容以引用之方式併入本文中。
本說明書中記載之實施形態係關於一種半導體記憶裝置。
近年來，伴隨著半導體裝置之積體度之提高，構成該等之電晶體等之電路圖案正逐漸微細化。該圖案之微細化上，不僅要求單純地線寬變細，亦要求圖案之尺寸精度及位置精度之提高。這些關於半導體記憶裝置亦不例外。
先前所知，亦投入於市場之DRAM(動態隨機存取記憶體)、SRAM(靜態隨機存取記憶體)、快閃記憶體等之半導體裝置皆將MOSFET(金屬氧化物半導體場效應電晶體)使用於記憶單元。因此，伴隨著圖案之微細化，要求以提高微細化之比率之比率來提高尺寸精度。因此，於形成該等之圖案之微影技術中，亦要求較大之負荷，而成為產品成本上升之原因。
近年來，電阻變化記憶體作為該種將MOSFET作為記憶單元使用之半導體記憶裝置之候補，而受到關注。因該種電阻變化記憶體中，可採用於交叉之位元線與字元線之交點上形成記憶單元之交叉點型單元構造，比先前之記憶單元更容易微細化，且亦可於縱方向為積層構 造，故具有記憶單元陣列之積體度之提高較容易之優點。
該種交叉點型單元構造之半導體記憶裝置中，為了連接記憶單元陣列與周邊電路，係於半導體基板上形成有多個延伸於垂直方向之接點。形成該種接點之情形時，因層間絕緣膜之成膜特性較差、高密度化步驟或熱步驟之層間絕緣膜之最優化不足等理由，而於接點產生接通不良之問題。因此，謀求抑制該種接通不良之發生之構造。
本發明之實施形態在於提供一種半導體記憶裝置，其係於交叉點型之半導體記憶裝置中，抑制接點之接通不良之發生而提高可靠性。
以下說明之實施形態之半導體記憶裝置具備：沿第1方向延伸之複數根第1配線、沿與第1方向交叉之第2方向延伸之複數根第2配線、及將於該等之第1配線與第2配線之交叉部連接於兩配線間之記憶單元排列而成之記憶單元陣列。
於上述記憶單元陣列的周圍之周邊區域形成有複數個第1虛設配線區域。第1虛設配線區域係由與第1配線及第2配線形成於相同層之第1虛設配線及第2虛設配線而構成。
又，接點係以於周邊區域中延伸於相對於第1方向及第2方向垂直之第3方向之方式而形成。於接點之周圍形成有第2虛設配線區域。該第2虛設配線區域係由與第1配線及第2配線形成於相同層之第3虛設配線及第4虛設配線而構成。第2虛設配線區域之面積之平均值小於複數個第1虛設配線區域之面積之平均值。
根據實施形態，可提供一種抑制接點之接通不良之發生而提高可靠性之交叉點型之半導體記憶裝置。
1‧‧‧記憶單元陣列
2‧‧‧行控制電路
3‧‧‧列控制電路
4‧‧‧資料輸入輸出緩衝器
5‧‧‧位址暫存器
6‧‧‧指令I/F
7‧‧‧狀態機器
9‧‧‧脈衝發生器
21‧‧‧半導體基板
22‧‧‧氮化矽膜
AR1‧‧‧記憶體區域
AR2‧‧‧配線區域
BL‧‧‧位元線
BL1‧‧‧位元線
BL1i‧‧‧位元線
BL2‧‧‧位元線
BL2i‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
BL10‧‧‧位元線
BL11‧‧‧位元線
BL12‧‧‧位元線
BL20‧‧‧位元線
BL21‧‧‧位元線
BL22‧‧‧位元線
BLb‧‧‧鉤部
BM‧‧‧阻障金屬
CL0‧‧‧接點
CL1‧‧‧接點
CL2‧‧‧接點
CL11‧‧‧接點
CL12‧‧‧接點
D‧‧‧距離
DL1‧‧‧第1虛設配線
DL11‧‧‧第1虛設配線
DL12‧‧‧第1虛設配線
DL13‧‧‧第1虛設配線
DL14‧‧‧第1虛設配線
DL2‧‧‧第2虛設配線
DL21‧‧‧第2虛設配線
DL22‧‧‧第2虛設配線
DL23‧‧‧第2虛設配線
DL24‧‧‧第2虛設配線
DL25‧‧‧第2虛設配線
DL3‧‧‧第3虛設配線
DL31‧‧‧第3虛設配線
DL32‧‧‧第3虛設配線
DL33‧‧‧第3虛設配線
DL34‧‧‧第3虛設配線
DL4‧‧‧第4虛設配線
DL41‧‧‧第4虛設配線
DL42‧‧‧第4虛設配線
DL43‧‧‧第4虛設配線
DL44‧‧‧第4虛設配線
DL45‧‧‧第4虛設配線
DMC‧‧‧虛設單元
DR1‧‧‧第1虛設配線區域
DR2‧‧‧第2虛設配線區域
DR2(1)‧‧‧第2虛設配線區域
DR2(2)‧‧‧第2虛設配線區域
DR2(3)‧‧‧第2虛設配線區域
DR2(4)‧‧‧第2虛設配線區域
DR2(5)‧‧‧第2虛設配線區域
DR2(6)‧‧‧第2虛設配線區域
DR2(7)‧‧‧第2虛設配線區域
DR2(8)‧‧‧第2虛設配線區域
Dx‧‧‧X方向之距離
Dxy‧‧‧距離
Dy‧‧‧Y方向之距離
EL1‧‧‧電極
EL2‧‧‧電極
IL‧‧‧層間絕緣膜
IL1‧‧‧層間絕緣膜
M1‧‧‧金屬配線
MAT01‧‧‧單位記憶單元陣列
MAT02‧‧‧單位記憶單元陣列
MAT03‧‧‧單位記憶單元陣列
MAT04‧‧‧單位記憶單元陣列
MC‧‧‧記憶單元
MC1‧‧‧記憶單元
MC2‧‧‧記憶單元
MC3‧‧‧記憶單元
MC4‧‧‧記憶單元
MC5‧‧‧記憶單元
MC6‧‧‧記憶單元
MC7‧‧‧記憶單元
MC8‧‧‧記憶單元
NO‧‧‧非歐姆元件
PA‧‧‧周邊區域
ST‧‧‧擋止膜
TTr‧‧‧傳送電晶體
VR‧‧‧可變電阻元件
WL‧‧‧字元線
WL1‧‧‧字元線
WL1i‧‧‧字元線
WL2‧‧‧字元線
WL2i‧‧‧字元線
WL3‧‧‧字元線
WL4‧‧‧字元線
WL5‧‧‧字元線
WL10‧‧‧字元線
WL11‧‧‧字元線
WL12‧‧‧字元線
WL20‧‧‧字元線
WL21‧‧‧字元線
WL22‧‧‧字元線
WLb‧‧‧鉤部
圖1係實施形態之半導體記憶裝置(非揮發性記憶體)之方塊圖。
圖2A係實施形態之半導體記憶裝置之記憶單元陣列(單位記憶單元陣列MAT01~MAT04)之立體圖。
圖2B係圖2A之記憶單元陣列1之部分放大立體圖。
圖3A係圖2B之I-I'線之剖面圖。
圖3B係記憶單元MC1、MC2之剖面圖。
圖4係表示實施形態之非歐姆元件NO之具體例之圖。
圖5係表示形成記憶單元陣列1之記憶體區域AR1、配線區域AR2、及周邊區域PA之佈局例。
圖6係記憶體區域AR1及配線區域AR2之平面圖。
圖7係表示記憶單元陣列1(記憶體區域AR1)及配線區域AR2之剖面構造之概略圖。
圖8係表示第1虛設配線區域DR1、第2虛設配線區域DR2、及接點CL2之剖面構造之概略圖。
圖9係表示第2虛設配線區域DR2之構成例。
圖10係表示第2虛設配線區域DR2之構成例。
圖11係表示第2虛設配線區域DR2之構成例。
圖12係表示第2虛設配線區域DR2之構成例。
圖13係表示第2虛設配線區域DR2之構成例。
圖14係表示第2虛設配線區域DR2之構成例。
圖15係表示第2虛設配線區域DR2之構成例。
以下，參照圖式，說明發明之實施形態。
首先，參照圖1~圖4，就實施形態之半導體記憶裝置之概略構成進行說明。圖1係實施形態之半導體記憶裝置(非揮發性記憶體)之方塊圖。
如圖1所示，實施形態之半導體記憶裝置係具備將使用後述之 ReRAM(可變電阻元件)之記憶單元配置成矩陣狀之記憶單元陣列1。於鄰接於記憶單元陣列1之位元線BL方向之位置，設有行控制電路2，其係控制記憶單元陣列1之位元線BL，進行刪除記憶單元之資料、向記憶單元寫入資料、及自記憶單元讀出資料。
又，於鄰接於記憶單元陣列1之字元線WL方向之位置，設有列控制電路3，其係選擇記憶單元陣列1之字元線WL，施加刪除記憶單元之資料、向記憶單元寫入資料、及自記憶單元讀出資料所必要之電壓。
資料輸入輸出緩衝器4係經由I/O線而連接於未圖示之外部之主機，進行寫入資料之接收、刪除命令之接收、讀出資料之輸出、位址資料或指令資料之接收。資料輸入輸出緩衝器4係將接收之寫入資料傳送至行控制電路2，接收自行控制電路2讀出之資料而向外部輸出。自外部向資料輸入輸出緩衝器4供給之位址係經由位址暫存器5而傳送至行控制電路2及列控制電路3。又，自主機供給於資料輸入輸出緩衝器4之指令係傳送至指令介面6。
指令介面6係自主機接收外部控制信號，判斷輸入於資料輸入輸出緩衝器4之資料為寫入資料或指令或位址，若為指令則作為接收指令信號傳送至狀態機器7。狀態機器7係進行該記憶體整體之管理者，進行將來自主機之指令接收、讀出、寫入、刪除、及資料之輸入輸出管理等。又，外部之主機亦可接收狀態機器7所管理之狀態資訊，而判斷動作結果。又，該狀態資訊亦可利用於寫入、刪除之控制。
又，可藉由狀態機器7控制脈衝發生器9。藉由該控制，脈衝發生器9可輸出任意之電壓、任意時序之脈衝。此處，形成之脈衝可傳送至由行控制電路2及列控制電路3所選擇之任意之配線。
另，記憶單元陣列1以外之周邊電路元件可形成於形成在配線層上之記憶單元陣列1之正下方、或其周邊之周邊區域之半導體基板 上。
圖2A係記憶單元陣列1之立體圖。圖2B係記憶單元陣列1之一部分放大立體圖。圖3A係以圖2B之I-I'線切斷而於箭頭方向觀察之1個記憶單元之剖面圖。
作為一例，記憶單元陣列1如圖2A所示，由4個單位單元陣列MAT01~MAT04分割而構成。各個單位單元陣列MAT01~MAT04具有記憶單元陣列1之一部分。單位單元陣列MAT01~MAT04係如圖2A所示二維地配置。另，圖2A係作為一例，記憶單元陣列1亦可為具有4個以上之單位單元陣列之構成。又，記憶單元陣列1亦可為具有積層於三維方向之單位單元陣列之構成。
單位單元陣列MAT01係如圖2B所示，自下層朝上層具有複數層之字元線WL1i(i=0~2)、位元線BL1i、字元線WL2i、位元線BL2i...。且，於上下夾著該等位元線BL及字元線WL之位置，記憶單元MC跨複數層而形成為矩陣狀。圖2B中，為了圖示之簡化，僅圖示有2層之字元線WL、2層之位元線BL。
位元線BL係以延伸於相同方向(列方向)之方式形成。字元線WL係以延伸於與位元線BL正交(交叉)之方向(列方向)之方式形成。
如圖3A所示，於字元線WL與位元線BL之交叉部，形成有記憶單元MC1~3。位元線BL1i係由其上下之記憶單元MC1、MC2共有。字元線WL2i係由其上下之記憶單元MC2、MC3共有。如此，以上下之記憶單元MC共有位元線BL及字元線WL般之形狀，記憶單元MC、位元線BL及字元線WL跨越複數層而積層。
記憶單元MC係如圖3B所示，包含可變電阻元件VR及非歐姆元件NO之串聯電路。圖3B係顯示記憶單元MC1、MC2。
如圖3B所示，記憶單元MC1係沿著自位元線BL1i向字元線WL1i之方向，依序具備：擋止膜ST、阻障金屬BM、非歐姆元件NO、電極 EL1、可變電阻元件VR、及電極EL2。另一方面，記憶單元MC2係沿著自字元線WL2i向位元線BL2i之方向，依序具備：擋止膜ST、電極EL2、可變電阻元件VR、電極EL1、非歐姆元件NO、及阻障金屬BM。
作為可變電阻元件VR，係可藉由電壓施加而經由電流、熱、化學能量等而變化電阻值者，於上下配置有作為阻障金屬及接著層而發揮功能之電極EL1、EL2。作為電極材，可使用Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等。
又，亦可插入如使配向性相同之金屬膜。又，亦可另外插入緩衝層、阻障金屬層、接著層等。
可變電阻元件VR可使用：硫族化合物等般藉由結晶狀態與非結晶狀態之相轉移而改變電阻值者(PCRAM)、藉由析出金屬陽離子而於電極間形成交聯(接觸橋)或將析出之金屬離子化而破壞交聯而改變電阻值者(CBRAM)、藉由電壓或電流施加而電阻值改變者(ReRAM)(大致區分為藉由存在於電極界面之電荷捕捉所捕捉之電荷之有無存在而產生電阻變化者，與藉由起因於氧缺陷等之傳導通路之有無存在而產生電阻變化者)等。
位元線BL1i~BL2i、及字元線WL1i、WL2i期待抗熱性強、且電阻值較低之材料，可使用例如W、WSi、NiSi、CoSi等。
非歐姆元件NO係例如圖4所示般，包含(a)MIM(Metal-Insulator-Metal：金屬-絕緣體-金屬)構造、(b)PIN構造(P+poly-Silicon-Intrinsic-N+poly-Silicon：P+多晶矽-本質-N+多晶矽)等。亦可於此插入形成阻障金屬層、接著層之電極EL2、EL3。又，MIM構造之情形時可進行雙極性動作。又，使用PIN構造(二極體構造)之情形時其特性上，可進行單極性動作。
擋止膜ST係由鎢(W)構成。電極EL1、EL2、及阻障金屬BM係由鈦(Ti)/氮化鈦(TiN)構成。
圖5係表示形成記憶單元陣列1之記憶體區域AR1、配線區域AR2，及形成包含上述行控制電路2或列控制電路3等之周邊電路之周邊區域PA之佈局例。
於周邊區域PA之半導體基板之表面，形成有構成上述周邊電路(行控制電路2、列控制電路3等)之電晶體。且，於該周邊區域PA之半導體基板之上方，形成第1虛設配線區域DR1、第2虛設配線區域DR2、及接點CL2。接點CL2係以延伸於垂直於半導體基板之方向，即垂直於上述列方向及行方向之方向之方式形成。另，於第1虛設配線區域DR1、第2虛設配線區域DR2及接點CL2之間之空隙中埋入有以氧化矽膜等為材料之層間絕緣膜IL。
第1虛設配線區域DR1係具備第1虛設配線DL1、第2虛設配線DL2、及形成於其交點之虛設單元DMC。第1虛設配線DL1係與位元線BL形成於相同層，與位元線BL相同地延伸於Y方向而形成。又，第2虛設配線DL2係與字元線WL形成於相同層，與字元線WL相同地延伸於X方向而形成。第1虛設配線DL1及第2虛設配線DL2係不連接於其他之配線或接點、即不作為配線而發揮功能。因此，夾持於該等之間之虛設單元DMC亦雖具有與記憶單元相同之構造，但不作為記憶單元MC發揮功能。
相同地，第2虛設配線區域DR2係具備第3虛設配線DL3、第4虛設配線DL4、及形成於其交點之虛設單元DMC。第3虛設配線DL3係與位元線BL形成於相同層，與位元線BL相同地延伸於Y方向而形成。又，第4虛設配線DL4係與字元線WL形成於相同層，與字元線WL相同地延伸於X方向而形成。第3虛設配線DL3及第4虛設配線DL4係不連接於其他之配線，不作為配線而發揮功能。因此，夾持於該等 之間之虛設單元DMC亦雖具有與記憶單元相同之構造，但不作為記憶單元MC發揮功能。
第1虛設配線區域DR1係於實行CMP(chemical mechanical polishing：化學機械研磨)之情形時為了防止於周邊區域PA中產生凹陷(層間絕緣膜之凹陷)而形成。又，第2虛設配線區域DR2係於接點CL2之周圍，包圍接點CL2般形成。第2虛設配線區域DR2係為了抑制接點CL2之接通不良之發生而形成者。為了實現如此之配置、及作用，第2虛設配線區域DR2平均面積小於第1虛設配線區域DR1。
第2虛設配線區域DR2可具有以其單獨包圍1個或複數個接點CL2之平面形狀。又，可具有藉由複數個獨立之第2虛設配線區域DR2，包圍1個或複數個接點CL2之平面形狀。作為一例，第2虛設配線區域DR2係如圖5所示，可為包含包圍1個接點CL2，而於中心部具有開口之矩形形狀者。
圖6係形成記憶單元陣列1之記憶體區域AR1、及將自該記憶體區域AR1延伸之位元線BL及字元線WL繞行之配線區域AR2之平面圖。圖6尤其係僅表示位元線BL之配線區域AR2之佈局。圖5中雖省略圖示，但字元線WL亦相同地延伸於該圖5之X方向。
如圖6所示，第奇數條之位元線BL係自記憶單元陣列1之一側向配線區域AR2引出，而沿著圖6之Y方向延伸。雖省略圖示，但第偶數條之位元線BL係自記憶單元陣列1之相反側向配線區域AR2引出，相同地沿著圖6之Y方向延伸。
位元線BL1係具備形成於其側面之一部分，而向X方向突出之鉤部BLb。該鉤部BLb係為了與延伸與積層方向(Z方向)之接點CL1接觸而設置。圖6中雖僅圖示2個位元線BL之鉤部BLb，但其他位元線BL亦具有相同之鉤部BLb。又，圖6中雖省略圖示，但字元線WL亦具備形成於其側面之一部分且向Y方向突出之鉤部WLb。
圖7係圖6之記憶單元記憶體區域AR1及配線區域AR2之概略剖面圖。該圖7係於圖之中心表示記憶體區域AR1之剖面圖，圖7之右側係表示形成位元線BL之配線區域AR2之剖面(Y軸方向之剖面)。又，圖7之左側係表示形成字元線WL之配線區域AR2之剖面(X軸方向之剖面)。另，圖7中表示形成5根字元線WL1~5、及4根位元線BL1~4，及形成於該等之字元線WL與位元線BL之間之8層記憶單元陣列(MC1~8)。
如圖7所示，記憶單元陣列1係形成於氮化矽膜22上，該氮化矽膜22係介隔層間絕緣膜IL而形成於半導體基板21上。於半導體基板21上形成有構成行控制電路2或列控制電路3之傳送電晶體TTr，或其他電路之高耐壓之電晶體。另，亦可省略氮化矽膜22，而直接於層間絕緣膜IL上形成記憶單元陣列1。
如圖7之右側所示，位元線BL具備鉤部BLb，其係以延伸於Y軸方向之方式形成，進而向X方向突出。該鉤部BLb係連接於接點CL11或CL12。該實施形態中，接點CL11及CL12係積層於積層方向，形成1個接點CL1(連續接點構造)。又，如圖6之左側所示，字元線WL具備鉤部WLb，其係以延伸於X軸方向之方式形成，進而向Y方向突出。該鉤部WLb係連接於接點CL11或CL12。接點CL1貫通氮化矽膜22，而連接於其下層之M1金屬配線。M1金屬配線係於其下層形成接點CL0，而該接點連接於上述之電晶體TTr。
其次，參照圖8，就第1虛設配線區域DR1及第2虛設配線區域DR2之具體構成例進行說明。如上所述，第1虛設配線區域DR1具備第1虛設配線DL1(DL11~DL14)、第2虛設配線DL2(DL21~DL25)、及形成於該等之交點之虛設單元DCM。第1虛設配線DL11~DL14係形成於與位元線BL1~BL4相同之層。又，第2虛設配線DL21~DL25係形成於與字元線WL相同之層。
相同地，第2虛設配線區域DR2係具備第3虛設配線DL3(DL31~DL34)、第4虛設配線DL4(DL41~DL45)、及形成於該等之交點之虛設單元DCM。第3虛設配線DL31~DL34係形成於與位元線BL1~BL4相同之層。又，第4虛設配線DL41~DL45係形成於與字元線WL相同之層。
圖9係顯示第2虛設配線區域DR2之平面形狀之第1例。圖9之例中，1個第2虛設配線區域DR2具有閉環之矩形形狀，其係包圍形成於周邊區域PA之1個接點CL2之周圍。1個接點CL2係形成於第2虛設配線區域DR2之各個閉環之大致中央。即，接點CL2以圖9之X方向之距離Dx、Y方向之距離Dy大致相等之方式對於第2虛設配線區域DR2而形成。藉由採用該種配置，可抵消於接點加工時來自周圍之層間絕緣膜之應力之影響，從而可防止接通不良之發生。
圖10係表示第2虛設配線區域DR2之平面形狀之第2例。圖10之第2例中，於1個第2虛設配線區域DR2係具有包圍形成於周邊區域PA之1個接點CL2之周圍之閉環之矩形形狀之點與第1之例相同。然而，該圖10中，第2虛設配線區域DR2非矩形形狀而為圓環狀。該情形時，接點CL2係非僅X方向、Y方向，而是可於360°所有之方向中，使至第2虛設配線區域DR2之距離相等。
圖11係表示第2虛設配線區域DR2之平面形狀之第3例。圖11之第3例係於藉由複數個(圖11中8個)第2虛設配線區域DR2(1)~DR2(8)包圍1個接點CL2之點中，與第1及第2之例不同。圖11中，8個第2虛設配線區域DR2(1)~DR2(8)係排列成矩形狀。接點CL2係以配置於該矩形部分之中央附近、圖11之距離Dx及Dy大致相等之方式配置。
圖12係表示第2虛設配線區域DR2之平面形狀之第4例。圖12之第4例係於藉由複數個(圖11中8個)第2虛設配線區域DR2(1)~DR2(8)包圍1個接點CL2之點中，與第3例共通。然而，圖12中，8個第2虛設配線 區域DR2(1)~DR2(8)係排列成圓環狀。圖11之情形時，距位於矩形部分之頂點之第2虛設配線區域DR2(2)、DR2(4)、DR2(6)、DR2(8)之距離Dxy雖然稍大於Dx、Dy，但圖12中，自接點CL2至8個第2虛設配線區域DR2(1)~DR2(8)之距離全部相等。該點中，接點CL2中發生接通不良之概略較之圖11之例進而被抑制。因非僅上下左右之4個方向，而是8個方向之距離全部相等，故施加於接點之應力對於任何方向皆可均勻化。
圖13係表示第2虛設配線區域DR2之平面形狀之第5例。圖13之第5例係藉由具有4個長方形之第2虛設配線區域DR2(1)~DR2(4)而包圍1個接點CL2。4個第2虛設配線區域DR2(1)~DR2(4)係自接點CL2觀察配置於0度方向、90度方向、180度方向、270度方向。接點CL2係以自接點CL2至第2虛設配線區域DR2(1)或DR2(3)之距離Dx，與自接點CL2至第2虛設配線區域DR2(2)或DR2(4)之距離Dy大致相等之方式配置。藉此，可達到與第1例相同之效果。圖14所示之第6例係第5例之變化例，而將第2虛設配線區域DR2(1)~DR2(4)之形狀設為正方形形狀者。
圖15係表示第2虛設配線區域DR2之平面形狀之第7例。圖15之第7例係1個矩形狀之第2虛設配線區域DR2包圍複數個(圖15中為4個)接點CL2之構造。接點CL2係以自接點CL2至第2虛設配線區域DR2之X方向及Y方向之距離Dx、Dy在全部4個接點CL2大致相等之方式配置。又，4個接點CL2間之距離D亦為全部相等般配置。即便如此，仍可期待與上述之例相同之效果。
以上，就第2虛設配線區域DR2之構成之各種例進行了說明。於任一例之情形，複數個第2虛設配線區域DR2之面積之平均值皆小於複數個第1虛設配線區域DR1之面積之平均值。且，該種單個或複數個第2虛設配線區域DR2係以包圍1個或複數個接點CL2之方式形成。自1個接點CL2至第2虛設配線區域DR2之距離之條件係於複數個接點 間大致相等。藉此，可使接點CL2發生接通不良之可能性較少，而提高可靠性。另，1個半導體記憶裝置中，可混入上述7個例之構造中之幾個而使用，亦可僅使用1個例之構造。例如，圖9之構造例係採用於至少1個之接點CL2，除此之外亦可採用其他之構造例。
雖說明了本發明之幾個實施形態，但該等之實施形態係作為例子而提示者，非意圖限定發明之範圍。該等之新穎之實施形態係可以其他之各種形態進行實施，於不脫離發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變化係包含於發明之範圍或要旨中，且包含於專利請求範圍中記載之發明與其均等之範圍內。
1‧‧‧記憶單元陣列
AR1‧‧‧記憶體區域
AR2‧‧‧配線區域
BL‧‧‧位元線
CL1‧‧‧接點
CL2‧‧‧接點
DL1‧‧‧第1虛設配線
DL2‧‧‧第2虛設配線
DL3‧‧‧第3虛設配線
DL4‧‧‧第4虛設配線
DMC‧‧‧虛設單元
DR1‧‧‧第1虛設配線區域
DR2‧‧‧第2虛設配線區域
IL‧‧‧層間絕緣膜
MC‧‧‧記憶單元
WL‧‧‧字元線

Claims (15)

  1. 一種半導體記憶裝置，其特徵在於包含：沿第1方向延伸之複數根第1配線；沿與上述第1方向交叉之第2方向延伸之複數根第2配線；記憶單元陣列，其包含於上述複數根第1配線與上述複數根第2配線之各自之交叉部連接於兩配線之記憶單元；第1虛設配線區域，其形成於上述記憶單元陣列的周圍之周邊區域，上述第1虛設配線區域包含第1虛設配線及第2虛設配線，上述第1虛設配線係與上述複數根第1配線形成於相同層而不與上述複數根第1配線連接，上述第2虛設配線係與上述複數根第2配線形成於相同層而不與上述複數根第2配線連接；接點，其形成於上述周邊區域中，上述接點延伸於相對於上述第1方向及上述第2方向垂直之第3方向；及複數個第2虛設配線區域，其形成於上述接點之周圍；且上述複數個第2虛設配線區域之每一者各包含第3虛設配線及第4虛設配線；上述第3虛設配線係與上述複數根第1配線及上述第1虛設配線形成於相同層而不與上述複數根第1配線連接、不與上述第1虛設配線連接亦不與不同的第2虛設配線區域之其他第3虛設配線連接；上述第4虛設配線係與上述複數根第2配線及上述第2虛設配線形成於相同層而不與上述複數根第2配線連接、不與上述第2虛設配線連接亦不與不同的第2虛設配線區域之其他第4虛設配線連接；上述複數個第2虛設配線區域係形成為包圍上述接點之上述周 圍。
  2. 如請求項1之半導體記憶裝置，其中上述第1虛設配線區域及上述第2虛設配線區域之每一者各包含具備與上述記憶單元相同構造之虛設單元。
  3. 如請求項1之半導體記憶裝置，其中上述複數個第2虛設配線區域之每一者各具備矩形形狀。
  4. 如請求項3之半導體記憶裝置，其中上述第1虛設配線區域及上述第2虛設配線區域之每一者各包含具備與上述記憶單元相同構造之虛設單元。
  5. 如請求項1之半導體記憶裝置，其中上述複數個第2虛設配線區域係配置成矩形形狀；且上述複數個第2虛設配線區域係形成為包圍上述接點之上述周圍。
  6. 如請求項1之半導體記憶裝置，其中上述複數個第2虛設配線區域係配置成環形形狀；且上述複數個第2虛設配線區域係形成為包圍上述接點之上述周圍。
  7. 如請求項1之半導體記憶裝置，其中4個上述第2虛設配線區域係形成為包圍上述接點之上述周圍；該4個上述第2虛設配線區域之每一者各具備一表面面對上述接點；面對上述接點之各上述表面係與其他上述表面垂直或平行。
  8. 如請求項1之半導體記憶裝置，其中於與上述第3方向垂直之平面上，上述複數個第2虛設配線區域係與上述複數個第1虛設配線區域分離； 於一平面上，上述複數個第2虛設配線區域係彼此分離。
  9. 一種半導體記憶裝置，其特徵為包含：沿第1方向延伸之複數根第1配線；沿與上述第1方向交叉之第2方向延伸之複數根第2配線；記憶單元陣列，其包含於上述複數根第1配線與上述複數根第2配線之各自之交叉部連接於兩配線之記憶單元；接點，其形成於上述記憶單元陣列的周圍之周邊區域，上述接點延伸於相對於上述第1方向及上述第2方向垂直之第3方向；及複數個虛設配線區域，其形成於上述接點之周圍；且上述複數個虛設配線區域之每一者各包含第1虛設配線及第2虛設配線；上述第1虛設配線係與上述複數根第1配線形成於相同層而不與上述複數根第1配線連接及不與不同的虛設配線區域之其他第1虛設配線連接；上述第2虛設配線係與上述複數根第2配線形成於相同層而不與上述複數根第2配線連接及不與不同的虛設配線區域之其他第2虛設配線連接；上述複數個虛設配線區域係形成為包圍上述接點之上述周圍。
  10. 如請求項9之半導體記憶裝置，其中上述複數個虛設配線區域之每一者各具備矩形形狀。
  11. 如請求項9之半導體記憶裝置，其中上述複數個虛設配線區域之每一者各包含形成於上述第1虛設配線及上述第2虛設配線間之虛設單元。
  12. 如請求項9之半導體記憶裝置，其中上述複數個虛設配線區域係配置成矩形形狀；且 上述複數個虛設配線區域係形成為包圍上述接點之上述周圍。
  13. 如請求項9之半導體記憶裝置，其中上述複數個虛設配線區域係配置成環形形狀；且上述複數個虛設配線區域係形成為包圍上述接點之上述周圍。
  14. 如請求項9之半導體記憶裝置，其中4個上述虛設配線區域係形成為包圍上述接點之上述周圍；該4個上述虛設配線區域之每一者各具備一表面面對上述接點；面對上述接點之各上述表面係與其他上述表面垂直或平行。
  15. 如請求項9之半導體記憶裝置，其中於與上述第3方向垂直之平面上，上述複數個虛設配線區域係彼此分離。
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