JP5606479B2 - 半導体記憶装置 - Google Patents

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Description

本明細書に記載の実施の形態は、半導体記憶装置に関する。
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている。このような抵抗変化メモリでは、交差するビット線とワード線の交点にメモリセルを形成するクロスポイント型セル構造を採用することができ、従来のメモリセルに比べ微細化が容易であり、また縦方向に積層構造とすることもできるので、メモリセルアレイの集積度の向上が容易であるという利点がある。
このようなクロスポイント型セル構造の半導体記憶装置では、メモリセルアレイと周辺回路との接続のため、半導体基板に垂直方向に延びるコンタクトが多数形成される。このようなコンタクトを形成する場合、層間絶縁膜の成膜特性が悪い・高密度化工程や熱工程による層間絶縁膜の最適化不足などの理由により、コンタクトにオープン不良が発生するという問題が生じている。このため、このようなオープン不良の発生を抑制する構造が望まれている。
特開２０１１−５４７５８号公報
以下に記載の実施の形態は、クロスポイント型の半導体記憶装置において、コンタクトのオープン不良の発生を抑制し信頼性を高めた半導体記憶装置を提供することを目的としたものである。
以下に説明する実施の形態の半導体記憶装置は、第１方向に沿って伸びる複数の第１配線と、第１方向と交差する第２方向に沿って伸びる複数の第２配線と、これら第１配線及び第２配線の交差部で両配線間に接続されたメモリセルを配列してなるメモリセルアレイとを備える。
前記メモリセルアレイの周囲の周辺領域には複数の第１ダミー配線領域が形成される。第１ダミー配線領域は、第１配線及び第２配線と同一の層に形成される第１ダミー配線及び第２ダミー配線により構成される。
また、コンタクトが、周辺領域において第１方向及び第２方向に対し垂直な第３方向に延びるように形成される。コンタクトの周囲には第２ダミー配線領域が形成される。この第２のダミー配線領域は、第１配線及び第２配線と同一の層に形成される第３ダミー配線及び第４ダミー配線により構成される。第２ダミー配線領域の面積の平均値は、複数の第１ダミー配線領域の面積の平均値よりも小さい。
実施の形態に係る半導体記憶装置（不揮発性メモリ）のブロック図である。 実施の形態に係る半導体記憶装置のメモリセルアレイ（単位メモリセルアレイＭＡＴ００〜ＭＡＴ０４）の斜視図である。 図２Ａのメモリセルアレイ１の一部拡大斜視図である。 図２ＢにおけるＩ−Ｉ’線の断面図である。 メモリセルＭＣ１、ＭＣ２の断面図である。 実施の形態に係る非オーミック素子ＮＯの具体例を示す図である。 メモリセルアレイ１が形成されるメモリ領域ＡＲ１、配線領域ＡＲ２、及び周辺領域ＰＡのレイアウト例を示す。 メモリ領域ＡＲ１と配線領域ＡＲ２の平面図である。 メモリセルアレイ１（メモリ領域ＡＲ１）及び配線領域ＡＲ２の断面構造を示す概略図である。 第１ダミー配線領域ＤＲ１、第２ダミー配線領域ＤＲ２、及びコンタクトＣＬ２の断面構造を示すだ概略図である。 第２ダミー配線領域ＤＲ２の構成例を示す。 第２ダミー配線領域ＤＲ２の構成例を示す。 第２ダミー配線領域ＤＲ２の構成例を示す。 第２ダミー配線領域ＤＲ２の構成例を示す。 第２ダミー配線領域ＤＲ２の構成例を示す。 第２ダミー配線領域ＤＲ２の構成例を示す。 第２ダミー配線領域ＤＲ２の構成例を示す。
以下、図面を参照して、発明の実施の形態を説明する。
先ず、図１〜図４を参照して、実施の形態に係る半導体記憶装置の概略構成について説明する。図１は、実施の形態に係る半導体記憶装置（不揮発性メモリ）のブロック図である。
図１に示すように、実施の形態に係る半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。
コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、このメモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下、又はその周辺の周辺了以域の半導体基板に形成可能である。
図２Ａは、メモリセルアレイ１の斜視図である。図２Ｂは、メモリセルアレイ１の一部拡大斜視図である。図３Ａは、図２ＢにおけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
メモリセルアレイ１は、一例として、図２Ａに示すように、４つの単位セルアレイＭＡＴ０１〜ＭＡＴ０４にて分割されて構成されている。各々の単位セルアレイＭＡＴ０１〜ＭＡＴ０４は、メモリセルアレイ１の一部を有する。単位セルアレイＭＡＴ０１〜ＭＡＴ０４は、図２Ａに示すように２次元的に配置されている。なお、図２Ａは、一例であり、メモリセルアレイ１は、４つ以上の単位セルアレイを有する構成であってもよい。また、メモリセルアレイ１は、３次元方向に積層された単位セルアレイを有する構成であってもよい。
単位セルアレイＭＡＴ０１は、図２Ｂに示すように、下層から上層へと複数層のワード線ＷＬ１ｉ（ｉ＝０〜２）、ビット線ＢＬ１ｉ、ワード線ＷＬ２ｉ、ビット線ＢＬ２ｉ．．．を有する。そして、これらビット線ＢＬとワード線ＷＬとを上下に挟む位置に、メモリセルＭＣが複数層に亘ってマトリクス状に形成される。図２Ｂでは、図示の簡略化のため、２層のワード線ＷＬ、２層のビット線ＢＬのみが図示されている。
ビット線ＢＬは、同一方向（カラム方向）に延びるように形成されている。ワード線ＷＬは、ビット線ＢＬに直交（交差）する方向（ロウ方向）に延びるように形成されている。
図３Ａに示すように、ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣ１〜３が形成されている。ビット線ＢＬ１ｉは、その上下のメモリセルＭＣ１，ＭＣ２で共有されている。ワード線ＷＬ２ｉは、その上下のメモリセルＭＣ２，ＭＣ３で共有されている。このようにして、上下のメモリセルＭＣでビット線ＢＬとワード線ＷＬが共有されるような形で、メモリセルＭＣ、ビット線ＢＬ及びワード線ＷＬが複数層に亘って積層される。
メモリセルＭＣは、図３Ｂに示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。図３Ｂは、メモリセルＭＣ１、ＭＣ２を示す。
図３Ｂに示すように、メモリセルＭＣ１は、ビット線ＢＬ１ｉからワード線ＷＬ１ｉに向かう方向に沿って、順にストッパ膜ＳＴ、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２を備えている。一方、メモリセルＭＣ２は、ワード線ＷＬ２ｉからビット線ＢＬ２ｉに向かう方向に沿って、順にストッパ膜ＳＴ電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭを備えている。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ等が用いられる。
また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非結晶状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠陥等に気韻する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
ビット線ＢＬ０ｉ〜ＢＬ２ｉ、及びワード線ＷＬ０ｉ、ＷＬ１ｉは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ，ＷＳｉ，ＮｉＳｉ，ＣｏＳｉ等を用いることができる。
非オーミック素子ＮＯは、例えば図４に示すように、（ａ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｂ）ＰＩＮ構造（P+poly-Silicon- Intrinsic - N+poly-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ＭＩＭ構造の場合にはバイポーラ動作を行うことが可能である。また、ＰＩＮ構造（ダイオード構造）を使用する場合はその特性上、ユニポーラ動作を行うことができる。
ストッパ膜ＳＴは、タングステン（Ｗ）にて構成されている。電極ＥＬ１、ＥＬ２、及びバリアメタルＢＭは、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）にて構成されている。
図５は、メモリセルアレイ１が形成されるメモリ領域ＡＲ１、配線領域ＡＲ２、並びに前述のカラム制御回路２やロウ制御回路３などを含む周辺回路が形成される周辺領域ＰＡのレイアウト例を示す。
周辺領域ＰＡの半導体基板の表面には、前述の周辺回路（カラム制御回路２、ロウ制御回路３など）を構成するトランジスタが形成される。そして、この周辺領域ＰＡの半導体基板の上方には、第１ダミー配線領域ＤＲ１、第２ダミー配線領域ＤＲ２、及びコンタクトＣＬ２が形成される。コンタクトＣＬ２は、半導体基板に垂直な方向、すなわち前述のロウ方向及びカラム方向に垂直な方向に延びるように形成される。なお、第１ダミー配線領域ＤＲ１、第２ダミー配線領域ＤＲ２、及びコンタクトＣＬ２の間の空隙には、シリコン酸化膜等を材料として層間絶縁膜ＩＬが埋め込まれる。
第１ダミー配線領域ＤＲ１は、第１ダミー配線ＤＬ１、第２ダミー配線ＤＬ２、及びその交点に形成されたダミーセルＤＭＣを備えている。第１ダミー配線ＤＬ１は、ビット線ＢＬと同じ層に形成され、ビット線ＢＬと同様にＹ方向に延びるように形成される。また、第２ダミー配線ＤＬ２は、ワード線ＷＬと同じ層に形成され、ワード線ＷＬと同様にＸ方向に延びるように形成される。第１ダミー配線ＤＬ１及び第２ダミー配線ＤＬ２は、他の配線やコンタクトには接続されず配線として機能しない。したがって、これらの間に挟まれるダミーセルＤＭＣも、メモリセルと同一の構造を有しているが、メモリセルＭＣとしては機能しない。
同様に、第２ダミー配線領域ＤＲ２は、第３ダミー配線ＤＬ３、第４ダミー配線ＤＬ４、及びその交点に形成されたダミーセルＤＭＣを備えている。第３ダミー配線ＤＬ３は、ビット線ＢＬと同じ層に形成され、ビット線ＢＬと同様にＹ方向に延びるように形成される。また、第４ダミー配線ＤＬ４は、ワード線ＷＬと同じ層に形成され、ワード線ＷＬと同様にＸ方向に延びるように形成される。第３ダミー配線ＤＬ３、及び第４ダミー配線ＤＬ４は、他の配線には接続されず配線として機能しない。したがって、これらの間に挟まれるダミーセルＤＭＣも、メモリセルと同一の構造を有しているが、メモリセルＭＣとしては機能しない。
第１ダミー配線領域ＤＲ１は、ＣＭＰ（chemical mechanical polishing）を実行した場合に周辺領域ＰＡにおいてディッシング（層間絶縁膜の凹み）が生じることを防止するために形成される。また、第２ダミー配線領域ＤＲ２は、コンタクトＣＬ２の周囲において、コンタトＣＬ２を取り囲むように形成されている。第２ダミー配線領域ＤＲ２は、コンタクトＣＬ２のオープン不良の発生を抑制するために形成されるものである。このような配置、及び役割のため、第２ダミー配線領域ＤＲ２は、第１ダミー配線領域ＤＲ１よりも平均面積が小さい。
第２ダミー配線領域ＤＲ２は、それ単独で１つまたは複数のコンタクトＣＬ２を取り囲む平面形状を有していても良い。また、複数の独立した第２ダミー配線領域ＤＲ２により、１つ又は複数のコンタクトＣＬ２を取り囲むような平面形状を有していてもよい。一例として、第２ダミー配線領域ＤＲ２は、図５に示すように、１つのコンタクトＣＬ２を取り囲む、中心部に開口を有する矩形形状を有するものとすることができる。
図６は、メモリセルアレイ１が形成されるメモリ領域ＡＲ１と、そのメモリ領域ＡＲ１から延びるビット線ＢＬ及びワード線ＷＬを引き回す配線領域ＡＲ２の平面図である。図６は、特にビット線ＢＬの配線領域ＡＲ２におけるレイアウトのみを示している。図５では図示を省略しているが、ワード線ＷＬも、この図５におけるＸ方向に同様に延びている。
図６に示すように、奇数番目のビット線ＢＬは、メモリセルアレイ１の一方側から配線領域ＡＲ２２に引き出され、図６のＹ方向に沿って延びている。図示は省略しているが、偶数番目のビット線ＢＬは、メモリセルアレイ１の反対側から配線領域ＡＲ２に引き出され、同じく図６のＹ方向に沿って延びている。
ビット線ＢＬ１は、その側面の一部に形成され、Ｘ方向に突出するフック部ＢＬｂを備えている。このフック部ＢＬｂは、積層方向（Ｚ方向）に延びるコンタクトＣＬ１と接触させるために設けられている。図６では２つのビット線ＢＬのフック部ＢＬｂのみを図示しているが、他のビット線ＢＬも同様のフック部ＢＬｂを有している。また、図６では図示は省略するが、ワード線ＷＬもその側面の一部に形成されＹ方向に突出するフック部ＷＬｂを備えている。
図７は、図６のメモリセルメモリ領域ＡＲ１及び配線領域ＡＲ２の概略断面図である。この図７は、図の中心にメモリ領域ＡＲ１の断面図を示し、図７の右側はビット線ＢＬが形成される配線領域ＡＲ２の断面（Ｙ軸方向の断面）を示している。また、図７の左側は、ワード線ＷＬが形成される配線領域ＡＲ２の断面（Ｘ軸方向の断面）を示している。なお、図７では５本のワード線ＷＬ１〜５、及び４本のビット線ＢＬ１〜４が形成され、これらワード線ＷＬとビット線ＢＬの間に、８層のメモリセルアレイ（ＭＣ１〜８）が形成されている例を示している。
図７に示すように、メモリセルアレイ１は、半導体基板２１上に層間絶縁膜ＩＬを介して形成されたシリコン窒化膜２２上に形成されている。半導体基板２１上には、カラム制御回路２やロウ制御回路３を構成する転送トランジスタＴＴｒや、その他の回路の高耐圧のトランジスタが形成されている。なお、シリコン窒化膜２２は省略し、層間絶縁膜ＩＬ上に直接メモリセルアレイ１を形成してもよい。
図７の右側に示すように、ビット線ＢＬはＹ軸方向に延びるように形成され、更にＸ方向に突出するフック部ＢＬｂを備えている。このフック部ＢＬｂは、コンタクトＣＬ１１又はＣＬ１２に接続されている。この実施の形態では、コンタクトＣＬ１１及びＣＬ１２は積層方向に積層され、１つのコンタクトＣＬ１を形成している（連続コンタクト構造）。また、図６の左側に示すように、ワード線ＷＬはＸ軸方向に延びるように形成され、更にＹ方向に突出するフック部ＷＬｂを備えている。このフック部ＷＬｂは、コンタクトＣＬ１１又はＣＬ１２に接続されている。コンタクトＣＬ１は、シリコン窒化膜２２を貫通し、その下層のＭ１金属配線に接続される。Ｍ１金属配線は、その下層にコンタクトＣＬ０を形成され、そのコンタクトは前述のトランジスタＴＴｒに接続される。
次に、図８を参照して、第１ダミー配線領域ＤＲ１及び第２ダミー配線領域ＤＲ２の具体的な構成例を説明する。前述のように、第１ダミー配線領域ＤＲ１は、第１ダミー配線ＤＬ１（ＤＬ１１〜ＤＬ１４）、第２ダミー配線ＤＬ２（ＤＬ２１〜ＤＬ２５）及びそれらの交点に形成されたダミーセルＤＭＣを備えている。第１ダミー配線ＤＬ１１〜ＤＬ１４は、ビット線ＢＬ１〜ＢＬ４と同じ層に形成される。また、第２ダミー配線ＤＬ２１〜ＤＬ２５は、ワード線ＷＬと同じ層に形成される。
同様に、第２ダミー配線領域ＤＲ２は、第３ダミー配線ＤＬ３（ＤＬ３１〜ＤＬ３４）、第４ダミー配線ＤＬ４（ＤＬ４１〜ＤＬ４５）、及びその交点に形成されたダミーセルＤＭＣを備えている。第３ダミー配線ＤＬ３１〜ＤＬ３４は、ビット線ＢＬ１〜ＢＬ４と同じ層に形成される。また、第４ダミー配線ＤＬ４１〜ＤＬ４５は、ワード線ＷＬと同じ層に形成される。
図９は、第２ダミー配線領域ＤＲ２の平面形状の第１の例を示している。図９の例では、１つの第２ダミー配線領域ＤＲ２が、周辺領域ＰＡに形成される１つのコンタクトＣＬ２の周囲を取り囲む閉ループの矩形形状を有している。１つのコンタクトＣＬ２が、第２ダミー配線領域ＤＲ２の各々の閉ループの略中央に形成される。すなわち、図９のＸ方向の距離Ｄｘ、Ｙ方向の距離Ｄｙが略等しくなるようにコンタクトＣＬ２が第２ダミー配線領域ＤＲ２に対し形成される。このような配置が採用されることにより、コンタクト加工時に周囲の層間絶縁膜からの応力の影響を相殺し、オープン不良の発生を防止することができる。
図１０は、第２ダミー配線領域ＤＲ２の平面形状の第２の例を示している。図１０の第２の例では、１つの第２ダミー配線領域ＤＲ２が、周辺領域ＰＡに形成される１つのコンタクトＣＬ２の周囲を取り囲む閉ループの矩形形状を有している点で、第１の例と同様である。ただし、この図１０では、第２ダミー配線領域ＤＲ２は、矩形形状ではなく円環状とされている。この場合、コンタクトＣＬ２を、Ｘ方向、Ｙ方向だけでなく、３６０°全ての方向において、第２ダミー配線領域ＤＲ２までの距離を等しくすることができる。
図１１は、第２ダミー配線領域ＤＲ２の平面形状の第３の例を示している。図１１の第３の例は、複数（図１１では８個）の第２ダミー配線領域ＤＲ２（１）〜ＤＲ２（８）により１つのコンタクトＣＬ２を取り囲んでいる点において、第１及び第２の例と異なっている。図１１では、８個の第２ダミー配線領域ＤＲ２（１）〜ＤＲ２（８）が矩形状に配列されている。コンタクトＣＬ２は、この矩形部分の中央付近に配置され、図１１の距離ＤｘとＤｙが略等しくなるように配置される。
図１２は、第２ダミー配線領域ＤＲ２の平面形状の第４の例を示している。図１２の第４の例は、複数（図１１では８個）の第２ダミー配線領域ＤＲ２（１）〜ＤＲ２（８）により１つのコンタクトＣＬ２を取り囲んでいる点において、第３の例と共通している。ただし、図１２では、８個の第２ダミー配線領域ＤＲ２（１）〜ＤＲ２（８）が円環状に配列されている。図１１の場合、矩形部分の頂点にある第２ダミー配線領域ＤＲ２（２）、ＤＲ２（４）、ＤＲ２（６）、ＤＲ２（８）までの距離Ｄｘｙは、距離Ｄｘ、Ｄｙよりも若干大きくなるが、図１２では、コンタクトＣＬ２から８個の第２ダミー配線領域ＤＲ２（１）〜ＤＲ２（８）までの距離が全て等しい。この点において、コンタクトＣＬ２においてオープン不良が発生する確率は、図１１の例に比べ更に抑制されている。上下左右の４方向のみではなく、８方向の距離が全て等しいことから、コンタクトにかかる応力がどの方向に対しても均一化されるからである。
図１３は、第２ダミー配線領域ＤＲ２の平面形状の第５の例を示している。図１３の第５の例は、４個の長方形を有する第２ダミー配線領域ＤＲ２（１）〜ＤＲ２（４）により１つのコンタクトＣＬ２を取り囲んでいる。４個の第２ダミー配線領域ＤＲ２（１）〜ＤＲ２（４）は、コンタクトＣＬ２から見て０度方向、９０度方向、１８０度方向、２７０度方向に配置されている。コンタクトＣＬ２から第２ダミー配線領域ＤＲ２（１）又はＤＲ２（３）までの距離Ｄｘと、コンタクトＣＬ２から第２ダミー配線領域ＤＲ２（２）又はＤＲ２（４）までの距離Ｄｙが略等しくなるよう、コンタクトＣＬ２が配置されている。これにより、第１の例と同様の効果を奏することができる。図１４に示す第６の例は、第５の例の変形例であり、第２ダミー配線領域ＤＲ２（１）〜ＤＲ２（４）の形状を正方形形状としたものである。
図１５は、第２ダミー配線領域ＤＲ２の平面形状の第７の例を示している。図１５の第７の例は、１つの矩形状の第２ダミー配線領域ＤＲ２が、複数（図１５では４個）のコンタクトＣＬ２を取り囲む構造とされている。コンタクトＣＬ２から第２ダミー配線領域ＤＲ２までのＸ方向及びＹ方向の距離Ｄｘ、Ｄｙは、４個のコンタクトＣＬ２の全てについて略等しくなるよう、コンタクトＣＬ２が配置される。また、４個のコンタクトＣＬ２間の距離Ｄも、全て等しくなるような配置がとられる。これによっても、上記の例と同様の効果が期待できる。
以上、第２ダミー配線領域ＤＲ２の構成の様々な例を説明した。いずれの例の場合にも、複数ある第２ダミー配線領域ＤＲ２の面積の平均値は、複数ある第１ダミー配線領域ＤＲ１の面積の平均値よりも小さくされている。そして、このような単数又は複数の第２ダミー配線領域ＤＲ２が、１つまたは複数のコンタクトＣＬ２を取り囲むように形成されている。１つのコンタクトＣＬ２から第２ダミー配線領域ＤＲ２までの距離の条件が、複数のコンタクト間で略等しくされる。これにより、コンタクトＣＬ２のオープン不良が発生する可能性を少なくし、信頼性を高めることができる。なお、１つの半導体記憶装置において、上記７つの例の構造のうちのいくつかが混合して用いられていてもよいし、１つの例の構造のみが用いられていてもよい。例えば、図９の構造例が少なくとも１つのコンタクトＣＬ２について採用され、その他においては別の構造例が採用されていてもよい。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ。

Claims (6)

  1. 第１方向に沿って伸びる複数の第１配線と、
    前記第１方向と交差する第２方向に沿って伸びる複数の第２配線と、
    前記第１配線及び前記第２配線の交差部で両配線間に接続されたメモリセルを配列してなるメモリセルアレイと、
    前記メモリセルアレイの周囲の周辺領域において前記第１配線及び前記第２配線と同一の層に形成される第１ダミー配線及び第２ダミー配線により構成される複数の第１ダミー配線領域と、
    前記周辺領域において前記第１方向及び前記第２方向に対し垂直な第３方向に延びるように形成されるコンタクトと、
    前記コンタクトの周囲に形成され前記第１配線及び前記第２配線と同一の層に形成される第３ダミー配線及び第４ダミー配線により構成される複数の第２ダミー配線領域と
    を備え、
    複数の前記第２ダミー配線領域の面積の平均値は、複数の前記第１ダミー配線領域の面積の平均値よりも小さく、
    複数の前記第２ダミー配線領域が、前記コンタクトの周囲を取り囲むように形成され、
    １つの前記コンタクトから複数の前記ダミー配線領域までの距離は互いに略等しくされていることを特徴とする半導体記憶装置。
  2. 第１方向に沿って伸びる複数の第１配線と、
    前記第１方向と交差する第２方向に沿って伸びる複数の第２配線と、
    前記第１配線及び前記第２配線の交差部で両配線間に接続されたメモリセルを配列してなるメモリセルアレイと、
    前記メモリセルアレイの周囲の周辺領域において前記第１配線及び前記第２配線と同一の層に形成される第１ダミー配線及び第２ダミー配線により構成される複数の第１ダミー配線領域と、
    前記周辺領域において前記第１方向及び前記第２方向に対し垂直な第３方向に延びるように形成されるコンタクトと、
    前記コンタクトの周囲に形成され前記第１配線及び前記第２配線と同一の層に形成される第３ダミー配線及び第４ダミー配線により構成される複数の第２ダミー配線領域と
    を備え、
    複数の前記第２ダミー配線領域の面積の平均値は、複数の前記第１ダミー配線領域の面積の平均値よりも小さい
    ことを特徴とする半導体記憶装置。
  3. 第１方向に沿って伸びる複数の第１配線と、
    前記第１方向と交差する第２方向に沿って伸びる複数の第２配線と、
    前記第１配線及び前記第２配線の交差部で両配線間に接続されたメモリセルを配列してなるメモリセルアレイと、
    前記メモリセルアレイの周囲の周辺領域において前記第１配線及び前記第２配線と同一の層に形成される第１ダミー配線及び第２ダミー配線により構成される複数の第１ダミー配線領域と、
    前記周辺領域において前記第１方向及び前記第２方向に対し垂直な第３方向に延びるように形成されるコンタクトと、
    前記コンタクトの周囲に形成され、前記コンタクトの周囲を閉ループ状に取り囲む形状を有し、前記第１配線及び前記第２配線と同一の層に形成される第３ダミー配線及び第４ダミー配線により構成される第２ダミー配線領域と
    を備え、
    前記第２ダミー配線領域の面積は、前記第１ダミー配線領域の面積よりも小さい
    ことを特徴とする半導体記憶装置。
  4. 閉ループ状の前記第２ダミー配線領域が、１つの前記コンタクトを囲うように形成された請求項３記載の半導体記憶装置。
  5. 閉ループ状の前記第２ダミー配線領域が、複数の前記コンタクトを囲うように形成された請求項３記載の半導体記憶装置。
  6. 複数の前記第２ダミー配線領域が、前記コンタクトの周囲を取り囲むように形成される請求項２記載の半導体記憶装置。
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