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Description
本発明は、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する不揮発性記憶装置に関するものである。
近年、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化型素子とは、電気的信号に応じて抵抗値の変化が生じる性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。
また、抵抗変化型素子を用いたメモリセルについて、その1つにいわゆるクロスポイント構造が用いられる。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。
特許文献1では、双方向性を有する可変抵抗体をメモリセルとして用いた不揮発性記憶装置が示されている。その中で、非選択セルに流れるいわゆる漏れ電流を低減することを目的として、メモリセルのダイオードに双方向非線形素子として例えばバリスタを用いることが開示されている。また、クロスポイント構造についても開示されている。
特許文献2では、多層構造を有する3次元クロスポイント型可変抵抗メモリアレイを備えた不揮発性記憶装置が示されている。
非特許文献1では、可変抵抗膜と単方向ダイオードとを組み合わせたメモリセル構造が開示されている。また、多層構造についても開示されている。
特許文献3では、多結晶シリコンダイオードを有し、単極性の書換え可能可変抵抗メモリ素子(RRAM)を備えるメモリセルを用いた、三次元構造を有する不揮発性メモリが開示されている。
特許文献4では、双極性書換え可能可変抵抗メモリ素子とツェナーダイオードとからなるメモリセルを用いた、多層メモリ構造が開示されている。
特許文献5では、記憶素子と単方向制御素子で構成されたメモリセルを用いた、多層メモリ構造が開示されている。
I. G. Baek、外、「Multi-layer Cross-point Binary Oxide Resistive Memory(OxRRAM) for Post-NAND Storage Application」、IEDM2005(IEEE international ELECTRON DEVICES meeting 2005)、769-772、Session 31(Fig.7、Fig.11)、2005年12月5日
メモリセルアレイの設計に対して、相矛盾する2つの要求がある。アレイ単位はできるだけ大きくしたいという要求と、アレイ単位はできるだけ小さくしたいという要求である。すなわち、チップ面積を小さくするためには、アレイ単位をなるべく大きくして周辺回路の面積を小さくすることが望まれる。一方、非選択メモリセルの漏れ電流を低減するためには、アレイ単位はなるべく小さくすることが好ましい。また、アレイ単位を小さくすることによって、高速化、低消費電力化や冗長救済の効率化などが可能になる。
また、クロスポイント構造では、非選択メモリセルの漏れ電流を低減することが、読み出し動作や書き込み動作において重要課題となる。特に、例えば、正電圧印加による高抵抗状態化、負電圧印加による低抵抗状態化のような双方向電圧印加によって抵抗変化が生じる双方向型抵抗変化素子の場合、単方向型抵抗変化素子の場合に通常行われる逆バイアス印加による積極的な漏れ電流の低減方法を採ることができない。このため、特定の動作バイアス条件における双方向ダイオードのON/OFF特性に依存して漏れ電流量が決まることになり、これに基づいて必然的にアレイサイズが定まることになる。現状予想されるダイオード特性から判断すると、アレイサイズは相当小さくする必要があり、したがって、メモリセルアレイを多分割することが必要となる。ところが、ただ単にメモリセルアレイを多分割すると、レイアウト面積が大幅に増大してしまうことになり、好ましくない。
前記の問題に鑑み、本発明は、抵抗変化型素子を用いた不揮発性記憶装置について、非選択メモリセルの漏れ電流を十分に低減できるよう、アレイサイズが小さく、かつ、レイアウト面積が増大しない構造を実現することを目的とする。
本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置として、基板と、前記基板の上に形成されており、複数の前記メモリセルが配置されたメモリセルアレイとを備え、前記メモリセルアレイにおいて、前記各メモリセルは、X方向に延びた複数のビット線と、Y方向に延びた複数のワード線との交点位置に、それぞれ、当該ビット線と当該ワード線とに挟まれて形成されており、前記メモリセルは、X方向の配置ピッチ(L1+S1:L1はワード線の配線幅、S1はワード線の配線間隔)が、Y方向の配置ピッチ(L2+S2:L2はビット線の配線幅、S2はビット線の配線間隔)と異なっているものである。
本発明によると、メモリセルアレイが多分割された抵抗変化型不揮発性記憶装置を、小さなレイアウト面積で、実現することができる。
以下、本発明の実施形態について、図面を参照して詳細に説明する。
図1(a)は本実施形態におけるメモリセル(クロスポイントメモリセル)の回路図である。図1(a)に示すように、本実施形態では、双方向型メモリセルを前提とする。双方向型メモリセルは、抵抗変化が双方向において生じる抵抗変化型素子1と、この抵抗変化型素子1に直列に接続された双方向ダイオード素子2とによって構成されている。抵抗変化型素子1は、低抵抗状態と高抵抗状態とになり得るものであり、電気的信号に基づいて可逆的に抵抗値が変化することにより情報を記憶することができる。すなわち、低抵抗状態のときに印加電圧が所定の第1の電圧を越えたとき、高抵抗状態に変化し、高抵抗状態のときに第1の電圧印加方向とは反対方向への印加電圧が所定の第2の電圧を越えたとき、低抵抗状態に変化する双方向性を有する。双方向ダイオード素子2は、印加電圧に対して非線形な電流特性を有し、かつ双方向に電流が流れる双方向性を有する。
図19に双方向ダイオード素子の電圧−電流特性の一例を示す。It(>0)は閾値電圧を決定する所定の電流、V1は第1の閾値電圧、V2は第2の閾値電圧を表す。図19に示すように、この特性は非線形であって、電圧VがV2<V<V1を満たす領域では、抵抗が大きく実質的に電流が流れない。このとき、−It<I<Itを満たしている。一方、電圧VがV≦V2またはV1≦Vを満たす領域では、急激に抵抗値が低下して大きな電流が流れるようになる。このとき、V1≦Vを満たす領域においてIt≦Iとなり、V≦V2を満たす領域においてI≦−Itとなっている。
ここで、閾値電圧は、所定の電流が流れるときの電圧を意味する。ここでの所定の電流とは、閾値電圧を決定するために任意に決めうる値であり、ダイオードが制御する素子の特性や、ダイオードの特性によって決まる。通常は、実質的に電流が流れない状態から大きな電流が流れる状態へ切り替わった時点の電流として、閾値電流を決定する。
なお、図19では、正電圧時の電流の大きさと負電圧時の電流の大きさが原点対称に記載されているが、これらは必ずしも対称である必要はない。例えば|V1|<|V2|であったり、|V2|<|V1|であってもよい。
また、ビット線とワード線との間に設けられた双方向型メモリセルによって、1ビットの記憶素子が実現される。
なお、本発明に係る構成は、図1(b)に示すような単方向型メモリセルや、図1(c)に示すような抵抗変化型素子のみで構成したダイオードレスメモリセルを採用することも可能である。
図2はメモリセルを含む立体構造を示す概念図である。図2(a)はいわゆる単層クロスポイントメモリセルの立体構造であり、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、メモリセルMCが構成されている。図2(b)はいわゆる多層クロスポイントメモリセルの立体構造であり、図2(a)の単層クロスポイントメモリセルが積み重ねられた構造になっている。
図3(a)は本実施形態におけるメモリセルの断面構造の一例である。図3(a)において、下部配線11および上部配線12は、一方がビット線であり、他方がワード線である。そして、下部配線11と上部配線12との間に、下部電極13、ダイオード素子14(双方向ダイオード素子2に相当)、内部電極15、TaO膜16(抵抗変化型素子1に相当)、および上部電極17が、順に形成されている。なお、TaO膜16に関しては、タンタル酸化物をTaOxと表した場合に、0<x<2.5であることが少なくとも必要である。特に、本実施形態におけるTaOx膜は、0.8≦x≦1.9であることが望ましい。
図3(b)は本実施形態におけるメモリセルの断面構造の他の例であり、TaO膜が2層構造になったものである。すなわち、TaO膜16に代えて、第1のTaO酸化物層(TaOx)16aと第2のTaO酸化物層(TaOy)16bが形成されている。ここで、0<x<2.5、およびx<yを満足することが好ましい。より好適には、第2のTaO酸化物層(TaOy)16bが上部電極17に接しており、膜厚が1nm以上8nm以下であり、かつ、0.8≦x≦1.9および2.1≦y<2.5を満足することが好ましい。
図3(c)および(d)は本実施形態におけるメモリセルの断面構造の他の例である。図3(c)では、内部電極15が省かれており、図3(d)では、さらに下部電極13および上部電極17が省かれ、下部配線11、上部配線12が各々下部電極、上部電極も兼用している。また、図3(e)は図1(c)のダイオードレスメモリセルの断面構造の一例である。なお、図3(c),(d)および(e)においても、図3(b)と同様に、TaO膜16を2層構造にすることも可能である。なお、図3は、ダイオード素子の上に抵抗変化型素子を配置する構造で示しているが、抵抗変化型素子の上にダイオード素子を配置する構成にしてもよい。
図4は本実施形態におけるメモリセルの電流−電圧の関係を示すグラフである。図4のグラフは図1(a)の回路図に対応する。図4において、横軸はビット線−ワード線間にかかる電圧、縦軸はメモリセルに流れる電流である。また、「LRセル」はメモリセルが低抵抗状態である場合、「HRセル」はメモリセルが高抵抗状態である場合を表す。図4に示すように、いまメモリセルが低抵抗状態である(LRセル)ものとすると、電圧が上昇して「2V」程度を超えたとき、電流が大きく増加する。電圧がさらに上昇して「4V」に近くなったとき、メモリセルの抵抗値が変化して高抵抗状態になり(HRセル)、電流が大きく減少する。一方、電圧が低下して「−4V」程度を下回ったとき、メモリセルの抵抗値が変化して低抵抗状態になり(LRセル)、電流が大きく増加する。このように、抵抗変化が双方向において生じる。
図5は本実施形態に係る抵抗変化型不揮発性記憶装置におけるメモリセルアレイの構成を示す回路図である。図5において、ビット線が延びる方向をX方向、ワード線が延びる方向をY方向、ビット線やワード線の層が重なる方向をZ方向としている。
図5において、ビット線BLはX方向に延び、複数の層(図5では5層)に形成されており、ワード線WLはY方向に延び、ビット線の間の各層(図5では4層)に形成されている。そして、メモリセルアレイ100において、ビット線BLとワード線WLとの交点
位置に、各メモリセルMCが当該ビット線BLと当該ワード線WLとに挟まれて形成されている。なお、図の簡略化のために、メモリセルMCの一部およびワード線の一部については図示を省略している。
位置に、各メモリセルMCが当該ビット線BLと当該ワード線WLとに挟まれて形成されている。なお、図の簡略化のために、メモリセルMCの一部およびワード線の一部については図示を省略している。
そして、Z方向に揃った各層のビット線BL群毎に、ワード線WLとの間に形成されたメモリセルMCによって、基本アレイ面0〜3がそれぞれ構成されている。各基本アレイ面0〜3において、ワード線WLは共通である。図5の例では、各基本アレイ面0〜3において、メモリセルMCがX方向に32個、Z方向に8個、配置されている。またメモリセルアレイ100は、Y方向に並ぶ4個の基本アレイ面0〜3によって構成されている。ただし、基本アレイ面におけるメモリセルの個数や、Y方向に並ぶ基本アレイ面の個数は、これに限定されるものではない。
そして、各基本アレイ面0〜3において、偶数層のビット線BLが共通に接続されており(BL_e0〜BL_e3)、また、奇数層のビット線BLが共通に接続されている(BL_o0〜BL_o3)。
さらに、グローバルビット線GBL000〜GBL003がY方向に延びて形成されている。また、各基本アレイ面0〜3毎に、第1の選択スイッチ素子101〜104および第2の選択スイッチ素子111〜114がそれぞれ設けられている。図5では、第1の選択スイッチ素子101〜104および第2の選択スイッチ素子111〜114は、n型MOSトランジスタによって構成されているものとしている。
第1の選択スイッチ素子101〜104は、当該基本アレイ面に係るグローバルビット線GBL000〜GBL003と、当該基本アレイ面において共通に接続された偶数層のビット線BL_e0〜BL_e3との電気的な接続/非接続を、偶数層選択信号BLs_e0に従って切替制御する。第2の選択スイッチ素子111〜114は、当該基本アレイ面に係るグローバルビット線GBL000〜GBL003と、当該基本アレイ面において共通に接続された奇数層のビット線BL_o0〜BL_o3との電気的な接続/非接続を、奇数層選択信号BLs_o0に従って切替制御する。
この構成により、上述した多層クロスポイント構造が実現されている。加えて、ビット線BLとグローバルビット線GBLを用いた階層ビット線方式が実現されている。さらに、各基本アレイ面0〜3において、偶数層のビット線BLおよび奇数層のビット線BLをそれぞれ共通に接続することによって、階層ビット線方式を実現するための選択スイッチ素子の数を2個に減らすことができる。これにより、アレイサイズの小さなメモリセルアレイを、レイアウト面積を増大させることなく、実現することができる。
図6は1個の基本アレイ面を単層構造に展開した等価回路を示す図である。図6に示すように、メモリセルMCが32個ずつ8層分並んだ基本アレイ面は、メモリセルMCが128個ずつ2層分並んだアレイと等価となり、偶数層のビット線BLおよび奇数層のビット線BLをそれぞれ共通接続してもよいことが理解できる。
図7は図5のメモリセルアレイ100とその周辺回路を示す回路図である。図7において、グローバルビット線デコーダ/ドライバー122はグローバルビット線GBLを駆動制御する。サブビット線選択回路123はアドレス信号A0〜Axに応じて、偶数層選択信号BLs_e0および奇数層選択信号BLs_o0を制御する。ワード線デコーダ/ドライバー121は各ワード線WLを駆動制御する。
図8は抵抗変化型不揮発性記憶装置の主要部を示す回路図である。図8に示すように、実際の装置では、図5に示すメモリセルアレイ100が複数個配置されることによって、
メモリアレイ200が構成される。図8の例では、メモリセルアレイ100が(n+1)×16個、配置されている。ワード線デコーダ/ドライバー201は各ワード線WLを駆動制御し、グローバルビット線デコーダ/ドライバー202は各グローバルビット線GBLを駆動制御する。サブビット線選択回路203はアドレス信号A0〜Axに応じて、各メモリセルアレイ100に対する偶数層選択信号BLs_e0〜BLs_enおよび奇数層選択信号BLs_o0〜BLs_onを制御する。
メモリアレイ200が構成される。図8の例では、メモリセルアレイ100が(n+1)×16個、配置されている。ワード線デコーダ/ドライバー201は各ワード線WLを駆動制御し、グローバルビット線デコーダ/ドライバー202は各グローバルビット線GBLを駆動制御する。サブビット線選択回路203はアドレス信号A0〜Axに応じて、各メモリセルアレイ100に対する偶数層選択信号BLs_e0〜BLs_enおよび奇数層選択信号BLs_o0〜BLs_onを制御する。
図9は抵抗変化型不揮発性記憶装置の全体構成を示す回路図である。図9において、主要部300が図8に示す構成に相当している。
図9において、アドレス入力回路211は、消去サイクル、書込みサイクルまたは読出しサイクルの間、外部からのアドレス信号を一時的にラッチし、ラッチしたアドレス信号をサブビット線選択回路203、グローバルビット線デコーダ/ドライバー202、およびワード線デコーダ/ドライバー201へ出力する。制御回路212は、複数の入力信号を受けて、消去サイクル、書込みサイクル、読出しサイクル、およびスタンバイ時の状態を表す信号を、サブビット線選択回路203、グローバルビット線デコーダ/ドライバー202、ワード線デコーダ/ドライバー201、書込み回路214、およびデータ入出力回路215へそれぞれに相応した信号として出力する。また制御回路212は、消去サイクル、書込みサイクル、および読出しサイクル時の消去、書込み、または読出しパルス発生トリガー信号を書込みパルス発生回路213へ出力する。書込みパルス発生回路213は、消去サイクル、書込みサイクル、および読出しサイクル内の各消去、書込み、または読出し時間パルスを任意の期間(tp_E,tp_P,tp_R)発生し、グローバルビット線デコーダ/ドライバー202およびワード線デコーダ/ドライバー201へ出力する。
図10は図5等に示すメモリセルアレイの動作タイミング図である。メモリセルアレイの動作は、図10に示すように、消去サイクル、書込みサイクル、読み出しサイクルおよびスタンバイの4つに大きく分けられる。
まず書込みサイクルについて説明する。書込みサイクルでは、選択されたメモリセルの抵抗変化型素子が、高抵抗状態から低抵抗状態に、あるいは低抵抗状態から高抵抗状態に変化する。まず、選択されたグローバルビット線(図10ではGBL000)に、書込み電圧Vwが印加される。これ以外の非選択グローバルビット線には書込み電圧Vwは印加されない。また、ビット線選択信号(偶数層選択信号および奇数層選択信号)のうち、選択されたビット線選択信号(図10ではBLs_e0)が、電圧Vselに変化する。これ以外の非選択のビット線選択信号は変化しない。
図5において、偶数層選択信号BLs_e0が電圧Vselに変化したことによって、n型トランジスタである第1の選択スイッチ素子101〜104がオンする。そして、グローバルビット線GBL000に書込み電圧Vwが印加されているので、基本アレイ面0における共通に接続された偶数層ビット線BL_e0に電圧Vwが加わる。すなわち、ビット線BL_e0が選択ビット線となる。これ以外の非選択ビット線には電圧Vwは加わらない。
そして、選択ワード線(図10ではWL00000)の電圧をV0から0Vに変化させる。これ以外の非選択ワード線は電圧V0のままとする。これにより、選択ビット線BL_e0と選択ワード線WL00000との間に挟まれたメモリセルMCに電圧Vwが加わり、これにより、このメモリセルMCの抵抗値が変化する。
消去サイクルでは、基本的な動作は書込みサイクルと同様であるが、選択されたメモリ
セルMCに逆方向の電圧Veが加わる点が異なる。すなわち、選択グローバルビット線GBL000の電圧は0Vのままなので、ビット線選択信号BLs_e0が電圧Vselに変化したとき、選択ビット線BL_e0の電圧は0Vになる。一方、選択ワード線WL00000の電圧はV0から消去電圧Veに変化する。この結果、選択ビット線BL_e0と選択ワード線WL00000との間に挟まれたメモリセルMCに、書込みサイクルとは逆方向の電圧Veが加わり、これによって、このメモリセルMCの抵抗値が変化する。
セルMCに逆方向の電圧Veが加わる点が異なる。すなわち、選択グローバルビット線GBL000の電圧は0Vのままなので、ビット線選択信号BLs_e0が電圧Vselに変化したとき、選択ビット線BL_e0の電圧は0Vになる。一方、選択ワード線WL00000の電圧はV0から消去電圧Veに変化する。この結果、選択ビット線BL_e0と選択ワード線WL00000との間に挟まれたメモリセルMCに、書込みサイクルとは逆方向の電圧Veが加わり、これによって、このメモリセルMCの抵抗値が変化する。
読出しサイクルでは、基本的な動作は書込みサイクルと同様であるが、選択されたメモリセルMCに、書込み電圧Vwよりも小さい読み出し電圧(Vr−Vr0)が加わる点が異なる。すなわち、選択グローバルビット線GBL000の電圧は電圧Vrに変化するので、ビット線選択信号BLs_e0が電圧Vselに変化したとき、選択ビット線BL_e0の電圧はVrになる。一方、選択ワード線WL00000の電圧はV0からVr0に変化する。この結果、選択ビット線BL_e0と選択ワード線WL00000との間に挟まれたメモリセルMCに電圧(Vr−Vr0)が加わり、これによって、このメモリセルMCの抵抗変化型素子が高抵抗状態か低抵抗状態かの読み出しを行うことができる。
<メモリセルアレイの物理的構造>
図11は本実施形態に係るメモリセルアレイの物理的構造を示す図である。図11(a)は平面図であり、図11(b)は断面図である。図11(a)において、左右方向がビット線BLの延びるX方向、上下方向がワード線WLの延びるY方向であり、紙面に直交する方向がZ方向である。図11(b)において、左右方向がビット線BLの延びるX方向、上下方向がZ方向、紙面に直交する方向がワード線WLの延びるY方向である。
図11は本実施形態に係るメモリセルアレイの物理的構造を示す図である。図11(a)は平面図であり、図11(b)は断面図である。図11(a)において、左右方向がビット線BLの延びるX方向、上下方向がワード線WLの延びるY方向であり、紙面に直交する方向がZ方向である。図11(b)において、左右方向がビット線BLの延びるX方向、上下方向がZ方向、紙面に直交する方向がワード線WLの延びるY方向である。
図11に示す物理的構造では、基板3の上に、複数のメモリセルMCが配置されたメモリセルアレイが形成されている。そして、グローバルビット線GBL0〜GBL3は、最下層のビット線BLのさらに下層(第1配線層)において、Y方向に延びて形成されている。また、第1および第2の選択スイッチ素子はMOSFETによって構成されており、グローバルビット線GBL0〜GBL3のさらに下の、基板3に形成された拡散層105およびゲート106によって、構成されている。グローバルビット線GBL0〜GBL3と拡散層105とは、第1コンタクトを介して、接続されている。
また、各基本アレイ面0〜3において、偶数層の各ビット線BLは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト107を介して、共通に接続されている(BL_e0〜BL_e3)。同様に、奇数層の各ビット線BLは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト108を介して、共通に接続されている(BL_o0〜BL_o3)。そして、共通に接続された偶数層のビット線BL_e0〜BL_e3は、それぞれ、第3コンタクト(コンタクト131)を介して第2配線に接続されており、共通に接続された奇数層のビット線BL_o0〜BL_o3は、それぞれ、第3コンタクト(コンタクト132)を介して第2配線に接続されている。
第1および第2の選択スイッチ素子を構成する拡散層105は、第1コンタクト、第1配線および第2コンタクトを介して、第2配線に接続されている。そして第2配線によって、共通に接続された偶数層のビット線BL_e0〜BL_e3、および共通に接続された奇数層のビット線BL_o0〜BL_o3と、拡散層105とが電気的に接続されている。
図12および図13は図11に示す物理的構造を各層毎に分解した平面図である。図12および図13を用いて、本実施形態に係るメモリセルアレイの物理的構造をさらに詳細に説明する。
図12(a)は第1および第2の選択スイッチ素子を構成する拡散層およびゲートから第1コンタクトまでが形成された状態を示す図である。図12(a)に示すように、図5に示した第1の選択スイッチ素子101〜104および第2の選択スイッチ素子111〜114が、拡散層105およびゲート106からなるMOSFETによって構成されている。また、基本アレイ面0に係る第1および第2の選択スイッチ素子101,111を構成するMOSFETは、ソースまたはドレインとなる拡散領域の一方を共有し、MOSFETペアを構成している。同様に、基本アレイ面1に係る第1および第2の選択スイッチ素子102,112、基本アレイ面2に係る第1および第2の選択スイッチ素子103,113、および基本アレイ面3に係る第1および第2の選択スイッチ素子104,114もそれぞれ、拡散領域を共有し、MOSFETペアを構成している。
4個のMOSFETペアは、ゲート長方向がY方向に一致するように配置されており、かつ、X方向に並べられている。なお、MOSFETペアの個数は基本アレイ面の数に相当しており、基本アレイ面がn(nは2以上の整数)個のとき、MOSFETペアはn個並べられることになる。
また、4個のMOSFETペアは、第1の選択スイッチ素子101〜104を構成するMOSFETのゲートが互いに接続されているとともに、第2の選択スイッチ素子111〜114のゲートが互いに接続されており、偶数層選択ゲート106aと奇数層選択ゲート106bとが形成されている。偶数層選択ゲート106aには偶数層選択信号BLs_e0が与えられ、奇数層選択ゲート106bには奇数層選択信号BLs_o0が与えられる。
また、各MOSFETペアにおいて共有された拡散領域には、グローバルビット線GBL0〜GBL3と接続するための第1コンタクト(コンタクト141等)がそれぞれ形成されている。また、第1の選択スイッチ素子101〜104の他方の拡散領域には、共通に接続された偶数層のビット線BL_e0〜BL_e3と接続するための第1コンタクト(コンタクト142等)がそれぞれ形成されており、第2の選択スイッチ素子111〜114の他方の拡散領域には、共通に接続された奇数層のビット線BL_o0〜BL_o3と接続するための第1コンタクト(コンタクト143等)がそれぞれ形成されている。
図12(b)は図12(a)の構造上に、グローバルビット線を含む第1配線と第2コンタクトが形成された状態を示す図である。図12(b)に示すように、グローバルビット線GBL0〜GBL3はそれぞれ、Y方向に延びており、各MOSFETペアの共有化された拡散領域と第1コンタクト(コンタクト141等)によって接続されている。また、第1の選択スイッチ素子101〜104の他方の拡散領域と第1コンタクトを介して接続された配線(配線144等)が、設けられている。そしてこの配線に、共通に接続された偶数層のビット線BL_e0〜BL_e3と接続するための第2コンタクト(コンタクト145等)が形成されている。さらに、第2の選択スイッチ素子111〜114の他方の拡散領域と第1コンタクトを介して接続された配線(配線146等)が設けられている。そしてこの配線に、共通に接続された奇数層のビット線BL_o0〜BL_o3と接続するための第2コンタクト(コンタクト147等)が形成されている。
図12(c)は図12(b)の構造上に、第2配線と第3コンタクトが形成された状態を示す図である。この第2配線は、グローバルビット線GBLとメモリセルアレイとの間に設けられた配線層に形成されている。図12(c)に示すように、4個のコンタクト131が左端にY方向に並んで配置されており、また、別の4個のコンタクト132が右端にY方向に並んで配置されている。すなわち、各基本アレイ面0〜3において共通に接続された偶数層のビット線BL_e0〜BL_e3のコンタクト領域がY方向に並んで配置されているとともに、各基本アレイ面0〜3において共通に接続された奇数層のビット線
BL_o0〜BL_o3のコンタクト領域がY方向に並んで配置されている。また、図11(b)の断面図から分かるように、共通に接続されたビット線BLのコンタクトビアは、この配線層におけるコンタクト領域から、基板3に対して垂直方向に延びている。
BL_o0〜BL_o3のコンタクト領域がY方向に並んで配置されている。また、図11(b)の断面図から分かるように、共通に接続されたビット線BLのコンタクトビアは、この配線層におけるコンタクト領域から、基板3に対して垂直方向に延びている。
そして、コンタクト131と、第1の選択スイッチ素子101〜104の他方の拡散領域に接続されている第2コンタクト(コンタクト145等)とを接続するように、配線(配線148等)が設けられている。また、コンタクト132と、第2の選択スイッチ素子111〜114の他方の拡散領域に接続されている第2コンタクト(コンタクト147等)とを接続するように、配線(配線149等)が設けられている。これにより、コンタクト131はそれぞれ、第1の選択スイッチ素子101〜104の共有されていない方の拡散領域に接続されたことになり、コンタクト132はそれぞれ、第2の選択スイッチ素子111〜114の共有されていない方の拡散領域に接続されたことになる。
このように、グローバルビット線とメモリセルアレイとの間に配線層を設けて、共通接続されたビット線と選択スイッチ素子との電気的接続に、この配線層の配線を介在させることによって、選択スイッチ素子の配置がビット線コンタクト領域の配置に律束されることがなく、よって、自由度の高い配置やサイズ構成が可能になる。
図13(a)は図12(c)の構造上に形成された偶数層のビット線を示す図である。図13(a)に示すように、偶数層のビット線BLは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト107を介して共通に接続されており(BL_e0〜BL_e3)、さらに図12(c)に示したコンタクト131に接続されている。なお、図13(a)や他の平面図において、メモリセルMCは矩形で表されているが、実際の仕上がり寸法では円形状になる。
図13(b)は図12(c)の構造上に形成されたワード線を示す図である。また、図13(b)では、メモリセルMC1ビットのサイズ(ピッチ)を破線の矩形で示している。ここでは、X方向(ビット線方向)のピッチとY方向(ワード線方向)のピッチとが等しくなっている。
図13(c)は図12(c)の構造上に形成された奇数層のビット線を示す図である。図13(c)に示すように、奇数層のビット線BLは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト108を介して共通に接続されており(BL_o0〜BL_o3)、さらに図12(c)に示したコンタクト132に接続されている。
なお、上述した物理的構造を採用した場合、偶数層のビット線を接続するためのコンタクト107,131を設けるための領域、および、奇数層のビット線を接続するためのコンタクト108,132を設けるための領域の分だけ、レイアウト面積が増加する。いま、X方向におけるメモリセルピッチおよびビアピッチ(コンタクト領域の長さ)をともに0.48μmとする。この場合、例えばX方向におけるメモリセルの個数が32であるとき、コンタクト領域が占める割合は、
(0.48×2)/(0.48×32+0.48×2)=5.9%
となる。すなわち、X方向におけるメモリセルの個数が十分多い場合、レイアウト面積はさほど増加しない。
(0.48×2)/(0.48×32+0.48×2)=5.9%
となる。すなわち、X方向におけるメモリセルの個数が十分多い場合、レイアウト面積はさほど増加しない。
図14はメモリセル周辺の物理的構造の変形例を示す図であり、図13(b)の平面図をベースにして変更を加えたものである。
図14(a)の変形例では、ワード線WLの幅を図13(b)よりも広げており、ワード線WLの幅がビット線BLの幅よりも広くなっている。あるいは、ビット線WLの幅を
図13(b)よりも狭くしてもよい。ただし、ワード線WLおよびビット線BLのピッチは図13(b)から変わっておらず、よってメモリセルMCのサイズX,Yは変わっていない。
図13(b)よりも狭くしてもよい。ただし、ワード線WLおよびビット線BLのピッチは図13(b)から変わっておらず、よってメモリセルMCのサイズX,Yは変わっていない。
ワード線の幅を広くする理由は、ワード線の方がビット線よりも長いので、書込みや読出し時における電位降下をなるべく回避できるように、ワード線の抵抗値を下げるためである。一方、ビット線はワード線に比べて短いので、電位降下は生じにくい。このため、ビット線を細くし、セパレーションをできるだけ拡げることによって、製造時におけるパーティクルなどによる短絡欠陥による歩留り低下を防止することができる。
図14(a)の構成を実現する手段としては、まず、ワード線とビット線のマスク寸法を異なる値に設定する方法がある。または、製造プロセスにおいて、ワード線形成工程とビット線形成工程とでリソグラフィ条件を各々最適化する方法がある。リソグラフィ条件の最適化としては例えば、露光時間の長短を調整する、ワード線形成工程ではより高感度の露光装置を適用する、といった方法が考えられる。
図14(b)の変形例では、図14(a)と同様に、ワード線WLの幅をビット線BLよりも広くしている。加えて、ワード線WLのピッチを拡げている。このため、メモリセルMCのサイズが横長になっており、X方向のピッチがY方向のピッチよりも長くなっている。図14(b)の構成の目的および実現手段は、図14(a)と同様である。
図14(c)の変形例では、図14(b)に加えてさらに、メモリセルMC自体の形状を横長にしている。すなわち、メモリセルMCの形状が、X方向のサイズがY方向のサイズよりも大きい長方形になっている。ただし、実際の仕上がり形状は長円形になる。このように、メモリセルの面積を大きくすることによって、読み出し電流(特に抵抗変化型素子が低抵抗状態のときの読み出し電流)を大きくすることができるので、読み出し動作マージンを大きくとることができる。
図15もメモリセル周辺の物理的構造の変形例を示す図であり、図11(b)の断面図に変更を加えたものである。図15の変形例では、ビット線BLの厚さがワード線WLに比べて薄くなっている。図15の変形例は、上述したように、ビット線の抵抗はワード線に比べて高くすることが可能である点を踏まえたものである。これにより、メモリセルアレイ全体の高さを低く抑えることが可能になる。特に、多層化した場合の平坦性を確保しやすくなり、リソグラフィ工程などの微細加工が容易になる。また、ビット線の寄生容量を低減することもできる。
図15の構成を実現する手段としては、ビット線層の膜厚をワード線層に比べ単純に薄く形成する手段以外に、例えば、ビット線の材料をワード線の材料と異なる物にすることが考えられる。例えば、ワード線はアルミ、銅などで形成し、ビット線はタングステン、TaやTaNなどの薄膜導電材料で形成すればよい。なお、図14や図15に示す変形例は、本実施形態の多層の階層ビット線を採用したクロスポイント構造のメモリセルに限らず、単層構造の階層ビット線や、通常のクロスポイント型メモリセルにも適用してもよく、同様の効果が期待できる。
本実施形態におけるメモリセルアレイの物理的構造では、第1および第2の選択スイッチ素子となるMOSFETが、ビット線およびワード線のさらに下層に形成されている。このとき、形成されたMOSFETの領域は、Z方向に見たとき(XY平面で見たとき)、ビット線とワード線とが交差しメモリセルが配置される領域からはみ出ていないことが好ましい。すなわち、階層ビット線方式を実現するための第1および第2の選択スイッチ素子が、メモリセルアレイの面積を律速しないようにする。しかも、このようなMOSF
ETのレイアウトを、メモリセルのピッチ(配線ピッチ)を拡げることなく、実現することが好ましい。この方法について、図16を用いて説明する。
ETのレイアウトを、メモリセルのピッチ(配線ピッチ)を拡げることなく、実現することが好ましい。この方法について、図16を用いて説明する。
図16(a)に示すように、まず、第1の選択スイッチ素子を構成する偶数層選択用トランジスタと第2の選択スイッチ素子を構成する奇数層選択用トランジスタとをペアにし、ソース・ドレインの一方を共有させることを前提にする(図12(a)に示すMOSFETペアに相当)。ペアになったトランジスタのY方向の寸法をYtrとする。寸法Ytrは、デザインルールやトランジスタの耐圧仕様等に基づいて定まる。また、ビット線BLの配線ピッチ(メモリセルのY方向ピッチ)をYmとする。Ym=L(配線幅)+S(配線間隔)である。また、ワード線WLの配線ピッチをXkとする。
ここで、Ytr≦4×Ymが成り立つとき、ビット線を4本配置するものとする。すなわち、基本アレイ面を4個設ける。このとき、奇数層選択用トランジスタと偶数層選択用トランジスタは、それぞれ4個ずつ必要になる。奇数層選択用トランジスタと偶数層選択用トランジスタのペアをX方向に4組並べたときの寸法をXtrとする。寸法Xtrは、デザインルールやトランジスタの電流仕様等に基づいて定まる。そして、ワード線が占めるX方向の範囲をXmとすると、Xm>Xtrとなるようにワード線の本数を定める。図11の物理的構造では、XY平面で見たときのワード線WLの本数は32としている。
また、図16(b)は、4×Ym<Ytr≦8×Ymが成り立つ場合を示している。図16(b)の例では、ビット線を8本配置し、基本アレイ面を8個設けるものとしている。また、奇数層選択用トランジスタと偶数層選択用トランジスタのペアをX方向に8組並べて、このときの寸法XtrよりもXmが大きくなるように、ワード線の本数を定める。
なお、図16の場合以外でも、例えば、Ytr≦6×Ymが成り立つ場合には、ビット線を6本配置し、基本アレイ面を6個設けて、奇数層選択用トランジスタと偶数層選択用トランジスタのペアをX方向に6組配置すればよい。また、8×Ym<Ytr≦16×Ymが成り立つ場合には、上と同様の考え方で、ビット線を16本配置し、基本アレイ面を16個設けて、奇数層選択用トランジスタと偶数層選択用トランジスタのペアをX方向に16組配置すればよい。
一般的には、XY平面で見たとき、ビット線の本数(基本アレイ面の数に相当)をn、ワード線の本数をkとすると、
Ytr≦n×Ym、Xtr≦Xm=k×Xk
を満たすことが好ましい。この場合、第1および第2の選択スイッチ素子を構成するトランジスタの領域が、メモリセルが配置される領域からはみ出ることがない。したがって、階層ビット線方式を実現するための第1および第2の選択スイッチ素子を、メモリセルアレイのレイアウト面積を増大させることなく配置することができる。
Ytr≦n×Ym、Xtr≦Xm=k×Xk
を満たすことが好ましい。この場合、第1および第2の選択スイッチ素子を構成するトランジスタの領域が、メモリセルが配置される領域からはみ出ることがない。したがって、階層ビット線方式を実現するための第1および第2の選択スイッチ素子を、メモリセルアレイのレイアウト面積を増大させることなく配置することができる。
本願発明者らは、多層型の階層ビット線の構造を考えるに当たって、以下の点に注目した。
第1点目として、ワード線またはビット線の上下層(Z方向)の両側にメモリセルを配置する構成が、製造工程削減の観点から望ましいと考えた。つまり、交互に積み重ねられたワード線とビット線の全ての交差点にメモリセルを配した場合は、Z方向のメモリセル数に対して、ワード線やビット線の本数を最小にできるというメリットがある。ただし、このような多層構造において各層全てのビット線を共通接続した場合、1本のワード線選択に対して、2個のメモリセルが選択されることになる。
本発明では、1本のワード線選択に対して1個のメモリセルを選択できるように、ビッ
ト線を偶数層と奇数層とに分けて共通接続し、さらに、選択スイッチ素子をそれぞれに設けて、偶数層と奇数層の何れかが選択できるようにした。すなわち、図6の左側に示したような構成を基本アレイ面の構成としている。また、複数の基本アレイ面を束ねたレイアウトのXY形状を、その下層に配置した選択スイッチ素子を含めて矩形としている。このようなレイアウトを単純に配列することにより、メモリを容易に構成することができる。
ト線を偶数層と奇数層とに分けて共通接続し、さらに、選択スイッチ素子をそれぞれに設けて、偶数層と奇数層の何れかが選択できるようにした。すなわち、図6の左側に示したような構成を基本アレイ面の構成としている。また、複数の基本アレイ面を束ねたレイアウトのXY形状を、その下層に配置した選択スイッチ素子を含めて矩形としている。このようなレイアウトを単純に配列することにより、メモリを容易に構成することができる。
第2点目として、偶数層と奇数層に対する選択スイッチ素子のレイアウト配置方法を検討した。すなわち、1つの基本アレイ面に対して2個の選択スイッチ素子が必要になるが、メモリセルアレイのレイアウトサイズは、選択スイッチ素子の配置サイズで定まるのではなく、基本アレイ面自体の配置サイズで決まるようにすることが望ましい。したがって、複数の基本アレイ面をY方向に配置し、これらの基本アレイ面に対応する複数の選択スイッチ素子を、その下の領域に全て収まる様に配置する、という方法が極めて有効である。
第3点目として、さらに、複数の基本アレイ面の下の領域にこれらに対応する複数の選択スイッチ素子を全て配置する場合の、配置構成について検討した。
図5に示す構成において、第1の選択スイッチ素子101〜104と第2の選択スイッチ素子111〜114を、関連する複数の基本アレイ面0〜3の下に配置し、なおかつ少ない配線層でビット線との接続を実現することを考える。図8から分かるように、複数の基本アレイ面(図5では4つ)をまとめたブロック100に対して、X方向の偶/奇数層
選択信号は、X方向に並んだブロック100で共通接続されている。ここで、偶/奇数層
選択信号は選択スイッチ素子のゲートに接続されるので、ゲートのポリシリコン配線をX方向に配線し、ブロック内外のトランジスタのゲートをポリシリコン配線のみで接続する構成が、配線層数を減らすのに効果的である。
選択信号は、X方向に並んだブロック100で共通接続されている。ここで、偶/奇数層
選択信号は選択スイッチ素子のゲートに接続されるので、ゲートのポリシリコン配線をX方向に配線し、ブロック内外のトランジスタのゲートをポリシリコン配線のみで接続する構成が、配線層数を減らすのに効果的である。
この考えに従い、図12(a)に示すように、第1の選択スイッチ素子101〜104を構成するMOSFETのゲート幅方向をX方向に揃え、ポリシリコンゲートの位置を合わせて互いに接続し、偶数層選択ゲート106aを形成している。同様に、第2の選択スイッチ素子111〜114を構成するMOSFETのゲート幅方向をX方向に揃え、ポリシリコンゲートの位置を合わせて互いに接続し、奇数層選択ゲート106bを形成している。そして、第1の選択スイッチ素子101〜104を構成するMOSFETと第2の選択スイッチ素子111〜114を構成するMOSFETとで、それぞれ、ゲート長方向がY方向であるMOSFETペアを構成し、各MOSFETペアは拡散領域を共有するようにしている。
また、このレイアウト構成の場合、選択スイッチ素子を構成するMOSFETのゲート幅方向は、メモリセルアレイのビット線と同一方向である。このため、基本アレイ面の同一ビット線上のビット数を増やすことによって、各選択スイッチ素子のゲート幅をメモリセルアレイからはみ出すことなく拡大することができる。すなわち、選択スイッチ素子のゲート幅の自由度は高い。
一方、図16を用いて説明したように、ペアになった選択スイッチ素子のY方向(ゲート長方向)の寸法Ytrは、選択スイッチ素子を構成するMOSFETのデザインルールや耐圧仕様等に基づいて定まる。すなわち、メモリセルアレイのY方向の寸法がYtr以上となるように基本アレイ面の数を調整することによって、選択スイッチ素子がY方向においてメモリセルアレイからはみ出さないようにすることが可能である。
このように、メモリセルアレイ下の選択スイッチ素子のX方向(ゲート幅方向)のサイズは自由に設定することが可能であり、かつ、Y方向(ゲート長方向)の自由度も持ち合
わせている。これにより、選択スイッチ素子のトランジスタの種類やゲート幅サイズの変更にも対応可能であり、あらゆるプロセスへの柔軟な対応が可能になるとともに、選択スイッチ素子として必要なトランジスタ能力を確実に得ることができる。
わせている。これにより、選択スイッチ素子のトランジスタの種類やゲート幅サイズの変更にも対応可能であり、あらゆるプロセスへの柔軟な対応が可能になるとともに、選択スイッチ素子として必要なトランジスタ能力を確実に得ることができる。
次に、本発明のメモリアレイ構成について、特にグローバルビット線の向きに注目して、その効果を説明する。
本発明のメモリアレイの構成例は、図5および図8に示すように、グローバルビット線GBLの向きがビット線BLの向きと直交(ワード線WLの向きと同じ)することを特徴の1つとしている。この理由は、複数のメモリセルを同時に選択したときに、グローバルビット線GBLまたはワード線WLに電流が集中しないように配慮したことによる。
つまり、図8の構成において、16ビットアクセス(各ブロック1ビット)を行う場合、1本のビット線選択信号(偶数/奇数区別も含めて)を選択したとき、このビット線選択信号と関係するブロック0〜ブロック15の16ブロックが選択される。各ブロックでは、選択された1本のワード線と1本のグローバルビット線とによって1つのメモリセルが選択される。したがって、ブロック毎に1ビット、計16ビットが、独立したワード線とグローバルビット線とによってアクセスされる。
本メモリセルは抵抗変化型素子にて構成されるため、アクセスされる間は電流が流れ続け、特に消去や書込み時はその性質上、多くの電流が流れる。本発明の構成では、グローバルビット線デコーダ/ドライバー202からワード線デコーダ/ドライバー201までの電流経路上で選択メモリセルは1つである。このため、選択線を駆動するドライバーの能力は1つのメモリセルを考慮して設計すれば良く、また、配線の電圧降下を最小限に抑えられるという効果がある。また、図8では16ビット同時アクセスを想定してブロックをY方向に16列配置したが、本発明の構成によると、例えば32ビット同時アクセスの場合はブロックをY方向に32列配置し、64ビット同時アクセスの場合はブロックをY方向に64列配置し、というように、ブロック列を増やすことによって、各ビットの特性を損ねること無く、同時アクセスビット数を容易に増やすことができる。
一方、もし、グローバルビット線がビット線と同一方向であった場合、同時アクセスするビット数に比例して、選択した1本のビット線に流れる電流が増加する。このため、ビット線ドライバーの能力不足や、ビット線ドライバーに近いビットと遠いビットとでメモリセルに掛かる電圧が大きく異なることによりメモリセル特性が大きく異なる、といった弊害が起こる。特に、書き込み時の影響が大きい。
したがって、本発明の構成は、多ビット同時アクセスを容易にし、各選択ドライバーは1ビットのメモリセルのみを担うので、常に安定的なメモリセル特性が得られる、という効果が得られる。
さらに、選択スイッチ素子のレイアウト配置に関しても、グローバルビット線GBLの向きがビット線BLの向きと直交することによって、接続が容易になる。すなわち、図12(b)に示すように、ビット線選択信号線をゲート配線としてX方向に形成され、各グローバルビット線GBLは各選択スイッチ素子の上層Y方向に形成され、拡散層にコンタクト141によって接続することで、配線接続が容易に実現できる。
図17および図18は本実施形態の効果を示すための図であり、本実施形態によってビット線の漏れ電流が低減されることを示すグラフである。図17は本実施形態の構成を採用しない場合の大きなメモリアレイ(4k×4kビット)における電流−電圧特性、図18は本実施形態の構成を採用した場合の小さなメモリアレイ(32×4kビット)におけ
る電流−電圧特性である。また図17および図18において、選択したメモリセルから流れる電流値を破線で示している。
る電流−電圧特性である。また図17および図18において、選択したメモリセルから流れる電流値を破線で示している。
図17に示すように、大きなメモリアレイの場合、非選択メモリセルからの漏れ電流が選択メモリセルの電流を上回ってしまう。これに対して図18に示すように、本実施形態の構成によってアレイサイズを小さくした場合、非選択メモリセルからの漏れ電流が格段に小さくなる。これにより、選択メモリセルの電流を確実に検出することができる。
以上説明したように、本発明では、メモリセルアレイが多分割された抵抗変化型不揮発性記憶装置を、小さなレイアウト面積で実現することができるので、例えば、高集積かつ小面積のメモリを実現するのに有用である。
MC メモリセル
BL ビット線
WL ワード線
GBL グローバルビット線
BL_e0〜BL_e3 共通に接続された偶数層のビット線
BL_o0〜BL_o3 共通に接続された奇数層のビット線
BLs_e0 偶数層選択信号
BLs_o0 奇数層選択信号
1 抵抗変化型素子
2 ダイオード素子
3 基板
100 メモリセルアレイ
101〜104 第1の選択スイッチ素子
111〜114 第2の選択スイッチ素子
BL ビット線
WL ワード線
GBL グローバルビット線
BL_e0〜BL_e3 共通に接続された偶数層のビット線
BL_o0〜BL_o3 共通に接続された奇数層のビット線
BLs_e0 偶数層選択信号
BLs_o0 奇数層選択信号
1 抵抗変化型素子
2 ダイオード素子
3 基板
100 メモリセルアレイ
101〜104 第1の選択スイッチ素子
111〜114 第2の選択スイッチ素子
Claims (9)
- 電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置であって、
基板と、
前記基板の上に形成されており、複数の前記メモリセルが配置されたメモリセルアレイとを備え、
前記メモリセルアレイにおいて、
前記各メモリセルは、X方向に延びた複数のビット線と、Y方向に延びた複数のワード線との交点位置に、それぞれ、当該ビット線と当該ワード線とに挟まれて形成されており、
前記メモリセルは、X方向の配置ピッチ(L1+S1:L1はワード線の配線幅、S1はワード線の配線間隔)が、Y方向の配置ピッチ(L2+S2:L2はビット線の配線幅、S2はビット線の配線間隔)と異なっている
ことを特徴とする抵抗変化型不揮発性記憶装置。 - 前記メモリセルアレイにおいて、
X方向のメモリセル配置個数N1が、Y方向のメモリセル配置個数N2よりも小さく(N2>N1)、
前記メモリセルのX方向の配置ピッチ(L1+S1)は、Y方向の配置ピッチ(L2+S2)より大きい
ことを特徴とする請求項1に記載の抵抗変化型不揮発性記憶装置。 - 前記メモリセルにおいて、
ワード線の配線間隔S1は、ビット線の配線間隔S2と等しく、
ワード線の配線幅L1は、ビット線の配線幅L2より大きい
ことを特徴とする請求項2に記載の抵抗変化型不揮発性記憶装置。 - 前記メモリセルは、平面形状において、X方向のサイズがY方向のサイズよりも大きい
ことを特徴とする請求項3記載の抵抗変化型不揮発性記憶装置。 - 前記メモリセルの平面形状は、長方形または長円形である
ことを特徴とする請求項4記載の抵抗変化型不揮発性記憶装置。 - 前記メモリセルが有する抵抗変化型素子は、少なくとも、タンタル酸化物TaO x (ただし、0<x<2.5)を含むものである
ことを特徴とする請求項1に記載の抵抗変化型不揮発性記憶装置。 - 前記メモリセルが有する抵抗変化型素子は、TaO x で表現される組成を有する第1のタンタル酸化物層と、TaO y で表現される組成を有する第2のタンタル酸化物層とを少なくとも一部に有する積層構造であって、
前記TaO x と前記TaO y は、0≦x<2.5、およびx<yを満足するように構成されている
ことを特徴とする請求項1に記載の抵抗変化型不揮発性記憶装置。 - ビット線およびワード線は、それぞれ、複数の層に形成されており、
ビット線が形成された層とワード線が形成された層とは、交互に積層されており、
前記各メモリセルは、各層に形成されたビット線と各層に形成されたワード線との交点位置に、それぞれ、当該ビット線と当該ワード線とに挟まれて形成されている
ことを特徴とする請求項1記載の抵抗変化型不揮発性記憶装置。 - 層が重なる方向であるZ方向に揃ったビット線群毎に構成された、ワード線が共通の複数の基本アレイ面が、前記Y方向に並んで配置されており、
前記各基本アレイ面において、偶数層のビット線が共通に接続されており、かつ、奇数層のビット線が共通に接続されており、
前記抵抗変化型不揮発性記憶装置は、さらに、
グローバルビット線と、
前記各基本アレイ面毎に設けられた第1および第2の選択スイッチ素子とを備え、
前記第1の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された偶数層のビット線との電気的な接続/非接続を、偶数層選択信号に従って切替制御するものであり、
前記第2の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された奇数層のビット線との電気的な接続/非接続を、奇数層選択信号に従って切替制御するものである
ことを特徴とする請求項8記載の抵抗変化型不揮発性記憶装置。
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