JP4903919B1 - 抵抗変化型不揮発性記憶装置 - Google Patents

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Abstract

読出し回路の設計にマージンを設けることなく、メモリセルアレイのビット線およびワード線を、最小間隔で配線することを可能とする不揮発性記憶装置を提供する。複数の基本アレイ面のそれぞれは、当該基本アレイ面内の偶数層のビット線のみを互いに接続する第１のビア群と、当該基本アレイ面内の奇数層のビット線のみを互いに接続する第２のビア群とを有し、第１の基本アレイ面内の第１のビア群と、第１の基本アレイ面にＹ方向に隣接する第２の基本アレイ面内の第２のビア群とがＹ方向において互いに隣接し、かつ、第１の基本アレイ面内の第２のビア群と、第２の基本アレイ面内の第１のビア群とがＹ方向において互いに隣接し、第１の基本アレイ面の第１のビア群を第１の基本アレイ面に係る第１のグローバル線に接続するとき、第２の基本アレイ面の第２のビア群を第２の基本アレイ面に係る第２のグローバル線から切断する。
【選択図】図６

Description

本発明は、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置に関するものである。
近年、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。抵抗変化型素子とは、電気的信号に応じて抵抗値の変化が生じる性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。
また、抵抗変化型素子を用いたメモリセルについて、その１つにいわゆるクロスポイント構造が用いられる。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。従来、このようなクロスポイント構造の不揮発性記憶装置として、様々な形態が提案されている（特許文献１〜６、非特許文献１等）。
特許文献１では、双方向性を有する可変抵抗体をメモリセルとして用いた不揮発性記憶装置が示されている。その中で、非選択セルに流れるいわゆる漏れ電流を低減することを目的として、メモリセルのダイオードに双方向非線形素子として例えばバリスタを用いることが開示されている。また、クロスポイント構造についても開示されている。
特許文献２では、多層構造を有する３次元クロスポイント型可変抵抗メモリセルアレイを備えた不揮発性記憶装置が示されている。
非特許文献１では、可変抵抗膜と単方向ダイオードとを組み合わせたメモリセル構造が開示されている。また、多層構造についても開示されている。
特許文献３では、双極性電圧で書換え可能な可変抵抗メモリ素子とツェナーダイオードとからなるメモリセルを用いた、多層メモリ構造が開示されている。
特許文献４では、記憶素子と単方向制御素子で構成されたメモリセルを用いた、多層メモリ構造が開示されている。
特許文献５では、多結晶シリコンダイオードを有し、単極性電圧で書換え可能な可変抵抗メモリ素子（ＲＲＡＭ）を備えるメモリセルを用いた、三次元構造を有する不揮発性メモリが開示されている。特許文献５では図２２に示すように、同一アレイ面内の奇数層、偶数層のワード線を各々、異なる縦配線（tree trunk）に接続するというワード線構造が示されている。ここで、あるアレイ面の奇数層、偶数層のワード線はドライバ（driver）を介して各々、異なる駆動回路に接続されている。また、あるアレイ面において奇数層のワード線を選択するドライバ、偶数層のワード線を選択するドライバ、そのアレイ面に隣接するアレイ面において奇数層のワード線を選択するドライバ、偶数層のワード線を選択するドライバは各々、異なる制御信号で制御されている。なお特許文献５では、ワード線の場合が示されているが、ワード線ではなく、ビット線に適用することも可能であることは、容易に推測される。
特開２００６−２０３０９８号公報（図２，図５） 特開２００５−３１１３２２号公報（図４） 特表２００６−５１４３９３号公報 特開２００４−３１９４８号公報 特開２００７−１６５８７３号公報（図５、９） 国際公開第２００９／００１５３４号
I. G. Baek、他、「Multi-layer Cross-point Binary Oxide Resistive Memory(OxRRAM) for Post-NAND Storage Application」、IEDM2005(IEEE international ELECTRON DEVICES meeting 2005)、769-772、Session 31（Fig.7、Fig.11）、２００５年１２月５日
しかしながら、上記従来の不揮発性記憶装置は、集積回路として実現した場合に、そのレイアウト面積が大きくなり、高集積化が困難になるという問題がある。
たとえば、前記特許文献５で示される構造では、同一アレイ面内の奇数層のワード線を選択するドライバ（選択スイッチ）と偶数層のワード線を選択するドライバ（選択スイッチ）は各々、異なる制御信号で制御され、かつ異なる駆動回路に接続されている。また、あるアレイ面と、それに隣接するアレイ面のドライバ（選択スイッチ）は各々、異なる制御信号で制御され、かつ異なる駆動回路に接続されている。従って、２個のアレイ面に対しドライバ（選択スイッチ）は４個必要となる上、前記４個のドライバ（選択スイッチ）は各々、異なる駆動回路に接続する必要があり、ドライバ（選択スイッチ）の一端を共通にすることはできないため、ドライバ（選択スイッチ）のレイアウト面積が大きくなり、その結果、不揮発性記憶装置の高集積化が困難になるという課題がある。
この課題に対し、特許文献６では、同一アレイ面内の奇数層、偶数層のビット線を各々、共通のコンタクトビアに接続する階層ビット線構造とし、さらには前記奇数層のビット線、偶数層のビット線が接続された各コンタクトビアを、各々選択スイッチを用いて選択し、その選択スイッチの拡散領域の一方を共通にすることにより、レイアウト面積の増加を抑制できることが示されている。また、複数の面内の奇数層ビット線用の選択スイッチのゲートを共通に接続し、同様に偶数層ビット線用の選択スイッチのゲートを共通に接続してブロックを構成し、前記ブロック単位でアクセスを行うことにより、レイアウト面積を削減できることが、あわせて示されている。
ここで、メモリセルアレイの設計では一般に、面積は極力小さくすることが要求され、ビット線およびワード線は各々、実装するプロセスにおいて許容される最小間隔で配線される。一方で、配線間の容量結合が大きくなるため、選択したビット線およびワード線に隣接する非選択のビット線またはワード線に容量結合により信号が伝達されることによって、選択したビット線およびワード線における信号の動きに影響が生じる。特許文献６で示されている構造（図２３）では、基本アレイ面群４００において、ブロック内部に位置するアレイ面内のメモリセルを選択する場合と、ブロック端部に位置するアレイ面内のメモリセルを選択する場合とで、選択ビット線に隣接する非選択ビット線における信号の動きが異なり、メモリセルに記憶された抵抗値が同一であっても、選択したメモリセルの位置によって選択線における信号の動きに差が生じ、読出し速度にばらつきが発生するという課題がある（この動作の詳細については後述する）。このため、前記ばらつき分だけ読出し速度にマージンを設けて回路設計を行うか、ビット線およびワード線の配線間隔にマージンを設けてレイアウト設計を行うか、いずれかの対策をする必要がある。
前記の問題を鑑み、本発明は抵抗変化型不揮発性記憶素子を用いた不揮発性記憶装置であって、読出し回路の設計にマージンを設けることなく、メモリセルアレイのビット線およびワード線を、実装するプロセスにおいて許容される最小間隔で配線することを可能とする不揮発性記憶装置を提供することを目的とする。
上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶装置の一形態は、電気的信号に基づいて可逆的に抵抗状態が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置であって、基板と、前記基板の主面と平行な面において直交する方向をＸ方向およびＹ方向とし、前記基板の主面に積層される方向をＺ方向とした場合に、Ｘ方向に延びるビット線がＹ方向に並べられて構成された層がＺ方向に積層されて構成された複数層分のビット線と、前記複数層分のビット線の層間のそれぞれに形成され、Ｙ方向に延びるワード線がＸ方向に並べられて構成された層がＺ方向に積層されて構成された複数層分のワード線と、前記複数層分のビット線と前記複数層分のワード線との交点のそれぞれに形成され、当該ビット線と当該ワード線とに挟まれた複数の前記メモリセルを有するメモリセルアレイであって、前記複数層分のビット線のうち、Ｙ方向の位置が同一である複数層分のビット線と、当該複数のビット線と交差する前記ワード線との間に挟まれた複数の前記メモリセルを基本アレイ面とした場合に、Ｙ方向に並んで配置された複数の前記基本アレイ面から構成されるメモリセルアレイと、前記複数の基本アレイ面のそれぞれに対応して設けられたグローバルビット線と、前記複数の基本アレイ面のそれぞれに対応して設けられた第１の選択スイッチ素子及び第２の選択スイッチ素子の組とを備え、前記複数の基本アレイ面のそれぞれは、さらに、当該基本アレイ面内の偶数層のビット線のみを互いに接続する第１のビア群と、当該基本アレイ面内の奇数層のビット線のみを互いに接続する第２のビア群とを有し、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第１のビア群は、当該基本アレイ面に対応する、前記第１の選択スイッチ素子および前記第２の選択スイッチ素子の組のうちの一方を介して、当該基本アレイ面に対応する前記グローバルビット線と接続され、当該基本アレイ面内の前記第２のビア群は、当該基本アレイ面に対応する、前記第１の選択スイッチ素子および前記第２の選択スイッチ素子の組のうちの他方を介して、当該基本アレイ面に対応する前記グローバルビット線と接続され、前記複数の基本アレイ面の一つを第１の基本アレイ面とし、当該第１の基本アレイ面とＹ方向において隣接する、前記複数の基本アレイ面の他の一つを第２の基本アレイ面とした場合に、前記第１の基本アレイ面内の前記第１のビア群と、前記第２の基本アレイ面内の前記第２のビア群とがＹ方向において互いに隣接し、かつ、前記第１の基本アレイ面内の前記第２のビア群と、前記第２の基本アレイ面内の前記第１のビア群とがＹ方向において互いに隣接し、前記第１の基本アレイ面内の前記第１のビア群は、当該第１の基本アレイ面に対応する前記第１の選択スイッチ素子を介して、当該第１の基本アレイ面に対応する前記グローバルビット線と接続され、かつ、前記第１の基本アレイ面内の前記第２のビア群は、当該第１の基本アレイ面に対応する前記第２の選択スイッチ素子を介して、当該第１の基本アレイ面に対応する前記グローバルビット線と接続され、前記第２の基本アレイ面内の前記第２のビア群は、当該第２の基本アレイ面に対応する前記第１の選択スイッチ素子を介して、当該第２の基本アレイ面に対応する前記グローバルビット線と接続され、かつ、前記第２の基本アレイ面内の前記第１のビア群は、当該第２の基本アレイ面に対応する前記第２の選択スイッチ素子を介して、当該第２の基本アレイ面に対応する前記グローバルビット線と接続され、前記複数の基本アレイ面に対応する前記複数の第１の選択スイッチ素子及び前記複数の第２の選択スイッチ素子のそれぞれの組において、前記複数の第１の選択スイッチ素子は、共通の第１のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第２の選択スイッチ素子は、共通の第２のビット線選択信号で電気的な接続および非接続が制御されることを特徴とする。
これにより、第１の基本アレイ面内の第１のビア群と、第１の基本アレイ面にＹ方向に隣接する第２の基本アレイ面内の第２のビア群とが、Ｙ方向において互いに隣接し、かつ、第１の基本アレイ面内の第２のビア群と、第２の基本アレイ面内の第１のビア群とが、Ｙ方向において互いに隣接するので、選択するビット線の位置によらず、選択ビット線と同じ配線層において（つまり、Ｙ方向において）隣接する非選択のビット線がグローバルビット線から切断され、選択ビット線における信号は、当該選択ビット線の位置によって動きに差を生じるという問題がなくなる。よって、読出し回路の設計にマージンを設けることなく、メモリセルアレイのビット線およびワード線を、実装するプロセスにおいて許容される最小間隔で配線することが可能となる。
ここで、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第１のビア群は、Ｚ方向に、当該基本アレイ面内の奇数層のビット線を隔てて隣接する当該基本アレイ面内の全ての偶数層のビット線間を単一のビアで接続し、当該基本アレイ面内の前記第２のビア群は、Ｚ方向に、当該基本アレイ面内の偶数層のビット線を隔てて隣接する当該基本アレイ面内の全ての奇数層のビット線間を単一のビアで接続してもよい。これにより、第１のビア群を単一の貫通ビア構造とすることで、偶数層のビット線を形成する時点では、奇数層貫通ビアは形成されておらず、ビア領域において偶数層のビット線間は基本アレイ面間の２倍の間隔が空くことになり、プロセスの形成が容易となる。同様に、第２のビア群を単一の貫通ビア構造とすることで、奇数層のビット線を形成する時点では、偶数層貫通ビアは形成されておらず、ビア領域において奇数層のビット線間は基本アレイ面間の２倍の間隔が空くことになり、プロセスの形成が容易となる。
また、さらに、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面に対応する前記第１の選択スイッチ素子の一端、および、当該基本アレイ面に対応する前記第２の選択スイッチ素子の一端と、当該基本アレイ面に対応する前記グローバルビット線の間に電流制限回路を備えてもよい。これにより、第１の選択スイッチ素子および第２の選択スイッチ素子とグローバルビット線との間に電流制限回路が挿入されるので、例えば抵抗変化型素子を低抵抗化し過ぎたためにその後の動作が不安定になるという不具合が回避される。
また、さらに、前記複数のグローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つのグローバルビット線に対して、読出し用電圧を印加するグローバルビット線デコーダ／ドライバと、前記グローバルビット線デコーダ／ドライバで選択された少なくとも一つのグローバルビット線に対応する基本アレイ面内のメモリセルの抵抗状態を読み出す読出し回路と、前記グローバルビット線デコーダ／ドライバを制御する制御回路とを備え、前記制御回路は、前記第１の基本アレイ面内のメモリセルから読出し動作を行う時、前記第２の基本アレイ面内のメモリセルからは同時に読出し動作を行わないように、前記グローバルビット線デコーダ／ドライバを制御してもよい。このとき、前記制御回路は、前記第１の基本アレイ面内のメモリセルから読出し動作を行う時、さらに、前記第１の基本アレイ面とＹ方向において隣接しない第３の基本アレイ面内のメモリセルから同時に読出し動作を行うように、前記グローバルビット線デコーダ／ドライバを制御するのが好ましい。これにより、基本アレイ面群内の、任意の複数基本アレイ面内のメモリセルを同時に選択する（読出す）場合に、各選択ビット線にＹ方向において隣接するビット線が常に非選択ビット線となるので、選択するメモリセル（ビット線）の位置によってＹ方向の隣接線における信号の挙動が異なるために読出し速度がばらつくという問題がなくなる。
本発明によると、多層に積層されたメモリセルアレイからなる抵抗変化型不揮発性記憶装置を、集積回路として実装するプロセスにおいて許容される最小配線間隔で構成することができるため、小面積化を図ることが可能である。
図１Ａは、本発明の実施形態における双方向型メモリセルの回路図である。 図１Ｂは、本発明の実施形態における単方向型メモリセルの回路図である。 図１Ｃは、本発明の実施形態におけるダイオードレスメモリセルの回路図である。 図２は、双方向ダイオード素子の電圧−電流特性の一例を示すグラフである。 図３Ａは、単層クロスポイント構造を示す図である。 図３Ｂは、多層クロスポイント構造を示す図である。 図４Ａは、本発明の実施形態におけるメモリセルの断面構造の一例を示す図である。 図４Ｂは、本発明の実施形態におけるメモリセルの断面構造の一例を示す図である。 図４Ｃは、本発明の実施形態におけるメモリセルの断面構造の一例を示す図である。 図４Ｄは、本発明の実施形態におけるメモリセルの断面構造の一例を示す図である。 図４Ｅは、図１Ｃのダイオードレスメモリセルの断面構造の一例を示す図である。 図５は、本発明の実施形態におけるメモリセルの電流−電圧の関係を示すグラフである。 図６は、本発明に係る基本アレイ面群の構成の一実施形態を示す回路図である。 図７は、図６の基本アレイ面群とその周辺回路を示す回路図である。 図８は、図６の基本アレイ面群を複数個用いた抵抗変化型不揮発性記憶装置の主要部を示す回路図である。 図９は、本発明に係る抵抗変化型不揮発性記憶装置の全体構成を示す回路図である。 図１０は、図６の基本アレイ面群の書込み、消去、スタンバイ動作のタイミング波形図である。 図１１Ａは、図６の基本アレイ面群の読出し動作のタイミング波形図（ＢＬ＿ｅ２アクセス時）である。 図１１Ｂは、図６の基本アレイ面群の読出し動作のタイミング波形図（ＢＬ＿ｅ３アクセス時）である。 図１２は、図６の基本アレイ面群の読出し動作のタイミング波形図である。 図１３は、本発明に係る基本アレイ面群の物理的構造を示す平面図である。 図１４Ａは、本発明に係る基本アレイ面群（基本アレイ面０、２）の物理的構造を示す断面図である。 図１４Ｂは、本発明に係る基本アレイ面群（基本アレイ面１、３）の物理的構造を示す断面図である。 図１５Ａは、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図の一例である。 図１５Ｂは、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図の一例である。 図１５Ｃは、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図の一例である。 図１６Ａは、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図の一例である。 図１６Ｂは、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図の一例である。 図１６Ｃは、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図の一例である。 図１７Ａは、本発明に係る基本アレイ面群（基本アレイ面０、２）の物理的構造を示す断面図である。 図１７Ｂは、本発明に係る基本アレイ面群（基本アレイ面１、３）の物理的構造を示す断面図である。 図１８Ａは、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図の一例である。 図１８Ｂは、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図の一例である。 図１８Ｃは、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図の一例である。 図１９は、本発明に係る基本アレイ面群の構成の一実施形態を示す回路図である。 図２０Ａは、従来の基本アレイ面群での読出し動作のシミュレーション結果を示す波形図（ＢＬ＿ｅ２アクセス時）である。 図２０Ｂは、従来の基本アレイ面群での読出し動作のシミュレーション結果を示す波形図（ＢＬ＿ｅ３アクセス時）である。 図２１Ａは、本発明に係る基本アレイ面群での読出し動作のシミュレーション結果を示す波形図（ＢＬ＿ｅ２アクセス時）である。 図２１Ｂは、本発明に係る基本アレイ面群での読出し動作のシミュレーション結果を示す波形図（ＢＬ＿ｅ３アクセス時）である。 図２２は、従来の基本アレイ面の構成を示す断面図である。 図２３は、従来の基本アレイ面群の構成を示す回路図である。 図２４Ａは、図２３の基本アレイ面群の読出し動作のタイミング波形図（ＢＬ＿ｅ２アクセス時）である。 図２４Ｂは、図２３の基本アレイ面群の読出し動作のタイミング波形図（ＢＬ＿ｅ３アクセス時）である。
以下、本発明に係る抵抗変化型不揮発性記憶装置の実施形態について、図面を参照して詳細に説明する。
＜本発明に係る抵抗変化型不揮発性記憶装置の構成＞
図１Ａは本実施形態における抵抗変化型不揮発性記憶装置が備えるメモリセル（クロスポイントメモリセル）の回路図である。図１Ａに示すように、本実施形態では、極性の異なる所定の閾値以上の電圧または電流の印加によりメモリセルの抵抗値が変化する双方向型メモリセルを前提とする。双方向型メモリセルは、抵抗変化が双方向の電圧または電流の印加において生じる抵抗変化型不揮発性記憶素子１（以下、抵抗変化型素子１ともいう）と、この抵抗変化型素子１に直列に接続された双方向ダイオード素子２とによって構成されている。抵抗変化型素子１は、少なくとも低抵抗状態と高抵抗状態とになり得るものであり、印加される電気的信号に基づいて可逆的に抵抗値（抵抗状態）が変化することにより情報を記憶することができる。すなわち、抵抗変化型素子１は、低抵抗状態のときに、抵抗変化型素子１への印加電圧の絶対値が所定の第１の電圧を越えたとき、高抵抗状態に変化し、高抵抗状態のときに第１の電圧の印加方向（印加極性）とは反対方向（逆極性）の抵抗変化型素子１への印加電圧の絶対値が所定の第２の電圧を越えたとき、低抵抗状態に変化する特性を有する。双方向ダイオード素子２は、印加電圧に対して非線形な電流特性を有し、かつ双方向（正電圧領域および負電圧領域）において電流が流れる双方向性を有する。
図２に双方向ダイオード素子２の電圧−電流特性の一例を示す。Ｉｔ（＞０）は閾値電圧を決定する所定の電流値、Ｖ１は第１の閾値電圧（正の閾値電圧）、Ｖ２は第２の閾値電圧(負の閾値電圧)を表す。図２に示すように、この特性は非線形であって、電圧ＶがＶ２＜Ｖ＜Ｖ１を満たす領域では、抵抗が大きく実質的に電流が流れない。このとき、双方向ダイオード素子２を流れる電流をIとすると、Iは
−Ｉｔ＜Ｉ＜Ｉｔ
の関係を満たしている。一方、電圧ＶがＶ≦Ｖ２またはＶ１≦Ｖを満たす領域では、急激に抵抗値が低下して大きな電流が流れるようになる。このとき、Ｖ１≦Ｖを満たす領域においてＩｔ≦Ｉとなり、Ｖ≦Ｖ２を満たす領域においてＩ≦−Ｉｔとなっている。
ここで、閾値電圧は、所定の電流が流れるときの電圧を意味する。ここでの所定の電流とは、閾値電圧を決定するために任意に決めうる値であり、ダイオードが制御する素子の特性や、ダイオードの特性によって決まる。通常は、実質的に電流が流れない状態から大きな電流が流れる状態へ切り替わった時点の電流として、閾値電流を決定する。
なお、図２では、正電圧時の電流の大きさと負電圧時の電流の大きさが原点対称に記載されているが、これらは必ずしも対称である必要はない。例えば｜Ｖ１｜＜｜Ｖ２｜であったり、｜Ｖ２｜＜｜Ｖ１｜であったりしてもよい。
また、ビット線とワード線との間に設けられた双方向型メモリセルによって、１ビットの記憶素子が実現される。
なお、本発明に係る抵抗変化型不揮発性記憶装置が備えるメモリセルの構成は、図１Ｂに示すような、抵抗変化型素子１と単方向ダイオード素子２ａとからなる単方向型メモリセルや、図１Ｃに示すような抵抗変化型素子１のみで構成したダイオードレスメモリセルを採用することも可能である。
ここで、図１Ａおよび図１Ｂでは、抵抗変化型素子の一端がビット線に接続され、抵抗変化型素子の他方の端とダイオード素子の一端とが接続され、ダイオード素子の他方の端とワード線とが接続されているが、抵抗変化型素子の一端をワード線に接続し、抵抗変化型素子の他方の端とダイオード素子の一端とを接続し、ダイオード素子の他方の端とビット線とを接続しても良い。
図３Ａおよび図３Ｂはメモリセルを含む立体構造を示す概念図である。図３Ａはいわゆる単層クロスポイントメモリセルの立体構造であり、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、メモリセルＭＣが構成されている。図３Ｂはいわゆる多層クロスポイントメモリセルの立体構造であり、図３Ａの単層クロスポイントメモリセルが積み重ねられた構造になっている。
図４Ａは本実施形態における各種メモリセルの断面構造の例である。図４Ａにおいて、下部配線１１および上部配線１２は、一方がビット線であり、他方がワード線である。そして、下部配線１１と上部配線１２との間に、下部電極１３、ダイオード層１４、内部電極１５、抵抗変化層１６、および上部電極１７が、順に形成されている。つまり、図４Ａの構成において、ダイオード素子２は、下部電極１３、ダイオード層１４、及び内部電極１５で構成され、抵抗変化型素子１は、内部電極１５、抵抗変化層１６、及び上部電極１７で構成される。
なお、抵抗変化層１６に関しては、酸素不足型の遷移金属酸化物を用いることができる。遷移金属酸化物にタンタル酸化物を用い、その組成をＴａＯxと表した場合には、０＜ｘ＜２．５であることが少なくとも必要である。つまり化学量論的組成であるＴａ2Ｏ5より酸素の含有量が少ないことが必要である。特に、本実施形態におけるＴａＯx膜は、０．８≦ｘ≦１．９であることが望ましい。
遷移金属酸化物としては、他にハフニウム酸化物やジルコニウム酸化物を用いることができる。ハフニウム酸化物の組成をＨｆＯxと表した場合には、少なくとも０＜ｘ＜２．０であることが必要である。さらに、０．９≦ｘ≦１．６であることが望ましい。
また、ジルコニウム酸化物の組成をＺｒＯxと表した場合には、少なくとも０＜ｘ＜２．０であることが必要である。さらに、０．９≦ｘ≦１．４であることが望ましい。
図４Ｂは本実施形態におけるメモリセルの断面構造の他の例であり、抵抗変化層１６が積層構造になったものである。すなわち、抵抗変化層１６は、第１の抵抗変化層１６ａと第２の抵抗変化層１６ｂの積層構造で構成される。ここで、第２の抵抗変化層１６ｂは、第１の抵抗変化層１６ａより酸素含有量が多く、膜厚は薄いことが好ましい。例えば、タンタル酸化物を用いた場合、第１のタンタル酸化物層（組成：ＴａＯx）１６ａと第２のタンタル酸化物層（組成：ＴａＯy）１６ｂの積層構造で構成される。ここで、０＜ｘ＜２．５、およびｘ＜ｙを満足することが好ましい。より好適には、第２のタンタル酸化物層（ＴａＯy）１６ｂが上部電極１７に接しており、膜厚が１ｎｍ以上８ｎｍ以下であり、かつ、０．８≦ｘ≦１．９および２．１≦ｙを満足することが好ましい。
積層構造の抵抗変化層にハフニウム酸化物を用いる場合には、第１のハフニウム酸化物層（組成：ＨｆＯx）１６ａと第２のハフニウム酸化物層（組成：ＨｆＯy）１６ｂの積層構造で構成される。ここで、０＜ｘ＜２．０、およびｘ＜ｙを満足することが好ましい。より好適には、第２のハフニウム酸化物層（ＨｆＯy）１６ｂが上部電極１７に接しており、膜厚が３ｎｍ以上４ｎｍ以下であり、かつ、０．９≦ｘ≦１．６および１．８＜ｙを満足することが好ましい。
積層構造の抵抗変化層にジルコニウム酸化物を用いる場合、第１のジルコニウム酸化物層（組成：ＺｒＯx）１６ａと第２のジルコニウム酸化物層（組成：ＺｒＯy）１６ｂの積層構造で構成される。ここで、０＜ｘ＜２．０、およびｘ＜ｙを満足することが好ましい。より好適には、第２のジルコニウム酸化物層（ＺｒＯy）１６ｂが上部電極１７に接しており、膜厚が１ｎｍ以上５ｎｍ以下であり、かつ、０．９≦ｘ≦１．４および１．９＜ｙを満足することが好ましい。
なお、第２の抵抗変化層１６ｂと接する上部電極１７は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｃｕ（銅）及びＡｇ（銀）等、第２の抵抗変化層１６ｂを構成する金属（例えばＴａ、Ｈｆ、あるいはＺｒ）の標準電極電位より標準電極電位が高い材料のうちの１つまたは複数の材料を用いて構成され、内部電極１５は上部電極１７を構成する材料の標準電極電位より標準電極電位が小さい材料（例えば、Ｗ、Ｎｉ、あるいはＴａＮ等）で構成されることが好ましい。
図４Ｃおよび図４Ｄは本実施形態におけるメモリセルの断面構造の他の例である。図４Ｃでは、内部電極１５が省かれており、図４Ｄでは、さらに下部電極１３および上部電極１７が省かれ、下部配線１１、上部配線１２が各々下部電極、上部電極も兼用している。図４Ｃの構成において、ダイオード素子２は、下部電極１３、ダイオード層１４、及び抵抗変化層１６（ダイオード素子２の他方の電極を兼ねる）で構成され、抵抗変化型素子１は、ダイオード層１４（抵抗変化型素子１の他方の電極を兼ねる）、抵抗変化層１６、及び上部電極１７で構成される。図４Ｄの構成において、ダイオード素子２は、下部配線１１、ダイオード層１４、及び抵抗変化層１６（ダイオード素子２の他方の電極を兼ねる）で構成され、抵抗変化型素子１は、ダイオード層１４（抵抗変化型素子１の他方の電極を兼ねる）、抵抗変化層１６、及び上部配線１２で構成される。
メモリセルの構造が簡単になるにつれて、用いることができる材料が制限される。
また、図４Ｅは図１Ｃのダイオードレスメモリセルの断面構造の一例である。なお、図４Ｃ、図４Ｄおよび図４Ｅのいずれにおいても、図４Ｂと同様に、抵抗変化層１６を積層構造にすることが可能である。なお、図４Ａ〜図４Ｅは、ダイオード素子の上に抵抗変化型素子を配置する構造で示しているが、抵抗変化型素子の上にダイオード素子を配置する構成にしてもよい。
図５は本実施形態におけるメモリセルの電流−電圧の関係を示すグラフである。図５のグラフは図１Ａの回路図のメモリセルの電流−電圧特性に対応する。図５において、横軸はビット線−ワード線間にかかる電圧、縦軸はメモリセルに流れる電流である。また、図５中に示す「ＬＲセル」はメモリセル（より厳密には、メモリセル中の抵抗変化型素子）が低抵抗状態である場合、「ＨＲセル」はメモリセル（より厳密には、メモリセル中の抵抗変化型素子）が高抵抗状態である場合を表す。図５に示すように、いまメモリセルが低抵抗状態である（ＬＲセル）とすると、電圧が上昇してメモリセルへの印加電圧がＶＦを超えたとき、電流が大きく増加する。電圧がさらに上昇してＶＴＨに近くなったとき、メモリセルの抵抗値が急激に変化して高抵抗状態になり（ＨＲセル）、電流が大きく減少する。一方、メモリセルへの印加電圧を減少させてＶＴＬを下回ったとき、メモリセルの抵抗値が急激に変化して低抵抗状態になり（ＬＲセル）、電流が大きく増加する。このように、抵抗変化が印加電圧の極性について双方向に生じる。
図６は本実施形態に係る抵抗変化型不揮発性記憶装置における基本アレイ面群１００の構成を示す回路図である。図６において、ビット線（サブビット線）が延びる方向をＸ方向、ワード線が延びる方向をＹ方向、ビット線やワード線の層が重なる方向をＺ方向としている。言い換えると、メモリセルが形成されるベースとなる基板（不図示）の主面と平行な面において直交する方向をＸ方向およびＹ方向とし、その基板の主面に積層される方向をＺ方向としている。
図６において、ビット線ＢＬは、Ｘ方向に延びるビット線がＹ方向に並べられて構成されたものを層とした場合に、複数の層（図６では４層）に形成されており、ワード線ＷＬは、Ｙ方向に延びるワード線がＸ方向に並べられて構成されたものを層とした場合に、ビット線の間の各層（図６では３層）に形成されている。そして、基本アレイ面群１００において、ビット線ＢＬとワード線ＷＬとの３次元的な交点位置に、各メモリセルＭＣが当該ビット線ＢＬと当該ワード線ＷＬとに挟まれて形成されている。なお、図の簡略化のために、メモリセルＭＣの一部およびワード線の一部については、図示を省略している。
そして、Ｚ方向に揃った（つまり、Ｙ方向が同一である）各層のビット線ＢＬ群毎に、ワード線ＷＬとの間に形成されたメモリセルＭＣによって、基本アレイ面０〜３がそれぞれ構成されている。各基本アレイ面０〜３において、ワード線ＷＬは共通である。図６の例では、各基本アレイ面０〜３において、メモリセルＭＣがＸ方向に３２個、Ｚ方向に６個、配置されている。また基本アレイ面群１００は、Ｙ方向に並ぶ４個の基本アレイ面０〜３によって、構成されている。なお図６では、基本アレイ面群１００（基本アレイ面群０）に隣接する他の基本アレイ面群（基本アレイ面群１）中の基本アレイ面４も、あわせて図示している。ただし、基本アレイ面におけるメモリセルの個数や、Ｙ方向に並ぶ基本アレイ面の個数は、これに限定されるものではない。
そして、各基本アレイ面０〜３において、それぞれ、各基本アレイ面内の偶数層のビット線ＢＬ（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）が、第１のビア群１２１〜１２４を介して各々、共通に接続されており、また奇数層のビット線ＢＬ（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）が、第２のビア群１３１〜１３４を介して各々、共通に接続されている。なお、図６に示されるように、「偶数層のビット線ＢＬ＿ｅ０」とは、基本アレイ面０における４層のビット線のうち、最上層から第２番目と第４番目の層のビット線を指し、「偶数層のビット線ＢＬ＿ｅ１」とは、基本アレイ面１における４層のビット線のうち、最上層から第２番目と第４番目の層のビット線を指し、「偶数層のビット線ＢＬ＿ｅ２」とは、基本アレイ面２における４層のビット線のうち、最上層から第２番目と第４番目の層のビット線を指し、「偶数層のビット線ＢＬ＿ｅ３」とは、基本アレイ面３における４層のビット線のうち、最上層から第２番目と第４番目の層のビット線を指す。
また、「奇数層のビット線ＢＬ＿ｏ０」とは、基本アレイ面０における４層のビット線のうち、最上層から第１番目と第３番目の層のビット線を指し、「奇数層のビット線ＢＬ＿ｏ１」とは、基本アレイ面１における４層のビット線のうち、最上層から第１番目と第３番目の層のビット線を指し、「奇数層のビット線ＢＬ＿ｏ２」とは、基本アレイ面２における４層のビット線のうち、最上層から第１番目と第３番目の層のビット線を指し、「奇数層のビット線ＢＬ＿ｏ３」とは、基本アレイ面３における４層のビット線のうち、最上層から第１番目と第３番目の層のビット線を指す。
ここで、基本アレイ面０及び２では、それぞれ、偶数層のビット線ＢＬ（ＢＬ＿ｅ０及びＢＬ＿ｅ２）を共通に接続する第１のビア群１２１及び１２３は、Ｙ方向から見て、基本アレイ面０及び２内の左側に配置され、奇数層のビット線ＢＬ（ＢＬ＿ｏ０及びＢＬ＿ｏ２）を共通に接続する第２のビア群１３１及び１３３は、Ｙ方向から見て、基本アレイ面０及び２内の右側に配置されている。一方、基本アレイ面１及び３では、それぞれ、偶数層のビット線ＢＬ（ＢＬ＿ｅ１及びＢＬ＿ｅ３）を共通に接続する第１のビア群１２２及び１２４は、Ｙ方向から見て、基本アレイ面１及び３内の右側に配置され、奇数層のビット線ＢＬ（ＢＬ＿ｏ１及びＢＬ＿ｏ３）を共通に接続する第２のビア群１３２及び１３４は、Ｙ方向から見て、基本アレイ面内の左側に配置されている。
さらに、基本アレイ面０〜３のそれぞれに対応させて、グローバルビット線ＧＢＬ０００〜ＧＢＬ００３がＹ方向に延びて形成されている。また、各基本アレイ面０〜３毎に、第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４がそれぞれ設けられている。図６では、第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４は、ｎ型ＭＯＳトランジスタによって構成されているものとしている。
第１の選択スイッチ素子１０１〜１０４は、それらのゲートが共通に接続され、それぞれ、当該基本アレイ面に係る（対応する）グローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、当該基本アレイ面におけるビア群１２１、１３２、１２３、及び１３４との電気的な接続／非接続を、ゲートに供給される第１のビット線選択信号ＢＬｓ＿ｆ０に従って切替制御する。第２の選択スイッチ素子１１１〜１１４は、それらのゲートが共通に接続され、それぞれ、当該基本アレイ面に係る（対応する）グローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、当該基本アレイ面におけるビア群１３１、１２２、１３３、及び１２４との電気的な接続／非接続を、ゲートに供給される第２のビット線選択信号ＢＬｓ＿ｓ０に従って切替制御する。
この構成により、本実施形態における抵抗変化型不揮発性記憶装置は、上述した多層クロスポイント構造が実現されている。加えて、ビット線ＢＬとグローバルビット線ＧＢＬを用いた階層ビット線方式が実現されている。さらに、各基本アレイ面０〜３において、各基本アレイ面内の偶数層のビット線ＢＬおよび奇数層のビット線ＢＬを、第１のビア群及び第２のビア群を介してそれぞれ共通に接続することによって、階層ビット線方式を実現するための選択スイッチ素子の数を２個に減らすことができる。これにより、アレイサイズの小さな基本アレイ面群を、レイアウト面積を増大させることなく、実現することができる。
またこの構成では、基本アレイ面０において、偶数層のビット線ＢＬ＿ｅ０が、第１のビア群１２１を介して、第１の選択スイッチ素子１０１に接続され、奇数層のビット線ＢＬ＿ｏ０が、第２のビア群１３１を介して、第２の選択スイッチ素子１１１に接続されている。一方で、基本アレイ面０に対してＹ方向において隣接する基本アレイ面１では、偶数層のビット線ＢＬ＿ｅ１が、第１のビア群１２２を介して、第２の選択スイッチ素子１１２に接続され、奇数層のビット線ＢＬ＿ｏ１が、第２のビア群１３２を介して、第１の選択スイッチ素子１０２に接続されている。また、基本アレイ面群１００内の各基本アレイ面内の第１の選択スイッチ素子１０１〜１０４は、それらのゲートが共有に接続され、ゲートに供給される第１のビット線選択信号ＢＬｓ＿ｆ０で電気的な接続／非接続が制御され、同じく第２の選択スイッチ素子１１１〜１１５は、それらのゲートが共有に接続され、ゲートに供給される第２のビット線選択信号ＢＬｓ＿ｓ０で電気的な接続／非接続が制御される。よって、第１のビット線選択信号ＢＬｓ＿ｆ０が選択されると、第１の選択スイッチ素子１０１〜１０４が接続状態（ＯＮ）となり、基本アレイ面０では、偶数層のビット線ＢＬ＿ｅ０が第１のビア群１２１及び第１の選択スイッチ素子１０１を介して、グローバルビット線ＧＢＬ０００に接続され、奇数層のビット線ＢＬ＿ｏ０は、グローバルビット線ＧＢＬ０００とは電気的に非接続になっているが、基本アレイ面１では、奇数層のビット線ＢＬ＿ｏ１が第２のビア群１３２及び第１の選択スイッチ素子１０２を介して、グローバルビット線ＧＢＬ００１に接続され、偶数層のビット線ＢＬ＿ｅ１は、グローバルビット線ＧＢＬ００１とは電気的に非接続になっている。基本アレイ面２は基本アレイ面０と同様であり、基本アレイ面３は基本アレイ面１と同様である。
すなわちこの構成では、ある基本アレイ面群１００の第１のビット線選択信号ＢＬｓ＿ｆ０が選択されて、ある基本アレイ面で偶数層のビット線がグローバルビット線に接続されている時、その基本アレイ面にＹ方向において隣接する２つの基本アレイ面では、偶数層のビット線は、グローバルビット線とは電気的に非接続になるという特徴がある。なお、奇数層のビット線についても前記と同様の関係が成り立ち、さらにはこの関係は、基本アレイ面の位置によらず、常に成り立つ。
図７は図６の基本アレイ面群１００とその周辺回路との接続関係を示す回路図である。図７において、グローバルビット線デコーダ／ドライバ２０２はグローバルビット線ＧＢＬを駆動制御する。つまり、グローバルビット線デコーダ／ドライバ２０２は、複数のグローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つのグローバルビット線に対して、読出し用電圧を印加する。サブビット線選択回路２０３はアドレス信号Ａ０〜Ａｘに応じて、第１のビット線選択信号ＢＬｓ＿ｆ０および第２のビット線選択信号ＢＬｓ＿ｓ０を制御する。ワード線デコーダ／ドライバ２０１は各ワード線ＷＬを駆動制御する。
図８は抵抗変化型不揮発性記憶装置の主要部３００を示す回路図である。図８に示すように、実際の装置では、図６に示す基本アレイ面群１００が複数個配置されることによって、メモリセルアレイ２００が構成される。図８の例では、基本アレイ面群１００が（ｎ＋１）×１６個、配置されている。ワード線デコーダ／ドライバ２０１は各ワード線ＷＬを駆動制御し、グローバルビット線デコーダ／ドライバ２０２は各グローバルビット線ＧＢＬを駆動制御する。サブビット線選択回路２０３はアドレス信号Ａ０〜Ａｘに応じて、各基本アレイ面群１００に対する第１の制御信号ＢＬｓ＿ｆ０〜ＢＬｓ＿ｆｎおよび第２の制御信号ＢＬｓ＿ｓ０〜ＢＬｓ＿ｓｎを制御する。
図９は抵抗変化型不揮発性記憶装置５００の全体構成を示す回路図である。図９において、主要部３００が図８に示す構成に相当している。
図９において、アドレス入力回路２１１は、消去（高抵抗化）サイクル、書込み(低抵抗化)サイクルまたは読出しサイクルの間、外部からのアドレス信号を一時的にラッチし、ラッチしたアドレス信号をサブビット線選択回路２０３、グローバルビット線デコーダ／ドライバ２０２、およびワード線デコーダ／ドライバ２０１へ出力する。制御回路２１２は、複数の入力信号を受けて、消去サイクル、書込みサイクル、読出しサイクル、およびスタンバイ時の状態を表す信号を、サブビット線選択回路２０３、グローバルビット線デコーダ／ドライバ２０２、ワード線デコーダ／ドライバ２０１、書込み回路２１４、およびデータ入出力回路２１５へそれぞれに相応した信号として出力する。また制御回路２１２は、消去サイクル、書込みサイクル、および読出しサイクル時の消去、書込み、または読出しパルス発生トリガー信号を書込みパルス発生回路２１３へ出力する。書込みパルス発生回路２１３は、消去サイクル、書込みサイクル、および読出しサイクル内の各消去、書込み、または読出し時間パルスを任意の期間（ｔｐ＿Ｅ，ｔｐ＿Ｗ，またはｔｐ＿Ｒの期間）発生し、グローバルビット線デコーダ／ドライバ２０２およびワード線デコーダ／ドライバ２０１へ出力する。
＜本発明に係る抵抗変化型不揮発性記憶装置５００の動作＞
図１０、図１１Ａおよび図１１Ｂは、図６に示す基本アレイ面群の動作タイミング図である。メモリの動作は、図１０に示す書込みサイクル、消去サイクル、スタンバイ、および図１１Ａおよび図１１Ｂに示す読出しサイクルの、４つに大きく分けられる。
まず、書込みサイクルを説明する。図１０に、書込み動作の一例として、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルに書込む(低抵抗化する)場合を示す。書込みサイクルでは、選択されたメモリセルの抵抗変化型素子が、高抵抗状態から低抵抗状態に、あるいは低抵抗状態から高抵抗状態に変化する。まず、選択されたグローバルビット線（図１０ではＧＢＬ００２）と、選択されたワード線（図１０ではＷＬ０００００）に、プリチャージ電圧Ｖｐが印加される。これ以外の非選択グローバルビット線、非選択ワード線には、プリチャージ電圧は印加されない。また、第１のビット線選択信号ＢＬｓ＿ｆ０、第２のビット線選択信号ＢＬｓ＿ｓ０のうち、選択された方（図１０ではＢＬｓ＿ｆ０）に、選択電圧Ｖｓｅｌが印加され、選択ビット線（図１０ではＢＬ＿ｅ２）はプリチャージ電圧Ｖｐにプリチャージされる。非選択グローバルビット線、非選択ビット線、非選択ワード線は、選択ビット線、選択ワード線からメモリセルを介した回り込み電流により、プリチャージ電圧Ｖｐにプリチャージされる。
次に、選択グローバルビット線ＧＢＬ００２に書込み電圧Ｖｗが印加されることにより、選択ビット線ＢＬ＿ｅ２に、書込み電圧Ｖｗｂが印加される。あわせて、選択ワード線ＷＬ０００００に０Ｖが印加され、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルに、書込み電圧Ｖｗｂが印加されることによって、メモリセルへの書込みが行われる。この時、非選択ビット線は、選択ビット線ＢＬ＿ｅ２の電圧Ｖｗｂと、選択ワード線ＷＬ０００００の電圧０Ｖによって決まる、０Ｖより高く、Ｖｗｂより低い安定電圧Ｖｗｎｂに変化し、非選択ワード線は同じく０Ｖより高く、Ｖｗｂより低い安定電圧Ｖｗｎｗに変化するため、非選択のメモリセルには、書込み電圧Ｖｗｂより小さい電圧しか印加されない。
次に、消去サイクルを説明する。図１０に、消去動作の一例として、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルを消去(高抵抗化)する場合を示す。消去サイクルでは、基本的な動作は書込みサイクルと同様であるが、選択されたメモリセルに、プリチャージ電圧Ｖｐに対し逆極性の電圧Ｖｅが加わる点が異なる。まず、選択されたグローバルビット線（図１０ではＧＢＬ００２）と、選択されたワード線（図１０ではＷＬ０００００）に、プリチャージ電圧Ｖｐが印加される。これ以外の非選択グローバルビット線、非選択ワード線には、プリチャージ電圧は印加されない。また、第１のビット線選択信号ＢＬｓ＿ｆ０、第２のビット線選択信号ＢＬｓ＿ｓ０のうち、選択された方（図１０ではＢＬｓ＿ｆ０）に、選択電圧Ｖｓｅｌが印加され、選択ビット線（図１０ではＢＬ＿ｅ２）はプリチャージ電圧Ｖｐにプリチャージされる。非選択グローバルビット線、非選択ビット線、非選択ワード線は、選択ビット線、選択ワード線からメモリセルを介した回り込み電流により、プリチャージ電圧Ｖｐにプリチャージされる。
次に、選択ワード線ＷＬ０００００に、消去電圧Ｖｅが印加される。あわせて、選択ビット線ＢＬ＿ｅ２に０Ｖが印加され、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルに、消去電圧Ｖｅが印加されることによって、メモリセルの消去が行われる。この時、非選択ビット線は、選択ワード線ＷＬ０００００の電圧Ｖｅと、選択ビット線ＢＬ＿ｅ２の電圧０Ｖによって決まる、０Ｖより高く、Ｖｅより低い安定電圧Ｖｅｎｂに変化し、非選択ワード線は同じく０Ｖより高く、Ｖｅより低い安定電圧Ｖｅｎｗに変化するため、非選択のメモリセルには、消去電圧Ｖｅより小さい電圧しか印加されない。
次に、読出しサイクルを説明する。図１１Ａに、読出し動作の一例として、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルを読出す場合を示す。読出しサイクルでは、まず選択グローバルビット線（図１１ＡではＧＢＬ００２）に、プリチャージ電圧ＶＰＲ＿ＧＢＬが印加される。これ以外の非選択グローバルビット線には、電圧を印加してもしなくても良い。また、第１のビット線選択信号ＢＬｓ＿ｆ０、第２のビット線選択信号ＢＬｓ＿ｓ０のうち、選択された方（図１１ＡではＢＬｓ＿ｆ０）に、選択電圧Ｖｓｅｌが印加され、これ以外の非選択のビット線選択信号には、非選択電圧（図１１Ａでは０Ｖ）が印加される。選択ワード線（図１１ＡではＷＬ０００００）、非選択ワード線には電圧は印加されない。以上の電圧印加により、グローバルビット線ＧＢＬ００２によって、選択ビット線（図１１ＡではＢＬ＿ｅ２）はプリチャージ電圧ＶＰＲ＿ＳＢＬにプリチャージされ、選択ビット線ＢＬ＿ｅ２からメモリセルを介して、選択ワード線ＷＬ０００００、非選択ワード線はＶＰＲ＿ＷＬに、選択、非選択ワード線からメモリセルを介して、非選択ビット線はＶＰＲ＿ＮＳＢＬに各々、プリチャージされる。
なお前記において、非選択グローバルビット線に電圧を印加しても良いが、その場合、印加する電圧を選択グローバルビット線ＧＢＬ００２のプリチャージ電圧ＶＰＲ＿ＧＢＬより低くし、非選択ビット線のプリチャージ電圧ＶＰＲ＿ＮＳＢＬに近付けておくことにより、ビット線選択スイッチを介した非選択グローバルビット線、非選択ビット線間の漏れ電圧を低減することが可能である。また、非選択グローバルビット線に電圧を印加して固定することにより、配線間容量を介した選択グローバルビット線ＧＢＬ００２への影響を防止することができる。
次に、選択グローバルビット線ＧＢＬ００２への電圧印加を停止し、選択ワード線ＷＬ０００００の電圧を、ＶＰＲ＿ＷＬから０Ｖに変化させる。これ以外の非選択ワード線には、電圧は印加されない。これにより、選択したメモリセルに読出し電圧ＶＰＲ＿ＳＢＬが印加され、メモリセルの抵抗変化型素子の抵抗値に応じて、選択ビット線ＢＬ＿ｅ２、選択グローバルビット線ＧＢＬ００２に蓄積された電荷が放電する。この選択グローバルビット線ＧＢＬ００２の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤを、図９の読出し回路２１６で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。
ここで、選択ワード線ＷＬ０００００がＶＰＲ＿ＷＬから０Ｖに変化したことにより、非選択ビット線、非選択ワード線は各々、ＶＰＲ＿ＮＳＢＬ、ＶＰＲ＿ＷＬから、選択ビット線ＢＬ＿ｅ２、選択ワード線ＷＬ０００００の電圧によって定まる安定電圧へと変化する。
このとき、選択ビット線ＢＬ＿ｅ２に同じ層で（つまり、Ｙ方向において）隣接する非選択ビット線はビット線ＢＬ＿ｅ１及びＢＬ＿ｅ３となるが、この両非選択ビット線ＢＬ＿ｅ１、ＢＬ＿ｅ３は、第２のビット線選択信号ＢＬｓ＿ｓ０によって（第２の選択スイッチ素子１１２および１１４が非接続状態であるので）、グローバルビット線から切断されているため、配線の負荷容量は小さく、前記安定電圧へは速やかに変化する。この隣接する非選択ビット線ＢＬ＿ｅ１、ＢＬ＿ｅ３における信号の変化は、それぞれ、選択ビット線ＢＬ＿ｅ２と、隣接する非選択ビット線ＢＬ＿ｅ１及びＢＬ＿ｅ３との間の配線間容量を介して、選択ビット線へと伝播するため、選択ビット線における信号は隣接する非選択ビット線における信号が変化しない時に比べ、速く変化する。
また、図１１Ｂに、読出し動作の別の一例である、ビット線ＢＬ＿ｅ３およびワード線ＷＬ０００００に接続されたメモリセルを読出す場合を示す。抵抗変化型素子の抵抗値は、前記のビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルと同じであるとする。読出しサイクルでは、まず選択グローバルビット線（図１１ＢではＧＢＬ００３）に、プリチャージ電圧ＶＰＲ＿ＧＢＬが印加される。これ以外の非選択グローバルビット線には、電圧を印加してもしなくても良いことは、前記と同様である。また、第１のビット線選択信号ＢＬｓ＿ｆ０、第２のビット線選択信号ＢＬｓ＿ｓ０のうち、選択された方（図１１ＢではＢＬｓ＿ｓ０）に、選択電圧Ｖｓｅｌが印加され、これ以外の非選択のビット線選択信号には、非選択電圧（図１１Ｂでは０Ｖ）が印加される。選択ワード線（図１１ＢではＷＬ０００００）、非選択ワード線には電圧は印加されない。以上の電圧印加により、グローバルビット線ＧＢＬ００３によって、選択ビット線（図１１ＢではＢＬ＿ｅ３）はプリチャージ電圧ＶＰＲ＿ＳＢＬにプリチャージされ、選択ビット線ＢＬ＿ｅ３からメモリセルを介して、選択ワード線ＷＬ０００００、非選択ワード線はＶＰＲ＿ＷＬに、選択、非選択ワード線からメモリセルを介して、非選択ビット線はＶＰＲ＿ＮＳＢＬに各々、プリチャージされる。
次に、選択グローバルビット線ＧＢＬ００３への電圧印加を停止し、選択ワード線ＷＬ０００００の電圧を、ＶＰＲ＿ＷＬから０Ｖに変化させる。これ以外の非選択ワード線には、電圧は印加されない。これにより、選択したメモリセルに読出し電圧ＶＰＲ＿ＳＢＬが印加され、メモリセルを通して選択ビット線ＢＬ＿ｅ３、選択グローバルビット線ＧＢＬ００３に蓄積された電荷が放電する。この選択グローバルビット線ＧＢＬ００３の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤを、図９の読出し回路２１６で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。
ここで、選択ワード線ＷＬ０００００がＶＰＲ＿ＷＬから０Ｖに変化したことにより、非選択ビット線、非選択ワード線は各々、ＶＰＲ＿ＮＳＢＬ及びＶＰＲ＿ＷＬから、選択ビット線ＢＬ＿ｅ３、選択ワード線ＷＬ０００００の各々の電圧によって定まる安定電圧へと変化する。
このとき、選択ビット線ＢＬ＿ｅ３に同じ層で（つまり、Ｙ方向において）隣接する非選択ビット線はビット線ＢＬ＿ｅ２及びＢＬ＿ｅ４となるが、この両非選択ビット線ＢＬ＿ｅ２、ＢＬ＿ｅ４は各々、ビット線選択信号ＢＬｓ＿ｆ０、ＢＬｓ＿ｆ１によって（第１の選択スイッチ素子１０３および１０５が非接続状態であるので）、グローバルビット線から切断されているため、配線の負荷容量は小さく、前記安定電圧へは速やかに変化する。この隣接する非選択ビット線ＢＬ＿ｅ２、ＢＬ＿ｅ４における信号の変化は、それぞれ、選択ビット線ＢＬ＿ｅ３と、隣接する非選択ビット線ＢＬ＿ｅ２、ＢＬ＿ｅ４との間の配線間容量を介して、選択ビット線へと伝播するため、選択ビット線における信号は隣接する非選択ビット線における信号が変化しない時に比べ、速く変化する。
しかしながら、隣接非選択ビット線ＢＬ＿ｅ２及びＢＬ＿ｅ４における信号の変化の速度は、ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読出す場合の隣接非選択ビット線ＢＬ＿ｅ１及びＢＬ＿ｅ３の変化の速度と同程度であり、選択ビット線ＢＬ＿ｅ３と隣接する非選択ビット線ＢＬ＿ｅ２及びＢＬ＿ｅ４との間の配線間容量を介した、選択ビット線ＢＬ＿ｅ３における信号の変化への影響も同程度となる。従って、選択メモリセルの抵抗変化型素子の抵抗値が同じであれば、グローバルビット線の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤは、非選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読出す場合と、概ね同じ値となる。
一方、メモリセルアレイが従来例である特許文献６、すなわち図２３で示される構成の場合を考える。
図２４Ａに、読出し動作の一例として、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルを読出す場合を示す。読出しサイクルでは、まず選択グローバルビット線（図２４ＡではＧＢＬ００２）に、プリチャージ電圧ＶＰＲ＿ＧＢＬが印加される。これ以外の非選択グローバルビット線には、電圧を印加してもしなくても良い。また、偶数層選択信号ＢＬｓ＿ｅ０および奇数層選択信号ＢＬｓ＿ｏ０のうち、選択された方（図２４ＡではＢＬｓ＿ｅ０）に、選択電圧Ｖｓｅｌが印加され、これ以外の非選択の層選択信号には、非選択電圧（図２４Ａでは０Ｖ）が印加される。選択ワード線（図２４ＡではＷＬ０００００）、非選択ワード線には電圧は印加されない。以上の電圧印加により、グローバルビット線ＧＢＬ００２によって、選択ビット線（図２４ＡではＢＬ＿ｅ２）はプリチャージ電圧ＶＰＲ＿ＳＢＬにプリチャージされ、選択ビット線ＢＬ＿ｅ２からメモリセルを介して、選択ワード線ＷＬ０００００、非選択ワード線はＶＰＲ＿ＷＬに、選択、非選択ワード線からメモリセルを介して、非選択ビット線はＶＰＲ＿ＮＳＢＬに各々、プリチャージされる。
次に、選択グローバルビット線ＧＢＬ００２への電圧印加を停止し、選択ワード線ＷＬ０００００の電圧を、ＶＰＲ＿ＷＬから０Ｖに変化させる。これ以外の非選択ワード線には、電圧は印加されない。これにより、選択したメモリセルに読出し電圧ＶＰＲ＿ＳＢＬが印加され、メモリセルの抵抗変化型素子の抵抗値に応じて、選択ビット線ＢＬ＿ｅ２及び選択グローバルビット線ＧＢＬ００２に蓄積された電荷が放電する。この選択グローバルビット線ＧＢＬ００２の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤを、図９の読出し回路２１６で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。
ここで、選択ワード線ＷＬ０００００がＶＰＲ＿ＷＬから０Ｖに変化したことにより、非選択ビット線及び非選択ワード線は各々、ＶＰＲ＿ＮＳＢＬ、ＶＰＲ＿ＷＬから、選択ビット線ＢＬ＿ｅ２及び選択ワード線ＷＬ０００００の電圧によって定まる安定電圧へと変化する。
このとき、図２３に示すように、選択ビット線ＢＬ＿ｅ２に同じ層で（つまり、Ｙ方向において）隣接する非選択ビット線は、ビット線ＢＬ＿ｅ１及びＢＬ＿ｅ３となる。この両非選択ビット線ＢＬ＿ｅ１及びＢＬ＿ｅ３は、偶数層選択信号ＢＬｓ＿ｅ０によって、それぞれ、グローバルビット線ＧＢＬ００１及びＧＢＬ００３と接続されているが、グローバルビット線の配線の負荷容量は大きいため、両非選択ビット線ＢＬ＿ｅ１及びＢＬ＿ｅ３における信号は前記安定電圧に向かって遅い速度で変化する。この隣接する非選択ビット線ＢＬ＿ｅ１及びＢＬ＿ｅ３の電圧の変化は、それぞれ、選択ビット線ＢＬ＿ｅ２と、隣接する非選択ビット線ＢＬ＿ｅ１及びＢＬ＿ｅ３との間の配線間容量を介して、選択ビット線ＢＬ＿ｅ２へと伝播するが、隣接する非選択ビット線ＢＬ＿ｅ１及びＢＬ＿ｅ３における信号の動きがともに遅いため、図１１Ａの場合と比較すると、選択ビット線ＢＬ＿ｅ２における信号の変化の速度は遅くなる。
また、図２４Ｂに、メモリセルアレイが従来例の構成の場合の、読出し動作の別の一例である、ビット線ＢＬ＿ｅ３およびワード線ＷＬ０００００に接続されたメモリセルを読出す場合を示す。抵抗変化型素子の抵抗値は、前記のビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルと同じであるとする。読出しサイクルでは、まず選択グローバルビット線（図２４ＢではＧＢＬ００３）に、プリチャージ電圧ＶＰＲ＿ＧＢＬが印加される。これ以外の非選択グローバルビット線には、電圧を印加してもしなくても良い。また、偶数層選択信号ＢＬｓ＿ｅ０および奇数層選択信号ＢＬｓ＿ｏ０のうち、選択された方（図２４ＢではＢＬｓ＿ｅ０）に、選択電圧Ｖｓｅｌが印加され、これ以外の非選択の層選択信号には、非選択電圧（図２４Ｂでは０Ｖ）が印加される。選択ワード線（図２４ＢではＷＬ０００００）、非選択ワード線には電圧は印加されない。以上の電圧印加により、グローバルビット線ＧＢＬ００３によって、選択ビット線（図２４ＢではＢＬ＿ｅ３）はプリチャージ電圧ＶＰＲ＿ＳＢＬにプリチャージされ、選択ビット線ＢＬ＿ｅ３からメモリセルを介して、選択ワード線ＷＬ０００００、非選択ワード線はＶＰＲ＿ＷＬに、選択、非選択ワード線からメモリセルを介して、非選択ビット線はＶＰＲ＿ＮＳＢＬに各々、プリチャージされる。
プリチャージ終了後、選択グローバルビット線ＧＢＬ００３への電圧印加を停止し、選択ワード線ＷＬ０００００の電圧を、ＶＰＲ＿ＷＬから０Ｖに変化させる。これ以外の非選択ワード線には、電圧は印加されない。これにより、選択したメモリセルに読出し電圧ＶＰＲ＿ＳＢＬが印加され、メモリセルを通して選択ビット線ＢＬ＿ｅ３及び選択グローバルビット線ＧＢＬ００３に蓄積された電荷が放電する。この選択グローバルビット線ＧＢＬ００３の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤを、図９の読出し回路２１６で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。
ここで、選択ワード線ＷＬ０００００がＶＰＲ＿ＷＬから０Ｖに変化したことにより、非選択ビット線及び非選択ワード線は各々、ＶＰＲ＿ＮＳＢＬ及びＶＰＲ＿ＷＬから、選択ビット線ＢＬ＿ｅ３及び選択ワード線ＷＬ０００００の電圧によって定まる安定電圧へと変化する。
このとき、図２３に示すように、選択ビット線ＢＬ＿ｅ３に同じ層で（つまり、Ｙ方向において）隣接する非選択ビット線は、ビット線ＢＬ＿ｅ２及びＢＬ＿ｅ４となる。この非選択ビット線ＢＬ＿ｅ２は、層選択信号ＢＬｓ＿ｅ０によって、グローバルビット線と接続されており、配線の負荷容量は大きいため、非選択ビット線ＢＬ＿ｅ２における信号は前記安定電圧に向かって遅い速度で変化する。一方、非選択ビット線ＢＬ＿ｅ４は、層選択信号ＢＬｓ＿ｅ１によって（偶数層選択スイッチ素子４０５が非接続状態であるので）、グローバルビット線から切断されており、配線の負荷容量は小さいため、非選択ビット線ＢＬ＿ｅ４における信号は前記安定電圧に向かって速く変化する。この隣接する非選択ビット線の変化は、選択ビット線と、隣接する非選択ビット線との間の配線間容量を介して、選択ビット線へと伝播するが、一方の隣接非選択ビット線ＢＬ＿ｅ２において信号が変化する速度が速く、他方の隣接非選択ビット線ＢＬ＿ｅ４において信号が変化する速度が遅いため、選択ビット線ＢＬ＿ｅ３における信号の変化の速度は、図２４Ａの場合よりは速くなり、図１１Ａおよび図１１Ｂの場合よりは遅くなる。
すなわち、隣接非選択ビット線ＢＬ＿ｅ２における信号の変化の速度は遅く、隣接非選択ビット線ＢＬ＿ｅ４における信号の変化の速度は速いが、前記の通り、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルを読出す場合の隣接非選択ビット線ＢＬ＿ｅ１、ＢＬ＿ｅ３の変化は、ともに遅い。従って、選択メモリセルの抵抗変化型素子の抵抗値が同じであっても、グローバルビット線の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤは、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルを読出す場合より速くなり、判定時間にばらつきが生じる。
以上のように、メモリセルアレイが従来例の構成の場合では、メモリセルの抵抗変化型素子の抵抗値が同じであっても、読出すメモリセルの位置によって読出し時間にばらつきが生じるが、メモリセルアレイが本実施形態の構成の場合においては、読出すメモリセルの位置によらず読出し時間にばらつきが生じない、という特徴を有する。
（隣接しない基本アレイ面からの同時読み出し）
以上では、読出しサイクルにおいて基本アレイ面群１００内の１つの基本アレイ面から、１つのメモリセルのみを読出す場合について説明した。すなわち、グローバルビット線を１本のみ選択して読出し動作を行う場合を示したが、図６に示す基本アレイ面群の回路構成では、基本アレイ面群中に含まれる基本アレイ面の数分のグローバルビット線を備えている。基本アレイ面群内ではワード線は共通であるため、読出しサイクルにおいて、これら複数のグローバルビット線を同時に選択することにより、複数の基本アレイ面上の同じワード線に接続されたメモリセルを、同時に読出すことが可能である。
しかしながら、基本アレイ面群内の、任意の複数基本アレイ面内のメモリセルを同時に選択する場合、各選択ビット線に対してＹ方向における両側で隣接するビット線が、双方とも非選択ビット線となる場合、一方が選択ビット線で他方が非選択ビット線となる場合、あるいは双方とも選択ビット線となる場合の、３つの場合が生じ得る。従って、前記図２３、図２４Ａおよび図２４Ｂで説明した従来の回路構成の場合と同様に、選択するメモリセル（ビット線）の位置によってＹ方向における隣接線における信号の挙動が異なるため、読出し速度がばらつくという課題がある。
この課題は、ある基本アレイ面内のビットを読出す場合、その基本アレイ面とはＹ方向の両側において隣接しない基本アレイ面内のビットを同時に読出すことにより、解決することができる。例えば、図６の回路構成の場合では、制御回路２１２による制御の下で、グローバルビット線デコーダ／ドライバ２０２は、基本アレイ面０内のメモリセルを選択する時は、同時に基本アレイ面２内のメモリセルを選択すれば良く、基本アレイ面１内のメモリセルを選択する時は、同時に基本アレイ面３内のメモリセルを選択すれば良い。
図１２に、図６の回路構成における同時読出し動作の一例である、選択ビット線ＢＬ＿ｅ１および選択ワード線ＷＬ０００００に接続されたメモリセルと、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルとを同時に読出す場合を示す。動作の概要は図１１Ｂの場合と同様であるが、グローバルビット線デコーダ／ドライバ２０２は、グローバルビット線ＧＢＬ００３に加え、グローバルビット線ＧＢＬ００１も同時に選択できる点が異なる。この時、選択ビット線の一つであるＢＬ＿ｅ１にＹ方向において隣接する非選択ビット線は、ビット線ＢＬ＿ｅ０、ＢＬ＿ｅ２になるが、この両非選択ビット線ＢＬ＿ｅ０及びＢＬ＿ｅ２はビット線選択信号ＢＬ＿ｆ０により（第１の選択スイッチ素子１０１および１０３が非接続状態であるので）、グローバルビット線から切断されている。一方、もう一つの選択ビット線であるＢＬ＿ｅ３にＹ方向において隣接する非選択ビット線は、ビット線ＢＬ＿ｅ２及びＢＬ＿ｅ４となるが、この両非選択ビット線ＢＬ＿ｅ２及びＢＬ＿ｅ４も各々、ビット線選択信号ＢＬ＿ｆ０及びＢＬ＿ｆ１により（第１の選択スイッチ素子１０３および１０５が非接続状態であるので）、グローバルビット線から切断されている。よって、選択ビット線ＢＬ＿ｅ１及びＢＬ＿ｅ３は両方とも、Ｙ方向において隣接する非選択ビット線がグローバルビット線から切断されているため、図１１Ａおよび図１１Ｂの場合と同様、選択メモリセルの抵抗変化型素子の抵抗値が同じであれば、グローバルビット線の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤは、両者で概ね同じ値となる。
なお、ビット線ＢＬ＿ｅ０およびワード線ＷＬ０００００に接続されたメモリセルとビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルとを同時に読出す場合、およびビット線ＢＬ＿ｅ０およびワード線ＷＬ０００００に接続されたメモリセルとビット線ＢＬ＿ｅ３およびワード線ＷＬ０００００に接続されたメモリセルとを同時に読出す場合についても同様に、選択ビット線にＹ方向において隣接する非選択ビット線は、全てグローバルビット線から切断される。ゆえに以上の３つの場合について、選択メモリセルの抵抗変化型素子の抵抗値が同じであれば、グローバルビット線の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤは、３つの場合について概ね同じ値となる。
＜基本アレイ面群の物理的構造（レイアウト）＞
図１３、図１４Ａ、および図１４Ｂは、本実施形態に係る基本アレイ面群の物理的構造の一実施形態を示す図である。図１３は平面図であり、図１４Ａおよび図１４Ｂは断面図である。図１３において、左右方向がビット線ＢＬの延びるＸ方向、上下方向がワード線ＷＬの延びるＹ方向であり、紙面に直交する方向がＺ方向である。図１４Ａおよび図１４Ｂにおいて、左右方向がビット線ＢＬの延びるＸ方向、上下方向がＺ方向、紙面に直交する方向がワード線ＷＬの延びるＹ方向である。
図１３、図１４Ａ、および図１４Ｂに示す物理的構造では、基板３の上に、複数のメモリセルＭＣが配置された基本アレイ面群が形成されている。そして、グローバルビット線ＧＢＬ０〜ＧＢＬ３は、最下層のビット線ＢＬのさらに下層（第１配線１６６の層）において、Ｙ方向に延びて形成されている。また、第１および第２の選択スイッチ素子はＭＯＳＦＥＴによって構成されており、グローバルビット線ＧＢＬ０〜ＧＢＬ３のさらに下の、基板３に形成された拡散層１０６およびゲート１０７によって構成されている。グローバルビット線ＧＢＬ０〜ＧＢＬ３と拡散層１０６とは、第１ビア１６５を介して、接続されている。
また、各基本アレイ面０〜３において、偶数層の各ビット線（ここでは、２層分のビット線）ＢＬは、偶数層のビット線間を接続する第１のビア群１２１〜１２４（第１奇数層貫通ビア１６２）を介して、共通に接続されている（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）。同様に、奇数層の各ビット線（ここでは、２層分のビット線）ＢＬは、奇数層のビット線間を接続する第２のビア群１３１〜１３４（第２偶数層貫通ビア１６３）を介して、共通に接続されている（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）。そして、共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３は、それぞれ第３ビア（ビア１５１）を介して第２配線１６８に接続されており、共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３は、それぞれ第１偶数層貫通ビア（ビア１６１）を介して第２配線１６８に接続されている。
ここで、図１４Ａは基本アレイ面０及び２の断面図を、図１４Ｂは基本アレイ面１及び３の断面図を示している。図１４Ａに示す様に、基本アレイ面０及び２では、それぞれ、偶数層のビット線ＢＬ＿ｅ０及びＢＬ＿ｅ２をそれぞれ第２配線１６８に接続する第１のビア群１２１及び１２３は、基本アレイ面内の左側に配置されており、奇数層のビット線ＢＬ＿ｏ０及びＢＬ＿ｏ２をそれぞれ第２配線１６８に接続する第２のビア群１３１、１３３は、基本アレイ面内の右側に配置されている。一方で、図１４Ｂに示す様に、基本アレイ面１、３では、それぞれ、偶数層のビット線ＢＬ＿ｅ１及びＢＬ＿ｅ３をそれぞれ第２配線１６８に接続する第１のビア群１２２及び１２４は、基本アレイ面内の右側に配置されており、奇数層のビット線ＢＬ＿ｏ１及びＢＬ＿ｏ３をそれぞれ第２配線１６８に接続する第２のビア群１３２、１３４は、基本アレイ面内の左側に配置されている。
図１５Ａ〜図１５Ｃおよび図１６Ａ〜図１６Ｃは、図１３、図１４Ａ、および図１４Ｂに示す物理的構造を、各層毎に分解した平面図である。図１５Ａ〜図１５Ｃおよび図１６Ａ〜図１６Ｃを用いて、本実施形態に係る基本アレイ面群の物理的構造をさらに詳細に説明する。
図１５Ａは第１および第２の選択スイッチ素子を構成する拡散層およびゲートから第１ビア１６５までが形成された状態を示す平面図である。図１５Ａに示すように、図６に示した第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４が、拡散層１０６およびゲート１０７（１０７ａ及び１０７ｂ）からなるＭＯＳＦＥＴによって構成されている。また、基本アレイ面０における第１の選択スイッチ素子１０１および第２の選択スイッチ素子１１１を構成するＭＯＳＦＥＴは、ソースまたはドレインとなる拡散領域の一方を共有し、ＭＯＳＦＥＴペアを構成している。同様に、基本アレイ面１における第１の選択スイッチ素子１０２および第２の選択スイッチ素子１１２、基本アレイ面２における第１の選択スイッチ素子１０３および第２の選択スイッチ素子１１３、および基本アレイ面３における第１の選択スイッチ素子１０４および第２の選択スイッチ素子１１４もそれぞれ、拡散領域を共有し、ＭＯＳＦＥＴペアを構成している。
４つのＭＯＳＦＥＴペアは、ゲート長方向がＹ方向に一致するように配置されており、かつ、Ｘ方向に並べられている。なお、ＭＯＳＦＥＴペアの個数は、基本アレイ面群内の基本アレイ面の数に相当しており、基本アレイ面がｎ（ｎは２以上の整数）個のとき、ＭＯＳＦＥＴペアはｎ個並べられることになる。
また、４つのＭＯＳＦＥＴペアにおいて、第１の選択スイッチ素子１０１〜１０４を構成するＭＯＳＦＥＴのゲートが互いに接続されて第１の選択ゲート１０７ａが形成されているとともに、第２の選択スイッチ素子１１１〜１１４のゲートが互いに接続されて第２の選択ゲート１０７ｂが形成されている。第１の選択ゲート１０７ａには第１のビット線選択信号ＢＬｓ＿ｆ０が与えられ、第２の選択ゲート１０７ｂには第２のビット線選択信号ＢＬｓ＿ｓ０が与えられる。
また、各ＭＯＳＦＥＴペアにおいて共有された拡散領域には、グローバルビット線ＧＢＬ０〜ＧＢＬ３と接続するための第１ビア１６５（ビア１４１等）がそれぞれ形成されている。また、第１の選択スイッチ素子１０１〜１０４の他方の拡散領域には、ビット線ＢＬ＿ｅ０、ＢＬ＿ｏ１、ＢＬ＿ｅ２、及びＢＬ＿ｏ３と接続するための第１ビア１６５（ビア１４２等）がそれぞれ形成されており、第２の選択スイッチ素子１１１〜１１４の他方の拡散領域には、ビット線ＢＬ＿ｏ０、ＢＬ＿ｅ１、ＢＬ＿ｏ２、及びＢＬ＿ｅ３と接続するための第１ビア１６５（ビア１４３等）がそれぞれ形成されている。
図１５Ｂは図１５Ａの構造上に、グローバルビット線を含む第１配線１６６と第２ビア１６７が形成された状態を示す平面図である。図１５Ｂに示すように、グローバルビット線ＧＢＬ０〜ＧＢＬ３はそれぞれ、Ｙ方向に延びており、各ＭＯＳＦＥＴペアの共有化された拡散領域と第１ビア１６５（ビア１４１等）によって接続されている。また、第１の選択スイッチ素子１０１〜１０４の他方の拡散領域と第１ビア１６５を介して接続された配線（配線１４４等）が、設けられている。そしてこの配線に、ビット線ＢＬ＿ｅ０、ＢＬ＿ｏ１、ＢＬ＿ｅ２、及びＢＬ＿ｏ３と接続するための第２ビア１６７（ビア１４５等）が形成されている。さらに、第２の選択スイッチ素子１１１〜１１４の他方の拡散領域と第１ビア１６５（ビア１４３等）を介して接続された配線（配線１４６等）が設けられている。そしてこの配線（配線１４６等）を、ビット線ＢＬ＿ｏ０、ＢＬ＿ｅ１、ＢＬ＿ｏ２、及びＢＬ＿ｅ３と接続するための第２ビア１６７（ビア１４７等）が形成されている。
図１５Ｃは図１５Ｂの構造上に、第２配線１６８と第３ビア、第１偶数層貫通ビアが形成された状態を示す平面図である。この第２配線１６８は、グローバルビット線ＧＢＬと基本アレイ面群との間に設けられた配線層に形成されている。図１５Ｃに示すように、基本アレイ面０及び２の第３ビア１５１と、基本アレイ面１及び３の第１偶数層貫通ビア１６１とが、第２配線１６８の左端にＹ方向に並んで配置されており、基本アレイ面０及び２の第１偶数層貫通ビア１６１と、基本アレイ面１及び３の第３ビア１５１とが、第２配線１６８の右端にＹ方向に並んで配置されている。すなわち、基本アレイ面０において共通に接続された偶数層のビット線ＢＬ＿ｅ０、基本アレイ面１において共通に接続された奇数層のビット線ＢＬ＿ｏ１、基本アレイ面２において共通に接続された偶数層のビット線ＢＬ＿ｅ２、及び基本アレイ面３において共通に接続された奇数層のビット線ＢＬ＿ｏ３のそれぞれの共通接続のためのビア領域が第２配線１６８の左端にＹ方向に隣接して配置されているとともに、基本アレイ面０において共通に接続された奇数層のビット線ＢＬ＿ｏ０、基本アレイ面１において共通に接続された偶数層のビット線ＢＬ＿ｅ１、基本アレイ面２において共通に接続された奇数層のビット線ＢＬ＿ｏ２、及び基本アレイ面３において共通に接続された偶数層のビット線ＢＬ＿ｅ３のそれぞれの共通接続のためのビア領域が第２配線１６８の右端にＹ方向に隣接して配置されている。また、図１４Ａおよび図１４Ｂの断面図から分かるように、共通に接続されたビット線ＢＬのビア群は、この配線層におけるビア領域から、基板３に対して垂直方向に延びている。
そして、第３ビア１５１と、選択スイッチ素子１０１、１１２、１０３、及び１１４の他方の拡散領域に接続されている第２ビア１６７（ビア１４５等）とを接続するように、配線（配線１４８等）が設けられている。また、第１偶数層貫通ビアと、第２の選択スイッチ素子１１１、１０２、１１３、１０４の他方の拡散領域に接続されている第２ビア１６７（ビア１４７等）とを接続するように、配線（配線１４９等）が設けられている。これにより、ビア１５１、１６１は各々、第１の選択スイッチ素子１０１〜１０４、第２の選択スイッチ素子１１１〜１１４の共有されていない方の拡散領域に接続されたことになる。
このように、グローバルビット線と基本アレイ面群との間に配線層を設けて、共通接続されたビット線と選択スイッチ素子との電気的接続に、この配線層の配線を介在させることによって、選択スイッチ素子の配置がビット線コンタクト領域の配置に律束されることがなく、よって、自由度の高い配置やサイズ構成が可能になる。
図１６Ａは図１５Ｃの構造上に形成された偶数層のビット線を示す平面図である。図１６Ａに示すように、偶数層のビット線ＢＬ（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）は、Ｚ方向に共通する偶数層の各ビット線間を接続する第１のビア群１２１〜１２４を介して前記偶数層の各ビット線が共通に接続されており、さらに図１５Ｃに示した第３ビア１５１に接続されている。なお、図１６Ａや他の平面図において、メモリセルＭＣは矩形で表されているが、実際の仕上がり寸法では円形状になる。
ここで、偶数層のビット線を形成する時点では、奇数層貫通ビアは形成されておらず（図中、点線の部分）、ビア領域において偶数層のビット線間は基本アレイ面間の２倍の間隔が空いている（図中、ＢＬ＿ｅ０とＢＬ＿ｅ２との間、およびＢＬ＿ｅ１とＢＬ＿ｅ３の間）ため、プロセスが容易となる利点がある。
図１６Ｂは図１５Ｃの構造上に形成されたワード線を示す平面図である。また、図１６Ｂでは、メモリセルＭＣの１ビットのサイズ（ピッチ）を破線の矩形で示している。ここでは、Ｘ方向（ビット線方向）のピッチとＹ方向（ワード線方向）のピッチとを等しくしているが、等しくなくてもよい。
図１６Ｃは図１５Ｃの構造上に形成された奇数層のビット線を示す平面図である。図１６Ｃに示すように、奇数層のビット線ＢＬ（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）は、Ｚ方向に共通する奇数層の各ビット線間を接続する第２のビア群１３１〜１３４を介して前記奇数層の各ビット線が共通に接続されており、さらに図１５Ｃに示した第１偶数層貫通ビア１６１に接続されている。
また、奇数層のビット線を形成する時点では、偶数層貫通ビアは形成されておらず（図中、点線の部分）、ビア領域において奇数層のビット線間は基本アレイ面間の２倍の間隔が空いている（図中、ＢＬ＿ｏ０とＢＬ＿ｏ２との間、およびＢＬ＿ｏ１とＢＬ＿ｏ３の間）ため、プロセスが容易となる利点がある。
なお、第１のビア群１２１〜１２４及び第２のビア群１３１〜１３４は、図１７Ａおよび図１７Ｂ、図１８Ａ〜図１８Ｃに示すように、ビア群に接続しないワード線、ビット線層にも上下のビアを接続するための孤立した配線パターンを配置し、各配線層間をビアで接続することにより形成しても良い。
＜本発明に係る抵抗変化型不揮発性記憶装置５００の特徴＞
本願発明者らは、多層型の階層ビット線の構造を考えるにあたって、以下の点に注目した。
第１点目として、読出し動作時に、選択ビット線に、Ｙ方向の両隣で隣接する非選択ビット線における信号の動きが、選択ビット線の位置によらず常に同じ動きとなるように配線を構成、制御することによって、読出し速度のばらつきを低減できると考えた。
本発明に係る抵抗変化型不揮発性記憶装置５００では、ある基本アレイ面で偶数層のビット線が選択される時は常に、Ｙ方向の両隣で隣接する基本アレイ面内の偶数層のビット線がグローバルビット線から切断されるように、また、ある基本アレイ面で奇数層のビット線が選択される時は常に、Ｙ方向の両隣で隣接する基本アレイ面内の奇数層のビット線がグローバルビット線から切断されるようにビット線、およびビット線選択スイッチを構成、制御することにより、選択するビット線の位置によらず、Ｙ方向の両隣で隣接する非選択ビット線における信号の動きが常に同じになるようにしている。この配線構成、制御によって、選択位置による読出し速度のばらつきを低減できるため、ビット線を最小間隔で配線することが可能となる。
第２点目として、層が重なる方向であるＺ方向において、奇数層を隔てて隣接する偶数層のビット線間を単一のビア（第１奇数層貫通ビア１６２等）で接続し、同じく偶数層を隔てて隣接する奇数層のビット線間を単一のビア（第２偶数層貫通ビア１６３等）で接続することにより、各ビア群に接続しないワード線、ビット線層では配線層を設けない様な、ビアの物理的構造を考えた。このビアの物理的構造により、偶数層のビット線を形成する時点では、第１奇数層貫通ビア１６２は形成されておらず、ビア領域において偶数層のビット線間は基本アレイ面間の２倍の間隔が空いているため、プロセスが容易となる利点がある。奇数層の形成についても同様である。
また、抵抗変化型不揮発性記憶装置では、書込み、消去動作時において、書込み、消去に用いる電流の制限が必要とされる場合がある。たとえば、抵抗変化型素子を高抵抗状態から低抵抗状態に変化させる場合である。この場合は、図６に示した本発明の実施形態に係る基本アレイ面群の構成に対し、図１９のように電流制限回路１７１〜１７５、１８１〜１８５を、ビット線選択スイッチ素子１０１〜１０５、１１１〜１１５とグローバルビット線ＧＢＬ０００〜ＧＢＬ００３との間に設ければよい。
具体的には、電流制限回路は、基本アレイ面ごとに、第１の選択スイッチ素子１０１〜１０５と第２の選択スイッチ素子１１１〜１１５との接続点と、グローバルビット線ＧＢＬ０００〜ＧＢＬ００３との間に、一対のｎ型ＭＯＳトランジスタ１７１〜１７５とｐ型ＭＯＳトランジスタ１８１〜１８５とで構成される並列回路を挿入することで構成される。書込み、消去において、例えば一対のｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのうち、ソースフォロワ動作となる一方のトランジスタだけをオンさせることで、基板バイアス効果により、オンしたトランジスタが電流制限回路として動作する。すなわち、メモリセルからグローバルビット線に向けて電流を流す場合には、ｐ型ＭＯＳトランジスタだけをオンさせ、一方、グローバルビット線からメモリセルに向けて電流を流す場合には、ｎ型ＭＯＳトランジスタだけをオンさせることで、電流を制限することができる。これにより、抵抗変化型素子を高抵抗状態から低抵抗状態に変化させるときに、その抵抗変化型素子が過剰な電流のために低抵抗化し過ぎ、その後の動作が不安定になるという不具合が回避される。
なお、図６、図１９のように構成される基本アレイ面群からなるメモリセルアレイでは、その端部の基本アレイ面（図６、図１９では基本アレイ面０）のみ、隣接する基本アレイ面が２個ではなく、１個（図６、図１９では基本アレイ面１）となる。よって、端部の基本アレイ面０をアクセスする時のみ、他の基本アレイ面をアクセスする時と読出し速度が異なる懸念があるが、これは基本アレイ面０に対しＹ方向に、基本アレイ面１ではない側に隣接させてダミーの基本アレイ面を配置することで、解決可能である。この場合、前記ダミーの基本アレイ面の第１の選択スイッチ素子、第２の選択スイッチ素子をともに、オフ状態に固定して、ビット線をグローバルビット線から切断しておけば良い。
＜本発明の抵抗変化型不揮発性記憶装置５００による効果＞
次に、本発明の抵抗変化型不揮発性記憶装置５００が備えるメモリセルアレイ構成について、特に読出し動作時の選択ビット線と、選択ビット線にＹ方向において隣接する非選択ビット線における信号の動きとに注目して、その効果を説明する。
図２３に示す従来のメモリセルアレイの構成では、選択するビット線の位置によって、選択ビット線と同じ配線層において（つまり、Ｙ方向において）両側で隣接する非選択のビット線が、両方ともビット線選択スイッチ素子（偶数層選択スイッチ素子４０１〜４０５、奇数層選択スイッチ素子４１１〜４１５）によってグローバルビット線と接続されるか、一方がビット線選択スイッチ素子によってグローバルビット線と接続され、かつ他方がグローバルビット線から切断されるか、の２つの場合がある。これに対し、図６に示す本発明の抵抗変化型不揮発性記憶装置５００が備えるメモリセルアレイの構成では、選択するビット線の位置によらず、選択ビット線と同じ配線層において（つまり、Ｙ方向において）両側で隣接する非選択のビット線が、両方ともビット線選択スイッチ素子（第１の選択スイッチ素子１０１〜１０５、第２の選択スイッチ素子１１１〜１１５）によってグローバルビット線から切断されることを特徴としている。
従来のメモリセルアレイの構成では、選択するビット線の位置によって、Ｙ方向の両側で隣接する非選択のビット線における信号の動きが異なり、配線間容量による非選択ビット線から選択ビット線への影響に差が生じる。このため、選択したメモリセルの抵抗変化型素子の抵抗値が同じ場合でも、選択した位置によって選択ビット線における信号の動きに差が生じ、読出し速度にばらつきが生じる。図２３で示した基本アレイ面群の構成の場合について、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読出した場合の非選択ビット線ＢＬ＿ｅ１、選択ビット線ＢＬ＿ｅ２、非選択ビット線ＢＬ＿ｅ３における信号の動きをシミュレーションにより求めた結果を、図２０Ａに示す。また、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルを読出した場合の非選択ビット線ＢＬ＿ｅ２、選択ビット線ＢＬ＿ｅ３、非選択ビット線ＢＬ＿ｅ４における信号の動きをシミュレーションにより求めた結果を、図２０Ｂに示す。図２０Ａに示すように、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読出す場合は、隣接する非選択ビット線は両方とも、遅い速度で安定電圧へと変化する一方、図２０Ｂに示すように、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルを読出す場合は、隣接する非選択ビット線における信号の一方は遅い速度で、他方は速い速度で安定電圧へと変化することがわかる。以上のように、Ｙ方向において隣接する非選択ビット線における信号の動きに差があるため、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読出した場合の読出し時間は３９ｎｓであるが、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルを読出した場合の読出し時間は３３ｎｓであり、選択位置によって６ｎｓの差が生じていることを確認できる。
一方、本発明の抵抗変化型不揮発性記憶装置５００が備えるメモリセルアレイの構成では、選択するビット線の位置によらず、Ｙ方向において両側で隣接する非選択ビット線における信号の動きは同じであり、配線間容量による選択ビット線への影響に差は生じない。このため、選択したメモリセルの抵抗変化型素子の抵抗値が同じ場合、選択した位置によって選択ビット線における信号の動きに差は生じず、読出し速度にばらつきが生じない。図６で示した基本アレイ面群の構成の場合について、図２０と同様に選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読出した場合、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルを読出した場合の各々について、選択ビット線、隣接する非選択ビット線における信号の動きをシミュレーションにより求めた結果を、図２１Ａおよび図２１Ｂに示す。図２１Ａおよび図２１Ｂのいずれの場合でも、隣接する非選択ビット線における信号は両方とも、速い速度で安定電圧へと変化することがわかる。このため、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読出した場合の読出し時間は２８ｎｓ、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルを読出した場合の読出し時間も２８ｎｓであり、選択位置によって、差がないことがわかる。
以上のように、本発明の抵抗変化型不揮発性記憶装置が備えるメモリセルアレイの構成では、選択する位置によらず読出し時間が一定となり、配線間容量による非選択ビット線における信号の動きによる影響を考慮する必要がないため、読出し回路に余分なマージンを設けることなく、ビット線を最小間隔で配線することが可能となる。また前記結果は一例として、図６で示す基本アレイ面群の場合を示したが、図６の場合より配線層の数、および同一ビット線上のメモリセルの個数がより多くなると、配線間容量による影響はさらに顕著となるため、その影響を考慮する必要がない本発明の抵抗変化型不揮発性記憶装置が備えるメモリセルアレイの構成は、より有用なものとなる。
以上、本発明に係る抵抗変化型不揮発性記憶装置について、実施の形態およびその変形例に基づいて説明したが、本発明は、実施の形態およびその変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、本実施の形態および変形例に対して当業者が思いつく各種変形を施して得られる形態や、実施の形態および変形例における構成要素を任意に組み合わせて得られる他の形態も、本発明に含まれる。
たとえば、図６に示される本実施形態における抵抗変化型不揮発性記憶装置が備えるメモリセルアレイは、複数の基本アレイ群で構成され、かつ、各基本アレイ群は４つの基本アレイ面から構成されたが、本発明に係る抵抗変化型不揮発性記憶装置が備えるメモリセルアレイは、このような構成に限定されるものではなく、少なくとも一つの基本アレイ群だけから構成されてもよいし、一つの基本アレイ群が少なくとも２つの基本アレイから構成されてもよい。少なくとも２つの基本アレイ面から構成されたメモリセルアレイであれば、第１の基本アレイ面内の第１のビア群（偶数層のビット線を接続するビア群）と、第２の基本アレイ面内の第２のビア群（奇数層のビット線を接続するビア群）とが、Ｙ方向において互いに隣接し、かつ、第１の基本アレイ面内の第２のビア群と、第２の基本アレイ面内の第１のビア群とが、Ｙ方向において互いに隣接するという特徴を備えることができるからである。
以上説明したように、本発明に係る抵抗変化型不揮発性記憶装置では、メモリセルアレイが多分割された構成において、メモリセルアレイを最小配線間隔で構成することが可能であるため、例えば、高集積、かつ小面積のメモリを実現するのに有用である。
ＭＣ メモリセル
ＢＬ ビット線
ＷＬ ワード線
ＧＢＬ グローバルビット線
ＢＬ＿ｅ０〜ＢＬ＿ｅ４ 偶数層のビット線
ＢＬ＿ｏ０〜ＢＬ＿ｏ４ 奇数層のビット線
ＢＬｓ＿ｆ０、ＢＬｓ＿ｆ１ 第１のビット線選択信号
ＢＬｓ＿ｓ０、ＢＬｓ＿ｓ１ 第２のビット線選択信号
ＢＬｓ＿ｅ０、ＢＬｓ＿ｅ１ 偶数層選択信号
ＢＬｓ＿ｏ０、ＢＬｓ＿ｏ１ 奇数層選択信号
ＣＭＰ 電流制限制御信号
１ 抵抗変化型素子
２ 双方向ダイオード素子
２ａ 単方向ダイオード素子
１１ 下部配線
１２ 上部配線
１３ 下部電極
１４ ダイオード層
１５ 内部電極
１６ 抵抗変化層
１６ａ 第１の抵抗変化層（第１のタンタル酸化物層、第１のハフニウム酸化物層、第１のジルコニウム酸化物層）
１６ｂ 第２の抵抗変化層（第２のタンタル酸化物層、第２のハフニウム酸化物層、第２のジルコニウム酸化物層）
１７ 上部電極
１００ 基本アレイ面群
１０１〜１０５ 第１の選択スイッチ素子
１０６ 拡散層
１０７ ゲート
１０７ａ 第１の選択ゲート
１０７ｂ 第２の選択ゲート
１１１〜１１５ 第２の選択スイッチ素子
１２１〜１２５ 第１のビア群
１３１〜１３５ 第２のビア群
１４１〜１４３、１４５、１４７、１５１、１６１ ビア
１４４、１４６、１４８、１４９ 配線
１７１〜１７５、１８１〜１８５ 電流制限回路（ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ）
２００ メモリセルアレイ
２０１ ワード線デコーダ／ドライバ
２０２ グローバルビット線デコーダ／ドライバ
２０３ サブビット線選択回路
２１１ アドレス入力回路
２１２ 制御回路
２１３ 書込みパルス発生回路
２１４ 書込み回路
２１５ データ入出力回路
２１６ 読出し回路
３００ 主要部
４００ 基本アレイ面群
４０１〜４０５ 偶数層選択スイッチ素子
４１１〜４１５ 奇数層選択スイッチ素子
４２１〜４２５ 偶数層コンタクトビア
４３１〜４３５ 奇数層コンタクトビア

Claims (5)

  1. 電気的信号に基づいて可逆的に抵抗状態が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置であって、
    基板と、
    前記基板の主面と平行な面において直交する方向をＸ方向およびＹ方向とし、前記基板の主面に積層される方向をＺ方向とした場合に、Ｘ方向に延びるビット線がＹ方向に並べられて構成された層がＺ方向に積層されて構成された複数層分のビット線と、
    前記複数層分のビット線の層間のそれぞれに形成され、Ｙ方向に延びるワード線がＸ方向に並べられて構成された層がＺ方向に積層されて構成された複数層分のワード線と、
    前記複数層分のビット線と前記複数層分のワード線との交点のそれぞれに形成され、当該ビット線と当該ワード線とに挟まれた複数の前記メモリセルを有するメモリセルアレイであって、前記複数層分のビット線のうち、Ｙ方向の位置が同一である複数層分のビット線と、当該複数のビット線と交差する前記ワード線との間に挟まれた複数の前記メモリセルを基本アレイ面とした場合に、Ｙ方向に並んで配置された複数の前記基本アレイ面から構成されるメモリセルアレイと、
    前記複数の基本アレイ面のそれぞれに対応して設けられたグローバルビット線と、
    前記複数の基本アレイ面のそれぞれに対応して設けられた第１の選択スイッチ素子及び第２の選択スイッチ素子の組とを備え、
    前記複数の基本アレイ面のそれぞれは、さらに、当該基本アレイ面内の偶数層のビット線のみを互いに接続する第１のビア群と、当該基本アレイ面内の奇数層のビット線のみを互いに接続する第２のビア群とを有し、
    前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第１のビア群は、当該基本アレイ面に対応する、前記第１の選択スイッチ素子および前記第２の選択スイッチ素子の組のうちの一方を介して、当該基本アレイ面に対応する前記グローバルビット線と接続され、当該基本アレイ面内の前記第２のビア群は、当該基本アレイ面に対応する、前記第１の選択スイッチ素子および前記第２の選択スイッチ素子の組のうちの他方を介して、当該基本アレイ面に対応する前記グローバルビット線と接続され、
    前記複数の基本アレイ面の一つを第１の基本アレイ面とし、当該第１の基本アレイ面とＹ方向において隣接する、前記複数の基本アレイ面の他の一つを第２の基本アレイ面とした場合に、
    前記第１の基本アレイ面内の前記第１のビア群と、前記第２の基本アレイ面内の前記第２のビア群とがＹ方向において互いに隣接し、かつ、前記第１の基本アレイ面内の前記第２のビア群と、前記第２の基本アレイ面内の前記第１のビア群とがＹ方向において互いに隣接し、
    前記第１の基本アレイ面内の前記第１のビア群は、当該第１の基本アレイ面に対応する前記第１の選択スイッチ素子を介して、当該第１の基本アレイ面に対応する前記グローバルビット線と接続され、かつ、前記第１の基本アレイ面内の前記第２のビア群は、当該第１の基本アレイ面に対応する前記第２の選択スイッチ素子を介して、当該第１の基本アレイ面に対応する前記グローバルビット線と接続され、
    前記第２の基本アレイ面内の前記第２のビア群は、当該第２の基本アレイ面に対応する前記第１の選択スイッチ素子を介して、当該第２の基本アレイ面に対応する前記グローバルビット線と接続され、かつ、前記第２の基本アレイ面内の前記第１のビア群は、当該第２の基本アレイ面に対応する前記第２の選択スイッチ素子を介して、当該第２の基本アレイ面に対応する前記グローバルビット線と接続され、
    前記複数の基本アレイ面に対応する前記複数の第１の選択スイッチ素子及び前記複数の第２の選択スイッチ素子のそれぞれの組において、前記複数の第１の選択スイッチ素子は、共通の第１のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第２の選択スイッチ素子は、共通の第２のビット線選択信号で電気的な接続および非接続が制御される
    抵抗変化型不揮発性記憶装置。
  2. 前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第１のビア群は、Ｚ方向に、当該基本アレイ面内の奇数層のビット線を隔てて隣接する当該基本アレイ面内の全ての偶数層のビット線間を単一のビアで接続し、当該基本アレイ面内の前記第２のビア群は、Ｚ方向に、当該基本アレイ面内の偶数層のビット線を隔てて隣接する当該基本アレイ面内の全ての奇数層のビット線間を単一のビアで接続している、請求項１に記載の抵抗変化型不揮発性記憶装置。
  3. さらに、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面に対応する前記第１の選択スイッチ素子の一端、および、当該基本アレイ面に対応する前記第２の選択スイッチ素子の一端と、当該基本アレイ面に対応する前記グローバルビット線の間に電流制限回路を備える、請求項１または２に記載の抵抗変化型不揮発性記憶装置。
  4. さらに、
    前記複数のグローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つのグローバルビット線に対して、読出し用電圧を印加するグローバルビット線デコーダ／ドライバと、
    前記グローバルビット線デコーダ／ドライバで選択された少なくとも一つのグローバルビット線に対応する基本アレイ面内のメモリセルの抵抗状態を読み出す読出し回路と、
    前記グローバルビット線デコーダ／ドライバを制御する制御回路とを備え、
    前記制御回路は、前記第１の基本アレイ面内のメモリセルから読出し動作を行う時、前記第２の基本アレイ面内のメモリセルからは同時に読出し動作を行わないように、前記グローバルビット線デコーダ／ドライバを制御する、請求項１〜３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  5. 前記制御回路は、前記第１の基本アレイ面内のメモリセルから読出し動作を行う時、さらに、前記第１の基本アレイ面とＹ方向において隣接しない第３の基本アレイ面内のメモリセルから同時に読出し動作を行うように、前記グローバルビット線デコーダ／ドライバを制御する、請求項４に記載の抵抗変化型不揮発性記憶装置。
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