JP5016151B2 - 抵抗変化型不揮発性記憶装置 - Google Patents

Description

本発明は、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置に関するものである。

近年、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。抵抗変化型素子とは、電気的信号に応じて抵抗値の変化が生じる性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。

また、抵抗変化型素子を用いたメモリセルについて、その１つにいわゆるクロスポイント構造が用いられる。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。従来、このようなクロスポイント構造の不揮発性記憶装置として、様々な形態が提案されている（特許文献１〜６、非特許文献１等）。

特許文献１では、双方向性を有する可変抵抗体をメモリセルとして用いた不揮発性記憶装置が示されている。その中で、非選択セルに流れるいわゆる漏れ電流を低減することを目的として、メモリセルのダイオードに双方向非線形素子として例えばバリスタを用いることが開示されている。また、クロスポイント構造についても開示されている。

特許文献２では、多層構造を有する３次元クロスポイント型可変抵抗メモリセルアレイを備えた不揮発性記憶装置が示されている。

非特許文献１では、可変抵抗膜と単方向ダイオードとを組み合わせたメモリセル構造が開示されている。また、多層構造についても開示されている。

特許文献３では、双極性電圧で書き換え可能な可変抵抗メモリ素子とツェナーダイオードとからなるメモリセルを用いた、多層メモリ構造が開示されている。

特許文献４では、記憶素子と単方向制御素子で構成されたメモリセルを用いた、多層メモリ構造が開示されている。

特許文献５では、多結晶シリコンダイオードを有し、単極性電圧で書き換え可能な可変抵抗メモリ素子（ＲＲＡＭ）を備えるメモリセルを用いた、三次元構造を有する不揮発性メモリが開示されている。特許文献５では図２４に示すように、同一アレイ面内の奇数層、偶数層のワード線を各々、異なる縦配線（ｔｒｅｅ ｔｒｕｎｋ）に接続するというワード線構造が示されている。ここで、あるアレイ面の奇数層、偶数層のワード線はドライバ（ｄｒｉｖｅｒ）を介して各々、異なる駆動回路に接続されている。また、あるアレイ面において奇数層のワード線を選択するドライバ、偶数層のワード線を選択するドライバ、そのアレイ面に隣接するアレイ面において奇数層のワード線を選択するドライバ、偶数層のワード線を選択するドライバは各々、異なる制御信号で制御されている。なお特許文献５では、ワード線の場合が示されているが、ワード線ではなく、ビット線に適用することも可能であることは、容易に推測される。

特開２００６−２０３０９８号公報（図２，図５） 特開２００５−３１１３２２号公報（図４） 特表２００６−５１４３９３号公報 特開２００４−３１９４８号公報 特開２００７−１６５８７３号公報（図５、９） 国際公開第２００９／００１５３４号

Ｉ． Ｇ． Ｂａｅｋ、他、「Ｍｕｌｔｉ−ｌａｙｅｒ Ｃｒｏｓｓ−ｐｏｉｎｔ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ（ＯｘＲＲＡＭ） ｆｏｒ Ｐｏｓｔ−ＮＡＮＤ Ｓｔｏｒａｇｅ Ａｐｐｌｉｃａｔｉｏｎ」、ＩＥＤＭ２００５（ＩＥＥＥ ｉｎｔｅｒｎａｔｉｏｎａｌ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ｍｅｅｔｉｎｇ ２００５）、７６９−７７２、Ｓｅｓｓｉｏｎ ３１（Ｆｉｇ．７、Ｆｉｇ．１１）、２００５年１２月５日

しかしながら、上記従来の不揮発性記憶装置は、集積回路として実現した場合に、そのレイアウト面積が大きくなり、高集積化が困難になるという問題がある。

たとえば、前記特許文献５で示される構造では、同一アレイ面内の奇数層のワード線を駆動するドライバと偶数層のワード線を駆動するドライバは各々、異なる制御信号で制御され、かつ異なる駆動回路に接続されている。また、あるアレイ面と、それに隣接するアレイ面のドライバは各々、異なる制御信号で制御され、かつ異なる駆動回路に接続されている。従って、２個のアレイ面に対しドライバは４個必要となる上、前記４個のドライバは各々、異なる駆動回路に接続する必要があり、ドライバの一端を共通にすることはできないため、ドライバ回路のレイアウト面積が大きくなり、その結果、不揮発性記憶装置の高集積化が困難になるという課題がある。

この課題に対し、特許文献６では、同一アレイ面内の奇数層、偶数層のビット線を各々、共通のコンタクトビアに接続する階層ビット線構造とし、さらには前記奇数層のビット線、偶数層のビット線が接続された各コンタクトビアを、各々選択スイッチを用いて選択し、その選択スイッチの拡散領域の一方を共通にすることにより、レイアウト面積の増加を抑制できることが示されている。また、複数の面内の奇数層ビット線用の選択スイッチのゲートを共通に接続し、同様に偶数層ビット線用の選択スイッチのゲートを共通に接続してブロックを構成し、前記ブロック単位でアクセスを行うことにより、レイアウト面積を削減できることが、あわせて示されている。

ここで、メモリセルアレイの設計では一般に、面積は極力小さくすることが要求され、ビット線およびワード線は各々、実装するプロセスにおいて許容される最小間隔で配線される。一方で、微細化により隣接する配線間隔が小さくなると配線間の結合容量（ｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔａｎｃｅ）が大きくなるため、選択したビット線および選択したワード線に隣接する非選択のビット線または非選択のワード線に容量結合により信号が伝達されることによって、選択したビット線および選択したワード線の信号の動きに影響が生じる。特許文献６で示されている構造（図２５）では、基本アレイ面群４００において、ブロック内部に位置するアレイ面内のメモリセルを選択する場合と、ブロック端部に位置するアレイ面内のメモリセルを選択する場合とで、選択ビット線に隣接する非選択ビット線における信号の動きが異なり、メモリセルに記憶された抵抗値が同一であっても、選択したメモリセルの位置によって選択線における信号の動きに差が生じ、読み出し速度にばらつきが発生するという課題がある（この動作の詳細については後述する）。このため、前記ばらつき分だけ読み出し速度にマージンを設けて回路設計を行うか、ビット線およびワード線の配線間隔にマージンを設けてレイアウト設計を行うか、いずれかの対策をする必要がある。

前記の問題を鑑み、本発明は抵抗変化型不揮発性記憶素子を用いた不揮発性記憶装置であって、読み出し回路の設計にマージンを設けることなく、メモリセルアレイのビット線およびワード線を、実装するプロセスにおいて許容される最小間隔で配線することを可能とする不揮発性記憶装置を提供することを目的とする。

上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶装置の一形態は、電気的信号に基づいて可逆的に抵抗状態が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置であって、基板と、前記基板の主面と平行な面において直交する方向をＸ方向およびＹ方向とし、前記基板の主面に積層される方向をＺ方向とした場合に、Ｘ方向に延びるビット線がＹ方向に複数並べられて構成された層がＺ方向に積層されて構成された複数層分のビット線と、前記複数層分のビット線の層間のそれぞれに形成され、Ｙ方向に延びるワード線がＸ方向に複数並べられて構成された層がＺ方向に積層されて構成された複数層分のワード線と、前記複数層分のビット線と前記複数層分のワード線との交点のそれぞれに形成され、当該ビット線と当該ワード線とに挟まれた複数の前記メモリセルを有するメモリセルアレイであって、前記複数層分のビット線のうち、Ｙ方向の位置が同一である複数層分のビット線と、当該複数のビット線と交差する前記ワード線との間に挟まれた複数の前記メモリセルを基本アレイ面とした場合に、Ｙ方向に並んで配置された複数の前記基本アレイ面から構成される基本アレイ面群を複数、Ｘ方向およびＹ方向にマトリクス上に配置して構成されたメモリセルアレイと、前記複数の基本アレイ面のそれぞれに対応して設けられた複数の選択ビット線用グローバルビット線と、前記複数の基本アレイ面に対応して設けられた非選択ビット線用グローバルビット線と、前記複数の基本アレイ面のそれぞれに対応して設けられた、複数組の第１の選択スイッチ素子、第２の選択スイッチ素子、第３の選択スイッチ素子および第４の選択スイッチ素子の組とを備え、前記複数の基本アレイ面のそれぞれは、さらに、当該基本アレイ面内の偶数層のビット線のみを互いにＺ方向に接続する第１の内部配線と、当該基本アレイ面内の奇数層のビット線のみを互いにＺ方向に接続する第２の内部配線とを有し、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第１の内部配線は、当該基本アレイ面に対応する、前記第１の選択スイッチ素子および前記第２の選択スイッチ素子の組のうちの一方を介して、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、当該基本アレイ面内の前記第２の内部配線は、当該基本アレイ面に対応する、前記第１の選択スイッチ素子および前記第２の選択スイッチ素子の組のうちの他方を介して、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、前記基本アレイ面群を構成する前記複数の基本アレイ面の一つを第１の基本アレイ面とし、当該第１の基本アレイ面とＹ方向において隣接する、前記複数の基本アレイ面の他の一つを第２の基本アレイ面とする時、前記第１の基本アレイ面内の前記第１の内部配線と、前記第２の基本アレイ面内の前記第２の内部配線とがＹ方向において互いに隣接し、かつ、前記第１の基本アレイ面内の前記第２の内部配線と、前記第２の基本アレイ面内の前記第１の内部配線とがＹ方向において互いに隣接し、前記第１の基本アレイ面内の前記第１の内部配線は、当該第１の基本アレイ面に対応する前記第１の選択スイッチ素子を介して、当該第１の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第１の基本アレイ面に対応する前記第３の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、かつ、前記第１の基本アレイ面内の前記第２の内部配線は、当該第１の基本アレイ面に対応する前記第２の選択スイッチ素子を介して当該第１の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第１の基本アレイ面に対応する前記第４の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、前記第２の基本アレイ面内の前記第２の内部配線は、当該第２の基本アレイ面に対応する前記第１の選択スイッチ素子を介して、当該第２の基本アレイ面に対応する前記選択ビット線用グローバルビット線に接続され、あるいは当該第２の基本アレイ面に対応する前記第３の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、かつ、前記第２の基本アレイ面内の前記第１の内部配線は、当該第２の基本アレイ面に対応する前記第２の選択スイッチ素子を介して当該第２の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第２の基本アレイ面に対応する前記第４の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、前記複数の基本アレイ面に対応する前記複数の第１の選択スイッチ素子、前記複数の第２の選択スイッチ素子、前記複数の第３の選択スイッチ素子および前記複数の第４の選択スイッチ素子において、前記複数の第１の選択スイッチ素子は共通の第１のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第２の選択スイッチ素子は共通の第２のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第３の選択スイッチ素子は共通の第３のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第４の選択スイッチ素子は共通の第４のビット線選択信号で電気的な接続および非接続が制御されることを特徴とする。

これにより、第１の基本アレイ面内の第１の内部配線と、第１の基本アレイ面にＹ方向に隣接する第２の基本アレイ面内の第２の内部配線とが、Ｙ方向において互いに隣接し、かつ、第１の基本アレイ面内の第２の内部配線と、第２の基本アレイ面内の第１の内部配線とが、Ｙ方向において互いに隣接するので、選択するビット線の位置によらず、選択ビット線と同じ配線層において（つまり、Ｙ方向において）隣接する非選択のビット線が非選択ビット線用グローバルビット線に接続されて電位が固定される。よって、選択ビット線における信号は、当該選択ビット線の位置によって動きに差を生じるという問題がなくなる。また、読み出し回路の設計にマージンを設けることなく、メモリセルアレイのビット線およびワード線を、実装するプロセスにおいて許容される最小間隔で配線することが可能となる。

ここで、前記複数の基本アレイ面のそれぞれにおいて、前記第１の選択スイッチ素子および前記第３の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第１のビット線選択信号および前記第３のビット線選択信号で制御され、前記第２の選択スイッチ素子および前記第４の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第２のビット線選択信号および前記第４のビット線選択信号で制御され、かつ前記第１の選択スイッチ素子および前記第２の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第１のビット線選択信号および前記第２のビット線選択信号で制御されるのが好ましい。これにより、第１のビット線選択信号が選択される時（第１の選択スイッチ素子が接続になる時）、第２および第３のビット線選択信号は非選択（第２および第３の選択スイッチ素子が非接続）、第４のビット線選択信号は選択（第４の選択スイッチ素子が接続）となるので、選択するビット線の位置によらず、選択ビット線と同じ配線層において（つまり、Ｙ方向において）隣接する非選択のビット線は非選択ビット線用グローバルビット線に接続され、電位が固定されるように制御される。

ここで、前記複数の第１の選択スイッチ素子および前記複数の第３の選択スイッチ素子は、それぞれ、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの一方および他方で構成され、前記複数の第２の選択スイッチ素子および前記複数の第４の選択スイッチ素子は、それぞれ、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの一方および他方で構成され、前記第１のビット線選択信号と前記第３のビット線選択信号とは同一の信号であり、前記第２のビット線選択信号と前記第４のビット線選択信号とは同一の信号であり、前記第１のビット線選択信号と前記第２のビット線選択信号のうち一方が、対応する前記第１から第４の選択スイッチ素子を接続するよう制御し、前記第１のビット線選択信号と前記第２のビット線選択信号のうち他方が、対応する前記第１から第４の選択スイッチ素子が非接続となるよう制御するのが好ましい。これにより、第１のビット線選択信号と第３のビット線選択信号とは共通化され、さらに、第２のビット線選択信号と第４のビット線選択信号とは共通化されているので、２種類のビット線選択信号だけを用いて、複数の基本アレイ面のそれぞれにおける２つの内部配線の一方を選択ビット線用グローバルビット線に接続するとともに他方を非選択ビット線用グローバルビット線に接続する制御が可能となり、その制御が簡素化される。

ここで、前記複数の第１の選択スイッチ素子および前記複数の第２の選択スイッチ素子はｎ型ＭＯＳトランジスタで構成され、前記複数の第３の選択スイッチ素子および前記複数の第４の選択スイッチ素子はｐ型ＭＯＳトランジスタで構成されるのが好ましい。これにより大きな駆動能力が必要とされる選択ビット線側の選択スイッチ素子である第１の選択スイッチ素子および第２の選択スイッチ素子にｎ型ＭＯＳトランジスタ、大きな駆動能力が必要ではない非選択ビット線固定側の選択スイッチ素子である第３の選択スイッチ素子および第４の選択スイッチ素子にｐ型ＭＯＳトランジスタが用いられるので、レイアウト面積をより小さくすることができる。

また、さらに、前記複数の選択ビット線用グローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つの選択ビット線用グローバルビット線に対して読み出し用電圧を印加すること、および、前記非選択ビット線用グローバルビット線に対して予め定められたプリチャージ電圧を印加することを行うグローバルビット線デコーダ／ドライバと、前記グローバルビット線デコーダ／ドライバで選択された少なくとも一つの選択ビット線用グローバルビット線に対応する基本アレイ面内のメモリセルの抵抗状態を読み出す読み出し回路と、前記グローバルビット線デコーダ／ドライバを制御する制御回路とを備え、前記制御回路は、前記基本アレイ面内のメモリセルから読み出し動作を行う時、前記非選択ビット線用グローバルビット線を介して前記基本アレイ面のビット線に前記プリチャージ電圧が印加されるように、前記グローバルビット線デコーダ／ドライバを制御しもよい。これにより、メモリセルからの読み出しにおいて、非選択ビット線用グローバルビット線を介して基本アレイ面のビット線にプリチャージ電圧が印加されるので、プリチャージ動作が高速化される。

ここで、さらに、前記複数の選択ビット線用グローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つの選択ビット線用グローバルビット線に対して読み出し用電圧を印加すること、および、前記非選択ビット線用グローバルビット線を駆動することを行うグローバルビット線デコーダ／ドライバと、前記グローバルビット線デコーダ／ドライバで選択された少なくとも一つの選択ビット線用グローバルビット線に対応する基本アレイ面内のメモリセルの抵抗状態を読み出す読み出し回路と、前記グローバルビット線デコーダ／ドライバを制御する制御回路とを備え、前記制御回路は、前記基本アレイ面内のメモリセルから読み出し動作を行う時、前記非選択ビット線用グローバルビット線がフローティング状態となるように、前記グローバルビット線デコーダ／ドライバを制御してもよい。非選択ビット線用グローバルビット線の配線容量は通常大きいため、フローティング状態としてもほとんど電圧が変化しない場合が多い。よって、非選択ビット線用グローバルビット線を駆動しないでフローティング状態とすることにより、消費電流を低減することができる。

また、前記非選択ビット線用グローバルビット線は、前記第１の基本アレイ面に対応する前記選択ビット線用グローバルビット線と平行し、かつ、隣接して配置されるとともに、前記第２の基本アレイ面に対応する前記選択ビット線用グローバルビット線と平行し、かつ、隣接して配置されてもよい。これにより、非選択ビット線用グローバルビット線が、選択ビット線用グローバルビット線のシールド線として機能するので、読み出し動作時の他の配線からのノイズが低減される。

また、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第１の内部配線は、Ｚ方向に、当該基本アレイ面内の奇数層のビット線を隔てて隣接する当該基本アレイ面内の全ての偶数層のビット線間を単一のビアで接続し、当該基本アレイ面内の前記第２の内部配線は、Ｚ方向に、当該基本アレイ面内の偶数層のビット線を隔てて隣接する当該基本アレイ面内の全ての奇数層のビット線間を単一のビアで接続してもよい。これにより、第１の内部配線を単一の貫通ビア構造とすることで、偶数層のビット線を形成する時点では、奇数層貫通ビアは形成されておらず、ビア領域において偶数層のビット線間は基本アレイ面間の２倍の間隔が空くことになり、製造プロセスが容易となる。同様に、第２の内部配線を単一の貫通ビア構造とすることで、奇数層のビット線を形成する時点では、偶数層貫通ビアは形成されておらず、ビア領域において奇数層のビット線間は基本アレイ面間の２倍の間隔が空くことになり、製造プロセスが容易となる。

また、さらに、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面に対応する前記第１の選択スイッチ素子の一端、および、当該基本アレイ面に対応する前記第２の選択スイッチ素子の一端と、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線の間に電流制限回路を備えてもよい。これにより、第１の選択スイッチ素子および第２の選択スイッチ素子と選択ビット線用グローバルビット線との間に電流制限回路が挿入されるので、例えば抵抗変化型素子を低抵抗化し過ぎたためにその後の動作が不安定になるという不具合が回避される。

また、さらに、前記第１の基本アレイ面内のメモリセルから読み出し動作を行う時、前記第２の基本アレイ面内のメモリセルからは同時に読み出し動作を行わないようにする読み出し制御回路を備えてもよい。このとき、前記読み出し制御回路は、前記第１の基本アレイ面内のメモリセルから読み出し動作を行う時、さらに、前記第１の基本アレイ面とＹ方向において隣接しない第３の基本アレイ面内のメモリセルから同時に読み出し動作を行うのが好ましい。これにより、基本アレイ面群内の、任意の複数基本アレイ面内のメモリセルを同時に選択する（読み出す）場合に、各選択ビット線にＹ方向において隣接するビット線が常に非選択ビット線となるので、選択するメモリセル（ビット線）の位置によってＹ方向の隣接線における信号の挙動が異なるために読み出し速度がばらつくという問題がなくなる。

本発明によると、多層に積層されたメモリセルアレイからなる抵抗変化型不揮発性記憶装置を、読み出し回路の読み出し速度にマージンを設けて読み出し回路を設計しなくてもよく、かつ集積回路として実装するプロセスにおいて許容される最小配線間隔で構成することができるため、抵抗変化型不揮発性記憶装置の小面積化を図ることが可能である。

図１Ａは、本発明の実施形態におけるメモリセルの回路図である。 図１Ｂは、本発明の実施形態における単方向型メモリセルの回路図である。 図１Ｃは、本発明の実施形態におけるダイオードレスメモリセルの回路図である。 図２は、双方向ダイオード素子の電圧−電流特性の一例を示すグラフである。 図３Ａは、単層クロスポイント構造を示す図である。 図３Ｂは、多層クロスポイント構造を示す図である。 図４Ａは、本発明の実施形態におけるメモリセルの断面構造の一例を示す図である。 図４Ｂは、本発明の実施形態におけるメモリセルの断面構造の他の一例を示す図である。 図４Ｃは、本発明の実施形態におけるメモリセルの断面構造の他の一例を示す図である。 図４Ｄは、本発明の実施形態におけるメモリセルの断面構造の他の一例を示す図である。 図４Ｅは、本発明の実施形態における、図１Ｃのダイオードレスメモリセルの断面構造の一例を示す図である。 図５は、本発明の実施形態におけるメモリセルの電流−電圧の関係を示すグラフである。 図６は、第１の実施の形態に係る基本アレイ面群の構成の一実施形態を示す回路図である。 図７は、第２の実施の形態に係る基本アレイ面群の構成の一実施形態を示す回路図である。 図８は、図７の基本アレイ面群とその周辺回路を示す回路図である。 図９は、図７の基本アレイ面群を複数個用いた抵抗変化型不揮発性記憶装置の主要部を示す回路図である。 図１０は、本発明に係る抵抗変化型不揮発性記憶装置の全体構成を示す回路図である。 図１１は、図７の基本アレイ面群の書き込みサイクル、消去サイクル、スタンバイ動作のタイミング波形図である。 図１２Ａは、図７の基本アレイ面群の読み出し動作（ＢＬ＿ｅ２アクセス時）のタイミング波形図である。 図１２Ｂは、図７の基本アレイ面群の読み出し動作（ＢＬ＿ｅ３アクセス時）のタイミング波形図である。 図１３は、図７の基本アレイ面群の読み出し動作のタイミング波形図である。 図１４は、本発明に係る基本アレイ面群の物理的構造を示す平面図である。 図１５は、本発明に係る基本アレイ面群の物理的構造を示す断面図である。 図１６は、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図である。 図１７は、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図である。 図１８は、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図である。 図１９は、本発明に係る基本アレイ面群の物理的構造を示す断面図である。 図２０は、本発明に係る基本アレイ面群の物理的構造を各層毎に分解した平面図である。 図２１は、第３の実施の形態に係る基本アレイ面群の構成の一実施形態を示す回路図である。 図２２Ａは、従来の基本アレイ面群での読み出し動作（ＢＬ＿ｅ２アクセス時）のシミュレーション結果を示す波形図である。 図２２Ｂは、従来の基本アレイ面群での読み出し動作（ＢＬ＿ｅ３アクセス時）のシミュレーション結果を示す波形図である。 図２３Ａは、本発明に係る基本アレイ面群での読み出し動作（ＢＬ＿ｅ２アクセス時）のシミュレーション結果を示す波形図である。 図２３Ｂは、本発明に係る基本アレイ面群での読み出し動作（ＢＬ＿ｅ３アクセス時）のシミュレーション結果を示す波形図である。 図２４は、従来の基本アレイ面の構成を示す断面図である。 図２５は、従来の基本アレイ面群の構成を示す回路図である。 図２６Ａは、図２５の基本アレイ面群の読み出し動作（ＢＬ＿ｅ２アクセス時）のタイミング波形図である。 図２６Ｂは、図２５の基本アレイ面群の読み出し動作（ＢＬ＿ｅ３アクセス時）のタイミング波形図である。

以下、本発明に係る抵抗変化型不揮発性記憶装置の実施形態について、図面を参照して詳細に説明する。

＜本発明に係る抵抗変化型不揮発性記憶装置の構成＞
（メモリセル）
図１Ａは本実施形態における抵抗変化型不揮発性記憶装置が備えるメモリセル（クロスポイントメモリセル）の回路図である。図１Ａに示すように、本実施形態では、極性の異なる所定の閾値以上の電圧または電流の印加によりメモリセルの抵抗値が変化する双方向（ｂｉｐｏｌａｒ）型メモリセルを前提とする。双方向型メモリセルは、抵抗変化が双方向の電圧または電流の印加において生じる抵抗変化型不揮発性記憶素子１（以下、抵抗変化型素子１ともいう）と、この抵抗変化型素子１に直列に接続された双方向（ｂｉｄｉｒｅｃｔｉｏｎａｌ）ダイオード素子２とによって構成されている。抵抗変化型素子１は、少なくとも低抵抗状態と高抵抗状態とになり得るものであり、異なる極性の電気的信号の印加に基づいて可逆的に抵抗値（抵抗状態）が変化することにより情報を記憶することができる。すなわち、抵抗変化型素子１は、低抵抗状態のときに、抵抗変化型素子１への印加電圧が第１の極性を有し、その絶対値が所定の第１の電圧を越えたとき、高抵抗状態に変化し、高抵抗状態のときに第１の電圧の印加方向（印加極性）とは反対方向（第２の極性）の抵抗変化型素子１への印加電圧の絶対値が所定の第２の電圧を越えたとき、低抵抗状態に変化する特性を有する。双方向ダイオード素子２は、印加電圧に対して非線形な電流特性を有し、かつ双方向（正電圧領域および負電圧領域）において電流が流れる双方向性を有する。

図２に双方向ダイオード素子２の電圧−電流特性の一例を示す。Ｉｔ（＞０）は双方向ダイオード素子２の閾値電圧を決定する所定の電流値、Ｖ１は第１の閾値電圧（正の閾値電圧）、Ｖ２は第２の閾値電圧（負の閾値電圧）を表す。図２に示すように、この特性は非線形であって、電圧ＶがＶ２＜Ｖ＜Ｖ１を満たす領域では、抵抗が大きく実質的に電流が流れない。このとき、双方向ダイオード素子２を流れる電流をＩとすると、Ｉは、
−Ｉｔ＜Ｉ＜Ｉｔ
の関係を満たしている。一方、電圧ＶがＶ≦Ｖ２またはＶ１≦Ｖを満たす領域では、急激に抵抗値が低下して大きな電流が流れるようになる。このとき、Ｖ１≦Ｖを満たす領域においてＩｔ≦Ｉとなり、Ｖ≦Ｖ２を満たす領域においてＩ≦−Ｉｔとなっている。

ここで閾値電圧を決定するための所定の電流（Ｉｔ）とは、任意に決めうる値であり、ダイオードが制御する素子の特性や、ダイオードの特性によって決まる。通常は、実質的に電流が流れない状態から大きな電流が流れる状態へ切り替わった時点の電流として、閾値電流を決定する。

なお、図２では、正電圧時の電流の大きさと負電圧時の電流の大きさが原点対称に記載されているが、これらは必ずしも対称である必要はない。例えば｜Ｖ１｜＜｜Ｖ２｜であったり、｜Ｖ２｜＜｜Ｖ１｜であったりしてもよい。

また、ビット線とワード線との間に設けられた双方向型メモリセルによって、１ビットの記憶素子が実現される。

なお、本発明に係る抵抗変化型不揮発性記憶装置が備えるメモリセルの構成は、図１Ｂに示すような、抵抗変化型素子１と単方向ダイオード素子２ａとからなる単方向型メモリセルや、図１Ｃに示すような抵抗変化型素子１のみで構成したダイオードレスメモリセルを採用することも可能である。

ここで、図１Ａおよび図１Ｂでは、抵抗変化型素子の一端がビット線に接続され、抵抗変化型素子の他方の端とダイオード素子の一端とが接続され、ダイオード素子の他方の端とワード線とが接続されているが、抵抗変化型素子の一端をワード線に接続し、抵抗変化型素子の他方の端とダイオード素子の一端とを接続し、ダイオード素子の他方の端とビット線とを接続しても良い。

図３Ａおよび図３Ｂはメモリセルを含む立体構造を示す概念図である。図３Ａはいわゆる単層クロスポイントメモリセルの立体構造であり、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、メモリセルＭＣが構成されている。図３Ｂはいわゆる多層クロスポイントメモリセルの立体構造であり、図３Ａの単層クロスポイントメモリセルが積み重ねられた構造になっている。

図４Ａは本実施形態における各種メモリセルの断面構造の例である。図４Ａにおいて、下部配線１１および上部配線１２は、一方がビット線であり、他方がワード線である。そして、下部配線１１と上部配線１２との間に、下部電極１３、ダイオード層１４、内部電極１５、抵抗変化層１６、および上部電極１７が、順に形成されている。つまり、図４Ａの構成において、ダイオード素子２は、下部電極１３、ダイオード層１４、および内部電極１５で構成され、抵抗変化型素子１は、内部電極１５、抵抗変化層１６、および上部電極１７で構成される。

なお、抵抗変化層１６に関しては、酸素不足型の遷移金属酸化物を用いることができる。遷移金属酸化物にはタンタル酸化物を用いることができ、その組成をＴａＯ_xと表した場合には、０＜ｘ＜２．５となる。つまり化学量論的組成であるＴａ₂Ｏ₅より酸素の含有量が少ないことが必要である。特に、本実施形態におけるＴａＯ_x膜は、０．８≦ｘ≦１．９であることが望ましい。

遷移金属酸化物としては、他にハフニウム酸化物やジルコニウム酸化物を用いることができる。ハフニウム酸化物の組成をＨｆＯ_xと表した場合には、少なくとも０＜ｘ＜２．０であることが必要である。さらに、０．９≦ｘ≦１．６であることが望ましい。また、ジルコニウム酸化物の組成をＺｒＯ_xと表した場合には、少なくとも０＜ｘ＜２．０であることが必要である。さらに、０．９≦ｘ≦１．４であることが望ましい。

図４Ｂは本実施形態におけるメモリセルの断面構造の他の例であり、抵抗変化層が積層構造になったものである。すなわち、抵抗変化層１６は、第１の抵抗変化層１６ａと第２の抵抗変化層１６ｂの積層構造で構成される。ここで、第２の抵抗変化層１６ｂは、第１の抵抗変化層１６ａより酸素含有量が多く、膜厚は薄いことが好ましい。例えば、タンタル酸化物を用いた場合、第１のタンタル酸化物層（組成：ＴａＯ_x）１６ａと第２のタンタル酸化物層（組成：ＴａＯ_y）１６ｂの積層構造で構成されている。ここで、０＜ｘ＜２．５、およびｘ＜ｙを満足することが好ましい。より好適には、第２のタンタル酸化物層（ＴａＯ_y）１６ｂが上部電極１７に接しており、膜厚が１ｎｍ以上８ｎｍ以下であり、かつ、０．８≦ｘ≦１．９および２．１≦ｙを満足することが好ましい。

積層構造の抵抗変化層にハフニウム酸化物を用いる場合には、第１のハフニウム酸化物層（組成：ＨｆＯ_x）１６ａと第２のハフニウム酸化物層（組成：ＨｆＯ_y）１６ｂの積層構造で構成される。ここで、０＜ｘ＜２．０、およびｘ＜ｙを満足することが好ましい。より好適には、第２のハフニウム酸化物層（ＨｆＯ_y）１６ｂが上部電極１７に接しており、膜厚が４ｎｍ以上５ｎｍ以下であり、かつ、０．９≦ｘ≦１．６および１．８＜ｙを満足することが好ましい。また、積層構造の抵抗変化層にジルコニウム酸化物を用いる場合には、第１のジルコニウム酸化物層（組成：ＺｒＯ_x）１６ａと第２のジルコニウム酸化物層（組成：ＺｒＯ_y）１６ｂの積層構造で構成される。ここで、０＜ｘ＜２．０、およびｘ＜ｙを満足することが好ましい。より好適には、第２のジルコニウム酸化物層（ＺｒＯ_y）１６ｂが上部電極１７に接しており、膜厚が１ｎｍ以上５ｎｍ以下であり、かつ、０．９≦ｘ≦１．４および１．９＜ｙを満足することが好ましい。

なお、第２の抵抗変化層１６ｂと接する上部電極１７は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｃｕ（銅）およびＡｇ（銀）等、第２の抵抗変化層１６ｂを構成する金属（例えばＴａ、Ｈｆ、あるいはＺｒ）の標準電極電位より標準電極電位が高い材料のうちの１つまたは複数の材料を用いて構成され、内部電極１５は上部電極１７を構成する材料の標準電極電位より標準電極電位が小さい材料（例えば、Ｗ、Ｎｉ、あるいはＴａＮ等）で構成されることが好ましい。

図４Ｃおよび図４Ｄは本実施形態におけるメモリセルの断面構造の他の例である。図４Ｃでは、内部電極１５が省かれており、図４Ｄでは、さらに下部電極１３および上部電極１７が省かれ、下部配線１１、上部配線１２が各々下部電極、上部電極も兼用している。図４Ｃの構成において、ダイオード素子２は、下部電極１３、ダイオード層１４、および抵抗変化層１６（ダイオード素子２の他方の電極を兼ねる）で構成され、抵抗変化型素子１は、ダイオード層１４（抵抗変化型素子１の他方の電極を兼ねる）、抵抗変化層１６、および上部電極１７で構成される。図４Ｄの構成において、ダイオード素子２は、下部配線１１、ダイオード層１４、および抵抗変化層１６（ダイオード素子２の他方の電極を兼ねる）で構成され、抵抗変化型素子１は、ダイオード層１４（抵抗変化型素子１の他方の電極を兼ねる）、抵抗変化層１６、および上部配線１２で構成される。メモリセルの構造が簡単になるにつれて、用いることができる材料が制限される。

また、図４Ｅは図１Ｃのダイオードレスメモリセルの断面構造の一例である。なお、図４Ｃ、図４Ｄおよび図４Ｅのいずれにおいても、図４Ｂと同様に、抵抗変化層１６を積層構造にすることが可能である。なお、図４Ａ〜図４Ｅは、ダイオード素子の上に抵抗変化型素子を配置する構造で示しているが、抵抗変化型素子の上にダイオード素子を配置する構成にしてもよい。

図５は本実施形態におけるメモリセルの電流−電圧の関係を示すグラフである。図５のグラフは図１Ａの回路図のメモリセルの電流−電圧特性に対応する。図５において、横軸はビット線−ワード線間にかかる電圧、縦軸はメモリセルに流れる電流である。また、図５中に示す「ＬＲセル」はメモリセル（より厳密には、メモリセル中の抵抗変化型素子）が低抵抗状態である場合、「ＨＲセル」はメモリセル（より厳密には、メモリセル中の抵抗変化型素子）が高抵抗状態である場合を表す。図５に示すように、いまメモリセルが低抵抗状態である（ＬＲセル）とすると、電圧が上昇してメモリセルへの印加電圧が「２Ｖ」程度を超えたとき、電流が大きく増加する。電圧がさらに上昇して「４Ｖ」に近くなったとき、メモリセルの抵抗値が急激に変化して高抵抗状態になり（ＨＲセル）、電流が大きく減少する。一方、メモリセルへの印加電圧を減少させて「−４Ｖ」程度を下回ったとき、メモリセルの抵抗値が急激に変化して低抵抗状態になり（ＬＲセル）、電流が大きく増加する。このように、抵抗変化が印加電圧の極性について双方向に生じる。

（第１の実施の形態）
図６は第１の実施の形態に係る抵抗変化型不揮発性記憶装置における基本アレイ面群１００の構成を示す回路図である。図６において、ビット線（サブビット線ともいう）が延びる方向をＸ方向、ワード線が延びる方向をＹ方向、ビット線やワード線の層が重なる方向をＺ方向としている。言い換えると、メモリセルが形成されるベースとなる基板（不図示）の主面と平行な面において直交する方向をＸ方向およびＹ方向とし、その基板の主面に積層される方向をＺ方向としている。

図６において、ビット線ＢＬは、Ｘ方向に延びるビット線がＹ方向に複数並べられて構成されたものを層とした場合に、Ｚ方向に積層された複数の層（基本アレイ面、図６では４層の基本アレイ面で１つの基本アレイ面群を構成）に形成されている。ワード線ＷＬは、Ｙ方向に延びるワード線がＸ方向に複数並べられて構成されたものを層とした場合に、ビット線の間の各層（図６では３層）に形成されている。そして、基本アレイ面群１００において、各ビット線ＢＬと各ワード線ＷＬとの３次元的な交点位置に、各メモリセルＭＣが当該ビット線ＢＬと当該ワード線ＷＬとに挟まれて形成されている。なお、図の簡略化のために、メモリセルＭＣの一部およびワード線の一部については、図示を省略している。

そして、Ｚ方向に揃った（つまり、Ｙ方向の位置が同一である）各層のビット線ＢＬ群毎に、ワード線ＷＬとの間に形成されたメモリセルＭＣによって、基本アレイ面０〜３がそれぞれ構成されている。つまり、複数層分のビット線ＢＬのうち、Ｙ方向の位置が同一である複数層分のビット線と、当該複数のビット線と交差するワード線ＷＬとの間に挟まれた複数のメモリセルの集まりが一つの基本アレイ面である。各基本アレイ面０〜３において、ワード線ＷＬは共通である。図６の例では、各基本アレイ面０〜３において、メモリセルＭＣがＸ方向に３２個、Ｚ方向に６個、配置されている。また基本アレイ面群１００は、Ｙ方向に並ぶ４個の基本アレイ面０〜３によって、構成されている。なお図６では、基本アレイ面群１００（基本アレイ面群０）に隣接する他の基本アレイ面群（基本アレイ面群１）中の基本アレイ面４も、あわせて図示している。ただし、基本アレイ面におけるメモリセルの個数や、Ｙ方向に並ぶ基本アレイ面の個数は、これに限定されるものではない。

そして、各基本アレイ面０〜３において、それぞれ、各基本アレイ面内の偶数層のビット線ＢＬ（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）が、第１のビア群１２１〜１２４を介して各々、共通に接続されており、また奇数層のビット線ＢＬ（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）が、第２のビア群１３１〜１３４を介して各々、共通に接続されている。つまり、複数の基本アレイ面０〜３のそれぞれは、当該基本アレイ面内の偶数層のビット線ＢＬのみを互いにＺ方向に接続する第１のビア群１２１〜１２４と、当該基本アレイ面内の奇数層のビット線のみを互いにＺ方向に接続する第２のビア群１３１〜１３４とを有する。なお、第１のビア群１２１〜１２４は、本発明に係る「第１の内部配線」の一例であり、第２のビア群１３１〜１３４は、本発明に係る「第２の内部配線」の一例である。

なお、図６に示されるように、「偶数層のビット線ＢＬ＿ｅ０」とは、基本アレイ面０における４層のビット線のうち、最上層から第２番目と第４番目の層のビット線を指し、「偶数層のビット線ＢＬ＿ｅ１」とは、基本アレイ面１における４層のビット線のうち、最上層から第２番目と第４番目の層のビット線を指し、「偶数層のビット線ＢＬ＿ｅ２」とは、基本アレイ面２における４層のビット線のうち、最上層から第２番目と第４番目の層のビット線を指し、「偶数層のビット線ＢＬ＿ｅ３」とは、基本アレイ面３における４層のビット線のうち、最上層から第２番目と第４番目の層のビット線を指す。

また、「奇数層のビット線ＢＬ＿ｏ０」とは、基本アレイ面０における４層のビット線のうち、最上層から第１番目と第３番目の層のビット線を指し、「奇数層のビット線ＢＬ＿ｏ１」とは、基本アレイ面１における４層のビット線のうち、最上層から第１番目と第３番目の層のビット線を指し、「奇数層のビット線ＢＬ＿ｏ２」とは、基本アレイ面２における４層のビット線のうち、最上層から第１番目と第３番目の層のビット線を指し、「奇数層のビット線ＢＬ＿ｏ３」とは、基本アレイ面３における４層のビット線のうち、最上層から第１番目と第３番目の層のビット線を指す。

ここで、基本アレイ面０および２では、それぞれ、偶数層のビット線ＢＬ（ＢＬ＿ｅ０およびＢＬ＿ｅ２）を共通に接続する第１のビア群１２１および１２３は、Ｙ方向から見て、基本アレイ面０および２内の左側に配置され、奇数層のビット線ＢＬ（ＢＬ＿ｏ０およびＢＬ＿ｏ２）を共通に接続する第２のビア群１３１および１３３は、Ｙ方向から見て、基本アレイ面０および２内の右側に配置されている。一方、基本アレイ面１および３では、それぞれ、偶数層のビット線ＢＬ（ＢＬ＿ｅ１およびＢＬ＿ｅ３）を共通に接続する第１のビア群１２２および１２４は、Ｙ方向から見て、基本アレイ面１および３内の右側に配置され、奇数層のビット線ＢＬ（ＢＬ＿ｏ１およびＢＬ＿ｏ３）を共通に接続する第２のビア群１３２および１３４は、Ｙ方向から見て、基本アレイ面１および３内の左側に配置されている。つまり、基本アレイ面群０を構成する複数の基本アレイ面０〜３の一つを第１の基本アレイ面とし、当該第１の基本アレイ面とＹ方向において隣接する他の一つを第２の基本アレイ面とする時、第１の基本アレイ面内の第１のビア群１２１〜１２４と、第２の基本アレイ面内の第２のビア群１３１〜１３４とがＹ方向において互いに隣接し、かつ、第１の基本アレイ面内の第２のビア群１３１〜１３４と、第２の基本アレイ面内の第１のビア群１２１〜１２４とがＹ方向において互いに隣接している。

さらに、基本アレイ面０〜３のそれぞれに対応させて、選択ビット線に、書き込み、消去、及び読み出し時に所定電圧を供給するためのグローバルビット線ＧＢＬ０００〜ＧＢＬ００３がＹ方向に延びて形成されている。また、各基本アレイ面０〜３毎に、第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４がそれぞれ設けられている。図６では、第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４は、ｎ型ＭＯＳトランジスタによって構成されているものとしている。ここで、選択スイッチ素子としてｎ型ＭＯＳトランジスタを用いたのは、同じゲート幅、構成のトランジスタの場合、一般的にｎ型ＭＯＳトランジスタのほうがｐ型ＭＯＳトランジスタより駆動能力が高いためである。なお、グローバルビット線ＧＢＬ０００〜ＧＢＬ００３は、本発明に係る「選択ビット線用グローバルビット線」の一例である。つまり、本明細書では、「選択ビット線用グローバルビット線」を単に「グローバルビット線」ともいう。

さらには、複数の基本アレイ面０〜３の全体に対応させて、非選択ビット線に固定電位を供給するための非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳがＹ方向に延びて形成されている。また、各基本アレイ面０〜３毎に、第３の選択スイッチ素子５０１〜５０４および第４の選択スイッチ素子５１１〜５１４がそれぞれ設けられている。図６では、第３の選択スイッチ素子５０１〜５０４および第４の選択スイッチ素子５１１〜５１４は、ｎ型ＭＯＳトランジスタによって構成されているものとしている。なお、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳは、本発明に係る「非選択ビット線用グローバルビット線」の一例である。

第１の選択スイッチ素子１０１〜１０４は、それらのゲートが共通に接続され、それぞれ、当該基本アレイ面に係る（対応する）グローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、当該基本アレイ面におけるビア群１２１、１３２、１２３および１３４との電気的な接続／非接続は、ゲートに供給される第１のビット線選択信号ＢＬｓ＿ｆ０に従って切り替え制御される。第２の選択スイッチ素子１１１〜１１４は、それらのゲートが共通に接続され、それぞれ、当該基本アレイ面に係る（対応する）選択ビット線用グローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、当該基本アレイ面におけるビア群１３１、１２２、１３３および１２４との電気的な接続／非接続は、ゲートに供給される第２のビット線選択信号ＢＬｓ＿ｓ０に従って切り替え制御される。

第１の選択スイッチ素子１０１〜１０４と第２の選択スイッチ素子１１１〜１１４は、第１の選択スイッチ素子１０１と第２の選択スイッチ素子１１１、第１の選択スイッチ素子１０２と第２の選択スイッチ素子１１２、第１の選択スイッチ素子１０３と第２の選択スイッチ素子１１３、および第１の選択スイッチ素子１０４と第２の選択スイッチ素子１１４とが、それぞれ対をなして構成される。

第１のビット線選択信号ＢＬｓ＿ｆ０および第２のビット線選択信号ＢＬｓ＿ｓ０により、第１の選択スイッチ素子または第２の選択スイッチ素子のうち１つが接続（オン）された時、対をなす第２の選択スイッチ素子または第１の選択スイッチ素子は非接続（オフ）となり、偶数層あるいは奇数層のビット線のうち一方が対応するグローバルビット線ＧＢＬ０００〜ＧＢＬ００３に接続されるよう制御される。

さらに、第３の選択スイッチ素子５０１〜５０４は、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと、基本アレイ面０〜３におけるビア群１２１、１３２、１２３、１３４との電気的な接続／非接続は、それらのゲートに共通に供給される第３のビット線選択信号ＢＬｎｓ＿ｆ０に従って切り替え制御される。第４の選択スイッチ素子５１１〜５１４は、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと、基本アレイ面０〜３におけるビア群１３１、１２２、１３３、１２４との電気的な接続／非接続は、それらのゲートに共通に供給される第４のビット線選択信号ＢＬｎｓ＿ｓ０に従って切り替え制御される。

ここで、第１の選択スイッチ素子１０１〜１０４と第３の選択スイッチ素子５０１〜５０４は、第１の選択スイッチ素子１０１と第３の選択スイッチ素子５０１、第１の選択スイッチ素子１０２と第３の選択スイッチ素子５０２、第１の選択スイッチ素子１０３と第３の選択スイッチ素子５０３、および第１の選択スイッチ素子１０４と第３の選択スイッチ素子５０４がそれぞれ対をなして構成される。同様に、第２の選択スイッチ素子１１１〜１１４と第４の選択スイッチ素子５１１〜５１４は、第２の選択スイッチ素子１１１と第４の選択スイッチ素子５１１、第２の選択スイッチ素子１１２と第４の選択スイッチ素子５１２、第２の選択スイッチ素子１１３と第４の選択スイッチ素子５１３、および第２の選択スイッチ素子１１４と第４の選択スイッチ素子５１４がそれぞれ対をなして構成される。

第１のビット線選択信号ＢＬｓ＿ｆ０および第３のビット線選択信号ＢＬｎｓ＿ｆ０により、第１の選択スイッチ素子１０１〜１０４または第３の選択スイッチ素子５０１〜５０４のうち１つが接続（オン）された時、対をなす第３の選択スイッチ素子５０１〜５０４または第１の選択スイッチ素子１０１〜１０４は非接続（オフ）されるよう制御される。

同様に、第２のビット線選択信号ＢＬｓ＿ｓ０および第４のビット線選択信号ＢＬｎｓ＿ｓ０により、第２の選択スイッチ素子１１１〜１１４または第４の選択スイッチ素子５１１〜５１４のうち１つが接続（オン）された時、対をなす第４の選択スイッチ素子５１１〜５１４または第２の選択スイッチ素子１１１〜１１４は非接続（オフ）されるよう制御される。

上記の第１から第４の選択スイッチ素子の制御により、各基本アレイ面において、偶数層または奇数層のビット線のうち一方が対応するグローバルビット線ＧＢＬ０００〜ＧＢＬ００３に接続された場合、偶数層または奇数層のビット線のうちの他方のビット線は非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続されるよう制御される。

このような選択スイッチ素子の構成により、Ｙ方向に隣接する２つの基本アレイ面について着目すると、以下の制御がおこなわれる。

つまり、隣接する２つの基本アレイ面のうちの一方である第１の基本アレイ面では、第１の基本アレイ面内の第１のビア群１２１〜１２４は、当該第１の基本アレイ面に対応する第１の選択スイッチ素子１０１〜１０４を介して、当該第１の基本アレイ面に対応するグローバルビット線ＧＢＬ０００〜ＧＢＬ００３と接続され、あるいは当該第１の基本アレイ面に対応する第３の選択スイッチ素子５０１〜５０４を介して非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと接続され、かつ、第１の基本アレイ面内の第２のビア群１３１〜１３４は、当該第１の基本アレイ面に対応する第２の選択スイッチ素子１１１〜１１４を介して当該第１の基本アレイ面に対応するグローバルビット線ＧＢＬ０００〜ＧＢＬ００３と接続され、あるいは当該第１の基本アレイ面に対応する第４の選択スイッチ素子５１１〜５１４を介して非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと接続される。

一方、隣接する２つの基本アレイ面のうちの一方である第２の基本アレイ面では、第２の基本アレイ面内の第２のビア群１３１〜１３４は、当該第２の基本アレイ面に対応する第１の選択スイッチ素子１０１〜１０４を介して、当該第２の基本アレイ面に対応するグローバルビット線ＧＢＬ０００〜ＧＢＬ００３に接続され、あるいは当該第１の基本アレイ面に対応する第３の選択スイッチ素子５０１〜５０４を介して非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと接続され、かつ、第２の基本アレイ面内の第１のビア群１２１〜１２４は、当該第２の基本アレイ面に対応する第２の選択スイッチ素子１１１〜１１４を介して当該第２の基本アレイ面に対応するグローバルビット線ＧＢＬ０００〜ＧＢＬ００３と接続され、あるいは当該第２の基本アレイ面に対応する第４の選択スイッチ素子５１１〜５１４を介して非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと接続される。

このような構成とすることにより、選択ビット線にＹ方向で隣接する非選択ビット線が常に非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続されてその電位が固定されるため、選択されたメモリセルの読み出し時に、隣接する非選択ビット線の電位変動による読み出し動作への影響を抑制することができ、安定した読み出し動作が実現できる。つまり、上述した第１の基本アレイ面内の第１のビア群と、第１の基本アレイ面にＹ方向に隣接する第２の基本アレイ面内の第２のビア群とが、Ｙ方向において互いに隣接し、かつ、第１の基本アレイ面内の第２のビア群と、第２の基本アレイ面内の第１のビア群とが、Ｙ方向において互いに隣接するので、選択するビット線の位置によらず、選択ビット線と同じ配線層において（つまり、Ｙ方向において）隣接する非選択のビット線が非選択ビット線用グローバルビット線に接続されて電位が固定される。よって、選択ビット線における信号は、当該選択ビット線の位置によって動きに差を生じるという問題がなくなる。また、読み出し回路の設計にマージンを設けることなく、メモリセルアレイのビット線およびワード線を、実装するプロセスにおいて許容される最小間隔で配線することが可能となる。

また、この構成により、本実施形態における抵抗変化型不揮発性記憶装置は、上述した多層クロスポイント構造が実現されている。加えて、ビット線ＢＬとグローバルビット線ＧＢＬを用いた階層ビット線方式が実現されている。さらに、各基本アレイ面０〜３において、各基本アレイ面内の偶数層のビット線ＢＬおよび奇数層のビット線ＢＬを、第１のビア群および第２のビア群を介してそれぞれ共通に接続することによって、階層ビット線方式を実現するための選択スイッチ素子の数を２個に減らすことができる。これにより、アレイサイズの小さな基本アレイ面群を、レイアウト面積を増大させることなく、実現することができる。また、偶数層のビット線ＢＬおよび奇数層のビット線ＢＬと、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳとを接続するために、さらに第３の選択スイッチ素子５０１〜５０４および第４の選択スイッチ素子５１１〜５１４という２個の選択スイッチ素子を設けることにより、ビット線の非選択時に非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳを用いて電位を固定することが可能である。

（第２の実施の形態）
図７は第２の実施の形態に係る抵抗変化型不揮発性記憶装置における基本アレイ面群１００の構成を示す回路図である。基本アレイ面０〜４のメモリセルアレイ部分の構成は、図６の場合と同様である。図７では、第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４は、ｎ型ＭＯＳトランジスタによって構成されているものとしている。

さらには、複数の基本アレイ面０〜３の全体に対応させて、一本の非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳがＹ方向に延びて形成されている。また、各基本アレイ面０〜３毎に、第３の選択スイッチ素子５０１〜５０４および第４の選択スイッチ素子５１１〜５１４がそれぞれ設けられている。図７では、第３の選択スイッチ素子５０１〜５０４および第４の選択スイッチ素子５１１〜５１４は、ｐ型ＭＯＳトランジスタによって構成されているものとしている。ここで第３の選択スイッチ素子、第４の選択スイッチ素子として、ｐ型ＭＯＳトランジスタを用いたのは、非選択ビット線を固定するには駆動能力は小さくて良く、同じゲート幅の場合にｎ型ＭＯＳトランジスタより駆動能力の小さいｐ型ＭＯＳトランジスタを用いることができるためである。なお、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳは、本発明に係る「非選択ビット線用グローバルビット線」の一例である。

第１の選択スイッチ素子１０１〜１０４は、それらのゲートが共通に接続され、それぞれ、当該基本アレイ面に係る（対応する）グローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、当該基本アレイ面におけるビア群１２１、１３２、１２３および１３４との電気的な接続／非接続は、ゲートに供給される第１のビット線選択信号ＢＬｓ＿ｆ０に従って切り替え制御される。第２の選択スイッチ素子１１１〜１１４は、それらのゲートが共通に接続され、それぞれ、当該基本アレイ面に係る（対応する）グローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、当該基本アレイ面におけるビア群１３１、１２２、１３３および１２４との電気的な接続／非接続は、ゲートに供給される第２のビット線選択信号ＢＬｓ＿ｓ０に従って切り替え制御される。

第３の選択スイッチ素子５０１〜５０４はｐ型ＭＯＳトランジスタによって構成され、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと、基本アレイ面０〜３におけるビア群１２１、１３２、１２３、１３４との電気的な接続／非接続は、第３のビット線選択信号（ここでは、第１のビット線選択信号ＢＬｓ＿ｆ０）に従って切り替え制御される。つまり、第１のビット線選択信号ＢＬｓ＿ｆ０によって、第１の選択スイッチ素子１０１〜１０４は、基本アレイ面０〜３に対応するグローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、基本アレイ面０〜３におけるビア群１２１、１３２、１２３、１３４とが、それぞれ電気的に非接続となる様に制御されると同時に、第３の選択スイッチ素子５０１〜５０４は、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと、基本アレイ面０〜３におけるビア群１２１、１３２、１２３、１３４とを、それぞれ接続する様に制御される。このように、本実施の形態では、第１のビット線選択信号ＢＬｓ＿ｆ０は、第１の選択スイッチ素子１０１〜１０４の電気的な接続および非接続を共通に制御する第１のビット線選択信号であるだけでなく、第３の選択スイッチ素子５０１〜５０４の電気的な接続および非接続を共通に制御する第３のビット線選択信号でもある。言い換えれば、第１のビット線選択信号ＢＬｓ＿ｆ０と第３のビット線選択信号とは同一の信号である。

第４の選択スイッチ素子５１１〜５１４はｐ型ＭＯＳトランジスタによって構成され、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと、基本アレイ面０〜３におけるビア群１３１、１２２、１３３、１２４との電気的な接続／非接続は、第４のビット線選択信号（ここでは、第２のビット線選択信号ＢＬｓ＿ｓ０）に従って切り替え制御される。つまり、第２のビット線選択信号ＢＬｓ＿ｓ０によって、第２の選択スイッチ素子１１１〜１１４は、当該基本アレイ面０〜３に対応するグローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、基本アレイ面０〜３におけるビア群１３１、１２２、１３３、１２４とが電気的に非接続となる様に制御されると同時に、第４の選択スイッチ素子５１１〜５１４は、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと、当該基本アレイ面０〜３におけるビア群１３１、１２２、１３３、１２４とが接続する様に制御される。このように、本実施の形態では、第２のビット線選択信号ＢＬｓ＿ｓ０は、第２の選択スイッチ素子１１１〜１１４の電気的な接続および非接続を共通に制御する第２のビット線選択信号であるだけでなく、第４の選択スイッチ素子５１１〜５１４の電気的な接続および非接続を共通に制御する第４のビット線選択信号でもある。言い換えれば、第２のビット線選択信号ＢＬｓ＿ｓ０と第４のビット線選択信号とは同一の信号である。

この構成により、本実施の形態における抵抗変化型不揮発性記憶装置は、上述した多層クロスポイント構造が実現されている。加えて、ビット線ＢＬとグローバルビット線ＧＢＬを用いた階層ビット線方式が実現されている。さらに、各基本アレイ面０〜３において、各基本アレイ面内の偶数層のビット線ＢＬおよび奇数層のビット線ＢＬを、第１のビア群および第２のビア群を介してそれぞれ共通に接続することによって、階層ビット線方式を実現するための選択スイッチ素子の数を２個に減らすことができる。これにより、アレイサイズの小さな基本アレイ面群を、レイアウト面積を増大させることなく、実現することができる。また、偶数層のビット線ＢＬおよび奇数層のビット線ＢＬと、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳとを接続するために、さらに第３の選択スイッチ素子５０１〜５０４および第４の選択スイッチ素子５１１〜５１４という２個の選択スイッチ素子が必要であるが、これら第３の選択スイッチ素子５０１〜５０４および第４の選択スイッチ素子５１１〜５１４のゲートは各々、第１の選択スイッチ素子１０１〜１０４のゲート、第２の選択スイッチ素子１１１〜１１４のゲートと共通にすることができるため、ゲートの配線は容易である（簡素化される）。従って、非選択ビット線を固定するための回路を、少ないレイアウト面積の増加で実現することができる。

また、この構成では、基本アレイ面０において、偶数層のビット線ＢＬ＿ｅ０が、第１のビア群１２１を介して、第１の選択スイッチ素子１０１と第３の選択スイッチ素子５０１とに接続され、奇数層のビット線ＢＬ＿ｏ０が、第２のビア群１３１を介して、第２の選択スイッチ素子１１１と第４の選択スイッチ素子５１１とに接続されている。一方で、基本アレイ面０に対してＹ方向において隣接する基本アレイ面１では、偶数層のビット線ＢＬ＿ｅ１が、第１のビア群１２２を介して、第２の選択スイッチ素子１１２と第４の選択スイッチ素子５１２とに接続され、奇数層のビット線ＢＬ＿ｏ１が、第２のビア群１３２を介して、第１の選択スイッチ素子１０２と第３の選択スイッチ素子５０２とに接続されている。

また、基本アレイ面群１００内の各基本アレイ面内の第１の選択スイッチ素子１０１〜１０４と第３の選択スイッチ素子５０１〜５０４とは、それらのゲートが共通に第１のビット線選択信号ＢＬｓ＿ｆ０に接続され、それぞれの選択スイッチ素子のゲートに供給される第１のビット線選択信号ＢＬｓ＿ｆ０によりそれぞれの選択スイッチ素子の電気的な接続（オン）／非接続（オフ）が制御され、第１のビット線選択信号ＢＬｓ＿ｆ０が選択（オン）されて第１の選択スイッチ素子１０１〜１０４が接続（オン）に制御される時は、第３の選択スイッチ素子５０１〜５０４は非接続（オフ）に制御され、第１のビット線選択信号ＢＬｓ＿ｆ０が非選択（オフ）されて第１の選択スイッチ素子１０１〜１０４が非接続（オフ）に制御される時は、第３の選択スイッチ素子５０１〜５０４は接続（オン）に制御される。同じく第２の選択スイッチ素子１１１〜１１４と第４の選択スイッチ素子５０１〜５０４とは、それらのゲートが共通に第２のビット線選択信号ＢＬｓ＿ｓ０に接続され、それぞれの選択スイッチ素子のゲートに供給される第２のビット線選択信号ＢＬｓ＿ｓ０によりそれぞれの選択スイッチ素子の電気的な接続（オン）／非接続（オフ）が制御され、第２のビット線選択信号ＢＬｓ＿ｓ０が選択（オン）されて第２の選択スイッチ素子１１１〜１１４が接続（オン）に制御される時は、第４の選択スイッチ素子５０１〜５０４は非接続（オフ）に制御され、第２のビット線選択信号ＢＬｓ＿ｓ０が非選択（オフ）されて第２の選択スイッチ素子１１１〜１１４が非接続（オフ）に制御される時は、第４の選択スイッチ素子５０１〜５０４は接続（オン）に制御される。

また、第１のビット線選択信号ＢＬｓ＿ｆ０と第２のビット線選択信号ＢＬｓ＿ｓ０は、本実施例の動作時には、一方が選択されたときは、他方が非選択となるよう制御される。

よって、第１のビット線選択信号ＢＬｓ＿ｆ０が選択されると、基本アレイ面０では、偶数層のビット線ＢＬ＿ｅ０が第１のビア群１２１および第１の選択スイッチ素子１０１を介して、グローバルビット線ＧＢＬ０００に接続され、奇数層のビット線ＢＬ＿ｏ０は第２のビア群１３１および第４の選択スイッチ素子５１１を介して、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続され、基本アレイ面１では、奇数層のビット線ＢＬ＿ｏ１が第２のビア群１３２および第１の選択スイッチ素子１１２を介して、グローバルビット線ＧＢＬ００１に接続され、偶数層のビット線ＢＬ＿ｅ１は第１のビア群１２２および第３の選択スイッチ素子５０２を介して、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続される。基本アレイ面２は基本アレイ面０と同様であり、基本アレイ面３は基本アレイ面１と同様である。

すなわち、この構成では、ある基本アレイ面群１００の第１のビット線選択信号ＢＬｓ＿ｆ０が選択されて、ある基本アレイ面で偶数層のビット線がグローバルビット線に接続されている時、その基本アレイ面にＹ方向において隣接する２つの基本アレイ面では、偶数層のビット線はグローバルビット線とは電気的に非接続になり、かつ非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続されるという特徴がある。なお、奇数層のビット線についても前記と同様の関係が成り立ち、さらにはこの関係は、選択される基本アレイ面の位置によらず、常に成り立つ。

このような構成により、第１の基本アレイ面０〜３内の第１のビア群（１２１、１２２、１２３、１２４）の内の１つと、第１の基本アレイ面０〜３にＹ方向に隣接する第２の基本アレイ面０〜３内の第２のビア群（１３１、１３２、１３３、１３４）の内の１つとが、Ｙ方向において互いに隣接し（例えば、１２１と１３２）、かつ、第１の基本アレイ面０〜３内の第２のビア群（１３１、１３２、１３３、１３４）の内の１つと、第２の基本アレイ面０〜３内の第１のビア群（１２１、１２２、１２３、１２４）の内の１つとが、Ｙ方向において互いに隣接する（例えば、１３１と１２２）ので、選択するビット線の位置によらず、選択ビット線と同じＺ方向の配線層において、Ｙ方向に隣接する非選択のビット線が非選択ビット線用グローバルビット線に接続されて電位が固定される。よって、選択ビット線における信号は、当該選択ビット線の位置によって動きに差を生じるという問題がなくなる。また、読み出し回路の設計にマージンを設けることなく、メモリセルアレイのビット線およびワード線を、実装するプロセスにおいて許容される最小間隔で配線することが可能となる。

なお、本実施の形態では、第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４はｎ型ＭＯＳトランジスタによって構成され、第３の選択スイッチ素子５０１〜５０４および第４の選択スイッチ素子５１１〜５１４はｐ型ＭＯＳトランジスタによって構成されているものとしたが、本発明に係る抵抗変化型不揮発性記憶装置は、このような構成に限定されない。第１の選択スイッチ素子１０１〜１０４および第３の選択スイッチ素子５０１〜５０４が、それぞれ、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの一方および他方で構成され、第２の選択スイッチ素子１１１〜１１４および第４の選択スイッチ素子５１１〜５１４が、それぞれ、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの一方および他方で構成されていればよい。

＜周辺回路との接続関係＞
図８は図７の第２の実施の形態に示す基本アレイ面群１００とその周辺回路との接続関係を示す回路図である。図８において、グローバルビット線デコーダ／ドライバ２０２はグローバルビット線ＧＢＬおよび非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳを駆動制御する。つまり、グローバルビット線デコーダ／ドライバ２０２は、複数のグローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つのグローバルビット線に対して、読み出し用電圧を印加すること、および、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳを駆動することを行う。サブビット線選択回路２０３はアドレス信号Ａ０〜Ａｘに応じて、第１のビット線選択信号ＢＬｓ＿ｆ０および第２のビット線選択信号ＢＬｓ＿ｓ０を制御する。なお、図８の構成は第１の実施の形態においても適用できる。その場合には、第１の実施の形態においてサブビット線選択回路２０３は、さらに第３のビット線選択信号ＢＬｎｓ＿ｆ０および第４のビット線選択信号ＢＬｎｓ＿ｓ０も制御する。ワード線デコーダ／ドライバ２０１は各ワード線ＷＬを駆動制御する。

図９は抵抗変化型不揮発性記憶装置の主要部３００を示す回路図である。図９に示すように、実際の装置では、図７に示す基本アレイ面群１００を複数個（図７では、縦方向にｎ＋１個）配置してブロックを構成し、ブロックを複数個配置してメモリセルアレイ２００を構成する。各ブロック内では、グローバルビット線およびワード線は共通である。図９の例では、基本アレイ面群１００が（ｎ＋１）×１６個、配置されている。ワード線デコーダ／ドライバ２０１は各ワード線ＷＬを駆動制御し、グローバルビット線デコーダ／ドライバ２０２は各グローバルビット線ＧＢＬおよび非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳを駆動制御する。サブビット線選択回路２０３はアドレス信号Ａ０〜Ａｘに応じて、各基本アレイ面群１００に対する第１の制御信号ＢＬｓ＿ｆ０〜ＢＬｓ＿ｆｎおよび第２の制御信号ＢＬｓ＿ｓ０〜ＢＬｓ＿ｓｎを制御する。なお、図９の構成は第１の実施の形態においても適用できる。その場合には、第１の実施の形態においては、サブビット線選択回路２０３は第３のビット線選択信号ＢＬｎｓ＿ｆ０および第４のビット線選択信号ＢＬｎｓ＿ｓ０も制御する。

また、図９では、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳを、各ブロックに対し個別に設けているが、複数のブロックで共通に設けてもよい。

＜抵抗変化型不揮発性記憶装置＞
図１０は抵抗変化型不揮発性記憶装置５００の全体構成を示す回路図である。図１０において、主要部３００が図９に示す構成に相当している。

図１０において、アドレス入力回路２１１は、消去（高抵抗化）サイクル、書き込み（低抵抗化）サイクルまたは読み出しサイクルの間、外部からのアドレス信号を一時的にラッチし、ラッチしたアドレス信号をサブビット線選択回路２０３、グローバルビット線デコーダ／ドライバ２０２、およびワード線デコーダ／ドライバ２０１へ出力する。制御回路２１２は、複数の入力信号を受けて、消去サイクル、書き込みサイクル、読み出しサイクル、およびスタンバイ時の状態を表す信号を、サブビット線選択回路２０３、グローバルビット線デコーダ／ドライバ２０２、ワード線デコーダ／ドライバ２０１、書き込み回路２１４、およびデータ入出力回路２１５へそれぞれに相応した信号として出力する。また制御回路２１２は、消去サイクル、書き込みサイクル、および読み出しサイクル時の消去、書き込み、または読み出しパルス発生トリガー信号をパルス発生回路２１３へ出力する。パルス発生回路２１３は、消去サイクル、書き込みサイクル、および読み出しサイクル内の各消去、書き込み、または読み出し時間パルスを任意の期間（ｔｐ＿Ｅ，ｔｐ＿Ｗ，またはｔｐ＿Ｒの期間）発生し、グローバルビット線デコーダ／ドライバ２０２およびワード線デコーダ／ドライバ２０１へ出力する。

＜本発明に係る抵抗変化型不揮発性記憶装置５００の動作＞
図１１、図１２Ａおよび図１２Ｂは、図７に示す第２の実施の形態に示す基本アレイ面群の動作タイミング図である。メモリの動作は、図１１に示す書き込みサイクル、消去サイクル、スタンバイ、および図１２Ａおよび図１２Ｂに示す読み出しサイクルの、４つに大きく分けられる。以下に示す動作は、第１の実施の形態についても同様に説明できる。第１の実施の形態では、第１のビット線選択信号ＢＬｓ＿ｆ０、第２のビット線選択信号ＢＬｓ＿ｓ０のうち、選択された方に、選択電圧Ｖｓｅｌが印加される時、さらに第３のビット線選択信号ＢＬｎｓ＿ｆ０および第４のビット線選択信号ＢＬｎｓ＿ｓ０に、それぞれ第２のビット線選択信号ＢＬｓ＿ｓ０および第１のビット線選択信号ＢＬｓ＿ｆ０と同様の信号が印加される。

まず、書き込みサイクルを説明する。図１１に、書き込み動作の一例として、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルに書き込む（低抵抗化する）場合を示す。書き込みサイクルでは、選択されたメモリセルの抵抗変化型素子が、高抵抗状態から低抵抗状態に変化する。まず、選択されたグローバルビット線（図１１ではＧＢＬ００２）と、選択されたワード線（図１１ではＷＬ０００００）に、プリチャージ電圧Ｖｐが印加される。これ以外の非選択グローバルビット線、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳ、非選択ワード線には、プリチャージ電圧は印加されない。また、第１のビット線選択信号ＢＬｓ＿ｆ０、第２のビット線選択信号ＢＬｓ＿ｓ０のうち、選択された方（図１１ではＢＬｓ＿ｆ０）に、選択電圧Ｖｓｅｌが印加され、選択ビット線（図１１ではＢＬ＿ｅ２）はプリチャージ電圧Ｖｐにプリチャージされる。非選択グローバルビット線、非選択ビット線、非選択ワード線は、選択ビット線、選択ワード線からメモリセルを介した回り込み電流により、プリチャージ電圧Ｖｐにプリチャージされる。

次に、選択グローバルビット線ＧＢＬ００２に書き込み電圧Ｖｗが印加されることにより、選択ビット線ＢＬ＿ｅ２に、書き込み電圧Ｖｗが印加される。あわせて、選択ワード線ＷＬ０００００に０Ｖが印加され、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルに、書き込み電圧Ｖｗが印加されることによって、メモリセルへの書き込みが行われる。この時、非選択ビット線は、選択ビット線ＢＬ＿ｅ２の電圧Ｖｗと、選択ワード線ＷＬ０００００の電圧０Ｖによって決まる、０Ｖより高く、Ｖｗより低い安定電圧Ｖｗｎｂに変化し、非選択ワード線は同じく０Ｖより高く、Ｖｗより低い安定電圧Ｖｗｎｗに変化するため、非選択のメモリセルには、書き込み電圧Ｖｗより小さい電圧しか印加されない。

次に、消去サイクルを説明する。図１１に、消去動作の一例として、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルを消去（高抵抗化）する場合を示す。消去サイクルでは、基本的な動作は書き込みサイクルと同様であるが、選択されたメモリセルに、プリチャージ電圧Ｖｐに対し逆極性の電圧Ｖｅが加わる点が異なる。まず、選択されたグローバルビット線（図１１ではＧＢＬ００２）と、選択されたワード線（図１１ではＷＬ０００００）に、プリチャージ電圧Ｖｐが印加される。これ以外の非選択グローバルビット線、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳ、非選択ワード線には、プリチャージ電圧は印加されない。また、第１のビット線選択信号ＢＬｓ＿ｆ０、第２のビット線選択信号ＢＬｓ＿ｓ０のうち、選択された方（図１１ではＢＬｓ＿ｆ０）に、選択電圧Ｖｓｅｌが印加され、選択ビット線（図１１ではＢＬ＿ｅ２）はプリチャージ電圧Ｖｐにプリチャージされる。非選択グローバルビット線、非選択ビット線、非選択ワード線は、選択ビット線、選択ワード線からメモリセルを介した回り込み電流により、プリチャージ電圧Ｖｐにプリチャージされる。

次に、選択ワード線ＷＬ０００００に、消去電圧Ｖｅが印加される。あわせて、選択グローバルビット線に０Ｖが印加されることにより、選択ビット線ＢＬ＿ｅ２に０Ｖが印加され、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルに、消去電圧Ｖｅが印加されることによって、メモリセルの消去が行われる。この時、非選択ビット線は、選択ワード線ＷＬ０００００の電圧Ｖｅと、選択ビット線ＢＬ＿ｅ２の電圧０Ｖによって決まる、０Ｖより高く、Ｖｅより低い安定電圧Ｖｅｎｂに変化し、非選択ワード線は同じく０Ｖより高く、Ｖｅより低い安定電圧Ｖｅｎｗに変化するため、非選択のメモリセルには、消去電圧Ｖｅより小さい電圧しか印加されない。

次に、読み出しサイクルを説明する。図１２Ａに、読み出し動作の一例として、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルを読み出す場合を示す。読み出しサイクルでは、まず選択グローバルビット線（図１２ＡではＧＢＬ００２）に、プリチャージ電圧ＶＰＲ＿ＧＢＬが印加され、これ以外の非選択グローバルビット線には、プリチャージ電圧ＶＰＲ＿ＮＧＢＬが印加される。

非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳには、プリチャージ電圧ＶＰＲ＿ＮＧＢＬが印加される。また、第１のビット線選択信号ＢＬｓ＿ｆ０、第２のビット線選択信号ＢＬｓ＿ｓ０のうち、選択された方（図１２ＡではＢＬｓ＿ｆ０）に、選択電圧（図１２ＡではＶｓｅｌ）が印加され、これ以外の非選択のビット線選択信号には、非選択電圧（図１２Ａでは０Ｖ）が印加される。非選択の基本アレイ面群では、第１および第２のビット線選択信号には、非選択電圧が印加される。選択ワード線（図１２ＡではＷＬ０００００）、非選択ワード線には電圧は印加されない。以上の電圧印加により、選択グローバルビット線ＧＢＬ００２によって、選択ビット線（図１２ＡではＢＬ＿ｅ２）はプリチャージ電圧ＶＰＲ＿ＳＢＬにプリチャージされ、非選択グローバルビット線、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳによって、非選択ビット線はプリチャージ電圧ＶＰＲ＿ＮＳＢＬにプリチャージされる。また、選択ビット線、非選択ビット線からメモリセルを介して、選択ワード線、非選択ワード線はＶＰＲ＿ＷＬにプリチャージされる。

ここで、選択グローバルビット線と非選択グローバルビット線、もしくは選択グローバルビット線のみでプリチャージを行ってもよいが、前記のように選択グローバルビット線、非選択グローバルビット線、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳを用いてプリチャージを行うことにより、高速にプリチャージを行うことができる。つまり、制御回路２１２は、基本アレイ面内のメモリセルから読み出し動作を行う時、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳを介して基本アレイ面のビット線にプリチャージ電圧が印加されるように、グローバルビット線デコーダ／ドライバ２０２を制御してもよい。

次に、選択グローバルビット線ＧＢＬ００２への電圧印加を停止し、選択ワード線ＷＬ０００００の電圧を、ＶＰＲ＿ＷＬから０Ｖに変化させる。これ以外の非選択ワード線には、電圧は印加されない。非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳには、ＶＰＲ＿ＮＧＢＬを印加し続ける。これにより、選択したメモリセルに読み出し電圧ＶＰＲ＿ＳＢＬが印加され、メモリセルの抵抗変化型素子の抵抗値に応じて、選択ビット線ＢＬ＿ｅ２、選択グローバルビット線ＧＢＬ００２に蓄積された電荷が放電する。この選択グローバルビット線ＧＢＬ００２の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤを、図１０の読み出し回路２１６で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。

ここで、選択ワード線ＷＬ０００００がＶＰＲ＿ＷＬから０Ｖに変化したことにより、非選択ビット線、非選択ワード線は各々、ＶＰＲ＿ＮＳＢＬ、ＶＰＲ＿ＷＬから、選択ビット線ＢＬ＿ｅ２、選択ワード線ＷＬ０００００の電圧によって定まる安定電圧へと変化する。

このとき、選択ビット線ＢＬ＿ｅ２に同じ層で（つまり、Ｙ方向において）隣接する非選択ビット線はビット線ＢＬ＿ｅ１およびＢＬ＿ｅ３となるが、この両非選択ビット線ＢＬ＿ｅ１、ＢＬ＿ｅ３は、第２のビット線選択信号ＢＬｓ＿ｓ０によって、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続されているため、プリチャージ電圧ＶＰＲ＿ＮＳＢＬから変化せず、選択ビット線における信号の動きに影響を与えない。

なお、前記において、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳには、ＶＰＲ＿ＮＧＢＬを印加し続けたが、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳの配線容量は通常大きいため、フローティング状態としてもほとんど電圧が変化しない場合が多い。このような場合は、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳは駆動せず、フローティング状態とすることにより、消費電流を低減することが可能である。つまり、制御回路２１２は、基本アレイ面内のメモリセルから読み出し動作を行う時、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳがフローティング状態となるように、グローバルビット線デコーダ／ドライバ２０２を制御してもよい。

また、図１２Ｂに、読み出し動作の別の一例である、ビット線ＢＬ＿ｅ３およびワード線ＷＬ０００００に接続されたメモリセルを読み出す場合を示す。抵抗変化型素子の抵抗値は、前記のビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルと同じであるとする。読み出しサイクルでは、まず選択グローバルビット線（図１２ＢではＧＢＬ００３）に、プリチャージ電圧ＶＰＲ＿ＧＢＬが印加され、これ以外の非選択グローバルビット線には、プリチャージ電圧ＶＰＲ＿ＮＧＢＬが印加される。非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳには、プリチャージ電圧ＶＰＲ＿ＮＧＢＬが印加される。また、第１のビット線選択信号ＢＬｓ＿ｆ０、第２のビット線選択信号ＢＬｓ＿ｓ０のうち、選択された方（図１２ＢではＢＬｓ＿ｓ０）に、選択電圧（図１２ＢではＶｓｅｌ）が印加され、これ以外の非選択のビット線選択信号には、非選択電圧（図１２Ｂでは０Ｖ）が印加される。選択ワード線（図１２ＢではＷＬ０００００）、非選択ワード線には電圧は印加されない。以上の電圧印加により、グローバルビット線ＧＢＬ００３によって、選択ビット線（図１２ＢではＢＬ＿ｅ３）はプリチャージ電圧ＶＰＲ＿ＳＢＬにプリチャージされ、非選択グローバルビット線、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳによって、非選択ビット線はプリチャージ電圧ＶＰＲ＿ＮＳＢＬにプリチャージされる。また、選択ビット線、非選択ビット線からメモリセルを介して、選択ワード線、非選択ワード線はＶＰＲ＿ＷＬにプリチャージされる。

なお、選択グローバルビット線と非選択グローバルビット線、もしくは選択グローバルビット線のみでプリチャージを行ってもよいことは、非選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出す場合と同様である。

次に、選択グローバルビット線ＧＢＬ００３への電圧印加を停止し、選択ワード線ＷＬ０００００の電圧を、ＶＰＲ＿ＷＬから０Ｖに変化させる。これ以外の非選択ワード線には、電圧は印加されない。非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳには、ＶＰＲ＿ＮＧＢＬを印加し続ける。これにより、選択したメモリセルに読み出し電圧ＶＰＲ＿ＳＢＬが印加され、メモリセルを通して選択ビット線ＢＬ＿ｅ３、選択グローバルビット線ＧＢＬ００３に蓄積された電荷が放電する。この選択グローバルビット線ＧＢＬ００３の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤを、図１０の読み出し回路２１６で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。

ここで、選択ワード線ＷＬ０００００がＶＰＲ＿ＷＬから０Ｖに変化したことにより、非選択ビット線、非選択ワード線は各々、ＶＰＲ＿ＮＳＢＬおよびＶＰＲ＿ＷＬから、選択ビット線ＢＬ＿ｅ３、選択ワード線ＷＬ０００００の各々の電圧によって定まる安定電圧へと変化する。

このとき、選択ビット線ＢＬ＿ｅ３に同じ層で（つまり、Ｙ方向において）隣接する非選択ビット線はビット線ＢＬ＿ｅ２およびＢＬ＿ｅ４となるが、この両非選択ビット線ＢＬ＿ｅ２、ＢＬ＿ｅ４は各々、ビット線選択信号ＢＬｓ＿ｆ０、ＢＬｓ＿ｆ１によって、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続されているため、プリチャージ電圧ＶＰＲ＿ＮＳＢＬから変化しない。

すなわち、選択ビット線に隣接する非選択ビット線は、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出す場合と同様、プリチャージ電圧ＶＰＲ＿ＮＳＢＬから変化せず、選択ビット線における信号の動きに影響を与えないため、選択メモリセルの抵抗変化型素子の抵抗値が同じであれば、グローバルビット線の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤは、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出す場合と、概ね同じ値となる。

一方、メモリセルアレイが従来例である特許文献６、すなわち図２５で示される構成の場合を考える。

図２６Ａに、読み出し動作の一例として、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルを読み出す場合を示す。読み出しサイクルでは、まず選択グローバルビット線（図２６ＡではＧＢＬ００２）に、プリチャージ電圧ＶＰＲ＿ＧＢＬが印加される。これ以外の非選択グローバルビット線には、電圧を印加してもしなくても良い。また、偶数層選択信号ＢＬｓ＿ｅ０および奇数層選択信号ＢＬｓ＿ｏ０のうち、選択された方（図２６ＡではＢＬｓ＿ｅ０）に、選択電圧Ｖｓｅｌが印加され、これ以外の非選択の層選択信号には、非選択電圧（図２６Ａでは０Ｖ）が印加される。選択ワード線（図２６ＡではＷＬ０００００）、非選択ワード線には電圧は印加されない。以上の電圧印加により、グローバルビット線ＧＢＬ００２によって、選択ビット線（図２６ＡではＢＬ＿ｅ２）はプリチャージ電圧ＶＰＲ＿ＳＢＬにプリチャージされ、選択ビット線ＢＬ＿ｅ２からメモリセルを介して、選択ワード線ＷＬ０００００、非選択ワード線はＶＰＲ＿ＷＬに、選択、非選択ワード線からメモリセルを介して、非選択ビット線はＶＰＲ＿ＮＳＢＬに各々、プリチャージされる。

次に、選択グローバルビット線ＧＢＬ００２への電圧印加を停止し、選択ワード線ＷＬ０００００の電圧を、ＶＰＲ＿ＷＬから０Ｖに変化させる。これ以外の非選択ワード線には、電圧は印加されない。これにより、選択したメモリセルに読み出し電圧ＶＰＲ＿ＳＢＬが印加され、メモリセルの抵抗変化型素子の抵抗値に応じて、選択ビット線ＢＬ＿ｅ２および選択グローバルビット線ＧＢＬ００２に蓄積された電荷が放電する。この選択グローバルビット線ＧＢＬ００２の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤを、図１０の読み出し回路２１６で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。

ここで、選択ワード線ＷＬ０００００がＶＰＲ＿ＷＬから０Ｖに変化したことにより、非選択ビット線および非選択ワード線は各々、ＶＰＲ＿ＮＳＢＬ、ＶＰＲ＿ＷＬから、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００の電圧によって定まる安定電圧へと変化する。

このとき、図２５に示すように、選択ビット線ＢＬ＿ｅ２に同じ層で（つまり、Ｙ方向において）隣接する非選択ビット線は、ビット線ＢＬ＿ｅ１およびＢＬ＿ｅ３となる。この両非選択ビット線ＢＬ＿ｅ１およびＢＬ＿ｅ３は、偶数層選択信号ＢＬｓ＿ｅ０によって、それぞれ、グローバルビット線ＧＢＬ００１およびＧＢＬ００３と接続されているが、グローバルビット線の配線の負荷容量は大きいため、両非選択ビット線ＢＬ＿ｅ１およびＢＬ＿ｅ３における信号は前記安定電圧に向かって遅い速度で変化する。この隣接する非選択ビット線ＢＬ＿ｅ１およびＢＬ＿ｅ３の電圧の変化は、それぞれ、選択ビット線ＢＬ＿ｅ２と隣接する非選択ビット線ＢＬ＿ｅ１およびＢＬ＿ｅ３との間の配線間容量を介して、選択ビット線ＢＬ＿ｅ２へと伝播するため、図１２Ａの場合と比較すると、選択ビット線ＢＬ＿ｅ２における信号の変化の速度は速くなる。

また、図２６Ｂに、メモリセルアレイが従来例の構成の場合の、読み出し動作の別の一例である、ビット線ＢＬ＿ｅ３およびワード線ＷＬ０００００に接続されたメモリセルを読み出す場合を示す。抵抗変化型素子の抵抗値は、前記のビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルと同じであるとする。読み出しサイクルでは、まず選択グローバルビット線（図２６ＢではＧＢＬ００３）に、プリチャージ電圧ＶＰＲ＿ＧＢＬが印加される。これ以外の非選択グローバルビット線には、電圧を印加してもしなくても良い。また、偶数層選択信号ＢＬｓ＿ｅ０および奇数層選択信号ＢＬｓ＿ｏ０のうち、選択された方（図２６ＢではＢＬｓ＿ｅ０）に、選択電圧Ｖｓｅｌが印加され、これ以外の非選択の層選択信号には、非選択電圧（図２６Ｂでは０Ｖ）が印加される。選択ワード線（図２６ＢではＷＬ０００００）、非選択ワード線には電圧は印加されない。以上の電圧印加により、グローバルビット線ＧＢＬ００３によって、選択ビット線（図２６ＢではＢＬ＿ｅ３）はプリチャージ電圧ＶＰＲ＿ＳＢＬにプリチャージされ、選択ビット線ＢＬ＿ｅ３からメモリセルを介して、選択ワード線ＷＬ０００００、非選択ワード線はＶＰＲ＿ＷＬに、選択、非選択ワード線からメモリセルを介して、非選択ビット線はＶＰＲ＿ＮＳＢＬに各々、プリチャージされる。

プリチャージ終了後、選択グローバルビット線ＧＢＬ００３への電圧印加を停止し、選択ワード線ＷＬ０００００の電圧を、ＶＰＲ＿ＷＬから０Ｖに変化させる。これ以外の非選択ワード線には、電圧は印加されない。これにより、選択したメモリセルに読み出し電圧ＶＰＲ＿ＳＢＬが印加され、メモリセルを通して選択ビット線ＢＬ＿ｅ３および選択グローバルビット線ＧＢＬ００３に蓄積された電荷が放電する。この選択グローバルビット線ＧＢＬ００３の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤを、図１０の読み出し回路２１６で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。

ここで、選択ワード線ＷＬ０００００がＶＰＲ＿ＷＬから０Ｖに変化したことにより、非選択ビット線および非選択ワード線は各々、ＶＰＲ＿ＮＳＢＬおよびＶＰＲ＿ＷＬから、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００の電圧によって定まる安定電圧へと変化する。

このとき、図２５に示すように、選択ビット線ＢＬ＿ｅ３に同じ層で（つまり、Ｙ方向において）隣接する非選択ビット線は、ビット線ＢＬ＿ｅ２およびＢＬ＿ｅ４となる。この非選択ビット線ＢＬ＿ｅ２は、偶数層選択信号ＢＬｓ＿ｅ０によって、グローバルビット線と接続されており、配線の負荷容量は大きいため、図２６Ａの場合と同様、非選択ビット線ＢＬ＿ｅ２における信号は前記安定電圧に向かって遅い速度で変化する。一方、非選択ビット線ＢＬ＿ｅ４は、層選択信号ＢＬｓ＿ｅ１によって（偶数層選択スイッチ素子４０５が非接続状態であるので）、グローバルビット線から切断されており、配線の負荷容量は小さいため、非選択ビット線ＢＬ＿ｅ４における信号は前記安定電圧に向かって速く変化する。この隣接する非選択ビット線の変化は、選択ビット線と、隣接する非選択ビット線との間の配線間容量を介して、選択ビット線へと伝播するが、一方の隣接非選択ビット線ＢＬ＿ｅ２において信号が変化する速度が速く、他方の隣接非選択ビット線ＢＬ＿ｅ４において信号が変化する速度が遅いため、選択ビット線ＢＬ＿ｅ３における信号の変化の速度は、図２６Ａの場合よりさらに速くなる。

すなわち、隣接非選択ビット線ＢＬ＿ｅ２における信号の変化の速度は遅く、隣接非選択ビット線ＢＬ＿ｅ４における信号の変化の速度は速いが、前記の通り、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルを読み出す場合の隣接非選択ビット線ＢＬ＿ｅ１、ＢＬ＿ｅ３の変化は、ともに遅い。従って、選択メモリセルの抵抗変化型素子の抵抗値が同じであっても、グローバルビット線の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤは、ビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルを読み出す場合より速くなり、判定時間にばらつきが生じる。

以上のように、メモリアセルレイが従来例の構成の場合では、メモリセルの抵抗変化型素子の抵抗値が同じであっても、読み出すメモリセルの位置によって読み出し時間にばらつきが生じるが、メモリセルアレイが本実施形態の構成の場合においては、読み出すメモリセルの位置によらず読み出し時間にばらつきが生じない、という特徴を有する。

（隣接しない基本アレイ面からの同時読み出し）
以上では、読み出しサイクルにおいて基本アレイ面群１００内の１つの基本アレイ面から、１つのメモリセルのみを読み出す場合について説明した。すなわち、グローバルビット線を１本のみ選択して読み出し動作を行う場合を示したが、図７に示す基本アレイ面群の回路構成では、基本アレイ面群中に含まれる基本アレイ面の数に対応するグローバルビット線を備えている。基本アレイ面群内ではワード線は共通であるため、読み出しサイクルにおいて、これら複数のグローバルビット線を同時に選択することにより、複数の基本アレイ面上の同じワード線に接続されたメモリセルを、同時に読み出すことが可能である。

しかしながら、基本アレイ面群内の、任意の複数基本アレイ面内のメモリセルを同時に選択する場合、各選択ビット線に対してＹ方向における両側で隣接するビット線が、双方とも非選択ビット線となる場合、一方が選択ビット線で他方が非選択ビット線となる場合、あるいは双方とも選択ビット線となる場合の、３つの場合が生じ得る。従って、前記図２５、図２６Ａおよび図２６Ｂで説明した従来の回路構成の場合と同様に、選択するメモリセル（ビット線）の位置によってＹ方向における隣接線における信号の挙動が異なるため、読み出し速度がばらつくという課題がある。

この課題は、ある基本アレイ面内のビットを読み出す場合、その基本アレイ面とはＹ方向の両側において隣接しない基本アレイ面内のビットを同時に読み出すことにより、解決することができる。例えば、図７の回路構成の場合では、制御回路２１２による制御の下で、グローバルビット線デコーダ／ドライバ２０２は、基本アレイ面０内のメモリセルを選択する時は、同時に基本アレイ面２内のメモリセルを選択すれば良く、基本アレイ面１内のメモリセルを選択する時は、同時に基本アレイ面３内のメモリセルを選択すれば良い。つまり、第１の基本アレイ面内のメモリセルから読み出し動作を行う時、隣接する第２の基本アレイ面内のメモリセルからは同時に読み出し動作を行わない、言い換えると、第１の基本アレイ面内のメモリセルから読み出し動作を行う時、さらに、第１の基本アレイ面とＹ方向において隣接しない第３の基本アレイ面内のメモリセルから同時に読み出し動作を行うような読み出し制御回路を設けてもよい。そのような読み出し制御回路は、制御回路２１２とグローバルビット線デコーダ／ドライバ２０２とによって実現される。

図１３に、図７の回路構成における同時読み出し動作の一例である、選択ビット線ＢＬ＿ｅ１および選択ワード線ＷＬ０００００に接続されたメモリセルと、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルとを同時に読み出す場合を示す。動作の概要は図１２Ｂの場合と同様であるが、グローバルビット線デコーダ／ドライバ２０２は、グローバルビット線ＧＢＬ００３に加え、グローバルビット線ＧＢＬ００１も同時に選択できる点が異なる。この時、選択ビット線の一つであるＢＬ＿ｅ１にＹ方向において隣接する非選択ビット線は、ビット線ＢＬ＿ｅ０およびＢＬ＿ｅ２になるが、この両非選択ビット線ＢＬ＿ｅ０およびＢＬ＿ｅ２はビット線選択信号ＢＬ＿ｆ０により、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続されている。一方、もう一つの選択ビット線であるＢＬ＿ｅ３にＹ方向において隣接する非選択ビット線は、ビット線ＢＬ＿ｅ２およびＢＬ＿ｅ４になるが、この両非選択ビット線ＢＬ＿ｅ２およびＢＬ＿ｅ４も各々、ビット線選択信号ＢＬ＿ｆ０およびＢＬ＿ｆ１により、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続されている。よって、選択ビット線ＢＬ＿ｅ１およびＢＬ＿ｅ３は両方とも、Ｙ方向において隣接する非選択ビット線が非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続されているため、図１２Ａ、図１２Ｂの場合と同様、選択メモリセルの抵抗変化型素子の抵抗値が同じであれば、グローバルビット線の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤは、両者で概ね同じ値となる。

なお、ビット線ＢＬ＿ｅ０およびワード線ＷＬ０００００に接続されたメモリセルとビット線ＢＬ＿ｅ２およびワード線ＷＬ０００００に接続されたメモリセルとを同時に読み出す場合、およびビット線ＢＬ＿ｅ０およびワード線ＷＬ０００００に接続されたメモリセルとビット線ＢＬ＿ｅ３およびワード線ＷＬ０００００に接続されたメモリセルとを同時に読み出す場合についても同様に、選択ビット線にＹ方向において隣接する非選択ビット線は、全て非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続される。ゆえに以上の３つの場合について、選択メモリセルの抵抗変化型素子の抵抗値が同じであれば、グローバルビット線の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤは、３つの場合について概ね同じ値となる。

以上では、読み出し動作において、選択グローバルビット線の蓄積電荷を選択セルを介して放電し、選択グローバルビット線ＧＢＬ００２の電位が判定電圧ＶＲＥＦとなるまでの時間ΔｔＲＤを、図１０の読み出し回路２１６で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する方式について説明したが、読み出し方法は前記に限るものではない。例えば、読み出し回路２１６内にセンスアンプ回路を設け、選択グローバルビット線をセンスアンプ回路に接続し、前記の電位変動を増幅して検出してもよい。また、メモリセルが低抵抗状態にあるか高抵抗状態にあるかを判定する時間は、一般に用いられるレプリカ回路を用いて生成してもよい。

さらには、読み出し回路２１６内に負荷電流印加回路を設け、負荷電流印加回路から選択グローバルビット線に一定の負荷電流を流してもよい。この場合、選択セルが高抵抗状態の場合は選択グローバルビット線が放電せず、選択セルが低抵抗状態の場合のみ選択グローバルビット線が放電するように負荷電流量を設定することにより、一定時間後の選択グローバルビット線の電位を参照電位と比較することで、抵抗状態の判定が可能となる。また、前記負荷電流量は、一般に用いられるレプリカ回路を用いて生成してもよい。何れの読み出し方法においても、読み出し動作時において、選択されたビット線に隣接する非選択のビット線を非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続することにより安定した読み出しが可能となる。

＜基本アレイ面群の物理的構造（レイアウト）＞
図１４、図１５は、第２の実施の形態に係る基本アレイ面群の物理的構造の一実施形態を示す図である。図１４は平面図であり、図１５は、それぞれ、基本アレイ面０および２、並びに、基本アレイ面１および３の断面図である。図１４において、左右方向がビット線ＢＬの延びるＸ方向、上下方向がワード線ＷＬの延びるＹ方向であり、紙面に直交する方向がＺ方向である。図１５において、左右方向がビット線ＢＬの延びるＸ方向、上下方向がＺ方向、紙面に直交する方向がワード線ＷＬの延びるＹ方向である。

図１４、図１５に示す物理的構造では、基板３の上に、複数のメモリセルＭＣが配置された基本アレイ面群が形成されている。そして、グローバルビット線ＧＢＬ０〜ＧＢＬ３、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳは、最下層のビット線ＢＬのさらに下層（第１配線１６６の層）において、Ｙ方向に延びて形成されている。また、第１、第２の選択スイッチ素子はｎ型ＭＯＳＦＥＴによって、第３、第４の選択スイッチ素子はｐ型ＭＯＳＦＥＴによって構成されており、グローバルビット線ＧＢＬ０〜ＧＢＬ３、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳのさらに下の、基板３に形成された拡散層１０６ａ、１０６ｂ、およびゲート１０７によって、構成されている。なお、第１の実施の形態においては、第１、第２、第３、および第４の選択スイッチ素子は、すべてｎ型ＭＯＳＦＥＴまたはｐ型ＭＯＳＦＥＴによって構成されていてもよい。グローバルビット線ＧＢＬ０〜ＧＢＬ３と拡散層１０６ａ、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと拡散層１０６ｂとは、第１ビア１６５を介して、接続されている。

また、各基本アレイ面０〜３において、偶数層の各ビット線（ここでは、２層分のビット線）ＢＬは、偶数層のビット線間を接続する第１のビア群１２１〜１２４（第１奇数層貫通ビア１６２を含む）を介して、共通に接続されている（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）。同様に、奇数層の各ビット線（ここでは、２層分のビット線）ＢＬは、奇数層のビット線間を接続する第２のビア群１３１〜１３４（第２偶数層貫通ビア１６３）を介して、共通に接続されている（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）。そして、共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３は、それぞれ第３ビア１５１を介して第２配線１６８に接続されており、共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３は、それぞれ第１偶数層貫通ビア１６１を介して第２配線１６８に接続されている。

ここで、図１５の（ａ）は基本アレイ面０および２の断面図を、図１５の（ｂ）は基本アレイ面１および３の断面図を示している。図１５の（ａ）に示す様に、基本アレイ面０および２では、偶数層のビット線ＢＬ＿ｅ０およびＢＬ＿ｅ２をそれぞれ第２配線１６８に接続する第１のビア群１２１および１２３は、それぞれ基本アレイ面内の左側に配置されており、奇数層のビット線ＢＬ＿ｏ０およびＢＬ＿ｏ２をそれぞれ第２配線１６８に接続する第２のビア群１３１および１３３は、それぞれ基本アレイ面内の右側に配置されている。一方で、図１５の（ｂ）に示す様に、基本アレイ面１および３では、偶数層のビット線ＢＬ＿ｅ１およびＢＬ＿ｅ３をそれぞれ第２配線１６８に接続する第１のビア群１２２および１２４は、それぞれ基本アレイ面内の右側に配置されており、奇数層のビット線ＢＬ＿ｏ１およびＢＬ＿ｏ３をそれぞれ第２配線１６８に接続する第２のビア群１３２および１３４は、それぞれ基本アレイ面内の左側に配置されている。

図１６および図１７は、図１４、図１５に示す物理的構造のうち、第３ビア１５１および第１偶数層貫通ビア１６１より下の層の部分について、各層毎に分解した平面図であり、図１８は同じく、第３ビア１５１および第１偶数層貫通ビア１６１より上の層について、各層毎に分解した平面図である。なお、図１６は、図１５に対応する平面図であり、図１７は、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳを選択されたグローバルビット線のシールド線として機能させる場合の変形例に係る平面図である。以下、図１６〜図１８を用いて、本実施形態に係る基本アレイ面群の物理的構造をさらに詳細に説明する。

図１６の（ａ）は第１、第２、第３、および第４の選択スイッチ素子を構成する拡散層およびゲートから第１ビア１６５までが形成された状態を示す平面図である。図１６の（ａ）に示すように、図７に示した第１の選択スイッチ素子１０１〜１０４、第２の選択スイッチ素子１１１〜１１４、第３の選択スイッチ素子５０１〜５０４、および第４の選択スイッチ素子５１１〜５１４は、拡散層１０６ａ、１０６ｂおよびゲート１０７（１０７ａおよび１０７ｂ）からなるＭＯＳＦＥＴによって構成されている。また、基本アレイ面０における第１の選択スイッチ素子１０１および第２の選択スイッチ素子１１１を構成するＭＯＳＦＥＴは、ソースまたはドレインとなる拡散領域の一方を共有するＭＯＳＦＥＴペアを構成している。同じく第３の選択スイッチ素子５０１および第４の選択スイッチ素子５１１を構成するＭＯＳＦＥＴは、ソースまたはドレインとなる拡散領域の一方を共有するＭＯＳＦＥＴペアを構成している。同様に、基本アレイ面１における第１の選択スイッチ素子１０２および第２の選択スイッチ素子１１２、基本アレイ面２における第１の選択スイッチ素子１０３および第２の選択スイッチ素子１１３、および基本アレイ面３における第１の選択スイッチ素子１０４および第２の選択スイッチ素子１１４もそれぞれ、拡散領域を共有するＭＯＳＦＥＴペアを構成している。同様に、基本アレイ面１における第３の選択スイッチ素子５０２および第４の選択スイッチ素子５１２、基本アレイ面２における第３の選択スイッチ素子５０３および第４の選択スイッチ素子５１３、および基本アレイ面３における第３の選択スイッチ素子５０４および第４の選択スイッチ素子５１４もそれぞれ、拡散領域を共有するＭＯＳＦＥＴペアを構成している。

さらに、基本アレイ面０および基本アレイ面１の第３の選択スイッチ素子５０１および５０２と第４の選択スイッチ素子５１１および５１２は、ともにｐ型ＭＯＳＦＥＴで構成される場合は、ウェルを共通に形成するため、隣接して配置される。同様に、基本アレイ面２および基本アレイ面３の第３の選択スイッチ素子５０３および５０４と第４の選択スイッチ素子５１３および５１４は、ともにｐ型ＭＯＳＦＥＴで構成される場合は、ウェルを共通に形成するため、隣接して配置される。

前記８つのＭＯＳＦＥＴペアは、ゲート長方向がＹ方向に一致するように配置されており、かつ、Ｘ方向に並べられている。なお、ＭＯＳＦＥＴペアの個数は、基本アレイ面群内の基本アレイ面の数に比例しており、基本アレイ面がｎ（ｎは２以上の整数）個のとき、ＭＯＳＦＥＴペアは２×ｎ個並べられることになる。

また、８つのＭＯＳＦＥＴペアにおいて、第１の選択スイッチ素子１０１〜１０４を構成するＭＯＳＦＥＴ（ここでは、ｎ型）のゲートおよび第３の選択スイッチ素子５０１〜５０４を構成するＭＯＳＦＥＴ（ここでは、ｐ型）のゲートは互いに共通に接続されて第１の選択ゲート１０７ａが形成されているとともに、第２の選択スイッチ素子１１１〜１１４を構成するＭＯＳＦＥＴ（ここでは、ｎ型）のゲートおよび第４の選択スイッチ素子５１１〜５１４を構成するＭＯＳＦＥＴ（ここでは、ｐ型）のゲートが互いに共通に接続されて第２の選択ゲート１０７ｂが形成されている。第１の選択ゲート１０７ａには第１のビット線選択信号ＢＬｓ＿ｆ０が与えられ、第２の選択ゲート１０７ｂには第２のビット線選択信号ＢＬｓ＿ｓ０が与えられる。

ここで、第３の選択スイッチ素子５０１〜５０４および第４の選択スイッチ素子５１１〜５１４は、非選択ビット線を固定できる程度の駆動能力があれば十分であり、トランジスタの駆動能力は第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４に比べ小さくて良い。従って、第１の選択スイッチ素子１０１〜１０４と第２の選択スイッチ素子１１１〜１１４のみを設ける場合に対し、第３の選択スイッチ素子５０１〜５０４および第４の選択スイッチ素子５１１〜５１４を追加して設ける場合においても、ゲート幅の小さいトランジスタで構成でき、少ない面積増加でレイアウト配置を行うことが可能である。

また、各ＭＯＳＦＥＴペアにおいて共有された拡散領域には、グローバルビット線ＧＢＬ０〜ＧＢＬ３、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと接続するための第１ビア１４１等がそれぞれ形成されている。また、第１の選択スイッチ素子１０１〜１０４、第３の選択スイッチ素子５０１〜５０４の他方の拡散領域には、ビット線ＢＬ＿ｅ０、ＢＬ＿ｏ１、ＢＬ＿ｅ２、およびＢＬ＿ｏ３と接続するための第１ビア１４２等がそれぞれ形成されており、第２の選択スイッチ素子１１１〜１１４、第４の選択スイッチ素子５１１〜５１４の他方の拡散領域には、ビット線ＢＬ＿ｏ０、ＢＬ＿ｅ１、ＢＬ＿ｏ２、およびＢＬ＿ｅ３と接続するための第１ビア１４３等がそれぞれ形成されている。

図１６の（ａ）において、基本アレイ面０〜３（基本アレイ面群０）は、Ｙ方向に並んで配置され、基本アレイ面群０の対応する選択スイッチ群（上記の例では１６個の選択スイッチ）は、基本アレイ面群０の下に基本アレイ面群０のフットプリント以下形状および大きさで配置される。

図１６の（ｂ）は図１６の（ａ）の構造上に、グローバルビット線を含む複数の第１配線１６６と複数の第２ビア１６７が形成された状態を示す平面図である。図１６の（ｂ）に示すように、グローバルビット線ＧＢＬ０〜ＧＢＬ３、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳはそれぞれ、Ｙ方向に延びており、各ＭＯＳＦＥＴペアの共有化された拡散領域と第１ビア１４１等（共有化された拡散領域に配置された第１ビア）によって接続されている。また、第１の選択スイッチ素子１０１〜１０４および第３の選択スイッチ素子５０１〜５０４の他方の拡散領域と第１ビア１４２等（共有化されていない拡散領域に配置された第１ビア）を介して接続された配線１４４等が、設けられている。そしてこの配線に、ビット線ＢＬ＿ｅ０、ＢＬ＿ｏ１、ＢＬ＿ｅ２、およびＢＬ＿ｏ３と接続するための第２ビア１６７（あるいはビア１４５、１４７等）が形成されている。さらに、第２の選択スイッチ素子１１１〜１１４、第４の選択スイッチ素子５１１〜５１４の他方の拡散領域と第１ビア１４３等を介して接続された配線１４６等が設けられている。そしてこの配線１４６等を、ビット線ＢＬ＿ｏ０、ＢＬ＿ｅ１、ＢＬ＿ｏ２、およびＢＬ＿ｅ３と接続するための第２ビア１６７（ビア１４７等）が形成されている。

図１６の（ｃ）は図１６の（ｂ）の構造上に、第２配線１６８と第３ビア１５１および第１偶数層貫通ビア１６１が形成された状態を示す平面図である。この第２配線１６８は、グローバルビット線ＧＢＬおよび非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳと基本アレイ面群との間に設けられた配線層に形成されている。図１６の（ｃ）に示すように、基本アレイ面０および基本アレイ面２の第３ビア１５１と、基本アレイ面１および基本アレイ面３の第１偶数層貫通ビア１６１とが、複数の第２配線１６８の左端にＹ方向に並んで配置されており、基本アレイ面０および２の第１偶数層貫通ビア１６１と、基本アレイ面１および３の第３ビア１５１とが、複数の第２配線１６８の右端にＹ方向に並んで配置されている。すなわち、基本アレイ面０において共通に接続された偶数層のビット線ＢＬ＿ｅ０、基本アレイ面１において共通に接続された奇数層のビット線ＢＬ＿ｏ１、基本アレイ面２において共通に接続された偶数層のビット線ＢＬ＿ｅ２、および基本アレイ面３において共通に接続された奇数層のビット線ＢＬ＿ｏ３のそれぞれの共通接続のためのビア領域が第２配線１６８の左端にＹ方向に隣接して配置されているとともに、基本アレイ面０において共通に接続された奇数層のビット線ＢＬ＿ｏ０、基本アレイ面１において共通に接続された偶数層のビット線ＢＬ＿ｅ１、基本アレイ面２において共通に接続された奇数層のビット線ＢＬ＿ｏ２、および基本アレイ面３において共通に接続された偶数層のビット線ＢＬ＿ｅ３のそれぞれの共通接続のためのビア領域が第２配線１６８の右端にＹ方向に隣接して配置されている。また、図１５の断面図から分かるように、共通に接続されたビット線ＢＬのビア群は、この配線層におけるビア領域から、基板３に対して垂直方向に延びている。

そして、第３ビア１５１と、選択スイッチ素子１０１、１１２、１０３、および１１４、選択スイッチ素子５０１、５１２、５０３、および５１４の他方の拡散領域に接続されている第２ビア１４５等とを接続するように、複数の配線１４８が設けられている。また、第１偶数層貫通ビア１６１と、選択スイッチ素子１１１、１０２、１１３、および１０４、選択スイッチ素子５１１、５０２、５１３、および５０４の他方の拡散領域に接続されている第２ビア１４７等とを接続するように、複数の配線１４９が設けられている。これにより、ビア１５１、１６１は各々、対応する第１の選択スイッチ素子１０１〜１０４、第３の選択スイッチ素子５０１〜５０４、第２の選択スイッチ素子１１１〜１１４、および第４の選択スイッチ素子５１１〜５１４のいずれかの、共有されていない方の拡散領域に接続されたことになる。

このように、グローバルビット線と基本アレイ面群との間に配線層を設けて、共通接続されたビット線と対応する選択スイッチ素子との電気的接続に、この配線層の配線を介在させることによって、選択スイッチ素子の配置がビット線コンタクト領域の配置に律束されることがなく、よって、自由度の高い配置やサイズ構成が可能になる。

なお、第３ビア１５１および第１偶数層貫通ビア１６１より下の層について、図１７の（ｂ）に示すように、Ｙ方向において２つの隣接するグローバルビット線に対し、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳが共有化されるよう隣接し、かつ平行になるように形成しても良い。つまり、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳは、第１の基本アレイ面０に対応するグローバルビット線ＧＢＬ０と平行し、かつ、隣接して配置されるとともに、第２の基本アレイ面１に対応するグローバルビット線ＧＢＬ１と平行し、かつ、隣接して配置されてもよい。ここで、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳは、読み出し動作時に一定電圧に駆動され、配線容量は大きい。従って前記配線構造を用いることにより、非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳを選択されたグローバルビット線のシールド線として機能させることが可能となり、読み出し動作時の他の配線からのノイズを低減することができる。

図１８の（ａ）は図１６の（ｃ）、もしくは図１７の（ｃ）の構造上に形成された偶数層のビット線を示す平面図である。図１８の（ａ）に示すように、偶数層のビット線ＢＬ（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）は、Ｚ方向に共通する偶数層の各ビット線間を接続する第１のビア群１２１〜１２４を介して前記偶数層の各ビット線が共通に接続されており、さらに図１６の（ｃ）、図１７の（ｃ）に示した第３ビア１５１に接続されている。なお、図１８の（ａ）や他の平面図において、メモリセルＭＣは矩形で表されているが、実際の仕上がり寸法では円形状になる。

ここで、偶数層のビット線を形成する時点では、奇数層貫通ビアは形成されておらず（図中、点線の部分）、ビア領域において偶数層のビット線間は基本アレイ面間の２倍の間隔が空いている（図中、ＢＬ＿ｅ０とＢＬ＿ｅ２との間、およびＢＬ＿ｅ１とＢＬ＿ｅ３の間）ため、プロセスが容易となる利点がある。

図１８の（ｂ）は図１６の（ｃ）、もしくは図１７の（ｃ）の構造上に形成されたワード線を示す平面図である。また、図１８の（ｂ）では、メモリセルＭＣの１ビットのサイズ（ピッチ）を破線の矩形で示している。ここでは、Ｘ方向（ビット線方向）のピッチとＹ方向（ワード線方向）のピッチとを等しくしているが、等しくなくてもよい。

図１８の（ｃ）は図１６の（ｃ）、もしくは図１７の（ｃ）の構造上に形成された奇数層のビット線を示す平面図である。図１８の（ｃ）に示すように、奇数層のビット線ＢＬ（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）は、Ｚ方向に共通する奇数層の各ビット線間を接続する第２のビア群１３１〜１３４を介して前記奇数層の各ビット線が共通に接続されており、さらに図１６の（ｃ）、図１７の（ｃ）に示した第１偶数層貫通ビア１６１に接続されている。

また、奇数層のビット線を形成する時点では、偶数層貫通ビアは形成されておらず（図中、点線の部分）、ビア領域において奇数層のビット線間は基本アレイ面間の２倍の間隔が空いている（図中、ＢＬ＿ｏ０とＢＬ＿ｏ２との間、およびＢＬ＿ｏ１とＢＬ＿ｏ３の間）ため、プロセスが容易となる利点がある。

なお、第１のビア群１２１〜１２４および第２のビア群１３１〜１３４は、図１９、図２０に示すように、ビア群に接続しないワード線、ビット線層にも上下のビアを接続するための孤立した配線パターンを配置し、各配線層間をビアで接続することにより形成しても良い。なお、図１９は、図１５に示される断面の変形例を示し、図２０は、図１８に示される平面の変形例を示している。

＜本発明に係る抵抗変化型不揮発性記憶装置５００の特徴＞
本願発明者らは、多層型の階層ビット線の構造を考えるにあたって、以下の点に注目した。

第１点目として、読み出し動作時に、選択ビット線にＹ方向で隣接する非選択ビット線における信号の動きが、選択ビット線の位置によらず、常に一定電圧に固定されるように配線および回路を構成、制御することによって、読み出し速度のばらつきをなくせると考えた。

本発明に係る抵抗変化型不揮発性記憶装置５００では、ある基本アレイ面で偶数層のビット線が選択される時は常に、Ｙ方向の両隣で隣接する基本アレイ面内の偶数層のビット線が非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続されるように、また、ある基本アレイ面で奇数層のビット線が選択される時は常に、Ｙ方向の両隣で隣接する基本アレイ面内の奇数層のビット線が非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続されるように、ビット線およびビット線選択スイッチを構成、制御することにより、選択するビット線の位置によらず、Ｙ方向の両隣で隣接する非選択ビット線の電位が非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳにより固定されるようにしている。この配線および回路の構成、制御によって、選択位置による読み出し速度のばらつきをなくせるため、ビット線を最小間隔で配線することが可能となる。

第２点目として、層が重なる方向であるＺ方向において、奇数層を隔てて隣接する偶数層のビット線間を単一のビア（第１奇数層貫通ビア１６２等）で接続し、同じく偶数層を隔てて隣接する奇数層のビット線間を単一のビア（第２偶数層貫通ビア１６３等）で接続することにより、各ビア群に接続しないワード線、ビット線層では配線層を設けない様な、ビアの物理的構造を考えた。このビアの物理的構造により、偶数層のビット線を形成する時点では、第１奇数層貫通ビアは形成されておらず、ビア領域において偶数層のビット線間は基本アレイ面間の２倍の間隔が空いているため、プロセスが容易となる利点がある。奇数層の形成についても同様である。

（第３の実施の形態）
抵抗変化型不揮発性記憶装置では、書き込みあるいは消去動作時において、書き込み動作あるいは消去動作時にメモリセルに流れる電流の量を制限することが必要とされる場合がある。たとえば、本発明の実施例として示した遷移金属酸化物を用いた抵抗変化型素子の場合、抵抗変化型素子を高抵抗状態から低抵抗状態に変化させる場合（書き込み動作時）である。この場合は、図７に示した本発明の実施形態に係る基本アレイ面群の構成に対し、図２１のように電流制限回路１７１〜１７５、１８１〜１８５を、第１の選択スイッチ素子１０１〜１０５および第２の選択スイッチ素子１１１〜１１５とグローバルビット線ＧＢＬ０００〜ＧＢＬ００３との間に設ければよい。

具体的には、電流制限回路は、基本アレイ面ごとに、第１の選択スイッチ素子１０１〜１０５と第２の選択スイッチ素子１１１〜１１５との接続点と、グローバルビット線ＧＢＬ０００〜ＧＢＬ００３との間に、一対のｎ型ＭＯＳトランジスタ１７１〜１７５とｐ型ＭＯＳトランジスタ１８１〜１８５とで構成される並列回路を挿入することで構成される。これは、抵抗変化素子の構造をすべて同じ構造でアレイを構成した場合、偶数層のビット線と奇数層のビット線で書きこみ時にメモリセルに流す電流の向きが逆になるため、いずれの層のメモリセルにおいても書き込み時の電流制限をかけられるようにするためである。書き込み動作あるいは消去動作において、例えば一対のｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのうち、ソースフォロワ動作となる一方のトランジスタだけをオンさせることで、基板バイアス効果により、オンしたトランジスタが電流制限回路として動作する。すなわち、メモリセルからグローバルビット線に向けて電流を流す場合には、ｐ型ＭＯＳトランジスタだけをオンさせ、一方、グローバルビット線からメモリセルに向けて電流を流す場合には、ｎ型ＭＯＳトランジスタだけをオンさせることで、書き込み動作時にメモリセルに流れる電流を制限することができる。これにより、抵抗変化型素子を高抵抗状態から低抵抗状態に変化させるときに、その抵抗変化型素子が過剰な電流のために低抵抗化し過ぎ、その後の動作が不安定になるという不具合が回避される。

なお、図６、図７、図２１に示す基本アレイ面群で構成されたメモリセルアレイでは、端部以外の基本アレイ面（図６、図７、図２１では例えば、基本アレイ面１）には、２個の基本アレイ面（前記の例では、基本アレイ面０、２）が隣接しているが、端部の基本アレイ面（図６、図７、図２１では基本アレイ面０）には、１個（図６、図７、図２１では基本アレイ面１）のアレイ面のみが隣接する。よって、端部の基本アレイ面をアクセスする時のみ、他の基本アレイ面をアクセスする時と読み出し速度が異なる懸念があるが、これは基本アレイ面０に対しＹ方向に、基本アレイ面１ではない側に隣接させてダミーの基本アレイ面を配置することで、解決可能である。この場合、前記ダミーの基本アレイ面の第１の選択スイッチ素子、第２の選択スイッチ素子をともにオフ状態、第３の選択スイッチ素子、第４の選択スイッチ素子をともにオン状態に固定して、ビット線を非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続しておけば良い。

＜本発明の抵抗変化型不揮発性記憶装置５００による効果＞
次に、本発明の抵抗変化型不揮発性記憶装置５００が備えるメモリセルアレイ構成について、特に読み出し動作時の選択ビット線と、選択ビット線にＹ方向において隣接する非選択ビット線における信号の動きとに注目して、その効果を説明する。

図２５に示す従来のメモリセルアレイの構成では、選択するビット線の位置によって、選択ビット線と同じ配線層において（つまり、Ｙ方向において）両側で隣接する非選択のビット線が、両方ともビット線選択スイッチ素子（偶数層選択スイッチ素子４０１〜４０５、奇数層選択スイッチ素子４１１〜４１５）によってグローバルビット線と接続されるか、一方がビット線選択スイッチ素子によってグローバルビット線と接続され、かつ他方がグローバルビット線から切断されるか、の２つの場合がある。これに対し、図６および図７に示す本発明の抵抗変化型不揮発性記憶装置５００が備えるメモリセルアレイの構成では、選択するビット線の位置によらず、選択ビット線と同じ配線層において（つまり、Ｙ方向において）両側で隣接する非選択ビット線が、両方ともビット線選択スイッチ素子（第３の選択スイッチ素子５０１〜５０５、第４の選択スイッチ素子５１１〜５１５）によって非選択ビット線用グローバルビット線ＧＢＬ＿ＮＳに接続され、一定電圧に固定されることを特徴としている。

従来のメモリセルアレイの構成では、選択するビット線の位置によって、Ｙ方向の両側で隣接する非選択のビット線における信号の動きが異なり、配線間容量による非選択ビット線から選択ビット線への影響に差が生じる。このため、選択したメモリセルの抵抗変化型素子の抵抗値が同じ場合でも、選択した位置によって選択ビット線における信号の動きに差が生じ、読み出し速度にばらつきが生じる。図２５で示した基本アレイ面群の構成の場合について、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出した場合の非選択ビット線ＢＬ＿ｅ１、選択ビット線ＢＬ＿ｅ２、非選択ビット線ＢＬ＿ｅ３における信号の動きをシミュレーションにより求めた結果を、図２２Ａに示す。また、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出した場合の非選択ビット線ＢＬ＿ｅ２、選択ビット線ＢＬ＿ｅ３、非選択ビット線ＢＬ＿ｅ４における信号の動きをシミュレーションにより求めた結果を、図２２Ｂに示す。図２２Ａに示すように、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出す場合は、隣接する非選択ビット線は両方とも、遅い速度で安定電圧へと変化する一方、図２２Ｂに示すように、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出す場合は、隣接する非選択ビット線における信号の一方は遅い速度で、他方は速い速度で安定電圧へと変化することがわかる。以上のように、Ｙ方向において隣接する非選択ビット線における信号の動きに差があるため、Ｂ選択ビット線Ｌ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出した場合の読み出し時間は３９ｎｓであるが、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出した場合の読み出し時間は３３ｎｓであり、選択位置によって６ｎｓの差が生じていることを確認できる。

一方、本発明の抵抗変化型不揮発性記憶装置５００が備えるメモリセルアレイの構成では、選択するビット線の位置によらず、Ｙ方向において両側で隣接する非選択ビット線は一定電圧に固定されているため、配線間容量による選択ビット線への影響に差は生じない。このため、選択したメモリセルの抵抗変化型素子の抵抗値が同じ場合、選択した位置によって選択ビット線における信号の動きに差は生じず、読み出し速度にばらつきが生じない。図７で示した基本アレイ面群の構成の場合について、図２２Ａおよび図２２Ｂと同様に選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出した場合、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出した場合の各々について、選択ビット線、隣接する非選択ビット線における信号の動きをシミュレーションにより求めた結果を、図２３Ａおよび図２３Ｂに示す。図２３Ａおよび図２３Ｂのように、隣接する非選択ビット線は両方とも、一定電圧（図２３Ａおよび図２３Ｂでは２．８Ｖ）に固定されている。このため、選択ビット線ＢＬ＿ｅ２および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出した場合の読み出し時間は３９ｎｓ、選択ビット線ＢＬ＿ｅ３および選択ワード線ＷＬ０００００に接続されたメモリセルを読み出した場合の読み出し時間も３９ｎｓであり、選択位置によって、差が生じていないことがわかる。

以上のように、本発明の抵抗変化型不揮発性記憶装置が備えるメモリセルアレイの構成では、選択する位置によらず読み出し時間が一定となり、配線間容量による非選択ビット線における信号の動きによる影響を考慮する必要がないため、読み出し回路に余分なマージンを設けることなく、ビット線を最小間隔で配線することが可能となる。また前記結果は一例として、図６および図７で示す基本アレイ面群の場合を示したが、図６および図７の場合より配線層の数、および同一ビット線上のメモリセルの個数がより多くなると、配線間容量による影響はさらに顕著となるため、その影響を考慮する必要がない本発明の抵抗変化型不揮発性記憶装置が備えるメモリセルアレイの構成は、より有用なものとなる。

以上、本発明に係る抵抗変化型不揮発性記憶装置について、３つの実施の形態およびその変形例に基づいて説明したが、本発明は、実施の形態およびその変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、本実施の形態および変形例に対して当業者が思いつく各種変形を施して得られる形態や、実施の形態および変形例における構成要素を任意に組み合わせて得られる他の形態も、本発明に含まれる。

たとえば、図６および図７に示される本実施形態における抵抗変化型不揮発性記憶装置が備えるメモリセルアレイは、複数の基本アレイ群で構成され、かつ、各基本アレイ群は４つの基本アレイ面から構成されたが、本発明に係る抵抗変化型不揮発性記憶装置が備えるメモリセルアレイは、このような構成に限定されるものではなく、少なくとも一つの基本アレイ群だけから構成されてもよいし、一つの基本アレイ群が少なくとも２つの基本アレイから構成されてもよい。少なくとも２つの基本アレイ面から構成されたメモリセルアレイであれば、第１の基本アレイ面内の第１のビア群（偶数層のビット線を接続するビア群）と、第２の基本アレイ面内の第２のビア群（奇数層のビット線を接続するビア群）とが、Ｙ方向において互いに隣接し、かつ、第１の基本アレイ面内の第２のビア群と、第２の基本アレイ面内の第１のビア群とが、Ｙ方向において互いに隣接するという特徴を備えることができるからである。

以上説明したように、本発明に係る抵抗変化型不揮発性記憶装置では、メモリセルアレイが多分割された構成において、メモリセルアレイを最小配線間隔で構成することが可能であるため、例えば、高集積、かつ小面積のメモリを実現するのに有用である。

ＭＣ メモリセル
ＢＬ ビット線
ＷＬ ワード線
ＧＢＬ０００〜ＧＢＬ００３ 選択ビット線用グローバルビット線
ＧＢＬ＿ＮＳ 非選択ビット線用グローバルビット線
ＢＬ＿ｅ０〜ＢＬ＿ｅ４ 偶数層のビット線
ＢＬ＿ｏ０〜ＢＬ＿ｏ４ 奇数層のビット線
ＢＬｓ＿ｆ０、ＢＬｓ＿ｆ１ 第１のビット線選択信号
ＢＬｓ＿ｓ０、ＢＬｓ＿ｓ１ 第２のビット線選択信号
ＢＬｎｓ＿ｆ０、ＢＬｎｓ＿ｆ１ 第３のビット線選択信号
ＢＬｎｓ＿ｓ０、ＢＬｎｓ＿ｓ１ 第４のビット線選択信号
ＢＬｓ＿ｅ０、ＢＬｓ＿ｅ１ 偶数層選択信号
ＢＬｓ＿ｏ０、ＢＬｓ＿ｏ１ 奇数層選択信号
ＣＭＰ 電流制限制御信号
ＶＲＥＦ 読み出し判定電圧
１ 抵抗変化型素子
２ 双方向ダイオード素子
２ａ 単方向ダイオード素子
１１ 下部配線
１２ 上部配線
１３ 下部電極
１４ ダイオード層
１５ 内部電極
１６ 抵抗変化層
１６ａ 第１の抵抗変化層（第１のタンタル酸化物層、第１のハフニウム酸化物層、第１のジルコニウム酸化物層）
１６ｂ 第２の抵抗変化層（第２のタンタル酸化物層、第２のハフニウム酸化物層、第２のジルコニウム酸化物層）
１７ 上部電極
１００ 基本アレイ面群
１０１〜１０５ 第１の選択スイッチ素子
１０６ａ、１０６ｂ 拡散層
１０７ ゲート
１０７ａ 第１の選択ゲート
１０７ｂ 第２の選択ゲート
１１１〜１１５ 第２の選択スイッチ素子
１２１〜１２５ 第１のビア群
１３１〜１３５ 第２のビア群
１４１〜１４３、１４５、１４７、１５１、１６１ ビア
１４４、１４６、１４８、１４９ 配線
１７１〜１７５、１８１〜１８５ 電流制限回路（ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ）
２００ メモリセルアレイ
２０１ ワード線デコーダ／ドライバ
２０２ グローバルビット線デコーダ／ドライバ
２０３ サブビット線選択回路
２１１ アドレス入力回路
２１２ 制御回路
２１３ パルス発生回路
２１４ 書き込み回路
２１５ データ入出力回路
２１６ 読み出し回路
３００ 主要部
４００ 基本アレイ面群
４０１〜４０５ 偶数層選択スイッチ素子
４１１〜４１５ 奇数層選択スイッチ素子
４２１〜４２５ 偶数層コンタクトビア
４３１〜４３５ 奇数層コンタクトビア
５００ 抵抗変化型不揮発性記憶装置
５０１〜５０５ 第３の選択スイッチ素子
５１１〜５１５ 第４の選択スイッチ素子

Claims (11)

1. 電気的信号に基づいて可逆的に抵抗状態が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置であって、
   基板と、
   前記基板の主面と平行な面において直交する方向をＸ方向およびＹ方向とし、前記基板の主面に積層される方向をＺ方向とした場合に、Ｘ方向に延びるビット線がＹ方向に複数並べられて構成された層がＺ方向に積層されて構成された複数層分のビット線と、
   前記複数層分のビット線の層間のそれぞれに形成され、Ｙ方向に延びるワード線がＸ方向に複数並べられて構成された層がＺ方向に積層されて構成された複数層分のワード線と、
   前記複数層分のビット線と前記複数層分のワード線との交点のそれぞれに形成され、当該ビット線と当該ワード線とに挟まれた複数の前記メモリセルを有するメモリセルアレイであって、前記複数層分のビット線のうち、Ｙ方向の位置が同一である複数層分のビット線と、当該複数のビット線と交差する前記ワード線との間に挟まれた複数の前記メモリセルを基本アレイ面とした場合に、Ｙ方向に並んで配置された複数の前記基本アレイ面から構成される基本アレイ面群を複数、Ｘ方向およびＹ方向にマトリクス上に配置して構成されたメモリセルアレイと、
   前記複数の基本アレイ面のそれぞれに対応して設けられた複数の選択ビット線用グローバルビット線と、
   前記複数の基本アレイ面に対応して設けられた非選択ビット線用グローバルビット線と、
   前記複数の基本アレイ面のそれぞれに対応して設けられた、複数組の第１の選択スイッチ素子、第２の選択スイッチ素子、第３の選択スイッチ素子および第４の選択スイッチ素子の組と、を備え、
   前記複数の基本アレイ面のそれぞれは、さらに、当該基本アレイ面内の偶数層のビット線のみを互いにＺ方向に接続する第１の内部配線と、当該基本アレイ面内の奇数層のビット線のみを互いにＺ方向に接続する第２の内部配線とを有し、
   前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第１の内部配線は、当該基本アレイ面に対応する、前記第１の選択スイッチ素子および前記第２の選択スイッチ素子の組のうちの一方を介して、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、当該基本アレイ面内の前記第２の内部配線は、当該基本アレイ面に対応する、前記第１の選択スイッチ素子および前記第２の選択スイッチ素子の組のうちの他方を介して、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、
   前記基本アレイ面群を構成する前記複数の基本アレイ面の一つを第１の基本アレイ面とし、当該第１の基本アレイ面とＹ方向において隣接する、前記複数の基本アレイ面の他の一つを第２の基本アレイ面とする時、前記第１の基本アレイ面内の前記第１の内部配線と、前記第２の基本アレイ面内の前記第２の内部配線とがＹ方向において互いに隣接し、かつ、前記第１の基本アレイ面内の前記第２の内部配線と、前記第２の基本アレイ面内の前記第１の内部配線とがＹ方向において互いに隣接し、
   前記第１の基本アレイ面内の前記第１の内部配線は、当該第１の基本アレイ面に対応する前記第１の選択スイッチ素子を介して、当該第１の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第１の基本アレイ面に対応する前記第３の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、かつ、前記第１の基本アレイ面内の前記第２の内部配線は、当該第１の基本アレイ面に対応する前記第２の選択スイッチ素子を介して当該第１の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第１の基本アレイ面に対応する前記第４の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、
   前記第２の基本アレイ面内の前記第２の内部配線は、当該第２の基本アレイ面に対応する前記第１の選択スイッチ素子を介して、当該第２の基本アレイ面に対応する前記選択ビット線用グローバルビット線に接続され、あるいは当該第２の基本アレイ面に対応する前記第３の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、かつ、前記第２の基本アレイ面内の前記第１の内部配線は、当該第２の基本アレイ面に対応する前記第２の選択スイッチ素子を介して当該第２の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第２の基本アレイ面に対応する前記第４の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、
   前記複数の基本アレイ面に対応する前記複数の第１の選択スイッチ素子、前記複数の第２の選択スイッチ素子、前記複数の第３の選択スイッチ素子および前記複数の第４の選択スイッチ素子において、前記複数の第１の選択スイッチ素子は共通の第１のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第２の選択スイッチ素子は共通の第２のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第３の選択スイッチ素子は共通の第３のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第４の選択スイッチ素子は共通の第４のビット線選択信号で電気的な接続および非接続が制御される
   抵抗変化型不揮発性記憶装置。
2. 前記複数の基本アレイ面のそれぞれにおいて、
   前記第１の選択スイッチ素子および前記第３の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第１のビット線選択信号および前記第３のビット線選択信号で制御され、
   前記第２の選択スイッチ素子および前記第４の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第２のビット線選択信号および前記第４のビット線選択信号で制御され、かつ
   前記第１の選択スイッチ素子および前記第２の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第１のビット線選択信号および前記第２のビット線選択信号で制御される、請求項１に記載の抵抗変化型不揮発性記憶装置。
3. 前記複数の第１の選択スイッチ素子および前記複数の第３の選択スイッチ素子は、それぞれ、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの一方および他方で構成され、
   前記複数の第２の選択スイッチ素子および前記複数の第４の選択スイッチ素子は、それぞれ、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの一方および他方で構成され、
   前記第１のビット線選択信号と前記第３のビット線選択信号とは同一の信号であり、
   前記第２のビット線選択信号と前記第４のビット線選択信号とは同一の信号であり、
   前記第１のビット線選択信号と前記第２のビット線選択信号のうち一方が、対応する前記第１から第４の選択スイッチ素子を接続するよう制御し、
   前記第１のビット線選択信号と前記第２のビット線選択信号のうち他方が、対応する前記第１から第４の選択スイッチ素子が非接続となるよう制御する、請求項１および２のいずれかに記載の抵抗変化型不揮発性記憶装置。
4. 前記複数の第１の選択スイッチ素子および前記複数の第２の選択スイッチ素子はｎ型ＭＯＳトランジスタで構成され、前記複数の第３の選択スイッチ素子および前記複数の第４の選択スイッチ素子はｐ型ＭＯＳトランジスタで構成される、請求項３に記載の抵抗変化型不揮発性記憶装置。
5. さらに、
   前記複数の選択ビット線用グローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つの選択ビット線用グローバルビット線に対して読み出し用電圧を印加すること、および、前記非選択ビット線用グローバルビット線に対して予め定められたプリチャージ電圧を印加することを行うグローバルビット線デコーダ／ドライバと、
   前記グローバルビット線デコーダ／ドライバで選択された少なくとも一つの選択ビット線用グローバルビット線に対応する基本アレイ面内のメモリセルの抵抗状態を読み出す読み出し回路と、
   前記グローバルビット線デコーダ／ドライバを制御する制御回路とを備え、
   前記制御回路は、前記基本アレイ面内のメモリセルから読み出し動作を行う時、前記非選択ビット線用グローバルビット線を介して前記基本アレイ面のビット線に前記プリチャージ電圧が印加されるように、前記グローバルビット線デコーダ／ドライバを制御する、請求項１乃至４のいずれかに記載の抵抗変化型不揮発性記憶装置。
6. さらに、
   前記複数の選択ビット線用グローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つの選択ビット線用グローバルビット線に対して読み出し用電圧を印加すること、および、前記非選択ビット線用グローバルビット線を駆動することを行うグローバルビット線デコーダ／ドライバと、
   前記グローバルビット線デコーダ／ドライバで選択された少なくとも一つの選択ビット線用グローバルビット線に対応する基本アレイ面内のメモリセルの抵抗状態を読み出す読み出し回路と、
   前記グローバルビット線デコーダ／ドライバを制御する制御回路と、を備え、
   前記制御回路は、前記基本アレイ面内のメモリセルから読み出し動作を行う時、前記非選択ビット線用グローバルビット線がフローティング状態となるように、前記グローバルビット線デコーダ／ドライバを制御する、請求項１乃至４のいずれかに記載の抵抗変化型不揮発性記憶装置。
7. 前記非選択ビット線用グローバルビット線は、前記第１の基本アレイ面に対応する前記選択ビット線用グローバルビット線と平行し、かつ、隣接して配置されるとともに、前記第２の基本アレイ面に対応する前記選択ビット線用グローバルビット線と平行し、かつ、隣接して配置されている、請求項１乃至６のいずれかに記載の抵抗変化型不揮発性記憶装置。
8. 前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第１の内部配線は、Ｚ方向に、当該基本アレイ面内の奇数層のビット線を隔てて隣接する当該基本アレイ面内の全ての偶数層のビット線間を単一のビアで接続し、当該基本アレイ面内の前記第２の内部配線は、Ｚ方向に、当該基本アレイ面内の偶数層のビット線を隔てて隣接する当該基本アレイ面内の全ての奇数層のビット線間を単一のビアで接続している、請求項１乃至７のいずれかに記載の抵抗変化型不揮発性記憶装置。
9. さらに、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面に対応する前記第１の選択スイッチ素子の一端、および、当該基本アレイ面に対応する前記第２の選択スイッチ素子の一端と、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線の間に電流制限回路を備える、請求項１乃至８のいずれかに記載の抵抗変化型不揮発性記憶装置。
10. さらに、前記第１の基本アレイ面内のメモリセルから読み出し動作を行う時、前記第２の基本アレイ面内のメモリセルからは同時に読み出し動作を行わないようにする読み出し制御回路を備える、請求項１乃至９のいずれかに記載の抵抗変化型不揮発性記憶装置。
11. 前記読み出し制御回路は、前記第１の基本アレイ面内のメモリセルから読み出し動作を行う時、さらに、前記第１の基本アレイ面とＹ方向において隣接しない第３の基本アレイ面内のメモリセルから同時に読み出し動作を行うようにする、請求項１０に記載の抵抗変化型不揮発性記憶装置。

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