JP2017005097A - メモリデバイスおよびメモリシステム - Google Patents
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Abstract
【課題】製造上の容易性を担保しつつ、より高集積化に適した構造を有するメモリデバイスを提供する。【解決手段】メモリデバイス1は、半導体基板2の上に、第1の方向Zにおいて第1番目から第n番目まで順に積層されたn個のメモリセルユニットMUを備える。n個のメモリセルユニットは、それぞれ、1以上の板状電極WLと、この板状電極WLと各々交差するように設けられた複数の柱状電極BLと、板状電極と複数の柱状電極との各々の交差点に設けられ、板状電極と柱状電極との双方にそれぞれ接続された複数のメモリセルMCと、第1電極に接続されて1以上の接続部3を形成する1以上の引き出し線LLとを有する。第(m+1)番目のメモリセルユニットにおける少なくとも1つの接続部は、第m番目のメモリセルユニットにおいて複数のメモリセルが取り囲む第m番目のメモリセル領域と第1の方向において重なり合う位置にある。【選択図】図1
Description
本開示は、不揮発性の記憶部を複数備えたメモリデバイスおよびメモリシステムに関する。
これまでに、不揮発性のメモリセルを複数備えたメモリデバイスにおいて、そのメモリセルの集積度向上の検討が進められている。近年、メモリセルのさらなる高集積化に対応するため、複数のメモリセルを3次元的に配列したメモリデバイスが提案されている(例えば特許文献1〜3参照)。
しかしながら、最近では、メモリセルの高集積化に対するニーズがさらに高まっている。
本開示はかかる問題点に鑑みてなされたもので、その目的は、製造上の容易性を担保しつつ、より高集積化に適した構造を有するメモリデバイスを提供することにある。さらに、そのようなメモリデバイスを備えたメモリシステムを提供することにある。
本開示の一実施形態としてのメモリデバイスは、基板の上に、第1の方向において第1番目から第n番目まで順に積層されたn個のメモリセルユニットを備える。これらn個のメモリセルユニットは、それぞれ、1以上の第1電極と、この第1電極と各々交差するように設けられた複数の第2電極と、1以上の第1電極と複数の第2電極との各々の交差点に設けられ、第1電極と第2電極との双方にそれぞれ接続された複数のメモリセルと、記第1電極に接続されて1以上の接続部を形成する1以上の引き出し線とを有する。ここで、第(m+1)番目(mはn以下の自然数)のメモリセルユニットにおける少なくとも1つの接続部は、第m番目のメモリセルユニットにおいて複数のメモリセルが取り囲む第m番目のメモリセル領域と第1の方向において重なり合う位置にある。すなわち、このメモリデバイスでは、第1の方向における第m番目のメモリセル領域の投影像と、第(m+1)番目のメモリセルユニットにおける接続部の第1の方向における投影像とが重なり合うように構成されている。
本開示の一実施形態としてのメモリシステムは、上記のメモリデバイスと、そのメモリデバイスの制御を行う制御部とを備えたものである。
本開示の一実施形態としてのメモリデバイスおよびメモリシステムでは、第(m+1)番目のメモリセルユニットにおける少なくとも1つの接続部は、第m番目のメモリセルユニットにおけるメモリセル領域と重なり合う位置に設けられている。このため、メモリデバイス全体として、所定の空間内においてより多くのメモリセルを有することができる。
本開示の一実施形態としてのメモリデバイスおよびメモリシステムによれば、高集積化を図ることができる。なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(複数のWLが階段状に配置されたメモリデバイス)
2.変形例1(第1の実施の形態の第1の変形例)
3.変形例2(第1の実施の形態の第2の変形例)
4.第2の実施の形態(WLと実質的に同一の平面形状を有する抵抗変化素子を備えたメモリデバイス)
5.第3の実施の形態(WLと実質的に同一の平面形状を有する抵抗変化素子を備えた他のメモリデバイス)
6.適用例(メモリデバイスを備えたメモリシステム)
1.第1の実施の形態(複数のWLが階段状に配置されたメモリデバイス)
2.変形例1(第1の実施の形態の第1の変形例)
3.変形例2(第1の実施の形態の第2の変形例)
4.第2の実施の形態(WLと実質的に同一の平面形状を有する抵抗変化素子を備えたメモリデバイス)
5.第3の実施の形態(WLと実質的に同一の平面形状を有する抵抗変化素子を備えた他のメモリデバイス)
6.適用例(メモリデバイスを備えたメモリシステム)
<1.第1の実施の形態>
[メモリデバイス1の構成]
図1は、本開示の第1の実施の形態としてのメモリデバイス1の全体構成例を表す斜視図である。また、図2は、図1のメモリデバイス1の一部を表す等価回路図である。
[メモリデバイス1の構成]
図1は、本開示の第1の実施の形態としてのメモリデバイス1の全体構成例を表す斜視図である。また、図2は、図1のメモリデバイス1の一部を表す等価回路図である。
メモリデバイス1は、3次元構造を有する不揮発性の記憶装置であり、X軸方向およびY軸方向に広がる主面を有する半導体基板2(以下、単に基板2という)の上に、Z軸方向において第1番目から第n番目まで順に積層されたn個のメモリセルユニットMUを備えている。図1および図2では、n=4の場合、すなわち4つのメモリセルユニットMU1〜MU4が順に積層された場合を例示している。また、図2では、4つのメモリセルユニットMU1〜MU4のうちの一部のみを表している。
n個のメモリセルユニットMUは、それぞれ、1つの板状電極WLと、この板状電極WLと各々交差するように設けられた複数の柱状電極BLと、板状電極WLと複数の柱状電極BLとの各々の交差点に設けられ、板状電極WLと柱状電極BLとの双方にそれぞれ接続された複数のメモリセルMCと、板状電極WLに接続されて接続部3を形成する引き出し線4とを有している。板状電極WLはXY平面に沿って広がり、各メモリセルユニットMUを構成する複数の柱状電極BLに対して共通に設けられている。複数の柱状電極BLは、板状電極WLから基板2へ向けてそれぞれ立設されている。なお、ここでは、メモリセルユニットMU1〜MU4に設けられた複数の柱状電極BLのうち、Z軸方向において互いに重なり合う位置にある柱状電極BL同士は板状電極WLを貫通して繋がっている。また、XY平面内において、第(m+1)番目のメモリセルユニットMU(m+1)における板状電極WL(m+1)の占有面積は、第m番目のメモリセルユニットMUmにおける板状電極WLmの占有面積よりも小さい。すなわち、メモリセルユニットMU2における板状電極WL2の占有面積は、メモリセルユニットMU1における板状電極WL1の占有面積よりも小さい。メモリセルユニットMU3における板状電極WL3の占有面積は、メモリセルユニットMU2における板状電極WL2の占有面積よりも小さい。メモリセルユニットMU3における板状電極WL3の占有面積は、メモリセルユニットMU2における板状電極WL2の占有面積よりも小さい。メモリセルユニットMU4における板状電極WL4の占有面積は、メモリセルユニットMU3における板状電極WL3の占有面積よりも小さい。このように、全体として階段構造を構成するように、基板2から遠ざかるほど板状電極WLの占有面積は徐々に小さくなっている。
第1番目の(すなわち最下層の)メモリセルユニットMU1と基板2との間には、ディプレション(Depletion)型トランジスタとして機能する複数の選択トランジスタTrが、各柱状電極BLの延長上に設けられている。図3には、選択トランジスタTrの一構成例を拡大して表す拡大斜視図(図中右側)と、それに対応する等価回路図(図中左側)とを示す。図3に示したように、メモリセルユニットMU1の下方には、X軸方向に延在すると共にY軸方向に並ぶ複数のゲート選択線GSLが設けられている。さらに、複数のゲート選択線GSLの下方には、Y軸方向に延在すると共にX軸方向に並ぶ複数のソース線SLが設けられている。複数のゲート選択線GSLと複数のソース線SLとの各交差点には、ゲート選択線GSLとソース線SLとをつなぐコンタクト線CLがそれぞれ設けられている。また、最下層のメモリセルユニットMU1の柱状電極BL1はゲート選択線GSLを貫き、コンタクト線CLと接続されている。但し、柱状電極BL1とゲート選択線GSLとは、それらの間に設けられた絶縁層Z1により互いに電気的に絶縁されている。
ソース線SLの構成材料としては、例えばCu,AlもしくはWなどを含む金属が好ましい。または、C,Si,Ge,InおよびGaのうちの1以上の元素を含んで導電性を有する材料(例えば、カーボンナノチューブや活性化ポリシリコンなど)を用いてもよい。また、ゲート選択線GSL、板状電極WL、柱状電極BLなど、他の各種配線および各種電極についても、特に記載のない限り、ソース線SLの構成材料と同様の材料を用いて構成することができる。
図1に示したように、複数のメモリセルユニットMU(MU1〜MU4)は、それぞれ、メモリセル領域MR(MR1〜MR4)と周辺領域PR(PR1〜PR4)とを有している。メモリセル領域MRとは、複数のメモリセルMCが占める領域である。より具体的には、各メモリセルユニットMUに含まれる全てのメモリセルMCのうち、XY平面内において最も外側に位置するいくつかのメモリセルMCを順次繋ぐ仮想線によって取り囲まれた領域(図1において破線で取り囲まれた領域)をいう。一方、周辺領域PRは、各メモリセルユニットMUを構成する板状電極WLが占める領域のうち、メモリセル領域MRを除いた残りの領域をいう。
図4Aに、メモリセルMCの一構成例を拡大して表す拡大斜視図(図中右側)と、それに対応する等価回路図(図中左側)とを示す。図4Aでは、第1番目のメモリセルユニットMU1における任意の1つのメモリセルMCの近傍を代表して示している。図4Aに示したように、最下層のメモリセルユニットMU1の柱状電極BL1は板状電極WL1をZ軸方向に貫いている。他のメモリセルユニットMU2〜MU4についても同様の構成を有する。すなわち、柱状電極BL2は板状電極WL2をZ軸方向に貫き、柱状電極BL3は板状電極WL3をZ軸方向に貫き、柱状電極BL4は板状電極WL4をZ軸方向に貫いている。但し、柱状電極BL1〜BL4と板状電極WL1〜BLとは、それらの間に挟まれるように設けられたメモリセルMCとしての抵抗変化素子VRによりそれぞれ互いに分離されている。なお、メモリデバイス1に搭載される各メモリセルMCは、図4Bに示したように、柱状電極BL1と抵抗変化素子VRとの間に、選択素子SELが挿入されたものであってもよい。図4Aおよび図4Bに示したいずれのメモリセルMCにおいても、ソース線SLと板状電極WLとの間にアクセス電圧を印加し、ゲート選択線GSLの電圧を制御して抵抗変化素子VRにアクセスパルスを与え、その抵抗状態を変化させる、あるいはその抵抗状態を読み取ることができる。但し、図4Bにおける選択素子SELは、一定の電圧より大きなアクセスパルスが印加されたときにのみ、抵抗変化素子VRへ電流を流すことで、非選択の抵抗変化素子VRが誤ってアクセスされるのを防ぐ役割を有する。
抵抗変化素子VRは、例えばイオン供給層と絶縁層との積層構造からなる。このイオン供給層の材料としては、例えば、Cu,Ag,Zr、Alから選ばれる1つ以上の金属元素を含有する金属膜、合金膜(例えばCuTe合金膜)、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Cu,Ag,Zr,Al以外の金属元素を用いてもよい。また、Cu,Ag,Zr,Alの少なくとも一つと組み合わされる元素は、S,Se,Teのうちの少なくとも一つの元素であることが望ましい。また、抵抗変化素子VRにおける絶縁層の構成材料としては、例えば、SiN,SiO2,Gd2O3等が挙げられる。
メモリデバイス1では、第(m+1)番目のメモリセルユニットMU(m+1)における第(m+1)番目のメモリセル領域MR(m+1)の大きさは、第m番目のメモリセル領域MRmの大きさよりも狭くなっている。また、第(m+1)番目のメモリセルユニットMU(m+1)における複数のメモリセルMCの数(柱状電極BL(m+1)の数)は、第m番目のメモリセルユニットMUmにおける複数のメモリセルMCの数(柱状電極BLmの数)よりも少なくなっている。図1の例では、メモリセルユニットMU1におけるメモリセル領域MR1には、メモリセルMCおよび柱状電極BL1が合計80個(X方向に10個、Y方向に8個)配置されている。これに対し、メモリセルユニットMU2のメモリセル領域MR2には、合計70個(X方向に10個、Y方向に7個)のメモリセルMCおよび柱状電極BL2が配置されている。また、メモリセルユニットMU3のメモリセル領域MR3には、合計60個(X方向に10個、Y方向に6個)のメモリセルMCおよび柱状電極BL3が配置されている。さらに、メモリセルユニットMU4のメモリセル領域MR4には、合計50個(X方向に10個、Y方向に5個)のメモリセルMCおよび柱状電極BL4が配置されている。
引き出し線LL(LL1〜LL4)は、第1電極WLとの接続部3を形成すると共に、その接続部3から上方、すなわち基板2から遠ざかる方向へ伸びるコンタクトピラーCP(CP1〜CP4)と、そのコンタクトピラーCP(CP1〜CP4)の上端と接続されてXY面内(図1ではY軸方向)に伸びるビームCB(CB1〜CB4)とを有する。ビームCBの他端は駆動回路4と接続されている。駆動回路4は、例えば基板2に埋設されており、所望のメモリセルMCへの書き込み動作および所望のメモリセルMCからの読み出し動作を実行するものである。駆動回路4は、例えば外部からの制御信号に基づき、その所望のメモリセルMCに対応する板状電極WL、柱状電極BL、選択トランジスタTrのゲート選択線などへの印加電圧を調整する。なお、引き出し線LL(LL1〜LL4)は、1つの板状電極WL(WL1〜WL4)に対して複数設けられていてもよい。
第(m+1)番目のメモリセルユニットMU(m+1)における少なくとも1つの接続部3は、周辺領域PR(m+1)のうち第m番目のメモリセルユニットMUmにおいて複数のメモリセルMCが取り囲む第m番目のメモリセル領域MRmとZ軸方向において重なり合う位置にある。すなわち、メモリセルユニットMU2における接続部3は、周辺領域PR2のうちメモリセル領域MR1とZ軸方向において重なり合う位置にある。メモリセルユニットMU3における接続部3は、周辺領域PR3のうちメモリセル領域MR2とZ軸方向において重なり合う位置にある。メモリセルユニットMU4における接続部3は、周辺領域PR4のうちメモリセル領域MR3とZ軸方向において重なり合う位置にある。図1では、特に、第(m+1)番目のメモリセルユニットMU(m+1)における接続部3が、第m番目のメモリセルユニットMUmにおける複数のメモリセルMCのいずれかとZ軸方向において重なり合う位置にある。
[メモリデバイス1の製造方法]
このメモリデバイス1は、例えば次のようにして製造することができる。
このメモリデバイス1は、例えば次のようにして製造することができる。
図5A〜図5Eは、メモリデバイス1の製造方法の一部を工程順に表したものである。まず、図5Aに示したように、XY平面に沿った主面2Sを有する基板2を用意し、この主面2Sに、駆動回路4(ここでは図示せず)を形成する。そののち、基板2の上に、Y軸方向に延在する複数のソース線SLを、X軸方向に並べるように形成する。
次に、複数のソース線SLを覆うようにSiO2などからなる絶縁層(図示せず)を全面的に形成したのち、図5Bに示したように、複数のソース線SLと交差するようにX軸方向へ延在すると共にY軸方向に並ぶ複数のゲート選択線GSLを形成する。さらに、Z軸方向において重なり合う複数のソース線SLと複数のゲート選択線GSLとの各交差点において、ゲート選択線GSLと、その直下の絶縁層(ソース線SLとゲート選択線GSLとの間に挟まれた絶縁層)とを貫く貫通孔Kをそれぞれ形成する。各貫通孔はソース線SLの上面まで到達している。そののち、それらの貫通孔Kの内壁面を覆うように絶縁層Z1(図3参照)を形成したのち、その内部を所定の導電性材料により充填することにより、コンタクト線CLを形成する。
続いて、図5Cに示したように、すべての柱状電極BL1を覆うように、板状電極WL1を形成する。その際、板状電極WL1を、複数のメモリセルMCを形成することとなるメモリセル領域MR1の周辺に、周辺領域PR1を含む大きさとする。さらに、板状電極WL1の、下方に位置する複数のコンタクト線CLと対応する位置にそれぞれ貫通孔(図示せず)を設ける。そののち、それらの貫通孔の内壁面を覆うように抵抗変化素子VRを形成し、その内部を所定の導電性材料により充填することにより、それぞれコンタクト線CLと接続するように柱状電極BL1を複数形成する(図4A参照)。これにより、メモリセル領域MR1に複数のメモリセルMCが配設されたメモリセルユニットMU1が完成する。
続いて、図5Dに示したように、板状電極WL1の上方に、板状電極WL2を形成する。その際、周辺領域PR1と重ならないように、板状電極WL2のY軸方向の寸法を板状電極WL1のY軸方向の寸法よりも小さくする。さらに、板状電極WL2の、下方に位置する複数の柱状電極BL1と対応する位置にそれぞれ貫通孔を設ける。そののち、それらの貫通孔の内壁面を覆うように抵抗変化素子VRを形成し、その内部を所定の導電性材料により充填することにより、それぞれの柱状電極BL1と接続するように柱状電極BL2を複数形成する。これにより、メモリセル領域MR2に複数のメモリセルMCが配設されたメモリセルユニットMU2が完成する。
こののち、同様の操作を繰り返すことにより、図5Eに示したように、メモリセルユニットMU3とメモリセルユニットMU4とを順に形成する。このように、板状電極WL1〜WL4を階段状に形成したのち、板状電極WL1〜WL4の周辺領域PR1〜PR4にそれぞれ立設するように、コンタクトピラーCP1〜CP4を一括形成する。さらに、それらのコンタクトピラーCP1〜CP4の上端と接続されるように、ビームCB1〜CB4を一括形成する。これにより、引き出し線LL1〜LL4が得られる。
以上により、メモリデバイス1が完成する。
[メモリデバイス1の作用効果]
メモリデバイス1では、第(m+1)番目のメモリセルユニットMU(m+1)における接続部3は、第m番目のメモリセルユニットMmにおけるメモリセル領域MRmとZ軸方向において重なり合う位置に設けられている。すなわち、メモリセルユニットMU(m+1)において接続部3が設けられた周辺領域PR(m+1)の下方にも、メモリセルユニットMUmを構成するメモリセルMCを配置するようにしている。このため、メモリデバイス1全体として、空間を効率的に利用し、所定の空間内においてより多くのメモリセルMCを有することができる。よって、高集積化を図ることができる。
メモリデバイス1では、第(m+1)番目のメモリセルユニットMU(m+1)における接続部3は、第m番目のメモリセルユニットMmにおけるメモリセル領域MRmとZ軸方向において重なり合う位置に設けられている。すなわち、メモリセルユニットMU(m+1)において接続部3が設けられた周辺領域PR(m+1)の下方にも、メモリセルユニットMUmを構成するメモリセルMCを配置するようにしている。このため、メモリデバイス1全体として、空間を効率的に利用し、所定の空間内においてより多くのメモリセルMCを有することができる。よって、高集積化を図ることができる。
<2.変形例1>
図6は、上記したメモリデバイス1の第2の変形例であるメモリデバイス1Aの全体構成例を表した斜視図である。また、図7は、図6のメモリデバイス1Aの一部を表す等価回路図である。さらに、図8は、メモリセルMCの一構成例を拡大して表す拡大斜視図(図中右側)と、それに対応する等価回路図(図中左側)とを示したものである。
図6は、上記したメモリデバイス1の第2の変形例であるメモリデバイス1Aの全体構成例を表した斜視図である。また、図7は、図6のメモリデバイス1Aの一部を表す等価回路図である。さらに、図8は、メモリセルMCの一構成例を拡大して表す拡大斜視図(図中右側)と、それに対応する等価回路図(図中左側)とを示したものである。
このメモリデバイス1Bは、メモリセルユニットMU1〜MU4の各々において、板状電極WLの代わりに、Y軸方向にそれぞれ延在すると共にX軸方向において交互に並ぶ第1線状電極21と第2線状電極22とをそれぞれ複数有している。また、柱状電極BL(BL1〜BL4)は、メモリセルユニットMU1〜MU4の各々における、X軸方向に隣り合う第1線状電極21と第2線状電極22との間にそれぞれ挟まれている。また、図8に示したように、メモリセルMCは、柱状電極BLと第1線状電極21との間、およびその柱状電極BLと第2線状電極22との間にそれぞれ挟まれた抵抗変化素子VRにより構成されている。なお、図6では、抵抗変化素子VRの図示を省略している。
また、引き出し線LLの代わりに、図6に示したように、引き出し線25,28が設けられている。引き出し線25は、第1線状電極21と接続されて第1接続部分3Aを形成する第1コンタクトピラー23と、その第1コンタクトピラー23の上端と接続されて例えばX軸方向へ延在する第1ビーム24とを有している。一方、引き出し線28は、第2線状電極22と接続されて第2接続部分3Bを形成する第2コンタクトピラー26と、その第2コンタクトピラー26の上端と接続されて例えばX軸方向へ延在する第2ビーム27とを有している。なお、メモリセルユニットMU1〜MU4の各々において、複数の第1線状電極21とそれぞれ接続された複数の第1コンタクトピラー23は、一の第1ビーム24に対して共通に接続されている。同様に、メモリセルユニットMU1〜MU4の各々において、複数の第2線状電極22とそれぞれ接続された複数の第2コンタクトピラー26は、一の第2ビーム27に対して共通に接続されている。
このメモリデバイス1Bは、Y軸方向に並び、かつ、X軸方向に延在する複数のゲート選択線GSLを有しており、それら複数のゲート選択線GSLの各々は、X軸方向に並ぶ複数の柱状電極BLと接続されている。
図9に、第1ビーム24および第2ビーム27を省略したメモリデバイス1Bの要部構成を示す。図9に示したように、第1線状電極21および第2線状電極22は、階段状に配置されている。すなわち、第(m+1)番目のメモリセルユニットMU(m+1)における第1線状電極21のY軸方向の寸法は、第m番目のメモリセルユニットMUmにおける第1線状電極21のY軸方向の寸法よりも短くなっている。同様に、メモリセルユニットMU(m+1)における第2線状電極22のY軸方向の寸法は、メモリセルユニットMUmにおける第2線状電極22のY軸方向の寸法よりも短い。このような構成により、複数の第1コンタクトピラー23および複数の第2コンタクトピラー26が立設する領域は、メモリセルMCが設けられたメモリセル領域とZ軸方向において重なり合うこととなる。よって、このメモリデバイス1Aにおいても、上記第1の実施の形態のメモリデバイス1と同様、高集積化を図ることができる。
<3.変形例2>
図10は、上記したメモリデバイス1の第2の変形例であるメモリデバイス1Bの全体構成例を表した斜視図である。上記第1の実施の形態のメモリデバイス1では、板状電極WLを1層積層するたびに、その板状電極WLに貫通孔を開け、メモリセルMCおよび柱状電極BLの形成を行うようにした。これに対し、本変形例のように、より製造工程を簡略化するために、複数の板状電極WLを積層したのち、複数の板状電極WLに対する共通の貫通孔の形成を行うようにしてもよい。その場合、メモリセルMCおよび柱状電極BLの形成を、複数のメモリセルユニットMUに亘って一括形成することができる。図10では、2つの板状電極WLを積層したのち、それら2つの板状電極WLに対して一括して貫通孔の形成を行い、さらに、その貫通孔を埋めるようにメモリセルMCおよび柱状電極BLの形成を行うようにしたものである。なお、3層以上の板状電極WLに対して共通の貫通孔の形成を行うようにしてもよい。
図10は、上記したメモリデバイス1の第2の変形例であるメモリデバイス1Bの全体構成例を表した斜視図である。上記第1の実施の形態のメモリデバイス1では、板状電極WLを1層積層するたびに、その板状電極WLに貫通孔を開け、メモリセルMCおよび柱状電極BLの形成を行うようにした。これに対し、本変形例のように、より製造工程を簡略化するために、複数の板状電極WLを積層したのち、複数の板状電極WLに対する共通の貫通孔の形成を行うようにしてもよい。その場合、メモリセルMCおよび柱状電極BLの形成を、複数のメモリセルユニットMUに亘って一括形成することができる。図10では、2つの板状電極WLを積層したのち、それら2つの板状電極WLに対して一括して貫通孔の形成を行い、さらに、その貫通孔を埋めるようにメモリセルMCおよび柱状電極BLの形成を行うようにしたものである。なお、3層以上の板状電極WLに対して共通の貫通孔の形成を行うようにしてもよい。
<4.第2の実施の形態>
[メモリデバイス1Bの構成]
図11は、本開示の第2の実施の形態としてのメモリデバイス1Bの全体構成例を表す斜視図である。図12は、図11に示したメモリデバイス1Bに適用されるメモリセルMCの近傍を拡大して表す拡大斜視図およびその等価回路図である。また、図13は、メモリデバイス1Bの要部断面を概略的に表す断面図である。
[メモリデバイス1Bの構成]
図11は、本開示の第2の実施の形態としてのメモリデバイス1Bの全体構成例を表す斜視図である。図12は、図11に示したメモリデバイス1Bに適用されるメモリセルMCの近傍を拡大して表す拡大斜視図およびその等価回路図である。また、図13は、メモリデバイス1Bの要部断面を概略的に表す断面図である。
図11〜図13に示したように、メモリデバイス1Bは、Z軸方向において、複数のビット線BLと複数のメモリセルMCと複数のワード線WLとが基板2(図13のみ示す)の側から順に積層されている。より具体的には、基板2の上に、ビット線BL0、メモリセルMC、ワード線WL0、メモリセルMC、ビット線BL1、メモリセルMC、ワード線WL1、メモリセルMC、ビット線BL2・・・が順に積層されている。メモリセルMCは、基板2の側から選択素子SELと抵抗変化素子VRとが順に積層された積層構造を有する。また、抵抗変化素子VRは、その直上のワード線WLもしくはビット線BLと実質的に同じ平面形状を有する。
複数のワード線WLは、おおよそX軸方向へそれぞれ延在すると共にY軸方向に並ぶように配置され、複数のビット線BLは、おおよそY軸方向へそれぞれ延在すると共にX軸方向に並ぶように配置されている。メモリセルMCにおける選択素子SELは、X軸方向およびY軸方向の双方において並ぶように複数配置されている。1つの抵抗変化素子VRは、X軸方向に並ぶ複数の選択素子SELに対し共通に設けられ、もしくはY軸方向に並ぶ複数の選択素子SELに対し共通に設けられている。
本実施の形態においても、第(m+1)番目のメモリセルユニットにおいて複数のメモリセルMCが取り囲む第(m+1)番目のメモリセル領域MR(m+1)は、第m番目のメモリセル領域MRmよりも狭い。また、引き出し線として、ワード線WLと接続されて接続部としての第1接続部分30Aを形成し基板2から遠ざかるように伸びる第1コンタクトピラー31と、ビット線BLと接続されて接続部としての第2接続部分30Bを形成し基板2から遠ざかるように伸びる第2コンタクトピラー32とを有する。
第1コンタクトピラー31の上端は、ビーム41Aおよびピラー41Bを含む配線41により駆動回路4と接続されている。また、第2コンタクトピラー32の上端は、ビーム42Aおよびピラー42Bを含む配線42により駆動回路4と接続されている。
[メモリデバイス1Bの製造方法]
このメモリデバイス1Bは、例えば次のようにして製造することができる。
このメモリデバイス1Bは、例えば次のようにして製造することができる。
図14A〜図14Lは、メモリデバイス1Bの製造方法の一部を工程順に表したものである。まず、図14Aに示したように、XY平面に沿った主面2Sを有する基板2を用意し、この主面2Sに、駆動回路4(ここでは図示せず)を形成する。そののち、基板2の上に、コンタクト線CLを複数立設させたのち、そのコンタクト線CLと接続されるように、Y軸方向に延在する複数のビット線BL0を、X軸方向に並べるように形成する。
次に、図14Bに示したように、メモリセル領域MR(MR1)において全体としてマトリックス状をなすように複数の選択素子SELを形成する。ここでは、1つのビット線BL0に対し複数の選択素子SELをY軸方向において例えば等間隔で並ぶように立設させる。メモリセル領域MRからY軸方向に沿って両隣に延在する領域を周辺領域(もしくはコンタクト領域)PR(PR1)と呼ぶ。周辺領域PRにおいて、ビット線BL0の一部は幅の広い屈曲部分を有している。これは、ビット線BL0の幅に対してより大きな径を有するコンタクト線CLを配置可能とするためである。なお、ビット線BL0は、図14A〜図14Lでは途切れているが、隣接配置された他のメモリセルブロックMB(後出)に接続される。基本的に1つのコンタクト線CLにより、2つのメモリセルユニットにあるビット線BL0が駆動される。例えば図14Aなどでは8本のビット線BL0が描かれるのに対し、コンタクト線はそのうちの4本のビット線BL0にしか配置されていないのはこのためである。コンタクト線CLの配置されていない残り4本のビット線BL0は、隣接するメモリセルブロックMBから延びるビット線BL0に接続され、駆動される。
次に、図14Cに示したように、選択素子SELの上層として、抵抗変化素子VRとワード線WL0とを順に全面に亘って積層したのち、それらがおおよそX軸方向に延在する複数(図14Cでは例として8つ)の線状パターンとなるように一括パターニングする。この際、X軸方向に伸びる抵抗変化素子VRとワード線WL0との積層構造である積層パターンP0が、X軸方向に並ぶ複数の選択素子SELに対して共通に接続されるようにする。なお、図14Cでは、8つの積層パターンP0のうちの1つのみについて抵抗変化素子VRとワード線WL0との積層構造を描いているが、他の積層パターンP0についての同様の構造である。
次に、図14Dに示したように、各積層パターンP0の上に、複数の選択素子SELをマトリックス状に配設する。図14Dでは、各積層パターンP0の上にそれぞれ4つの選択素子SELを配設する例を示している。このときのメモリセル領域MR2はメモリセル領域MR1(図14B)よりも狭くなっている。
次に、図14Eに示したように、選択素子SELの上層として、抵抗変化素子VRとビット線BL1とを順に全面に亘って積層したのち、それらがおおよそY軸方向に延在する複数(図14Eでは例として4つ)の線状パターンとなるように一括パターニングする。この際、Y軸方向に伸びる抵抗変化素子VRとビット線BL1との積層構造である積層パターンP1が、Y軸方向に並ぶ複数の選択素子SELに対して共通に接続されるようにする。なお、図14Eでは、4つの積層パターンP1のうちの1つのみについて抵抗変化素子VRとビット線BL1との積層構造を描いているが、他の積層パターンP1についても同様の構造である。
次に、図14Fに示したように、各積層パターンP1の上に、複数の選択素子SELをマトリックス状に配設する。図14Fでは、各積層パターンP1の上にそれぞれ4つの選択素子SELを配設する例を示している。このときのメモリセル領域MR3はメモリセル領域MR2(図14D)よりもさらに狭くなっている。
次に、図14Gに示したように、選択素子SELの上層として、抵抗変化素子VRとワード線WL1とを順に全面に亘って積層したのち、それらがおおよそX軸方向に延在する複数(図14Gでは例として4つ)の線状パターンとなるように一括パターニングする。この際、X軸方向に伸びる抵抗変化素子VRとワード線WL1との積層構造である積層パターンP2が、X軸方向に並ぶ複数の選択素子SELに対して共通に接続されるようにする。なお、図14Gでは、4つの積層パターンP2のうちの1つのみについて抵抗変化素子VRとワード線WL1との積層構造を描いているが、他の積層パターンP2についても同様の構造である。
次に、図14Hに示したように、各積層パターンP2の上に、複数の選択素子SELをマトリックス状に配設する。図14Hでは、各積層パターンP2の上にそれぞれ4つの選択素子SELを配設する例を示している。このときのメモリセル領域MR4はメモリセル領域MR3(図14F)と同等である。
次に、図14Jに示したように、選択素子SELの上層として、抵抗変化素子VRとビット線BL2とを順に全面に亘って積層したのち、それらがおおよそY軸方向に延在する複数(図14Jでは例として4つ)の線状パターンとなるように一括パターニングする。この際、X軸方向に伸びる抵抗変化素子VRとビット線BL2との積層構造である積層パターンP3が、Y軸方向に並ぶ複数の選択素子SELに対して共通に接続されるようにする。なお、図14Jでは、4つの積層パターンP3のうちの1つのみについて抵抗変化素子VRとビット線BL2との積層構造を描いているが、他の積層パターンP3についても同様の構造である。
次に、図14Kに示したように、ワード線WLから上方に伸びる第1コンタクトピラー31と、ビット線BLから上方に伸びる第2コンタクトピラー32とをそれぞれ複数形成する。併せて、駆動回路4(図11参照)と接続されたピラー41Bおよびピラー42Bをそれぞれ複数形成する。なお、図14Kでは、図11で示した基板2および駆動回路4を省略している。
最後に、図14Lに示したように、第1コンタクトピラー31とピラー41Bとをそれぞれつなぐようにビーム41Aを複数形成すると共に、第2コンタクトピラー32とピラー42Bとをそれぞれつなぐようにビーム42Aを複数形成する。なお、図14Lでは、図11で示した基板2および駆動回路4を省略している。
以上により、メモリデバイス1Bが完成する。
[メモリデバイス1Bの作用効果]
メモリデバイス1Bにおいても、周辺領域PRと、それと異なる階層のメモリセル領域MRとが重複するように構成されているので、空間を効率的に利用し、所定の空間内においてより多くのメモリセルMCを有することができる。よって、高集積化を図ることができる。また、抵抗変化素子VRは、その直上のワード線WLもしくはビット線BLと実質的に同じ平面形状を有するので、製造工程の簡略化を図ることができる。
メモリデバイス1Bにおいても、周辺領域PRと、それと異なる階層のメモリセル領域MRとが重複するように構成されているので、空間を効率的に利用し、所定の空間内においてより多くのメモリセルMCを有することができる。よって、高集積化を図ることができる。また、抵抗変化素子VRは、その直上のワード線WLもしくはビット線BLと実質的に同じ平面形状を有するので、製造工程の簡略化を図ることができる。
<5.第3の実施の形態>
[メモリデバイス1Cの構成]
図15は、本開示の第3の実施の形態としてのメモリデバイス1Cの全体構成例を表す斜視図である。図16は、図15に示したメモリデバイス1Cに適用されるメモリセルMCの近傍を拡大して表す拡大斜視図およびその等価回路図である。上記第2の実施の形態のメモリデバイス1Bでは、3層のビット線BLと2層のワード線WLとの間に、4層のメモリセルMCが形成されるようにした。このような構成の場合、ワード線WL0、ビット線BL1およびワード線WL1の3つの層は、2層のメモリセルMCに接続される。クロスポイントメモリにおいては、選択されないメモリセルMCにもリーク電流が流れるので、メモリセルMCの層数が増加すると、駆動回路4に加わる負荷が大きくなるおそれがある。そこで、本実施の形態のメモリデバイス1Cでは、メモリセルMC、ビット線BLおよびワード線WLを同層数有するようにし、各ビット線BLおよびワード線WLは1層のメモリセルMCにのみ接続する構造を実現している。
[メモリデバイス1Cの構成]
図15は、本開示の第3の実施の形態としてのメモリデバイス1Cの全体構成例を表す斜視図である。図16は、図15に示したメモリデバイス1Cに適用されるメモリセルMCの近傍を拡大して表す拡大斜視図およびその等価回路図である。上記第2の実施の形態のメモリデバイス1Bでは、3層のビット線BLと2層のワード線WLとの間に、4層のメモリセルMCが形成されるようにした。このような構成の場合、ワード線WL0、ビット線BL1およびワード線WL1の3つの層は、2層のメモリセルMCに接続される。クロスポイントメモリにおいては、選択されないメモリセルMCにもリーク電流が流れるので、メモリセルMCの層数が増加すると、駆動回路4に加わる負荷が大きくなるおそれがある。そこで、本実施の形態のメモリデバイス1Cでは、メモリセルMC、ビット線BLおよびワード線WLを同層数有するようにし、各ビット線BLおよびワード線WLは1層のメモリセルMCにのみ接続する構造を実現している。
具体的には、図15〜図16に示したように、メモリデバイス1Cは、Z軸方向において、基板2の上に、ワード線WL0、メモリセルMC、ビット線BL0、絶縁層、ワード線WL1、メモリセルMC、ビット線BL1が順に積層されている。メモリセルMCは、基板2の側から選択素子SELと抵抗変化素子VRとが順に積層された積層構造を有する。また、抵抗変化素子VRは、その直上のビット線BLと実質的に同じ平面形状を有する。さらに、メモリデバイス1Cは、ワード線WL1と接続されて下方へ(基板2へ)向かうように伸びるコンタクトピラー51を有する。これらの点を除き、他は実質的に第2の実施の形態のメモリデバイス1Bと同様の構成を有している。
[メモリデバイス1Cの製造方法]
このメモリデバイス1Cは、例えば次のようにして製造することができる。
このメモリデバイス1Cは、例えば次のようにして製造することができる。
図17A〜図17Gは、メモリデバイス1Cの製造方法の一部を工程順に表したものである。まず、図17Aに示したように、コンタクト線CLを複数立設させたのち、そのコンタクト線CLと接続されるように、Y軸方向に延在する複数のワード線WL0を、X軸方向に並べるように形成する。
次に、図17Bに示したように、メモリセル領域MR(MR1)において全体としてマトリックス状をなすように複数の選択素子SELを形成する。ここでは、1つのビット線BL0に対し複数(図17Bの例では4つ)の選択素子SELをY軸方向において例えば等間隔で並ぶように立設させる。メモリセル領域MRからY軸方向に沿って両隣に延在する領域を周辺領域(もしくはコンタクト領域)PR(PR1)と呼ぶ。周辺領域PRにおいて、ワード線WL0の一部は幅の広い屈曲部分を有している。これは、ワード線WL0の幅に対してより大きな径を有するコンタクト線CLを配置可能とするためである。
次に、図17Cに示したように、選択素子SELの上層として、抵抗変化素子VRとビット線BL0とを順に全面に亘って積層したのち、それらがおおよそX軸方向に延在する複数の線状パターンとなるように一括パターニングする。この際、X軸方向に伸びる抵抗変化素子VRが、X軸方向に並ぶ複数の選択素子SELに対して共通に接続されるようにする。さらに、のちに形成されるワード線WL1と接続するためのコンタクトピラー51を形成する。
次に、絶縁層(図示せず)を全面的に形成したのち、図17Dに示したように、おおよそY軸方向に延在する複数のワード線WL1を形成する。その際、コンタクトピラー51の上端と接続されるように、ワード線WL1を形成する。
次に、図17Eに示したように、各ワード線WL1の上に、複数の選択素子SELをマトリックス状に配設する。
次に、図17Fに示したように、選択素子SELの上層として、抵抗変化素子VRとビット線BL1とを順に全面に亘って積層したのち、それらがおおよそX軸方向に延在する複数の線状パターンとなるように一括パターニングする。この際、X軸方向に伸びる抵抗変化素子VRが、X軸方向に並ぶ複数の選択素子SELに対して共通に接続されるようにする。
次に、図17Gに示したように、ビット線BL0,BL1からそれぞれ上方に伸びるコンタクトピラー52A,52Bをそれぞれ複数形成する。併せて、駆動回路4と接続されたピラー53A,53Bをそれぞれ複数形成する。
最後に、図15に示したように、コンタクトピラー52Aとピラー53Aとをつなぐようにビーム54Aを複数形成すると共に、コンタクトピラー52Bとピラー53Bとをつなぐようにビーム54Bを複数形成する。
以上により、メモリデバイス1Cが完成する。
[メモリデバイス1Cの作用効果]
メモリデバイス1Bにおいても、例えば図18Aおよび図18Bに示したように、周辺領域PRと、それと異なる階層のメモリセル領域MRとが重複するように構成されているので、空間を効率的に利用し、所定の空間内においてより多くのメモリセルMCを有することができる。よって、高集積化を図ることができる。また、抵抗変化素子VRは、その直上のワード線WLもしくはビット線BLと実質的に同じ平面形状を有するので、製造工程の簡略化を図ることができる。なお、図18Aは、ワード線WLに沿ったYZ断面であり、図18Bは、ビット線BLに沿ったXZ断面である。
メモリデバイス1Bにおいても、例えば図18Aおよび図18Bに示したように、周辺領域PRと、それと異なる階層のメモリセル領域MRとが重複するように構成されているので、空間を効率的に利用し、所定の空間内においてより多くのメモリセルMCを有することができる。よって、高集積化を図ることができる。また、抵抗変化素子VRは、その直上のワード線WLもしくはビット線BLと実質的に同じ平面形状を有するので、製造工程の簡略化を図ることができる。なお、図18Aは、ワード線WLに沿ったYZ断面であり、図18Bは、ビット線BLに沿ったXZ断面である。
図18Aに示したように、各ワード線WLは、Y軸方向の両端に周辺領域PRを有しており、各々下方へ伸びるコンタクトピラー51により駆動回路4(図示せず)と接続されている。本実施の形態のメモリデバイス1Cでは、ワード線WLに関し、上層へ向かうほどワード線WLのY軸方向の寸法が拡大するオーバーハング構造となっている。一方、図18Bに示したように、ビット線BLは上層へ向かうほどX軸方向の寸法が縮小する階段構造となっている。このため、各ビット線BLに対するコンタクトピラー52等は一括して形成可能である。
<6.適用例>
次に、図19を参照して、上記第1から第3の実施の形態で説明したメモリデバイス1,1A,1B,1C(以下、ここではまとめてメモリデバイス1と記載する)を備えたメモリシステムについて説明する。図19に示したメモリシステムは、メモリデバイス1のほか、コントローラ7とホスト8とを備える。コントローラ7は、制御部としてメモリデバイス1の動作の全般を司る機能を有するものである。ホスト8は、コントローラ7に対して指令を出す外部装置である。
次に、図19を参照して、上記第1から第3の実施の形態で説明したメモリデバイス1,1A,1B,1C(以下、ここではまとめてメモリデバイス1と記載する)を備えたメモリシステムについて説明する。図19に示したメモリシステムは、メモリデバイス1のほか、コントローラ7とホスト8とを備える。コントローラ7は、制御部としてメモリデバイス1の動作の全般を司る機能を有するものである。ホスト8は、コントローラ7に対して指令を出す外部装置である。
メモリデバイス1は、メモリセルブロックMBと、駆動回路4と、インターフェイス部5とを有する。インターフェイス部5はコントローラ7とのデータ送受信機能を有する。メモリセルブロックMBとは、図1などに示した複数のメモリセルMCが集積された1つのまとまりをいう。メモリデバイス1では、1つの駆動回路4に対し、複数のメモリセルブロックMBが接続されている。1つの駆動回路4に対し接続される複数のメモリセルブロックMBをまとめてメモリセルブロックアレイ6と呼ぶ。
例えば図1に示したメモリデバイス1において、周辺領域(コンタクト領域)PRと重ならない(メモリセル領域MR4と重なる)領域では、メモリセルユニットMU1〜MU4をZ軸方向に貫く1本の柱状電極BL(GSLとSLにより選択される垂直配線)には必ず4個のメモリセルが配置される。これに対し、周辺領域(コンタクト領域)PR1〜PR4のいずれかと重なる領域では、1本の柱状電極BLに対して1〜3個のメモリセルMCのみ配置される。したがって、周辺領域(コンタクト領域)PR1〜PR4のいずれかと重なる領域では、選択線の組み合わせによってはメモリセルMCが存在しない無効なアドレスが生じ、物理アドレス空間において不連続なアドレス領域が生じる。
そこで、本メモリシステムにおいては、通常動作時においては、周辺領域PR(PR1〜PRn)のいずれかと重なる領域に配置された周辺のメモリセルMCを使用せず、その他のメモリセルMCに例えばアクセス不良が生じた場合に、その代替として使用するようにしている。そのような代替処理を行うため、コントローラ7はアドレス変換テーブルを有することが望ましい。アドレス変換テーブルは例えば、アクセス対象のアドレスを入力すると、代替処理が行われていれば代替先のアドレスを返し、代替処理が行われていなければ0を返す関数として実装される。このように代替処理に用いるアドレスとして周辺のメモリセルMCを割当てることで、ホスト8から見てメモリデバイスを連続したアドレス領域として認識させることができ、容易に扱うことができる。
また、抵抗変化素子VRをメモリセルMCとして用いる場合、その特性によっては、製造後、最初に書き込みを行う前に、フォーミングと呼ばれる初期化処理を行う必要がある。より具体的には、フォーミングとしては、通常の書き込み処理においてメモリセルMCに印加されるパルスよりも、(1)高電圧を印加する、(2)長期間印加する、(3)複数パルスを連続印加する、のうち1つ以上の処理を行う。上記の代替処理に用いられる周辺のメモリセルMCは、代替時にフォーミングを行うことが望ましい。なぜならば、代替処理に用いるメモリセルに直接アクセスが行われなくても、他のメモリセルへのアクセスのために板状電極WLや柱状電極BLが選択されることで、そのメモリセルにもリーク電流が流れメモリセルとしての特性が劣化する可能性があるからである。未フォーミング(製造後一度もフォーミングを行っていない状態)のメモリセルは、この劣化がフォーミング済のメモリセルに比べて小さいので好ましい。
また、通常の薄膜プロセスにおいて形成される複数のメモリセルMCは、ある方向における両端のものに比べ、それ以外の中央に近い位置に形成されたもののほうが、安定した特性を示す傾向にある。この点から、本メモリシステムにおいては、通常動作時においては周辺のメモリセルMCを使用せず、それ以外のメモリセルMCを使用することにより、より安定した動作が期待できる。
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施の形態においてメモリデバイス1およびメモリシステム等の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
また、上記実施の形態等では、メモリセルとして抵抗変化素子(抵抗変化メモリ)を用いるようにしたが、本技術はこれに限定されるものではなく、例えば相変化メモリ(PCM)、MRAM、またはSTTRAMなど他の種類のメモリを用いることができる。
また、上記実施の形態等で説明した各構成要素の数は、あくまでも例示である。よって、本技術はその数に限定されるものではなく、他の数をも取りうるものである。
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
(1)
基板の上に、第1の方向において第1番目から第n番目まで順に積層されたn個のメモリセルユニットを備え、
前記n個のメモリセルユニットは、それぞれ、
1以上の第1電極と、
前記第1電極と各々交差するように設けられた複数の第2電極と、
前記第1電極と前記複数の第2電極との各々の交差点に設けられ、前記第1電極と前記第2電極との双方にそれぞれ接続された複数のメモリセルと、
前記第1電極に接続されて1以上の接続部を形成する1以上の引き出し線と
を有し、
第(m+1)番目(mはn以下の自然数)の前記メモリセルユニットにおける少なくとも1つの前記接続部は、第m番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第m番目のメモリセル領域と前記第1の方向において重なり合う位置にある
メモリデバイス。
(2)
前記第(m+1)番目のメモリセルユニットにおける前記接続部は、前記第m番目のメモリセルユニットにおける前記複数のメモリセルと前記第1の方向において重なり合う位置にある
上記(1)記載のメモリデバイス。
(3)
前記第(m+1)番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第(m+1)番目のメモリセル領域は、前記第m番目のメモリセル領域よりも狭い
上記(1)または(2)に記載のメモリデバイス。
(4)
前記第(m+1)番目のメモリセルユニットにおける前記複数のメモリセルの数は、前記第m番目のメモリセルユニットにおける前記複数のメモリセルの数よりも少ない
上記(1)から(3)のいずれか1つに記載のメモリデバイス。
(5)
前記メモリセルは、イオン供給層と絶縁層との積層構造からなる抵抗変化素子を含み、
前記抵抗変化素子は、前記第1電極と前記第2電極との間に挟まれている
上記(1)から(4)のいずれか1つに記載のメモリデバイス。
(6)
前記引き出し線と接続された駆動回路をさらに有する
上記(1)から(5)のいずれか1つに記載のメモリデバイス。
(7)
前記第1電極として、前記第1の方向と直交する第1の面に沿って広がる板状電極を有し、
前記複数の第2電極として、前記板状電極から前記基板へ向けてそれぞれ立設された複数の柱状電極を有し、
前記第(m+1)番目のメモリセルユニットにおける前記板状電極の占有面積は、前記第m番目のメモリセルユニットにおける前記板状電極の占有面積よりも小さい
上記(1)から(6)のいずれか1つに記載のメモリデバイス。
(8)
前記第1電極として、前記第1の方向と直交する第1の面に沿った第2の方向にそれぞれ延在すると共に前記第1の面に沿った第3の方向において交互に並ぶ第1線状電極と第2線状電極とをそれぞれ複数有し、
前記複数の第2電極として、隣り合う前記第1線状電極と前記第2線状電極との間にそれぞれ挟まれた複数の柱状電極を有し、
前記複数のメモリセルとして、前記複数の柱状電極と、前記複数の柱状電極をそれぞれ挟んで対向する前記複数の第1線状電極および前記複数の第2線状電極との間にそれぞれ挟まれた複数の記憶層を有し、
前記引き出し線として、前記第1線状電極と接続されて前記接続部としての第1接続部分を形成する第1コンタクトピラーと、前記第2線状電極と接続されて前記接続部としての第2接続部分を形成する第2コンタクトピラーとを有する
上記(1)から(6)のいずれか1つに記載のメモリデバイス。
(9)
前記第(m+1)番目のメモリセルユニットにおける前記第1線状電極の前記第2の方向の寸法は、前記第m番目のメモリセルユニットにおける前記第1線状電極の前記第2の方向の寸法よりも短く、
前記第(m+1)番目のメモリセルユニットにおける前記第2線状電極の前記第2の方向の寸法は、前記第m番目のメモリセルユニットにおける前記第2線状電極の前記第2の方向の寸法よりも短い
上記(8)記載のメモリデバイス。
(10)
前記第m番目のメモリセルユニットにおける複数の前記第1線状電極と接続された複数の前記第1コンタクトピラーは、一の第1ビームに対して共通に接続されており、
前記第m番目のメモリセルユニットにおける複数の前記第2線状電極と接続された複数の前記第2コンタクトピラーは、一の第2ビームに対して共通に接続されている
上記(8)または(9)に記載のメモリデバイス。
(11)
前記第1の面に沿った第2の方向に並び、かつ、前記第1の面に沿って前記第2の方向と交差する第3の方向に延在する複数の選択線を有し、
前記複数の選択線の各々は、前記第3の方向に並ぶ前記複数の第2電極と接続されている
上記(7)記載のメモリデバイス。
(12)
前記第1の方向において、前記複数の第2電極と前記複数のメモリセルと複数の前記第1電極とが前記基板の側から順に積層され、
前記複数のメモリセルは、それぞれ、前記複数の第2電極の上に抵抗変化素子と選択素子とが順に積層された積層構造を有し、
前記抵抗変化素子は、前記複数の第1電極のうちのいずれか1つと実質的に同じ平面形状を有する
上記(1)から(6)のいずれか1つに記載のメモリデバイス。
(13)
前記複数の第1電極は、前記第1の面に沿った第2の方向へそれぞれ延在すると共に前記第2の方向と直交する第3の方向に並ぶように配置され、
前記複数の第2電極は、前記第3の方向へそれぞれ延在すると共に前記第2の方向に並ぶように配置され、
前記選択素子は、前記第2の方向および前記第3の方向の双方において並ぶように複数配置され、
前記第2の方向または前記第3の方向に並ぶ複数の前記選択素子に対し、1つの前記抵抗変化素子が共通に接続されている
上記(12)記載のメモリデバイス。
(14)
前記第(m+1)番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第(m+1)番目のメモリセル領域は、前記第m番目のメモリセル領域よりも狭く、
前記引き出し線として、前記第1電極と接続されて前記接続部としての第1接続部分を形成し前記基板から遠ざかるように伸びる第1コンタクトピラーと、前記第2電極と接続されて前記接続部としての第2接続部分を形成し前記基板から遠ざかるように伸びる第2コンタクトピラーとを有する
上記(12)または(13)に記載のメモリデバイス。
(15)
前記基板と第1番目の前記メモリセルユニットとの間に設けられた駆動回路と、
前記第1コンタクトピラーの上端と前記駆動回路とを接続する第1配線と、
前記第2コンタクトピラーの上端と前記駆動回路とを接続する第2配線と
をさらに有する
上記(14)記載のメモリデバイス。
(16)
前記引き出し線として、前記第1電極と接続されて前記接続部としての第1接続部分を形成し前記基板から遠ざかるように伸びる第1コンタクトピラーと、前記第2電極と接続されて前記接続部としての第2接続部分を形成し前記基板へ向かうように伸びる第2コンタクトピラーとを有する
上記(12)または(13)に記載のメモリデバイス。
(17)
前記基板と第1番目の前記メモリセルユニットとの間に設けられた駆動回路と、
前記第1コンタクトピラーの上端と前記駆動回路とを接続する第1配線と、
前記第2コンタクトピラーの下端と前記駆動回路とを接続する第2配線と
をさらに有する
上記(16)記載のメモリデバイス。
(18)
メモリデバイスと、
前記メモリデバイスの制御を行う制御部と
を備え、
前記メモリデバイスは、
基板の上に、第1の方向において第1番目から第n番目まで順に積層されたn個のメモリセルユニットを備え、
前記n個のメモリセルユニットは、それぞれ、
1以上の第1電極と、
前記第1電極と各々交差するように設けられた複数の第2電極と、
前記第1電極と前記複数の第2電極との各々の交差点に設けられ、前記第1電極と前記第2電極との双方にそれぞれ接続された複数のメモリセルと、
前記第1電極に接続されて1以上の接続部を形成する1以上の引き出し線と
を有し、
第(m+1)番目(mはn以下の自然数)の前記メモリセルユニットにおける少なくとも1つの前記接続部は、第m番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第m番目のメモリセル領域と前記第1の方向において重なり合う位置にある
メモリシステム。
(19)
前記第m番目のメモリセル領域のうち、前記第(m+1)番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第(m+1)番目のメモリセル領域と前記第1の方向において重なり合う領域以外の周辺領域に設けられた前記メモリセルが、予備メモリセルとして機能する
上記(18)請求項18記載のメモリシステム。
(1)
基板の上に、第1の方向において第1番目から第n番目まで順に積層されたn個のメモリセルユニットを備え、
前記n個のメモリセルユニットは、それぞれ、
1以上の第1電極と、
前記第1電極と各々交差するように設けられた複数の第2電極と、
前記第1電極と前記複数の第2電極との各々の交差点に設けられ、前記第1電極と前記第2電極との双方にそれぞれ接続された複数のメモリセルと、
前記第1電極に接続されて1以上の接続部を形成する1以上の引き出し線と
を有し、
第(m+1)番目(mはn以下の自然数)の前記メモリセルユニットにおける少なくとも1つの前記接続部は、第m番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第m番目のメモリセル領域と前記第1の方向において重なり合う位置にある
メモリデバイス。
(2)
前記第(m+1)番目のメモリセルユニットにおける前記接続部は、前記第m番目のメモリセルユニットにおける前記複数のメモリセルと前記第1の方向において重なり合う位置にある
上記(1)記載のメモリデバイス。
(3)
前記第(m+1)番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第(m+1)番目のメモリセル領域は、前記第m番目のメモリセル領域よりも狭い
上記(1)または(2)に記載のメモリデバイス。
(4)
前記第(m+1)番目のメモリセルユニットにおける前記複数のメモリセルの数は、前記第m番目のメモリセルユニットにおける前記複数のメモリセルの数よりも少ない
上記(1)から(3)のいずれか1つに記載のメモリデバイス。
(5)
前記メモリセルは、イオン供給層と絶縁層との積層構造からなる抵抗変化素子を含み、
前記抵抗変化素子は、前記第1電極と前記第2電極との間に挟まれている
上記(1)から(4)のいずれか1つに記載のメモリデバイス。
(6)
前記引き出し線と接続された駆動回路をさらに有する
上記(1)から(5)のいずれか1つに記載のメモリデバイス。
(7)
前記第1電極として、前記第1の方向と直交する第1の面に沿って広がる板状電極を有し、
前記複数の第2電極として、前記板状電極から前記基板へ向けてそれぞれ立設された複数の柱状電極を有し、
前記第(m+1)番目のメモリセルユニットにおける前記板状電極の占有面積は、前記第m番目のメモリセルユニットにおける前記板状電極の占有面積よりも小さい
上記(1)から(6)のいずれか1つに記載のメモリデバイス。
(8)
前記第1電極として、前記第1の方向と直交する第1の面に沿った第2の方向にそれぞれ延在すると共に前記第1の面に沿った第3の方向において交互に並ぶ第1線状電極と第2線状電極とをそれぞれ複数有し、
前記複数の第2電極として、隣り合う前記第1線状電極と前記第2線状電極との間にそれぞれ挟まれた複数の柱状電極を有し、
前記複数のメモリセルとして、前記複数の柱状電極と、前記複数の柱状電極をそれぞれ挟んで対向する前記複数の第1線状電極および前記複数の第2線状電極との間にそれぞれ挟まれた複数の記憶層を有し、
前記引き出し線として、前記第1線状電極と接続されて前記接続部としての第1接続部分を形成する第1コンタクトピラーと、前記第2線状電極と接続されて前記接続部としての第2接続部分を形成する第2コンタクトピラーとを有する
上記(1)から(6)のいずれか1つに記載のメモリデバイス。
(9)
前記第(m+1)番目のメモリセルユニットにおける前記第1線状電極の前記第2の方向の寸法は、前記第m番目のメモリセルユニットにおける前記第1線状電極の前記第2の方向の寸法よりも短く、
前記第(m+1)番目のメモリセルユニットにおける前記第2線状電極の前記第2の方向の寸法は、前記第m番目のメモリセルユニットにおける前記第2線状電極の前記第2の方向の寸法よりも短い
上記(8)記載のメモリデバイス。
(10)
前記第m番目のメモリセルユニットにおける複数の前記第1線状電極と接続された複数の前記第1コンタクトピラーは、一の第1ビームに対して共通に接続されており、
前記第m番目のメモリセルユニットにおける複数の前記第2線状電極と接続された複数の前記第2コンタクトピラーは、一の第2ビームに対して共通に接続されている
上記(8)または(9)に記載のメモリデバイス。
(11)
前記第1の面に沿った第2の方向に並び、かつ、前記第1の面に沿って前記第2の方向と交差する第3の方向に延在する複数の選択線を有し、
前記複数の選択線の各々は、前記第3の方向に並ぶ前記複数の第2電極と接続されている
上記(7)記載のメモリデバイス。
(12)
前記第1の方向において、前記複数の第2電極と前記複数のメモリセルと複数の前記第1電極とが前記基板の側から順に積層され、
前記複数のメモリセルは、それぞれ、前記複数の第2電極の上に抵抗変化素子と選択素子とが順に積層された積層構造を有し、
前記抵抗変化素子は、前記複数の第1電極のうちのいずれか1つと実質的に同じ平面形状を有する
上記(1)から(6)のいずれか1つに記載のメモリデバイス。
(13)
前記複数の第1電極は、前記第1の面に沿った第2の方向へそれぞれ延在すると共に前記第2の方向と直交する第3の方向に並ぶように配置され、
前記複数の第2電極は、前記第3の方向へそれぞれ延在すると共に前記第2の方向に並ぶように配置され、
前記選択素子は、前記第2の方向および前記第3の方向の双方において並ぶように複数配置され、
前記第2の方向または前記第3の方向に並ぶ複数の前記選択素子に対し、1つの前記抵抗変化素子が共通に接続されている
上記(12)記載のメモリデバイス。
(14)
前記第(m+1)番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第(m+1)番目のメモリセル領域は、前記第m番目のメモリセル領域よりも狭く、
前記引き出し線として、前記第1電極と接続されて前記接続部としての第1接続部分を形成し前記基板から遠ざかるように伸びる第1コンタクトピラーと、前記第2電極と接続されて前記接続部としての第2接続部分を形成し前記基板から遠ざかるように伸びる第2コンタクトピラーとを有する
上記(12)または(13)に記載のメモリデバイス。
(15)
前記基板と第1番目の前記メモリセルユニットとの間に設けられた駆動回路と、
前記第1コンタクトピラーの上端と前記駆動回路とを接続する第1配線と、
前記第2コンタクトピラーの上端と前記駆動回路とを接続する第2配線と
をさらに有する
上記(14)記載のメモリデバイス。
(16)
前記引き出し線として、前記第1電極と接続されて前記接続部としての第1接続部分を形成し前記基板から遠ざかるように伸びる第1コンタクトピラーと、前記第2電極と接続されて前記接続部としての第2接続部分を形成し前記基板へ向かうように伸びる第2コンタクトピラーとを有する
上記(12)または(13)に記載のメモリデバイス。
(17)
前記基板と第1番目の前記メモリセルユニットとの間に設けられた駆動回路と、
前記第1コンタクトピラーの上端と前記駆動回路とを接続する第1配線と、
前記第2コンタクトピラーの下端と前記駆動回路とを接続する第2配線と
をさらに有する
上記(16)記載のメモリデバイス。
(18)
メモリデバイスと、
前記メモリデバイスの制御を行う制御部と
を備え、
前記メモリデバイスは、
基板の上に、第1の方向において第1番目から第n番目まで順に積層されたn個のメモリセルユニットを備え、
前記n個のメモリセルユニットは、それぞれ、
1以上の第1電極と、
前記第1電極と各々交差するように設けられた複数の第2電極と、
前記第1電極と前記複数の第2電極との各々の交差点に設けられ、前記第1電極と前記第2電極との双方にそれぞれ接続された複数のメモリセルと、
前記第1電極に接続されて1以上の接続部を形成する1以上の引き出し線と
を有し、
第(m+1)番目(mはn以下の自然数)の前記メモリセルユニットにおける少なくとも1つの前記接続部は、第m番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第m番目のメモリセル領域と前記第1の方向において重なり合う位置にある
メモリシステム。
(19)
前記第m番目のメモリセル領域のうち、前記第(m+1)番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第(m+1)番目のメモリセル領域と前記第1の方向において重なり合う領域以外の周辺領域に設けられた前記メモリセルが、予備メモリセルとして機能する
上記(18)請求項18記載のメモリシステム。
1…メモリデバイス、2…半導体基板、3…接続部、4…駆動回路、LL…引き出し線、CP…コンタクトピラー、CB…ビーム、WL…板状電極(ワード線)、BL…柱状電極(ビット線)、MC…メモリセル、MU…メモリセルユニット、VR…抵抗変化素子。
Claims (19)
- 基板の上に、第1の方向において第1番目から第n番目まで順に積層されたn個のメモリセルユニットを備え、
前記n個のメモリセルユニットは、それぞれ、
1以上の第1電極と、
前記第1電極と各々交差するように設けられた複数の第2電極と、
前記第1電極と前記複数の第2電極との各々の交差点に設けられ、前記第1電極と前記第2電極との双方にそれぞれ接続された複数のメモリセルと、
前記第1電極に接続されて1以上の接続部を形成する1以上の引き出し線と
を有し、
第(m+1)番目(mはn以下の自然数)の前記メモリセルユニットにおける少なくとも1つの前記接続部は、第m番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第m番目のメモリセル領域と前記第1の方向において重なり合う位置にある
メモリデバイス。 - 前記第(m+1)番目のメモリセルユニットにおける前記接続部は、前記第m番目のメモリセルユニットにおける前記複数のメモリセルと前記第1の方向において重なり合う位置にある
請求項1記載のメモリデバイス。 - 前記第(m+1)番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第(m+1)番目のメモリセル領域は、前記第m番目のメモリセル領域よりも狭い
請求項1記載のメモリデバイス。 - 前記第(m+1)番目のメモリセルユニットにおける前記複数のメモリセルの数は、前記第m番目のメモリセルユニットにおける前記複数のメモリセルの数よりも少ない
請求項1記載のメモリデバイス。 - 前記メモリセルは、イオン供給層と絶縁層との積層構造からなる抵抗変化素子を含み、
前記抵抗変化素子は、前記第1電極と前記第2電極との間に挟まれている
請求項1記載のメモリデバイス。 - 前記引き出し線と接続された駆動回路をさらに有する
請求項1記載のメモリデバイス。 - 前記第1電極として、前記第1の方向と直交する第1の面に沿って広がる板状電極を有し、
前記複数の第2電極として、前記板状電極から前記基板へ向けてそれぞれ立設された複数の柱状電極を有し、
前記第(m+1)番目のメモリセルユニットにおける前記板状電極の占有面積は、前記第m番目のメモリセルユニットにおける前記板状電極の占有面積よりも小さい
請求項1記載のメモリデバイス。 - 前記第1電極として、前記第1の方向と直交する第1の面に沿った第2の方向にそれぞれ延在すると共に前記第1の面に沿った第3の方向において交互に並ぶ第1線状電極と第2線状電極とをそれぞれ複数有し、
前記複数の第2電極として、隣り合う前記第1線状電極と前記第2線状電極との間にそれぞれ挟まれた複数の柱状電極を有し、
前記複数のメモリセルとして、前記複数の柱状電極と、前記複数の柱状電極をそれぞれ挟んで対向する前記複数の第1線状電極および前記複数の第2線状電極との間にそれぞれ挟まれた複数の記憶層を有し、
前記引き出し線として、前記第1線状電極と接続されて前記接続部としての第1接続部分を形成する第1コンタクトピラーと、前記第2線状電極と接続されて前記接続部としての第2接続部分を形成する第2コンタクトピラーとを有する
請求項1記載のメモリデバイス。 - 前記第(m+1)番目のメモリセルユニットにおける前記第1線状電極の前記第2の方向の寸法は、前記第m番目のメモリセルユニットにおける前記第1線状電極の前記第2の方向の寸法よりも短く、
前記第(m+1)番目のメモリセルユニットにおける前記第2線状電極の前記第2の方向の寸法は、前記第m番目のメモリセルユニットにおける前記第2線状電極の前記第2の方向の寸法よりも短い
請求項8記載のメモリデバイス。 - 前記第m番目のメモリセルユニットにおける複数の前記第1線状電極と接続された複数の前記第1コンタクトピラーは、一の第1ビームに対して共通に接続されており、
前記第m番目のメモリセルユニットにおける複数の前記第2線状電極と接続された複数の前記第2コンタクトピラーは、一の第2ビームに対して共通に接続されている
請求項8記載のメモリデバイス。 - 前記第1の面に沿った第2の方向に並び、かつ、前記第1の面に沿って前記第2の方向と交差する第3の方向に延在する複数の選択線を有し、
前記複数の選択線の各々は、前記第3の方向に並ぶ前記複数の第2電極と接続されている
請求項7記載のメモリデバイス。 - 前記第1の方向において、前記複数の第2電極と前記複数のメモリセルと複数の前記第1電極とが前記基板の側から順に積層され、
前記複数のメモリセルは、それぞれ、前記複数の第2電極の上に抵抗変化素子と選択素子とが順に積層された積層構造を有し、
前記抵抗変化素子は、前記複数の第1電極のうちのいずれか1つと実質的に同じ平面形状を有する
請求項1記載のメモリデバイス。 - 前記複数の第1電極は、前記第1の面に沿った第2の方向へそれぞれ延在すると共に前記第2の方向と直交する第3の方向に並ぶように配置され、
前記複数の第2電極は、前記第3の方向へそれぞれ延在すると共に前記第2の方向に並ぶように配置され、
前記選択素子は、前記第2の方向および前記第3の方向の双方において並ぶように複数配置され、
前記第2の方向または前記第3の方向に並ぶ複数の前記選択素子に対し、1つの前記抵抗変化素子が共通に接続されている
請求項12記載のメモリデバイス。 - 前記第(m+1)番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第(m+1)番目のメモリセル領域は、前記第m番目のメモリセル領域よりも狭く、
前記引き出し線として、前記第1電極と接続されて前記接続部としての第1接続部分を形成し前記基板から遠ざかるように伸びる第1コンタクトピラーと、前記第2電極と接続されて前記接続部としての第2接続部分を形成し前記基板から遠ざかるように伸びる第2コンタクトピラーとを有する
請求項12記載のメモリデバイス。 - 前記基板と第1番目の前記メモリセルユニットとの間に設けられた駆動回路と、
前記第1コンタクトピラーの上端と前記駆動回路とを接続する第1配線と、
前記第2コンタクトピラーの上端と前記駆動回路とを接続する第2配線と
をさらに有する
請求項14記載のメモリデバイス。 - 前記引き出し線として、前記第1電極と接続されて前記接続部としての第1接続部分を形成し前記基板から遠ざかるように伸びる第1コンタクトピラーと、前記第2電極と接続されて前記接続部としての第2接続部分を形成し前記基板へ向かうように伸びる第2コンタクトピラーとを有する
請求項12記載のメモリデバイス。 - 前記基板と第1番目の前記メモリセルユニットとの間に設けられた駆動回路と、
前記第1コンタクトピラーの上端と前記駆動回路とを接続する第1配線と、
前記第2コンタクトピラーの下端と前記駆動回路とを接続する第2配線と
をさらに有する
請求項16記載のメモリデバイス。 - メモリデバイスと、
前記メモリデバイスの制御を行う制御部と
を備え、
前記メモリデバイスは、
基板の上に、第1の方向において第1番目から第n番目まで順に積層されたn個のメモリセルユニットを備え、
前記n個のメモリセルユニットは、それぞれ、
1以上の第1電極と、
前記第1電極と各々交差するように設けられた複数の第2電極と、
前記第1電極と前記複数の第2電極との各々の交差点に設けられ、前記第1電極と前記第2電極との双方にそれぞれ接続された複数のメモリセルと、
前記第1電極に接続されて1以上の接続部を形成する1以上の引き出し線と
を有し、
第(m+1)番目(mはn以下の自然数)の前記メモリセルユニットにおける少なくとも1つの前記接続部は、第m番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第m番目のメモリセル領域と前記第1の方向において重なり合う位置にある
メモリシステム。 - 前記第m番目のメモリセル領域のうち、前記第(m+1)番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第(m+1)番目のメモリセル領域と前記第1の方向において重なり合う領域以外の周辺領域に設けられた前記メモリセルが、予備メモリセルとして機能する
請求項18記載のメモリシステム。
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