JP2016072534A - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JP2016072534A
JP2016072534A JP2014202635A JP2014202635A JP2016072534A JP 2016072534 A JP2016072534 A JP 2016072534A JP 2014202635 A JP2014202635 A JP 2014202635A JP 2014202635 A JP2014202635 A JP 2014202635A JP 2016072534 A JP2016072534 A JP 2016072534A
Authority
JP
Japan
Prior art keywords
layer
leakage current
electrode
resistance change
hafnium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014202635A
Other languages
English (en)
Inventor
絢也 松並
Junya Matsunami
絢也 松並
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014202635A priority Critical patent/JP2016072534A/ja
Priority to US14/626,266 priority patent/US20160093800A1/en
Publication of JP2016072534A publication Critical patent/JP2016072534A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Other compounds of groups 13-15, e.g. elemental or compound semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays

Abstract

【課題】金属イオン源層を備える、リーク電流を低減する記憶装置を提供する。【解決手段】記憶装置は、ワード線電極１１０と、ワード線電極の一部と対向したビット線電極１６０と、ワード線電極とビット線電極の間に配置された第一の抵抗変化層１２０と、ワード線電極と第一の抵抗変化層の間に配置され、第一の抵抗変化層に接したリーク電流低減層１３０と、ワード線電極とリーク電流低減層の間に配置された第二の抵抗変化層１４０と、ワード線電極と第二の抵抗変化層の間に配置された金属イオン源層１５０と、を備える。第一の抵抗変化層におけるリーク電流低減層との境界領域、又はリーク電流低減層における第一の抵抗変化層との境界領域の少なくとも何れか一方の領域に金属酸化物を含む。【選択図】図４

Description

本発明の実施形態は、記憶装置に関する。
近年、半導体記憶装置の集積化への要求が高まっている。この要求にこたえるため、半導体記憶装置の回路パターンやメモリセルの微細化が進展している。このような微細化の要請にこたえるには、パターン形成の精度向上に加え、微細な寸法のメモリセルが記憶素子として動作することが要求される。
金属イオン源層を用いた記憶装置が提案されている。この記憶装置は、薄膜中の小さな面積でもデータの保持が可能であり、微細化が可能であると期待されている。
特開２０１３−１２５９０３号公報 米国特許出願公開第２０１４／００３５６１９号明細書 米国特許出願公開第２０１３／０２２２０１１号明細書 米国特許出願公開第２０１３／００４３４５１号明細書
喜多浩之、鳥海明、「High-k/SiO2界面に形成されるダイポールの起源」、電子情報通信学会技術研究報告 SDM シリコン材料・デバイス、2009年1月19日、108(407)、 pp.5-8,
本実施形態の課題は、金属イオン源層を備える記憶装置のリーク電流を低減する記憶装置を提供することである。
本実施形態の記憶装置は、第一電極と、前記第一電極の一部と対向した第二電極と、前記第一電極と前記第二電極の間に配置された第一の抵抗変化層と、前記第一電極と前記第一の抵抗変化層の間に配置され、前記第一の抵抗変化層に接したリーク電流低減層と、前記第一電極と前記リーク電流低減層の間に配置された第二の抵抗変化層と、前記第一電極と前記第二の抵抗変化層の間に配置された金属イオン源層と、を備え、前記第一の抵抗変化層における前記リーク電流低減層との境界領域、又は前記リーク電流低減層における前記第一の抵抗変化層との境界領域の少なくとも何れか一方の領域に金属酸化物を含む。
第１の実施形態に従った記憶装置の構成を示すブロック図。 第１の実施形態に従った記憶装置を例示する斜視図。 第１の実施形態に従った記憶装置に係るメモリセルアレイレイヤーの模式的な電気的構成図。 第１の実施形態に従った記憶装置に係るメモリセルの模式的な断面図。 第１の実施形態に従った記憶装置に係るメモリセルのセット動作及びリセット動作を説明する模式的な断面図。 第１の実施形態に従った記憶装置に係るメモリセルアレイレイヤーのセット時の模式的な電気的構成図。 第１の実施形態に従った記憶装置に係るメモリセルの模式的なバンド図。 金属酸化物中の金属イオンのイオン半径と、金属酸化物中の酸素原子の面密度との関係を示した図。 第１の実施形態に従った記憶装置の製造工程を示すフローチャート。
以下、本発明の実施形態について図面を参照しながら説明する。
なお、以下の説明中、便宜的に基板側に近い方を下側と表現して記載する。
（第１の実施形態）
図１は、第一の実施形態に係る記憶装置５の構成を示すブロック図である。
図１に示すように記憶装置５はメモリセルアレイ１０、ロウデコーダ１５、カラムデコーダ２０、コマンド・インターフェース回路２５、データ入出力バッファ３０、ステートマシン３５、アドレスバッファ４０、及びパルスジェネレータ４５を含む。
メモリセルアレイ１０は、複数の配線と、該配線と立体交差する複数の他の配線とを有する。この立体交差部分の配線と他の配線との間に、メモリセルが形成される。
メモリセルアレイ１０の一端には、ロウデコーダ１５が配置され、別の一端には、カラムデコーダ２０が配置される。
ロウデコーダ１５は、例えば、ロウアドレス信号に基づいてメモリセルアレイ１０のロウを選択する。また、カラムデコーダ２０は、カラムアドレス信号に基づいてメモリセルアレイ１０のカラムを選択する。
コマンド・インターフェース回路２５は、コントローラ５０（例えば、メモリコントローラ、または、ホスト）から制御信号を受信する。また、データ入出力バッファ３０は、ステートマシン３５からデータを受信する。
コマンド・インターフェース回路２５は、制御信号に基づいて、コントローラ５０からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ３０からステートマシン３５に転送する。
ステートマシン３５は、コマンドデータに基づいて、抵抗変化メモリの動作を管理する。例えば、ステートマシン３５は、コントローラ５０からのコマンドデータに基づいて、セット／リセット動作及び読出し動作を管理する。また、ステートマシン３５は、ロウデコーダ１５、カラムデコーダ２０等の制御も行う。
アドレスバッファ４０は、セット／リセット動作及び読出し動作において、コントローラ５０からアドレス信号を受信する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。そして、アドレス信号は、アドレスバッファ４０を経由して、ロウデコーダ１５及びカラムデコーダ２０に入力される。
パルスジェネレータ４５は、ステートマシン３５からの命令に基づき、例えば、セット／リセット動作及び読出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
コントローラ５０は、ステートマシン３５が管理するステータス情報を受け取り、抵抗変化メモリでの動作結果を判断することも可能である。
なお、コントローラ５０は記憶装置５の中に配置されていても良いし、記憶装置５の外部に設けられていても構わない。
図２を用いて、本実施形態に係るメモリセルアレイ１０の基本的な構成について説明する。なお、本明細書においては、説明の便宜上、ＸＹＺ直行座標系を採用する。基板（例えばシリコン基板）５５の上面５５ａに対して平行で相互に直行する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面５５ａに対して垂直な方向を「Ｚ方向」とする。
図２に示すように、メモリセルアレイ１０は、基板５５上に配置される。なお、メモリセルアレイ１０と基板５５の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が形成されていても良い。
図２は、メモリセルアレイ１０が、Ｚ方向にスタックされた４つのメモリセルアレイレイヤーＭ１，Ｍ２，Ｍ３，Ｍ４が形成される場合の例を示している。
メモリセルアレイレイヤーＭ１は、Ｘ方向及びＹ方向にアレイ上に配置されたメモリセルＭＣ１を含む。、
同様に、メモリセルアレイレイヤーＭ２は、アレイ上に配置されたメモリセルＭＣ２を含み、メモリセルアレイレイヤーＭ３は、アレイ上に配置されたメモリセルＭＣ３を含み、メモリセルアレイレイヤーＭ４は、アレイ上に配置されたメモリセルＭＣ４を含む。
以下では、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４を区別しない場合には、単にメモリセルＭＣと呼ぶ。なお、メモリセルＭＣ１〜４は、複数設けられている。
また、基板５５上には、基板５５側から順に導電線Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋１）、導電線Ｌ２（ｊ−１）、Ｌ２（ｊ）、Ｌ２（ｊ＋１）、導電線Ｌ３（ｊ−１）、Ｌ３（ｊ）、Ｌ３（ｊ＋１）、導電線Ｌ４（ｊ−１）、Ｌ４（ｊ）、Ｌ４（ｊ＋１）、導電線Ｌ５（ｊ−１）、Ｌ５（ｊ）、Ｌ５（ｊ＋１）が配置される。以下では、特に区別を要さない場合は、単に導電線Ｌ１，Ｌ２，Ｌ３，Ｌ４、Ｌ５と呼ぶ。
基板５５側から奇数番目の導電線、すなわち導電線Ｌ１、Ｌ３、Ｌ５は、Ｙ方向に延びる。基板５５側から偶数番目の導電線、すなわち導電線Ｌ２、Ｌ４は、Ｘ方向に延びる。
これら導電線はワード線又はビット線として機能する。
最も下の第一番目のメモリセルアレイレイヤーＭ１は、基板５５から１番目の導電線Ｌ１と二番目の導電線Ｌ２との間に配置される。メモリセルアレイレイヤーＭ１に対するセット／リセット動作及び読出し動作では、導電線Ｌ１及び導電線Ｌ２の一方をワード線とし、他方をビット線として用いる。
メモリセルアレイレイヤーＭ２〜Ｍ４も同様である。
すなわち、メモリセルアレイレイヤーＭ２は、二番目の導電線Ｌ２と三番目の導電線Ｌ３との間に配置される。導電線Ｌ２及び導電線Ｌ３の一方をワード線とし、他方をビット線として用いる。
メモリセルアレイレイヤーＭ３は、三番目の導電線Ｌ３と四番目の導電線Ｌ４との間に配置される。導電線Ｌ３及び導電線Ｌ４の一方をワード線とし、他方をビット線として用いる。
メモリセルアレイレイヤーＭ４は、四番目の導電線Ｌ４と五番目の導電線Ｌ５との間に配置される。導電線Ｌ４及び導電線Ｌ５の一方をワード線とし、他方をビット線として用いる。
なお、本実施形態において、導電線Ｌ１，Ｌ３，Ｌ５をワード線ＷＬとし、導電線Ｌ２，Ｌ４をビット線ＢＬとする。
以下では、メモリセルアレイレイヤーＭ１，Ｍ２，Ｍ３，Ｍ４を区別しない場合には、単にメモリセルアレイレイヤーＭと呼ぶ。
図３を用いて、本実施形態に係るメモリセルアレイレイヤーＭの基本的な構成について説明する。図３は、メモリセルアレイレイヤーＭの一部の模式的な電気的構成図を示している。
図２で示した、メモリセルアレイレイヤーＭは、それぞれがマトリクス状に配置された（ｍ＋１）×（ｎ＋１）個のマット（図示せず）を備える。ｍ、ｎはそれぞれ１以上の自然数である。マットの各々には複数のメモリセルＭＣが含まれ、これらはマトリクス状に配置されている。
１つのマットには、例えば１６本のワード線ＷＬと１６本のビット線ＢＬが含まれる。すなわち、１つのマット内には、（１６×１６）個のメモリセルＭＣが含まれる。したがって、メモリセルアレイレイヤーＭは、マトリクス状に配置された１６×（ｍ＋１）本のビット線ＢＬと、１６×（ｎ＋１）個のワード線ＷＬを備える。そして、ワード線ＷＬを共通にするマットが、ブロックＢＬＫ０〜ＢＬＫｎなる単位を構成する。以下では、ブロックＢＬＫ０〜ＢＬＫｎを区別しない場合には、単にブロックＢＬＫと呼ぶ。
メモリセルＭＣのそれぞれは、可変抵抗素子（抵抗変化素子）７０を含む。それぞれの可変抵抗素子７０の電流経路の一端はビット線ＢＬ０、ＢＬ１、ＢＬ２、〜ＢＬ（１６ｍ＋１５）のいずれか１つに接続され、電流経路の他端はワード線ＷＬ０、ＷＬ１、ＷＬ２、〜ＷＬ（１６ｎ＋１５）のいずれか１つに接続される。
ワード線ＷＬ０、ＷＬ１、ＷＬ２、〜ＷＬ（１６ｎ＋１５）の一端には、スイッチ素子ＲＳＷを介してロウデコーダ１５が電気的に接続される。スイッチ素子ＲＳＷは、制御信号Ｒ１により制御されるＮ型ＦＥＴを含む。
ビット線ＢＬ０、ＢＬ１、ＢＬ２、〜ＢＬ（１６ｍ＋１５）の一端には、スイッチ素子ＣＳＷを介してカラムデコーダ２０が電気的に接続される。スイッチ素子ＣＳＷは、例えば制御信号Ｒ２により制御されるＮ型ＦＥＴを含む。
ロウデコーダ１５、及びカラムデコーダ２０は、スタックされた複数のメモリセルのうちの一つに対してデータの書込み／消去／読出しを行うこともできるし、スタックされた複数のメモリセルのうちの二つ以上又はすべてに対して同時にデータの書込み／消去／読出しを行うこともできる。
以下では、ワード線ＷＬ０、ＷＬ１、ＷＬ２、〜ＷＬ（１６ｎ＋１５）を区別しない場合には、単にワード線ＷＬと呼ぶ。また、以下ではビット線ＢＬ０、ＢＬ１、ＢＬ２、〜ＢＬ（１６ｍ＋１５）を区別しない場合には、単にビット線ＢＬと呼ぶ。
以下、図４を参照して、メモリセルＭＣの構成を説明する。図４は、図２において、Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋１）とＬ２（ｊ−１）の間に形成されたメモリセルアレイレイヤーＭ１及びメモリセルＭＣ１のＹ方向から見た断面図である。なお、第一層間絶縁膜１００より基板側と、第二導電線Ｌ２（ｊ−１）側より上方は記載を省略する。
基板５５上に、第一層間絶縁膜１００が形成されている。第一層間絶縁膜１００は、例えばＳｉＯ２を用いる。
第一層間絶縁膜１００の上方に、導電線Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋１）に係るワード線電極（第二電極）１１０が形成されている。ワード線電極１１０の上方には、メモリセルＭＣが形成されている。メモリセルＭＣ上には導電線Ｌ２（ｊ−１）に係るビット線電極（第一電極）１６０が形成されている。
また、メモリセルＭＣは、ワード線電極１１０より、第一の抵抗変化層１２０、リーク電流低減層１３０、第二の抵抗変化層１４０、金属イオン源層１５０を備えている。
第一の抵抗変化層１２０とリーク電流低減層１３０の境界領域は、金属酸化物ＭＯｘを含む。すなわち、少なくとも第一の抵抗変化層１２０におけるリーク電流低減層１３０との境界領域、又はリーク電流低減層１３０における第一の抵抗変化層１２０との境界領域１７０の何れか一方は金属酸化物ＭＯｘを含む。また、第一の抵抗変化層１２０とリーク電流低減層１３０の界面領域に金属酸化物ＭＯｘが存在してもよい。
ワード線電極１１０及びビット線電極１６０は金属層とバリアメタル層を含む。金属層は、例えばタングステンを用いる。バリアメタル層は、チタン、タンタル、窒化チタン、窒化タンタル又はこれらの積層を用いる。
第一の抵抗変化層１２０及び第二の抵抗変化層１４０においては、金属イオン源層１５０から放出される金属イオン１５０ａをその内部に拡散することにより、その抵抗値を変化させることが可能になっている（後述）。
第一の抵抗変化層１２０及び第二の抵抗変化層１４０の一例としては、シリコンを含む層である。例えば、第一の抵抗変化層１２０は、酸化シリコンを用いる。また、第二の抵抗変化層１４０は、酸化シリコン、多結晶シリコン等を用いる。第一の抵抗変化層１２０及び第二の抵抗変化層１４０は、酸化シリコン、多結晶シリコンの積層体であっても構わない。
また、第一の抵抗変化層１２０及び第二の抵抗変化層１４０は、このようなシリコンを含む層に限られるものではない。ゲルマニウムとアンチモンとテルルの合金，酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等も使用可能であるし、遷移金属の酸化物を用いても構わない。
リーク電流低減層１３０は、金属酸化物ＭＯｘよりも酸素原子の密度が小さい膜を用いる。例えば、窒化ハフニウムアルミニウム、酸窒化ハフニウム、窒化ハフニウム、ハフニウムシリケート（ハフニウムとシリコンを含んだ酸化物）、酸窒化ジルコニウム、窒化ジルコニウム、酸化シリコン、酸窒化シリコン、窒化シリコン等の金属酸窒化物、金属窒化物、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等が使用可能である。
金属酸化物ＭＯｘは、酸素原子の密度が多い材料、例えば、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化マグネシウム、酸化スカンジウム等を用いる。
以上に述べた第一の抵抗変化層１２０、リーク電流低減層１３０及び金属酸化物ＭＯｘのより詳細な組合せについては後述する。
金属イオン源層１５０は、例えば金、銀、パラジウム、イリジウム、白金、タングステン、ハフニウム、ジルコニウム、チタン、ニッケル、コバルト、アルミニウム、クロム、銅等を用いることが可能であるが、以下の説明では一例として銀を含んでいる。
次に、メモリセルＭＣの動作について説明をする。
図５（ａ）〜（ｃ）は、第一の実施形態に係るメモリセルＭＣの動作を説明する模式図である。図５（ａ）〜（ｃ）は、簡単のため、メモリセルＭＣ部分と、メモリセルＭＣの直上及び直下部分のワード線電極１１０及びビット線電極１６０のみを記載している。
図５（ａ）は、リセット状態「０」のメモリセルＭＣの模式図である。このリセット状態では、銀イオン１５０ａを用いて形成されたフィラメント（金属フィラメント）１５０ｆは存在しないか、存在したとしても金属イオン源層１５０のごく近傍に留まる。
まず、セット動作を説明する。リセット状態のメモリセルＭＣに対して、ビット線電極１６０とワード線電極１１０との間に所定の電圧を印加する。ここでは、ビット線電極１６０に対して、ワード線電極１１０に高い電位が印加される。電圧の印加により、金属イオン源層１５０から銀イオン１５０ａが第二の抵抗変化層１４０、リーク電流低減層１３０及び第一の抵抗変化層１２０に放出される。銀イオン１５０ａの放出によって、銀イオン１５０ａの銀が析出し、その結果フィラメント１５０ｆが伸長する。
電圧を印加し続けることにより、フィラメント１５０ｆの下端がワード線電極１１０に近接又は接触する。この状態を図５（ｂ）に示す。
この後、電圧印加を止めると、フィラメント１５０ｆは金属イオン源層１５０側に自然に収縮をする。この収縮によっても、フィラメント１５０ｆはリセット状態まで戻ることはない。しかし、フィラメント１５０ｆのワード線側の先端部が、リーク電流低減層１３０より上方まで収縮することが望ましい。この状態をセット状態「１」と呼ぶ。セット状態のメモリセルＭＣの状態を図１５（ｃ）に示す。
以上の通り、メモリセルＭＣがリセット状態「０」からセット状態「１」に移行し、メモリセルＭＣにデータの書込みが行われたことになる。この動作をセット動作と呼ぶ。また、セット動作を行う時の電圧をセット電圧Vset、セット電圧印加時のメモリセルＭＣ内に流れる電流をセット電流と呼ぶ。
次に、図５（ｃ）のメモリセル状態に対し、ワード線電極１１０に対してビット線電極１６０に低い電圧が印加される。この電圧の印加により、銀イオン１５０ａが金属イオン源層１５０に戻ることで、フィラメント１５０ｆは存在しないか、存在したとしても金属イオン源層１５０のごく近傍に留まる。この状態のメモリセルＭＣをリセット状態「０」と呼ぶ。リセット状態のメモリセルＭＣは図５（ａ）に示す通りである。
これにより、メモリセルＭＣの抵抗がセット状態「１」からリセット状態「０」に移行し、メモリセルＭＣに書き込まれたデータが消去されたことになる。このデータの消去動作をリセット動作と呼ぶ。
次に、上記のセット状態「１」及びリセット状態「０」の読出し動作について説明する。
まず、リセット状態「０」のメモリセルＭＣの場合の読出し動作を説明する。
ビット線電極１６０とワード線電極１１０との間に、セット電圧Vsetよりも低い所定の電圧を印加する。印加電圧がセット電圧よりも低いため、フィラメント１５０ｆの先端部とワード線電極１１０との間に十分な電界が印加されず、フィラメント１５０ｆは十分に伸長せず、メモリセルＭＣは高抵抗状態を示し、電流は流れない。
これに対し、セット状態「１」のメモリセルＭＣの場合は、電圧印加前の時点で、フィラメント１５０ｆが既に、第二の抵抗変化層１４０下方まで来ている。
そこで、上記の所定電圧を印加すると、フィラメント１５０ｆの先端部とワード線電極１１０との間に十分な電界が印加され、フィラメント１５０ｆが伸長し、フィラメント１５０ｆはワード線電極に近接又は接触する。つまり、メモリセルＭＣは低抵抗状態を示し、リセット状態のメモリセルＭＣに比べて電流が流れる。
このように、メモリセルＭＣに流れる電流を検出することで、メモリセルの状態を読み出すことができる。この動作をリード動作と呼ぶ。また、リード動作時を行う時の電圧をリード電圧と呼ぶ。
なお、何れの場合もリード電圧の印加を止めると、フィラメント１５０ｆは金属イオン源層１５０側に自然に収縮をし、電圧印加前の状態に近づく。
次に、図６を参照して、書込み時の電圧関係について説明する。そして、書込み時の非選択セルにおけるリーク電流について説明する。ここで印加する電位はあくまで一例であり、異なる電位印加方式も可能である。
図６は、ワード線ＷＬ０とビット線ＢＬ０に接続したメモリセルＭＣへのセット動作時の電圧を示している。
以下では、セット動作の対象となっているメモリセルＭＣを選択メモリセルＭＣ、それ以外のメモリセルＭＣを非選択メモリセルＭＣと呼ぶ。選択メモリセルＭＣと電気的に接続したワード線・ビット線をそれぞれ選択ワード線ＷＬ・選択ビット線ＢＬ、それ以外のワード線・ビット線を非選択ワード線ＷＬ・非選択ビット線ＢＬと呼ぶ。さらに、電位差は、ビット線電位がワード線電位より大きい場合を正、ビット線電位がワード線電位より小さい場合を負とする。
具体的には、図６では、ワード線ＷＬ０が選択ワード線ＷＬ、ワード線ＷＬ１〜ＷＬ（１６ｎ＋１５）が非選択ワード線であり、ビット線ＢＬ０が選択ビット線ＢＬ、ビット線ＢＬ１〜ＢＬ（１６ｍ＋１５）が非選択ビット線ＢＬとなる。
図６に示すように、選択ワード線ＷＬ０は０Ｖ、非選択ワード線ＷＬ１〜ＷＬ（１６ｎ＋１５）はVset/2が印加されている。また、選択ビット線ＢＬ０はVset、非選択ビット線ＢＬ１〜ＢＬ（１６ｍ＋１５）はVset/2を印加がされている。ここで、Vsetは、後述するセット動作時のセット電圧である。
選択ワード線ＷＬ０と選択ビット線ＢＬ０に接続した選択メモリセルＭＣ，すなわち図６において領域ＭＣＡ中のメモリセルＭＣは、Vsetが印加される。電圧の印加により、選択メモリセルＭＣは，セット状態となる。
非選択ワード線ＷＬ１〜ＷＬ（１６ｎ＋１５）と選択ビット線ＢＬ０間には複数の非選択メモリセルＭＣが接続されている。この非選択メモリセルＭＣは、図６において領域ＭＣＢ中のメモリセルＭＣに対応する。そして、この非選択メモリセルＭＣには、非選択ワード線ＷＬと選択ビット線ＢＬとの電位差として、+Vset/2が印加される。これにより、リーク電流が流れる。
同様に、選択ワード線ＷＬ０と非選択ビット線ＢＬ１〜ＢＬ（１６ｍ＋１５）間にも、複数の非選択メモリセルＭＣが接続されている。この非選択メモリセルＭＣは、図６において領域ＭＣＣ中のメモリセルＭＣに対応する。そして、この非選択メモリセルＭＣも、選択ワード線ＷＬと選択ビット線ＢＬとの電位差として、+ Vset/2が印加される。これにより、リーク電流が流れる。
印加される電圧Vset/2は、セット電圧Vsetより低いため、図５で前述したフィラメント１５０ｆがワード線電極１１０と接触するには至らない。しかし、セット状態ではフィラメント１５０ｆの先端部がリーク電流低減層１３０付近まで到達しているため、リーク電流は大きくなりやすい。
非選択ワード線ＷＬ１〜ＷＬ（１６ｎ＋１５）と非選択ビット線ＢＬ１〜ＢＬ（１６ｍ＋１５）間に接続された複数の非選択メモリセルＭＣ、すなわち図６において領域ＭＣＤ中のメモリセルＭＣは、０Ｖが印加される。すなわち、リーク電流は生じない。
以上のように、セット動作時には、非選択メモリセルＭＣにも正方向の電圧が印加され、リーク電流が流れることを説明した。
このようなリーク電流は誤読み出しや消費電流の増加の原因となるため、大規模なメモリセルアレイであればあるほど、リーク電流を抑制することが望ましい。
本実施形態によれば、第一の抵抗変化層１２０とリーク電流低減層１３０の境界領域に金属酸化物ＭＯｘを備えることで、正方向の電圧印加時のリーク電流を低減することが可能である。以下に図７を参照して、詳細を説明する。図７は、メモリセルＭＣのエネルギーバンドの模式図である。なお、フィラメント１５０ｆの先端部が第二の抵抗変化層１４０とリーク電流低減層１３０との間の界面まで到達している場合を想定し、電子がフィラメント１５０ｆの先端部から注入されるものとして、第二の抵抗変化層１４０は記載を省略する。
先述のように、この場合のリーク電流は、フィラメント１５０ｆとワード線電極１１０の間に流れる電流である。フィラメント１５０ｆとワード線電極１１０の間には、第二の抵抗変化層１４０、リーク電流低減層１３０及び第一の抵抗変化層１２０が存在する。ビット線電極及びワード線電極間に電圧が印加されると、上記の各層に電位が印加される。電位の印加により、上記の各層にトンネル電流が流れる。
ここで、本実施形態において、リーク電流低減層１３０及び第一の抵抗変化層１２０の境界領域には金属酸化物ＭＯｘを備えている。金属酸化物ＭＯｘと、それに接している材料の酸素原子の密度が異なると、酸素原子の密度を一致させる方向へと酸素が移動し、電気双極子（ダイポール）が生じる。ダイポールが生じると、電位差が生じる。
より具体的には、第一の抵抗変化層１２０が酸素を含む場合、第一の抵抗変化層１２０と金属酸化物ＭＯｘの酸素原子の密度の差により、ダイポール電位差が生じる。一方で、リーク電流低減層１３０が酸素を含まない場合は、リーク電流低減層１３０と金属酸化物ＭＯｘの酸素原子との間にはダイポール電位差が生じない。
このダイポール電位差により、金属フィラメント１５０ｆの先端部から注入される電子に対する、第一の抵抗変化層１２０のエネルギー障壁が高くなり、電子のトンネリングを抑制でき、リーク電流を低減することが出来る。
上述のように、リーク電流を低減させるダイポールを生じさせるためには、リーク電流低減層１３０、第一の抵抗変化層１２０及び境界領域１７０に備える金属酸化物ＭＯｘを適切に組合せる必要がある。
具体的には、金属酸化物ＭＯｘの酸素原子の密度が第一の抵抗変化層１２０の酸素原子の密度よりも高いことが好ましい。さらに、リーク電流低減層１３０は酸素を含まないか、またはリーク電流低減層１３０の酸素密度は第一の抵抗変化層１２０の酸素密度よりも低いことが望ましい。
なお、密度は、例えば膜における面密度を意味する。また、面密度が認識できない場合は、単位体積当たりの原子数の密度を意味する。
具体的な酸素原子の密度のデータは、図８に示した通りである。図８の横軸は、各金属酸化物中の金属イオンのイオン半径を表す。また、図８の縦軸は、各金属酸化物中の酸素原子の面密度（ＳｉＯ２の値で規格化したもの）を表す。
すなわち、酸素原子の密度は高い方から順に、Ａｌ２Ｏ３＞ＴｉＯ２＞Ｔａ２Ｏ５＞ＨｆＯ２＞ＺｒＯ２＞ＭｇＯ＞Ｓｃ２Ｏ３＞ＳｉＯ２となる。また、各金属酸化物に対して、酸窒化物及び窒化物の酸素原子の密度は小さくなる。
以下に、具体的な組合せの例を説明する。
一つの具体例として、第一の抵抗変化層１２０に酸化シリコン、金属酸化物ＭＯｘに酸化アルミニウム、酸化チタン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化マグネシウム、酸化スカンジウムを用いる場合、リーク電流低減層は酸窒化シリコン、シリコン窒化物、窒化ハフニウムアルミニウム、窒化ハフニウム、窒化ジルコニウム等を用いるのが好ましい。
別の具体例としては、第一の抵抗変化層１２０に酸化ハフニウム、金属酸化物ＭＯｘに酸化アルミニウム、酸化チタンを用いる場合、リーク電流低減層は窒化ハフニウムアルミニウム、酸窒化ハフニウム、窒化ハフニウム、ハフニウムシリケート、酸窒化ジルコニウム、窒化ジルコニウム、酸化シリコン、酸窒化シリコン、窒化シリコン等を用いるのが好ましい。
さらに、別の具体例としては、第一の抵抗変化層１２０に酸化ジルコニウム、金属酸化物ＭＯｘに酸化アルミニウム、酸化チタン等を用いる場合、リーク電流低減層は窒化ハフニウムアルミニウム、酸窒化ハフニウム、窒化ハフニウム、ハフニウムシリケート、酸窒化ジルコニウム、窒化ジルコニウム、酸化シリコン、酸窒化シリコン、窒化シリコン等を用いるのが好ましい。
なお、上述のようなダイポールによるリーク電流低減のためには、+Vset/2電圧印加時に、フィラメント１５０ｆはリーク電流低減層１３０に入り込まないほうが望ましい。
フィラメント１５０ｆは導体であるため、フィラメント１５０ｆとワード線電極１１０の最短領域でリーク電流が流れる。よって、リーク電流低減層１３０を貫通すると、ダイポール電位の影響をほぼ受けずにリーク電流が流れてしまうためである。
次に、本実施形態に係る記憶装置の製造方法について説明する。例としてメモリセルアレイレイヤーＭ１の製造方法のフローチャートを図９に示す。
まず、第一層間絶縁膜１００を形成し、その上方にワード線電極１１０を形成する（Ｓ１）。例えば、第一層間絶縁膜１００にリソグラフィー法により、所定のマスクパターンを形成し、ＲＩＥ（Reactive Ion Etching）法によりエッチング加工する。そして、ワード線電極１１０材料を成膜したのち、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化することにより行う。
次に、第一の抵抗変化層１２０を成膜する（Ｓ２）。成膜方法は例えば、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法等による。
第一の抵抗変化層１２０上に、金属酸化物ＭＯｘを成膜する（Ｓ３）。成膜方法は、例えば、低圧ＣＶＤ法やＡＬＤ法等を用いて成膜する。典型的には１ｎｍ以下成膜をする。特に、金属酸化物ＭＯｘの膜厚が１ＭＬ(Molecular Layer）以下、の場合は、金属酸化物ＭＯｘは膜として存在せずに第一の抵抗変化層１２０とリーク電流低減層１３０との界面にダイポールが形成されると考えられる。
また、仮に金属酸化物ＭＯｘの膜厚が数ＭＬあったとしても、その後の製造工程において、金属酸化物ＭＯｘが拡散し、金属酸化物ＭＯｘは膜として存在しなくなる場合がある。この場合も、金属酸化物ＭＯｘは膜として存在せずにダイポールが形成されると考えられる。
さらに、１ＭＬ以下の場合も数ＭＬ以上何れの場合も後の工程の拡散により、上記の金属酸化物ＭＯｘは、第一の抵抗変化層１２０におけるリーク電流低減層１３０との境界領域、及びリーク電流低減層１３０における第一の抵抗変化層１２０との境界領域１７０に存在することになる
次に、リーク電流低減層１３０、第二の抵抗変化層１４０、金属イオン源層１５０を成膜する（Ｓ４）。成膜方法は例えば、ＰＶＤ（Physical Vapor Deposition）、ＣＶＤ法やＡＬＤ法等による。
金属イオン源層１５０上に所定のマスク材を積層する。該マスク材上にリソグラフィー法により所定のマスクパターンを形成し、ＲＩＥ（Reactive Ion Etching）法等により、金属イオン源層１５０、第二の抵抗変化層１４０、リーク電流低減層１３０、第一の抵抗変化層１２０をエッチング加工する（Ｓ５）。
その後、第二の層間絶縁膜１１５を形成する（Ｓ６）。その後、ＣＭＰ（Chemical Mechanical Polishing）法により、平坦化を行う。
以降は、一般的なクロスポイント型メモリの製造方法を用いて、各種配線層や回路素子を形成する。このようにして、本実施形態の記憶装置５が製造される。
記憶装置５においては、第一の抵抗変化層１２０におけるリーク電流低減層１３０との境界領域、及びリーク電流低減層１３０における第一の抵抗変化層１２０との境界領域１７０に、金属酸化物ＭＯｘを備える。これにより、ダイポールが生じ、ビット線とワード線間に電圧が印加された時のリーク電流を低減することが可能となる。
このように、第１実施形態では、リーク電流ひいては消費電流が少ない記憶装置５が提供される。
以下、変形例等について説明する。
上記の説明は、メモリセルアレイレイヤーＭ１を例に説明を行ったが、他のメモリセルアレイレイヤーＭにおいても、同様に成り立つ。
奇数番目のメモリセルアレイレイヤー、即ちメモリセルアレイレイヤーＭ１，Ｍ３，Ｍ５・・・は図４で説明した構造を用いれば良い。偶数番目のメモリセルアレイレイヤー、即ちメモリセルアレイレイヤーＭ２，Ｍ４，Ｍ６・・・は図４で説明した構造を逆さにした構造を用いる。即ち、基板側から、ビット線電極１６０、金属イオン源層１５０、第二の抵抗変化層１４０、リーク電流低減層１３０、第一の抵抗変化層１２０、ワード線電極１１０の順に形成すれば良い。
上記の説明において、非選択ワード線ＷＬ及び非選択ビット線ＢＬにVset/2を印加した場合を説明したが、Vset電圧を超えない範囲で、Vset/2より小さくても大きくても構わない。また、非選択ワード線ＷＬ及び非選択ビット線ＢＬの電位が異なっていても構わない。
上記の説明はクロスポイント型メモリを例に説明をしたが、ワード線電極と絶縁膜を積層し、その積層体にメモリホールを形成し、メモリホール内部にメモリセルを形成する記憶装置にも適用可能である。すなわち、ビット線ＢＬが基板５５に平行なクロスポイント型メモリに限られず、ビット線ＢＬが基板５５に垂直な記憶装置にも適用可能である。
本発明のいくつかの実施形々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とのその均等の範囲に含まれる。
５…記憶装置
１０…メモリセルアレイ
１５…ロウデコーダ
２０…カラムデコーダ
２５…コマンド・インターフェース回路
３０…データ入出力バッファ
３５…ステートマシン
４０…アドレスバッファ
４５…パルスジェネレータ
５０…コントローラ
７０…可変抵抗素子
１００…第一層間絶縁膜
１１０…ワード線電極
１１５…第二層間絶縁膜
１２０…第一の抵抗変化層
１３０…リーク電流低減層
１４０…第二の抵抗変化層
１５０…金属イオン源層
１６０…ビット線電極
１７０…境界領域

Claims (8)

  1. 第一電極と、
    前記第一電極の一部と対向した第二電極と、
    前記第一電極と前記第二電極の間に配置された第一の抵抗変化層と、
    前記第一電極と前記第一の抵抗変化層の間に配置され、前記第一の抵抗変化層に接したリーク電流低減層と、
    前記第一電極と前記リーク電流低減層の間に配置された第二の抵抗変化層と、
    前記第一電極と前記第二の抵抗変化層の間に配置された金属イオン源層と、
    を備え、
    前記第一の抵抗変化層における前記リーク電流低減層との境界領域、又は前記リーク電流低減層における前記第一の抵抗変化層との境界領域の少なくとも何れか一方の領域に金属酸化物を含む、
    記憶装置。
  2. 前記金属酸化物の酸素原子の密度は、前記第一の抵抗変化層と前記リーク電流低減層の酸素原子の密度より高く、
    前記第一の抵抗変化層の酸素原子の密度は、前記リーク電流低減層の酸素原子の密度より高い、
    請求項１記載の記憶装置。
  3. 前記第一の抵抗変化層及び前記第二の抵抗変化層は、前記金属イオン源層から拡散した金属による金属フィラメントを備え、
    前記金属フィラメントは、前記第一電極及び前記第二電極の間に印加される電圧に応じて伸長又は収縮する、
    請求項１又は２記載の記憶装置。
  4. 前記金属フィラメントは、メモリ素子を低抵抗化させるセット動作に必要なセット電圧の半分の電圧が印加時においても、前記リーク電流低減層より前記第一電極の側でのみ形成されている、
    請求項３の記憶装置。
  5. 前記第一の抵抗変化層は、酸化シリコンを用いており、
    前記リーク電流低減層は、シリコン、ハフニウム、ジルコニウムの少なくとも何れか１つと窒素を含んでおり、
    前記金属酸化物は、アルミニウム、チタン、タンタル、ハフニウム、ジルコニウム、マグネシウム、スカンジウムの少なくとも何れか１つの金属元素の酸化物を用いている、
    請求項１〜４何れか一項記載の記憶装置。
  6. 前記第一の抵抗変化層は、ハフニウムと酸素を含んでおり、
    前記リーク電流低減層は、窒化ハフニウムアルミニウム、酸窒化ハフニウム、窒化ハフニウム、ハフニウムシリケート、酸窒化ジルコニウム、窒化ジルコニウム、酸化シリコン、酸窒化シリコン、窒化シリコンの少なくとも何れか１つを用いており、
    前記金属酸化物は、アルミニウム、チタンの少なくとも何れか１つの金属元素の酸化物を用いている
    請求項１〜４何れか一項記載の記憶装置。
  7. 前記第一の抵抗変化層は、ジルコニウムと酸素を含んでおり、
    前記リーク電流低減層は、窒化ハフニウムアルミニウム、酸窒化ハフニウム、窒化ハフニウム、ハフニウムシリケート、酸窒化ジルコニウム、窒化ジルコニウム、酸化シリコン、酸窒化シリコン、窒化シリコンの少なくとも何れか１つを用いており、
    前記金属酸化物は、アルミニウム、チタンの少なくとも何れか１つの金属元素の酸化物を用いている
    請求項１〜４何れか一項記載の記憶装置。
  8. 前記金属イオン源層は銅、銀またはそれらを含む化合物を含んでいる
    請求項１〜７何れか一項記載の記憶装置。
JP2014202635A 2014-09-30 2014-09-30 記憶装置 Pending JP2016072534A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014202635A JP2016072534A (ja) 2014-09-30 2014-09-30 記憶装置
US14/626,266 US20160093800A1 (en) 2014-09-30 2015-02-19 Memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014202635A JP2016072534A (ja) 2014-09-30 2014-09-30 記憶装置

Publications (1)

Publication Number Publication Date
JP2016072534A true JP2016072534A (ja) 2016-05-09

Family

ID=55585383

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014202635A Pending JP2016072534A (ja) 2014-09-30 2014-09-30 記憶装置

Country Status (2)

Country Link
US (1) US20160093800A1 (ja)
JP (1) JP2016072534A (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6749021B2 (ja) * 2015-05-15 2020-09-02 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
WO2017106317A1 (en) * 2015-12-14 2017-06-22 Shih-Yuan Wang Resistive random-access memory with protected switching layer
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
KR102620562B1 (ko) * 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
JP6602279B2 (ja) * 2016-09-20 2019-11-06 株式会社東芝 メムキャパシタ、ニューロ素子およびニューラルネットワーク装置
WO2020180247A1 (en) * 2019-03-05 2020-09-10 Singapore University Of Technology And Design Physically transient resistive switching memory with ultralow power consumption

Also Published As

Publication number Publication date
US20160093800A1 (en) 2016-03-31

Similar Documents

Publication Publication Date Title
US8125817B2 (en) Nonvolatile storage device and method for writing into the same
KR101652826B1 (ko) 반도체 소자 및 그 구동 방법
US9208873B2 (en) Non-volatile storage system biasing conditions for standby and first read
JP2016072534A (ja) 記憶装置
TWI575517B (zh) 包含可變阻抗元件的非揮發性半導體記憶裝置
US10446749B1 (en) Memory device
JP2016167332A (ja) 記憶装置
US9691473B2 (en) Adaptive operation of 3D memory
JP6195927B2 (ja) 抵抗性メモリデバイス
JP2014039007A (ja) 半導体記憶装置及びその製造方法
CN107615482B (zh) 存储设备和存储系统
US20150325303A1 (en) Semiconductor memory device
US9368721B1 (en) Diamond like carbon (DLC) as a thermal sink in a selector stack for non-volatile memory application
JP2015018591A (ja) 不揮発性半導体記憶装置
JP2011066313A (ja) 不揮発性半導体装置
JP2015141726A (ja) 半導体記憶装置
KR20210087868A (ko) 3차원 저항성 메모리 장치
JP2024509667A (ja) ２ビット磁気抵抗ランダム・アクセス・メモリ・デバイス・アーキテクチャ
JP2020136396A (ja) 半導体記憶装置
TWI644422B (zh) 半導體記憶裝置
US20220399400A1 (en) Nonvolatile semiconductor memory device
JP2022504654A (ja) ３次元メモリアレイ
US9379163B1 (en) Variable resistance memory device
JP2011035202A (ja) 半導体記憶装置
US11152037B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20170821