JP6602279B2 - メムキャパシタ、ニューロ素子およびニューラルネットワーク装置 - Google Patents
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Description
まず、第1実施形態にかかるメムキャパシタ、ニューロ素子およびニューラルネットワーク装置について、図面を参照して詳細に説明する。図1は、第1実施形態にかかるニューラルネットワーク装置の概略構成例を示すブロック図である。図1に示すように、ニューラルネットワーク装置1は、処理部2と、信号入力部3と、信号出力部4とを備える。信号入力部3は、画像処理などにおいて発生する処理対象の電気信号を処理部2に入力する。信号出力部4は、処理部2で処理された電気信号を出力する。
つぎに、第2実施形態にかかるメムキャパシタ、ニューロ素子およびニューラルネットワーク装置について、図面を参照して詳細に説明する。第2実施形態では、第1実施形態における上部電極121の他の例について説明する。
第3実施形態では、第1実施形態における上部電極121のさらに他の例について説明する。図28は、第3実施形態にかかるメムキャパシタを上方から見た際の上部電極のレイアウト例を示す上視図である。
第4実施形態では、第1実施形態における第1誘電体層124(図5参照)上に配置された可変抵抗部122の他のレイアウト例について、例を挙げて説明する。
第5実施形態では、第1実施形態において図3に示したニューロ素子10の他の例について、図面を参照して説明する。図31は、第5実施形態にかかるニューロ素子の概略構成例を示す図である。図31に示すように、第5実施形態にかかるニューロ素子50は、図3に示したニューロ素子10と同様の構成において、閾値関数器13がMOSFET(metal-oxide-semiconductor field-effect transistor)53で構成されている。このような構成によっても、第1実施形態と同様に、画像処理などにおいて発生する処理対象の電気信号をニューロ素子50を備えた処理部2で処理することが可能である。
第6実施形態では、第1実施形態において図3に示したニューロ素子10のさらに他の例について、図面を参照して説明する。図32は、第6実施形態にかかるニューロ素子の概略構成例を示す図である。図32に示すように、第6実施形態にかかるニューロ素子60は、図3に示したニューロ素子10と同様の構成において、シナプス素子111〜11N、積算器12および閾値関数器13が全て、メムキャパシタ611〜61N、62および63で構成されている。個々のメムキャパシタ611〜61N、62および63は、上述した実施形態にかかるメムキャパシタ11等と同様であってよい。
Claims (16)
- 半導体基板上に設けられた下部電極と、
前記下部電極上に設けられた第1誘電体層と、
前記第1誘電体層上に互いに離間して設けられた複数の可変抵抗部と、
前記第1誘電体層上であって前記複数の可変抵抗部の間に設けられた第2誘電体層と、
前記複数の可変抵抗部および前記第2誘電体層上に設けられた上部電極と、
を備え、
各可変抵抗部は、前記上部電極を構成する金属原子の前記可変抵抗部内部への拡散を許容する材料で構成されている
メムキャパシタ。 - 前記第2誘電体層は、前記上部電極を構成する金属原子の前記第2誘電体層内部への拡散を防止する材料で構成されている請求項1に記載のメムキャパシタ。
- 前記上部電極は、前記複数の可変抵抗部それぞれに分割して設けられている請求項1に記載のメムキャパシタ。
- 前記複数の可変抵抗部は、それぞれ少なくとも1つの可変抵抗部を含む2つ以上のグループに分けられ、
前記上部電極は、前記2つ以上のグループそれぞれに分割して設けられている
請求項1に記載のメムキャパシタ。 - 前記複数の可変抵抗部は、
第1可変抵抗部と、
前記第1可変抵抗部を中心とした円周上に等間隔に配置された複数の第2可変抵抗部と
を含む請求項1に記載のメムキャパシタ。 - 前記複数の可変抵抗部は、
第1可変抵抗部と、
前記第1可変抵抗部の中心から所定の距離を保つように互いに等間隔で配置された複数の第2可変抵抗部と
を含む請求項1に記載のメムキャパシタ。 - 請求項1に記載のメムキャパシタと、
前記メムキャパシタに接続された閾値関数器と、
を備えるニューロ素子。 - 前記メムキャパシタにおいて、
前記複数の可変抵抗部それぞれは、入力信号に対する荷重を保持するシナプス素子の一部であり、
前記第1誘電体層は、前記複数の可変抵抗部それぞれが持つ荷重で変調された入力信号を積和演算する積算器の一部である
請求項7に記載のニューロ素子。 - 前記閾値関数器は、前記メムキャパシタと同一構造を有する請求項7に記載のニューロ素子。
- 複数のワード線と、
複数のワード線に対して上下に離間して交差する複数のビット線と、
前記複数のワード線と前記複数のビット線とが近接する箇所それぞれに接続された請求項1に記載のメムキャパシタと、
を備えるニューラルネットワーク装置。 - 前記第1誘電体層は、前記上部電極を構成する金属原子の前記第1誘電体層内部への拡散を防止する材料で構成される、
請求項1に記載のメムキャパシタ。 - 前記第1誘電体層は、アルミニウム、シリコン、チタニウム、タングステン、タンタル、マグネシウム、または、ハフニウム、である材料の酸化膜、窒化膜、または、酸窒化膜である、
請求項1に記載のメムキャパシタ。 - 前記上部電極は、銀、ニッケル、コバルト、アルミニウム、チタニウム、または、銀、ニッケル、コバルト、アルミニウム、および、チタニウムのうち2つ以上を含む合金である、
請求項1に記載のメムキャパシタ。 - 前記下部電極は、金属、合金、および、ドーパントの少なくともいずれかが添加された半導電性材料である、
請求項1に記載のメムキャパシタ。 - 前記第2誘電体層は、酸化シリコン、または、窒化シリコンである、
請求項1に記載のメムキャパシタ。 - 前記複数の可変抵抗部それぞれは、シリコン、アモルファスシリコン、シリコンゲルマニウム、ゲルマニウム、または、化合物半導体である、
請求項1に記載のメムキャパシタ。
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