JP2018049887A - メムキャパシタ、ニューロ素子およびニューラルネットワーク装置 - Google Patents

メムキャパシタ、ニューロ素子およびニューラルネットワーク装置 Download PDF

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Abstract

【課題】長期信頼性を実現するニューラルネットワーク装置を提供する。【解決手段】メムキャパシタ１１は、下部電極１２５と、下部電極１２５上に設けられた第１誘電体層１２４と、第１誘電体層１２４上に互いに離間して設けられた複数の可変抵抗部１２２と、第１誘電体層１２４上であって複数の可変抵抗部１２２の間に設けられた第２誘電体層１２３と、複数の可変抵抗部１２２および第２誘電体層１２３上に設けられた上部電極１２１と、を備える。各可変抵抗部１２２は、上部電極１２１を構成する金属原子の可変抵抗部１２２内部への拡散を許容する材料で構成され、第２誘電体層１２３は、上部電極１２１を構成する金属原子の第２誘電体層１２３内部への拡散を防止する材料で構成される。【選択図】図５

Description

本発明の実施形態は、メムキャパシタ、ニューロ素子およびニューラルネットワーク装置に関する。
半導体デバイスおよびプロセス技術の進展に牽引されて集積回路（ＬＳＩ）技術が発展し、高集積なメモリおよび高機能な論理集積回路が開発されている。一般的に用いられる論理回路では、２値の信号すなわちデジタル表現により演算が実行されており、単純な数値計算に対しては非常に高速な演算が可能である。しかしながら、パターン認識や画像の処理といった演算には膨大な時間が必要になる。そこで近年では、従来型のＬＳＩ演算処理では不得意であるが、むしろ人間などの動物の方が得意とする情報処理を実行するデバイスとして、動物の脳における情報処理方法を模倣したコンピュータである、ニューラルネットワーク装置が注目されている。
特開２００４−３０６２４号公報 特開２０１０−５２９５８０号公報
以下の実施形態では、ニューラルネットワーク装置の長期信頼性を実現することが可能なメムキャパシタ、ニューロ素子およびニューラルネットワーク装置を提供することを目的とする。
実施形態にかかるメムキャパシタは、半導体基板上に設けられた下部電極と、前記下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に互いに離間して設けられた複数の可変抵抗部と、前記第１誘電体層上であって前記複数の可変抵抗部の間に設けられた第２誘電体層と、前記複数の可変抵抗部および前記第２誘電体層上に設けられた上部電極と、を備え、各可変抵抗部は、前記上部電極を構成する金属原子の前記可変抵抗部内部への拡散を許容する材料で構成されている。
図１は、第１実施形態にかかるニューラルネットワーク装置の概略構成例を示すブロック図である。 図２は、第１実施形態にかかる処理部の一例を示す模式図である。 図３は、第１実施形態にかかるニューロ素子の概略構成例を示すブロック図である。 図４は、図３に示すニューロ素子の等価回路の一例を示す図である。 図５は、第１実施形態にかかるメムキャパシタの概略構成例を示す断面図である。 図６は、図５におけるＡ−Ａ断面を示す図である。 図７は、図３に示すニューロ素子の等価回路の他の例を示す図である。 図８は、図５に示すメムキャパシタの上部電極および下部電極間にある一定以上の電位差を与えた後の断面構造の一例を示す図である。 図９は、第１実施形態におけるシミュレーションに用いたニューロ素子におけるメムキャパシタの概略構成例を示す等価回路図である。 図１０は、第１実施形態におけるシミュレーションに用いたニューロ素子の概略構成例を示す等価回路図である。 図１１は、第１実施形態におけるシミュレーションで用いた電圧Ｖ１の電圧波形図である。 図１２は、第１実施形態におけるシミュレーションで用いた電圧Ｖ２の電圧波形図である。 図１３は、図９に示す状態にあるニューロ素子の閾値関数器から出力される電圧波形の一例を示す図である。 図１４は、第１実施形態における演算動作を実行した後のメムキャパシタの状態を説明するための図であり、１回目の演算動作を実行した後のメムキャパシタの状態を示す図である。 図１５は、図１４に示す状態にあるニューロ素子のインバータ回路から出力される電圧波形の一例を示す図である。 図１６は、第１実施形態における演算動作を実行した後のメムキャパシタの状態を説明するための図であり、２回目の演算動作を実行した後のメムキャパシタの状態を示す図である。 図１７は、図１６に示す状態にあるニューロ素子のインバータ回路から出力される電圧波形の一例を示す図である。 図１８は、第１実施形態における演算動作を実行した後のメムキャパシタの状態を説明するための図であり、３回目の演算動作を実行した後のメムキャパシタの状態を示す図である。 図１９は、図１８に示す状態にあるニューロ素子のインバータ回路から出力される電圧波形の一例を示す図である。 図２０は、第１実施形態における演算動作を実行した後のメムキャパシタの状態を説明するための図であり、４回目の演算動作を実行した後のメムキャパシタの状態を示す図である。 図２１は、図２０に示す状態にあるニューロ素子のインバータ回路から出力される電圧波形の一例を示す図である。 図２２は、第１実施形態にかかるメムキャパシタの製造工程を示す模式断面図である（その１）。 図２３は、第１実施形態にかかるメムキャパシタの製造工程を示す模式断面図である（その２）。 図２４は、第１実施形態にかかるメムキャパシタの製造工程を示す模式断面図である（その３）。 図２５は、第１実施形態にかかるメムキャパシタの製造工程を示す模式断面図である（その４）。 図２６は、第２実施形態にかかるメムキャパシタの概略構成例を示す模式断面図である。 図２７は、図２６に示すメムキャパシタを上方から見た際の上部電極のレイアウト例を示す上視図である。 図２８は、第３実施形態にかかるメムキャパシタを上方から見た際の上部電極のレイアウト例を示す上視図である。 図２９は、第４実施形態にかかる可変抵抗部の第１レイアウト例を示すレイアウト図である。 図３０は、第４実施形態にかかる可変抵抗部の第２レイアウト例を示すレイアウト図である。 図３１は、第５実施形態にかかるニューロ素子の概略構成例を示す図である。 図３２は、第６実施形態にかかるニューロ素子の概略構成例を示す図である。
以下、添付図面を参照しながら、例示する実施形態にかかるメムキャパシタ、ニューロ素子およびニューラルネットワーク装置を詳細に説明する。
ニューラルネットワークでは、ニューロン（以下、ニューロ素子とも称する）と呼ばれる最小単位で情報処理が実行される。各ニューロンはシナプスを備えており、いわゆる積和演算機能と閾値処理機能とを実現する。積和演算機能では、ニューロンは、複数の入力信号を受け付け、受け付けた入力信号をシナプスにて積算することで変調し、変調後の信号を足し算する。閾値処理機能では、ニューロンは、積和演算結果を閾値処理する。
ニューラルネットワーク装置では、最終的な出力を送出する段が出力層と称され、入力と出力（出力層）との間の段が中間層と称される。入力と出力とは、各ニューロユニットで複数の演算が行われる積算において、入力に対して積算する係数（荷重）を最適に設定することで関連付けられる。この荷重を最適に設定するための演算は学習と呼ばれる。
このように、ニューラルネットワーク装置では特に非常に多くの積算を行う必要があることから、その演算時間は入力数の増加に対して爆発的に増加する。しかも、中間層が３段以上の場合には演算数がさらに多くなるため、演算時間の増加が助長される。演算時間の増加を抑制する方法としては、積算、和算、閾値処理などの単純な演算をアナログ演算とする方法が考えられる。
単純な演算をアナログ演算としたニューラルネットワーク装置としては、入力される荷重電圧に応じて荷重が変化するシナプスとしての積算器を有するニューロ素子を備えたニューラルネットワーク装置を例示することができる。以下、このニューラルネットワーク装置を第１例とする。第１例において、シナプスとして機能する素子は、たとえば２つの電極の間に２つに分離して配置された可変抵抗材料による相変化素子と、その間に配置された誘電材料とで構成される。
また、単純な演算をアナログ演算とした他のニューラルネットワーク装置としては、複数の抵抗状態を有する相変化メモリ構造を実現するために、積算器が荷重電圧の印加により結晶状態を変化させる抵抗変化材料で構成されたニューラルネットワーク装置を例示することができる。このニューラルネットワーク装置を第２例とする。第２例において、積算器は、一方の電極に荷重電圧が印加される強誘電体キャパシタを備えており、強誘電体キャパシタの他方の電極の電位に応じて荷重が決定される。
以上で例示した２つのニューラルネットワーク装置は、抵抗変化膜および誘電膜のシナプス素子を用いることにより、ハードウェアで演算を実行できるように構成されている。しかしながら、第１例にかかるニューラルネットワーク装置で用いられる積算器は、強誘電体による相変化メモリ（ＦｅＲＡＭ）を応用した構成であるため、ＦｅＲＡＭと同様に以下のような課題を有している。すなわち、第１の課題とは、誘電膜の分極を変化させて荷重の変更を行うため、動作が遅いという点である。第２の課題とは、学習時に荷重を微小変更するために膨大な回数の演算を行なうので、誘電膜の書き換え回数を実用に耐えられる程度に実現することが難しいという点である。
また、上述の第１例および第２例にかかるニューラルネットワーク装置では、複数の荷重を制御性良く設定することが困難であるという課題も存在する。たとえば積算器の相変化素子においては、分極と印加電圧との関係にヒステリシスが存在するため、入力に対して線形に分極を制御することが困難である。そのため、従来のニューラルネットワーク装置においては、積算する係数（荷重）の階調数が限られていた。
また、第２例にかかるニューラルネットワーク装置の学習動作方法では、荷重を微小変更したり適切値に変更したりする際に荷重の変更範囲が限られているため、学習の収束に必要なネットワークの規模が大きくなる傾向があるという課題も存在する。
そこで、以下の実施形態では、ニューラルネットワーク装置の長期信頼性を実現して実用化を図るために、改良された積算器として、シナプス素子としての機能も備えたメムキャパシタを提案する。従来では積算器の演算速度が不十分であったことに加え、ニューラルネットワーク装置を構成する素子の中で積算器の素子数が最も多いことから、積算器の性能を向上させることはニューラルネットワーク装置の性能向上に最も寄与すると考えられる。
また、以下の実施形態では、不揮発の多値メモリ技術を積算器に応用することにより、複数の荷重を加えることと積算器の動作速度の向上とを併せて実現する。強誘電体メモリや相変化メモリは、２値以上のデータを記憶することができ、且つ書き込み時間が共に１００ｎｓｅｃ以下である。そのため、これらの多値メモリを積算器に応用することで、従来の積算器に比べて大幅に荷重変調の速度を向上させることが可能になるとも考えられる。
第１実施形態
まず、第１実施形態にかかるメムキャパシタ、ニューロ素子およびニューラルネットワーク装置について、図面を参照して詳細に説明する。図１は、第１実施形態にかかるニューラルネットワーク装置の概略構成例を示すブロック図である。図１に示すように、ニューラルネットワーク装置１は、処理部２と、信号入力部３と、信号出力部４とを備える。信号入力部３は、画像処理などにおいて発生する処理対象の電気信号を処理部２に入力する。信号出力部４は、処理部２で処理された電気信号を出力する。
処理部２は、入力された電気信号に対して演算処理を実行する。図２に、第１実施形態にかかる処理部の一例を示す。図２に示すように、処理部２は、複数のワード線ＷＬと、複数のワード線ＷＬに対して上下に離間して交差する複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとが近接する箇所（以下、クロスポイントという）それぞれに接続されたシナプス素子１１と、各ビット線ＢＬ＃１〜ＢＬ＃Ｋに接続された積算器１２および閾値関数器１３とを備える。この構成において、１つビット線ＢＬに接続された複数のシナプス素子１１１〜１１Ｎ、積算器１２および閾値関数器１３は、１つのニューロ素子１０を構成する。
各ニューロ素子１０は、入力信号に応じて自己の静電容量を変更することが可能な半導体装置であり、静電容量を変化させることで、入力信号に対する演算処理を実行する。図３に、第１実施形態にかかるニューロ素子１０の概略構成例を示す。また、図４に、図３に示すニューロ素子１０の等価回路の一例を示す。
図３に示すように、１つのニューロ素子１０は、複数のシナプス素子１１１〜１１Ｎ（Ｎは２以上の整数）と、積算器１２と、閾値関数器１３とを備える。各シナプス素子１１１〜１１Ｎは、入力信号に応じて自己の静電容量を多段階で変更することが可能なメムキャパシタ１１で構成される。そのため、図４に示すように、各シナプス素子１１１〜１１Ｎは、たとえば可変抵抗素子Ｒ１〜ＲＮと見なすこともできる。Ｒ１〜ＲＮは抵抗体であり、かつ、静電容量を備えるためである。また、積算器１２は、たとえばキャパシタで構成される。さらに、閾値関数器１３は、たとえばｐＭＯＳ（Metal-Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタとを備えるインバータ（ＮＯＴ）回路で構成される。
ここで図５に、各シナプス素子１１１〜１１Ｎを構成するメムキャパシタ１１の概略構成例を示す。また、図６に、図５におけるＡ−Ａ断面を示す。図５に示すように、メムキャパシタ１１は、上部電極１２１と、下部電極１２５と、第１誘電体層１２４と、第２誘電体層１２３と、可変抵抗部１２２とを備える。
上部電極１２１は電気信号が入力される側に配置された電極であり、下部電極１２５は電気信号を出力する側に配置された電極である。上部電極１２１および下部電極１２５は、互いの主平面が対向するように配置される。上部電極１２１は、下部電極１２５、第１誘電体層１２４、第２誘電体層１２３および可変抵抗部１２２の材料よりもイオン化しやすい金属または合金を材料として構成することができる。このような材料としては、銀（Ａｇ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、銅（Ｃｕ）、あるいはこれらの合金などを例示することができる。一方、下部電極１２５は、たとえば金属や合金やドーパントが添加された半導電性材料など、導電性を有する種々の材料を用いて構成することができる。
第１誘電体層１２４は、メムキャパシタ１１における主要な電荷蓄積部であり、上部電極１２１と下部電極１２５との間であって下部電極１２５側に配置される。この第１誘電体層１２４の材料には、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、チタニウム（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）などの酸化膜あるいは窒化膜あるいは酸窒化膜を用いることができる。
上部電極１２１と第１誘電体層１２４との間には、複数の可変抵抗部１２２と、第２誘電体層１２３とが設けられる。図５および図６に示すように、複数の可変抵抗部１２２は、各シナプス素子１１１〜１１Ｎに対する電気信号の入力履歴に基づいて第１誘電体層１２４が形成するキャパシタの静電容量を見かけ上変化させる層であり、上部電極１２１の主平面（下部電極１２５に対向する面）に沿って離間して配置される。１つのメムキャパシタ１１に含まれる複数の可変抵抗部１２２は、図４における可変抵抗素子Ｒ１〜ＲＮのいずれか１つに対応する。なお、図６には、３行３列に配列された可変抵抗部１２２が例示されているが、この構成に限定されるものではない。
また、各可変抵抗部１２２は、対向する２面（これを上下面とする）が上部電極１２１および第１誘電体層１２４と接触する柱状の部材で構成されている。上部電極１２１と第１誘電体層１２４との間における可変抵抗部１２２以外の空間には、第２誘電体層１２３が設けられている。可変抵抗部１２２は、たとえばシリコン（Ｓｉ）、アモルファスシリコン（α−Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、化合物半導体などを材料として形成することができる。一方、第２誘電体層１２３は、たとえば酸化シリコン（ＳｉＯｘ）や窒化シリコン（ＳｉＮ）などを材料として形成することができる。
以上のような構成において、可変抵抗部１２２は、上部電極１２１を構成する金属元素の内部への拡散を許容する。一方、第２誘電体層１２３は、上部電極１２１を構成する金属元素の内部への拡散を防止する。そこで、第２誘電体層１２３およびこれを挟む部分の上部電極１２１、第１誘電体層１２４および下部電極１２５よりなる構造を書き込みに対して静電容量を変化させない第１キャパシタ１４とし、可変抵抗部１２２およびこれを挟む部分の上部電極１２１、第１誘電体層１２４および下部電極１２５よりなる構造を書き込みに応じて静電容量を変化させる第２キャパシタ１５とすると、図４に示したニューロ素子１０の等価回路は、図７に示すような、それぞれシナプス素子１１１〜１１Ｎに対応する可変キャパシタ１５１〜１５Ｎと、積算器１２と、閾値関数器１３とを備えた等価回路に置き換えることができる。
図８は、上部電極１２１および下部電極１２５間にある一定以上の電位差（書込み電圧）を与えた後のメムキャパシタ１１の一例を示す図である。図８に示すように、上部電極１２１および下部電極１２５間にある一定以上の電位差を与えると、上部電極１２１の金属原子が可変抵抗部１２２内へドリフトし、これにより、可変抵抗部１２２の内部に上部電極１２１から第１誘電体層１２４に向かって伸びた導電性のフィラメント１２６が形成される。その結果、この部分に相当する第２キャパシタ１５の静電容量が増加する。一方、第２誘電体層１２３内へは上部電極１２１の金属原子がドリフトしないため、第２誘電体層１２３内にはフィラメントが形成されず、第２誘電体層１２３が構成する第１キャパシタ１４の静電容量は変化しない。
なお、第１誘電体層１２４は、上部電極１２１を構成する金属元素のストッパとしての役割を果たすため、上部電極１２１を構成する金属元素の内部への拡散を防止する材料で構成される。ただし、可変抵抗部１２２と第１誘電体層１２４との間に金属元素の拡散を停止させるストッパ層を設けた場合には、第１誘電体層１２４には種々の誘電体材料を用いることができる。
第１実施形態において、可変抵抗部１２２内のフィラメント１２６の形成は、確率的に発生する事象であって、全ての可変抵抗部１２２にフィラメント１２６が形成されるとは限られるものではない。言い換えると、上部電極１２１および下部電極１２５間にある一定以上の電位差を与えることでいずれの可変抵抗部１２２内にフィラメント１２６が形成されるかは、決定されていない。たとえば図８に示す例では、可変抵抗部１２２ａおよび１２２ｃ内部にはそれぞれフィラメント１２６が形成されているが、可変抵抗部１２２ｂ内部にはフィラメントが形成されていない。
ただし、上部電極１２１および下部電極１２５間に与える電位差の大きさや印加時間やパルス波形等を制御（以下、単に電位差を制御という）することで、概ねいくつの可変抵抗部１２２内にフィラメント１２６が形成されるかを統計的に制御することは可能である。たとえば上部電極１２１および下部電極１２５間に与える電位差を比較的大きな電位差とすれば、より多くの可変抵抗部１２２内にフィラメント１２６が形成されるが、上部電極１２１および下部電極１２５間に与える電位差を比較的小さな電位差とした場合には、内部にフィラメント１２６が形成される可変抵抗部１２２の数は減少する。
そこで第１実施形態では、上部電極１２１および下部電極１２５間に与える電位差を制御することで、メムキャパシタ１１の（図４参照）の静電容量を多段階で変化させる。言い換えれば、上部電極１２１および下部電極１２５間に与える電位差の大きさを制御することで、可変キャパシタ１５１〜１５Ｎそれぞれの荷重ｗ０〜ｗＮを変化させて、多値のメムキャパシタ１１、すなわちシナプス素子１１１〜１１Ｎを実現する。
また、可変抵抗部１２２内に形成されたフィラメント１２６は、その後メムキャパシタ１１に対するリセット動作（消去動作ともいう）が実行されない限り、原則としてそのまま可変抵抗部１２２内に残る。これは、各シナプス素子１１１〜１１Ｎに入力された電気信号の履歴がメムキャパシタ１１に保持されることを意味する。そのため、次に入力された電気信号は、先に入力された電気信号の履歴が保持されているメムキャパシタ１１により演算されるとともに、この演算による結果が新たな入力履歴としてメムキャパシタ１１に保持される。したがって、信号出力部４がニューロ素子１０から取り出す信号は、入力履歴に基づいて演算された結果のデータとなる。
つづいて、第１実施形態にかかるニューロ素子１０の動作について、以下に図面を用いて詳細に説明する。
初期状態では、メムキャパシタ１１のシナプス素子１１１〜１１Ｎを構成する可変抵抗部１２２には、フィラメント１２６が形成されていない。その場合、可変抵抗部１２２は、高抵抗状態にある（図５参照）。
書込み動作で、処理部２に信号入力部３から電気信号が入力される。電気信号が入力されると、処理部２では、該当するニューロ素子１０のメムキャパシタ１１における上部電極１２１および下部電極１２５間に、入力された電気信号に応じた電位差が与えられる。たとえば、上部電極１２１には正電位が与えられ、下部電極１２５には負電位またはグランド電位が与えられる。これにより、複数の可変抵抗部１２２におけるいくつかにおいて、上部電極１２１の金属原子が可変抵抗部１２２内部へドリフトし、可変抵抗部１２２内部にフィラメント１２６が形成される（図８参照）。その結果、内部にフィラメント１２６が形成された可変抵抗部１２２が低抵抗状態となり、メムキャパシタ１１全体の静電容量が低抵抗状態となった可変抵抗部１２２の数に応じて変化する。
一方、読出し動作では、該当するニューロ素子１０のメムキャパシタ１１における上部電極１２１および下部電極１２５間に、書込み動作時の電位差よりも小さい電位差が与えられる。この電位差は、上部電極１２１の金属原子が可変抵抗部１２２内へドリフトしない程度の電位差である。この状態で信号出力部４が閾値関数器１３の出力の電圧を読み取ることで、処理部２から演算結果としてのデータが読み出される。
また、リセット動作では、低抵抗状態にあるメムキャパシタ１１もしくは全てのメムキャパシタ１１における上部電極１２１および下部電極１２５間に、書込み動作時の電位差とは逆向きの電位差が与えられる。それにより、可変抵抗部１２２内に存在する金属原子が上部電極１２１へ向けてドリフトし、可変抵抗部１２２内のフィラメント１２６が消失する。
つづいて、第１実施形態にかかるニューロ素子１０の演算動作について、図面を参照して詳細に説明する。上述したように、第１実施形態では、ニューラルネットワークの演算ゲートであるシナプス素子１１１〜１１Ｎがそれぞれ多値のメムキャパシタ１１で構成される。たとえば図７に示したように、閾値関数器１３のゲート入力に対して２つ以上の可変キャパシタ１５１〜１５Ｎが並列に接続されている場合、それぞれの可変キャパシタ１５１〜１５Ｎの入力＃１〜＃Ｎに印加する電圧Ｖを入力値Ｘとし、それぞれの可変キャパシタ１５１〜１５Ｎの静電容量Ｃを荷重ｗ１〜ｗＮとすると、クーロンの法則（Ｑ＝ＣＶ）から、それぞれの可変キャパシタ１５１〜１５Ｎで誘起される電荷値はｗ×Ｘの積となる。また、全ての可変キャパシタ１５１〜１５Ｎから誘起される電荷Ｑを積算（Ｑ＿ｔｏｔａｌ＝ΣＱｉ（ｉは１〜Ｎの整数））すると、電荷Ｑにより生じる閾値関数器１３のゲート電位は、積和演算ΣｗＸで求められる電位となる。このように動作することで、閾値関数として動作する閾値関数器１３からは、可変キャパシタ１５１〜１５Ｎの静電容量（入力履歴）に応じた演算結果が出力される。なお、入出力を反転させない場合、閾値関数器１３の出力段にさらに、バッファとして機能するインバータ回路を追加してもよい。
つづいて、第１実施形態にかかるニューロ素子１０のシミュレーション結果について説明する。なお、以下の説明では、入出力間に並列に接続された４つのシナプス素子１１１〜１１４（以下、シナプス素子群という）を可変キャパシタ１５１／１５２（図７参照）として備えるニューロ素子１０に対するシミュレーション結果を例示する。図９は、本説明のシミュレーションに用いたニューロ素子における各可変キャパシタ、すなわちシナプス素子群の概略構成例を示す等価回路図である。図１０は、本説明のシミュレーションに用いたニューロ素子の概略構成例を示す等価回路図である。
図９に示すように、シミュレーションに用いる可変キャパシタ１５１／１５２としては、たとえば入力に対して４つのシナプス素子１１１〜１１４が並列に接続された回路構成を想定する。また、図１０に示すように、シミュレーションに用いるニューロ素子１０としては、たとえば、それぞれ異なる入力を備え、出力である閾値関数器１３に対して並列に接続された２つの可変キャパシタ１５１および１５２を備える回路構成を想定する。可変キャパシタ１５１および１５２それぞれに対する入力としては、電圧Ｖ１と電圧Ｖ２とを想定する。電圧Ｖ１の電圧波形は、図１１に示す通りであり、電圧Ｖ２の電圧波形は、図１２に示す通りである。図１１と図１２とを比較すると明らかなように、電圧Ｖ１の周波数は、電圧Ｖ２の周波数の２倍とされている。
図１４、図１６、図１８および図２０は、順次、演算動作を実行した後の可変キャパシタ１５１／１５２、すなわちシナプス素子群（シナプス素子１１１〜１１４）の状態を説明するための図である。初期状態の説明には図９を用いる。図１４は、１回目の演算動作を実行した後のシナプス素子群の状態を示し、図１６は、２回目の演算動作を実行した後のシナプス素子群の状態を示し、図１８は、３回目の演算動作を実行した後のシナプス素子群の状態を示し、図２０は、４回目の演算動作を実行した後のシナプス素子群の状態を示している。なお、図９、図１４、図１６、図１８および図２０において、破線で囲まれた可変抵抗素子ＶＲ１を含むシナプス素子は、低抵抗状態（たとえば１メガオーム程度）にあることを示している。一方、図９、図１４、図１８および図２０において、破線で囲まれていない可変抵抗素子ＶＲ１を含むシナプス素子は、高抵抗状態（たとえば１ギガオーム程度）にあることを示している。
また、図１３、図１５、図１７、図１９および図２１は、図９、図１４、図１６、図１８および図２０それぞれの状態でニューロ素子１０の閾値関数器１３から出力される電圧波形の一例を示す図である。図１３は、図９に示す初期状態で閾値関数器１３から出力される電圧波形を示し、図１５は、図１４に示す状態で閾値関数器１３から出力される電圧波形を示し、図１７は、図１６に示す状態で閾値関数器１３から出力される電圧波形を示し、図１９は、図１８に示す状態で閾値関数器１３から出力される電圧波形を示し、図２１は、図２０に示す状態で閾値関数器１３から出力される電圧波形を示している。
まず、図１３に示すように、４つのシナプス素子１１１〜１１４が初期状態（図９参照）のニューロ素子１０に対して、電圧Ｖ１（“０１０１０１０１…”）と電圧Ｖ２（“００１１００１１…”）とを入力した場合、ニューロ素子１０の閾値関数器１３からは、“１１１０１１１０…”の出力Ｖｏｕｔが演算結果として出力される。また、図１４に示すように、電圧Ｖ１および電圧Ｖ２を入力した履歴として、シナプス素子１１１が低抵抗状態となる。
次に、図１５に示すように、４つのシナプス素子１１１〜１１４が図１４の状態にあるニューロ素子１０に対して、電圧Ｖ１（“０１０１０１０１…”）と電圧Ｖ２（“００１１００１１…”）とを入力した場合、ニューロ素子１０の閾値関数器１３からは、“１１００１１００…”の出力Ｖｏｕｔが演算結果として出力される。すなわち、１回目の電圧Ｖ１およびＶ２の入力履歴が静電容量の変化として可変キャパシタ１５１／１５２に保持された結果、ニューロ素子１０から演算結果として出力される出力Ｖｏｕｔが“１１１０１１１０…”から“１１００１１００…”に変化する。また、図１６に示すように、電圧Ｖ１および電圧Ｖ２を入力した履歴として、もう１つのシナプス素子（これをシナプス素子１１２とする）が低抵抗状態となる。
以降、図１８および図２０に示すように、電圧Ｖ１およびＶ２の入力によってシナプス素子１１３および１１４が１つずつ低抵抗状態となる。ただし、図１６から図１８への状態変化および図１８から図２０への状態変化では、ニューロ素子１０から演算結果として出力される出力Ｖｏｕｔの値は変化しない。
つぎに、第１実施形態にかかるニューロ素子１０におけるメムキャパシタ１１の製造方法について、図面を参照して詳細に説明する。図２２〜図２５は、第１実施形態にかかるメムキャパシタの製造工程を示す模式断面図である。
本製造方法では、まず、図２２に示すように、シリコン基板などの半導体基板１２０上に、下部電極１２５と、第１誘電体層１２４と、可変抵抗部１２２へ加工される誘電体層１２２Ａとを順次積層する。下部電極１２５、第１誘電体層１２４および誘電体層１２２Ａの成膜には、たとえばスパッタ法やエピタキシャル成長法などの種々の成膜技術を用いることができる。また、第１誘電体層１２４の成膜では、たとえば下地層として１０ｎｍ（ナノメートル）のＴｉＮ膜をスパッタ法などで成膜し、その上にＡｌ、Ｓｉ、Ｔｉ、ＷおよびＴａの誘電膜層を膜厚５ｎｍで順次成膜し、さらにその上に別の材料を積層する工程が用いられてもよい。
つづいて、図２３に示すように、誘電体層１２２Ａ上に可変抵抗部１２２と同じパターンのマスク膜Ｍ１を形成し、このマスク膜Ｍ１をマスクとして用いつつ誘電体層１２２Ａをパターニングすることで、誘電体層１２２Ａを可変抵抗部１２２に加工する。なお、誘電体層１２２Ａから可変抵抗部１２２へのパターニングには、たとえばＤｅｅｐ ＲＩＥ（反応性イオンエッチング）などのエッチング技術を用いることができる。また、マスク膜Ｍ１としては、レジスト膜やシリコン酸化膜など、誘電体層１２２Ａとのエッチング選択比をとることが可能な膜であれば種々の膜を用いることができる。
つづいて、図２４に示すように、上面に可変抵抗部１２２が設けられた第１誘電体層１２４上に、可変抵抗部１２２間が埋没する程度に、第２誘電体層１２３へ加工される誘電体層１２３Ａを成膜する。なお、誘電体層１２３Ａの成膜には、たとえばスパッタ法などを用いることができる。
つづいて、図２５に示すように、可変抵抗部１２２の上面より上の余分な誘電体層１２３Ａを除去する。この除去工程には、マスク膜Ｍ１を除去することで余分な誘電体層１２３Ａを除去する、いわゆるリフトオフ法を用いることが可能である。ただし、これに限定されず、ＣＭＰ（Chemical Mechanical Polishing）などを用いて余分な誘電体層１２３Ａが除去されてもよい。また、リフトオフにて余分な誘電体層１２３Ａを除去した後、可変抵抗部１２２および第２誘電体層１２３の上面をＣＭＰ等で平坦化してもよい。
つづいて、可変抵抗部１２２および第２誘電体層１２３の上面上に、たとえば下地層としての２０ｎｍのチタン（Ｔｉ）膜とチタン膜上の５０ｎｍの金（Ａｕ）膜とよりなる上部電極１２１を成膜し、その後、メムキャパシタ１１を素子分離することで、図５に示すような断面構造を備えるメムキャパシタ１１を製造することができる。なお、上部電極１２１の成膜には、たとえばスパッタ法やエピタキシャル成長法などを用いることができる。また、メムキャパシタ１１の素子分離には、Ｄｅｅｐ ＲＩＥなどのエッチング技術を用いることができる。
以上で説明したように、第１実施形態によれば、シナプス素子１１１〜１１Ｎとして機能するメムキャパシタ１１を実現することができる。その結果、個々のニューロ素子１０の演算速度を向上させることが可能となるため、結果として、処理性能が向上されたニューラルネットワーク装置１を実現することが可能となる。
また、第１実施形態によれば、不揮発の多値メモリ技術、具体的には、可変抵抗部１２２内部にフィラメント１２６が形成される抵抗変化型メモリの技術を応用してメムキャパシタ１１を実現しているため、複数の荷重を加えることと演算処理速度の向上との双方を併せて実現することが可能である。
さらに、第１実施形態によれば、多値キャパシタであるメムキャパシタ１１でニューラルネットワーク装置１の演算ゲートであるシナプス素子１１１〜１１Ｎが作成されているため、電気信号の入力履歴で静電容量が多値に変化するシナプス素子１１１〜１１Ｎを備えたニューロ素子１０およびそれを備えたニューラルネットワーク装置１を実現することが可能となる。
第２実施形態
つぎに、第２実施形態にかかるメムキャパシタ、ニューロ素子およびニューラルネットワーク装置について、図面を参照して詳細に説明する。第２実施形態では、第１実施形態における上部電極１２１の他の例について説明する。
上述の第１実施形態では、１つのメムキャパシタ１１における複数の可変抵抗部１２２全体に対して共通の上部電極１２１が設けられていたが、このような構成に限定されるものではない。図２６は、第２実施形態にかかるメムキャパシタの概略構成例を示す模式断面図である。図２７は、図２６に示すメムキャパシタを上方から見た際の上部電極のレイアウト例を示す上視図である。
図２６および図２７に示すように、第２実施形態では、メムキャパシタ２１は、個々の可変抵抗部１２２に対して個別に上部電極２０１が設けられた構成を備える。このような構成とすることで、複数の入力に対する演算を実行することが可能なシナプス素子１１１〜１１Ｎを実現することが可能となる。また、メムキャパシタ２１における個々の第２キャパシタ１５の静電容量を個別にプログラムすることも可能となるため、より柔軟かつ正確にメムキャパシタ２１をプログラムすることが可能となる。その結果、ニューラルネットワークの演算ゲートであるシナプス素子１１１〜１１Ｎの多値度をより高めることが可能となり、より高度な演算処理を高速に行なうことが可能なニューロ素子１０を実現することが可能となる。
なお、他の構成、動作および効果は、上述した実施形態と同様であるため、ここでは重複する説明を省略する。
第３実施形態
第３実施形態では、第１実施形態における上部電極１２１のさらに他の例について説明する。図２８は、第３実施形態にかかるメムキャパシタを上方から見た際の上部電極のレイアウト例を示す上視図である。
図２８に示すように、第３実施形態にかかるメムキャパシタ３１は、複数の可変抵抗部１２２が２つ以上のグループに分けられ、それぞれのグループに対して個別の上部電極３０１ａ〜３０１ｄが設けられた構成を備える。図２８に示す例では、３６個の可変抵抗部１２２が９個ずつの４つのグループに分けられ、それぞれのグループに対して上部電極３０１が設けられている。
以上のような構成とすることで、ニューラルネットワークの演算ゲートであるシナプス素子１１１〜１１Ｎを多値のメムキャパシタ３１としつつ、複数の入力に対する演算を実行することが可能なニューロ素子を実現することが可能となる。また、メムキャパシタ３１における第２キャパシタ１５の静電容量をグループごとに個別にプログラムすることも可能となるため、より柔軟かつ正確にメムキャパシタ３１をプログラムすることが可能となる。
なお、他の構成、動作および効果は、上述した実施形態と同様であるため、ここでは重複する説明を省略する。
第４実施形態
第４実施形態では、第１実施形態における第１誘電体層１２４（図５参照）上に配置された可変抵抗部１２２の他のレイアウト例について、例を挙げて説明する。
図２９は、第４実施形態にかかる可変抵抗部の第１レイアウト例を示すレイアウト図である。図２９に示す第１レイアウト例では、複数の可変抵抗部４０２の中心が中央の可変抵抗部４０１を中心とした円周Ｃ１上に等間隔で配列するように、可変抵抗部４０１および４０２がレイアウトされている。このようなレイアウトとすることで、可変抵抗部４０１および４０２の内部に形成されたフィラメント１２６による影響の偏りを低減できるため、より特性のよいメムキャパシタを作成することが可能となる。
また、図３０は、第４実施形態にかかる可変抵抗部の第２レイアウト例を示すレイアウト図である。図３０に示す第２レイアウト例では、複数の可変抵抗部４０３が、中央に配置された可変抵抗部４０１の中心から所定の距離ｄを保つように、互いに等間隔で配置されている。このようなレイアウトとすることで、第１レイアウト例と同様に、可変抵抗部４０１および４０３の内部に形成されたフィラメント１２６による影響の偏りを低減できるため、より特性のよいメムキャパシタを作成することが可能となる。
なお、他の構成、動作および効果は、上述した実施形態と同様であるため、ここでは重複する説明を省略する。
第５実施形態
第５実施形態では、第１実施形態において図３に示したニューロ素子１０の他の例について、図面を参照して説明する。図３１は、第５実施形態にかかるニューロ素子の概略構成例を示す図である。図３１に示すように、第５実施形態にかかるニューロ素子５０は、図３に示したニューロ素子１０と同様の構成において、閾値関数器１３がＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）５３で構成されている。このような構成によっても、第１実施形態と同様に、画像処理などにおいて発生する処理対象の電気信号をニューロ素子５０を備えた処理部２で処理することが可能である。
なお、他の構成、動作および効果は、上述した実施形態と同様であるため、ここでは重複する説明を省略する。
第６実施形態
第６実施形態では、第１実施形態において図３に示したニューロ素子１０のさらに他の例について、図面を参照して説明する。図３２は、第６実施形態にかかるニューロ素子の概略構成例を示す図である。図３２に示すように、第６実施形態にかかるニューロ素子６０は、図３に示したニューロ素子１０と同様の構成において、シナプス素子１１１〜１１Ｎ、積算器１２および閾値関数器１３が全て、メムキャパシタ６１１〜６１Ｎ、６２および６３で構成されている。個々のメムキャパシタ６１１〜６１Ｎ、６２および６３は、上述した実施形態にかかるメムキャパシタ１１等と同様であってよい。
このように、ニューラルネットワーク装置１における処理部２（図１参照）は、シナプス素子と積算器と閾値関数器との全てをメムキャパシタで構成することが可能である。言い換えれば、上述した実施形態にかかる可変キャパシタをベースとしたメムキャパシタ１１等は、積算器１２としても使用することができ、また、閾値関数器１３としても使用することができる。
このような構成によっても、第１実施形態と同様に、画像処理などにおいて発生する処理対象の電気信号をニューロ素子５０を備えた処理部２で処理することが可能である。
なお、他の構成、動作および効果は、上述した実施形態と同様であるため、ここでは重複する説明を省略する。
上記実施形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施形態が可能であることは上記記載から自明である。例えば実施形態に対して適宜例示した変形例は、他の実施形態と組み合わせることも可能であることは言うまでもない。
１…ニューラルネットワーク装置、２…処理部、３…信号入力部、４…信号出力部、１０…ニューロ素子、１１，２１，６１１〜６１Ｎ，６２，６３…メムキャパシタ、１１１〜１１Ｎ…シナプス素子、１２…積算器、１３…閾値関数器、１４…第１キャパシタ、１５…第２キャパシタ、１５１〜１５Ｎ…可変キャパシタ、５３…ＭＯＳＦＥＴ、１２０…半導体基板、１２１，２０１，３０１…上部電極、１２２，１２２ａ〜１２２ｃ，４０１，４０２，４０３…可変抵抗部、１２３…第２誘電体層、１２４…第１誘電体層、１２５…下部電極、１２６…フィラメント、１２２Ａ，１２３Ａ…誘電体層、Ｍ１…マスク膜

Claims (10)

  1. 半導体基板上に設けられた下部電極と、
    前記下部電極上に設けられた第１誘電体層と、
    前記第１誘電体層上に互いに離間して設けられた複数の可変抵抗部と、
    前記第１誘電体層上であって前記複数の可変抵抗部の間に設けられた第２誘電体層と、
    前記複数の可変抵抗部および前記第２誘電体層上に設けられた上部電極と、
    を備え、
    各可変抵抗部は、前記上部電極を構成する金属原子の前記可変抵抗部内部への拡散を許容する材料で構成されている
    メムキャパシタ。
  2. 前記第２誘電体層は、前記上部電極を構成する金属原子の前記第２誘電体層内部への拡散を防止する材料で構成されている請求項１に記載のメムキャパシタ。
  3. 前記上部電極は、前記複数の可変抵抗部それぞれに分割して設けられている請求項１に記載のメムキャパシタ。
  4. 前記複数の可変抵抗部は、それぞれ少なくとも１つの可変抵抗部を含む２つ以上のグループに分けられ、
    前記上部電極は、前記２つ以上のグループそれぞれに分割して設けられている
    請求項１に記載のメムキャパシタ。
  5. 前記複数の可変抵抗部は、
    第１可変抵抗部と、
    前記第１可変抵抗部を中心とした円周上に等間隔に配置された複数の第２可変抵抗部と
    を含む請求項１に記載のメムキャパシタ。
  6. 前記複数の可変抵抗部は、
    第１可変抵抗部と、
    前記第１可変抵抗部の中心から所定の距離を保つように互いに等間隔で配置された複数の第２可変抵抗部と
    を含む請求項１に記載のメムキャパシタ。
  7. 請求項１に記載のメムキャパシタと、
    前記メムキャパシタに接続された閾値関数器と、
    を備えるニューロ素子。
  8. 前記メムキャパシタにおいて、
    前記複数の可変抵抗部それぞれは、入力信号に対する荷重を保持するシナプス素子の一部であり、
    前記第１誘電体層は、前記複数の可変抵抗部それぞれが持つ荷重で変調された入力信号を積和演算する積算器の一部である
    請求項７に記載のニューロ素子。
  9. 前記閾値関数器は、前記メムキャパシタと同一構造を有する請求項７に記載のニューロ素子。
  10. 複数のワード線と、
    複数のワード線に対して上下に離間して交差する複数のビット線と、
    前記複数のワード線と前記複数のビット線とが近接する箇所それぞれに接続された請求項１に記載のメムキャパシタと、
    を備えるニューラルネットワーク装置。
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