KR102507770B1 - 시냅스 및 시냅스 어레이와, 이를 이용한 컴퓨팅 시스템 및 그 구동 방법 - Google Patents

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Abstract

본 발명은 시냅스 및 시냅스 어레이와, 이를 이용한 컴퓨팅 장치에 관한 것이다. 본 발명의 일 실시 예에 따른 시냅스 소자는, 소스 및 드레인 전극 중 어느 한 전극에 시냅스 입력 신호가 인가되는 트랜지스터; 및 제1 전극이 트랜지스터의 게이트 전극에 전기적으로 공통 연결되는 복수의 2단자 가변 저항 메모리 소자;를 포함하며, 각 가변 저항 메모리 소자의 제2 전극에 별도의 메모리 전압이 인가되어 게이트 전극에 인가되는 게이트 전압을 조절함으로써, 소스 및 드레인 전극 중 어느 다른 하나로 출력되는 시냅스 출력 신호를 조절한다.

Description

시냅스 및 시냅스 어레이와, 이를 이용한 컴퓨팅 시스템 및 그 구동 방법{Synaptic device and driving method thereof, and computing system using the same and driving method thereof}
본 발명은 뉴로모픽 소자(neuromorphic device)와 그 시스템 및 구동 방법에 관한 것으로서, 더욱 상세하게는 저항 변화 메모리 소자가 가지는 컨덕턴스(conductance) 변조의 대칭성 및 선형성(linearity) 간의 트레이드 오프(trade-off) 특성을 개선할 수 있는 뉴로모픽 소자와 그 시스템 및 구동 방법에 관한 것이다.
지금까지 개발된 컴퓨팅 시스템은 메모리, 프로세서 및 컨트롤러 등이 별도로 존재하는 폰 노이만 아키텍처(von-Neumann architecture)로 구성되어, 반도체 재료를 이용한 연산 및 논리 소자와 메모리 소자의 집적을 통하여 발전하여 왔다. 예를 들어, 메모리 및 프로세싱 유닛의 디지털 및 아날로그 회로는 대부분 CMOS(Complementary Metal-Oxide-Semiconductor) 장치를 포함하여 구성될 수 있다. 컴퓨팅 및 정보 기술의 성능 향상에 따라, 이러한 CMOS 장치의 영구적인 스케일링 축소(scaling down)를 기반으로 동작 주파수(operating frequency)를 높이면서 전력 소비를 효율적으로 줄일 수 있었다.
하지만, 지속적인 집적도(integration density)의 향상을 요구하는 시스템 개선 요구에 비해, 소자의 집적도를 높이는 데는 거의 한계에 이르렀다. 즉, 최신 CMOS 장치 등의 집적도는 무어의 법칙을 따르지 않고 있으며, 그 스케일링 축소(scaling down)도 물리적 한계에 빠르게 도달하고 있다.
또한, 더욱 복잡해지는 정보 처리 환경과 고밀도의 정보저장을 요구하는 환경에서, 종래의 폰 노이만 시스템은 논리 소자와 메모리 소자 사이의 신호전달의 지연 등에 의한 성능 개선의 한계와 높은 에너지 소모의 문제를 안고 있다. 즉, 동작 주파수와 장치 밀도가 증가로 전력 소비와 동작 온도가 증가하면서, 메모리와 프로세서 간에 데이터를 전송하는데 소요되는 시간과 에너지로 인해, 폰 노이만 시스템은 그 성능이 심각하게 저하될 수 있다. 이러한 현상은 실시간 이미지 인식 및 자연어 처리 등과 같은 데이터 중심의 응용 분야에서 특히 두드러지며, 이러한 응용 분야에서의 폰 노이만 시스템은 인간의 두뇌를 능가할 수 없다.
폰 노이만 시스템과 달리, 인간의 두뇌는 높은 연결성(connectivity)을 이용한 병렬처리 능력과 더불어 연산기능과 기억기능을 시냅스(synapse)를 통하여 동시에 수행하는 특성을 갖고 있다. 즉, 인간의 두뇌에는 약 1011개의 뉴런(neuron)이 존재하여 저전력 컴퓨팅 요소로 작용하고, 각각의 뉴런과 뉴런 사이에는 약 104개의 시냅스라고 하는 연결부위가 존재하여 적응형 메모리 요소로 작용하며, 이들이 연결된 대규모 병렬 구조를 통해 방대한 양의 정보를 병렬 처리할 수 있다. 그 결과, 단순 계산에 있어서는 폰 노이만 시스템이 인간의 두뇌보다 더 우수한 성능을 나타내지만, 비정형 데이터 분류 및 패턴 인식 등 복잡한 환경에서는 인간의 두뇌가 더 우수한 성능을 나타낸다.
따라서, 복잡한 정보처리 환경에서, 인간의 두뇌를 모사한 뉴로모픽 시스템(neuromorphic system)은 폰 노이만 시스템에 비해 더욱 우수한 성능을 보일 수 있다. 예를 들어, 이러한 뉴로모픽 시스템은 멤리스터(memristor) 소자로 구성된 초고밀도 크로스바 어레이(crossbar array)를 통해, 인간의 두뇌에서 발견되는 대규모 병렬성과 극도로 낮은 전력 동작을 모방할 수 있다.
이러한 뉴로모픽 시스템(neuromorphic system)을 구현하기 위해, 멤리스터 등의 가변 저항 메모리 소자를 이용한 다양한 시냅스 장치가 개발되었다. 즉, 생물학적 시냅스의 기능을 모방하기 위해 위상 변화, 저항 변화, 강자성, 강유전체 및 전계 효과 트랜지스터에 기반한 다양한 유형의 시냅스 장치가 제안되었다. 그 중에서도 저항 변화에 기초한 멤리스터는 단순한 2 단자 구조, 뉴런 활동 당 낮은 에너지 소비 및 아날로그 시냅스 가중치(synaptic weight) 변조 구현 가능 등으로 인해 큰 주목을 받았다. 즉, 멤리스터는 흐르는 전하량의 이력에 따라 내부 컨덕턴스 상태를 유지하는 저항 가변 메모리 소자로서, 그 컨덕턴스의 변조가 가능하다. 이러한 컨덕턴스 상태는 전압의 시냅스 입력 신호와 전류의 시냅스 출력 신호를 통해 시냅스 가중치를 에뮬레이션(emulation)하는데 사용될 수 있다.
하지만, 종래의 시냅스 장치는 멤리스터 등과 같은 저항 변화 메모리 소자로 인해, 컨덕턴스(conductance) 변조 시 대칭성과 선형성(linearity) 간의 트레이드 오프(trade-off) 특성이 발생하는 문제점이 있었다. 즉, 컨덕턴스 변조가 대칭성을 이룰수록 비선형성이 두드러졌으며, 선형성을 이룰수록 비대칭성이 두드러졌다.
이러한 컨덕턴스(conductance) 변조의 비대칭성 및 비선형성의 문제 외에도, 종래의 시냅스 장치는 크로스바 어레이(crossbar array) 구조로 구현되어 시냅스의 입력 및 출력 신호를 멤리스터를 통해 처리함에 따라, 스니크 경로(sneak path)가 생기는 문제점이 있었다.
KR 10-2017-0025715 A
상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여, 본 발명은 저항 변화 메모리 소자가 가지는 컨덕턴스(conductance) 변조의 대칭성 및 선형성(linearity) 간의 트레이드 오프(trade-off) 특성을 개선할 수 있는 뉴로모픽 소자와 그 시스템 및 구동 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 시냅스를 크로스바 어레이(crossbar array) 구조에 구현하더라도 스니크 경로(sneak path)를 제한할 수 있는 뉴로모픽 소자와 그 시스템 및 구동 방법을 제공하는데 그 목적이 있다.
다만, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 과제를 해결하기 위한 본 발명의 일 실시 예에 따른 시냅스는, 소스 및 드레인 전극 중 어느 한 전극에 시냅스 입력 신호가 인가되는 트랜지스터; 및 제1 전극이 트랜지스터의 게이트 전극에 전기적으로 공통 연결되는 복수의 2단자 가변 저항 메모리 소자;를 포함하며, 각 가변 저항 메모리 소자의 제2 전극에 별도의 메모리 전압이 인가되어 게이트 전극에 인가되는 게이트 전압을 조절함으로써, 소스 및 드레인 전극 중 어느 다른 하나로 출력되는 시냅스 출력 신호를 조절한다.
본 발명의 일 실시 예에 따른 시냅스는 상기 각 메모리 전압에 따라 각 가변 저항 메모리 소자의 컨덕턴스(conductance)가 변조됨으로써, 전체 가변 저항 메모리 소자의 합계 컨덕턴스가 변조되면서 상기 게이트 전압이 조절된다.
제1 가변 저항 메모리 소자에 바이어스(bias)의 메모리 전압이 인가될 수 있고, 제2 가변 저항 메모리 소자에 강화 펄스(potentiation pulse) 또는 저하 펄스(depression pulse)의 메모리 전압이 인가될 수 있다.
제1 저항 메모리 소자의 컨덕턴스가 증가하는 동안, 제2 가변 저항 메모리 소자가 감소됨으로써, 전체 가변 저항 메모리 소자의 합계 컨덕턴스의 변조가 제한될 수 있다.
본 발명의 일 실시 예에 따른 시냅스는 제1 가변 저항 메모리 소자가 셋(SET) 동작을 하는 동안, 제2 가변 저항 메모리 소자가 리셋(RESET) 동작을 할 수 있다.
셋(SET) 동작하는 가변 저항 메모리 소자는 낮은 저항 상태가 되며, 리셋(RESET) 동작하는 가변 저항 메모리 소자는 높은 저항 상태가 될 수 있다.
본 발명의 일 실시 예에 따른 시냅스는, 상기 제1 가변 저항 메모리 소자에 바이어스(bias)의 메모리 전압이 인가되고, 상기 제2 가변 저항 메모리 소자에 강화 펄스(potentiation pulse) 및 저하 펄스(depression pulse)를 가지는 펄스가 반복 인가되는 경우, 합계 컨덕턴스가 점차 상승한 후 점차 하강할 수 있다.
상기 가변 저항 메모리 소자는 멤리스터(memristor), RRAM(Resistive Random Access Memory), PcRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), FeRAM(Ferroelectric Random Access Memory), CBRAM(Conductive Bridging Random Access Memory) 중 어느 하나를 포함할 수 있다.
멤리스터로 이루어지는 상기 가변 저항 메모리 소자는, 상기 게이트 전극에 전기적으로 연결되는 제1 전극; 제1 전극 상에 마련되며 2개 전극 사이의 인가 전압에 따라 저항 변화가 발생하는 저항 변화층; 및 저항 변화층 상에 마련되어 메모리 전압이 인가되는 제2 전극;을 포함할 수 있다.
상기 저항 변화층은 산화물 재료로 이루어질 수 있으며, 상기 멤리스터는 메모리 전압에 따른 산소 전하의 이동에 따라 저항이 가변되어 셋(SET) 동작 또는 리셋(RESET) 동작의 스위칭 특성이 변할 수 있다.
제1 멤리스터에서 제1 전극 주변에서 제2 전극 주변으로 산소 전하가 이동하면서 셋(SET) 동작되는 동안, 제2 멤리스터에서 제2 전극 주변에서 제1 전극 주변으로 산소 전하가 이동하면서 리셋(RESET) 동작될 수 있다.
상기 트랜지스터의 채널층과 상기 멤리스터의 저항 변화층은 동일한 산화물 재료로 이루어질 수 있다.
상기 저항 변화층은 IGZO, ITZO, IWZO, ZSO, IZO 및 IGO 중에서 선택되는 하나 이상의 재료를 포함할 수 있다.
상기 제1 전극은 P형의 전도성 Si로 이루어지고, 상기 제1 물질층은 SiO2로 이루어질 수 있으며, 상기 저항 변화층은 IGZO, ITZO, IWZO, ZSO, IZO 및 IGO 중에서 선택되는 하나 이상의 재료를 포함할 수 있다.
상기 각 가변 저항 메모리 소자의 제1 전극과 상기 트랜지스터의 게이트 전극은 서로 전극을 공유하는 공통 전극 구조로 이루어질 수 있다.
본 발명의 일 실시 예에 따른 시냅스 어레이는 시냅스 입력 신호가 입력되는 다수의 입력 라인과, 시냅스 출력 신호가 출력되는 다수의 출력 라인과, 메모리 전압이 인가되는 다수의 메모리 라인과, 각 라인에 전기적으로 연결되는 다수의 시냅스를 각각 포함한다. 이때, 상기 시냅스는, 소스 및 드레인 전극 중 어느 하나가 입력 라인에 전기적으로 연결되고, 다른 하나가 출력 라인에 전기적으로 연결되는 트랜지스터; 및 각 제1 전극이 트랜지스터의 게이트 전극에 전기적으로 공통 연결되고 각 제2 전극이 별도의 메모리 라인에 전기적으로 연결되어 게이트 전극에 인가되는 게이트 전압을 조절함으로써, 소스 및 드레인 전극 중 어느 다른 하나로 출력되는 시냅스 출력 신호를 조절하는 복수의 2단자 가변 저항 메모리 소자;를 포함할 수 있다.
본 발명의 일 실시 예에 따른 컴퓨팅 시스템은 상술한 시냅스를 포함한다.
상기 시냅스는 크로스바 어레이(crossbar array)에 구현될 수 있다.
본 발명의 일 실시 예에 따른 시냅스의 구동 방법은 소스 및 드레인 전극 중 어느 한 전극에 시냅스 입력 신호가 인가되는 트랜지스터와, 제1 전극이 트랜지스터의 게이트 전극에 전기적으로 공통 연결되는 복수의 2단자 가변 저항 메모리 소자를 포함하는 시냅스의 구동 방법으로서, 각 가변 저항 메모리 소자의 제2 전극에 별도의 메모리 전압을 인가하되, 제1 가변 저항 메모리 소자에 바이어스(bias)의 메모리 전압을 인가하고, 제2 가변 저항 메모리 소자에 강화 펄스(potentiation pulse) 또는 저하 펄스(depression pulse)의 메모리 전압을 인가하는 단계; 및 메모리 전압에 따라 게이트 전극에 인가되는 게이트 전압을 조절함으로써, 소스 및 드레인 전극 중 어느 다른 하나로 출력되는 시냅스 출력 신호를 조절하는 단계;를 포함한다.
상기와 같이 구성되는 상기와 같이 구성되는 본 발명은 시냅스 장치에서 컨덕턴스(conductance) 변조의 대칭성 및 선형성(linearity) 간의 트레이드 오프(trade-off) 특성을 개선할 수 있어, 대칭성 및 선형성을 모두 만족시킬 수 있는 이점이 있다.
또한, 본 발명은 본 발명은 시냅스 장치에서 컨덕턴스 변조의 점진성을 개선할 수 있는 이점이 있다.
또한, 본 발명은 시냅스를 크로스바 어레이(crossbar array) 구조로 구현하더라도 스니크 경로(sneak path)를 제한할 수 있는 이점이 있다.
또한, 본 발명은 인공 신경망 등에 적용하는 경우에 우수한 패턴 인식 정확도가 가능한 이점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 뉴로모픽 소자의 시냅스 어레이를 개념적으로 도시한 블록 다이어그램이다.
도 2는 2개의 가변 저항 메모리 소자(M1, M2) 및 1개의 트랜지스터(T)로 이루어진 시냅스 장치(50)를 다수 포함하는 뉴로모픽 소자의 시냅스 어레이를 도시한 블록 다이어그램이다.
도 3은 도 2에서 하나의 시냅스 장치(50)를 더욱 상세하게 도시한 확대도를 나타낸다.
도 4는 본 발명의 일 실시 예에 따른 뉴로모픽 소자의 시냅스에 적용 가능한 멤리스터 소자(100)의 구성에 대한 다양한 예를 나타낸다.
도 5는 본 발명의 일 실시 예에 따른 뉴로모픽 소자의 시냅스에 적용 가능한 2개의 멤리스터 소자(100a, 100b)의 구성에 대한 일 예를 나타낸다.
도 6은 본 발명의 일 실시 예에 따른 뉴로모픽 소자의 시냅스에 적용 가능한 트랜지스터(200)의 구성에 대한 일 예를 나타낸다.
도 7 및 도 8은 본 발명의 일 실시 예에 따른 뉴로모픽 소자의 시냅스를 크로스바 어레이(crossbar array) 구조로 구현한 다양한 예를 나타낸다.
도 9는 본 발명의 일 실시 예에 따른 시냅스 장치(50)의 다양한 동작 모드에 대한 개념도를 나타낸다.
도 10은 실제 제작된 본 발명의 일 실시 예에 따른 시냅스 장치(50)의 형성 프로세스(Forming process)와 바이폴라 저항 스위칭 특성(Bipolar resistive switching characteristic)의 그래프를 나타낸다.
도 11은 실제 제작된 본 발명의 일 실시 예에 따른 시냅스 장치(50)에 대한 엑스레이 광전자 분광법(X-ray photoelectron spectroscopy; XPS)에 따른 분석 결과를 나타낸다.
도 12는 실제 제작된 본 발명의 일 실시 예에 따른 멤리스터 소자(100)의 스위칭 메커니즘(switching mechanism)에 대한 개념도를 나타낸다.
도 13은 실제 제작된 본 발명의 일 실시 예에 따른 트랜지스터(200)의 전압-전류 특성 그래프를 나타낸다.
도 14는 도 4의 1개의 멤리스터(1M)와 도 5의 멤리스터(2M)에 대한 다양한 펄스의 입력 결과를 나타낸다.
도 15는 실제 제작된 본 발명의 일 실시 예에 따른 시냅스 장치(50)와 1개의 멤리스터를 가진 1M에 대한 펄스의 입력 결과의 비교 그래프를 나타낸다
도 16은 패턴 인식 시뮬레이션을 위해 사용한 단일층 신경망(single-layer neural network)의 일 예를 나타낸다.
도 17은 도 16의 단일층 신경망을 이용한 시뮬레이션의 결과를 나타낸다.
도 18은 본 발명의 일 실시 예에 따른 뉴로모픽 시스템(300)을 개념적으로 도시한 블록 다이어그램이다.
본 발명의 상기 목적과 수단 및 그에 따른 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 경우에 따라 복수형도 포함한다. 본 명세서에서, "포함하다", “구비하다”, “마련하다” 또는 “가지다” 등의 용어는 언급된 구성요소 외의 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
본 명세서에서, “또는”, “적어도 하나” 등의 용어는 함께 나열된 단어들 중 하나를 나타내거나, 또는 둘 이상의 조합을 나타낼 수 있다. 예를 들어, “또는 B”“및 B 중 적어도 하나”는 A 또는 B 중 하나만을 포함할 수 있고, A와 B를 모두 포함할 수도 있다.
본 명세서에서, “예를 들어” 등에 따르는 설명은 인용된 특성, 변수, 또는 값과 같이 제시한 정보들이 정확하게 일치하지 않을 수 있고, 허용 오차, 측정 오차, 측정 정확도의 한계와 통상적으로 알려진 기타 요인을 비롯한 변형과 같은 효과로 본 발명의 다양한 실시 예에 따른 발명의 실시 형태를 한정하지 않아야 할 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소에 '연결되어’ 있다거나 '접속되어' 있다고 기재된 경우, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 '직접 연결되어' 있다거나 '직접 접속되어' 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소의 '상에' 있다거나 '접하여' 있다고 기재된 경우, 다른 구성요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성요소가 다른 구성요소의 '바로 위에' 있다거나 '직접 접하여' 있다고 기재된 경우에는, 중간에 또 다른 구성요소가 존재하지 않은 것으로 이해될 수 있다. 구성요소 간의 관계를 설명하는 다른 표현들, 예를 들면, '～사이에'와 '직접 ～사이에' 등도 마찬가지로 해석될 수 있다.
본 명세서에서, '제1', '제2' 등의 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 해당 구성요소는 위 용어에 의해 한정되어서는 안 된다. 또한, 위 용어는 각 구성요소의 순서를 한정하기 위한 것으로 해석되어서는 안되며, 하나의 구성요소와 다른 구성요소를 구별하는 목적으로 사용될 수 있다. 예를 들어, '제1구성요소'는 '제2구성요소'로 명명될 수 있고, 유사하게 '제2구성요소'도 '제1구성요소'로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서, "강화(potentiation)" 및 "셋(SET)"이 동일하거나 유사한 용어로 사용되고, "억제(depressing)" 및 "리셋(RESET)"이 동일하거나 유사한 의미로 사용될 것이다. 예를 들어, 시냅스 또는 가변 저항 소자의 저항을 낮추는 동작(즉, 컨덕턴스(conductance)를 높이는 동작)이 "강화" 및 "셋"으로 설명될 것이다. 또한, 시냅스 또는 가변 저항 소자의 저항을 높이는 동작(즉, 컨덕턴스를 낮추는 동작)이 "억제" 또는 "리셋"으로 설명될 것이다. 이 모든 동작들을 통틀어 "프로그래밍(programming)"이라 표현될 것이다.
"프로그래밍(programming)"은 시냅스 또는 가변 저항 소자의 저항(컨덕턴스)을 바꾸기 위한 모든 동작들을 포괄할 수 있다. 시냅스 또는 가변 저항 소자가 "강화" 또는 "셋"되면 컨덕턴스가 증가하므로 점진적으로 높은 전압/전류가 출력될 수 있고, 시냅스 또는 가변 저항 소자가 "억제" 또는 "리셋"되면 컨덕턴스가 감소하므로 점진적으로 낮은 전압/전류가 출력될 수 있다. 또한, 전압과 전류도 동일하거나 호환되는 의미인 것으로 해석될 수 있다. 또한, 저항 가변(변조, 스위칭)과 컨덕턴스 가변(변조, 스위칭)도 동일하거나 호환되는 의미로 해석될 수 있으며, 다만 그 크기는 서로 역비례로 변경될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시 예를 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시 예에 따른 뉴로모픽 소자의 시냅스 어레이를 개념적으로 도시한 블록 다이어그램이다.
본 발명의 일 실시 예에 따른 뉴로모픽 소자(또는 시스템)는 인간의 두뇌를 모사하여 정보를 처리하는 소자(또는 시스템)로서, 다수의 프리-시냅틱 뉴런(pre-synaptic neuron) 및 포스트-시냅틱 뉴런(post-synaptic neuron)과, 이들 뉴런 사이를 연결하는 시냅스 어레이를 포함할 수 있다. 이때, 시냅스 어레이는, 도 1에 도시된 바와 같이, 각 시냅스 장치(50)가 입력 회로부(input circuit)(10), 출력 회로부(output circuit)(20), 제1 드라이버(30) 및 제2 드라이버(40)와 전기적으로 연결된 구조를 가진다.
특히, 시냅스 어레이는 다수의 배열된 시냅스를 포함한다. 이때, 하나의 시냅스는 적어도 하나의 시냅스 장치(50)를 포함할 수 있다. 시냅스 어레이는 다수의 시냅스 장치(50)(즉, 50_11~50_mn)(단, m과 n은 자연수로서 둘 중에 하나는 2이상의 자연수)를 포함할 수 있다. 다만, 하나의 시냅스가 복수의 시냅스 장치(50)로 이루어질 수도 있다. 예를 들어, 도 2에 도시된 바와 같이, 2개의 시냅스 장치(50)의 각 시냅스 출력 신호가 출력 회로부(20)에 포함된 하나의 포스트-시냅틱 뉴런의 적분기의 각 입력 신호, 즉 양(+)의 입력 신호와 음(-)의 입력 신호로 전달될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
입력 회로부(10)는 다수의 입력 라인(11)(즉, 11_1~11_m)을 통해 각 시냅스 장치(50)로 전기적 신호인 시냅스 입력 신호를 전송한다. 예를 들어, 이러한 입력 회로(10)는 다수의 프리-시냅틱 뉴런과, 이들을 전기적으로 연결하는 회로 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
출력 회로부(20)는 다수의 출력 라인(21)(즉, 21_1~21_n)을 통해 각 시냅스 장치(50)에서 출력된 전기적 신호인 시냅스 출력 신호를 수신하여, 해당 시냅스 출력 신호에 따른 다양한 신호 처리를 수행한다. 예를 들어, 이러한 출력 회로부(20)는 다수의 포스트-시냅틱 뉴런과, 이들을 전기적으로 연결하는 회로 등을 포함할 수 있으며, 각 포스트-시냅틱 뉴런은 적분기, 비교기 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 드라이버(30)는 다수의 제1 메모리 라인(31)(즉, 31_1~31_n)을 통해 각 시냅스 장치(50)로 전기적 신호인 제1 메모리 신호를 전송한다. 마찬가지로, 제2 드라이버(40)는 다수의 제2 메모리 라인(41)(즉, 41_1~41_m)을 통해 각 시냅스 장치(50)로 전기적 신호인 제2 메모리 신호를 전송한다.
도 2는 2개의 가변 저항 메모리 소자(M1, M2) 및 1개의 트랜지스터(T)로 이루어진 시냅스 장치(50)를 다수 포함하는 뉴로모픽 소자의 시냅스 어레이를 도시한 블록 다이어그램이며, 도 3은 도 2에서 하나의 시냅스 장치(50)를 더욱 상세하게 도시한 확대도를 나타낸다.
한편, 도 2 및 도 3을 참조하면, 각 시냅스 장치(50)는 2개의 가변 저항 메모리 소자(M1, M2)와 1개의 트랜지스터(T)를 포함한다. 이하, 이러한 구조를 가지는 시냅스 장치(50)를 “2M1T”라고도 지칭하도록 한다. 다만, 2개의 가변 저항 메모리 소자(M1, M2)는 하나의 구조체로도 형성될 수 있는데, 이는 도 5를 참조하여 후술하도록 한다.
가변 저항 메모리 소자(M1, M2)는 인가되는 셋 모드(SET mode) 또는 리셋 모드(RESET mode)의 메모리 신호에서 저항 가변(즉, 컨덕턴스 가변)이 가능한 소자이다. 예를 들어, 가변 저항 메모리 소자(M1, M2)는 멤리스터(memristor), RRAM(Resistive Random Access Memory), PcRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), FeRAM(Ferroelectric Random Access Memory), CBRAM(Conductive Bridging Random Access Memory) 중 어느 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이러한 가변 저항 메모리 소자(M1, M2)는 이전에 입력된 셋 또는 리셋 모드의 메모리 신호 이력에 따른 저항을 유지하는 특성을 가진다. 이러한 유지 중인 저항에 대한 정보는 판독 모드(reading mode)의 메모리 신호 인가 시 도출될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 뉴로모픽 소자의 시냅스에 적용 가능한 멤리스터 소자(100)의 구성에 대한 다양한 예를 나타내며, 도 5는 본 발명의 일 실시 예에 따른 뉴로모픽 소자의 시냅스에 적용 가능한 2개의 멤리스터 소자(100a, 100b)의 구성에 대한 일 예를 나타낸다.
특히, 가변 저항 메모리 소자(M1, M2)는, 도 4 및 도 5에 도시된 바와 같이, 멤리스터 소자(100)로 이루어질 수 있다. 이하에서는, 가변 저항 메모리 소자(M1, M2)가 2단자 멤리스터 소자(100)로 이루어진 경우에 대해서 설명하도록 하나, 본 발명이 이에 한정되는 것은 아니며, 2단자 멤리스터 소자(100)에 대한 연결, 시냅스 장치(50)에 인가되는 각 신호(메모리 신호, 시냅스 입력 신호), 인가 신호에 따른 멤리스터 소자(100)의 특성, 시냅스 장치(50)에서 출력되는 시냅스 출력 신호 등은 다른 2단자 가변 저항 메모리 소자에도 적용될 수 있다.
본 발명의 일 실시 예에 따른 멤리스터 소자(100)는 다양한 저항 스위치(resistive switching, RS)이 가능한 소자이다. 이때, 멤리스터 소자(100)는 제1 전극(110), 절연층, 저항 변화층(120) 및 제2 전극(130)을 포함할 수 있으며, 이들이 차례로 적층된 구조를 가질 수 있다. 이러한 멤리스터 소자(100)는 제1 전극(110) 및 제2 전극(130)에 의한 2단자 소자이다.
먼저, 제1 전극(110)은 전도성 재질을 포함하며, 접지(ground) 등의 공통 전압이 인가될 수 있다. 이때, 제1 전극(110)은 공통(global)의 하부 전극(bottom electrode, BE)으로 작용할 수 있다. 다만, 제1 전극(110)은 고농도의 P형 Si(p+ Si)로 이루어질 수 있다. 이 경우, 제1 전극(110)은 베이스(base)이면서 전극인 전도성 기판으로 작용할 수 있으므로, 별도의 베이스 기판과 전극을 따로 구현해야 하는 종래의 멤리스터 소자에 비해 간단한 공정, 저렴한 제조 비용 등의 이점을 가질 수 있다.
제2 전극(130)은 전도성 재질을 포함하며, 저항 변화층(120) 상에 마련된다. 이때, 제2 전극(130)은 상부 전극(top electrode, TE)으로 작용하면서 산소 보유층(oxygen reservoir layer)의 역할을 할 수 있다. 제2 전극(130)에는 제1 전극(110)을 기준으로 VTE 만큼의 전위차를 가지는 전압이 공급될 수 있다. 즉, VTE는 제1 전극(110)가 접지에 연결된 경우에 제2 전극(130)에 공급되는 전압으로도 지칭될 수 있다.
예를 들어, 제1 전극(110) 또는 제2 전극(130)은 Cu, Ni, Ti, Hf, Zr, ZN, W, Co, V, Al, Ag, C, Pd, Pt, ITO 등에서 선택되는 적어도 하나의 물질을 포함함 수 있으나, 이에 한정되는 것은 아니다.
저항 변화층(120)은 산화물 재질을 포함하며, 제1 전극(110) 상에 마련된다. 저항 변화층(120)은 멤리스터 층(memristor layer)으로 작용할 수 있다. 즉, 저항 변화층(120)은 제1 및 제2 전극(10, 40) 사이의 인가 전압에 따라 저항 변화가 발생할 수 있으며, 인가 전압에 따른 변화된 저항 값을 기억하는 특성을 가질 수 있다. 특히, 저항 변화층(120)은 산소 이온 함유에 따라 유효 SB 높이(ΦB)에 영향을 주어 다양한 저항 스위칭이 가능하도록 산소 함유 금속산화물 재질을 포함할 수 있다.
특히, 저항 변화층(120)은 다음과 같은 특징을 가질 수 있다. 먼저, 저항 변화층(120)은 VTE의 증가에 따른 쇼트키 장벽 높이(ΦB) 저하가 발생할 수 있다. 또한, 저항 변화층(120)은 일부의 인가 전압에 의해 공핍(deplete) 현상이 발생할 수 있다. 또한, 저항 변화층은 페르미 준위(Fermi-energy level, EF)가 최대 밸런스 대역(valence band maximum) 에너지 레벨(EV)과 최소 전도 대역(conduction band minimum) 에너지 레벨(EC)의 사이로 변화 가능하되 준안정(metastable) 상태를 유지할 수 있다. 또한, 저항 변화층(120)은 VTE 증가 시 이온화 산소 공공(VO 2+) 생성 및 전자 농도 증가에 따라 페르미 준위(Fermi-energy level, EF) 저하가 제한될 수 있다. 또한, 저항 변화층(120)은 페르미 준위(Fermi-energy level, EF)가 상태 밀도(density of state) 내 산소 공공(VO)의 피크 레벨(peak level)에 정렬될 수 있다.
예를 들어, 저항 변화층(120)은 각 가변 저항 메모리 소자(M1, M2)와 트랜지스터를 하나의 재료를 활용하여 집적(monolithic integration)이 가능한 IGZO, ITZO, IWZO, ZSO, IZO, IGO 등의 3원소 이상의 금속산화물 재질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 전극(110)과 저항 변화층(120)의 사이에는 비전도서 재질의 절연층(미도시)이 형성될 수도 있다. 이러한 절연층은 제1 전극(110) 및 저항 변화층(120) 보다 얇게 형성될 수 있다. 이때, 절연층은 쇼트키 장벽(Schottky Barrier, SB)을 형성하여, 제1 전극(110)과 저항 변화층(120) 사이의 계면에서 일종의 터널 장벽(tunnel barrier)으로 작용할 수 있다.
특히, 절연층은 다음과 같은 특징을 가질 수 있다. 먼저, 절연층은 일정의 최대 전압을 가지는 강화 펄스(potentiation pulse)가 반복 제공됨에 따라 쇼트키 장벽 높이(ΦB)가 점차 줄어들 수 있다. 또한, 절연층은 산화물 재질을 포함할 수 있으며, 강화 펄스(potentiation pulse) 시 그 산소 이온 함량의 증가에 따라 쇼트키 장벽 높이(ΦB)가 줄어들 수 있다.
특히, 절연층은 SiO2로 이루어질 수 있는데, 이때 SiO2로 산화막 처리된 P형 Si의 웨이퍼를 이용함으로써, 제1 전극(110) 및 절연층을 보다 쉽게 구현할 수 있다. 이 경우, 간단한 공정 및 저렴한 제조 비용 등의 이점이 더욱 배가될 수 있다.
이러한 멤리스터 소자(100)는 각 시냅스 장치(50)에 2개가 포함된다. 이를 위해, 각 시냅스 장치(50)에 도 4에 도시된 멤리스터 소자(M)가 2개 구비될 수 있다. 이 경우, 각 멤리스터 소자(M1, M2)의 제1 전극(110)은 별도의 라인을 통해 서로 전기적으로 연결되고, 각 멤리스터 소자(M1, M2)의 제2 전극(130)에 별도의 메모리 라인(31, 41)이 전기적으로 각각 연결된다. 즉, M1의 제2 전극(130)에 제1 메모리 라인(31)이 전기적으로 연결되어 제1 메모리 신호가 인가되며, M2의 제2 전극(130)에 제2 메모리 라인(41)이 전기적으로 연결되어 제2 메모리 신호가 인가된다.
한편, 각 시냅스 장치(50)에는 도 5에 도시된 멤리스터 소자(2M)가 1개 구비될 수도 있으며, 해당 1개의 멤리스터 소자(2M)는 구조적으로 2개의 멤리스터 소자(M1, M2)의 역할을 할 수 있다. 즉, 도 5(a)의 경우, 제1 전극(110) 및 저항 변화층(120)이 공통으로 하나의 구조로 형성되며, 해당 구조 상에 2개의 제2 전극(130a, 130b)이 서로 이격되게 형성된다. 도 5(b)의 경우, 제1 전극(110)이 공통으로 형성되고, 제1 전극(110) 상에 2개의 저항 변화층(120) 및 2개의 제2 전극(130a, 130b)이 서로 이격되게 형성될 수도 있다.
각 시냅스 장치(50)에 도 5에 도시된 멤리스터 소자(2M)가 1개 구비될 경우, M1 및 M2의 제1 전극(110)은 이미 전기적으로 연결되어 있으므로, M1의 제2 전극(130a)에 제1 메모리 라인(31)이 전기적으로 연결되어 제1 메모리 신호가 인가되며, M2의 제2 전극(130b)에 제2 메모리 라인(41)이 전기적으로 연결되어 제2 메모리 신호가 인가된다.
즉, 공정의 간략화 및 비용을 고려하면, 도 4의 멤리스터 소자(M) 2개 보단 도 5의 멤리스터 소자(2M)가 적합할 수 있다. 또한, 공정의 간략화 및 비용을 고려하면서, M1 및 M2에서 저항 변화층(120)의 독립적인 저항 변조도 함께 고려하면, 도 5(b)의 경우가 가장 최적할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이하에서, 편의상 제1 전극(110)을 “BE”제2 전극(130)을 “TE”로 지칭할 수 있다. 또한, M1의 BE 및 TE를 “BE1”및 “TE1”으로, M2의 BE 및 TE를 “BE2”및 “TE2”으로 각각 지칭할 수 있다.
트랜지스터(T)는 게이트 전극(G)에 인가되는 게이트 전압(VGS)에 따라 소스 전극(S) 또는 드레인 전극(D)으로 출력되는 시냅스 출력 신호를 조절한다. 즉, 트랜지스터(T)는 소스 전극(S) 및 드레인 전극(D) 중 어느 하나가 입력 라인(11)에 전기적으로 연결되고, 다른 하나가 출력 라인(21)에 전기적으로 연결된다. 예를 들어, 트랜지스터(T)가 N형인 경우, 드레인 전극(D)이 입력 라인(11)에, 소스 전극(S)이 출력 라인(21)에 각각 연결될 수 있으며, 출력 신호는 “IDS”로 지칭될 수 있다. 또한, 트랜지스터(T)가 P형인 경우, 소스 전극(S)이 입력 라인(11)에, 드레인 전극(D)이 출력 라인(21)에 각각 연결될 수 있으며, 출력 신호는 “ISD”로 지칭될 수 있다. 다만, 이하에서는 트랜지스터(T)가 N형 트랜지스터의 경우로 설명하겠으나, 본 발명이 이에 한정되는 것은 아니다.
이때, 게이트 전극(G)은 각 가변 저항 메모리 소자(M1, M2)의 BE1 및 BE2와 전기적으로 공통 연결된다. 따라서, 각 가변 저항 메모리 소자(M1, M2)는 TE1 및 TE2로 각각 인가되는 제1 및 제2 메모리 신호에 따라 자신의 저항(컨덕턴스)가 변조되면서, 게이트 전극에 인가되는 게이트 전압을 조절할 수 있다. 그 결과, 해당 게이트 전압에 따라 소스 및 드레인 전극(S, D) 중 어느 다른 하나로 출력되는 시냅스 출력 신호가 조절될 수 있다.
예를 들어, 트랜지스터(T)는 JFET(Junction Field Effect Transistor), MOSFET(Metal Oxide Semiconductor FET) 등의 다양한 전계 효과 트랜지스터(Field Effect Transistor)로 이루어질 수 있으나, 이에 한정되는 되는 것은 아니다.
도 6은 본 발명의 일 실시 예에 따른 뉴로모픽 소자의 시냅스에 적용 가능한 트랜지스터(200)의 구성에 대한 일 예를 나타낸다.
도 6을 참조하면, 트랜지스터(200)는 게이트 전극(210), 게이트 절연층(220), 채널 물질층(230), 소스 전극(240) 및 드레인 전극(250)을 포함할 수 있다.
게이트 전극(210), 소스 전극(240) 또는 드레인 전극(250)은 전도성 재질을 포함한다. 소스 전극(240) 또는 드레인 전극(250)은 채널 물질층(230) 상에 마련될 수 있다. 예를 들어, 게이트 전극(210), 소스 전극(240) 또는 드레인 전극(250)은 Cu, Ni, Ti, Hf, Zr, ZN, W, Co, V, Al, Ag, C, Pd, Pt, ITO 등에서 선택되는 적어도 하나의 물질을 포함함 수 있으나, 이에 한정되는 것은 아니다.
다만, 게이트 전극(210)은 고농도의 P형 Si(p+ Si)로 이루어질 수도 있다. 이 경우, 게이트 전극(210)은 베이스(base)이면서 전극인 전도성 기판으로 작용할 수 있으므로, 별도의 베이스 기판과 전극을 따로 구현해야 하는 종래의 트랜지스터에 비해 간단한 공정, 저렴한 제조 비용 등의 이점을 가질 수 있다.
게이트 절연층(220)은 비전도성 재질을 포함하며, 게이트 전극(210) 상에 채널 물질층(230) 보다 두껍게 형성될 수 있다. 소스 및 드레인 전극(240, 250) 사이의 계면에서 일종의 터널 장벽(tunnel barrier)으로 작용할 수 있다.
특히, 게이트 절연층(220)은 SiO2로 이루어질 수 있는데, 이때 SiO2로 산화막 처리된 P형 Si의 웨이퍼를 이용함으로써, 게이트 전극(210) 및 게이트 절연층(220)를 보다 쉽게 구현할 수 있다.
채널 물질층(230)은 산화물 재질을 포함하며, 게이트 절연층(220) 상에 마련되어 소스 및 드레인 전극(240, 250) 사이의 채널층을 형성할 수 있다. 이러한 채널층은 게이트 전압에 따라 변화될 수 있다. 채널 물질층(230)은 각 가변 저항 메모리 소자(M1, M2)와 트랜지스터를 하나의 재료를 활용하여 집적(monolithic integration)이 가능한 IGZO, ITZO, IWZO, ZSO, IZO, IGO 등의 3원소 이상의 금속산화물 재질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
특히, 인듐-갈륨-아연-산화물 트랜지스터(IGZO Transistor) 등과 같이, 채널 물질층(230)이 3원소 이상의 금속산화물 재질(예를 들어, IGZO, ITZO, IWZO, ZSO, IZO, IGO 등)을 포함하는 트랜지스터(200)의 경우, 실리콘 트랜지스터보다 누설 전류가 적고 온/오프 (on/off) 전류 비가 높다. 이 경우, 적은 게이트 전압의 변동으로 높은 비율의 온/오프 전류비를 얻을 수 있으므로, 멀티 레벨들을 확보하기에 더욱 유리할 수 있다.
도 7 및 도 8은 본 발명의 일 실시 예에 따른 뉴로모픽 소자의 시냅스를 크로스바 어레이(crossbar array) 구조로 구현한 다양한 예를 나타낸다. 다만, 도 7은 도 4의 가변 메모리 소자(M) 2개를 이용해 구현한 예를 나타내고, 도 8은 도 5(b)의 가변 메모리 소자(2M) 1개를 이용해 구현한 예를 나타낸다.
본 발명의 일 실시 예에 따른 시냅스 어레이는, 도 7 및 도 8에 도시된 바와 같이, 크로스바 어레이(crossbar array) 구조로 구현될 수도 있다. 즉, 각 라인들(11, 21, 31, 41)은 서로 교차하는 바 형태로 형성될 수 있다. 즉, 입력 라인(11)과 제2 메모리 라인(41)은 서로 평행하게 배열될 수 있고, 출력 라인(21)과 제1 메모리 라인(31)은 서로 평행하게 배열될 수 있다. 또한, 입력 라인(11) 및 제2 메모리 라인(41)은 출력 라인(21) 및 제1 메모리 라인(31)과 교차하게 배열될 수 있다. 이때, 그 각 교차 영역에 시냅스 장치(50)가 마련될 수 있다.
한편, 저전력 및 고속 동작, 정확한 인지 작업 실행, 우수한 신뢰성 등을 갖춘 뉴로모픽 시스템을 구현하려면 시냅스 장치에 대한 다양한 요구 사항이 충족되어야 한다. 먼저, 종래의 비휘발성 메모리(non-volatile memory; NVM)에서 선호되었던 특성인 낮은 동작 에너지, 빠른 동작 속도, 우수한 사이클 내구성, 장기간의 데이터 보존, 작은 변조(각 사이클 사이 및 각 장치 간에서), 작은 장치 크기 등이 충족되어야 한다. 이 외에도 시냅스 장치는 원하는 학습 정확도를 달성하기 위해, 일반적인 NVM보다 훨씬 높은 멀티 레벨 정밀도(multi-level precision)(예를 들어, 256 레벨 이상)가 충족되어야 한다.
특히, 뉴로모픽 시스템의 학습 과정에서 시냅스 장치의 컨덕턴스와 프로그래밍 펄스 수 사이의 관계는 선형이어야 하며, 시냅스 장치의 정확한 업데이트를 위해 컨덕턴스의 강화(potentiation) 및 저하(depression)가 대칭을 이루어야 한다. 하지만, 종래의 멤리스터로 구현된 시냅스 장치는 컨덕턴스 변조에서 비선형적 및 비대칭적인 동작을 보였다. 즉, 컨덕턴스 변조가 대칭성을 이룰수록 비선형성이 두드러졌으며, 선형성을 이룰수록 비대칭성이 두드러졌다.
종래에는 이러한 비선형성 문제를 해결하기 위해, 기존 NAND 플래시 메모리의 일반적인 프로그래밍 방법인 ISPP(Incremental-Step-Pulse Programming) 방식을 사용했다. 하지만, ISPP 체계는 추가 검증 단계로 인해 상당한 시간과 에너지가 소요될 수밖에 없으며, 주변 회로에도 상당한 부담을 준다. 따라서, 시냅스 장치 수준에서 컨덕턴스 변조의 선형성 및 대칭성을 실현하는 것이 더 나은 해결 방안이 될 수 있다.
한편, 종래의 멤리스터를 이용한 시냅스 장치는 크로스바 어레이(crossbar array) 구조로 구현되며, 시냅스의 입력 및 출력 신호를 멤리스터를 통해 처리하였다. 그 결과, 종래의 멤리스터를 이용한 시냅스 장치는 스니크 경로(sneak path)가 생기는 문제점이 있었다.
이에 따라, 본 발명은 저항 가변 메모리 소자가 가지는 컨덕턴스의 비선형성 및 비대칭성의 문제와, 스니크 경로의 문제를 시냅스 장치 수준에서 해결하기 위한 기술을 제안한다.
즉, 본 발명의 일 실시 예에 따른 시냅스 장치(50)는 도 1 내지 도 8에 따라 상술한 2M1T를 통해 컨덕턴스 변조의 선형성 및 대칭성의 만족과 스니크 경로의 제한이 가능하다. 이하, 이러한 본 발명의 일 실시 예에 따른 시냅스 장치(50)의 구체적인 동작에 대해서 실제 제작한 시냅스의 이용한 실험을 기반으로 설명하도록 한다.
<시냅스 장치(50) 제작 및 실험>
실험을 위해, 도 5의 멤리스터(2M)와 도 6의 트랜지스터(T)가 도 2 및 도 3과 같이 연결된 2M1T 구조의 시냅스 장치(50)를 다음과 같이 제작하였다.
먼저, P+로 도핑된 실리콘 기판(P+-Si 기판)을 준비한다. 이때, P+-Si 기판은 멤리스터(2M)의 제1 전극(110)(BE)이면서 동시에 트랜지스터(T)의 게이트 전극(G)인 역할을 할 수 있다.
이후, 멤리스터(2M)의 제조를 위해, Ar/O2(3/2sccm) 분위기에서 고주파(RF) 마그네트론 스퍼터링(magnetron sputtering)(약 150W) 증착 방법을 이용하여, P+-Si의 일면 상에 약 80nm 두께의 비정질 IGZO 필름을 증착하였다. 이때, IGZO는 저항 변화층(120)에 해당한다. 이어서, 전자빔 증착(e-beam evaporation)을 이용하여, IGZO 상에 약 40nm 두께의 Pd층을 증착하고 패턴화하여 약 100x100μm2의 면적을 갖는 각 상부 전극을 형성하였다. 이때, Pd층 패턴화된 각 상부 전극은 2개의 제2 전극(130a, 130b)(TE1, TE2)에 해당한다. 즉, 도 5(a)에 해당하는 구조의 멤리스터(2M)가 제작되었다.
또한, 트랜지스터(T)(W/L=50μm/50μm)를 제조하기 위해, 열 산화 공정(thermal oxidation process)을 이용하여, P+-Si 기판의 타면 상에 약 50nm 두께의 SiO2 필름을 형성하였다. 이때, SiO2는 게이트 절연층(220)에 해당한다. 이어서, RF 스퍼터링 방법에 의해 약 3 sccm의 Ar 플럭스 및 0.3sccm의 O2 플럭스를 이용하여 약 40nm 두께의 IGZO를 증착시켰다. 이때, IGZO는 채널 물질층(230)에 해당한다. 마지막으로, 소스 및 드레인 영역을 위해, 금속 쉐도우 마스크(shadow mask)를 이용하여 전자빔 증착에 의해 약 40nm 두께의 서로 이격된 Ti층을 증착하였다. 이때, 각 Ti층은 소스 및 드레인 전극(S, D)에 해당한다.
한편, 비교를 위해, 도 4에 따른 멤리스터(M) 1개도 제작하였다. 이하, 해당 멤리스터는 편의상 1M이라고 지칭할 수 있다. 제조된 장치에 대해 전기적 특성을 Keithley 4200 반도체 파라미터 분석기를 이용해 측정하였다. 이때, Al Kα 방사선 공급원으로 200 eV에서 동작하는 Thermo Scientific K-Alpha 분광계를 이용하여 엑스레이 광전자 분광법(X-ray photoelectron spectroscopy; XPS) 분석을 수행하였다.
도 9는 본 발명의 일 실시 예에 따른 시냅스 장치(50)의 다양한 동작 모드에 대한 개념도를 나타낸다. 즉, 도 9(a)는 판독 모드(reading mode), 도 9(b)는 강화 학습 모드(potentiation learning mode), 도 9(c)는 억제 학습 모드(depression learning mode)에서의 동작을 나타낸다.
종래의 멤리스터 기반 크로스 포인트 어레이 구조(cross-point array architecture)는 스니크 경로 문제(sneak path problem)에 취약하다. 이는 시냅스 입출력 신호가 멤리스터를 거쳐서 처리되기 때문이다. 하지만, 본 발명의 일 실시 예에 따른 시냅스 어레이의 제조된 시냅스 장치(50)에서, IGZO 기반 멤리스터(2M)는 IGZO 기반 트랜지스터(T)의 게이트 전측(G) 측에 배치되었다. 이때, 시냅스 입력 입력 신호(전압 신호)와 시냅스 출력 신호(전류 신호)는 멤리스터(2M)가 아닌 트랜지스터(T)에 적용된다. 그 결과, 본 발명의 일 실시 예에 따른 시냅스 장치(50)는 스니크 경로를 방지할 수 있는 이점이 있다.
도 9에서, 각 멤리스터(2M)는 M1과 M2로 표시된다. 도 9(a)에 도시된 바와 같이, 판독 모드(reading mode) 동안, 일정한 판독 전압(read voltages)(VL_READ 및 VR_READ)이 멤리스터(2M)의 각 상부 전극(TE1, TE2)에 인가된다. 이하, 각 멤리스터(2M)의 상부 전극(TE1, TE2)에 인가되는 전압을 VTE1 및 VTE2로 각각 지칭하여, 이들은 제1 및 제2 메모리 신호에 해당할 수 있다.
한편, 멤리스터(2M)의 M1과 M2는 트랜지스터(T)의 게이트 전압(VG)에 대한 전압 분배기 역할을 한다. 이에 따라, VG는 다음의 식(1)과 같이 나타낼 수 있다.
Figure 112020089725647-pat00001
(1)
여기서, G1과 G2는 각각 M1과 M2의 컨덕턴스 값이다.
시냅스 입력 신호가 드레인(VD)에 인가되면 시냅스 출력 신호(IDS)는 게이트 전압(VG)에 의해 제어된다. 이때, IDS는 다음의 식(2)와 같이 나타낼 수 있다.
Figure 112020089725647-pat00002
(2)
여기서, μeff는 트랜지스터(T)의 유효 이동도(effective mobility), Cox는 게이트 절연층(220)의 산화물 커패시턴스(gate oxide capacitance), W는 채널 물질층(230)의 유효 채널 폭(effective channel width), L은 채널 물질층(230)의 유효 채널 길이(effective channel length), VT는 임계 전압(threshold voltage)이다.
트랜지스터(T)가 선형 영역에서 동작한다고 가정하면, 제작된 2M1T 시냅스 장치(50)의 컨덕턴스(G)는 다음의 식(3)과 같이 나타낼 수 있다.
Figure 112020089725647-pat00003
(3)
여기서, G1은 M1의 컨덕턴스이며, G2는 M2의 컨덕턴스이다. 즉, 제작된 시냅스 장치(50)의 컨덕턴스(G)(또는, M1 및 M2의 합계 컨덕턴스)는 두 멤리스터(M1, M2)의 컨덕턴스 비율(G2/G1)에 의해 결정된다.
도 9(b) 및 도 9(c)에 도시된 바와 같이, 학습 모드(learning mode) 동안, 일정한 DC 바이어스(VDC)가 M1 및 M2의 제2 전극(TE1, TE2)에 모두 인가되고, 동일한 강화 펄스(potentiation pulses)(Vp) 또는 억제 펄스(depression pulses)(Vd)가 하나의 TE(즉, TE1)에만 추가로 적용된다. 이때, M1과 M2의 공통 제1 전극(BE)의 전압은 VTE1과 VTE2 사이의 중간 값을 가지며, 이는 식(1)에 의해 결정될 수 있다.
강화 펄스(Vp)가 VTE1에 인가되면, M1의 경우에 셋(SET) 동작으로 인해 G1이 증가하는 반면, M2의 경우에 리셋(RESET) 동작으로 인해 G2가 감소한다. 결과적으로, 시냅스 장치(50)의 컨덕턴스(G)가 증가한다. 한편, TE2에 억제 펄스(Vd)의 VTE2가 인가되면, M1의 경우에 리셋 동작으로 인해 G1이 감소하고, M2의 경우에 셋 동작으로 인해 G2가 증가한다. 결과적으로, 시냅스 장치(50)의 컨덕턴스(G)가 감소한다. 이러한 셋 및 리셋 동작은 멤리스터(2M)의 강화 또는 억제에 사용된다. 이와 같이 M1 및 M2 중 어느 하나에 셋 동작이 발생하고 다른 하나에 리셋 동작이 발생함에 따라, 강화 및 억제의 선형성 및 대칭성이 향상될 수 있다. 이에 대한 상세한 내용은 입력 펄스에 대한 응답 결과를 기반으로 후술하도록 한다.
도 10은 실제 제작된 본 발명의 일 실시 예에 따른 시냅스 장치(50)의 형성 프로세스(Forming process)와 바이폴라 저항 스위칭 특성(Bipolar resistive switching characteristic)의 그래프를 나타낸다.
제작된 멤리스터(2M)의 메모리 특성은 도 10에 도시되어 있다. 초기의 형성 프로세스(forming process)에서, 도 9(a)에 도시된 바와 같이, 음(-)의 바이어스(-10V)가 멤리스터(2M)에 메모리 신호로 인가되었다. 흥미롭게도, 형성 프로세스 후, 멤리스터(2M)는 낮은 저항 상태(low-resistance state; LRS)가 아닌 높은 저항 상태(high-resistance state; HRS)인 것으로 나타났다. 형성 프로세스 후, 도 9(b)에 도시된 바와 같이, 전형적인 바이폴라 저항 스위칭(bipolar resistive switching)이 관찰되었다. 셋 프로세스는 양(+)의 바이어스에서 발생하고, 리셋 프로세스는 음(-)의 바이어스에서 발생한다. 다만, 멤리스터(2M)의 영구적인 고장을 방지하기 위해, 측정 중의 전류(conduction current)는 1mA의 컴플라이언스 전류로 제한하였다.
도 11은 실제 제작된 본 발명의 일 실시 예에 따른 시냅스 장치(50)에 대한 엑스레이 광전자 분광법(X-ray photoelectron spectroscopy; XPS)에 따른 분석 결과를 나타낸다. 즉, 도 11(a), 도 11(b), 도 11(c) 및 도 11(d)는 실제 제작된 멤리스터 소자(100)의 각 영역(Top, Middle, Bottom)에서의 각종 결합(bond) 및 산소 공공(VO)의 분포를 나타낸다. 이때, Top은 TE 부근, Middle은 IGZO의 중간 부근, Bottom은 BE 부근을 각각 나타낸다. 또한, 도 11(e), 도 11(f) 및 도 11(g)는 O 1s 코어 레벨(core level)의 XPS 프로파일(profile)을 나타낸다. 즉, 도 11(e)는 TE 부근에서의 XPS 피크(peak), 도 11(f)는 IGZO의 중간 부근의 XPS 피크, 도 11(g)는 BE 부근에서의 XPS 피크를 각각 나타낸다. 또한, 도 11(h)는 원시 상태(Pristine)에서의 깊이 프로파일(Depth profile), 도 11(i)는 높은 저항 상태((high-resistance state; HRS)(즉, 형성 프로세스 또는 리셋 프로세스 후)에서의 깊이 프로파일, 도 11(j)는 낮은 저항 상태(low resistance state; LRS)(즉, 셋 프로세스 후)에서 깊이 프로파일을 각각 나타낸다.
저항성 스위칭 메커니즘을 분석하기 위해, 엑스레이 광전자 분광법(XPS) 분석이 수행되었다. 도 11(e), 도 11(f) 및 도 11(g)는 각각 TE 근처, 중간 영역 및 BE 영역에서 O 1s XPS 피크(peak)를 보여준다. O 1s 피크는 530.2eV의 금속-산소(M-O) 결합, 531eV의 산소 공공(Vo), 532eV의 금속-수산화물 (M-OH) 결합 및 533.4eV의 실리콘-산화물(Si-O) 결합으로 분류될 수 있다. 도 11(h), 도 11(i) 및 도 11(j)는 멤리스터(2M)가 제조 상태(원시 상태, pristine state), HRS(형성 또는 리셋 프로세스 후) 및 LRS (셋 프로세스 후)인 각 경우에 대한, O 1s 코어 레벨 스펙트럼(core-level spectra)의 깊이 프로파일(depth profile)을 보여준다.
도 11을 참조하면, XPS 데이터는 멤리스터(2M)의 주요 스위칭 동작이 제1 전극(BE) 근처에서 발생한다는 것을 나타낸다. 원시 상태의 멤리스터(2M)의 제1 전극(BE)에서의 자연 산화물(native oxide)은 IGZO 스퍼터링 제조 단계 동안 Ar 플라즈마에 의한 이온 충격 효과로 인해 불안정한 것으로 알려져 있다. 도 11(h)에 도시된 바와 같이, 제1 전극(BE)에서의 Si-O 피크는 비교적 높다. 이러한 현상은 BE의 실리콘 산화물이 Si 댕글링 결합(dangling bond)이 큰 절연 필름임을 시사한다. 형성 프로세스 동안, 산소 이온(O2-)은 하부 전극으로 이동하여 Si 계면에서 Si-O 결합(Si 댕글링 결합을 비활성화, passivate the Si dangling bonds)을 형성한다.
이후, 도 11(i)에 도시된 바와 같이, 보다 안정적인 실리콘 산화물이 BE에 형성되며, 멤리스터(2M)는 형성 프로세스 후 LRS 보다는 HRS의 상태에 있게 된다. 또한, TE의 바이어스에 음의 바이어스가 인가되는 리셋 스위칭 프로세스 후에, 멤리스터(2M)는 형성 프로세스와 동일한 메커니즘에 의해 HRS로 진입한다. 한편, 설정된 스위칭 공정 동안 산소 이온은 BE에서 IGZO로 이동한다. 결과적으로, BE 영역에서 Si-O 결합의 수가 감소한다.
한편, 도 11(j)에 도시된 바와 같이, BE 및 IGZO에서 산소 공공(Vo)의 수가 증가한다. 하부 전극에서의 Si 댕글링 결합(일종의 산소 공공) 및 IGZO에서의 산소 공공은 전도성 경로를 형성하여, 멤리스터(2M)를 LRS로 들어가게 한다. 이러한 전환 프로세스의 개략도는 도 12에 도시되어 있다. 즉, 도 12는 실제 제작된 본 발명의 일 실시 예에 따른 멤리스터 소자(100)의 스위칭 메커니즘(switching mechanism)에 대한 개념도를 나타낸다.
도 13은 실제 제작된 본 발명의 일 실시 예에 따른 트랜지스터(200)의 전압-전류 특성 그래프를 나타낸다.
제조된 IGZO 기반 트랜지스터(T)의 전달 특성 및 출력 특성은 각각 도 13(a) 및 13(b)에 도시되어 있다. 트랜지스터(T)는 시냅스 적용을 위해 선형 영역(VD: 0V~5 V)에서 동작한다.
도 14는 실제 제작된 다양한 멤리스터에 대한 다양한 펄스의 입력 결과를 나타낸다. 즉, 도 14(a) 내지 도 14(c)는 도 4의 구조로 제작된 1개 멤리스터(1M)에 대한 결과, 도 14(d) 내지 도 14(i)는 도 5 및 도 6의 구조로 제작된 2M1T의 시냅스 장치(50)에 대한 결과를 각각 나타낸다. 셀 컨덕턴스(cell conductance)를 측정하기 위해, 0.5 V의 판독 전압이 사용되었다. 또한, Vp 및 Vd는 강화 및 억제 펄스의 펄스 진폭을 나타내고, Tp 및 Td는 강화 및 억제 펄스의 펄스 폭(시간)을 나타내며, Np 및 Nd는 강화 및 억제 펄스의 최대 적용 펄스 수를 나타낸다.
구체적으로, 도 14(a)는 3 종류의 펄스 진폭(4V/-4V, 3V/-3V 및 2V/-2V)을 가진 각 펄스를 메모리 신호로 1M에 입력시킨 강화 및 억제 프로세스에 따른 컨덕컨스의 변화를 나타내고, 도 14(b)는 3 종류의 펄스 폭(200㎲, 100㎲ 및 50㎲)을 가진 각 펄스를 메모리 신호로 1M에 입력시킨 강화 및 억제 프로세스에 따른 컨덕컨스의 변화를 나타내고, 도 14(c)는 3 종류의 최대 펄스 수(maximum number of pulses)(128개, 64개 및 32개)를 가진 각 펄스를 메모리 신호로 1M에 입력시킨 강화 및 억제 프로세스에 따른 컨덕컨스의 변화를 나타낸다.
또한, 도 14(d) 및 도 14(g)는 3 종류의 펄스 진폭(2V/-2V, 1.5V/-1.5V 및 1V/-1V)을 가진 각 펄스를 메모리 신호로 2M1T의 제1 멤리스터(M1)에 입력시킨 강화 및 억제 프로세스에 따른 제1 멤리스터(M1)의 출력 전압(VG1)의 변화와 그 컨덕컨스의 변화를 나타내고, 도 14(e) 및 도 14(h)는 3 종류의 펄스 폭(100㎲, 50㎲ 및 20㎲)을 가진 각 펄스를 메모리 신호로 2M1T의 제1 멤리스터(M1)에 입력시킨 강화 및 억제 프로세스에 따른 제1 멤리스터(M1)의 출력 전압(VG1)의 변화와 그 컨덕컨스의 변화를 나타내며, 도 14(f) 및 도 14(i)는 3 종류의 최대 펄스 수(maximum number of pulses)(128개, 64개 및 32개)를 가진 각 펄스를 메모리 신호로 2M1T의 제1 멤리스터(M1)에 입력시킨 강화 및 억제 프로세스에 따른 제1 멤리스터(M1)의 출력 전압(VG1)의 변화와 그 컨덕컨스의 변화를 나타낸다.
한편, 시냅스 장치(50)로의 응용을 위해, 멤리스터(2M)는 점진적인 셋 및 리셋 스위칭 동작(즉, 점진성)과 함께 컨덕턴스 변조의 선형성 및 대칭성이 필수적이다. 이러한 스위칭 동작의 확인을 위해, 강화를 위한 양의 진폭(Vp)과 억제를 위한 음의 진폭(Vd)을 갖는 연속적인 동일한 펄스 방식을 사용하여, 도 4의 1개의 멤리스터(1M)와, 도 5 및 도 6의 구조로 제작된 2M1T의 시냅스 장치(50)에 대해 컨덕턴스 변조 특성을 평가했다.
도 14(a) 내지 도 14(c)를 참조하면, 1M의 컨덕턴스 변화는 적용된 펄스 수에 선형적으로 비례하지 않는다. 처음 몇 개의 셋 또는 리셋 펄스에 따라, 큰 컨덕턴스 변화가 발생하지만 점차적으로 컨덕턴스 변화가 포화된다. 리셋 동작 동안, 하나의 펄스만으로 급격한 변화 후에 더 이상의 점진적 컨덕턴스 변조가 관찰되지 않았다. 셋 및 리셋 동작에서의 이러한 비선형성은 종래의 멤리스터 기반 시냅스 장치에서 보이는 성능과 유사하다.
제작된 Pd/IGZO/P+-Si의 멤리스터(2M, 1M)의 스위칭 메커니즘은 상술한 바와 같이, 산소 이온 이동에 의해 결정된다. 즉, 제1 셋 펄스에서, 산소 이온은 인가된 전기장에 의해 BE으로부터 IGZO 및 TE을 향해 빠르게 추진된다. 이때, 실리콘 산화층(절연층) 및 IGZO에서 생성된 산소 공공은 전도성 경로로 작용하여, 멤리스터(2M, 1M)의 컨덕턴스를 증가시킨다. 산소 이온이 IGZO의 TE 영역에 축적될 때, 인가된 전기장과 반대 방향을 갖는 내부 전기장이 생성되어, TE 계면으로의 추가 산소 이동을 억제한다. 따라서, 이후 동일 펄스가 적용되면 컨덕턴스 변화가 점차 감소한다. 한편, 제1 리셋 펄스 동작 동안, 인가된 음의 전압에 의해 발생된 전계의 방향은 산소 이온 분포의 공간 충전 효과(space-charge effect)로 인해 내부 전계의 방향과 일치한다. 따라서, 제1 리셋 펄스는 셋 펄스보다 많은 산소 이온의 이동을 야기하여, 갑작스러운 리셋 변조를 일으킨다.
2M1T 시냅스 장치(50)의 전압 및 컨덕턴스 변조 특성은 도 14(d) 내지 14(i)에 도시되어 있다. 2M1T의 컨덕턴스를 변조하기 위해, TE1 및 TE2에 5.0V의 공통 DC 바이어스가 적용되는 동안, 동일한 강화 또는 억제 전압 펄스(Vp 또는 Vd)가 TE1에 적용되었다. 모든 컨덕턴스 값은 0.5V의 드레인 전압(VD)의 시냅스 입력 신호를 사용하여 추출되었다.
1M와 비교하여, 2M1T는 개선된 선형성과 컨덕턴스 변조 대칭을 나타냈다. 특히, 리셋 프로세스에서 초기의 갑작스러운 컨덕턴스 변화가 효과적으로 최소화되었다. 이러한 개선은 상술한 식(3)에 의해 설명될 수 있다. 상술한 바와 같이, 셋 및 리셋 동작은 2M 장치의 강화 또는 억제(강화: M1 셋 동작 및 M2 리셋 동작, 억제: M1 리셋 동작 및 M2 셋 동작)에 사용된다. 2M1T의 총 컨덕턴스(G)는 두 멤리스터(M1, M2)의 컨덕턴스 비율(G2/G1)에 의해 결정된다. 억제 동작 동안, 억제 펄스가 인가될 때, M1 및 M2에서 각각 리셋 동작 및 셋 동작이 발생한다. 이때, M1의 컨덕턴스(G1)가 갑자기 변하고 포화 상태가 되더라도, M2의 연속적인 셋 동작으로 인해, M2의 컨덕턴스(G2)가 점차적으로 변경될 수 있다. 따라서, 전체 컨덕턴스(G)는 포화되지 않고 서서히 변조될 수 있다. 또한, 해당 G의 변조는 선형성 및 대칭성을 이룰 수 있다.
도 15는 실제 제작된 본 발명의 일 실시 예에 따른 시냅스 장치(50)와 1개의 멤리스터를 가진 1M에 대한 펄스의 입력 결과의 비교 그래프를 나타낸다. 즉, 도 15(a)는 두 시냅스가 유사한 컨덕턴스 창(conductance window)(Gmax - Gmin = ~0.06μS) 가지는 경우에서의 컨덕턴스 변화 비교 그래프를 나타내고, 도 15(b)는 두 시냅스 동일한 펄스 조건에서 동작한 경우에서의 컨덕턴스 변화 비교 그래프를 나타낸다.
1M 및 2M1T를 이용하여 얻은 결과의 비교는 도 15에 도시되었다. 흥미롭게도, 2M1T는 총 컨덕턴스 창(Gmax - Gmin)이 1M에 비해 커진다. 이러한 증가는 개선된 점진성, 선형성 및 대칭성 외에 2M1T의 또 다른 중요한 장점으로 작용한다. 이러한 증가는 트랜지스터(T)의 고유한 전류 증폭(즉, 게이트 전극에 연결된 2개 멤리스터의 저항비)이 트랜지스터의 트랜스 컨덕턴스(transconductance; gm)에 의해 더욱 증폭되어 드레인 출력 전류(시냅스 출력 전류)를 생성하기 때문에 발생한다. 이러한 총 컨덕턴스 창이 증가하면, 컨덕턴스 레벨 사이의 마진(margin)이 증가하므로, 안정적인 멀티 레벨(multi-level) 구현이 가능하다.
2M1T의 선형성과 대칭성을 정량적으로 분석하기 위해, 비선형성 행동 모델을 채택했다. 즉, 펄스 수에 따른 컨덕턴스 변화는 다음의 식으로 계산될 수 있다.
Figure 112020089725647-pat00004
(4)
Figure 112020089725647-pat00005
(5)
Figure 112020089725647-pat00006
(6)
여기서, Gmax와 Gmin은 각각 최대 컨덕턴스와 최소 컨덕턴스이고, Nmax는 Gmin과 Gmax 사이의 컨덕턴스를 조정하는데 필요한 최대 펄스 수를 나타내며, B는 피팅 파라미터(fitting parameter)이다. 또한, AP 및 AD는 각각 강화 및 억제의 비선형성 파라미터이다. AP 또는 AD의 절대값이 작을수록 강화 또는 억제 특성이 선형임을 나타낸다. 또한, AP와 AD의 절대값이 비슷하기 때문에 컨덕턴스 변조는 대칭성을 나타낸다.
구체적인, 1M와 2M1T의 특성 비교는 표 1에 요약되어 있다.
1M-1a) 2M1T-1b) 1M-2c) 2M1T-2d)
AP 32 256 48 32
AD 1 256 1 32
G max-G min 0.047 μS 0.067 μS 0.041 μS 0.329 μS
단, a)에서 1M-1은 1M에 Vp/Vd = 2V/-2V, tp = td = 200㎲의 메모리 신호가 입력된 경우이고, b) 2M1T-1은 2M1T에 Vp/Vd = 1.5V/-1.5 V, tp = td = 50㎲의 제1 메모리 신호가 입력된 경우이다. 또한, c)에서 1M-2는 1M에 Vp/Vd = 2V/-2 V, tp = td = 50㎲의 메모리 신호가 입력된 경우이고, d)에서 2M1T-2는 2M1T에 Vp/Vd = 2V/-2V, tp = td = 50㎲의 제1 메모리 신호가 입력된 경우이다.
도 16은 패턴 인식 시뮬레이션을 위해 사용한 단일층 신경망(single-layer neural network)의 일 예를 나타내며, 도 17은 도 16의 단일층 신경망을 이용한 시뮬레이션의 결과를 나타낸다.
컨덕턴스 변조의 비선형성 및 비대칭의 영향을 조사하기 위해, MNIST 필기 데이터 셋을 사용하여, 패턴 인식의 온 칩(on-chip) 학습 시뮬레이션을 수행했다. 시냅스 장치(50)의 컨덕턴스는 반복적인 프로그램 검증 체계를 통해 목표 레벨로 조정될 수 있기 때문에 비선형성과 비대칭은 오프 칩(off-chip) 학습 애플리케이션에 영향을 미치지 않는다는 점에 주목할 필요가 있다. 반대로, 온 칩 학습의 경우, 프로그래밍(강화 또는 억제) 펄스는 검증 단계없이 각 시냅스 장치(50)에 적용된다. 이때, 적용되는 펄스의 수는 시냅스 어레이의 각 열의 끝에서 해당 뉴런 회로의 출력 전류에 의해 결정된다.
도 16을 참조하면, 하드웨어 시스템에서 온 칩 역 전파 알고리즘을 구현하기 위한 보편적인 방법으로 다층 신경망 대신 784×10 단일층 신경망(single-layer neural network)을 사용하였다. 이 단일층은 도 2와 같이 설계된 시냅스 어레이를 사용하여 구현할 수 있다. 양의 시냅스 가중치(weight) 값과 양의 시냅스 가중치 값을 나타내기 위해, 도 2에 도시된 바와 같이 두 시냅스 장치(50)를 하나의 시냅스 단위로 그룹화했다. 표 1에 나타낸 4개의 테스트 샘플에 대해, 훈련 샘플의 기능으로서의 인식 정확도를 조사하였으며, 도 17은 해당 4개의 테스트 샘플의 인식 정확도 결과를 나타낸다. 도 17을 참조하면, 1M은 갑작스러운 리셋 특성으로 인해 약 10%의 낮은 정확도를 가지는 반면, 2M1T은 약 90 %의 높은 정확도를 가져 정확도가 크게 향상되었다.
한편, 도 18은 본 발명의 일 실시 예에 따른 뉴로모픽 시스템(300)을 개념적으로 도시한 블록 다이어그램이다. 예를 들어, 뉴로모픽 시스템(300)은 음성 인식 시스템(speech recognition system), 영상 인식 시스템(imaging recognition system), 코드 인식 시스템(code recognition system), 신호 인식 시스템(signal recognition system), 또는 기타 다양한 패턴들을 인식하기 위한 패턴 인식 시스템(pattern recognition system)일 수 있으나, 이에 한정되는 것은 아니다.
도 18을 참조하면, 본 발명의 일 실시 예에 따른 뉴로모픽 시스템(300)은, 제어부(310), 메모리(320), 통신부(330), 출력부(340), 입력부(350) 뉴로모픽부(360)를 포함할 수 있다. 제어부(310)은 뉴로모픽부(360)를 이용한 학습을 위하여 다양한 신호를 생성 및 전달하고, 뉴로모픽부(360)으로부터의 출력에 따라 음성, 영상 등과 같은 패턴을 인식하기 위한 다양한 처리 및 기능을 수행할 수 있다. 또한, 제어부(310)은 메모리(320), 통신부(330), 출력부(340) 및 뉴로모픽부(360)와 연결되어 이들의 동작을 제어할 수 있다. 예를 들어, 제어부(310)는 프로세서 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
메모리(320)는 뉴로모픽 시스템(300)에서 저장이 요구되는 다양한 정보를 저장할 수 있다. 예를 들어, 메모리(320)은 디램(DRAM) 또는 에스램(SRAM) 같은 휘발성 메모리 소자, 피램(PRAM), 엠램(MRAM), 알이램(ReRAM), 또는 낸드 플래시 메모리(NAND flash memory) 같은 비휘발성 메모리, 또는 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
통신부(330)은 인식된 음성, 영상 등의 데이터를 네트워크를 통하여 다른 시스템의 통신부로 전송하거나 수신할 수 있다. 예를 들어, 통신부(330)는 5G(5th generation communication), LTE-A(long term evolution-advanced), LTE(long term evolution), 블루투스, BLE(bluetooth low energe), NFC(near field communication), 와이파이(WiFi) 통신 등의 무선 통신을 수행하거나, 케이블 통신 등의 유선 통신을 수행할 수 있으나, 이에 한정되는 것은 아니다.
출력부(340)은 인식된 음성, 영상 등의 데이터를 다양한 방식으로 출력할 수 있다. 예컨대, 출력부(340)는 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머, 또는 기타 다양한 출력 장치를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 출력부(340)가 디스플레이 패널을 포함하는 경우, 해당 디스플레이 패널은 입력부(350)와 결합되어 터치 스크린(touch screen) 등으로 구현될 수 있다.
입력부(350)은 다양한 사용자의 입력에 대응하여, 입력데이터를 발생시키며, 다양한 입력수단을 포함할 수 있다 예를 들어, 입력부(350)는 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스, 마우스 펜, 또는 다양한 센서들 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
뉴로모픽부(360)는 상술한 뉴로모픽 소자를 포함하여, 학습(learning), 인식(recognition) 등을 수행할 수 있고, 인식된 패턴에 대응하는 데이터를 출력할 수 있다.
상기와 같이 구성되는 본 발명은 시냅스 장치(50)에서 컨덕턴스(conductance) 변조의 대칭성 및 선형성(linearity) 간의 트레이드 오프(trade-off) 특성을 개선할 수 있어, 대칭성 및 선형성을 모두 만족시킬 수 있는 이점이 있다.
또한, 본 발명은 본 발명은 시냅스 장치(50)에서 컨덕턴스 변조의 점진성을 개선할 수 있는 이점이 있다.
또한, 본 발명은 시냅스를 크로스바 어레이(crossbar array) 구조로 구현하더라도 스니크 경로(sneak path)를 제한할 수 있는 이점이 있다.
또한, 본 발명은 인공 신경망 등에 적용하는 경우에 우수한 패턴 인식 정확도가 가능한 이점이 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술되는 청구범위 및 이 청구범위와 균등한 것들에 의해 정해져야 한다.
10: 입력 회로부 11: 입력 라인
20: 출력 회로부 21: 출력 라인
30: 제1 드라이버 31: 제1 메모리 라인
40: 제2 드라이버 41: 제2 메모리 라인
50: 시냅스 장치 110, BE: 제1 전극
120: 저항 변화층 130, TE: 제2 전극
210: 게이트 전극 220: 게이트 절연층
230: 채널 물질층 240: 소스 전극
250: 드레인 전극

Claims (19)

  1. 소스 및 드레인 전극 중 어느 한 전극에 시냅스 입력 신호가 인가되고, 소스 및 드레인 전극 중 어느 다른 하나로 시냅스 출력 신호를 출력하는 트랜지스터; 및
    복수의 2단자 멤리스터;를 포함하며,
    상기 각 멤리스터는 제1 및 제2 전극과, 제1 및 제2 전극 사이에 마련되어 제1 및 제2 전극 사이의 인가 전압에 따라 저항 변화가 발생하는 저항 변화층을 각각 포함하고,
    상기 각 멤리스터의 제1 전극은 상기 트랜지스터의 게이트 전극에 전기적으로 공통 연결되며,
    상기 각 멤리스터의 제2 전극에 별도의 메모리 전압이 인가되어 상기 게이트 전극에 인가되는 게이트 전압이 조절됨으로써, 상기 시냅스 출력 신호가 조절되고,
    상기 저항 변화층은 IGZO, ITZO, IWZO, ZSO, IZO 및 IGO 중에서 선택되는 하나 이상의 금속산화물 재료를 포함하며,
    제1 멤리스터의 셋(SET) 동작에 따라 제1 멤리스터의 컨덕턴스가 증가하는 동안에 제2 멤리스터의 리셋(RESET) 동작에 따라 제2 멤리스터의 컨덕턴스가 감소하되 제1 및 제2 멤리스터의 합계 컨덕턴스는 증가하며,
    제1 멤리스터의 리셋 동작에 따라 제1 멤리스터의 컨덕턴스가 감소하는 동안 제2 멤리스터의 셋 동작에 따라 제2 멤리스터의 컨덕턴스가 증가하되 제1 및 제2 멤리스터의 합계 컨덕턴스가 감소하는 시냅스.
  2. 제1항에 있어서,
    상기 각 메모리 전압에 따라 각 멤리스터의 컨덕턴스가 변조됨으로써, 제1 및 제2 멤리스터의 합계 컨덕턴스가 변조되면서 상기 게이트 전압이 조절되는 시냅스.
  3. 제1항에 있어서,
    제1 멤리스터에 바이어스(bias)의 메모리 전압이 인가되고,
    제2 멤리스터에 강화 펄스(potentiation pulse) 또는 저하 펄스(depression pulse)의 메모리 전압이 인가되는 시냅스.
  4. 제1항에 있어서,
    제1 멤리스터의 컨덕턴스가 증가하는 동안, 제2 멤리스터의 컨덕턴스가 감소됨으로써, 제1 및 제2 멤리스터의 합계 컨덕턴스의 변조가 제한되는 시냅스.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    제1 멤리스터에 바이어스(bias)의 메모리 전압이 인가되고, 제2 멤리스터에 강화 펄스(potentiation pulse) 및 저하 펄스(depression pulse가 순차적으로 인가되는 경우, 제1 및 제2 멤리스터의 합계 컨덕턴스는 상기 강화 펄스의 인가 동안에 상승하고 상기 저하 펄스의 인가 동안에 하강하는 시냅스.
  8. 제1항에 있어서,
    상기 트랜지스터와 상기 제1 및 제2 멤리스터에 따른 전체 컨덕턴스는 제1 및 제2 멤리스터의 컨덕턴스 비율에 의해 결정되는 시냅스.
  9. 삭제
  10. 제1항에 있어서,
    상기 제1 및 제2 멤리스터는 메모리 전압에 따른 산소 전하의 이동에 따라 저항이 가변되어 셋(SET) 동작 또는 리셋(RESET) 동작의 스위칭 특성이 변하는 시냅스.
  11. 제10항에 있어서,
    상기 제1 멤리스터에서 제1 전극 주변에서 제2 전극 주변으로 산소 전하가 이동하면서 셋(SET) 동작되는 동안, 상기 제2 멤리스터에서 제2 전극 주변에서 제1 전극 주변으로 산소 전하가 이동하면서 리셋(RESET) 동작되는 시냅스.
  12. 제1항에 있어서,
    상기 트랜지스터의 채널층은 상기 멤리스터의 저항 변화층과 동일한 금속 산화물 재료로 이루어지는 시냅스.
  13. 삭제
  14. 소스 및 드레인 전극 중 어느 한 전극에 시냅스 입력 신호가 인가되는 트랜지스터; 및
    제1 및 제2 전극과, 제1 및 제2 전극 사이의 저항 변화층을 각각 구비하고, 제1 전극이 트랜지스터의 게이트 전극에 전기적으로 공통 연결되는 복수의 2단자 가변 저항 메모리 소자;를 포함하며,
    각 가변 저항 메모리 소자의 제2 전극에 별도의 메모리 전압이 인가되어 게이트 전극에 인가되는 게이트 전압이 조절됨으로써, 소스 및 드레인 전극 중 어느 다른 하나로 출력되는 시냅스 출력 신호가 조절되며,
    상기 제1 전극은 P형의 전도성 Si로 이루어지고, 상기 제1 전극과 상기 저항 변화층 사이에 구비된 절연층은 SiO2로 이루어지며, 상기 저항 변화층은 IGZO, ITZO, IWZO, ZSO, IZO 및 IGO 중에서 선택되는 하나 이상의 재료를 포함하는 시냅스.
  15. 제1항 또는 제14항에 있어서,
    상기 제1 전극과 상기 트랜지스터의 게이트 전극은 서로 전극을 공유하는 공통 전극 구조로 이루어진 시냅스.
  16. 시냅스 입력 신호가 입력되는 다수의 입력 라인과, 시냅스 출력 신호가 출력되는 다수의 출력 라인과, 메모리 전압이 인가되는 다수의 메모리 라인과, 각 라인에 전기적으로 연결되는 다수의 시냅스를 각각 포함한 시냅스 어레이로서,
    상기 시냅스는,
    소스 및 드레인 전극 중 어느 한 전극에 시냅스 입력 신호가 인가되고, 소스 및 드레인 전극 중 어느 다른 하나로 시냅스 출력 신호를 출력하는 트랜지스터; 및
    복수의 멤리스터;를 포함하며,
    상기 각 멤리스터는 제1 및 제2 전극과, 제1 및 제2 전극 사이에 마련되어 제1 및 제2 전극 사이의 인가 전압에 따라 저항 변화가 발생하는 저항 변화층을 각각 포함하고,
    상기 각 멤리스터의 제1 전극은 상기 트랜지스터의 게이트 전극에 전기적으로 공통 연결되며,
    상기 각 멤리스터의 제2 전극에 별도의 메모리 전압이 인가되어 상기 게이트 전극에 인가되는 게이트 전압이 조절됨으로써, 상기 시냅스 출력 신호가 조절되고,
    상기 저항 변화층은 IGZO, ITZO, IWZO, ZSO, IZO 및 IGO 중에서 선택되는 하나 이상의 금속산화물 재료를 포함하며,
    제1 멤리스터의 셋(SET) 동작에 따라 제1 멤리스터의 컨덕턴스가 증가하는 동안에 제2 멤리스터의 리셋(RESET) 동작에 따라 제2 멤리스터의 컨덕턴스가 감소하되 제1 및 제2 멤리스터의 합계 컨덕턴스는 증가하며,
    제1 멤리스터의 리셋 동작에 따라 제1 멤리스터의 컨덕턴스가 감소하는 동안 제2 멤리스터의 셋 동작에 따라 제2 멤리스터의 컨덕턴스가 증가하되 제1 및 제2 멤리스터의 합계 컨덕턴스가 감소하는 시냅스 어레이.
  17. 시냅스 입력 신호가 입력되는 다수의 입력 라인과, 시냅스 출력 신호가 출력되는 다수의 출력 라인과, 메모리 전압이 인가되는 다수의 메모리 라인과, 각 라인에 전기적으로 연결되는 다수의 시냅스를 각각 포함한 시냅스 어레이로서,
    상기 시냅스는,
    소스 및 드레인 전극 중 어느 한 전극에 시냅스 입력 신호가 인가되는 트랜지스터; 및
    제1 및 제2 전극과, 제1 및 제2 전극 사이의 저항 변화층을 각각 구비하고, 제1 전극이 트랜지스터의 게이트 전극에 전기적으로 공통 연결되는 복수의 2단자 가변 저항 메모리 소자;를 포함하며,
    각 가변 저항 메모리 소자의 제2 전극에 별도의 메모리 전압이 인가되어 게이트 전극에 인가되는 게이트 전압이 조절됨으로써, 소스 및 드레인 전극 중 어느 다른 하나로 출력되는 시냅스 출력 신호가 조절되며,
    상기 제1 전극은 P형의 전도성 Si로 이루어지고, 상기 제1 전극과 상기 저항 변화층 사이에 구비된 절연층은 SiO2로 이루어지며, 상기 저항 변화층은 IGZO, ITZO, IWZO, ZSO, IZO 및 IGO 중에서 선택되는 하나 이상의 재료를 포함하는 시냅스 어레이.
  18. 제1항 내지 제4항, 제7항, 제8항, 제10항 내지 제12항, 제14항 중 어느 한 항에 따른 시냅스를 포함하는 컴퓨팅 시스템.
  19. 소스 및 드레인 전극 중 어느 한 전극에 시냅스 입력 신호가 인가되고 소스 및 드레인 전극 중 어느 다른 하나로 시냅스 출력 신호를 출력하는 트랜지스터와, 제1 및 제2 전극 사이에 마련되어 제1 및 제2 전극 사이의 인가 전압에 따라 저항 변화가 발생하는 저항 변화층을 구비하되 제1 전극이 트랜지스터의 게이트 전극에 전기적으로 공통 연결되는 복수의 2단자 멤리스터를 포함하는 시냅스의 구동 방법으로서,
    각 멤리스터의 제2 전극에 별도의 메모리 전압을 인가하되, 제1 멤리스터에 바이어스(bias)의 메모리 전압을 인가하고, 제2 멤리스터에 강화 펄스(potentiation pulse) 또는 저하 펄스(depression pulse)의 메모리 전압을 인가하는 단계; 및
    메모리 전압에 따라 게이트 전극에 인가되는 게이트 전압을 조절함으로써, 상기 시냅스 출력 신호를 조절하는 단계;를 포함하며,
    상기 저항 변화층은 IGZO, ITZO, IWZO, ZSO, IZO 및 IGO 중에서 선택되는 하나 이상의 금속산화물 재료를 포함하며,
    제1 멤리스터의 셋(SET) 동작에 따라 제1 멤리스터의 컨덕턴스가 증가하는 동안에 제2 멤리스터의 리셋(RESET) 동작에 따라 제2 멤리스터의 컨덕턴스가 감소하되 제1 및 제2 멤리스터의 합계 컨덕턴스는 증가하고,
    제1 멤리스터의 리셋 동작에 따라 제1 멤리스터의 컨덕턴스가 감소하는 동안 제2 멤리스터의 셋 동작에 따라 제2 멤리스터의 컨덕턴스가 증가하되 제1 및 제2 멤리스터의 합계 컨덕턴스가 감소하는 시냅스의 구동 방법.
KR1020200107592A 2020-08-26 2020-08-26 시냅스 및 시냅스 어레이와, 이를 이용한 컴퓨팅 시스템 및 그 구동 방법 KR102507770B1 (ko)

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