JP2000020634A

JP2000020634A - デジタル・アナログ・多値データ処理装置および半導体装置

Info

Publication number: JP2000020634A
Application number: JP10180970A
Authority: JP
Inventors: Yuichiro Yamashita; 雄一郎山下; Naoki Nishimura; 直樹西村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-06-26
Filing date: 1998-06-26
Publication date: 2000-01-21

Abstract

(57)【要約】【課題】アナログ値を効率よく記憶でき、かつ、複数
の演算機能を選択できる、高機能なデジタル・アナログ
多値データ処理装置を提供する。【解決手段】磁気抵抗値の可変が可能に構成され、か
つ、設定された磁気抵抗値が不揮発的に記憶される、磁
気抵抗１０１と制御用配線１０２とからなる磁気抵抗素
子を、複数個直列に接続した磁気抵抗群１０４と、入力
に外部電圧源から磁気抵抗群１０４を介して電圧が供給
され、該供給電圧にアナログ的な演算を施す増幅器１０
６を備える。磁気抵抗群１０４の抵抗値によって与えら
れる演算係数が、各磁気抵抗素子の設定に応じて選択的
に決定され、該係数の選択形態に応じて異なる演算機能
が選択可能になっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリを内蔵する
ＩＣおよびＬＳＩ等のデジタル・アナログ・多値データ
処理装置に関し、特に、磁気抵抗素子を用いた不揮発性
メモリを内蔵するデジタル・アナログ・多値データ処理
装置に関する。

【０００２】

【従来の技術】半導体電子回路の分野では、アナログ多
値信号処理の研究が進んでおり、例えばＤＳＰ（Digita
l Signal Processor）に見られるようなデジタル一辺倒
の処理に対抗して、可能なところはアナログ多値信号処
理を行うようにして、トータルのパフォーマンスの向上
を図るといったことが行われている。具体的には、ＪＰ
ＥＧ圧縮・伸長、ＭＰＥＧ圧縮・伸長、ニューラルネッ
トワークなどについて、ＣＰＵやＤＳＰ、カスタムＬＳ
Ｉを用いて積和演算を行っている部分を、アナログ回路
に置き換えることで、回路面積を小さくするなどの研究
が行われている。一例として、G.Cauwenbergsらは、ベ
クトル量子化と呼ばれる一種の非可逆的データ圧縮のア
ルゴリズムを多値アナログ回路で実現することに成功し
ている（IEEE J. Solid-State Circuits, Vol.32, No.
8, August 1997）。

【０００３】また、上述したようなデジタル・アナログ
・多値データ処理装置の開発に伴って、最近では、磁気
抵抗効果を応用した磁性薄膜メモリなどのメモリの研究
が進んでいる。その中でも、磁気抵抗素子を用いたメモ
リが、ハードディスク、ＤＲＡＭ、ＥＥＰＲＯＭなどに
代わるメモリとして注目を集めいている。

【０００４】磁気抵抗素子を用いたメモリ回路の一例を
図１２に示す。このメモリ回路は、J.L.Brown等によっ
て設計された１Ｍｂのメモリチップの主要部を占める一
部の回路である（IEEE Trans. On Components, Packagi
ng, and Manufacturing Technology, Part A, Vol 17,
No.3, Sep. 1994, pp.373-379）。その構成は、ＮＡＮ
Ｄ型ＥＥＰＲＯＭと類似しており、複数個のＧＭＲ（Gi
ant Magneto resistance）メモリセル１２０１を直列に
接続し、その接続したラインの一端をアナログスイッチ
１２０２を介してワードライン１２０３に接続し、他端
を低電流源１２０４に接続したものとなっている。ワー
ドライン１２０３には、センスアンプとプルダウン抵抗
が接続される。

【０００５】上記のメモリ回路では、ワードライン１２
０３に定電流の値とＧＭＲメモリセル１２０１とプルダ
ウン抵抗の抵抗比とで決まる電圧が発生する。そして、
センスアンプでその発生した電圧の値の差をセンスする
ことで、「０」または「１」のメモリ値の読み出しが行
われる。

【０００６】

【発明が解決しようとする課題】上述したような、例え
ばベクトル量子化を実現するアナログ多値演算処理回路
では、量子化の際にテンプレート（アナログ値）との一
致度が計算されるが、現在、ＬＳＩ内部でアナログ値を
効率よく記憶する手段は確立されていない。また、現在
のアナログ多値演算処理回路には、多値データをＩＣや
ＬＳＩ内に適当に表現できるメモリ素子がないために、
例えばＪＰＥＧ圧縮で行われる離散コサイン変換と呼ば
れる演算処理で、その演算の際に用いられる係数（アナ
ログ値）をＬＳＩ内部で記憶して積和演算を行うといっ
たことにはまだまだ困難が伴う。

【０００７】なお、演算の際に用いられる係数（アナロ
グ値）をＬＳＩ内部でアナログ値として記憶し、積和演
算を行うための手法として、係数（アナログ値）をデジ
タルデータとしてＥＥＰＲＯＭなどに記憶し、読み込む
際に随時Ｄ／Ａ変換してアナログ値を生成するといった
ことが考えられるが、この場合には、回路中に余計なＤ
／Ａ変換器などが必要になるため、種々のデメリットが
生じることになる。

【０００８】一方、上述の図１２に示したような磁気抵
抗素子を用いたメモリ回路を使用することで、アナログ
値をＬＳＩ内部で記憶することは可能になる。しかしな
がら、このメモリ回路には以下のような課題がある。

【０００９】図１２に示したメモリ回路の場合、定電流
源は単に電圧発生のための参照電流として用いているだ
けである。その電流値は消費電力や読み出し時の速度、
信頼性を考慮した上で決定されるのであればどのような
値に設定されても良いことから、積極的に電流の値に意
味を持たせて、それを調節するような回路構成にはなっ
ていない。また、メモリ回路の出力は、常にセンスアン
プでしきい演算された「０」または「１」のデジタル値
をとるようになっており、このようなメモリ回路を外部
から見た場合、その機能は、従来からあるＮＡＮＤ型メ
モリと何等変わりはない。高機能化が進められているＩ
Ｃ、ＬＳＩなどの多値データ処理装置にこのメモリ回路
を適用する場合、高機能化が重要な課題の１つとなる。

【００１０】本発明の目的は、上記各問題を解決し、ア
ナログ値を効率よく記憶でき、かつ、複数の演算機能を
選択できる、高機能なデジタル・アナログ・多値データ
処理装置を提供することにある。

【００１１】本発明のさらなる目的は、高機能なデジタ
ル・アナログ・多値データ処理装置を備える半導体装置
を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明のデジタル・アナログ・多値データ処理
装置は、磁気抵抗値の可変が可能に構成され、かつ、設
定された磁気抵抗値が不揮発的に記憶される磁気抵抗素
子を少なくとも１つ有する可変抵抗手段と、入力に電圧
源から前記可変抵抗手段を介して電圧が供給され、該供
給電圧にアナログ的な演算を施す演算手段と、を有し、
前記可変抵抗手段の抵抗値によって与えられる前記演算
における係数が、前記磁気抵抗素子における磁気抵抗値
の設定に応じて選択的に決定され、該係数の選択形態に
応じて異なる演算機能が選択可能に構成されたことを特
徴とする。

【００１３】上記の場合、前記可変抵抗手段は、前記磁
気抵抗素子を複数個直列に接続してなる少なくとも１つ
の磁気抵抗群を有するような構成としてもよい。この場
合、前記可変抵抗手段は、前記磁気抵抗素子を少なくと
も１つ接続してなる複数の磁気抵抗群により構成され、
該複数の磁気抵抗群は、それぞれ一端に所定の電圧が供
給され、他端が前記演算手段の入力に共通に接続されて
いるような構成としてもよい。この場合、前記可変抵抗
手段は、演算手段の入力に並列に接続された複数の磁気
抵抗群のうちから任意に磁気抵抗群を選択するためのス
イッチ手段をさらに有するような構成としてもよい。

【００１４】また、前記演算手段は、一方の入力に前記
磁気抵抗群が接続され、他方の入力に所定の電位が供給
された演算増幅器により構成され、該演算増幅器は、そ
の出力が抵抗を介して前記磁気抵抗群が接続された側の
入力に帰還されているような構成としてもよい。

【００１５】第２の発明のデジタル・アナログ・多値デ
ータ処理装置は、第１および第２のデータ処理装置を有
し、前記第１のデータ処理装置は、磁気抵抗値の可変が
可能に構成され、かつ、設定された磁気抵抗値が不揮発
的に記憶される磁気抵抗素子を少なくとも１つ有する第
１の可変抵抗手段と、入力に電圧源から前記第１の可変
抵抗手段を介して電圧が供給され、該供給電圧にアナロ
グ的な演算を施す第１の演算手段とを有し、前記第１の
可変抵抗手段の抵抗値によって与えられる前記第１の演
算手段の演算における係数が、前記第１の可変抵抗手段
の磁気抵抗素子における磁気抵抗値の設定に応じて選択
的に決定され、該係数の選択形態に応じて異なる演算機
能が選択可能に構成され、前記第２のデータ処理装置
は、磁気抵抗値の可変が可能に構成され、かつ、設定さ
れた磁気抵抗値が不揮発的に記憶される磁気抵抗素子を
少なくとも１つ有する第２の可変抵抗手段と、入力に前
記第２の可変抵抗手段を介して前記第１のデータ処理装
置の出力電圧が供給され、該供給電圧にアナログ的な演
算を施す第２の演算手段とを有し、前記第２の可変抵抗
手段の抵抗値によって与えられる前記第２の演算手段の
演算における係数が、前記第２の可変抵抗手段の磁気抵
抗素子における磁気抵抗値の設定に応じて選択的に決定
され、該係数の選択形態に応じて異なる演算機能が選択
可能に構成されていることを特徴とする。

【００１６】上記の場合、前記第２のデータ処理装置の
出力電圧が、前記第１のデータ処理装置の入力に帰還さ
れているような構成としてもよい。この場合、前記帰還
ライン中に、前記第２のデータ処理装置の出力電圧をラ
ッチするラッチ手段を有し、該ラッチ手段にてラッチさ
れた電圧が前記第１のデータ処理装置の入力に帰還され
るような構成としてもよい。

【００１７】また、前記第１および第２の可変抵抗手段
は、磁気抵抗素子を複数個直列に接続してなる少なくと
も１つの磁気抵抗群を有するような構成としてもよい。
この場合、前記第１の可変抵抗手段は、磁気抵抗素子を
複数個直列に接続してなる複数の磁気抵抗群により構成
され、該複数の磁気抵抗群は、それぞれ一端に所定の電
圧が供給され、他端が前記第１の演算手段の入力に共通
に接続され、前記第２の可変抵抗手段は、磁気抵抗素子
を複数個直列に接続してなる第１および第２の磁気抵抗
群により構成され、前記第１の磁気抵抗群の一端は前記
第１のデータ処理装置の出力電圧が供給され、前記第２
の磁気抵抗群一端は所定の電圧が供給され、これら第１
および第２の他端は前記第２の演算手段の入力に共通に
接続されているような構成としてもよい。この場合、前
記第１の可変抵抗手段は、第１の演算手段の入力に並列
に接続された複数の磁気抵抗群のうちから任意に磁気抵
抗群を選択するための第１のスイッチ手段をさらに有
し、前記第２の可変抵抗手段は、第２の演算手段の入力
に並列に接続された複数の磁気抵抗群のうちから任意に
磁気抵抗群を選択するための第２のスイッチ手段をさら
に有するような構成としてもよい。

【００１８】上述の第１および第２の発明において、前
記磁気抵抗素子は、非磁性層を挟んで設けられた第１お
よび第２の磁性層を備え、前記第１の磁性層の磁化配向
の向きと前記第２の磁性層の磁化配向の向きとの相対角
度が任意に設定可能に構成され、該相対角度に応じて異
なる磁気抵抗値をとるように構成されたものとしてもよ
い。この場合、前記磁気抵抗素子は、基板上に前記第１
および第２の磁性層が非磁性層を挟んで積層され、さら
にその上に、磁化配向を行うための磁界を発生する制御
用配線が所定の間隔で複数個設けられた構成としてもよ
い。この場合、前記第１および第２の磁性層は、一方の
層の保磁力が他方の層の保磁力より小さくなるように構
成されようにしてもよい。

【００１９】また、上述の第１および第２の発明におい
て、前記演算手段および第１および第２の演算手段は、
反転増幅器、非反転増幅器、差動増幅器、演算増幅器の
うちのいずれかの増幅器により構成されているものであ
ってもよい。

【００２０】本発明の半導体装置は、上述のいずれかの
デジタル・アナログ・多値データ処理装置が半導体基板
上に設けられたことを特徴とする。

【００２１】（作用）上記のとおりに構成される本発明
においては、磁気抵抗素子の磁気抵抗値を可変すること
によって可変抵抗手段の抵抗値を任意に設定することが
できる。この可変抵抗手段の抵抗値は演算係数となるの
で、本発明では、種々の演算機能を実現するための演算
係数を、磁気抵抗素子の磁気抵抗値の設定に応じて任意
に設定できることになり、これにより異なる演算機能を
選択することが可能となる。例えば、演算手段の入力
に、磁気抵抗素子を複数個直列に接続した可変抵抗手段
を並列に複数接続したものでは、磁気抵抗素子の抵抗値
の設定やスイッチ手段を用いた可変抵抗手段の選択によ
り、異なる演算係数を選択的に設定できるので、その演
算係数の選択形態に応じて種々の演算（例えば、反比例
の演算やしきい演算など）形態をとることができる。

【００２２】また、本発明においては、可変抵抗手段を
構成する磁気抵抗素子は、磁気抵抗値の可変が可能に構
成され、かつ、設定された磁気抵抗値が不揮発的に記憶
されるように構成されているので、可変抵抗手段の抵抗
値をアナログ的に可変できるとともに記憶できる。した
がって、本発明によれば、従来のような演算係数（アナ
ログ値）をＩＣ内に適当に表現することができないとい
った問題は生じない。

【００２３】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００２４】（第１の実施形態）本発明の第１の実施形
態の機能可変型デジタル・アナログ・多値データ処理回
路を図１に示す。この機能可変型デジタル・アナログ・
多値データ処理回路は、ＧＭＲ材料を用いた磁気抵抗１
０１と該磁気抵抗１０１に対して磁界を与える制御用配
線１０２とからなる磁気抵抗素子を複数個直列に接続し
た磁気抵抗群１０４を備える。この磁気抵抗群１０４
は、一端が電圧入力端子１０９に接続され、他端が増幅
器１０６の入力に接続されている。

【００２５】増幅器１０６は、トランジスタ１０７のド
レインを電源電圧Ｖ_DDに接続し、ゲートに入力（磁気抵
抗群１０４を介して入力される電圧）を加えて、ソース
から出力を取り出すようにしたソースフォロア構造にな
っている。トランジスタ１０７のソースには、負荷抵抗
Ｒ_Lを介して接地電位Ｖ_SSが供給される。この増幅器１
０６の入力（トランジスタ１０７のゲート）は、磁気抵
抗群１０４に接続されるとともに、抵抗Ｒ_Aを介してプ
ルダウン用バイアス端子１０５に接続され、増幅器１０
６の出力（トランジスタ１０７のソース）は出力端子１
０８に接続されている。

【００２６】磁気抵抗１０１は、薄い非磁性層を磁性層
でサンドした構造になっている。この磁気抵抗１０１
は、非磁性層をサンドする両磁性層の磁化配向の向きが
互いに平行で同方向（両磁性層の磁化配向の向きの相対
角度が０）のときに第１の抵抗値Ｒ₁（最小）を示し、
磁化配向の向きが互いに平行で正反対（両磁性層の磁化
配向の向きの相対角度が１８０）のときに第２の抵抗値
Ｒ₂（最大）を示す。この磁気抵抗１０１における磁化
配向の状態は不揮発的に記憶可能であり、磁気抵抗１０
１の近傍に設けられた制御用配線１０２の両電極１０２
ａ，１０２ｂ間に所定量の電流を流して所定の大きさの
磁界を磁気抵抗１０１に対して与えることで状態遷移
（第１の抵抗値Ｒ₁を示す状態と第２の抵抗値Ｒ₂を示す
状態との間の遷移）が可能である。

【００２７】なお、ＧＭＲ材料を用いた磁気抵抗の原理
には、スピントンネル及びスピン散乱と呼ばれる２つの
原理があり、これら原理の違いによって、抵抗の絶対値
に違いが生じる。スピン散乱を用いたセルの場合は、抵
抗値の絶対値が２０ohm程度で、磁化配向の違いによる
抵抗変化率は４〜１０％程度である。他方、スピントン
ネルを用いたセルの場合は、抵抗値の絶対値が数ｋohm
程度で、磁化配向の違いによる抵抗変化率は５〜３０％
程度である。いずれの原理を採用するかは、回路の設計
仕様であるスピード、消費電力、ノイズマージンなどに
応じて適宜決定することが望ましい。

【００２８】上記のように構成される機能可変型デジタ
ル・アナログ・多値データ処理回路では、磁気抵抗群１
０４を構成する各磁気抵抗１０１（セル）の数をｎと
し、これらセルのうちのｋ個のセルの抵抗値をＲ₁、残
りのセルの抵抗値をＲ₂とした場合、Ｒ₁とＲ₂の間には
以下のような条件が成り立つ。

【００２９】Ｒ₂＝ａＲ₁ ……（１）ここで、ａは抵抗変化を表わす係数である。

【００３０】上記式１を用いると、磁気抵抗群１０４の
抵抗値Ｒは、Ｒ＝（１−ａ）ｋＲ₁＋ａｎＲ₁ ……（２）と表わすことができる。ここで、プルダウン用バイアス
端子１０５に接地電位（０Ｖ）が供給されているとする
と、増幅器１０６のトランジスタ１０７の入力ゲートに
印加される電圧Ｖ_Gは、以下のように表わされる。

【００３１】

【数１】ここで、Ｖ_IN1は電圧入力端子１０９の印加電圧であ
る。

【００３２】上記式３は、係数（１−ａ）を係数ｂと
し、Ｒ_A＋ａｎＲ₁を定抵抗Ｒ_Cとみなすと、

【００３３】

【数２】と書き換えることができる。上記式（４）によれば、ｋ
を変数とした場合、ｋの増加に伴ってトランジスタ１０
７の入力ゲートに印加される電圧Ｖ_Gが反比例して減少
する。増幅器１０６では、トランジスタ１０７の入力ゲ
ートに印加される電圧Ｖ_Gがソースフォロアで読み出さ
れ、出力端子１０８に出力を得る。このような動作を持
つ回路構成においては、反比例の演算を実現することが
できる。

【００３４】なお、ここでは、増幅回路に負荷抵抗Ｒ_L
を持つＭＯＳトランジスタ入力のソースフォロア回路に
ついて説明したが、本発明はこの構成に限定されるもの
ではない。例えば、トランジスタ１０７は、バイポーラ
トランジスタ、接合型電界効果トランジスタ（ＪＦＥ
Ｔ）、金属・半導体トランジスタ（ＭＥＳＦＥＴ）、そ
の他酸化膜以外の絶縁体を用いた金属・絶縁体・半導体
電界効果トランジスタより構成されるものであってもよ
い。いずれの場合においても、本発明の効果は全く変わ
りはない。

【００３５】また、ここでは、増幅器１０６をソースフ
ォロア構造としたが、本発明はこの構成に限定されるも
のではなく、磁気抵抗群を介して供給される電圧にアナ
ログ的な演算を施すような演算回路であれば、どのよう
な回路を用いてもよい。例えば、増幅器１０６に代え
て、その他一般的な反転増幅器、非反転増幅器、ＣＭＯ
Ｓ構成のインバータ、差動増幅器、演算増幅器などを用
いることができ、さまざまな回路を構成することができ
る。増幅器１０６としてＣＭＯＳ構成のインバータを採
用した場合には、ニューラルネットワークで用いられる
シナプスの機能である、しきい演算を行う回路を構成す
ることができる。

【００３６】以上説明したように、本実施形態の機能可
変型デジタル・アナログ・多値データ処理回路の特徴
は、電圧入力端子１０９の印加電圧Ｖ_IN1が磁気抵抗群
１０４を介して増幅器１０６に入力されてアナログ的演
算が施されるというところにあり、その役割はトランジ
スタの種類、および増幅器の種類で限定されるものでは
ない。

【００３７】（第２の実施形態）本発明の第２の実施形
態の機能可変型デジタル・アナログ・多値データ処理回
路を図２に示す。この機能可変型デジタル・アナログ・
多値データ処理回路は、上述の図１に示した増幅器１０
６のトランジスタ１０７の入力ゲートに、磁気抵抗群１
０４と同様の構成の磁気抵抗群２０１，２０２が並列に
接続された構成となっている。磁気抵抗群２０１，２０
２は、それぞれ電圧入力端子２０４，２０５に接続され
ている。各電圧入力端子２０４，２０５には、それぞれ
電圧Ｖ_IN1，Ｖ_IN2という任意の電圧が印加される。

【００３８】この機能可変型デジタル・アナログ・多値
データ処理回路の場合は、磁気抵抗群２０１を構成する
各磁気抵抗素子（セル）の数をｐ、磁気抵抗群２０２を
構成する各磁気抵抗素子（セル）の数をｑとし、それぞ
れの磁気抵抗群でＲ₁の抵抗値を示すセルの数の合計を
それぞれｒ，ｓとすると、磁気抵抗群２０１の抵抗値Ｒ
ｕと磁気抵抗群２０２の抵抗値Ｒｖはそれぞれ、Ｒｕ＝（１−ａ）ｒＲ₁＋ａｐＲ₁ ……（５）Ｒｖ＝（１−ａ）ｓＲ₁＋ａｑＲ₁ ……（６）となり、ｒ，ｓの値（整数）によって段階的に変化する
変数となる。これらｒとｓの値は、各磁気抵抗素子毎に
設けられた制御用配線への電流の供給を制御することに
より任意に変化させることができる。

【００３９】増幅器１０６のトランジスタ１０７の入力
ゲートに生じる電圧Ｖ_GをＲｕ，Ｒｖを用いて表わす
と、

【００４０】

【数３】となる。上記式（７）から、トランジスタ１０７の入力
ゲートには、電圧Ｖ_IN1，Ｖ_IN2の重み付き線形和が電圧
として現れることが分かる。この場合の重み付けは、Ｖ_IN1：Ｖ_IN2＝１／Ｒｕ：１／Ｒｖ ……（８）となり、抵抗の逆数で表わされる比となる。

【００４１】以上のことから、本実施形態の機能可変型
デジタル・アナログ・多値データ処理回路では、各磁気
抵抗群２０１，２０２の抵抗値Ｒｕ，Ｒｖ、すなわちｒ
とｓの値を変化させることで、重み付けを製造後に任意
に変更することができる。これにより、例えばその重み
付けを基にしきい演算を行うようにすれば、学習機能を
搭載したニューラルネットワークのためのシナプス機能
を実現することができる。

【００４２】本実施形態においても、前述の第１の実施
形態の場合と同様、増幅器１０６に代えて、その他一般
的な反転増幅器、非反転増幅器、ＣＭＯＳ構成のインバ
ータ、差動増幅器、演算増幅器などを用いることがで
き、さまざまな回路を構成することができる。

【００４３】（第３の実施形態）本発明の第３の実施形
態の機能可変型デジタル・アナログ・多値データ処理回
路を図３に示す。この機能可変型デジタル・アナログ・
多値データ処理回路は、上述の図１に示した増幅器１０
６のトランジスタ１０７の入力ゲートに、磁気抵抗群１
０４と同様の構成の磁気抵抗群３０１，３０２，３０３
が並列に接続された構成となっている。磁気抵抗群３０
１，３０２，３０３は、それぞれ電圧入力端子３０４，
３０５，３０６に接続されている。各電圧入力端子３０
４，３０５，３０６には、それぞれ電圧Ｖ_IN1，Ｖ_IN2，
Ｖ_IN3という任意の電圧が印加される。

【００４４】この機能可変型デジタル・アナログ・多値
データ処理回路においても、各磁気抵抗素子毎に設けら
れた制御用配線への電流の供給を制御することにより、
各磁気抵抗群３０１〜３０３における各磁気抵抗素子の
抵抗値Ｒ₁，Ｒ₂の割合を変えることができ、これによ
り、各磁気抵抗群３０１〜３０３の抵抗値を任意に変化
させることができる。

【００４５】各磁気抵抗群３０１，３０２，３０３の抵
抗値をそれぞれＲｍ，Ｒｎ，Ｒｏとすると、増幅器１０
６のトランジスタ１０７の入力ゲートに印加される電圧
Ｖ_Gは、以下の式で与えられる。

【００４６】

【数４】上記式（９）から、トランジスタ１０７の入力ゲートに
は、前述の第２の実施例と同様、抵抗の逆数の比に応じ
た、印加電圧Ｖ_IN1，Ｖ_IN2，Ｖ_IN3の重み付き線形和が
電圧として現れることが分かる。このように、本形態の
ような３入力（トランジスタ１０７の入力ゲートへの入
力が３つ）のものにおいても、電圧の重み付き線形和を
表現することができる。

【００４７】なお、ここでは、トランジスタ１０７の入
力ゲートへの入力が３つのものについて説明したが、本
発明はこれに限定されるものではない。例えば、入力ゲ
ートの入力が３つ以上になるような構成としても、上述
したような効果が得られる。入力を多くすると高機能化
につながるが、１つあたりの磁気抵抗素子の抵抗変化に
対する入力ゲートの電圧の変化が少なくなり、ノイズマ
ージンが減る。このトレードオフを考えて、所望のＳＰ
ＥＣを得ることができるようにすればよい。

【００４８】また、磁気抵抗素子とその他の受動素子、
スイッチ素子などを組み合わせた回路に所定の電圧を入
力し、その結果から得られた電圧の絶対値に増幅器によ
る所定の演算を施して信号処理を行うように構成するこ
ともできる。

【００４９】さらに、増幅器１０６の構成も、前述の第
１および第２の実施形態の場合と同様、ソースフォロア
に限定されるものではない。例えば、増幅器１０６に代
えて、その他一般的な反転増幅器、非反転増幅器、ＣＭ
ＯＳ構成のインバータ、差動増幅器、演算増幅器などを
用いることができ、さまざまな回路を構成することがで
きる。

【００５０】（第４の実施形態）本発明の第４の実施形
態の機能可変型デジタル・アナログ・多値データ処理回
路を図４に示す。この機能可変型デジタル・アナログ・
多値データ処理回路は、ＭＯＳトランジスタからなるス
イッチ素子４０１〜４０３が設けられた以外は、上述の
図３に示した構成と同様のものである。

【００５１】磁気抵抗群３０１はスイッチ素子４０１を
介して、磁気抵抗群３０２はスイッチ素子４０２を介し
て、磁気抵抗群３０３はスイッチ素子４０３を介してそ
れぞれ増幅器１０６のトランジスタ１０７の入力ゲート
に接続されている。スイッチ素子４０１〜４０３のゲー
トは、それぞれ入力端子４０４〜４０６に接続されてお
り、これら入力端子４０４〜４０６に所定の電圧を供給
することによりスイッチ素子４０１〜４０３をオン・オ
フ制御することができる。

【００５２】この機能可変型デジタル・アナログ・多値
データ処理回路では、スイッチ素子４０１〜４０３をオ
ン・オフ制御することにより、トランジスタ１０７の入
力ゲートと各磁気抵抗群３０１〜３０３とを選択的に接
続することができる。例えば、スイッチ素子４０１〜４
０３のうちから２つ以上のスイッチ素子を任意に選択し
オンすることにより、２つ以上の磁気抵抗群を選択的に
接続することができ、これにより任意の重み付き線形和
を表現することができるようになる。

【００５３】ここでは、スイッチ素子４０１〜４０３
は、トランジスタ１０７の入力ゲートと各磁気抵抗群３
０１〜３０３とを接続するラインに対して設けられてい
るが、本発明はこの構成に限定されるものではなく、ト
ランジスタ１０７の入力ゲートと各磁気抵抗群３０１〜
３０３とを選択的に接続することができるのであれば、
スイッチ素子４０１〜４０３はどこに設けてもよい。例
えば、スイッチ素子は、磁気抵抗群を構成する磁気抵抗
素子のいずれかの間に設けてもよく、また各入力端子３
０４〜３０５と各磁気抵抗群３０１〜３０３とを接続す
るラインに対して設けてもよい。

【００５４】また、スイッチ素子は、ＭＯＳトランジス
タに限定されるものではなく、オフ状態に開放状態とみ
なせるオフ抵抗を持ち、オン状態にはほぼ短絡状態とみ
なせるオン抵抗を持つような素子であれば、どのような
素子を用いてよい。

【００５５】本実施形態においても、前述の第３の実施
形態の場合と同様、トランジスタ１０７の入力ゲートの
入力数（接続される磁気抵抗群の数）は３つに限定され
るものではなく、それ以上の入力数となるように構成し
てもよい。この場合、スイッチ素子は各入力毎に設けら
れることになる。

【００５６】また、増幅器１０６の構成も、前述の各実
施形態の場合と同様、ソースフォロアに限定されるもの
ではない。例えば、増幅器１０６に代えて、その他一般
的な反転増幅器、非反転増幅器、ＣＭＯＳ構成のインバ
ータ、差動増幅器、演算増幅器などを用いることがで
き、さまざまな回路を構成することができる。

【００５７】（第５の実施形態）本発明の第５の実施形
態の機能可変型デジタル・アナログ・多値データ処理回
路を図５に示す。この機能可変型デジタル・アナログ・
多値データ処理回路は、一方の入力（−側入力）に上述
の図１に示した磁気抵抗群１０４と同様の構成の磁気抵
抗群５０１が接続され、他方の入力（＋側入力）に所定
の電位が供給された演算増幅器５００を備える。演算増
幅器５００の出力は出力端子５０２に接続されるととも
に、抵抗Ｒ_Aを介して−側入力に接続（帰還）されてい
る。

【００５８】この機能可変型デジタル・アナログ・多値
データ処理回路では、演算増幅器５００の出力に、印加
電圧Ｖ_IN1に磁気抵抗群５０１の抵抗値によって決まる
係数が乗算された電圧が生じる。例えば、磁気抵抗群５
０１の抵抗値が、この磁気抵抗群５０１を構成する各磁
気抵抗素子（セル）の数ｎに対する、これらセルのうち
で同じ抵抗値（Ｒ₁またはＲ₂）を持つセルの数ｋ（ｋ＜
ｎ）の割合で決まる変数Ｒｎで与えられるとき、出力端
子５０２には、

【００５９】

【数５】で与えられる、抵抗の比が係数として乗算された電圧値
が出力される。磁気抵抗群５０１の抵抗値として与えら
れる変数Ｒｕは、上述の第１の実施形態の場合と同様、
磁気抵抗群５０１を構成する各磁気抵抗素子毎に設けら
れた制御用配線への電流の供給を制御することにより任
意に変化させることができる。これにより、本形態で
は、印加電圧Ｖ_IN1に可変変数を乗算する演算回路を実
現できる。。

【００６０】また、本形態では、定抵抗Ｒ_Aが用いられ
ているが、これに代えて磁気抵抗群５０１と同様の可変
抵抗を用いてもよい。この場合は、上記式１０における
係数の分母の抵抗Ｒｎと分子の抵抗Ｒ_Aがともに変化す
ることとなり、係数の可変幅をさらに広くすることがで
きる。

【００６１】本形態では、演算増幅器を用いた乗算器に
適用した例ついて説明したが、この他、加算器、減算
器、積分器、微分器、対数変換器など、さまざまな演算
回路においても同様の原理を適用することができる。い
ずれの場合も、磁気抵抗素子からなる可変抵抗を用いる
ことによって実現される可変変数を用いた演算の利点を
享受できる。

【００６２】（第６の実施形態）本発明の第６の実施形
態の機能可変型デジタル・アナログ・多値データ処理回
路を図６に示す。この機能可変型デジタル・アナログ・
多値データ処理回路は、上述の図２に示した機能可変型
デジタル・アナログ・多値データ処理回路と同様の構成
の２つのデータ処理回路６０１，６０２を備え、データ
処理回路６０１の増幅器の出力電圧が、データ処理回路
６０２の一方の磁気抵抗群の入力端に供給されるように
なっている。

【００６３】データ処理回路６０１では、各磁気抵抗群
の入力端にそれぞれ電圧Ｖ_IN1，Ｖ_I _N2が供給されると、
増幅器の入力ゲートに抵抗の逆数の比に応じた、それら
供給電圧Ｖ_IN1，Ｖ_IN2の重み付き線形和が電圧Ｖ_Gとし
て生じ、増幅器の出力にその電圧Ｖ_Gがソースフォロア
で読み出された電圧が現れる。この増幅器の出力電圧
は、データ処理回路６０２へ供給される。

【００６４】データ処理回路６０２では、一方の磁気抵
抗群の入力端にデータ処理回路６０１の増幅器の出力電
圧が供給され、他方の磁気抵抗群の入力端に電圧Ｖ_IN3
が供給されると、増幅器の入力ゲートに抵抗の逆数の比
に応じた、それら供給電圧の重み付き線形和が電圧Ｖ_G
として生じ、増幅器の出力にその電圧Ｖ_Gがソースフォ
ロアで読み出された電圧が現れる。

【００６５】上述の回路動作から分かるように、本形態
の機能可変型デジタル・アナログ・多値データ処理回路
では、データ処理回路６０１で重み付き線形和の演算を
行った値に、さらにデータ処理回路６０２で重み付き線
形和の演算を行うといった２段の重み付き線形和の演算
を行うことができる。

【００６６】ここでは、段数が２段のものについて説明
したが、本発明はこれに限定されるものではなく、３段
以上の重み付き線形和の演算を行うように構成してもよ
い。

【００６７】また、本形態では、各データ処理回路６０
１，６０２の増幅器は共にソースフォロア構造である
が、これに限定されるものではなく、その他の非反転増
幅器、反転増幅器、差動増幅器、演算増幅器などを組み
合わせて多段構成にしてもよい。

【００６８】さらに、本形態では、各データ処理回路６
０１，６０２の増幅器の入力ゲートに接続される磁気抵
抗群の数は２つであるが、これに限定されるものではな
く、３つ以上であってもよい。

【００６９】さらに、前述の図４に示した構成ように、
各データ処理回路６０１，６０２の各入力に並列に接続
された複数の磁気抵抗群のうちから任意に磁気抵抗群を
選択するためのスイッチ素子を設けた構成とすることも
できる。

【００７０】（第７の実施形態）本発明の第７の実施形
態の機能可変型デジタル・アナログ・多値データ処理回
路を図７に示す。この機能可変型デジタル・アナログ・
多値データ処理回路は、上述の図６に示した機能可変型
デジタル・アナログ・多値データ処理回路とほぼ同様の
構成のもので、データ処理回路６０２の増幅器の出力が
データ処理回路６０１の一方の磁気抵抗群の入力端（こ
こでは、電圧Ｖ_IN1が供給される側）に接続（帰還）さ
れている。この構成によれば、入力にリアルタイムで応
答する非同期式の順序回路を構成することができる。

【００７１】本実施形態においても、上述の第６の実施
形態の場合と同様、各データ処理回路６０１，６０２
は、３段以上の重み付き線形和の演算を行うように構成
してもよい。また、増幅器として非反転増幅器、反転増
幅器、差動増幅器、演算増幅器などを組み合わせて多段
構成にしてもよい。さらに、各データ処理回路６０１，
６０２の増幅器の入力ゲートに接続される磁気抵抗群の
数は３つ以上であってもよい。

【００７２】また、前述の図４に示した構成ように、各
データ処理回路６０１，６０２の各入力に並列に接続さ
れた複数の磁気抵抗群のうちから任意に磁気抵抗群を選
択するためのスイッチ素子を設けた構成とすることもで
きる。

【００７３】（第８の実施形態）本発明の第８の実施形
態の機能可変型デジタル・アナログ・多値データ処理回
路を図８に示す。この機能可変型デジタル・アナログ・
多値データ処理回路は、上述の図７に示した機能可変型
デジタル・アナログ・多値データ処理回路とほぼ同様の
構成のもので、データ処理回路６０２の増幅器の出力
が、ラッチ回路８０１を介してデータ処理回路６０１の
一方の磁気抵抗群の入力端（ここでは、電圧Ｖ_IN1が供
給される側）に接続（帰還）されている。ラッチ回路８
０１は、ＳＲＡＭ、ＤＲＡＭのようなデジタル用途のメ
モリやＤラッチ、ＲＳラッチ、Ｔラッチ、ＪＫラッチの
ような名前で知られているデータ保持回路、あるいはキ
ャパシタとアナログ的なスイッチで構成されるアナログ
メモリ、もしくはキャパシタとアナログ的なスイッチと
高い入力インピーダンスを持つ増幅器からなるアナログ
メモリなどが例として挙げられる。

【００７４】この構成によれば、データ処理回路６０２
の増幅器の出力電圧がラッチ回路８０１でラッチされ、
このラッチ回路８０１でラッチされた電圧がデータ処理
回路６０１の一方の磁気抵抗群の入力端（電圧Ｖ_IN1が
供給される側）に供給される。このような回路構成によ
っても、入力にリアルタイムで応答する非同期式の順序
回路を構成することができる。

【００７５】本実施形態においても、上述の第６および
第７の実施形態の場合と同様、各データ処理回路６０
１，６０２は、３段以上の重み付き線形和の演算を行う
ように構成してもよい。また、増幅器として非反転増幅
器、反転増幅器、差動増幅器、演算増幅器などを組み合
わせて多段構成にしてもよい。さらに、各データ処理回
路６０１，６０２の増幅器の入力ゲートに接続される磁
気抵抗群の数は３つ以上であってもよい。

【００７６】また、前述の図４に示した構成ように、各
データ処理回路６０１，６０２の各入力に並列に接続さ
れた複数の磁気抵抗群のうちから任意に磁気抵抗群を選
択するためのスイッチ素子を設けた構成とすることもで
きる。

【００７７】（第９の実施形態）ここでは、前述した各
実施形態の機能可変型デジタル・アナログ・多値データ
処理回路の増幅器として使用可能な増幅器の種類を挙げ
るとともに、その具体的な効果を説明する。

【００７８】図９（ａ）に示す回路構成は、反転増幅器
（ゲイン−Ｋ）９０１を用いた機能可変型デジタル・ア
ナログ・多値データ処理回路の一例である。この場合、
例えば出力段に前述の第２の実施形態で説明したような
加算器を直列に設けることで、反転された信号を加算、
すなわち減算を行うことができるようになる。また、機
能可変な電気的演算も合せて行うことができる。

【００７９】図９（ｂ）に示す回路構成は、非反転増幅
器９０２を用いた機能可変型デジタル・アナログ・多値
データ処理回路の一例である。非反転増幅器９０２とし
ては、インピーダンス変換の役割が主となるソースフォ
ロアやエミッタフォロア、あるいは一定のゲインＫを持
つような電圧増幅器などを用いることができる。

【００８０】磁気抵抗群において演算された電圧を次段
の容量やローインピーダンスのノードに出力したい場
合、ソースフォロア構造やエミッタフォロア構造の増幅
器を用いることにより、高速、かつ、正確に出力するこ
とができるようになる。

【００８１】また、ソースフォロア構造の増幅器のみを
用いる場合、増幅器から出力された信号の振幅（もしく
は絶対値）が小さいと、ソースフォロアで読み出す際に
外来ノイズの影響を受け易い。このような場合は、ある
程度のゲインＫをかけて読み出すことにより、熱雑音な
どの値に対する出力信号の振幅（もしくは絶対値）を大
きくでき、上記のようなノイズの影響を少なくすること
ができる。

【００８２】図９（ｃ）に示す回路構成は、差動増幅器
９０３を用いた機能可変型デジタル・アナログ・多値デ
ータ処理回路の一例である。差動増幅器９０３は、非反
転入力端子と反転入力端子の差を増幅する機能を持つ。
反転入力端子の電圧が上昇すれば、差動増幅器９０３の
出力は減少し、非反転入力端子の電圧が上昇すれば、差
動増幅器９０３の出力は増大する。この動作を利用する
ことにより、さまざまな帰還回路を構成することができ
る。

【００８３】（第１０の実施形態）ここでは、前述した
各実施形態の機能可変型デジタル・アナログ・多値デー
タ処理回路に用いられる磁気抵抗素子の具体的な構成に
ついて説明する。

【００８４】図１０は、本発明に用いられる磁気抵抗素
子の一構成例を示すもので、（ａ）は磁化配向の向きが
同じ状態、（ｂ）は磁化配向の向きが正反対の状態を示
す。この回路素子（磁気抵抗）は、薄い非磁性層１３が
磁性層１１，１２で挟まれた磁気抵抗膜１０と、その近
傍に設けられた書き込み線１４とを有する。磁気抵抗膜
１０と書き込み線１４とは不図示の絶縁膜によって電気
的に絶縁されている。

【００８５】上記のように構成される磁気抵抗素子で
は、非磁性層１３を挟んで設けられた両磁性層１１，１
２の互いの磁化配向の向きの相対角度に応じて磁気抵抗
値が決まる。例えば、図１０（ａ）に示すように、磁性
層１１，１２の磁化配向の向きが互いに平行で同じ（両
磁性層の磁化配向の向きの相対角度が０）場合に抵抗値
が最も低くなり、図１０（ｂ）に示すように、磁性層１
１，１２の磁化配向の向きが正反対（両磁性層の磁化配
向の向きの相対角度が１８０）の場合に抵抗値が最も大
きくなる。

【００８６】図１０（ａ）に示す状態から図１０（ｂ）
に示す状態への遷移、あるいはその逆の遷移は、書き込
み線１４に所定量の電流を流して磁界を発生させ、その
磁界により磁性層１１の磁化を反転させることにより制
御することができる。書き込み線１４としては、伝導率
が高く、かつ、エレクトロマイグレーション耐性のある
材料、例えばＡｌ、Ｃｕ、Ｗなどを用いることが望まし
い。この書き込み線１４は、前述の各実施形態で述べた
制御用配線と同様のものである。

【００８７】本形態では、磁気抵抗素子は、磁気抵抗値
の可変が可能に構成され、かつ、設定された磁気抵抗値
が不揮発的に記憶されるようになっている。具体的に
は、磁性層１２の磁化を予め強い磁場によって所定の方
向に配向させ、書き込み線１４にて発生する磁界では反
転しないようにし、書き込み線１４に流す電流の向きに
よって、磁性層１１の磁化配向の向きを、磁性層１２の
磁化配向の向きに対して、互いに同じ方向にしたり、正
反対の方向にしたりすることにより、磁気抵抗値の可変
および設定された磁気抵抗値の不揮発的な記憶を実現し
ている。なお、ここでは、磁気抵抗素子の磁化配向を書
き込み線１４で制御するようになっているが、外部の磁
界発生源を用いて磁気抵抗素子の磁化配向を制御するこ
とがせきる。この場合は、両磁性層１１，１２の互いの
磁化配向の向きの相対角度を任意に調整することができ
るようになり、磁気抵抗素子の抵抗値を任意に可変する
ことができる。

【００８８】上述のように構成された磁気抵抗素子とし
ては、スピン散乱型とスピントンネル型の２種類のもの
がある。以下、それぞれの特徴について説明する。

【００８９】（１）スピン散乱型の磁気抵抗素子スピン散乱型の磁気抵抗素子では、非磁性層１３は磁性
層１１，１２よりも伝導率の高い良導体からなる。非磁
性層１３の材料としては、Ｃｕを主成分とするものが望
ましく、この場合、磁性層とフェルミエネルギー順位が
近く、密着性もよいために、磁化方向が変わるときに界
面で抵抗が生じ易くなり、大きな磁化抵抗比を得ること
ができる。この非磁性層１３の膜厚は、５Å以上６０Å
以下であることが望ましい。

【００９０】磁性層１１，１２としては、Ｎｉ、Ｆｅ、
Ｃｏを主成分として用いたもの、またはＦｅ、Ｃｏを主
成分とするアモルファス合金を用いることが望ましい。
例えば、ＮｉＦｅ、ＮｉＦｅＣｏ、ＦｅＣｏ、ＣｏＦｅ
Ｂなどの磁性膜が挙げられる。ＮｉＦｅ膜の場合は、元
素組成をＮｉＦｅ１００−ｘとすると、３５≦ｘ≦８５
であることが望ましい。ＮｉＦｅＣｏ膜の場合は、元素
組成をＮｉｘ（Ｆｅ１００−ｙＣｏｙ）１００−ｘとす
ると、１０≦ｘ≦７０、３０≦ｙ≦９０であることが望
ましく、さらに望ましくは３０≦ｙ≦８５である。Ｃｏ
ＦｅＢ膜の場合は、例えばＣｏ８４Ｆｅ９Ｂ７、Ｃｏ７
２Ｆｅ８Ｂ２０等の組成を持つ磁性膜を用いることが望
ましい。

【００９１】また、磁性層１１，１２の膜厚は、散乱型
のＧＭＲ（巨大磁気抵抗）効果が効率良く得られるよう
に設定する。例えば、磁性層１１の膜厚が電子の平均自
由行程より大幅に大きくなると、フォノン散乱を受けて
そのＧＭＲ効果が薄れるために、磁性層１１の膜厚は少
なくとも２００Å以下であることが望ましく、さらに望
ましくは１５０Å以下である。ただし、磁性層１１の膜
厚は、薄すぎると抵抗値が小さくなって信号出力が減少
してしまい、また磁化を保持できなる恐れもあるため、
２０Å以上にすることが望ましく、より望ましくは８０
Å以上である。

【００９２】前述した各実施形態のような、磁気抵抗素
子が複数個直列に接続される構成は、例えば図１１に示
すように、基板上に薄い非磁性層２３を挟んで磁性層２
１，２２を積層し、さらにその上に、書き込み線２４を
所定の間隔で複数個設けることにより簡単に実現するこ
とができる。

【００９３】（２）スピントンネル型の磁気抵抗素子スピントンネル型の磁気抵抗素子では、非磁性層１３と
して薄い絶縁層が用いられ、電流を膜面に対して垂直に
流すことにより、磁性層１１から磁性層１２へ電子のト
ンネル現象が生じる。非磁性層１３としては、例えば酸
化アルミニウム（ＡＬＯｘ）、窒化アルミニウム（ＡＬ
Ｎｘ）、酸化シリコン（ＳｉＯｘ）を用いることができ
る。非磁性層１３は、層の全体または層の一部が絶縁層
であればよい。例えば、Ａｌ膜の一部を空気中で酸化さ
せてＡｌ₂Ｏ₃層を形成してもよい。また、非磁性層１３
は数十Å程度の均一な層とすることが望ましいため、絶
縁部分の膜厚は５Å以上、３０Å以下とすることが望ま
しい。この理由は、絶縁部分の膜厚が５Å未満になる
と、磁性層１１と磁性層１２が電気的にショートする可
能性があり、また、絶縁部分の膜厚が３０Åを超える
と、電子のトンネル現象が起きにくくなることによる。
なお、十分に安定した動作を得るためには、非磁性層１
３の絶縁部分の膜厚は８Å以上、２５Å以下で、より望
ましくは、非磁性層の絶縁部分の膜厚は１０Å以上、１
８Å以下である。

【００９４】磁性層１１，１２は、膜厚が１００Å以
上、５０００Å以下であることが望ましい。磁性層１
１，１２の材料としては、スピン分極率の高い磁性材料
を用いることが望ましい。例えば、フェルミ面における
上下スピンの偏極量が大きなＦｅを第１成分として選定
し、Ｃｏを第２成分として選定することが望ましい。よ
り具体的には、磁性層１１，１２の材料は、Ｆｅ、Ｃ
ｏ、Ｎｉを主成分とした材料から選択することが望まし
く、例えばＦｅ、Ｃｏ、ＦｅＣｏ、ＮｉＦｅ、ＮｉＦｅ
Ｃｏ等を用いることが望ましい。ＮｉＦｅ膜の場合は、
元素組成をＮｉｘＦｅ１００−ｘとすると、０≦ｘ≦８
２であることが望ましい。より具体的には、Ｆｅ、Ｃ
ｏ、Ｎｉ８０Ｆｅ２０、Ｎｉ７２Ｆｅ２８、Ｎｉ５１Ｆ
ｅ４９、Ｎｉ４２Ｆｅ５８、Ｎｉ２５Ｆｅ７５、Ｎｉ９
Ｆｅ９１等が挙げられる。

【００９５】前述したように、スピントンネル型の磁気
抵抗素子の場合は、抵抗値検出は膜面に対して垂直に電
流を流す機構のため、図１１に示したような構成を採る
ことはできない。このスピントンネル型の磁気抵抗素子
を用いる場合は、磁気抵抗素子が図１０に示すようなサ
ンド構造で構成され、隣接する磁気抵抗素子の磁気抵抗
膜１０の磁性層１１または磁性層１２同士が電気的に接
続されるようにすることにより、磁気抵抗素子を直列に
接続し、さらにはその直列配列を並列に接続する。な
お、スピントンネル型の磁気抵抗素子は、その機構上、
入力ゲートに個々の磁気抵抗素子が並列に接続されるよ
うな構成に用いる方が望ましい。

【００９６】スピン散乱型、スピントンネル型のいずれ
のタイプの磁気抵抗膜も、磁性層１１の保磁力は磁性層
１２の保磁力よりも小さくする必要がある。このような
保磁力の関係は、例えば磁性層１１をＮｉＦｅ、ＮｉＦ
ｅＣｏ、Ｆｅを主成分とする材料により構成し、磁性層
１２をＣｏを主成分とする材料により構成し、磁性層１
１のＣｏの組成が磁性層１２のそれよりも小さくなるよ
うにすることにより実現することができる。また、磁気
抵抗膜１０の磁性層１２側にＦｅＭｎ、ＩｒＭｎ、Ｎｉ
Ｏなどの反強磁性膜を設けて磁性層１２側の保磁力が大
きくなるように構成してもよい。本形態の磁気抵抗素子
の場合、磁性層１１の保磁力は５（Ｏｅ）以上、５０
（Ｏｅ）以下が望ましく、磁性層１２の保磁力は５０
（Ｏｅ）以上、１０（ｋＯｅ）以下が望ましい。

【００９７】以上の説明では、ＧＭＲ膜を磁気抵抗素子
に用いた例について説明したが、本発明はこれに限定さ
れるものではなく、例えば異方性磁気抵抗膜を用いるこ
ともできる。異方性磁気抵抗膜を用いた磁気抵抗素子で
は、磁気抵抗膜の磁化方向と電流方向との角度を変える
ことにより、異なる磁気抵抗値を得られる。ただし、異
方性磁気抵抗膜に比べて、ＧＭＲ膜の方が磁気抵抗比
（ＭＲ比）は大きいため、磁気抵抗素子としてはＧＭＲ
膜を用いる方が望ましい。

【００９８】また、ここでは、書き込み線に電流を流す
ことで磁化方向を変える手法が用いられているが、この
手法に限らず、例えば、対象とする磁性膜に光を当てて
保磁力を下げ、外部から磁界を加えて磁化方向を変える
などの種々の手法を用いることもできる。

【００９９】以上説明した機能可変型デジタル・アナロ
グ・多値データ処理回路を半導体基板上に設けることに
より、高機能な集積回路を構成することができる。

【０１００】

【発明の効果】以上説明したように構成される本発明に
よれば、演算係数の選択形態に応じて異なるの演算機能
を選択できるので、高機能なデジタル・アナログ・多値
データ処理装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の機能可変型デジタル
・アナログ・多値データ処理回路の回路図である。

【図２】本発明の第２の実施形態の機能可変型デジタル
・アナログ・多値データ処理回路の回路図である。

【図３】本発明の第３の実施形態の機能可変型デジタル
・アナログ・多値データ処理回路の回路図である。

【図４】本発明の第４の実施形態の機能可変型デジタル
・アナログ・多値データ処理回路の回路図である。

【図５】本発明の第５の実施形態の機能可変型デジタル
・アナログ・多値データ処理回路の回路図である。

【図６】本発明の第６の実施形態の機能可変型デジタル
・アナログ・多値データ処理回路の回路図である。

【図７】本発明の第７の実施形態の機能可変型デジタル
・アナログ・多値データ処理回路の回路図である。

【図８】本発明の第８の実施形態の機能可変型デジタル
・アナログ・多値データ処理回路の回路図である。

【図９】本発明の他の実施形態を説明するための図で、
（ａ）は反転増幅器を用いた回路の一例、（ｂ）は非反
転増幅器を用いた回路の一例、（ｃ）は差動増幅器を用
いた回路の一例を示す。

【図１０】本発明に用いられる磁気抵抗素子の一構成例
を示すもので、（ａ）は磁化配向の向きが同じ状態、
（ｂ）は磁化配向の向きが正反対の状態を示す。

【図１１】本発明に用いられる磁気抵抗素子の一構成例
を示す断面構造図である。

【図１２】従来の磁気抵抗素子を用いたメモリ回路の一
例を示す図である。

【符号の説明】

１０１磁気抵抗１０２制御配線１０２ａ，１０２ｂ電極１０４磁気抵抗群１０５プルダウン用バイアス端子１０６増幅器１０７トランジスタ１０８出力端子１０９電圧入力端子

Claims

【特許請求の範囲】

【請求項１】磁気抵抗値の可変が可能に構成され、か
つ、設定された磁気抵抗値が不揮発的に記憶される磁気
抵抗素子を少なくとも１つ有する可変抵抗手段と、入力に電圧源から前記可変抵抗手段を介して電圧が供給
され、該供給電圧にアナログ的な演算を施す演算手段
と、を有し、前記可変抵抗手段の抵抗値によって与えられる前記演算
における係数が、前記磁気抵抗素子における磁気抵抗値
の設定に応じて選択的に決定され、該係数の選択形態に
応じて異なる演算機能が選択可能に構成されたことを特
徴とするデジタル・アナログ・多値データ処理装置。
【請求項２】請求項１に記載のデジタル・アナログ・
多値データ処理装置において、前記可変抵抗手段は、前記磁気抵抗素子を複数個直列に
接続してなる少なくとも１つの磁気抵抗群を有すること
を特徴とするデジタル・アナログ・多値データ処理装
置。
【請求項３】請求項２に記載のデジタル・アナログ・
多値データ処理装置において、前記可変抵抗手段は、前記磁気抵抗素子を少なくとも１
つ接続してなる複数の磁気抵抗群により構成され、該複
数の磁気抵抗群は、それぞれ一端に所定の電圧が供給さ
れ、他端が前記演算手段の入力に共通に接続されている
ことを特徴とするデジタル・アナログ・多値データ処理
装置。
【請求項４】請求項３に記載のデジタル・アナログ・
多値データ処理装置において、前記可変抵抗手段は、演算手段の入力に並列に接続され
た複数の磁気抵抗群のうちから任意に磁気抵抗群を選択
するためのスイッチ手段をさらに有することを特徴とす
るデジタル・アナログ・多値データ処理装置。
【請求項５】請求項２に記載のデジタル・アナログ・
多値データ処理装置において、前記演算手段は、一方の入力に前記磁気抵抗群が接続さ
れ、他方の入力に所定の電位が供給された演算増幅器に
より構成され、該演算増幅器は、その出力が抵抗を介し
て前記磁気抵抗群が接続された側の入力に帰還されてい
ることを特徴とするデジタル・アナログ・多値データ処
理装置。
【請求項６】第１および第２のデータ処理装置を有
し、前記第１のデータ処理装置は、磁気抵抗値の可変が可能に構成され、かつ、設定された
磁気抵抗値が不揮発的に記憶される磁気抵抗素子を少な
くとも１つ有する第１の可変抵抗手段と、入力に電圧源から前記第１の可変抵抗手段を介して電圧
が供給され、該供給電圧にアナログ的な演算を施す第１
の演算手段とを有し、前記第１の可変抵抗手段の抵抗値によって与えられる前
記第１の演算手段の演算における係数が、前記第１の可
変抵抗手段の磁気抵抗素子における磁気抵抗値の設定に
応じて選択的に決定され、該係数の選択形態に応じて異
なる演算機能が選択可能に構成され、前記第２のデータ処理装置は、磁気抵抗値の可変が可能に構成され、かつ、設定された
磁気抵抗値が不揮発的に記憶される磁気抵抗素子を少な
くとも１つ有する第２の可変抵抗手段と、入力に前記第２の可変抵抗手段を介して前記第１のデー
タ処理装置の出力電圧が供給され、該供給電圧にアナロ
グ的な演算を施す第２の演算手段とを有し、前記第２の可変抵抗手段の抵抗値によって与えられる前
記第２の演算手段の演算における係数が、前記第２の可
変抵抗手段の磁気抵抗素子における磁気抵抗値の設定に
応じて選択的に決定され、該係数の選択形態に応じて異
なる演算機能が選択可能に構成されていることを特徴と
するデジタル・アナログ・多値データ処理装置。
【請求項７】請求項６に記載のデジタル・アナログ・
多値データ処理装置において、前記第２のデータ処理装置の出力電圧が、前記第１のデ
ータ処理装置の入力に帰還されていることを特徴とする
デジタル・アナログ・多値データ処理装置。
【請求項８】請求項７に記載のデジタル・アナログ・
多値データ処理装置において、前記帰還ライン中に、前記第２のデータ処理装置の出力
電圧をラッチするラッチ手段を有し、該ラッチ手段にて
ラッチされた電圧が前記第１のデータ処理装置の入力に
帰還されることを特徴とするデジタル・アナログ・多値
データ処理装置。
【請求項９】請求項６に記載のデジタル・アナログ・
多値データ処理装置において、前記第１および第２の可変抵抗手段は、磁気抵抗素子を
複数個直列に接続してなる少なくとも１つの磁気抵抗群
を有することを特徴とするデジタル・アナログ・多値デ
ータ処理装置。
【請求項１０】請求項９に記載のデジタル・アナログ
・多値データ処理装置において、前記第１の可変抵抗手段は、磁気抵抗素子を複数個直列
に接続してなる複数の磁気抵抗群により構成され、該複
数の磁気抵抗群は、それぞれ一端に所定の電圧が供給さ
れ、他端が前記第１の演算手段の入力に共通に接続さ
れ、前記第２の可変抵抗手段は、磁気抵抗素子を複数個直列
に接続してなる第１および第２の磁気抵抗群により構成
され、前記第１の磁気抵抗群の一端は前記第１のデータ
処理装置の出力電圧が供給され、前記第２の磁気抵抗群
一端は所定の電圧が供給され、これら第１および第２の
他端は前記第２の演算手段の入力に共通に接続されてい
ることを特徴とするデジタル・アナログ・多値データ処
理装置。
【請求項１１】請求項１０に記載のデジタル・アナロ
グ・多値データ処理装置において、前記第１の可変抵抗手段は、第１の演算手段の入力に並
列に接続された複数の磁気抵抗群のうちから任意に磁気
抵抗群を選択するための第１のスイッチ手段をさらに有
し、前記第２の可変抵抗手段は、第２の演算手段の入力に並
列に接続された複数の磁気抵抗群のうちから任意に磁気
抵抗群を選択するための第２のスイッチ手段をさらに有
することを特徴とするデジタル・アナログ・多値データ
処理装置。
【請求項１２】請求項１または請求項６に記載のデジ
タル・アナログ・多値データ処理装置において、前記磁気抵抗素子は、非磁性層を挟んで設けられた第１および第２の磁性層を
備え、前記第１の磁性層の磁化配向の向きと前記第２の
磁性層の磁化配向の向きとの相対角度が任意に設定可能
に構成され、該相対角度に応じて異なる磁気抵抗値をと
るように構成されていることを特徴とするデジタル・ア
ナログ・多値データ処理装置。
【請求項１３】請求項１２に記載のデジタル・アナロ
グ・多値データ処理装置において、前記磁気抵抗素子は、基板上に前記第１および第２の磁性層が非磁性層を挟ん
で積層され、さらにその上に、磁化配向を行うための磁
界を発生する制御用配線が所定の間隔で複数個設けられ
ていることを特徴とするデジタル・アナログ・多値デー
タ処理装置。
【請求項１４】請求項１３に記載のデジタル・アナロ
グ・多値データ処理装置において、前記第１および第２の磁性層は、一方の層の保磁力が他
方の層の保磁力より小さくなるように構成されているこ
とを特徴とするデジタル・アナログ・多値データ処理装
置。
【請求項１５】請求項１に記載のデジタル・アナログ
・多値データ処理装置において、前記演算手段は、反転増幅器、非反転増幅器、差動増幅
器、演算増幅器のうちのいずれかの増幅器により構成さ
れていることを特徴とするデジタル・アナログ・多値デ
ータ処理装置。
【請求項１６】請求項６に記載のデジタル・アナログ
・多値データ処理装置において、前記第１および第２の演算手段は、反転増幅器、非反転
増幅器、差動増幅器、演算増幅器のうちのいずれかの増
幅器により構成されていることを特徴とするデジタル・
アナログ・多値データ処理装置。
【請求項１７】請求項１乃至請求項１６のいずれかに
記載のデジタル・アナログ・多値データ処理装置が半導
体基板上に設けられたことを特徴とする半導体装置。