WO2019188457A1 - 半導体装置及び積和演算装置 - Google Patents

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小林　俊之
類 森本
潤 奥野
塚本　雅則
悠介 周藤
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ソニー株式会社
ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a semiconductor device and a product-sum operation device.
  • neural networks also called artificial neural networks
  • a neural network can be implemented as an analog circuit applying Ohm's law and Kirchhoff's current law by associating resistors with synapses, which are connections between neurons.
  • Patent Document 1 discloses a neural network device in which one synapse is formed using two field effect transistors and one capacitor.
  • the amount of charge accumulated in the gate of the first field effect transistor serving as a synaptic resistor is controlled by the second field effect transistor, so that the first field effect transistor Controls channel resistance.
  • the present disclosure proposes a new and improved semiconductor device and product-sum operation device capable of higher density integration by further reducing the mounting area per synapse.
  • a non-volatile variable resistance element that takes a first resistance value and a second resistance value lower than the first resistance value, and a fixed resistance value that is higher than the second resistance value
  • a semiconductor device includes a plurality of synapses in which resistance elements are connected in series and an output line that outputs a sum of currents flowing through the plurality of synapses.
  • a nonvolatile variable resistance element that takes two values of a first resistance value and a second resistance value lower than the first resistance value, and more than the second resistance value
  • a product-sum operation apparatus comprising: a plurality of synapses in which fixed resistance elements having high resistance values are connected in series; and an output line that outputs a sum of currents flowing through the plurality of synapses.
  • a synapse is configured using a nonvolatile variable resistance element that can hold a resistance value for a long time without supplying power, the area per synapse of the product-sum operation apparatus can be reduced. Is possible.
  • FIG. 5 is a graph showing an example of Id-Vg characteristics of a ferroelectric transistor. It is a graph which shows an example of the conductivity distribution of the resistance of a ferroelectric transistor. It is a graph which shows an example of conductivity distribution of resistance of a fixed resistance element. It is a graph which shows an example of the conductivity distribution of the synthetic resistance of the serial connection of a ferroelectric transistor and a fixed resistance element.
  • FIG. 5 is a graph showing an example of Id-Vg characteristics of a ferroelectric transistor. It is a graph which shows an example of the conductivity distribution of the resistance of a ferroelectric transistor. It is a graph which shows an example of conductivity distribution of resistance of a fixed resistance element. It is a graph which shows an example of the conductivity distribution of the synthetic resistance of the serial connection of a ferroelectric transistor and a fixed resistance element.
  • FIG. 5 is a graph showing an example of Id-Vg characteristics of a ferroelectric transistor. It is a graph which shows an example
  • FIG. 3 is a circuit diagram in which one synapse is extracted in order to show connection between a fixed resistance element and a ferroelectric transistor.
  • FIG. 3 is a circuit diagram in which one synapse is extracted in order to show connection between a fixed resistance element and a ferroelectric transistor. It is explanatory drawing which shows an example of the voltage of the writing to each of a synapse. It is explanatory drawing which shows an example of the voltage of the erase to each of a synapse. It is explanatory drawing which shows an example of the voltage of the batch erase to the whole synapse. It is a typical circuit diagram which shows an example of a structure of the product-sum operation apparatus which concerns on a modification.
  • FIG. 18 is a schematic diagram illustrating an example of a cross section taken along line A1-A2 of FIG. It is a schematic diagram which shows the other example of cross-sectional arrangement
  • FIG. 21 is a schematic diagram illustrating an example of a cross section taken along line A1-A2 of FIG.
  • FIG. 21 is a schematic diagram illustrating an example of a cross section taken along line B1-B2 of FIG.
  • Neural network is an information processing system modeled on a biological neural network.
  • the neural network can efficiently execute operations that are heavy on a digital computer such as image recognition or image compression or decompression.
  • One example of such a neural network is a perceptron in which artificial neurons arranged in layers are coupled only between adjacent layers, and information is propagated only in one direction from the input side to the output side.
  • Fig. 1 shows a schematic diagram of a single-layer perceptron.
  • each circle represents a neuron, and an arrow between neurons represents a synapse.
  • an input signal from the neuron [i] to the synapse is x [i]
  • a synaptic load connecting the neuron [i] and the neuron [j] is w [i, j]
  • the neuron [j] Let z [j] be the output from.
  • the product-sum operation ⁇ (x [i] ⁇ w [i, j]) in such a neural network can be executed faster and more efficiently by an analog product-sum operation device than by a digital computer.
  • FIG. 1 An example of the configuration of the product-sum operation apparatus is shown in FIG. 1
  • the product-sum operation apparatus includes a product-sum operation circuit 10 configured by connecting a plurality of wirings and a plurality of synapses 11 in a matrix of n rows and m columns, and an input.
  • a circuit 21 and an output circuit 22 are provided. Note that n is an integer greater than 1, and m is an integer greater than 0.
  • the voltage V S [i] is applied to the synapse 11 [i, j] from the input circuit 21 through the input wiring S [i].
  • Each output of the synapse 11 is connected to a common output wiring B [j], and the output circuit 22 measures the current flowing through the wiring B [j], thereby obtaining a product-sum operation result ⁇ (V S [ i] ⁇ G [i, j]).
  • the output circuit 22 measures each of the currents flowing through the output wiring B [j] simultaneously and in parallel. Note that the output circuit 22 may further include functions such as current-voltage conversion, analog-digital conversion, amplification, or calculation of the sum or difference with the adjacent output wiring as necessary.
  • the output circuit 22 measures the potential of the wiring B [j] instead of measuring the current flowing through the wiring B [j], and multiplies the measured potential by a predetermined coefficient to calculate the product-sum operation result. May be.
  • the bias b [j] is provided, for example, by providing a plurality of output lines and a synapse connected to each of the plurality of output lines for each product-sum operation. It can be implemented by calculating the difference, or by calculating the difference due to multiple current sources or voltage sources using a separate current source or voltage source.
  • the amount of charge accumulated in the gate of the first field effect transistor is controlled by the second field effect transistor, so that the first field effect transistor It is conceivable to change the channel resistance.
  • the product-sum operation apparatus including the product-sum operation circuit 10 in which the synapse 11 is configured by a plurality of field effect transistors, since the area per synapse 11 is large, it is difficult to realize high-density integration. .
  • a synapse is configured using a nonvolatile variable resistance element.
  • Non-volatile variable resistance elements can maintain resistance values for a long time without supplying power, and can operate even with small dimensions, reducing the area per synapse of the product-sum operation device, and more It is possible to achieve high density integration.
  • FIG. 3 is a schematic circuit diagram illustrating an example of the configuration of the product-sum operation apparatus according to the present embodiment.
  • the product-sum operation apparatus outputs a product-sum operation circuit 100 including a plurality of synapses 110 in which a nonvolatile variable resistance element and a fixed resistance element are connected in series, and an input signal to the plurality of synapses. Controls the resistance values of the input circuit 210, the output circuit 220 that calculates an input signal to the subsequent circuit based on the sum of the currents flowing through the plurality of synapses 110, and the nonvolatile variable resistance elements included in the plurality of synapses 110.
  • the product-sum operation circuit 100 may be configured by arranging a plurality of synapses 110, for example, in a matrix of n rows and m columns.
  • the non-volatile variable resistance element is a non-volatile variable resistance element using a transistor, for example, a ferroelectric transistor (Ferroelectric-gate Field-Effect Transistor: FeFET), a floating gate type transistor, a MONOS (Metal-Oxide-Nitride). -Oxide-Silicon) type transistor or spin transistor.
  • a transistor for example, a ferroelectric transistor (Ferroelectric-gate Field-Effect Transistor: FeFET), a floating gate type transistor, a MONOS (Metal-Oxide-Nitride). -Oxide-Silicon) type transistor or spin transistor.
  • the nonvolatile variable resistance element is a ferroelectric transistor (FeFET).
  • FeFET ferroelectric transistor
  • a ferroelectric transistor is a field effect transistor using a ferroelectric material for a gate insulating film.
  • the ferroelectric transistor can change the gate threshold voltage Vt by applying the gate voltage Vg and inverting the polarization of the gate insulating film formed of the ferroelectric material.
  • the ferroelectric transistor can maintain the polarization state of the ferroelectric material for a long time without requiring a power source or the like.
  • Vt of the ferroelectric transistor when a positive gate voltage is applied, Vt of the ferroelectric transistor shifts in a negative direction, and when a negative gate voltage is applied, Vt of the ferroelectric transistor shifts in a positive direction.
  • the resistance value of the ferroelectric transistor can be adjusted to a plurality of values. It is not easy to adjust the condition stably. For this reason, in the product-sum calculation device, a sufficiently strong electric field is applied to the gate insulating film of the ferroelectric transistor for a long time to saturate the polarization upward or downward, so that the ferroelectric transistor takes a binary resistance value. As a variable resistance element to be obtained.
  • the two polarization states described above are a low resistance state (corresponding to an on state, the resistance value at this time is referred to as an on resistance) and a high resistance state (corresponding to an off state) of the ferroelectric transistor. Value is referred to as off-resistance).
  • FIG. 4 is a graph showing an example of drain current-gate voltage characteristics (Id-Vg characteristics) in two polarization states of a ferroelectric transistor.
  • Vt varies greatly depending on the polarization state.
  • the difference in Vt between the two polarization states is also referred to as a memory window MW.
  • the polarization state of the gate insulating film formed of a ferroelectric material differs for each ferroelectric transistor, and MW and Vt show a constant distribution.
  • the average value of MW of a ferroelectric transistor using hafnium oxide (HfO 2 ) as a gate insulating film is 0.36 V to 0.77 V with an element size of 34 nm to 500 nm, and the standard deviation is 0.28 V to 0.17V. That is, in the ferroelectric transistor, the resistance values of the two polarization states have a wide distribution (that is, the variation is large).
  • the synapse 110 may be configured by further connecting a fixed resistance element in series to a ferroelectric transistor that is a nonvolatile variable resistance element. According to this, the product-sum operation apparatus can suppress the distribution of resistance values in the entire synapse 110.
  • One fixed resistance element may be provided, or a plurality of fixed resistance elements may be provided in series.
  • a fixed resistance element having a resistance value higher than the on-resistance of the ferroelectric transistor is used. Since the fixed resistance element has a fixed resistance value, the resistance value distribution can be made smaller than that of the ferroelectric transistor having a variable resistance value. Therefore, by connecting the fixed resistance element in series with the ferroelectric transistor, the spread of the combined resistance distribution in the entire synapse 110 can be reduced.
  • FIG. 5A to 5C show examples of the conductivity distribution of the resistance of the ferroelectric transistor, the resistance of the fixed resistance element, and the combined resistance of the serial connection of the ferroelectric transistor and the fixed resistance element, respectively.
  • FIG. 5A shows the conductivity distribution of a ferroelectric transistor having the average characteristics shown in FIG. 4 and having a standard deviation ⁇ Vt of Vt of 0.15V.
  • the mean value mu R of the resistor is 1 G.OMEGA, showing a standard deviation sigma R is the conductivity distribution of the fixed resistor which is 0.05 .mu.m R.
  • FIG. 5C shows the conductivity distribution of the combined resistance of the above-described ferroelectric transistor and fixed resistance element.
  • the conductivity distribution in the off state is substantially equal to the conductivity distribution of only the ferroelectric transistor.
  • the conductivity distribution in the on state is substantially equal to the conductivity distribution of only the fixed resistance element.
  • the standard deviation of the on state normalized by the average value is compared with the conductivity distribution of only the ferroelectric transistor. It becomes about 1/10, and it turns out that it is improved significantly. Accordingly, by configuring the synapse 110 by connecting fixed resistance elements in series to the ferroelectric transistor, the product-sum operation apparatus according to the present embodiment spreads the distribution of on-state resistance values throughout the synapse 110. Can be reduced.
  • the fixed resistance element is connected to either the input side (that is, the side where the input circuit 210 is provided) or the output side (that is, the side where the output circuit 220 is provided) of the ferroelectric transistor. May be.
  • the fixed resistance element may be connected to the input side of the ferroelectric transistor.
  • the fixed resistance element may be connected to the output side of the ferroelectric transistor.
  • the fixed resistance element may be connected to both the input side and the output side of the ferroelectric transistor.
  • the fixed resistance element when the ferroelectric transistor is n-type, the fixed resistance element may be connected to the input side of the ferroelectric transistor.
  • the ferroelectric transistor when the ferroelectric transistor is p-type, the fixed resistance element may be connected to the output side of the ferroelectric transistor. According to this configuration, the product-sum operation device can reduce the substrate bias effect on the ferroelectric transistor caused by providing the fixed resistance element, and thus suppresses fluctuations in the threshold voltage of the ferroelectric transistor. Can do.
  • the fixed resistance element is provided on both the input side and the output side of the ferroelectric transistor, the production efficiency of the product-sum operation apparatus may be improved.
  • an input signal (input vector) x [i] is input from the input circuit 210 as a voltage, and the sum of currents flowing through each of the synapses 110 is detected by the output circuit 220. Can do.
  • a constant voltage is applied from the input circuit 210 to each of the synapses 110, and the on / off of the ferroelectric transistor is controlled using the row decoder 232, so that the input signal (input vector) x It is possible to input [i].
  • the input signal [i] may be input directly from the input circuit 210 to the product-sum operation circuit 100.
  • the ferroelectric transistor is set so that it is always turned off when the gate voltage is 0 V, and 1 V is always applied from the input circuit 210, and a positive voltage is applied to the gate of the ferroelectric transistor when performing the calculation.
  • the input signal [i] can also be input to the product-sum operation circuit 100 by turning on the ferroelectric transistor by applying.
  • gate wiring W [n] may be drawn from the product-sum operation circuit 100 in a direction parallel to the output wiring B [m] instead of the input wiring S [n].
  • each weight (that is, resistance value) of the synapse 110 can be performed by applying a voltage to the gate of the ferroelectric transistor using the row decoder 232 and the column decoder 231, for example.
  • 7A to 7C a specific example of writing (that is, lowering resistance) or erasing (that is, increasing resistance) to each of the synapses 110 will be described.
  • 7A is an explanatory diagram illustrating an example of a write voltage to each of the synapses 110
  • FIG. 7B is an explanatory diagram illustrating an example of an erase voltage to each of the synapses 110
  • FIG. 7C is an overall diagram of the synapse 110. It is explanatory drawing which shows an example of the collective erasure voltage to. 7A to 7C, only the product-sum operation circuit 100 is extracted, and the description of the input circuit 210 and the output circuit 220 is omitted.
  • the row decoder 232 when writing a weight to the synapse 110, applies V DD to the wiring connected to the gate of the ferroelectric transistor of the selected synapse 110, and V DD / 3 is applied. Further, the column decoder 231 applies 0 V to the wiring connected to the source or drain of the ferroelectric transistor of the selected synapse 110, and applies 2 V DD / 3 to the other wiring. Further, the input circuit 210 applies 2V DD / 3 to all the input lines.
  • a potential difference of V DD with the gate side being positive is applied to the gate insulating film of the ferroelectric transistor of the selected synapse 110.
  • a potential difference of V DD / 3 is applied to the gate insulating film of the synaptic ferroelectric transistor in the same row as the synapse 110, and the synaptic ferroelectric transistor in the same row as the synapse 110 is applied.
  • a potential difference of / 3-V DD / 3) is applied. Accordingly, by appropriately setting the potential of V DD so that the potential difference for inverting the polarization of the gate insulating film of the ferroelectric transistor becomes a value between V DD and V DD / 3, Only the selected synapse 110 can be written.
  • the row decoder 232 when erasing the weight written in the synapse 110, applies 0 V to the wiring connected to the gate of the ferroelectric transistor of the selected synapse 110, and applies to the other wiring. Applies 2V DD / 3.
  • the column decoder 231 applies V DD to the wiring connected to the source or drain of the ferroelectric transistor of the selected synapse 110, and applies V DD / 3 to the other wiring. Further, the input circuit 210 applies V DD / 3 to all input lines.
  • a potential difference of V DD having a negative gate side is applied to the gate insulating film of the ferroelectric transistor of the selected synapse 110.
  • a potential difference of / 3-V DD / 3) is applied. Accordingly, by appropriately setting the potential of V DD so that the potential difference for inverting the polarization of the gate insulating film of the ferroelectric transistor becomes a value between V DD and V DD / 3, Only the selected synapse 110 can be erased.
  • the product-sum operation apparatus can perform batch erasure on all the synapses 110 by applying the substrate voltage V sub to the substrate on which the product-sum operation circuit 100 is formed. It is. Specifically, V DD is applied as the substrate voltage V sub , and the row decoder 232 and the column decoder 231 apply 0 V to all the wirings. Further, the input circuit 210 applies V DD to all input lines. According to this, since the potential difference of V DD with the gate side being negative is applied to the gate insulating films of the ferroelectric transistors of all the synapses 110, the product-sum operation device applies to all the synapses 110. Batch erase can be performed.
  • the resistance value does not need to be finely adjusted for each synapse 110, so that writing and erasing need not be performed for each synapse 110. For this reason, in the product-sum calculation apparatus, for example, after performing batch erase once, writing to only the synapse 110 whose resistance is reduced can significantly reduce the time required for writing weights. Further, according to this configuration, the configuration of the product-sum operation circuit 100 can be simplified, so that the area where the product-sum operation circuit 100 is formed can be further reduced.
  • FIGS. 8A to 8D are schematic circuit diagrams showing an example of the configuration of the product-sum operation apparatus according to the modification.
  • a voltage difference of ⁇ V DD / 3 is applied to the gate insulating film even in the ferroelectric transistor of the non-selected synapse 110.
  • the resistance value of the ferroelectric transistor of the non-selected synapse 110 may be affected.
  • a selection transistor connected to the gate of the ferroelectric transistor is further provided in each of the synapses 110 as in the modification example of the product-sum operation apparatus illustrated in FIG. 8A. It may be provided.
  • the product-sum operation apparatus shown in FIG. 8A when writing or erasing the selected synapse [i, j], S [i], W [i], and BW [j] corresponding to the selected synapse [i, j]. ] Can be written to or erased from the selected synapse 110 by applying a predetermined voltage to each wiring and grounding the other wiring.
  • each weight of the synapse 110 becomes a binary value of ON or OFF.
  • a single synapse 110 may be configured using a plurality of ferroelectric transistors and fixed resistance elements.
  • a plurality of circuits in which ferroelectric transistors and fixed resistance elements are connected in series may be provided in parallel within one synapse 110.
  • the resistance value of the fixed resistance element of each of the plurality of circuits provided in parallel is the same, it is possible to obtain the conductivity of the number of parallels + 1.
  • the parallel number is 3 and each of the fixed resistance elements has a conductivity of 1, four levels of conductivity of 0, 1, 2, and 3 can be obtained.
  • the resistance values of the fixed resistance elements of a plurality of circuits provided in parallel are different, it is possible to set more levels of conductivity with the same number of parallel circuits.
  • the output line is also increased in accordance with the increase in the synapse 110, and the product-sum operation result of each output is added in the output circuit 220, so that the resolution can be reduced in the product-sum operation device.
  • a neural network using high synapses can be implemented.
  • the product-sum operation apparatus can achieve higher resolution by multiplying each output obtained for each output line in the output circuit 220 by a coefficient and adding them together. For example, as shown in FIG. 8C, when two synapses 110 and two output lines are used, the current from one output line is doubled, and then the current from the other output line is added. It is possible to realize a product-sum operation apparatus equivalent to the case where a synapse having a bit (4 stages) resolution is used.
  • each weight of the synapse 110 in the product-sum operation apparatus may be different for each target operation.
  • the input circuit 210 and the output circuit 220 may be common to each of the synapses 110, and only the combination of the weights of the synapses 110 may be changed.
  • each of the ferroelectric transistors of the synapse 110 may be connected in series with the input circuit 210, the output circuit 220, and the fixed resistance element in common.
  • the ferroelectric transistors other than the ferroelectric transistors to be weighted can be brought into a low resistance state by applying a gate voltage.
  • Vt is set so that the ferroelectric transistor is in a low resistance state when the gate voltage is 0 V, and the gate voltage is applied only to the ferroelectric transistor to be weighted, so that the ferroelectric transistor is It can be controlled to an on state or an off state. According to this, since each of the synapses 110 can share the input circuit 210, the output circuit 220, and the fixed resistance element, the product-sum operation apparatus can be further downsized.
  • FIGS. 9A to 9D are graphs showing simulation results of the product-sum operation apparatus including the N-row and one-column product-sum operation circuit 100 including N synapses 110 including ferroelectric transistors and fixed resistance elements.
  • the solid line represents the standardized standard deviation ⁇ MAC
  • the broken line represents the standardized average value ⁇ MAC .
  • the resistance value of the fixed resistance element, mu is R, randomly determined to be a normal distribution of the sigma R.
  • G [i] * V S [i]) was calculated.
  • 200 samples were set by randomly changing the weight setting of the synapse 110, and the result was approximated by a normal distribution. The simulation results are shown in FIGS. 9A to 9D.
  • 1 G ⁇ in which the probability distribution of the on-conductivity and off-conductivity of the ferroelectric transistor is small, is the resistance ⁇ of the fixed resistance element. It can be seen that R is optimal.
  • optimum resistance value mu R of the fixed resistance element the characteristics of the ferroelectric transistor, may increase or decrease, especially the size of the on-conductivity and off conductivity, by the these conductivity distribution.
  • the probability distribution of on-conductivity and off-conductivity is minimized at a resistance value of 10 ⁇ ⁇ [log ( ⁇ off ) + log ( ⁇ on )] / 2 ⁇ , the product-sum arithmetic unit has the highest accuracy. It is thought that it is obtained. In the above-described formula, there was no difference in the results when either the average value or the mode value was used for ⁇ off and ⁇ on .
  • the accuracy improvement of the product-sum operation unit by adding a fixed resistance element is higher than the on-resistance mu on the resistance value mu R ferroelectric transistor of a fixed resistance element (For example, 1 M ⁇ or more) can be obtained.
  • mu R is in the range from 100M ⁇ to 10Jiomega.
  • ⁇ range of R e.g., 10M ⁇ ⁇ 100G ⁇
  • mu R is mu on' the mode mu MAC in 1G ⁇ when approaching or mu off ', since the mode value and the mean value is slightly different, the modal If the resistance value is set based on the values ⁇ on ′ and ⁇ off ′, the result of the product-sum operation is offset by several percent, and there is a problem that it is difficult to obtain the desired resistance value. Also in consideration of this viewpoint, the resistance value mu R of the fixed resistance element is in the range from no large deviation to the mean value and the mode value 100M ⁇ until 10G ⁇ are preferred.
  • FIG. 10 is an explanatory diagram illustrating an example of a neural network using a product-sum operation apparatus.
  • image classification was performed using a two-layer perceptron with 784 input layers, 128 hidden layers, and 10 output layers shown in FIG.
  • a two-layer perceptron can be implemented by a product-sum operation device with 784 rows and 256 columns and a product-sum operation device with 128 rows and 20 columns. The reason why the number of columns is twice the number of neurons is to perform the product-sum operation for negative loads and the product-sum operation for positive loads separately.
  • the above-described two-layer perceptron was trained with the MNIST handwritten numeral data set obtained by revising the National Institute of Standards and Technology (NIST) handwritten numeral database, and the weight of each synapse 110 was determined.
  • NIST handwritten numeric data set has been established as a data set for evaluating the performance of neural networks, and is a data set suitable for performance comparison between different neural networks.
  • each of the 28 pixel ⁇ 28 pixel image data of the data set was converted into a black and white binary value, and the value of each pixel was input to the input layer as a voltage (0 V or 1 V).
  • the synapse 110 performs a sum-of-products operation in each layer on the assumption that a weight of either R on or R off is set, calculates a difference between a positive load and a load weight, and then performs an activation function.
  • the output was calculated.
  • the output from the hidden layer was calculated by inputting the output from the input layer to the 128-row, 20-column product-sum operation unit with a resolution of 8 bits and calculating the output in the same manner.
  • the output from the output layer is compared with the label data, and the weights of the synapses 110 that have the highest classification accuracy when there is no resistance distribution are obtained by optimizing the weights of the synapses 110 so that the error is minimized.
  • the classification accuracy when there is a resistance distribution is distributed to have a so normalized standard deviation is a sigma G write synapse load were classified handwriting based on the written values.
  • the MNIST handwritten numeric data set was classified using the two-layer perceptron in which the weight of each synapse 110 was determined by the above method, and the classification accuracy was calculated. The results are shown in Table 1 below.
  • a fixed resistance element having a small resistance distribution is connected in series to the ferroelectric transistor, so that the resistance value of each of the synapses 110 is not adjusted and the classification is high. It can be seen that accuracy is achieved. On the other hand, it can be seen that the accuracy of image classification is significantly reduced in a product-sum operation apparatus using a single ferroelectric transistor for which resistance values are not adjusted for synapses.
  • the ratio of the on-resistance and off-resistance of the synapse 110 (on-off resistance ratio R off It is also important that / R on is high.
  • FIG. 11 shows a graph of simulation results of classification accuracy at different on / off resistance ratios.
  • the resistance value ⁇ R of the fixed resistance element is preferably ⁇ R ⁇ off / 5 in order to obtain the effect of improving the classification accuracy, and ⁇ in order to obtain a high classification accuracy of 90% or more. It can be seen that R ⁇ off / 20 is preferred.
  • the product-sum operation apparatus can sufficiently perform image recognition at about 60 Hz of a video frame.
  • the energy efficiency of the product-sum operation device is improved as the resistance value of the synapse 110 is increased, the provision of a fixed resistance element is effective in improving the overall performance of the product-sum operation device. Furthermore, since the on-resistance of the synapse 110 is increased, the amount of current flowing from many synapses 110 to the output line is reduced, and the output line is less likely to be damaged. Be expected.
  • the structure and material of the fixed resistance element if it is possible to realize the required mu R and sigma R, it is possible to select any structure and material.
  • the fixed resistance element is an element having a high affinity and integration degree with an integrated circuit and a small temperature dependency and voltage dependency.
  • the fixed resistance element is a multilayer tunnel resistance having a structure (MIM structure) in which an insulator 511 (Insulator: I) is sandwiched between a pair of conductors 501 and 502 (Metal: M).
  • the element 500 may be used.
  • FIG. 12A is a schematic diagram illustrating an example of the structure of the multilayer tunnel resistance element 500.
  • the multilayer tunnel resistance element 500 has an extremely high resistance value when the thickness of the insulator 511 is large. However, when the thickness of the insulator 511 is reduced to several nm, the electrons of the conductors 501 and 502 are formed. Can tunnel the insulator 511 to obtain an arbitrary resistance. The tunnel resistance depends not only on the film thickness of the insulator 511 but also on the barrier height and material of the insulator 511. Therefore, the film thickness of the insulator 511 of the multilayer tunnel resistance element 500 is determined by a combination of the materials of the conductors 501 and 502 and the material of the insulator 511.
  • the product-sum operation device can improve the calculation accuracy and the classification accuracy. Further, according to this, it is possible to further reduce the product-sum operation apparatus.
  • the structure and material of the multilayer tunnel resistance element 500 are not limited to these.
  • the structure and material of the multilayer tunnel resistance element 500 are not particularly limited as long as a tunnel barrier is formed and a desired resistance value is obtained, and any structure and material can be selected.
  • the conductors 501 and 502 may be formed of Ti, Ta, W, Cu, Ru, Pt, Ir, In, Sn, Zn, Ga, or C, or a compound, oxide, or nitride thereof.
  • the two conductors 501 and 502 may be the same material or different materials.
  • the insulator 511 may be formed of SiO 2 , Si 3 N 4 , HfO 2 , ZrO 2 , TiO 2 , Al 2 O 3 , AlN, MgO, or BN, or a mixture thereof.
  • the insulator 511 may be a single insulator 511 by stacking different insulator materials (Insulator 1 , Insulator 2 : I 1 , I 2 ). (Eg, MI 1 I 2 M structure).
  • a semiconductor material can be used instead of the conductors 501 and 502 or the insulator 511 (for example, an MSM, SIS, MIS, SSM, or SSS structure).
  • the semiconductor material is Si, Ge, GaAs, InAs, InSb, Ga, In, Zn, Ga, Ti, Mo, W, C, or Nb, or a compound, oxide, nitride, sulfide, or selenide thereof. There may be.
  • the semiconductor material may be doped with an impurity of an n-type semiconductor or a p-type semiconductor.
  • the tunnel resistance element 500 having a single-layer tunnel junction as shown in FIG. 12A is easy to form, the resistance value may be voltage-dependent although it is excellent in mass productivity. Therefore, when using a plurality of voltages as the input voltage to the synapse 110, it is preferable to use the tunnel resistance element 500 having low voltage dependency.
  • the fixed resistance element includes a plurality of conductors 501, 502, 503, 504, 505, 506 (M) and a plurality of insulators 511, 512, 513, 514, 515 (I).
  • the tunnel resistance element 500 may have a multilayer structure in which are stacked alternately.
  • FIG. 12B is a schematic diagram illustrating an example of the structure of a multilayer stacked tunnel resistance element 500.
  • the multi-layered tunnel resistance element 500 can reduce the magnitude of the voltage drop per tunnel junction, the voltage dependence of the resistance value can be suppressed.
  • the voltage dependency of the resistance value can be greatly improved.
  • FIG. 13A shows an example of the voltage dependence of the resistance value of the tunnel resistance element with one tunnel junction
  • FIG. 13B shows the voltage dependence of the resistance of the tunnel resistance element with five tunnel junctions. An example of sex is shown. Referring to the graphs of FIGS. 13A and 13B, it can be seen that the voltage dependency of the resistance value of the tunnel resistance element 500 is greatly improved by increasing the number of stacked tunnel junctions.
  • the parasitic capacitance can be reduced to about 1 / y and ⁇ R can be reduced to 1 / ⁇ y by increasing the number y of tunnel junctions. According to this, it is possible to further improve the energy efficiency and calculation accuracy of the product-sum calculation apparatus.
  • each layer of the conductor or insulator of the multilayer tunnel resistance element 500 described above is formed by using, for example, a sputtering method, an evaporation method, an atomic layer deposition method, a chemical vapor deposition method, a coating method, or the like. Can be manufactured by sequentially forming films.
  • the tunnel junction does not have to be formed in a layer shape.
  • the tunnel junction may be formed by a three-dimensional network structure.
  • An example of a tunnel resistance element 500 in which a tunnel junction is formed by a three-dimensional network structure is shown in FIGS. 14A and 14B.
  • the tunnel resistance element 500 may be a composite material in which conductive particles 507 are dispersed inside an insulator 517.
  • a tunnel junction is formed by the plurality of conductive particles 507 and the insulator 517 existing between the plurality of conductive particles 507.
  • the tunnel resistance element 500 is a composite material in which a composite body 508 obtained by coating conductive particles with an insulating organic material or oxide and then sintering the composite particles 508 is dispersed inside the insulator 518. May be.
  • the tunnel resistance element 500 made of such a composite material has excellent resistance controllability, and a plurality of tunnel junctions can be made continuous by the composite body 508 and the insulator 518, so that voltage dependency and ⁇ R are further improved. Can be small.
  • Other examples of such a composite material include a sintered body (cermet) obtained by sintering a mixture of a metal powder and a ceramic powder.
  • variable resistance element can be selected from any structure and material as long as the variable resistance element is nonvolatile and can store at least two resistance values.
  • the variable resistance element is desirably an element having a high on / off resistance ratio and a low ⁇ on in order to improve the calculation accuracy of the product-sum calculation apparatus.
  • ⁇ Variable resistance elements can be roughly classified into two types: transistor type and two-terminal type.
  • a floating gate type transistor, a MONOS type transistor, a spin transistor, or the like that shifts Vt by a charge trap can be exemplified.
  • a floating gate transistor that shifts Vt by a charge trap a high source or drain voltage is applied and hot electrons are injected into the trap site, so that the resistance value of the variable resistance element can be changed at a higher speed. is there.
  • a selection transistor may be provided at a node between the transistor-type variable resistance element and the fixed resistance element.
  • a channel is formed in a semiconductor material.
  • the semiconductor material in which the channel is formed include Si, Ge, GaAs, InAs, InSb, Ga, In, Zn, Ga, Ti, Mo, W, C, or Nb, or a compound, oxide, or nitride thereof. , Sulfide or selenide.
  • silicon, a group III-V compound semiconductor, a metal oxide, a transition metal chalcogenide, an organic thin film, or a polymer thin film is used as a semiconductor material. Also good.
  • the ferroelectric material constituting the gate insulating film is not particularly limited.
  • lead zirconate titanate, barium titanate, bismuth ferrite, bismuth strontium tantalate Polyvinylidene fluoride, hafnium oxide or zirconium oxide, or a mixture thereof may be used.
  • the ferroelectric material constituting the gate insulating film is hafnium oxide, zirconium oxide, or a mixture thereof, since the crystallization temperature of the ferroelectric material is low, it can be manufactured more easily. is there.
  • the ferroelectric material constituting the gate insulating film may further include an antiferroelectric material.
  • the antiferroelectric material changes from a nonpolar state to a polar state by application of an electric field.
  • a material having a different work function may be used as a conductor in contact with the antiferroelectric material to generate an internal electric field.
  • the device configuration of the ferroelectric transistor is not particularly limited.
  • the ferroelectric transistor may have an MFS (Metal-Ferroelectric-Semiconductor) structure using a ferroelectric material (Ferroelectric: F) as a gate insulating film, and may be a ferroelectric material (Ferroelectric: F) and an insulating material. It may be an MFIS structure or MIFS structure in which a gate insulating film is formed of a laminated structure of insulator material (I), and a ferroelectric capacitor is connected to the gate electrode of a transistor using the insulating material as the gate insulating film.
  • the MFMIS structure may be used.
  • Two-terminal variable resistance elements include phase change memory (Phase-Change Memory: PCM), filament type resistance change memory (Resistance Random Access Memory: ReRAM), interface type resistance change memory, magnetic tunnel junction element (Magnetic Tunnel Junction). : MTJ), a ferroelectric tunnel junction element (Ferroelectric Tunnel Junction: FTJ), a ferroelectric diode, or a carbon memory. Since the two-terminal variable resistance element writes a weight by applying a current or voltage, a selection transistor is provided at a node between the variable resistance element and the fixed resistance element as shown in FIG. 15B. Also good.
  • FIGS. 16A to 16C are circuit diagrams showing other examples of the configuration of the synapse 110 to which the rectifying function is added.
  • the synapse 110 is preferably provided with a rectification function.
  • the synapse 110 may be provided with a diode in series with the fixed resistance element.
  • a diode such as a Schottky diode or a pn junction diode can be used without particular limitation.
  • the diode has a high off-resistance than mu R of the fixed resistance elements, those on-resistance is smaller than mu R of the fixed resistance element is preferred.
  • a rectifying function may be added to the fixed resistance element by configuring the fixed resistance element with a high resistance diode.
  • a rectifying function may be added to the synapse 110 by short-circuiting the input side of the fixed resistance element and the gate of the ferroelectric transistor.
  • the fixed resistance element is a tunnel resistance element
  • a diode by a Schottky junction can be formed by further stacking a semiconductor on the conductor of the tunnel resistance element.
  • the rectification function can be added to the synapse 110 more easily.
  • FIG. 17 is a schematic diagram illustrating an example of a planar arrangement of the product-sum operation circuit 100
  • FIG. 18 is a schematic diagram illustrating an example of a cross section taken along line A1-A2 of FIG.
  • FIG. 19 is a schematic diagram illustrating another example of the cross-sectional arrangement of the product-sum operation circuit 100.
  • the product-sum operation circuit 100 can be formed as a part of an integrated circuit formed on a substrate.
  • the substrate may be a semiconductor substrate, an insulator substrate, or a conductor substrate.
  • a transistor type variable resistance element can be formed using a part of the substrate.
  • a transistor-type variable resistance element can be formed over the semiconductor film by forming a semiconductor film over the insulator substrate.
  • a transistor-type variable resistance element can be formed in the semiconductor film by stacking an insulating film and a semiconductor film on the conductor substrate.
  • a gate electrode 520 is provided on a semiconductor substrate 600 via a gate insulating film 521 formed of a ferroelectric material.
  • a source or drain region 523 is provided in the semiconductor substrate 600 on both sides of the gate electrode 520.
  • a ferroelectric transistor is provided on the semiconductor substrate 600.
  • the ferroelectric transistor is filled with an interlayer insulating layer 610, for example.
  • the gate electrode 520 extends in the first direction (up and down with respect to FIG. 17) and is connected to the column decoder 231 or the row decoder 232.
  • One of the source or drain region 523 is connected to an output line 540 extending in the first direction (vertical direction with respect to FIG. 17) via a contact 541.
  • the other of the source or drain region 523 is connected to the input line 560 through a contact 561 in a second direction orthogonal to the first direction (right and left direction as opposed to FIG. 17).
  • the multilayer tunnel resistance element 500 is provided between the contact 561 and the input line 560.
  • the fixed resistance element it is also possible to use a semiconductor material or the like having a specific resistance other than the multilayer tunnel resistance element 500. Examples of a material that can be such a fixed resistance element include Si, TiON, metal oxide (ZnO, etc.), and the like. According to this, the fixed resistance element can be easily manufactured with a simpler structure.
  • the variable resistance element may not be provided on the substrate on which the integrated circuit is formed, but may be formed between the wiring layers of the integrated circuit.
  • the ferroelectric transistor may be provided in a semiconductor layer 601 provided in the interlayer insulating layer 610.
  • a gate electrode 520 is provided on the semiconductor layer 601 with a gate insulating film 521 formed of a ferroelectric material interposed therebetween.
  • a source or drain region (not shown) is provided in the semiconductor layer 601 on both sides of the gate electrode 520. With these structures, a ferroelectric transistor is provided in the semiconductor layer 601.
  • One of the source and drain regions of the semiconductor layer 601 may be connected to a field effect transistor provided in the interlayer insulating layer 710 and the semiconductor substrate 700 through a contact 761.
  • the field effect transistor provided in the interlayer insulating layer 710 and the semiconductor substrate 700 may include, for example, a gate electrode 720, a gate insulating film 721, a source or drain region 723, contacts 761 and 741, and a wiring 740.
  • the other of the source and drain regions of the semiconductor layer 601 is connected to the input line 560 and the like through a contact 561.
  • the multilayer tunnel resistance element 500 is provided between the contact 561 and the input line 560.
  • the product-sum operation circuit 100 can be formed by stacking with peripheral circuits or semiconductor devices, the planar area of the entire integrated circuit including the product-sum operation circuit 100 can be reduced. Can do.
  • the planar area of the entire integrated circuit including the product-sum operation circuit 100 can be further reduced by forming a plurality of variable resistance elements and fixed resistance elements in different layers to form a three-dimensional circuit. Is possible.
  • the transistor type variable resistance element is formed in a planar type.
  • the transistor type variable resistance element may be any one of a planar type, a vertical type, a fin type, a nanowire type, and a thin film type. It may be formed.
  • the fixed resistance element only needs to be electrically connected to the variable resistance element, and the place where it is formed is not particularly limited.
  • the fixed resistance element may be provided on the substrate, above or below the wiring, or in the contact hole.
  • the fixed resistance element may be formed together with the wiring by forming a part of the wiring in the same laminated structure as the fixed resistance element.
  • 20 is a schematic diagram illustrating another example of the planar arrangement of the product-sum operation apparatus
  • FIG. 21 is a schematic diagram illustrating an example of a cross section taken along line A1-A2 of FIG. 20
  • FIG. 21 is a schematic diagram illustrating an example of a cross section taken along line B1-B2 of FIG.
  • a gate electrode 520 is provided on a semiconductor substrate 600 via a gate insulating film 521 made of a ferroelectric material.
  • a source or drain region 523 is provided in the semiconductor substrate 600 on both sides of the gate electrode 520.
  • the ferroelectric transistor is provided on the semiconductor substrate 600.
  • the ferroelectric transistor may be embedded by an interlayer insulating layer 610, for example.
  • the gate electrode 520 extends in the first direction (up and down with respect to FIG. 20) and is connected to the column decoder 231 or the row decoder 232.
  • One of the source or drain regions 523 is connected to a stacked wiring 500 ⁇ / b> A extending in the first direction (vertical direction with respect to FIG. 20) via a contact 541.
  • the other of the source or drain region 523 is connected to the input line 560 in the second direction (right and left direction as viewed in FIG. 20) orthogonal to the first direction via contacts 542 and 543.
  • a multilayer tunnel resistance element 500 ⁇ / b> B is provided between the contacts 542 and 543.
  • the multilayer tunnel resistance element 500B is formed simultaneously with the multilayer wiring 500A and has a similar multilayer structure.
  • the manufacturing cost of the product-sum operation device can be reduced.
  • the lowermost layer of the multilayer tunnel resistance element is formed as a conductor, and a via (through electrode) is formed under the conductor, thereby leading out from the wiring. It can be performed.
  • the via may be connected to the lowermost conductor of the multilayer tunnel resistance element, or may be connected to the conductor by being provided through the tunnel resistance element from the upper layer of the multilayer tunnel resistance element. Good. It goes without saying that vias may be provided on the uppermost layer side of the multilayer tunnel resistance element.
  • the product-sum operation apparatus is used for image classification
  • the technology according to the present disclosure is not limited to the above-described example.
  • the product-sum operation apparatus can be used for various classifiers using an artificial neural network.
  • classification targets include images, sounds, sensor data, statistical data, and the like.
  • learning of the artificial neural network may use the product-sum operation apparatus according to the present embodiment as a learning device, or may use a separately learned synapse load written in the product-sum operation apparatus according to the present embodiment.
  • the product-sum operation apparatus according to the present embodiment may have a function of calculating a correction amount of the synaptic resistance for learning.
  • product-sum operation apparatus can also be used for image compression, restoration, processing, or generation.
  • a non-volatile variable resistance element taking a first resistance value, a second resistance value lower than the first resistance value, and a plurality of synapses in which fixed resistance elements are connected in series; An output line for outputting a sum of currents flowing through the plurality of synapses;
  • a semiconductor device comprising: (2) The semiconductor device according to (1), wherein a resistance value of the fixed resistance element is higher than the second resistance value. (3) The semiconductor device according to (1) or (2), wherein a resistance value of the fixed resistance element is lower than the first resistance value. (4) The semiconductor device according to (3), wherein a resistance value of the fixed resistance element is lower than 1/5 of the first resistance value.
  • variable resistance element is a ferroelectric transistor in which a gate insulating film is formed of a ferroelectric material.
  • the variable resistance element is an n-type transistor, The semiconductor device according to (7) or (8), wherein the fixed resistance element is provided on an input side of the variable resistance element.
  • the variable resistance element is a p-type transistor, The semiconductor device according to (7) or (8), wherein the fixed resistance element is provided on an output side of the variable resistance element.
  • the fixed resistance element is a tunnel resistance element formed by sandwiching an insulator with a conductor.
  • the semiconductor device according to (11), wherein the fixed resistance element is a multilayer tunnel resistance element in which a single layer or a plurality of layers of the insulator and the conductor are stacked.
  • the semiconductor device according to any one of (7) to (12), wherein the fixed resistance element is provided in a contact that electrically connects a source or drain of the transistor and a wiring layer.
  • the fixed resistance element is provided between wiring layers.
  • each of the plurality of synapses is further provided with a selection transistor that controls selection or non-selection of the variable resistance element.
  • the semiconductor device according to any one of (1) to (18), wherein the plurality of synapses are arranged in a matrix.
  • the plurality of synapses includes a plurality of the variable resistance elements or the fixed resistance elements, The semiconductor device according to any one of (1) to (19), wherein the plurality of variable resistance elements or the fixed resistance elements are connected in parallel.

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Abstract

【課題】シナプスあたりの実装面積をより縮小することで、より高密度の集積化が可能な半導体装置及び積和演算装置を提供する。 【解決手段】第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値を取る不揮発性の可変抵抗素子、及び前記第２の抵抗値よりも抵抗値が高い固定抵抗素子を直列接続した複数のシナプスと、前記複数のシナプスに流れる電流の総和を出力する出力線と、 を備える、半導体装置。

Description

半導体装置及び積和演算装置
　本開示は、半導体装置及び積和演算装置に関する。
　近年、機械学習の１つであるニューラルネットワーク（人工ニューラルネットワークとも称する）が注目されている。ニューラルネットワークは、ニューロン間の結合であるシナプスに抵抗器を対応させることで、オームの法則及びキルヒホッフの電流則を応用したアナログ回路として実装することが可能である。
　そのため、ニューラルネットワークを実現するアナログ回路の構成について様々な検討が行われている。例えば、下記の特許文献１には、２つの電界効果トランジスタと、１つのキャパシタを用いて１つのシナプスを形成したニューラルネットワーク装置が開示されている。特許文献１に開示されたニューラルネットワーク装置では、シナプス抵抗となる第１の電界効果トランジスタのゲートに蓄積される電荷量を第２の電界効果トランジスタで制御することで、第１の電界効果トランジスタのチャネル抵抗を制御している。
特開２０１７－１３０１９５号公報
　しかし、上記の特許文献１に開示されるニューラルネットワーク装置では、第１の電界効果トランジスタのチャネル抵抗を長時間保つために、第１の電界効果トランジスタのゲートの負荷容量を大きくする必要があった。また、リーク電流を抑制するために、第２の電界効果トランジスタの占有面積を大きくする必要があった。そのため、上記の特許文献１に開示されるニューラルネットワーク装置は、シナプスあたりの実装面積が大きくなってしまうため、集積化が困難であった。
　そこで、本開示では、シナプスあたりの実装面積をより縮小することで、より高密度の集積化が可能な、新規かつ改良された半導体装置及び積和演算装置を提案する。
　本開示によれば、第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値を取る不揮発性の可変抵抗素子、及び前記第２の抵抗値よりも抵抗値が高い固定抵抗素子を直列接続した複数のシナプスと、前記複数のシナプスに流れる電流の総和を出力する出力線と、を備える、半導体装置が提供される。
　また、本開示によれば、第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値の２値を取る不揮発性の可変抵抗素子、及び前記第２の抵抗値よりも抵抗値が高い固定抵抗素子を直列接続した複数のシナプスと、前記複数のシナプスに流れる電流の総和を出力する出力線と、を備える、積和演算装置が提供される。
　本開示によれば、電源を供給することなく抵抗値を長時間保持することができる不揮発性の可変抵抗素子を用いてシナプスを構成するため、積和演算装置のシナプスあたりの面積を縮小させることが可能である。
　以上説明したように本開示によれば、半導体装置及び積和演算装置のシナプスあたりの実装面積をより縮小することで、より高密度の集積化を実現することが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
ニューラルネットワークの１つである単層パーセプトロンの模式図である。 積和演算装置の構成の一例を示すブロック図である。 本開示の一実施形態に係る積和演算装置の構成の一例を示す模式的な回路図である。 強誘電体トランジスタのＩｄ－Ｖｇ特性の一例を示すグラフ図である。 強誘電体トランジスタの抵抗の伝導度分布の一例を示すグラフ図である。 固定抵抗素子の抵抗の伝導度分布の一例を示すグラフ図である。 強誘電体トランジスタ及び固定抵抗素子の直列接続の合成抵抗の伝導度分布の一例を示すグラフ図である。 固定抵抗素子及び強誘電体トランジスタの接続を示すために、１つのシナプスを抽出した回路図である。 固定抵抗素子及び強誘電体トランジスタの接続を示すために、１つのシナプスを抽出した回路図である。 シナプスの各々への書き込みの電圧の一例を示す説明図である。 シナプスの各々への消去の電圧の一例を示す説明図である。 シナプスの全体への一括消去の電圧の一例を示す説明図である。 変形例に係る積和演算装置の構成の一例を示す模式的な回路図である。 変形例に係る積和演算装置の構成の一例を示す模式的な回路図である。 変形例に係る積和演算装置の構成の一例を示す模式的な回路図である。 変形例に係る積和演算装置の構成の一例を示す模式的な回路図である。 Ｎ行１列の積和演算装置のシミュレーション結果を示すグラフ図である。 Ｎ行１列の積和演算装置のシミュレーション結果を示すグラフ図である。 Ｎ行１列の積和演算装置のシミュレーション結果を示すグラフ図である。 Ｎ行１列の積和演算装置のシミュレーション結果を示すグラフ図である。 積和演算装置によるニューラルネットワークの一例を説明する説明図である。 異なるオンオフ抵抗比における分類精度のシミュレーション結果を示すグラフ図である。 積層型のトンネル抵抗素子の構造の一例を示す模式図である。 多層積層型のトンネル抵抗素子の構造の一例を示す模式図である。 トンネル接合の積層数が１回であるトンネル抵抗素子の抵抗値の電圧依存性の一例を示すグラフ図である。 トンネル接合の積層数が５回であるトンネル抵抗素子の抵抗値の電圧依存性の一例を示すグラフ図である。 トンネル接合が三次元的なネットワーク構造によって形成されるトンネル抵抗素子の一例を示す模式図である。 トンネル接合が三次元的なネットワーク構造によって形成されるトンネル抵抗素子の一例を示す模式図である。 積和演算装置の構成の他の例を示す模式的な回路図である。 積和演算装置の構成の他の例を示す模式的な回路図である。 整流機能を付加したシナプスの構成の他の例を示す回路図である。 整流機能を付加したシナプスの構成の他の例を示す回路図である。 整流機能を付加したシナプスの構成の他の例を示す回路図である。 積和演算装置の平面配置の一例を示す模式図である。 図１７のＡ１－Ａ２線で切断した断面の一例を示す模式図である。 積和演算装置の断面配置の他の例を示す模式図である。 積和演算装置の平面配置の他の例を示す模式図である。 図２０のＡ１－Ａ２線で切断した断面の一例を示す模式図である。 図２０のＢ１－Ｂ２線で切断した断面の一例を示す模式図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．本開示に係る技術的背景
　２．積和演算装置の構成
　３．積和演算装置の精度
　４．画像分類の精度
　５．積和演算装置の具体的構造
　＜１．本開示に係る技術的背景＞
　まず、図１及び図２を参照して、本開示に係る技術的背景について説明する。
　ニューラルネットワークは、生体の神経回路網をモデルとした情報処理システムである。ニューラルネットワークは、画像認識、又は画像の圧縮若しくは復元等のデジタル計算機では負荷が高い演算を効率良く実行することができる。このようなニューラルネットワークの１つとして、例えば、層状に並べられた人工ニューロンが隣接層間でのみ結合し、入力側から出力側に一方向にのみ情報が伝搬するパーセプトロンを例示することができる。
　図１に単層パーセプトロンの模式図を示す。図１では、１つ１つの円がニューロンを表し、ニューロン間の矢印がシナプスを表している。
　図１に示すように、ニューロン［ｉ］からシナプスへの入力信号をｘ［ｉ］とし、ニューロン［ｉ］及びニューロン［ｊ］を結ぶシナプス荷重をｗ［ｉ，ｊ］とし、ニューロン［ｊ］からの出力をｚ［ｊ］とする。このとき、ニューロン［ｊ］への入力ｕ［ｊ］は、ｘ［ｉ］及びｗ［ｉ，ｊ］の積の総和に閾値ｂ［ｊ］（バイアス）を加えた値となる（すなわち、ｕ［ｊ］＝Σ（ｘ［ｉ］×ｗ［ｉ，ｊ］＋ｂ［ｊ］））。ｚ［ｊ］は、ｕ［ｊ］を入力とした活性化関数ｆの出力で決定され（すなわち、ｚ［ｊ］＝ｆ（ｕ［ｊ］）、出力値ｚ［ｎ］が次の階層のニューロンへの入力値になる。
　このようなニューラルネットワークにおける積和演算Σ（ｘ［ｉ］×ｗ［ｉ，ｊ］）は、デジタル計算機よりもアナログな積和演算装置の方が高速かつ効率的に実行することができる。
　ここで、積和演算装置の構成の一例を図２に示す。
　図２に示すように、例えば、積和演算装置は、複数の配線と、複数のシナプス１１とがｎ行ｍ列のマトリクス状に接続されることにより構成される積和演算回路１０と、入力回路２１と、出力回路２２と、を備える。なお、ｎは、１よりも大きい整数であり、ｍは、０よりも大きい整数である。
　シナプス１１［ｉ，ｊ］には、入力回路２１から入力配線Ｓ［ｉ］を通じて電圧ＶＳ［ｉ］が印加される。これにより、シナプス１１［ｉ，ｊ］には、シナプス１１の伝導度Ｇ［ｉ，ｊ］（＝１／Ｒ［ｉ，ｊ］）に応じて、電流Ｉ［ｊ］（＝ＶＳ［ｉ］×Ｇ［ｉ，ｊ］）が流れる。シナプス１１の各々の出力は、共通の出力配線Ｂ［ｊ］に接続されており、出力回路２２は、配線Ｂ［ｊ］に流れる電流を測定することで、積和演算結果Σ（ＶＳ［ｉ］×Ｇ［ｉ，ｊ］）を取得することができる。出力回路２２は、出力配線Ｂ［ｊ］に流れる電流の各々を同時かつ並列に測定する。なお、出力回路２２は、必要に応じて、電流電圧変換、アナログデジタル変換、増幅、又は隣接する出力配線との和若しくは差の算出等の機能をさらに備えていてもよい。
　なお、出力回路２２では、配線Ｂ［ｊ］に流れる電流を測定する代わりに配線Ｂ［ｊ］の電位を測定し、測定した電位を所定の係数と乗算することで、積和演算結果を算出してもよい。また、バイアスｂ［ｊ］は、例えば、１つの積和演算ごとに複数の出力線と、複数の出力線にそれぞれ接続するシナプスとを設けて、出力回路２２で複数の出力線間の電流の差を計算することによって、又は別系統の電流源又は電圧源を用いて複数の電流源又は電圧源による差を計算することによって、実装することができる。
　ここで、複数の電界効果トランジスタでシナプス１１を構成する場合、第１の電界効果トランジスタのゲートに蓄積される電荷量を第２の電界効果トランジスタで制御することで、第１の電界効果トランジスタのチャネル抵抗を変化させることが考えられる。ただし、この方法では、第１の電界効果トランジスタのチャネル抵抗の抵抗値を長時間保持するためには、ゲートの負荷容量を大きくすることが必要であった。また、リーク電流を抑制するために、第２の電界効果トランジスタも大きくすることが必要であった。したがって、複数の電界効果トランジスタでシナプス１１を構成した積和演算回路１０を備える積和演算装置では、シナプス１１あたりの面積が大きくなるため、高密度の集積化を実現することが困難であった。
　本開示の一実施形態に係る積和演算装置では、不揮発性の可変抵抗素子を用いてシナプスを構成する。不揮発性の可変抵抗素子は、電源を供給することなく抵抗値を長時間保持することができ、かつ微小寸法でも動作することができるため、積和演算装置のシナプスあたりの面積を縮小させ、より高密度の集積化を実現することが可能である。
　＜２．積和演算装置の構成＞
　続いて、図３を参照して、本実施形態に係る積和演算装置の構成について説明する。図３は、本実施形態に係る積和演算装置の構成の一例を示す模式的な回路図である。
　図３に示すように、積和演算装置は、不揮発性の可変抵抗素子、及び固定抵抗素子を直列接続した複数のシナプス１１０を含む積和演算回路１００と、複数のシナプスへ入力信号を出力する入力回路２１０と、複数のシナプス１１０に流れる電流の総和に基づいて後段の回路への入力信号を計算する出力回路２２０と、複数のシナプス１１０に含まれる不揮発性の可変抵抗素子の抵抗値を制御する列デコーダ２３１及び行デコーダ２３２と、を備える。積和演算回路１００は、複数のシナプス１１０を、例えば、ｎ行ｍ列のマトリクス状に配置することで構成されてもよい。
　不揮発性の可変抵抗素子は、トランジスタを用いた不揮発の可変抵抗素子であり、例えば、強誘電体トランジスタ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ－ｇａｔｅ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦｅＦＥＴ）、浮遊ゲート型トランジスタ、ＭＯＮＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－Ｓｉｌｉｃｏｎ）型トランジスタ、又はスピントランジスタなどである。
　ここでは、本実施形態に係る積和演算装置の詳細について、不揮発性の可変抵抗素子が強誘電体トランジスタ（ＦｅＦＥＴ）である場合を主として説明を行う。ただし、強誘電体トランジスタに代えて、上述した他のトランジスタも使用可能であることは言うまでもない。
　強誘電体トランジスタは、ゲート絶縁膜に強誘電体材料を用いた電界効果トランジスタである。強誘電体トランジスタは、ゲート電圧Ｖｇを印加して、強誘電体材料で形成されたゲート絶縁膜の分極を反転させることで、ゲートのスレッショルド電圧Ｖｔを変化させることができる。また、強誘電体トランジスタは、電源等を必要とすることなく、強誘電体材料の分極状態を長時間保持することができる。
　強誘電体トランジスタでは、正のゲート電圧を印加した場合、強誘電体トランジスタのＶｔは負の方向にシフトし、負のゲート電圧を印加した場合、強誘電体トランジスタのＶｔは正の方向にシフトする。また、Ｖｔの値は、強誘電材料の種類、印加するゲート電圧の大きさ、及び印加時間等に応じて決定され得る。そのため、強誘電体トランジスタは、一定のゲート電圧（例えば、Ｖｇ＝０Ｖ）で比較すると、異なる２値のチャネル抵抗を取ることができる。
　なお、強誘電体材料は、ドメイン構造にて分極するため、原理的には、強誘電体トランジスタの抵抗値を複数の値に調整することも可能であるが、強誘電体材料を中間の分極状態に安定して調整することは容易ではない。そのため、積和演算装置では、強誘電体トランジスタのゲート絶縁膜に十分に強い電界を長時間印加し、分極を上向き又は下向きに飽和させることで、強誘電体トランジスタを２値の抵抗値を取り得る可変抵抗素子として用いる。なお、上述した２つの分極状態は、強誘電体トランジスタの低抵抗状態（オン状態に相当。この時の抵抗値をオン抵抗と称する）と、高抵抗状態（オフ状態に相当。この時の抵抗値をオフ抵抗と称する）とに対応する。
　強誘電体トランジスタの２つの分極状態におけるドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）の一例を示すグラフ図を図４に示す。
　図４に示すように、強誘電体トランジスタでは、分極状態に応じてＶｔが大きく異なる。なお、２つの分極状態におけるＶｔの差は、メモリウインドウＭＷとも称される。ここで、強誘電体材料にて形成されたゲート絶縁膜の分極状態は、強誘電体トランジスタごとに異なり、ＭＷ及びＶｔは一定の分布を示す。例えば、酸化ハフニウム（ＨｆＯ２）をゲート絶縁膜に用いた強誘電体トランジスタのＭＷの平均値は、３４ｎｍ～５００ｎｍの素子サイズで０．３６Ｖ～０．７７Ｖであり、標準偏差は０．２８Ｖ～０．１７Ｖである。すなわち、強誘電体トランジスタでは、２つの分極状態の抵抗値は、それぞれ幅広い分布を示す（すなわち、ばらつきが大きい）。
　抵抗値の分布が大きい強誘電体トランジスタをシナプス１１０に用いた場合、シナプス抵抗の設定値及び実際値の間の誤差が大きくなるため、積和演算の精度が著しく低下する可能性がある。
　そこで、積和演算装置では、図３に示すように、不揮発性の可変抵抗素子である強誘電体トランジスタに、さらに固定抵抗素子を直列に接続してシナプス１１０を構成してもよい。これによれば、積和演算装置は、シナプス１１０の全体での抵抗値の分布を抑制することが可能である。なお、固定抵抗素子は、１つ設けられてもよく、直列に複数設けられてもよい。
　具体的には、固定抵抗素子は、強誘電体トランジスタのオン抵抗よりも抵抗値が高いものが用いられる。固定抵抗素子は、抵抗値が固定されているため、抵抗値が可変な強誘電体トランジスタよりも抵抗値の分布を小さくすることができる。したがって、固定抵抗素子を強誘電体トランジスタに直列に接続することによって、シナプス１１０全体での合成抵抗の分布の広がりを小さくすることができる。
　図５Ａ～図５Ｃにて、強誘電体トランジスタの抵抗、固定抵抗素子の抵抗、強誘電体トランジスタ及び固定抵抗素子の直列接続の合成抵抗の伝導度分布の一例をそれぞれ示す。なお、図５Ａでは、図４で表される平均特性を有し、Ｖｔの標準偏差σＶｔが０．１５Ｖである強誘電体トランジスタの伝導度分布を示す。また、図５Ｂでは、抵抗の平均値μＲが１ＧΩであり、標準偏差σＲが０．０５μＲである固定抵抗素子の伝導度分布を示す。図５Ｃでは、は、上述した強誘電体トランジスタ及び固定抵抗素子の合成抵抗の伝導度分布を示す。
　図５Ａ～図５Ｃを参照すると、強誘電体トランジスタに１ＧΩの固定抵抗素子を直列に接続した場合、オフ状態の伝導度分布は、強誘電体トランジスタのみの伝導度分布とほぼ等しくなることがわかる。一方で、オン状態の伝導度分布は、固定抵抗素子のみの伝導度分布とほぼ等しくなることがわかる。このとき、強誘電体トランジスタ及び固定抵抗素子の合成抵抗の伝導度分布を標準正規分布で近似すると、平均値で規格化したオン状態の標準偏差は、強誘電体トランジスタのみの伝導度分布と比較して約１／１０になり、大幅に改善されることがわかる。したがって、強誘電体トランジスタに固定抵抗素子を直列に接続してシナプス１１０を構成することで、本実施形態に係る積和演算装置は、シナプス１１０の全体でのオン状態の抵抗値の分布の広がりを小さくすることができる。
　ここで、固定抵抗素子は、強誘電体トランジスタの入力側（すなわり、入力回路２１０が設けられる側）又は出力側（すなわり、出力回路２２０が設けられる側）のいずれに接続されていてもよい。例えば、図３に示すように、固定抵抗素子は、強誘電体トランジスタの入力側に接続されていてもよい。または、図６Ａに示すように、シナプス１１０Ａにおいて、固定抵抗素子は、強誘電体トランジスタの出力側に接続されていてもよい。さらには、図６Ｂのように、シナプス１１０Ｂにおいて、固定抵抗素子は、強誘電体トランジスタの入力側及び出力側の両方に接続されていてもよい。
　ただし、強誘電体トランジスタがｎ型の場合、固定抵抗素子は、強誘電体トランジスタの入力側に接続されてもよい。一方、強誘電体トランジスタがｐ型の場合、固定抵抗素子は、強誘電体トランジスタの出力側に接続されてもよい。この構成によれば、積和演算装置は、固定抵抗素子を設けることで生じる強誘電体トランジスタへの基板バイアス効果を小さくすることができるため、強誘電体トランジスタの閾値電圧の変動を抑制することができる。なお、固定抵抗素子を強誘電体トランジスタの入力側及び出力側の両方に設けた場合、積和演算装置の製造効率を向上させることができる場合がある。
　図３に示す積和演算装置では、例えば、入力回路２１０から入力信号（入力ベクトル）ｘ［ｉ］を電圧として入力し、シナプス１１０の各々を流れる電流の総和を出力回路２２０にて検出することができる。または、積和演算装置では、入力回路２１０からシナプス１１０の各々に一定の電圧を印加し、かつ行デコーダ２３２を用いて強誘電体トランジスタのオンオフを制御することでも、入力信号（入力ベクトル）ｘ［ｉ］を入力することが可能である。
　例えば、入力信号ｘ［ｉ］が０Ｖ又は１Ｖである場合、入力回路２１０から直接、入力信号［ｉ］を積和演算回路１００に入力してもよい。または、ゲート電圧が０Ｖのときは必ずオフ状態となるように強誘電体トランジスタを設定した上で、入力回路２１０から常に１Ｖを印加し、演算を行う時に強誘電体トランジスタのゲートに正の電圧を印加して強誘電体トランジスタをオン状態にすることでも、入力信号［ｉ］を積和演算回路１００に入力することができる。
　なお、ゲート配線Ｗ［ｎ］は、入力配線Ｓ［ｎ］ではなく出力配線Ｂ［ｍ］と平行な方向にて積和演算回路１００から引き出されてもよい。
　また、シナプス１１０の各々の重み（すなわち、抵抗値）の書き込みは、例えば、行デコーダ２３２及び列デコーダ２３１を用いて、強誘電体トランジスタのゲートに電圧を印加することでも行うことができる。
　図７Ａ～図７Ｃを参照して、シナプス１１０の各々への書き込み（すなわち、低抵抗化）又は消去（すなわち、高抵抗化）の具体例について説明する。図７Ａは、シナプス１１０の各々への書き込み電圧の一例を示す説明図であり、図７Ｂは、シナプス１１０の各々への消去電圧の一例を示す説明図であり、図７Ｃは、シナプス１１０の全体への一括消去電圧の一例を示す説明図である。なお、図７Ａ～図７Ｃでは、積和演算回路１００の部分のみを抽出しており、入力回路２１０及び出力回路２２０の記載は省略した。
　図７Ａに示すように、シナプス１１０に重みを書き込む場合、行デコーダ２３２は、選択したシナプス１１０の強誘電体トランジスタのゲートに接続する配線にＶＤＤを印加し、その他の配線にはＶＤＤ／３を印加する。また、列デコーダ２３１は、選択したシナプス１１０の強誘電体トランジスタのソース又はドレインに接続する配線に０Ｖを印加し、その他の配線には２ＶＤＤ／３を印加する。さらに、入力回路２１０は、すべての入力線に２ＶＤＤ／３を印加する。
　これによれば、選択したシナプス１１０の強誘電体トランジスタのゲート絶縁膜には、ゲート側を正とするＶＤＤの電位差が印加される。一方、シナプス１１０と同列のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝ＶＤＤ／３－０Ｖ）の電位差が印加され、シナプス１１０と同行のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝ＶＤＤ－２ＶＤＤ／３）の電位差が印加され、その他のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝２ＶＤＤ／３－ＶＤＤ／３）の電位差が印加される。したがって、強誘電体トランジスタのゲート絶縁膜の分極を反転させる電位差がＶＤＤ及びＶＤＤ／３の間の値になるように、ＶＤＤの電位を適切に設定することにより、積和演算装置は、選択したシナプス１１０のみに書き込みを行うことができる。
　一方、図７Ｂに示すように、シナプス１１０に書き込んだ重みを消去する場合、行デコーダ２３２は、選択したシナプス１１０の強誘電体トランジスタのゲートに接続する配線に０Ｖを印加し、その他の配線には２ＶＤＤ／３を印加する。また、列デコーダ２３１は、選択したシナプス１１０の強誘電体トランジスタのソース又はドレインに接続する配線にＶＤＤを印加し、その他の配線にはＶＤＤ／３を印加する。さらに、入力回路２１０は、すべての入力線にＶＤＤ／３を印加する。
　これによれば、選択したシナプス１１０の強誘電体トランジスタのゲート絶縁膜には、ゲート側を負とするＶＤＤの電位差が印加される。一方、シナプス１１０と同列のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝ＶＤＤ－２ＶＤＤ／３）の電位差が印加され、シナプス１１０と同行のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝０－ＶＤＤ／３）の電位差が印加され、その他のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝２ＶＤＤ／３－ＶＤＤ／３）の電位差が印加される。したがって、強誘電体トランジスタのゲート絶縁膜の分極を反転させる電位差がＶＤＤ及びＶＤＤ／３の間の値になるように、ＶＤＤの電位を適切に設定することにより、積和演算装置は、選択したシナプス１１０のみに消去を行うことができる。
　また、図７Ｃに示すように、積和演算装置では、積和演算回路１００が形成される基板に基板電圧Ｖｓｕｂを印加することで、全てのシナプス１１０に対して一括消去を行うことも可能である。具体的には、基板電圧ＶｓｕｂとしてＶＤＤを印加し、行デコーダ２３２及び列デコーダ２３１は、全ての配線に０Ｖを印加する。さらに、入力回路２１０は、すべての入力線にＶＤＤを印加する。これによれば、全てのシナプス１１０の強誘電体トランジスタのゲート絶縁膜には、ゲート側を負とするＶＤＤの電位差が印加されるため、積和演算装置は、全てのシナプス１１０に対して一括消去を行うことができる。
　本実施形態に係る積和演算装置では、シナプス１１０ごとに抵抗値を微調整せずともよくなるため、シナプス１１０ごとに書き込み及び消去を行わずともよくなる。そのため、積和演算装置では、例えば、一旦、一括消去を行った後、低抵抗化するシナプス１１０のみに書き込みを行うことで、重みの書き込みに掛かる時間を大幅に短縮することが可能である。また、この構成によれば、積和演算回路１００の構成を簡略化することができるため、積和演算回路１００が形成される面積をより縮小することができる。
　（変形例）
　続いて、図８Ａ～図８Ｄを参照して、積和演算装置の変形例について説明する。図８Ａ～図８Ｄは、変形例に係る積和演算装置の構成の一例を示す模式的な回路図である。
　例えば、図７Ａ及び図７Ｂで示したシナプス１１０への書き込み及び消去では、非選択のシナプス１１０の強誘電体トランジスタでもゲート絶縁膜に±ＶＤＤ／３の電圧差が印加される。これにより、非選択のシナプス１１０の強誘電体トランジスタの抵抗値に影響が及ぼされる可能性がある。
　このような非選択のシナプス１１０への影響を回避する場合、図８Ａに示す積和演算装置の変形例のように、シナプス１１０の各々において、強誘電体トランジスタのゲートに接続する選択トランジスタをさらに設けてもよい。図８Ａに示す積和演算装置では、選択したシナプス［ｉ，ｊ］に書き込み又は消去を行う場合、選択したシナプス［ｉ，ｊ］に応じたＳ［ｉ］、Ｗ［ｉ］及びＢＷ［ｊ］の各配線に所定の電圧を印加し、その他の配線を接地することで、選択したシナプス１１０に対する書き込み又は消去を行うことができる。
　また、図３で示したような強誘電体トランジスタ及び固定抵抗素子の組み合わせでは、シナプス１１０の各々の重みは、オン又はオフの２値となる。ここで、シナプス１１０の各々の重みの分解能をより高くするためには、例えば、複数の強誘電体トランジスタ及び固定抵抗素子を用いて、１つのシナプス１１０を構成してもよい。
　例えば、図８Ｂに示すように、１つのシナプス１１０の内部に、強誘電体トランジスタ及び固定抵抗素子を直列に接続した回路を複数並列に設けてもよい。これによれば、並列に設けた複数の各回路の固定抵抗素子の抵抗値が同じ場合、並列数＋１段階の伝導度を得ることが可能となる。例えば、並列数が３であり、固定抵抗素子の各々の伝導度が１である場合、０、１、２、３の４段階の伝導度を得ることができる。一方、並列に設けた複数の各回路の固定抵抗素子の抵抗値が異なる場合、同じ並列数でより多くの段階の伝導度を設定することが可能となる。例えば、並列数が３であり、固定抵抗素子の各々の伝導度が１、３、５である場合、強誘電体トランジスタのオンオフ制御と組み合わせることで、０、１、３、４、５、６、８、９の８段階の伝導度を得ることができる。これによれば、並列に設けた回路全体の分解能を改善することが可能となる。
　また、例えば、図８Ｃに示すように、シナプス１１０の増加に併せて出力線も増加させ、出力回路２２０にて各出力の積和演算結果を足し合わせることでも、積和演算装置において、分解能が高いシナプスを用いたニューラルネットワークを実装することができる。このような場合、積和演算装置は、出力回路２２０にて出力線ごとに得られた各出力に係数を乗算してから足し合わせることで、より高い分解能を実現することができる。例えば、図８Ｃに示すように、２つのシナプス１１０及び２本の出力線を用いる場合、一方の出力線からの電流を２倍した後、他方の出力線からの電流を足し合わせることで、２ビット（４段階）の分解能を備えるシナプスを用いた場合と同等の積和演算装置を実現することが可能である。
　さらに、積和演算装置におけるシナプス１１０の各々の重みの設定は、目的とする演算ごとに異なる場合がある。このような場合、シナプス１１０の各々で入力回路２１０及び出力回路２２０を共通とし、シナプス１１０の各々の重みの組み合わせだけを変更することができるようにしてもよい。例えば、図８Ｄに示すように、入力回路２１０、出力回路２２０及び固定抵抗素子を共通として、シナプス１１０の各々の強誘電体トランジスタを直列に接続してもよい。図８Ｄに示す積和演算装置では、重みを掛ける強誘電体トランジスタ以外の強誘電体トランジスタは、ゲート電圧を印加することで低抵抗状態とすることができる。または、ゲート電圧が０Ｖの時に強誘電体トランジスタが低抵抗状態になるようにＶｔを設定しておき、重みを掛ける強誘電体トランジスタにのみゲート電圧を印加することで、該強誘電体トランジスタをオン状態又はオフ状態に制御することができる。これによれば、シナプス１１０の各々で入力回路２１０、出力回路２２０及び固定抵抗素子を共通化することができるため、積和演算装置をさらに小型化することが可能である。
　＜３．積和演算装置の精度＞
　次に、図９Ａ～図９Ｄを参照して、本実施形態に係る積和演算装置の精度について説明する。図９Ａ～図９Ｄは、強誘電体トランジスタ及び固定抵抗素子を含むシナプス１１０をＮ個含む、Ｎ行１列の積和演算回路１００を含む積和演算装置のシミュレーション結果を示すグラフ図である。なお、図９Ａ～図９Ｄでは、実線が規格化標準偏差σＭＡＣを表し、破線が規格化平均値μＭＡＣを表す。
　まず、積和演算装置のシミュレーションを以下の条件で実行した。具体的には、強誘電体トランジスタの抵抗値は、図４のＩｄ－Ｖｇ特性を有し、μＶｔ＝±ＭＷ／２及びσＶｔで決定される分布を有するものとした。また、固定抵抗素子の抵抗値は、μＲであり、σＲの正規分布になるようにランダムに決定した。Ｎ＝１２８として、シナプス１１０の半数がオン状態であり、残る半数がオフ状態となるように重みを書き込み、入力線Ｓに電圧ＶＳ［ｉ］（＝１Ｖ）を印加した場合の出力Σ（Ｇ［ｉ］＊ＶＳ［ｉ］）を計算した。なお、積和演算装置のシミュレーションは、シナプス１１０の重みの設定をランダムに変えて２００サンプル行い、その結果を正規分布で近似した。シミュレーション結果を図９Ａ～図９Ｄに示す。
　図９Ａ～図９Ｄにおいて、規格化平均値μＭＡＣ及び規格化標準偏差σＭＡＣは、最も出現頻度の高いＦｅＦＥＴのオン抵抗μｏｎ’及びオフ抵抗μｏｆｆ’、並びに固定抵抗素子の平均抵抗μＲを基に計算した最頻値μＭＡＣ’＝６４／（μｏｎ’＋μＲ）＋６４／（μｏｆｆ’＋μＲ）で規格化している。なお、強誘電体トランジスタの抵抗分布は、対数正規分布に従うため、最頻値μ’と平均値μとは厳密には異なる。
　強誘電体トランジスタの閾値電圧Ｖｔ以外のＩｄ－Ｖｇ特性を固定した場合、積和演算装置の精度に影響する要因としては、μＲ、σＲ、ＭＷ、σＶｔ及びＮの５つがある。そこで、固定抵抗素子を追加した効果を検証するために、μＲ以外のパラメータには、典型的な値を代入した。具体的には、σＲ＝０．０５μＲ、ＭＷ＝１Ｖ、σＶｔ＝０．１５Ｖ、Ｎ＝１２８とした。
　その結果、図９Ａ～図９Ｄに示すように、強誘電体トランジスタのμｏｎ’（～１ＭΩ）よりも十分に小さいμＲ＝１０ｋΩでは、合成抵抗のオン伝導度は、強誘電体トランジスタ単体とほぼ等しくなり、σＭＡＣ＝０．１になることがわかる。一方、μｏｎ’よりも十分に大きいμＲ＝１ＧΩでは、σＭＡＣ＜０．０１となり、積和演算装置の精度が１０倍程度改善されることがわかる。また、μＲが１０ｋΩ～１ＧΩである場合、オン抵抗の分布ばらつきが改善されることによって、σＭＡＣも徐々に改善される傾向にあることがわかる。ただし、μＲが１ＧΩを超えると、強誘電体トランジスタのオフ抵抗のばらつきの影響を受けてσＭＡＣが大きくなるため、積和演算装置の精度が低下することがわかる。
　したがって、上記のシミュレーション条件によれば、積和演算装置の精度を向上させるためには、強誘電体トランジスタのオン伝導度及びオフ伝導度の確率分布が共に小さくなる１ＧΩが固定抵抗素子の抵抗μＲとして最適であることがわかる。
　なお、固定抵抗素子の最適な抵抗値μＲは、強誘電体トランジスタの特性、特にオン伝導度及びオフ伝導度の大きさと、これらの伝導度の分布とによって増減し得る。ただし、１０＾｛［ｌｏｇ（μｏｆｆ）＋ｌｏｇ（μｏｎ）］／２｝の抵抗値にてオン伝導度及びオフ伝導度の確率分布は最小になるため、積和演算装置は最も高い精度が得られると考えられる。なお、上述した式では、μｏｆｆ及びμｏｎに平均値又は最頻値のいずれを用いた場合でも結果に違いは生じなかった。
　図９Ａ～図９Ｄからわかるように、固定抵抗素子を追加することによる積和演算装置の精度の改善効果は、固定抵抗素子の抵抗値μＲが強誘電体トランジスタのオン抵抗μｏｎよりも高ければ（例えば、１ＭΩ以上）であれば得ることが可能である。なお、図９Ａ～図９Ｄで示したシミュレーションでは、σＭＡＣ＜０．０１という高い積和演算精度を実現しているのは、μＲが１００ＭΩから１０ＧΩまでの範囲である。ただし、強誘電体トランジスタのσＶｔをさらに小さくすることができれば、より広いμＲの範囲（例えば、１０ＭΩ～１００ＧΩ）で高い積和演算精度を実現することも可能である。
　また、μＭＡＣに注目すると、１ＧΩで最頻値μＭＡＣ’と一致するが、μＲがμｏｎ’又はμｏｆｆ’に近づいた場合、平均値と最頻値とが若干異なるため、最頻値のμｏｎ’及びμｏｆｆ’に基づいて抵抗値を設定すると、積和演算の結果が数％オフセットして、狙い通りの抵抗値を得ることが困難になるという問題が生じる。このような観点を考慮しても、固定抵抗素子の抵抗値μＲは、平均値及び最頻値に大きな乖離がない１００ＭΩから１０ＧΩまでの範囲が好適である。
　ただし、強誘電体トランジスタ及び固定抵抗素子の合成抵抗の分布は、σＲの影響を受け、μＲがμｏｎよりも十分に大きい場合、合成抵抗の分布はσＲと一致する。そのため、積和演算装置の精度を改善するためには、σＲを小さくすることも重要である。また、σＲがσｏｎよりも大きい場合、積和演算装置の精度を改善する効果が得られないため、積和演算装置の精度を改善するには、σＲ／μＲがσｏｎ／μｏｎよりも小さいことが重要となる。
　＜４．画像分類の精度＞
　続いて、図１０及び図１１を参照して、積和演算装置によるニューラルネットワークを用いた画像分類の精度について説明する。図１０は、積和演算装置によるニューラルネットワークの一例を説明する説明図である。
　具体的には、図１０に示す入力層が７８４個であり、隠れ層が１２８個であり、出力層が１０個である２層パーセプトロンを用いて画像分類を行った。このような２層パーセプトロンは、７８４行２５６列の積和演算装置と、１２８行２０列の積和演算装置とにより実装することができる。なお、列の数がニューロン数の２倍であるのは、負の荷重の積和演算と、正の荷重の積和演算とを別に行うためである。
　上記で説明した２層パーセプトロンに対して、アメリカ国立標準技術研究所（ＮＩＳＴ）の手書き数字データベースを改編したＭＮＩＳＴ手書き数字データセットにて学習を行わせ、シナプス１１０の各々の重みを決定した。なお、ＭＮＩＳＴ手書き数字データセットは、ニューラルネットワークの性能を評価するためのデータセットとして評価が確立しており、異なるニューラルネットワーク同士の性能比較に適したデータセットである。
　まず、データセットの２８ピクセル×２８ピクセルの画像データの各々を白黒の２値に変換し、各ピクセルの値を入力層に電圧（０Ｖ又は１Ｖ）として入力した。続いて、シナプス１１０は、Ｒｏｎ又はＲｏｆｆのいずれかの重みが設定されていると仮定として各層で積和演算を行い、正荷重と負荷重との差を計算した後、活性化関数によって出力を計算した。さらに、隠れ層からの出力は、１２８行２０列の積和演算装置に入力層からの出力を８ビットの分解能で入力し、同様に出力を計算した。その後、出力層からの出力をラベルデータと比較し、誤差が最小になるようにシナプス１１０の各々の重みを最適化することで、抵抗分布がない場合において最も分類精度が高くなるシナプス１１０の重みを得た。一方、抵抗分布がある場合の分類精度は、規格化標準偏差がσＧになるように分布を持たせてシナプス荷重を書き込み、書き込んだ値を基に手書き文字の分類を行った。
　上記の方法によってシナプス１１０の各々の重みを決定した２層パーセプトロンを用いて、ＭＮＩＳＴ手書き数字データセットの分類を行い、分類精度を算出した。その結果を下記の表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、強誘電体トランジスタ及び固定抵抗素子にて構成され、抵抗分布がなく（伝導度の標準偏差が０％）、Ｒｏｎ＝１ＧΩ及びＲｏｆｆ＝１ＴΩであるシナプスを用いた２層パーセプトロンでは、９５％の高い分類精度が示された。また、伝導度の標準偏差が５％及び１０％である場合も、強誘電体トランジスタ及び固定抵抗素子にて構成されるシナプスを用いた２層パーセプトロンでは、同等の高い分類精度が示された。一方、ＦｅＦＥＴ単体にて構成され、伝導度の標準偏差σＧが５０％であり、Ｒｏｎ＝１ＭΩ及びＲｏｆｆ＝１ＴΩであるシナプスを用いた２層パーセプトロンでは、分類精度が１１％と低く、有意な分類が困難となることがわかった。
　したがって、本実施形態に係る積和演算装置では、抵抗分布の小さい固定抵抗素子を強誘電体トランジスタに直列に接続することで、シナプス１１０の各々の抵抗値の合わせ込みを行わずとも、高い分類精度を実現することがわかる。一方、抵抗値の合わせ込みを行っていない強誘電体トランジスタ単体をシナプスに用いた積和演算装置では、画像分類の精度が著しく低下することがわかる。
　表１の結果を参照すると、積和演算装置にて高い分類精度を実現するためには、シナプス１１０の各々の抵抗の標準偏差を１０％以下に抑えることが望ましい。ただし、分類精度への要求が比較的緩い用途（例えば、８０％以上）では、シナプス１１０の各々の抵抗の標準偏差は、２０％程度まで許容され得る。
　また、積和演算装置にて高い分類精度を得るためには、シナプス１１０の伝導度の標準偏差σＧが小さいことに加えて、シナプス１１０のオン抵抗及びオフ抵抗の比（オンオフ抵抗比Ｒｏｆｆ／Ｒｏｎ）が高いことも重要である。例えば、図１１にて、異なるオンオフ抵抗比における分類精度のシミュレーション結果のグラフ図を示す。
　図１１に示すように、厳密な分類が要求される用途に求められる９０％以上の高い分類精度を得るためには、２０以上のオンオフ抵抗比が必要となることがわかる。また、５以上のオンオフ抵抗比があれば、分類精度の改善効果が得られることがわかる。すなわち、固定抵抗素子の抵抗値μＲは、分類精度を改善する効果を得るためにはμＲ＜μｏｆｆ／５であることが好ましく、９０％以上の高い分類精度が得られるためにはμＲ＜μｏｆｆ／２０であることが好ましいことがわかる。
　なお、強誘電体トランジスタのオン抵抗よりも抵抗値が高い固定抵抗素子を強誘電体トランジスタと直列に接続することは、シナプス１１０に流れる電流を制限することになるため、積和演算装置の動作速度を遅くする原因になり得る。ただし、積和演算装置は、全ての積和演算を同時に行うため、使用上十分な動作速度を確保することが可能である。例えば、積和演算装置は、ビデオフレームの６０Ｈｚ程度で画像認識を行うことが十分に可能である。
　一方、積和演算装置のエネルギー効率は、シナプス１１０の抵抗値が高くなるほど改善されるため、固定抵抗素子を設けることは、積和演算装置の全体の性能向上に効果的である。さらに、シナプス１１０のオン抵抗が高くなることで、多くのシナプス１１０から出力線に流れる電流量が減少し、出力線が損傷を受けにくくなるため、積和演算装置の信頼性を改善することも期待される。
　＜５．積和演算装置の具体的構造＞
　次に、図１２Ａ～図２０を参照して、上述した積和演算装置の実現する具体的構造及び材料等について説明を行う。
　（固定抵抗素子の構造及び材料）
　まず、図１２Ａ～図１４Ｂを参照して、積和演算装置に設けられる固定抵抗素子の構造及び材料について説明する。
　本実施形態に係る積和演算装置では、固定抵抗素子の構造及び材料は、要求されるμＲ及びσＲを実現することができれば、任意の構造及び材料を選択することができる。ただし、固定抵抗素子は、集積回路との親和性及び集積度が高く、かつ温度依存性及び電圧依存性が小さい素子であることが望ましい。
　例えば、図１２Ａに示すように、固定抵抗素子は、一対の導電体５０１、５０２（Ｍｅｔａｌ：Ｍ）で絶縁体５１１（Ｉｎｓｕｌａｔｏｒ：Ｉ）を挟持した構造（ＭＩＭ構造）を有する積層型のトンネル抵抗素子５００であってもよい。図１２Ａは、積層型のトンネル抵抗素子５００の構造の一例を示す模式図である。
　積層型のトンネル抵抗素子５００は、絶縁体５１１の膜厚が厚い場合には抵抗値が極めて高くなるものの、絶縁体５１１の膜厚が数ｎｍに薄くなった場合、導電体５０１、５０２の電子が絶縁体５１１をトンネルして、任意の抵抗を得ることが可能となる。トンネル抵抗は、絶縁体５１１の膜厚だけでなく、絶縁体５１１の障壁高さ及び材料にも依存する。そのため、積層型のトンネル抵抗素子５００の絶縁体５１１の膜厚は、導電体５０１、５０２の材料と絶縁体５１１の材料との組み合わせによって決定される。トンネル抵抗素子は、原理的に温度依存性が小さく、温度補償回路を用いることなく幅広い温度範囲で用いることが可能であるため、積和演算装置は、演算精度及び分類精度を向上させることができる。また、これによれば、積和演算装置をより小型化することが可能である。
　０．０１μｍ２の平面面積で１ＧΩの抵抗値を実現可能な積層型のトンネル抵抗素子５００の構造例としては、絶縁体５１１の膜厚をｄとすると、例えば、ＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢ（ｄ＝４．４ｎｍ）、ＴｉＮ／ＺｒＯ２／ＴｉＮ（ｄ＝２．５ｎｍ）、ＩＴＯ／ＺｒＯ２／ＩＴＯ（ｄ＝２．５ｎｍ）、ＴｉＮ／ＨｆＯ２／ＩＴＯ（ｄ＝２．５ｎｍ）、ＴｉＮ／ＳｉＯ２／ＴｉＮ（ｄ＝１．５ｎｍ）、ＴｉＮ／Ａｌ２Ｏ３／ＴｉＮ（ｄ＝１．２ｎｍ）などを例示することができる。なお、導電体５０１、５０２及び絶縁体５１１の膜厚は、導電体５０１、５０２及び絶縁体５１１の接合界面の化学結合状態及び凹凸等に敏感であるため、必ずしも前述の膜厚で所望の抵抗が得られないこともあり得る。
　ただし、積層型のトンネル抵抗素子５００の構造及び材料は、これらに限定されるものではない。積層型のトンネル抵抗素子５００の構造及び材料は、トンネル障壁が形成され、かつ所望の抵抗値が得られれば、特に限定されることなく任意の構造及び材料を選択することができる。
　例えば、導電体５０１、５０２は、Ｔｉ、Ｔａ、Ｗ、Ｃｕ、Ｒｕ、Ｐｔ、Ｉｒ、Ｉｎ、Ｓｎ、Ｚｎ、Ｇａ若しくはＣ、又はこれらの化合物、酸化物若しくは窒化物で形成されてもよい。２つの導電体５０１、５０２は、同一の材料であってもよく、異なる材料であってもよい。
　例えば、絶縁体５１１は、ＳｉＯ２、Ｓｉ３Ｎ４、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＭｇＯ若しくはＢＮ、又はこれらの混合物で形成されてもよい。また、絶縁体５１１は、異なる絶縁体材料（Ｉｎｓｕｌａｔｏｒ１、Ｉｎｓｕｌａｔｏｒ２：Ｉ１、Ｉ２））を積層することで１つの絶縁体５１１としてもよい。（例えば、ＭＩ１Ｉ２Ｍ構造）。
　また、導電体５０１、５０２又は絶縁体５１１に代えて、半導体材料（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｓ）を用いることも可能である（例えば、ＭＳＭ、ＳＩＳ、ＭＩＳ、ＳＳＭ、又はＳＳＳ構造）。半導体材料は、Ｓｉ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、Ｇａ、Ｉｎ、Ｚｎ、Ｇａ、Ｔｉ、Ｍｏ、Ｗ、Ｃ若しくはＮｂ、又はこれらの化合物、酸化物、窒化物、硫化物若しくはセレン化物などであってもよい。さらに、半導体材料は、ｎ型半導体又はｐ型半導体の不純物をドーピングされていてもよい。
　ここで、図１２Ａに示すような単層のトンネル接合を有するトンネル抵抗素子５００は、形成が容易であるため、量産性に優れるものの、抵抗値が電圧依存性を有することがあり得る。そのため、シナプス１１０への入力電圧に複数の電圧を用いる場合は、電圧依存性が低いトンネル抵抗素子５００を使用することが好ましい。
　例えば、図１２Ｂに示すように、固定抵抗素子は、複数の導電体５０１、５０２、５０３、５０４、５０５、５０６（Ｍ）と、複数の絶縁体５１１、５１２、５１３、５１４、５１５（Ｉ）を交互に積層した多層構造を有するトンネル抵抗素子５００であってもよい。図１２Ｂは、多層積層型のトンネル抵抗素子５００の構造の一例を示す模式図である。
　多層積層型のトンネル抵抗素子５００は、トンネル接合あたりの電圧降下の大きさを減少させることができるため、抵抗値の電圧依存性を抑制することができる。例えば、図１２Ｂに示すトンネル接合を５回積層した多層積層型のトンネル抵抗素子５００では、抵抗値の電圧依存性を大幅に改善することが可能である。図１３Ａにトンネル接合の積層数が１回であるトンネル抵抗素子の抵抗値の電圧依存性の一例を示し、図１３Ｂにトンネル接合の積層数が５回であるトンネル抵抗素子の抵抗値の電圧依存性の一例を示す。図１３Ａ及び図１３Ｂのグラフ図を参照すると、トンネル接合の積層数が増加することで、トンネル抵抗素子５００の抵抗値の電圧依存性が大幅に改善していることがわかる。
　また、多層積層型のトンネル抵抗素子５００では、トンネル接合の積層数ｙを増加させることで、寄生容量を約１／ｙに減少させ、かつσＲを１／√ｙに減少させることができる。これによれば、積和演算装置のエネルギー効率及び演算精度をさらに向上させることが可能である。
　なお、上述した積層型のトンネル抵抗素子５００の導電体又は絶縁体の各層は、例えば、スパッタリング法、蒸着法、原子層堆積法、化学気相成長法又は塗布法などを用いて、各層の材料を順次成膜することで製造することが可能である。
　また、トンネル抵抗素子５００では、トンネル接合は、層状に形成されていなくともよい。例えば、トンネル抵抗素子５００では、トンネル接合は、三次元的なネットワーク構造によって形成されていてもよい。トンネル接合が三次元的なネットワーク構造によって形成されるトンネル抵抗素子５００の一例を図１４Ａ及び図１４Ｂに示す。
　図１４Ａに示すように、トンネル抵抗素子５００は、導電性粒子５０７を絶縁体５１７の内部に分散させた複合材料であってもよい。このような場合、複数の導電性粒子５０７と、複数の導電性粒子５０７の間に存在する絶縁体５１７とによってトンネル接合が形成されることになる。
　または、図１４Ｂに示すように、トンネル抵抗素子５００は、導電性粒子を絶縁性の有機物又は酸化物で被覆した後に焼結した複合体５０８を絶縁体５１８の内部に分散させた複合材料であってもよい。このような複合材料からなるトンネル抵抗素子５００は、抵抗値の制御性に優れ、かつ複合体５０８及び絶縁体５１８によって複数のトンネル接合を連続させることができるため、電圧依存性及びσＲをより小さくすることができる。このような複合材料としては、他には、金属粉末及びセラミック粉末の混合物を焼結した焼結体（サーメット）等を例示することができる。
　（可変抵抗素子の構造及び材料）
　続いて、積和演算装置に設けられる可変抵抗素子の構造及び材料について説明する。
　本実施形態に係る積和演算装置では、可変抵抗素子は、不揮発であり、かつ少なくとも２以上の抵抗値を記憶可能であれば、任意の構造及び材料を選択することができる。ただし、可変抵抗素子は、積和演算装置の演算精度を向上させるためには、高いオンオフ抵抗比及び低いσｏｎを有する素子であることが望ましい。
　可変抵抗素子は、トランジスタ型及び二端子型の２種類に大別することができる。
　トランジスタ型の可変抵抗素子としては、上述した強誘電体トランジスタに加えて、チャージトラップによってＶｔをシフトさせる浮遊ゲート型トランジスタ、ＭＯＮＯＳ型トランジスタ又はスピントランジスタなどを例示することができる。チャージトラップによってＶｔをシフトさせる浮遊ゲート型トランジスタでは、高いソース又はドレイン電圧を印加してトラップサイトにホットエレクトロンを注入することで、より高速に可変抵抗素子の抵抗値を変化させることができる場合がある。このとき、図１５Ａに示すように、トランジスタ型の可変抵抗素子と、固定抵抗素子との間のノードには、選択トランジスタが設けられていてもよい。
　トランジスタ型の可変抵抗素子では、半導体材料にチャネルが形成される。チャネルが形成される半導体材料としては、例えば、Ｓｉ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、Ｇａ、Ｉｎ、Ｚｎ、Ｇａ、Ｔｉ、Ｍｏ、Ｗ、Ｃ若しくはＮｂ、又はこれらの化合物、酸化物、窒化物、硫化物若しくはセレン化物などであってもよい。ただし、トランジスタ型の可変抵抗素子において、高いオンオフ抵抗比を得るためには、半導体材料として、シリコン、ＩＩＩ－Ｖ族化合物半導体、金属酸化物、遷移金属カルコゲナイド、有機薄膜又は高分子薄膜を用いてもよい。
　トランジスタ型の可変抵抗素子として強誘電体トランジスタを用いる場合、ゲート絶縁膜を構成する強誘電体材料は特に限定されないが、例えば、チタン酸ジルコン酸鉛、チタン酸バリウム、ビスマスフェライト、タンタル酸ビスマスストロンチウム、ポリフッ化ビニリデン、酸化ハフニウム若しくは酸化ジルコニウム、又はこれらの混合物を用いてもよい。ゲート絶縁膜を構成する強誘電体材料が、特に、酸化ハフニウム若しくは酸化ジルコニウム、又はこれらの混合物である場合、強誘電体材料の結晶化温度が低いため、より容易に製造を行うことが可能である。
　なお、ゲート絶縁膜を構成する強誘電体材料には、反強誘電体材料をさらに含んでもよい。反強誘電体材料は、電界の印加によって非極性状態から極性状態に変化する。反強誘電体材料の極性状態を維持するには、反強誘電体材料に接する導電体に仕事関数が異なる材料を用い、内部電界を発生させればよい。
　トランジスタ型の可変抵抗素子として強誘電体トランジスタを用いる場合、強誘電体トランジスタのデバイス構成も特に限定されない。例えば、強誘電体トランジスタは、強誘電体材料（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ：Ｆ）をゲート絶縁膜に用いたＭＦＳ（Ｍｅｔａｌ－Ｆｅｒｒｏｅｌｅｃｔｒｉｃ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造でもあってもよく、強誘電体材料（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ：Ｆ）及び絶縁体材料（Ｉｎｓｕｌａｔｏｒ：Ｉ）の積層構造にてゲート絶縁膜が構成されたＭＦＩＳ構造又はＭＩＦＳ構造でもあってもよく、絶縁体材料をゲート絶縁膜に用いたトランジスタのゲート電極に強誘電キャパシタを接続したＭＦＭＩＳ構造であってもよい。
　二端子型の可変抵抗素子としては、相変化メモリ（Ｐｈａｓｅ－Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ：ＰＣＭ）、フィラメント型抵抗変化メモリ（Ｒｅｓｉｓｔａｎｃｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：ＲｅＲＡＭ）、界面型抵抗変化メモリ、磁気トンネル接合素子（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ：ＭＴＪ）、強誘電トンネル接合素子（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ：ＦＴＪ）、強誘電ダイオード又はカーボンメモリなどを例示することができる。二端子型の可変抵抗素子は、電流又は電圧を印加することで重みを書き込むため、図１５Ｂに示すように、可変抵抗素子と固定抵抗素子との間のノードには選択トランジスタが設けられていてもよい。
　（シナプスへの整流機能の付加）
　ここで、図１６Ａ～図１６Ｃを参照して、シナプス１１０に整流機能を付加する場合の固定抵抗素子の構造について説明する。図１６Ａ～図１６Ｃは、整流機能を付加したシナプス１１０の構成の他の例を示す回路図である。
　例えば、積和演算回路１００への入力を入力線への電圧パルスの振幅ではなく、パルス幅で行う場合、出力線からの電流の逆流を防止することが重要となる。このような場合、シナプス１１０には、整流機能が付加されていることが好ましい。
　例えば、図１６Ａに示すように、シナプス１１０には、固定抵抗素子と直列にダイオードが設けられていてもよい。ダイオードは、ショットキーダイオード又はｐｎ接合ダイオードなどの公知のダイオードを特に限定されずに使用することができる。ただし、ダイオードは、オフ抵抗が固定抵抗素子のμＲよりも高く、オン抵抗が固定抵抗素子のμＲよりも小さいものが好ましい。
　または、図１６Ｂに示すように、固定抵抗素子を高抵抗ダイオードで構成することで、固定抵抗素子に整流機能を付加してもよい。さらには、図１６Ｃに示すように、固定抵抗素子の入力側と、強誘電体トランジスタのゲートとを短絡させることで、シナプス１１０に整流機能を付加してもよい。
　固定抵抗素子がトンネル抵抗素子である場合、例えば、トンネル抵抗素子の導電体にさらに半導体を積層することでショットキー接合によるダイオードを形成することができる。このような場合、追加コスト又は追加工程の負担が小さいため、より容易にシナプス１１０に整流機能を付加することができる。
　（可変抵抗素子及び固定抵抗素子の配置例）
　次に、図１７～図２２を参照して、積和演算回路１００における可変抵抗素子及び固定抵抗素子の配置例について説明する。図１７は、積和演算回路１００の平面配置の一例を示す模式図であり、図１８は、図１７のＡ１－Ａ２線で切断した断面の一例を示す模式図である。図１９は、積和演算回路１００の断面配置の他の例を示す模式図である。
　積和演算回路１００は、基板上に形成された集積回路の一部として形成することができる。基板は、半導体基板、絶縁体基板又は導電体基板のいずれであってもよい。ただし、基板が半導体基板の場合、基板の一部を用いてトランジスタ型の可変抵抗素子を形成することが可能である。また、基板が絶縁体基板である場合、絶縁体基板の上に半導体膜を形成することで、半導体膜にトランジスタ型の可変抵抗素子を形成することが可能である。さらに、基板が導電体基板である場合、導電体基板の上に絶縁膜及び半導体膜を積層することで、半導体膜にトランジスタ型の可変抵抗素子を形成することが可能である。
　例えば、図１７及び図１８に示すように、半導体基板６００の上には、強誘電体材料で形成されたゲート絶縁膜５２１を介して、ゲート電極５２０が設けられる。また、ゲート電極５２０の両側の半導体基板６００には、ソース又はドレイン領域５２３が設けられる。これらの構成によって、半導体基板６００には、強誘電体トランジスタが設けられる。強誘電体トランジスタは、例えば、層間絶縁層６１０によって埋め込まれる。
　ゲート電極５２０は、第１方向（図１７に正対して上下方向）に延伸して、列デコーダ２３１又は行デコーダ２３２に接続される。ソース又はドレイン領域５２３の一方は、コンタクト５４１を介して、第１方向（図１７に正対して上下方向）に延伸する出力線５４０に接続される。また、ソース又はドレイン領域５２３の他方は、コンタクト５６１を介して、第１方向と直交する第２方向（図１７に正対して左右方向）に入力線５６０に接続される。ここで、コンタクト５６１と入力線５６０との間には、積層型のトンネル抵抗素子５００が挟持されるように設けられる。なお、固定抵抗素子としては、積層型のトンネル抵抗素子５００以外にも、比抵抗が所定の大きさの半導体材料等を用いることも可能である。このような固定抵抗素子となり得る材料としては、Ｓｉ、ＴｉＯＮ又は金属酸化物（ＺｎＯなど）等を例示することができる。これによれば、固定抵抗素子をより単純な構造で容易に製造することができる。
　可変抵抗素子は、集積回路が形成される基板上に設けられていなくともよく、集積回路の配線層間に形成されてもよい。例えば、図１９に示すように、強誘電体トランジスタは、層間絶縁層６１０に設けられた半導体層６０１に設けられていてもよい。具体的には、半導体層６０１の上には、強誘電体材料で形成されたゲート絶縁膜５２１を介して、ゲート電極５２０が設けられる。また、ゲート電極５２０の両側の半導体層６０１には、図示しないソース又はドレイン領域が設けられる。これらの構成によって、半導体層６０１に強誘電体トランジスタが設けられる。
　また、半導体層６０１のソース又はドレイン領域の一方は、コンタクト７６１を介して、層間絶縁層７１０及び半導体基板７００に設けられた電界効果トランジスタに接続されていてもよい。層間絶縁層７１０及び半導体基板７００に設けられた電界効果トランジスタは、例えば、ゲート電極７２０、ゲート絶縁膜７２１、ソース又はドレイン領域７２３、コンタクト７６１、７４１、及び配線７４０を備えていてもよい。半導体層６０１のソース又はドレイン領域の他方は、コンタクト５６１を介して、入力線５６０等に接続される。ここで、コンタクト５６１と入力線５６０との間には、積層型のトンネル抵抗素子５００が挟持されるように設けられる。
　図１９に示す構成によれば、積和演算回路１００を周辺の回路又は半導体装置と積層して形成することができるため、積和演算回路１００を含む集積回路全体の平面面積を小型化することができる。加えて、複数の可変抵抗素子及び固定抵抗素子を異なる層に形成して三次元的に回路を構成することで、積和演算回路１００を含む集積回路全体の平面面積をさらに小型化することも可能である。なお、図１７～図１９では、トランジスタ型の可変抵抗素子を平面型で形成したが、トランジスタ型の可変抵抗素子は、平面型、縦型、フィン型、ナノワイヤ型又は薄膜型のいずれの形態で形成されてもよい。
　なお、固定抵抗素子は、可変抵抗素子と電気的に接続されていればよく、形成される場所は特に限定されない。例えば、固定抵抗素子は、基板上、配線の上若しくは下、又はコンタクトホール内のいずれに設けられていてもよい。例えば、図２０～図２２に示すように、固定抵抗素子は、配線の一部を固定抵抗素子と同様の積層構造とすることで、配線と一括で形成してもよい。図２０は、積和演算装置の平面配置の他の例を示す模式図であり、図２１は、図２０のＡ１－Ａ２線で切断した断面の一例を示す模式図であり、図２２は、図２０のＢ１－Ｂ２線で切断した断面の一例を示す模式図である。
　具体的には、図２０～図２２に示すように、半導体基板６００の上には、強誘電体材料で形成されたゲート絶縁膜５２１を介して、ゲート電極５２０が設けられる。また、ゲート電極５２０の両側の半導体基板６００には、ソース又はドレイン領域５２３が設けられる。これらの構成によって、半導体基板６００に強誘電体トランジスタが設けられる。強誘電体トランジスタは、例えば、層間絶縁層６１０によって埋め込まれてもよい。
　ゲート電極５２０は、第１方向（図２０に正対して上下方向）に延伸して、列デコーダ２３１又は行デコーダ２３２に接続される。ソース又はドレイン領域５２３の一方は、コンタクト５４１を介して、第１方向（図２０に正対して上下方向）に延伸する積層配線５００Ａに接続される。また、ソース又はドレイン領域５２３の他方は、コンタクト５４２、５４３を介して、第１方向と直交する第２方向（図２０に正対して左右方向）に入力線５６０に接続される。ここで、コンタクト５４２、５４３の間には、積層型のトンネル抵抗素子５００Ｂが挟持されるように設けられる。積層型のトンネル抵抗素子５００Ｂは、積層配線５００Ａと同時に形成され、同様の積層構造を有する。
　この構造によれば、積和演算装置の製造コストを削減することができる。
　なお、積層型のトンネル抵抗素子を配線として用いる場合、積層型のトンネル抵抗素子の最下層を導電体として形成し、導電体の下にビア（貫通電極）を形成することで、配線からの引き出しを行うことができる。ビアは、積層型のトンネル抵抗素子の最下層の導電体と接続してもよく、積層型のトンネル抵抗素子の上層からトンネル抵抗素子を貫通して設けられることで、導電体と接続してもよい。なお、積層型のトンネル抵抗素子の最上層側にビアが設けられていてもよいことは言うまでもない。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　例えば、上記実施形態では、積和演算装置が画像分類に用いられる例を示したが、本開示に係る技術は上記の例に限定されない。例えば、積和演算装置は、人工ニューラルネットワークによる様々な分類器に用いることが可能である。
　分類の対象としては、例えば、画像、音声、センサーデータ又は統計データ等を例示することができる。また、人工ニューラルネットワークの学習は、本実施形態に係る積和演算装置を学習器として用いてもよく、別途学習したシナプス荷重を本実施形態に係る積和演算装置に書き込んで用いてもよい。さらには、本実施形態に係る積和演算装置は、学習のために、シナプス抵抗の修正量を算出する機能を有していてもよい。
　なお、本実施形態に係る積和演算装置は、画像の圧縮、復元、加工又は生成に用いることも可能である。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値取る不揮発性の可変抵抗素子、及び固定抵抗素子を直列接続した複数のシナプスと、
　前記複数のシナプスに流れる電流の総和を出力する出力線と、
を備える、半導体装置。
（２）
　前記固定抵抗素子の抵抗値は、前記第２の抵抗値よりも高い、前記（１）に記載の半導体装置。
（３）
　前記固定抵抗素子の抵抗値は、前記第１の抵抗値よりも低い、前記（１）又は（２）に記載の半導体装置。
（４）
　前記固定抵抗素子の抵抗値は、前記第１の抵抗値の１／５よりも低い、前記（３）に記載の半導体装置。
（５）
　前記第１の抵抗値をμｏｆｆとし、前記の第２の抵抗値をμｏｎとし、μ＝１０＾｛［ｌｏｇ（μｏｆｆ）＋ｌｏｇ（μｏｎ）］／２｝とすると、
　前記固定抵抗素子の抵抗値μＲは、０．１μ＜μＲ＜１０μである、前記（２）～（４）のいずれか一項に記載の半導体装置。
（６）
　μＲの標準偏差をσＲとし、μｏｎの標準偏差をσｏｎとすると、
　σＲ／μＲは、σｏｎ／μｏｎよりも小さい、前記（５）に記載の半導体装置。
（７）
　前記可変抵抗素子は、トランジスタである、前記（１）～（６）のいずれか一項に記載の半導体装置。
（８）
　前記可変抵抗素子は、ゲート絶縁膜が強誘電体材料にて形成された強誘電体トランジスタである、前記（７）に記載の半導体装置。
（９）
　前記可変抵抗素子は、ｎ型トランジスタであり、
　前記固定抵抗素子は、前記可変抵抗素子の入力側に設けられる、前記（７）又は（８）に記載の半導体装置。
（１０）
　前記可変抵抗素子は、ｐ型トランジスタであり、
　前記固定抵抗素子は、前記可変抵抗素子の出力側に設けられる、前記（７）又は（８）に記載の半導体装置。
（１１）
　前記固定抵抗素子は、導電体で絶縁体を挟持することで形成されたトンネル抵抗素子である、前記（１）～（１０）のいずれか一項に記載の半導体装置。
（１２）
　前記固定抵抗素子は、単層又は複数層の前記絶縁体及び前記導電体を積層した積層型のトンネル抵抗素子である、前記（１１）に記載の半導体装置。
（１３）
　前記固定抵抗素子と少なくとも一部の積層構造が共通である積層配線をさらに備える、前記（１２）に記載の半導体装置。
（１４）
　前記固定抵抗素子は、前記トランジスタのソース又はドレインと、配線層とを電気的に接続するコンタクト内に設けられる、前記（７）～（１２）のいずれか一項に記載の半導体装置。
（１５）
　前記固定抵抗素子は、配線層間に設けられる、前記（７）～（１２）のいずれか一項に記載の半導体装置。
（１６）
　前記可変抵抗素子は、二端子型の可変抵抗素子である、前記（１）～（６）のいずれか一項に記載の半導体装置。
（１７）
　前記可変抵抗素子の各々の抵抗値を制御するデコーダをさらに備える、前記（１）～（１６）のいずれか一項に記載の半導体装置。
（１８）
　前記複数のシナプスの各々には、前記可変抵抗素子の選択又は非選択を制御する選択トランジスタがさらに設けられる、前記（１７）に記載の半導体装置。
（１９）
　前記複数のシナプスは、マトリクス状に配列される、前記（１）～（１８）のいずれか一項に記載の半導体装置。
（２０）
　前記複数のシナプスは、前記可変抵抗素子又は前記固定抵抗素子を複数備え、
　複数の前記可変抵抗素子又は前記固定抵抗素子は、それぞれ並列に接続される、前記（１）～（１９）のいずれか一項に記載の半導体装置。
（２１）
　前記複数のシナプスには、整流素子がさらに設けられる、前記（１）～（２０）のいずれか一項に記載の半導体装置。
（２２）
　第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値を取る可変抵抗素子、及び固定抵抗素子を直列接続した複数のシナプスと、
　前記複数のシナプスに流れる電流の総和を出力する出力線と、
を備える、積和演算装置。
　１０、１００　　積和演算回路
　１１、１１０　　シナプス
　２１、２１０　　入力回路
　２２、２２０　　出力回路
　２３１　　　　　列デコーダ
　２３２　　　　　行デコーダ
 

Claims (20)

  1. 　第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値を取る不揮発性の可変抵抗素子、及び前記第２の抵抗値よりも抵抗値が高い固定抵抗素子を直列接続した複数のシナプスと、
    　前記複数のシナプスに流れる電流の総和を出力する出力線と、
    を備える、半導体装置。
  2. 　前記固定抵抗素子の抵抗値は、前記第１の抵抗値よりも低い、請求項１に記載の半導体装置。
  3. 　前記固定抵抗素子の抵抗値は、前記第１の抵抗値の１／５よりも低い、請求項２に記載の半導体装置。
  4. 　前記第１の抵抗値をμｏｆｆとし、前記の第２の抵抗値をμｏｎとし、μ＝１０＾｛［ｌｏｇ（μｏｆｆ）＋ｌｏｇ（μｏｎ）］／２｝とすると、
    　前記固定抵抗素子の抵抗値μＲは、０．１μ＜μＲ＜１０μである、請求項２に記載の半導体装置。
  5. 　μＲの標準偏差をσＲとし、μｏｎの標準偏差をσｏｎとすると、
    　σＲ／μＲは、σｏｎ／μｏｎよりも小さい、請求項４に記載の半導体装置。
  6. 　前記可変抵抗素子は、トランジスタである、請求項１に記載の半導体装置。
  7. 　前記可変抵抗素子は、ゲート絶縁膜が強誘電体材料にて形成された強誘電体トランジスタである、請求項６に記載の半導体装置。
  8. 　前記可変抵抗素子は、ｎ型トランジスタであり、
    　前記固定抵抗素子は、前記可変抵抗素子の入力側に設けられる、請求項６に記載の半導体装置。
  9. 　前記可変抵抗素子は、ｐ型トランジスタであり、
    　前記固定抵抗素子は、前記可変抵抗素子の出力側に設けられる、請求項６に記載の半導体装置。
  10. 　前記固定抵抗素子は、導電体で絶縁体を挟持することで形成されたトンネル抵抗素子である、請求項１に記載の半導体装置。
  11. 　前記固定抵抗素子は、単層又は複数層の前記絶縁体及び前記導電体を積層した積層型のトンネル抵抗素子である、請求項１０に記載の半導体装置。
  12. 　前記固定抵抗素子は、前記トランジスタのソース又はドレインと、配線層とを電気的に接続するコンタクト内に設けられる、請求項６に記載の半導体装置。
  13. 　前記固定抵抗素子は、配線層間に設けられる、請求項６に記載の半導体装置。
  14. 　前記可変抵抗素子は、二端子型の可変抵抗素子である、請求項１に記載の半導体装置。
  15. 　前記可変抵抗素子の各々の抵抗値を制御するデコーダをさらに備える、請求項１に記載の半導体装置。
  16. 　前記複数のシナプスの各々には、前記可変抵抗素子の選択又は非選択を制御する選択トランジスタがさらに設けられる、請求項１３に記載の半導体装置。
  17. 　前記複数のシナプスは、マトリクス状に配列される、請求項１に記載の半導体装置。
  18. 　前記複数のシナプスは、前記可変抵抗素子又は前記固定抵抗素子を複数備え、
    　複数の前記可変抵抗素子又は前記固定抵抗素子は、それぞれ並列に接続される、請求項１に記載の半導体装置。
  19. 　前記複数のシナプスには、整流素子がさらに設けられる、請求項１に記載の半導体装置。
  20. 　第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値の２値を取る不揮発性の可変抵抗素子、及び前記第２の抵抗値よりも抵抗値が高い固定抵抗素子を直列接続した複数のシナプスと、
    　前記複数のシナプスに流れる電流の総和を出力する出力線と、
    を備える、積和演算装置。
     
     
     
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