DE112019001709T5 - Halbleitervorrichtung und multiply-accumulate-operations-vorrichtung - Google Patents

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Toshiyuki Kobayashi
Rui Morimoto
Jun Okuno
Masanori Tsukamoto
Yusuke Shuto
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Abstract

[Problem] Bereitstellung einer Halbleitervorrichtung und einer Multiply-Accumulate-Operations-Vorrichtung, mit denen eine Integration mit höherer Dichte erreicht werden kann, indem die Installationsfläche für jede Synapse weiter reduziert wird.
[Lösung] Es wird eine Halbleitervorrichtung bereitgestellt, umfassend: eine Mehrzahl von Synapsen, wobei nichtflüchtige variable Widerstandselemente, die einen ersten Widerstandswert und einen zweiten Widerstandswert annehmen, der niedriger als der erste Widerstandswert ist, und feste Widerstandselemente mit einem höheren Widerstandswert als der zweite Widerstandswert in Reihe verbunden sind; und eine Ausgangsleitung zum Ausgeben der Gesamtsumme der Ströme, die durch die Mehrzahl von Synapsen fließen.

Description

  • Gebiet
  • Die vorliegende Offenbarung betrifft eine Halbleitervorrichtung und eine Multiply-Accumulate-Operations-Vorrichtung
  • Hintergrund
  • In den letzten Jahren hat ein neuronales Netz (auch als ein künstliches neuronales Netz bezeichnet), das eines des maschinellen Lernens ist, Aufmerksamkeit erregt. Das neuronale Netz kann als eine analoge Schaltung implementiert werden, die das Ohmsche Gesetz und das Kirchhoffsche Stromgesetz anwendet, indem ein Widerstand mit einer Synapse assoziiert wird, die eine Verbindung zwischen Neuronen darstellt.
  • Daher wurden verschiedene Studien bezüglich der Konfiguration der analogen Schaltung durchgeführt, die das neuronale Netz realisiert. Beispielsweise offenbart die nachstehende Patentliteratur 1 eine neuronale Netzvorrichtung, in der zwei Feldeffekttransistoren und ein Kondensator verwendet werden, um eine Synapse auszubilden. In der in der Patentliteratur 1 offenbarten neuronalen Netzvorrichtung wird die in einem Gate eines ersten Feldeffekttransistors, der ein Synapsenwiderstand ist, akkumulierte Ladungsmenge durch einen zweiten Feldeffekttransistor gesteuert, um einen Kanalwiderstand des ersten Feldeffekttransistors zu steuern.
  • Liste der Anführungen
  • Patentliteratur
  • Patentliteratur 1: JP 2017-130195 A
  • Kurzfassung
  • Technisches Problem
  • Bei der in der oben beschriebenen Patentliteratur 1 offenbarten neuronalen Netzvorrichtung ist es jedoch notwendig, eine Lastkapazität des Gates des ersten Feldeffekttransistors zu erhöhen, um den Kanalwiderstand des ersten Feldeffekttransistors über eine lange Zeit hinweg aufrechtzuerhalten. Ferner ist es notwendig, die vom zweiten Feldeffekttransistor eingenommene Fläche zu vergrößern, um einen Leckstrom zu unterdrücken. Daher erfordert die in der Patentliteratur 1 offenbarte neuronale Netzvorrichtung eine große Montagefläche pro Synapse, was die Integration erschwert.
  • In Anbetracht dessen schlägt die vorliegende Offenbarung eine neuartige und verbesserte Halbleitervorrichtung und Multiply-Accumulate-Operations-Vorrichtung vor, die eine Integration mit einer höheren Dichte ermöglicht, indem eine Montagefläche pro Synapse weiter reduziert wird.
  • Lösung des Problems
  • Gemäß der vorliegenden Offenbarung wird eine Halbleitervorrichtung bereitgestellt, die einschließt: eine Mehrzahl von Synapsen, bei denen ein nichtflüchtiges variables Widerstandselement, das einen ersten Widerstandswert und einen zweiten Widerstandswert annimmt, der niedriger als der erste Widerstandswert ist, und ein festes Widerstandselement mit einem Widerstandswert, der höher als der zweite Widerstandswert ist, in Reihe verbunden sind; und eine Ausgangsleitung, die eine Summe von Strömen ausgibt, die durch die Mehrzahl von Synapsen fließen.
  • Darüber hinaus wird gemäß der vorliegenden Offenbarung eine Multiply-Accumulate-Operations-Vorrichtung bereitgestellt, die einschließt: eine Mehrzahl von Synapsen, bei denen ein nichtflüchtiges variables Widerstandselement, das zwei Werte eines ersten Widerstandswerts und eines zweiten Widerstandswerts annimmt, der niedriger als der erste Widerstandswert ist, und ein festes Widerstandselement mit einem Widerstandswert, der höher als der zweite Widerstandswert ist, in Reihe verbunden sind; und eine Ausgangsleitung, die eine Summe von Strömen ausgibt, die durch die Mehrzahl von Synapsen fließen.
  • Gemäß der vorliegenden Offenbarung wird eine Synapse unter Verwendung eines nichtflüchtigen variablen Widerstandselements konfiguriert, das in der Lage ist, einen Widerstandswert über eine lange Zeit hinweg zu halten, ohne Strom zu liefern, und somit ist es möglich, die Fläche pro Synapse in der Multiply-Accumulate-Operations-Vorrichtung zu reduzieren.
  • Vorteilhafte Wirkung der Erfindung
  • Gemäß der vorliegenden Offenbarung ist es möglich, die Integration mit einer höheren Dichte zu realisieren, indem die Montagefläche pro Synapse in der Halbleitervorrichtung und der Multiply-Accumulate-Operations-Vorrichtung wie oben beschrieben weiter reduziert wird.
  • Es sei zu beachten, dass die vorstehenden vorteilhaften Wirkungen nicht notwendigerweise beschränkt sind, sondern dass alle vorteilhaften Wirkungen, die in der vorliegenden Beschreibung offenbart sind, oder andere vorteilhafte Wirkungen, die aus der vorliegenden Beschreibung ermittelt werden können, zusätzlich zu den vorstehenden vorteilhaften Wirkungen oder anstelle der vorstehenden vorteilhaften Wirkungen eingeschlossen sein können.
  • Figurenliste
    • 1 ist eine schematische Darstellung eines einschichtigen Perzeptrons, das eines der neuronalen Netze ist.
    • 2 ist ein Blockschaltbild, das ein Beispiel einer Konfiguration einer Multiply-Accumulate-Operations-Vorrichtung veranschaulicht.
    • 3 ist ein schematisches Schaltbild, das ein Beispiel einer Konfiguration einer Multiply-Accumulate-Operations-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 4 ist eine Grafik, die ein Beispiel der Id-Vg-Eigenschaften eines ferroelektrischen Transistors veranschaulicht.
    • 5A ist eine Grafik, die ein Beispiel einer Leitfähigkeitsverteilung eines Widerstands des ferroelektrischen Transistors veranschaulicht.
    • 5B ist eine Grafik, die ein Beispiel einer Leitfähigkeitsverteilung eines Widerstands eines festen Widerstandselements veranschaulicht.
    • 5C ist eine Grafik, die ein Beispiel einer Leitfähigkeitsverteilung eines kombinierten Widerstands einer seriellen Verbindung des ferroelektrischen Transistors und des festen Widerstandselements veranschaulicht.
    • 6A ist ein Schaltbild, in dem eine Synapse extrahiert ist, um eine Verbindung zwischen dem festen Widerstandselement und dem ferroelektrischen Transistor zu veranschaulichen.
    • 6B ist ein Schaltbild, in dem eine Synapse extrahiert ist, um die Verbindung zwischen dem festen Widerstandselement und dem ferroelektrischen Transistor zu veranschaulichen.
    • 7A ist eine erläuternde Darstellung, die ein Beispiel einer Schreibspannung für jede Synapse veranschaulicht.
    • 7B ist eine erläuternde Darstellung, die ein Beispiel einer Löschspannung für jede Synapse veranschaulicht.
    • 7C ist eine erläuternde Darstellung, die ein Beispiel einer Batch-Löschspannung für die gesamte Synapse veranschaulicht.
    • 8A ist ein schematisches Schaltbild, das ein Beispiel einer Konfiguration einer Multiply-Accumulate-Operations-Vorrichtung gemäß einer Modifikation veranschaulicht.
    • 8B ist ein schematisches Schaltbild, das ein Beispiel einer Konfiguration einer Multiply-Accumulate-Operations-Vorrichtung gemäß einer Modifikation veranschaulicht.
    • 8C ist ein schematisches Schaltbild, das ein Beispiel einer Konfiguration einer Multiply-Accumulate-Operations-Vorrichtung gemäß einer Modifikation veranschaulicht.
    • 8D ist ein schematisches Schaltbild, das ein Beispiel einer Konfiguration einer Multiply-Accumulate-Operations-Vorrichtung gemäß einer Modifikation veranschaulicht.
    • 9A ist eine Grafik, die ein Simulationsergebnis einer Multiply-Accumulate-Operations-Vorrichtung von N Zeilen und einer Spalte veranschaulicht.
    • 9B ist eine Grafik, die ein Simulationsergebnis der Multiply-Accumulate-Operations-Vorrichtung von N Zeilen und einer Spalte veranschaulicht.
    • 9C ist eine Grafik, die ein Simulationsergebnis der Multiply-Accumulate-Operations-Vorrichtung von N Zeilen und einer Spalte veranschaulicht.
    • 9D ist eine Grafik, die ein Simulationsergebnis der Multiply-Accumulate-Operations-Vorrichtung von N Zeilen und einer Spalte veranschaulicht.
    • 10 ist eine erläuternde Darstellung, die ein Beispiel eines neuronalen Netzes durch eine Multiply-Accumulate-Operations-Vorrichtung veranschaulicht.
    • 11 ist eine Grafik, die Simulationsergebnisse der Klassifizierungsgenauigkeit bei verschiedenen Ein/Aus-Widerstands-Verhältnissen veranschaulicht.
    • 12A ist eine schematische Darstellung, die ein Beispiel einer Struktur eines laminierten Tunnelwiderstandselements veranschaulicht.
    • 12B ist eine schematische Darstellung, die ein Beispiel einer Struktur eines mehrschichtigen laminierten Tunnelwiderstandselements veranschaulicht.
    • 13A ist eine Grafik, die ein Beispiel der Spannungsabhängigkeit eines Widerstandswerts eines Tunnelwiderstandselements veranschaulicht, bei dem die Anzahl der laminierten Tunnelübergänge eins ist.
    • 13B ist eine Grafik, die ein Beispiel der Spannungsabhängigkeit eines Widerstandswerts eines Tunnelwiderstandselements veranschaulicht, bei dem die Anzahl der laminierten Tunnelübergänge fünf ist.
    • 14A ist eine schematische Ansicht, die ein Beispiel eines Tunnelwiderstandselements veranschaulicht, bei dem ein Tunnelübergang durch eine dreidimensionale Netzstruktur ausgebildet wird.
    • 14B ist eine schematische Ansicht, die ein Beispiel eines Tunnelwiderstandselements veranschaulicht, bei dem ein Tunnelübergang durch eine dreidimensionale Netzstruktur ausgebildet wird.
    • 15A ist ein schematisches Schaltbild, das ein anderes Beispiel der Konfiguration der Multiply-Accumulate-Operations-Vorrichtung veranschaulicht.
    • 15B ist ein schematisches Schaltbild, das ein anderes Beispiel der Konfiguration der Multiply-Accumulate-Operations-Vorrichtung veranschaulicht.
    • 16A ist ein Schaltbild, das ein anderes Beispiel einer Konfiguration einer Synapse veranschaulicht, zu der eine Gleichrichterfunktion hinzugefügt wird.
    • 16B ist ein Schaltbild, das ein anderes Beispiel einer Konfiguration einer Synapse veranschaulicht, zu der eine Gleichrichterfunktion hinzugefügt wird.
    • 16C ist ein Schaltbild, das ein anderes Beispiel einer Konfiguration einer Synapse veranschaulicht, zu der eine Gleichrichterfunktion hinzugefügt wird.
    • 17 ist eine schematische Ansicht, die ein Beispiel einer planaren Anordnung der Multiply-Accumulate-Operations-Vorrichtung veranschaulicht.
    • 18 ist eine schematische Ansicht, die ein Beispiel eines Querschnitts entlang der Linie A1-A2 aus 17 veranschaulicht.
    • 19 ist eine schematische Ansicht, die ein anderes Beispiel einer Querschnittsanordnung der Multiply-Accumulate-Operations-Vorrichtung veranschaulicht.
    • 20 ist eine schematische Ansicht, die ein anderes Beispiel der planaren Anordnung der Multiply-Accumulate-Operations-Vorrichtung veranschaulicht.
    • 21 ist eine schematische Ansicht, die ein Beispiel eines Querschnitts entlang der Linie A1-A2 aus 20 veranschaulicht.
    • 22 ist eine schematische Ansicht, die ein Beispiel eines Querschnitts entlang der Linie B1-B2 aus 20 veranschaulicht.
  • Beschreibung der Ausführungsformen
  • Im Folgenden werden bevorzugte Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die beigefügten Zeichnungen detailliert beschrieben. Es sei zu beachten, dass wiederholte Beschreibungen in der vorliegenden Beschreibung und den Zeichnungen weggelassen werden, indem den Bestandteilen, die im Wesentlichen die gleichen Funktionskonfigurationen aufweisen, die gleichen Bezugszeichen zugewiesen werden.
  • Es sei zu beachten, dass die Beschreibung in der nachfolgenden Reihenfolge erfolgt.
    1. 1. Technischer Hintergrund der vorliegenden Offenbarung
    2. 2. Konfiguration der Multiply-Accumulate-Operations-Vorrichtung
    3. 3. Genauigkeit der Multiply-Accumulate-Operations-Vorrichtung
    4. 4. Genauigkeit der Bildklassifizierung
    5. 5. Spezielle Struktur der Multiply-Accumulate-Operations-Vorrichtung
  • <Technischer Hintergrund der vorliegenden Offenbarung>
  • Zunächst wird der technische Hintergrund der vorliegenden Offenbarung unter Bezugnahme auf 1 und 2 beschrieben.
  • Ein neuronales Netz ist ein Informationsverarbeitungssystem, das ein neuronales Netz eines lebenden Körpers modelliert. Das neuronale Netz kann eine Operation effizient ausführen, die eine hohe Last auf einem digitalen Computer verursacht, wie beispielsweise Bilderkennung und Bildkomprimierung oder -dekomprimierung. Als eines solcher neuronalen Netze kann beispielsweise ein Perzeptron veranschaulicht werden, in dem künstliche Neuronen, die in Schichten angeordnet sind, nur zwischen benachbarten Schichten gekoppelt sind und sich Informationen nur in einer Richtung von einer Eingangsseite zu einer Ausgangsseite ausbreiten.
  • 1 veranschaulicht eine schematische Darstellung eines einschichtigen Perzeptrons. In 1 repräsentiert jeder Kreis ein Neuron, und ein Pfeil zwischen Neuronen repräsentiert eine Synapse.
  • Wie in 1 veranschaulicht, ist ein Eingangssignal von einem Neuron [i] zu einer Synapse x[i], ein synaptisches Gewicht, das das Neuron [i] und ein Neuron [j] verbindet, ist w[i,j], und ein Ausgangssignal vom Neuron [j] ist z[j]. Zu diesem Zeitpunkt ist die Eingabe u[j] zum Neuron [j] ein Wert, der durch Addieren eines Schwellenwerts b[j] (Vorspannung) zur Summe der Produkte von x[i] und w[i,j] erhalten wird (d. h. u[j] = Σ(x[i] × w[i,j] + b[j])). Ferner wird z[j] durch eine Ausgabe einer Aktivierungsfunktion f mit u[j] als Eingabe bestimmt (d. h. z[j] = f(u[j]), und ein Ausgabewert z[n] ist ein Wert für ein Neuron der nächsten hierarchischen Schicht.
  • Eine Multiply-Accumulate-Operation Σ(x[i] × w[i,j]) in einem derartigen neuronalen Netz kann von einer analogen Multiply-Accumulate-Operations-Vorrichtung schneller und effizienter ausgeführt werden als von einem digitalen Computer.
  • Ein Beispiel für eine Konfiguration der Multiply-Accumulate-Operations-Vorrichtung ist hier in 2 veranschaulicht.
  • Wie beispielsweise in 2 veranschaulicht, beinhaltet die Multiply-Accumulate-Operations-Vorrichtung: eine Multiply-Accumulate-Operations-Schaltung 10, die durch Verbinden einer Mehrzahl von Verdrahtungen und einer Mehrzahl von Synapsen 11 in einer Matrix von n Zeilen und m Spalten konfiguriert ist; eine Eingangsschaltung 21; und eine Ausgangsschaltung 22. Es sei zu beachten, dass n eine Ganzzahl größer als eins ist und m eine Ganzzahl größer als null ist.
  • Eine Spannung Vs[i] wird von der Eingangsschaltung 21 über eine Eingangsverdrahtung S[i] an eine Synapse 11[i,j] angelegt. Infolgedessen fließt ein Strom I[j] (= Vs[i] × G[i,j]) durch die Synapse 11[i,j] abhängig von einer Leitfähigkeit G[i,j] (= 1/R[i,j]) der Synapse 11. Ein Ausgang jeder der Synapsen 11 ist mit einer gemeinsamen Ausgangsverdrahtung B[j] verbunden, und die Ausgangsschaltung 22 kann ein Multiply-Accumulate-Operations-Ergebnis Σ(Vs[i] × G[i,j]) erfassen, indem der durch die Verdrahtung B[j] fließende Strom gemessen wird. Die Ausgangsschaltung 22 misst jeden der Ströme, die gleichzeitig und parallel durch die Ausgangsverdrahtung B[j] fließen. Es sei zu beachten, dass die Ausgangsschaltung 22 ferner eine Funktion aufweisen kann, wie beispielsweise Strom-Spannungs-Umwandlung, Analog-Digital-Umwandlung, Verstärkung und Berechnung der Summe von oder einer Differenz zwischen benachbarten Ausgangsverdrahtungen, falls erforderlich.
  • Es sei zu beachten, dass das Multiply-Accumulate-Operations-Ergebnis in der Ausgangsschaltung 22 berechnet werden kann, indem ein Potential der Verdrahtung B[j] gemessen wird, anstatt den durch die Verdrahtung B[j] fließenden Strom zu messen, und das gemessene Potential mit einem vorbestimmten Koeffizienten multipliziert wird. Ferner kann die Vorspannung b[j] beispielsweise implementiert werden, indem eine Mehrzahl von Ausgangsleitungen für jede einzelne Multiply-Accumulate-Operation und Synapsen bereitgestellt werden, die jeweils mit der Mehrzahl von Ausgangsleitungen verbunden sind, und indem eine Stromdifferenz zwischen der Mehrzahl von Ausgangsleitungen unter Verwendung der Ausgangsschaltung 22 berechnet wird oder indem eine Differenz zwischen einer Mehrzahl von Stromquellen oder Spannungsquellen unter Verwendung verschiedener Systeme von Stromquellen oder Spannungsquellen berechnet wird.
  • Wenn die Synapse 11 aus einer Mehrzahl von Feldeffekttransistoren besteht, ist es hier denkbar, einen Kanalwiderstand eines ersten Feldeffekttransistors zu ändern, indem die in einem Gate des ersten Feldeffekttransistors akkumulierte Ladungsmenge durch einen zweiten Feldeffekttransistor gesteuert wird. Bei einem derartigen Verfahren ist es jedoch notwendig, eine Lastkapazität des Gates zu erhöhen, um einen Widerstandswert des Kanalwiderstands des ersten Feldeffekttransistors über eine lange Zeit hinweg aufrechtzuerhalten. Ferner ist es auch notwendig, eine Größe des zweiten Feldeffekttransistors zu vergrößern, um einen Leckstrom zu unterdrücken. Daher wird die Fläche pro Synapse 11 in der Multiply-Accumulate-Operations-Vorrichtung groß, die mit der Multiply-Accumulate-Operations-Schaltung 10 bereitgestellt wird, in der die Synapse 11 aus der Mehrzahl von Feldeffekttransistoren besteht, was es schwierig macht, eine Integration mit hoher Dichte zu realisieren.
  • In der Multiply-Accumulate-Operations-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung wird ein nichtflüchtiges variables Widerstandselement verwendet, um die Synapse auszubilden. Das nichtflüchtige variable Widerstandselement kann einen Widerstandswert über eine lange Zeit hinweg ohne Stromversorgung halten und selbst in kleinen Dimensionen arbeiten, und somit ist es möglich, die Fläche pro Synapse der Multiply-Accumulate-Operations-Vorrichtung zu reduzieren und die Integration mit einer höheren Dichte zu realisieren.
  • <Konfiguration der Multiply-Accumulate-Operations-Vorrichtung>
  • Als Nächstes wird eine Konfiguration der Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 3 beschrieben. 3 ist ein schematisches Schaltbild, das ein Beispiel der Konfiguration der Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform veranschaulicht.
  • Wie in 3 veranschaulicht, beinhaltet die Multiply-Accumulate-Operations-Vorrichtung: eine Multiply-Accumulate-Operations-Schaltung 100 mit einer Mehrzahl von Synapsen 110, in denen nichtflüchtige variable Widerstandselemente und feste Widerstandselemente in Reihe verbunden sind; eine Eingangsschaltung 210, die ein Eingangssignal an die Mehrzahl von Synapsen ausgibt; eine Ausgangsschaltung 220, die ein Eingangssignal für eine Schaltung in einer nachfolgenden Stufe basierend auf der Summe der Ströme berechnet, die durch die Mehrzahl von Synapsen 110 fließen; und einen Spaltendecoder 231 und einen Zeilendecoder 232, die Widerstandswerte von nichtflüchtigen variablen Widerstandselementen steuern, die in der Mehrzahl von Synapsen 110 eingeschlossen sind. Die Multiply-Accumulate-Operations-Schaltung 100 kann beispielsweise konfiguriert werden, indem die Mehrzahl von Synapsen 110 in einer Matrix aus n Zeilen und m Spalten angeordnet werden.
  • Das nichtflüchtige variable Widerstandselement ist ein nichtflüchtiges variables Widerstandselement, das einen Transistor verwendet, und beispielsweise ein ferroelektrischer Transistor (Ferroelektrischer Gate-Feldeffekttransistor: FeFET), ein Floating-Gate-Transistor, ein Metalloxid-Nitrid-Oxid-Silizium(MONOS)-Transistor, ein Spin-Transistor oder dergleichen ist.
  • Hier werden Details der Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform hauptsächlich in einem Fall beschrieben, in dem das nichtflüchtige variable Widerstandselement der ferroelektrische Transistor (FeFET) ist. Es versteht sich jedoch von selbst, dass die anderen oben beschriebenen Transistoren anstelle des ferroelektrischen Transistors verwendet werden können.
  • Der ferroelektrische Transistor ist ein Feldeffekttransistor, der ein ferroelektrisches Material als Gate-Isolierfilm verwendet. Der ferroelektrische Transistor kann eine Schwellenwertspannung Vt eines Gates ändern, indem eine Gate-Spannung Vg angelegt wird, um die Polarisation des unter Verwendung des ferroelektrischen Materials ausgebildeten Gate-Isolierfilms umzukehren. Ferner kann der ferroelektrische Transistor einen Polarisationszustand des ferroelektrischen Materials über eine lange Zeit hinweg halten, ohne dass eine Stromquelle oder dergleichen erforderlich ist.
  • Im ferroelektrischen Transistor verschiebt sich Vt des ferroelektrischen Transistors in eine negative Richtung, wenn eine positive Gate-Spannung angelegt wird, und Vt des ferroelektrischen Transistors verschiebt sich in eine positive Richtung, wenn eine negative Gate-Spannung angelegt wird. Ferner kann der Wert von Vt abhängig von einem Typ des ferroelektrischen Materials, einer Größe der angelegten Gate-Spannung, einer Zeit der Anlegung und dergleichen bestimmt werden. Daher kann der ferroelektrische Transistor im Vergleich zu einer konstanten Gate-Spannung (beispielsweise Vg = 0 V) unterschiedliche binäre Kanalwiderstände annehmen.
  • Es sei zu beachten, dass das ferroelektrische Material in einer Domänenstruktur polarisiert ist und somit ein Widerstandswert des ferroelektrischen Transistors im Prinzip auf eine Mehrzahl von Werten angepasst werden kann, es jedoch nicht einfach ist, das ferroelektrische Material stabil auf einen Zwischenpolarisationszustand anzupassen. Daher wird in der Multiply-Accumulate-Operations-Vorrichtung ein ausreichend starkes elektrisches Feld an den Gate-Isolierfilm des ferroelektrischen Transistors über eine lange Zeit hinweg angelegt, um die Polarisation nach oben oder unten zu sättigen, wodurch der ferroelektrische Transistor als variables Widerstandselement verwendet wird, das zwei Widerstandswerte annehmen kann. Es sei zu beachten, dass die beiden oben beschriebenen Polarisationszustände einem niederohmigen Zustand (der einem Ein-Zustand entspricht, und ein Widerstandswert zu diesem Zeitpunkt wird als Ein-Widerstand bezeichnet) und einem hochohmigen Zustand (der einem Aus-Zustand entspricht, und ein Widerstandswert zu diesem Zeitpunkt wird als Aus-Widerstand bezeichnet) des ferroelektrischen Transistors entsprechen.
  • 4 veranschaulicht eine Grafik, die ein Beispiel von Drain-Strom-Gate-Spannungseigenschaften (Id-Vg-Eigenschaften) in den beiden Polarisationszuständen des ferroelektrischen Transistors veranschaulicht.
  • Wie in 4 veranschaulicht, unterscheidet sich Vt stark abhängig vom Polarisationszustand im ferroelektrischen Transistor. Es sei zu beachten, dass der Unterschied in Vt zwischen den beiden Polarisationszuständen auch als Speicherfenster MW bezeichnet wird. Hier unterscheidet sich der Polarisationszustand eines Gate-Isolierfilms aus einem ferroelektrischen Material für jeden ferroelektrischen Transistor, und MW und Vt weisen konstante Verteilungen auf. Beispielsweise beträgt ein Durchschnittswert von MW eines ferroelektrischen Transistors, der Hafniumoxid (HfO2) als Gate-Isolierfilm verwendet, 0,36 V bis 0,77 V bei einer Vorrichtungsgröße von 34 nm bis 500 nm, und eine Standardabweichung beträgt 0,28 V bis 0,17 V. Das heißt, im ferroelektrischen Transistor weist jeder der Widerstandswerte der beiden Polarisationszustände eine breite Verteilung auf (d. h. die Variation ist groß).
  • Wenn der ferroelektrische Transistor mit der großen Widerstandswertverteilung für die Synapse 110 verwendet wird, wird ein Fehler zwischen einem festgelegten Wert und einem tatsächlichen Wert eines Synapsenwiderstands groß, und somit wird die Genauigkeit einer Multiply-Accumulate-Operation wahrscheinlich signifikant abnehmen.
  • Folglich kann in der Multiply-Accumulate-Operations-Vorrichtung das feste Widerstandselement ferner in Reihe mit dem ferroelektrischen Transistor verbunden sein, der das nichtflüchtige variable Widerstandselement ist, um die Synapse 110 zu bilden, wie in 3 veranschaulicht. Dementsprechend kann die Multiply-Accumulate-Operations-Vorrichtung die Widerstandswertverteilung in der gesamten Synapse 110 unterdrücken. Es sei zu beachten, dass ein festes Widerstandselement bereitgestellt werden kann, oder eine Mehrzahl von festen Widerstandselementen können in Reihe bereitgestellt werden.
  • Insbesondere wird als das feste Widerstandselement eines mit einem Widerstandswert verwendet, der höher als der Ein-Widerstand des ferroelektrischen Transistors ist. Da der Widerstandswert fest ist, kann das feste Widerstandselement die Widerstandswertverteilung kleiner machen als die des ferroelektrischen Transistors mit einem variablen Widerstandswert. Daher kann eine Ausbreitung einer Verteilung eines kombinierten Widerstands in der gesamten Synapse 110 reduziert werden, indem das feste Widerstandselement in Reihe mit dem ferroelektrischen Transistor verbunden wird.
  • 5A bis 5C veranschaulichen jeweils Beispiele für Leitfähigkeitsverteilungen des Widerstands des ferroelektrischen Transistors, des Widerstands des festen Widerstandselements, des kombinierten Widerstands in der Reihenschaltung des ferroelektrischen Transistors und des festen Widerstandselements. Es sei zu beachten, dass 5A die Leitfähigkeitsverteilung des ferroelektrischen Transistors veranschaulicht, der die in 4 veranschaulichten durchschnittlichen Eigenschaften aufweist, und wobei eine Standardabweichung σvt von Vt 0,15 V beträgt. Ferner veranschaulicht 5B die Leitfähigkeitsverteilung des festen Widerstandselements, bei dem ein durchschnittlicher Widerstandswert µR 1 GΩ beträgt und eine Standardabweichung σR 0,05 µR beträgt. 5C veranschaulicht die Leitfähigkeitsverteilung des kombinierten Widerstands des ferroelektrischen Transistors und des festen Widerstandselements, wie oben beschrieben.
  • Unter Bezugnahme auf 5A bis 5C kann verstanden werden, dass die Leitfähigkeitsverteilung im Aus-Zustand nahezu gleich der Leitfähigkeitsverteilung des ferroelektrischen Transistors allein ist, wenn das feste Widerstandselement mit 1 GΩ in Reihe mit dem ferroelektrischen Transistor verbunden ist. Andererseits kann verstanden werden, dass die Leitfähigkeitsverteilung im Ein-Zustand nahezu gleich der Leitfähigkeitsverteilung des festen Widerstandselements allein ist. Zu diesem Zeitpunkt, falls die Leitfähigkeitsverteilung des kombinierten Widerstands des ferroelektrischen Transistors und des festen Widerstandselements durch eine Standardnormalverteilung approximiert wird, kann verstanden werden, dass die durch den Durchschnittswert normalisierte Standardabweichung des Ein-Zustands etwa 1/10 der Leitfähigkeitsverteilung des ferroelektrischen Transistors allein beträgt, was eine signifikante Verbesserung darstellt. Daher kann die Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform die Ausbreitung der Widerstandswertverteilung im Ein-Zustand in der gesamten Synapse 110 reduzieren, indem das feste Widerstandselement in Reihe mit dem ferroelektrischen Transistor verbunden wird, um die Synapse 110 zu bilden.
  • Hier kann das feste Widerstandselement entweder mit einer Eingangsseite des ferroelektrischen Transistors (d. h. der Seite, auf der die Eingangsschaltung 210 bereitgestellt wird) oder einer Ausgangsseite (d. h. der Seite, auf der die Ausgangsschaltung 220 bereitgestellt wird) verbunden sein. Beispielsweise kann, wie in 3 veranschaulicht, das feste Widerstandselement mit der Eingangsseite des ferroelektrischen Transistors verbunden sein. Alternativ kann das feste Widerstandselement mit der Ausgangsseite des ferroelektrischen Transistors in einer Synapse 110A verbunden sein, wie in 6A veranschaulicht. Ferner kann das feste Widerstandselement sowohl mit der Eingangsseite als auch der Ausgangsseite des ferroelektrischen Transistors in einer Synapse 110B verbunden sein, wie in 6B veranschaulicht.
  • Wenn der ferroelektrische Transistor jedoch vom n-Typ ist, kann das feste Widerstandselement mit der Eingangsseite des ferroelektrischen Transistors verbunden sein. Wenn der ferroelektrische Transistor andererseits vom p-Typ ist, kann das feste Widerstandselement mit der Ausgangsseite des ferroelektrischen Transistors verbunden sein. Gemäß dieser Konfiguration kann die Multiply-Accumulate-Operations-Vorrichtung einen Substratvorspannungseffekt auf den ferroelektrischen Transistor reduzieren, der durch die Bereitstellung des festen Widerstandselements verursacht wird, und somit ist es möglich, eine Variation der Schwellenwertspannung des ferroelektrischen Transistors zu unterdrücken. Es sei zu beachten, dass die Herstellungseffizienz der Multiply-Accumulate-Operations-Vorrichtung in einigen Fällen verbessert werden kann, wenn das feste Widerstandselement sowohl auf der Eingangsseite als auch auf der Ausgangsseite des ferroelektrischen Transistors bereitgestellt wird.
  • In der in 3 veranschaulichten Multiply-Accumulate-Operations-Vorrichtung kann beispielsweise ein Eingangssignal (Eingangsvektor) x[i] als eine Spannung von der Eingangsschaltung 210 eingegeben werden, und die Gesamtsumme der Ströme, die durch die jeweiligen Synapsen 110 fließen, kann von der Ausgangsschaltung 220 detektiert werden. Alternativ kann in der Multiply-Accumulate-Operations-Vorrichtung das Eingangssignal (Eingangsvektor) x[i] auch durch Anlegen einer konstanten Spannung von der Eingangsschaltung 210 an die jeweiligen Synapsen 110 und Steuern von Ein/Aus des ferroelektrischen Transistors unter Verwendung des Zeilendecoders 232 eingegeben werden.
  • Wenn das Eingangssignal x[i] beispielsweise 0 V oder 1 V beträgt, kann ein Eingangssignal [i] direkt von der Eingangsschaltung 210 in die Multiply-Accumulate-Operations-Schaltung 100 eingegeben werden. Alternativ kann das Eingangssignal [i] auch in die Multiply-Accumulate-Operations-Schaltung 100 eingegeben werden, indem der ferroelektrische Transistor so festgelegt wird, dass der Aus-Zustand notwendigerweise festgelegt wird, wenn die Gate-Spannung 0 V beträgt, und dann konstant 1 V von der Eingangsschaltung 210 angelegt wird und eine positive Spannung an das Gate des ferroelektrischen Transistors zum Zeitpunkt der Durchführung der Operation angelegt wird, um den ferroelektrischen Transistor in den Ein-Zustand zu versetzen.
  • Es sei zu beachten, dass eine Gate-Verdrahtung W[n] von der Multiply-Accumulate-Operations-Schaltung 100 in einer Richtung parallel zu einer Ausgangsverdrahtung B[m] gezogen werden kann, anstelle einer Eingangsverdrahtung S[n].
  • Ferner kann das Schreiben des Gewichts (d. h. des Widerstandswerts) jeder der Synapsen 110 auch durchgeführt werden, indem beispielsweise eine Spannung an das Gate des ferroelektrischen Transistors angelegt wird, wobei der Zeilendecoder 232 und der Spaltendecoder 231 verwendet werden.
  • Ein spezielles Beispiel für das Schreiben (d. h. Festlegen eines niedrigen Widerstands) oder Löschen (d. h. Festlegen eines hohen Widerstands) für jede der Synapsen 110 wird unter Bezugnahme auf 7A bis 7C beschrieben. 7A ist eine erläuternde Darstellung, die ein Beispiel einer Schreibspannung für jede der Synapsen 110 veranschaulicht, 7B ist eine erläuternde Darstellung, die ein Beispiel einer Löschspannung für jede der Synapsen 110 veranschaulicht, und 7C ist eine erläuternde Darstellung, die ein Beispiel einer Batch-Löschspannung für die gesamte Synapse 110 veranschaulicht. Es sei zu beachten, dass nur der Teil der Multiply-Accumulate-Operations-Schaltung 100 in 7A bis 7C extrahiert ist und die Eingangsschaltung 210 und die Ausgangsschaltung 220 nicht beschrieben sind.
  • Wie in 7A veranschaulicht, legt der Zeilendecoder 232 beim Schreiben des Gewichts in die Synapse 110 VDD an eine Verdrahtung an, die mit einem Gate eines ferroelektrischen Transistors der ausgewählten Synapse 110 verbunden ist, und legt VDD/3 an die anderen Verdrahtungen an. Ferner legt der Spaltendecoder 231 0 V an eine Verdrahtung an, die mit einer Source oder einem Drain des ferroelektrischen Transistors der ausgewählten Synapse 110 verbunden ist, und legt 2VDD/3 an die anderen Verdrahtungen an. Weiterhin legt die Eingangsschaltung 210 2VDD/3 an alle Eingangsleitungen an.
  • Dementsprechend wird eine Potentialdifferenz von VDD bei positiver Gate-Seite an einen Gate-Isolierfilm des ferroelektrischen Transistors der ausgewählten Synapse 110 angelegt. Andererseits wird eine Potentialdifferenz von VDD/3 (= VDD/3 - 0 V) an einen Gate-Isolierfilm eines ferroelektrischen Transistors einer Synapse in derselben Spalte wie die Synapse 110 angelegt, eine Potentialdifferenz von VDD/3 (= VDD - 2VDD/3) wird an einen Gate-Isolierfilm eines ferroelektrischen Transistors einer Synapse in derselben Zeile wie die Synapse 110 angelegt, und eine Potentialdifferenz von VDD/3 (= 2VDD/3 - VDD/3) wird an Gate-Isolierfilme von ferroelektrischen Transistoren anderer Synapsen angelegt. Daher kann die Multiply-Accumulate-Operations-Vorrichtung das Schreiben nur für die ausgewählte Synapse 110 durchführen, indem das Potential von VDD entsprechend festgelegt wird, so dass eine Potentialdifferenz, die die Polarisation des Gate-Isolierfilms des ferroelektrischen Transistors umkehrt, ein Wert zwischen VDD und VDD/3 wird.
  • Andererseits, wie in 7B veranschaulicht, legt der Zeilendecoder 232 beim Löschen des in die Synapse 110 geschriebenen Gewichts 0 V an eine Verdrahtung an, die mit einem Gate eines ferroelektrischen Transistors der ausgewählten Synapse 110 verbunden ist, und legt 2VDD/3 an die anderen Verdrahtungen an. Ferner legt der Spaltendecoder 231 VDD an eine Verdrahtung an, die mit einer Source oder einem Drain des ferroelektrischen Transistors der ausgewählten Synapse 110 verbunden ist, und legt VDD/3 an die anderen Verdrahtungen an. Weiterhin legt die Eingangsschaltung 210 VDD/3 an alle Eingangsleitungen an.
  • Dementsprechend wird eine Potentialdifferenz von VDD bei negativer Gate-Seite an einen Gate-Isolierfilm des ferroelektrischen Transistors der ausgewählten Synapse 110 angelegt. Andererseits wird eine Potentialdifferenz von VDD/3 (= VDD - 2VDD/3) an einen Gate-Isolierfilm eines ferroelektrischen Transistors einer Synapse in derselben Spalte wie die Synapse 110 angelegt, eine Potentialdifferenz von VDD/3 (= 0 - VDD/3) wird an einen Gate-Isolierfilm eines ferroelektrischen Transistors einer Synapse in derselben Zeile wie die Synapse 110 angelegt, und eine Potentialdifferenz von VDD/3 (= 2VDD/3 - VDD/3) wird an Gate-Isolierfilme von ferroelektrischen Transistoren anderer Synapsen angelegt. Daher kann die Multiply-Accumulate-Operations-Vorrichtung das Löschen nur für die ausgewählte Synapse 110 durchführen, indem das Potential von VDD entsprechend festgelegt wird, so dass eine Potentialdifferenz, die die Polarisation des Gate-Isolierfilms des ferroelektrischen Transistors umkehrt, ein Wert zwischen VDD und VDD/3 wird.
  • Ferner ist es auch möglich, wie in 7C veranschaulicht, eine Batch-Löschung in Bezug auf alle Synapsen 110 in der Multiply-Accumulate-Operations-Vorrichtung durchzuführen, indem eine Substratspannung Vsub an ein Substrat angelegt wird, auf dem die Multiply-Accumulate-Operations-Schaltung 100 ausgebildet ist. Insbesondere wird VDD als Substratspannung Vsub angelegt, und der Zeilendecoder 232 und der Spaltendecoder 231 legen 0 V an alle Verdrahtungen an. Weiterhin legt die Eingangsschaltung 210 VDD an alle Eingangsleitungen an. Dementsprechend wird die Potentialdifferenz von VDD bei negativer Gate-Seite an die Gate-Isolierfilme des ferroelektrischen Transistors aller Synapsen 110 angelegt, und somit kann die Multiply-Accumulate-Operations-Vorrichtung eine Batch-Löschung in Bezug auf alle Synapsen 110 durchführen.
  • In der Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform ist es nicht erforderlich, den Widerstandswert für jede der Synapsen 110 fein einzustellen, und daher ist es nicht erforderlich, das Schreiben und Löschen für jede der Synapsen 110 durchzuführen. Daher ist es möglich, die zum Schreiben des Gewichts in die Multiply-Accumulate-Operations-Vorrichtung erforderliche Zeit signifikant zu reduzieren, indem beispielsweise die Batch-Löschung einmal durchgeführt wird und dann das Schreiben nur für die Synapse 110 durchgeführt wird, die auf den niedrigen Widerstand festgelegt werden soll. Ferner kann die Konfiguration der Multiply-Accumulate-Operations-Schaltung 100 gemäß dieser Konfiguration vereinfacht werden, und somit kann die Fläche, in der die Multiply-Accumulate-Operations-Schaltung 100 ausgebildet wird, weiter reduziert werden.
  • (Modifikationen)
  • Als Nächstes werden Modifikationen der Multiply-Accumulate-Operations-Vorrichtung unter Bezugnahme auf 8A bis 8D beschrieben. 8A bis 8D sind schematische Schaltbilder, die Beispiele für Konfigurationen von Multiply-Accumulate-Operations-Vorrichtungen gemäß den Modifikationen veranschaulichen.
  • Beispielsweise wird die Spannungsdifferenz von ±VDD/3 selbst im ferroelektrischen Transistor der nicht ausgewählten Synapse 110 beim Schreiben und Löschen in Bezug auf die in 7A und 7B veranschaulichte Synapse 110 an den Gate-Isolierfilm angelegt. Infolgedessen ist es wahrscheinlich, dass der Widerstandswert des ferroelektrischen Transistors der nicht ausgewählten Synapse 110 beeinflusst wird.
  • Für den Fall, dass ein derartiger Einfluss auf die nicht ausgewählte Synapse 110 vermieden werden soll, kann in jeder der Synapsen 110 ferner ein Auswahltransistor bereitgestellt werden, der mit dem Gate des ferroelektrischen Transistors verbunden ist, wie bei der Modifikation der in 8A veranschaulichten Multiply-Accumulate-Operations-Vorrichtung. In der in 8A veranschaulichten Multiply-Accumulate-Operations-Vorrichtung 8A, wenn das Schreiben oder Löschen in Bezug auf eine ausgewählte Synapse [i,j] durchgeführt wird, kann das Schreiben oder Löschen in Bezug auf die ausgewählte Synapse 110 durchgeführt werden, indem eine vorbestimmte Spannung an jede Verdrahtung von S[i], W[i] und BW[j] angelegt wird, die der ausgewählten Synapse [i,j] entspricht, und die anderen Verdrahtungen geerdet werden.
  • Ferner weist das Gewicht jeder der Synapsen 110 zwei Werte von Ein und Aus in der Kombination des ferroelektrischen Transistors und des festen Widerstandselements auf, wie in 3 veranschaulicht. Hier kann eine Synapse 110 beispielsweise unter Verwendung einer Mehrzahl von ferroelektrischen Transistoren und festen Widerstandselementen konfiguriert werden, um eine höhere Auflösung des Gewichts jeder der Synapsen 110 zu erhalten.
  • Beispielsweise können, wie in 8B veranschaulicht, eine Mehrzahl von Schaltungen innerhalb einer Synapse 110 parallel bereitgestellt werden, wobei jede Schaltung einen ferroelektrischen Transistor und ein festes Widerstandselement aufweist, die in Reihe verbunden sind. Wenn die Widerstandswerte der festen Widerstandselemente der Mehrzahl von parallel bereitgestellten Schaltungen gleich sind, ist es dementsprechend möglich, die Leitfähigkeit in (Anzahl der parallelen Schaltungen + 1) Stufen zu erhalten. Wenn beispielsweise die Anzahl der parallelen Schaltungen drei beträgt und die Leitfähigkeit jedes der festen Widerstandselemente 1 beträgt, ist es möglich, die Leitfähigkeit in vier Stufen von 0, 1, 2 und 3 zu erhalten. Wenn andererseits die Widerstandswerte der festen Widerstandselemente der Mehrzahl von parallel bereitgestellten Schaltungen unterschiedlich sind, ist es möglich, die Leitfähigkeit in mehr Stufen mit der gleichen Anzahl paralleler Schaltungen festzulegen. Wenn beispielsweise die Anzahl der parallelen Schaltungen drei beträgt und die Leitfähigkeit jedes der festen Widerstandselemente 1, 3 und 5 beträgt, ist es möglich, die Leitfähigkeit in acht Stufen von 0, 1, 3, 4, 5, 6, 8 und 9 durch Kombination mit der Ein/Aus-Steuerung des ferroelektrischen Transistors zu erhalten. Dementsprechend ist es möglich, die Auflösung der gesamten parallel bereitgestellten Schaltung zu verbessern.
  • Ferner kann, wie beispielsweise in 8C veranschaulicht, ein neuronales Netz, das eine Synapse mit hoher Auflösung verwendet, in der Multiply-Accumulate-Operations-Vorrichtung implementiert werden, selbst durch Erhöhen der Ausgangsleitungen zusammen mit einer Erhöhung der Synapsen 110 und Addieren von Multiply-Accumulate-Operations-Ergebnissen der jeweiligen Ausgaben durch die Ausgangsschaltung 220. In einem derartigen Fall kann die Multiply-Accumulate-Operations-Vorrichtung eine höhere Auflösung realisieren, indem jede Ausgabe, die für jede Ausgangsleitung erhalten wird, mit einem Koeffizienten multipliziert wird und dann die resultierenden Ergebnisse durch die Ausgangsschaltung 220 addiert werden. Wenn beispielsweise zwei Synapsen 110 und zwei Ausgangsleitungen verwendet werden, wie in 8C veranschaulicht, ist es möglich, die Multiply-Accumulate-Operations-Vorrichtung zu realisieren, die einem Fall entspricht, bei dem eine Synapse mit einer Auflösung von 2 Bit (4 Stufen) verwendet wird, indem ein Strom von einer Ausgangsleitung verdoppelt wird und anschließend ein Strom von der anderen Ausgangsleitung zum Strom hinzugefügt wird.
  • Weiterhin gibt es einen Fall, in dem sich die Einstellung des Gewichts jeder der Synapsen 110 in der Multiply-Accumulate-Operations-Vorrichtung für jede Zieloperation unterscheidet. In einem derartigen Fall kann jede der Synapsen 110 die Eingangsschaltung 210 und die Ausgangsschaltung 220 gemeinsam haben, so dass nur die Kombination der Gewichte der jeweiligen Synapsen 110 geändert werden kann. Beispielsweise können, wie in 8D veranschaulicht, ferroelektrische Transistoren der Synapse 110 in Reihe verbunden sein, während die Eingangsschaltung 210, die Ausgangsschaltung 220 und das feste Widerstandselement gemeinsam bereitgestellt werden. In der in 8D veranschaulichten Multiply-Accumulate-Operations-Vorrichtung kann ein anderer ferroelektrischer Transistor als ein zu gewichtender ferroelektrischer Transistor durch Anlegen einer Gate-Spannung auf einen niederohmigen Zustand festgelegt werden. Alternativ kann der ferroelektrische Transistor in den Ein-Zustand oder den Aus-Zustand gesteuert werden, indem Vt so festgelegt wird, dass der niederohmige Zustand des ferroelektrischen Transistors ausgebildet wird, wenn die Gate-Spannung 0 V beträgt, und die Gate-Spannung nur an den zu gewichtenden ferroelektrischen Transistor angelegt wird. Dementsprechend können die Eingangsschaltung 210, die Ausgangsschaltung 220 und das feste Widerstandselement von jeder der Synapsen 110 gemeinsam genutzt werden, und somit kann die Multiply-Accumulate-Operations-Vorrichtung weiter verkleinert werden.
  • <Genauigkeit der Multiply-Accumulate-Operations-Vorrichtung>
  • Als Nächstes wird die Genauigkeit der Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 9A bis 9D beschrieben. 9A bis 9D sind Grafiken, die Simulationsergebnisse einer Multiply-Accumulate-Operations-Vorrichtung veranschaulichen, die eine Multiply-Accumulate-Operations-Schaltung 100 von N Zeilen und einer Spalte aufweist, die N Synapsen 110 aufweist, die jeweils einen ferroelektrischen Transistor und ein festes Widerstandselement aufweisen. Es sei zu beachten, dass in 9A bis 9D eine durchgezogene Linie eine standardisierte Standardabweichung σMAC repräsentiert und eine gestrichelte Linie einen standardisierten Durchschnittswert µMAC repräsentiert.
  • Zunächst wurde die Simulation der Multiply-Accumulate-Operations-Vorrichtung unter den nachfolgenden Bedingungen ausgeführt. Insbesondere wird angenommen, dass ein Widerstandswert des ferroelektrischen Transistors die Id-Vg-Eigenschaften aus 4 und eine durch µvt = ±MW/2 und σvt bestimmte Verteilung aufweist. Ferner war ein Widerstandswert des festen Widerstandselements µR und wurde zufällig bestimmt, um eine Normalverteilung von σR zu haben. Mit N = 128 wurde ein Gewicht geschrieben, um die Hälfte der Synapsen 110 in den Ein-Zustand und die verbleibende Hälfte in den Aus-Zustand zu versetzen, und eine Ausgabe Σ(G[i]*Vs[i]) in einem Fall des Anlegens einer Spannung Vs[i] (= 1 V) an eine Eingangsleitung S wurde berechnet. Es sei zu beachten, dass die Einstellung der Gewichte der Synapsen 110 zufällig geändert wurde, um eine Stichprobennahme 200 Mal durchzuführen, und die Ergebnisse davon wurden durch eine Normalverteilung in der Simulation der Multiply-Accumulate-Operations-Vorrichtung approximiert. Die Simulationsergebnisse sind in 9A bis 9D veranschaulicht.
  • In 9A bis 9D sind der standardisierte Durchschnittswert µMAC und die standardisierte Standardabweichung σMAC mit einem Modalwert µMAC' = 64/ (µοn' + µR) + 64/ (µοff' + (µR) standardisiert, der basierend auf einem Ein-Widerstand µοn' und einem Aus-Widerstand µoff' eines FeFET mit der höchsten Auftrittsfrequenz und einem durchschnittlichen Widerstand µR eines festen Widerstandselements berechnet wird. Es sei zu beachten, dass eine Widerstandsverteilung des ferroelektrischen Transistors einer logarithmischen Normalverteilung folgt und daher ein Modalwert µ' und ein Durchschnittswert µ im strengen Sinne unterschiedlich sind.
  • Wenn die Id-Vg-Eigenschaften mit Ausnahme der Schwellenwertspannung Vt des ferroelektrischen Transistors fest sind, gibt es fünf Faktoren, die die Genauigkeit der Multiply-Accumulate-Operations-Vorrichtung beeinflussen, nämlich µR, σR, MW, σVt und N. Daher wurden typische Werte auf andere Parameter als µR gesetzt, um die Wirkung des Hinzufügens des festen Widerstandselements zu verifizieren. Insbesondere ist σR = 0,05 µR, MW = 1 V, σVt = 0,15 V und N = 128.
  • Wenn µR = 10 kΩ ist, was ausreichend kleiner als µοn' (~1 MΩ) des ferroelektrischen Transistors ist, wie in 9A bis 9D veranschaulicht, kann folglich verstanden werden, dass eine Ein-Leitfähigkeit eines kombinierten Widerstands fast gleich der des ferroelektrischen Transistors allein ist und σMAC = 0,1. Wenn andererseits µR = 1 GΩ ist, was ausreichend größer als µon' ist, kann verstanden werden, dass σMAC < 0,01 und die Genauigkeit der Multiply-Accumulate-Operations-Vorrichtung um etwa das Zehnfache verbessert ist. Wenn µR im Bereich von 10 kΩ bis 1 GΩ liegt, kann ferner verstanden werden, dass σMAC zusammen mit der Verbesserung der Variation in der Verteilung des Ein-Widerstands tendenziell auch allmählich verbessert wird. Wenn µR 1 GΩ überschreitet, steigt σMAC jedoch an, indem es durch die Variation des Aus-Widerstands des ferroelektrischen Transistors beeinflusst wird, und somit nimmt die Genauigkeit der Multiply-Accumulate-Operations-Vorrichtung ab.
  • Daher kann gemäß den obigen Simulationsbedingungen verstanden werden, dass 1 GΩ, bei dem Wahrscheinlichkeitsverteilungen sowohl der Ein-Leitfähigkeit als auch der Aus-Leitfähigkeit des ferroelektrischen Transistors klein sind, als Widerstand µR des festen Widerstandselements optimal ist, um die Genauigkeit der Multiply-Accumulate-Operations-Vorrichtung zu verbessern.
  • Es sei zu beachten, dass der optimale Widerstandswert µR des festen Widerstandselements abhängig von den Eigenschaften des ferroelektrischen Transistors, insbesondere den Größen der Ein-Leitfähigkeit und der Aus-Leitfähigkeit und den Verteilungen dieser Leitfähigkeiten, erhöht oder verringert werden kann. Die Wahrscheinlichkeitsverteilungen von Ein-Leitfähigkeit und Aus-Leitfähigkeit werden jedoch bei einem Widerstandswert von 10^ { [log (µoff) + log (µon) ] / 2} minimal, und daher wird angenommen, dass die Multiply-Accumulate-Operations-Vorrichtung die höchste Genauigkeit erzielen kann. Es sei zu beachten, dass es keinen Unterschied im Ergebnis gab, unabhängig davon, ob der Durchschnittswert oder der Modalwert für µoff und µοn in der obigen Formel verwendet wurde.
  • Wie aus 9A bis 9D verstanden werden kann, kann die Wirkung der Verbesserung der Genauigkeit der Multiply-Accumulate-Operations-Vorrichtung durch Hinzufügen des festen Widerstandselements erhalten werden, falls der Widerstandswert µR des festen Widerstandselements höher als der Ein-Widerstand µοn des ferroelektrischen Transistors ist (beispielsweise 1 MΩ oder mehr). Es sei zu beachten, dass die hohe Multiply-Accumulate-Operations-Genauigkeit von σMAC < 0,01 im Bereich von µR von 100 MΩ bis 10 GΩ in den in 9A bis 9D veranschaulichten Simulationen realisiert wird. Falls σVt des ferroelektrischen Transistors weiter reduziert werden kann, ist es jedoch auch möglich, die hohe Multiply-Accumulate-Operations-Genauigkeit in einem größeren Bereich von µR (beispielsweise 10 MΩ bis 100 GΩ) zu realisieren.
  • Wenn auf µMAC geachtet wird, stimmt µMAC ferner mit dem Modalwert µMAC' bei 1 GΩ überein, aber der Durchschnittswert und der Modalwert unterscheiden sich geringfügig, wenn sich µR oder µοff' nähert. Falls der Widerstandswert basierend auf den Modalwerten µοn' und µoff' festgelegt wird, besteht also das Problem, dass es schwierig ist, einen gewünschten Widerstandswert zu erhalten, da das Ergebnis einer Multiply-Accumulate-Operation um mehrere Prozent versetzt ist. Unter Berücksichtigung eines derartigen Gesichtspunkts liegt der Widerstandswert µR des festen Widerstandselements vorzugsweise im Bereich von 100 MΩ bis 10 GΩ, in dem es keinen großen Unterschied zwischen dem Durchschnittswert und dem Modalwert gibt.
  • Die Verteilung des kombinierten Widerstands des ferroelektrischen Transistors und des festen Widerstandselements wird jedoch durch σR beeinflusst, und die Verteilung des kombinierten Widerstands entspricht σR, wenn µR ausreichend größer als µοn ist. Daher ist es auch wichtig, σR zu reduzieren, um die Genauigkeit der Multiply-Accumulate-Operations-Vorrichtung zu verbessern. Wenn σR größer als σon ist, ist es ferner schwierig, die Wirkung der Verbesserung der Genauigkeit der Multiply-Accumulate-Operations-Vorrichtung zu erhalten, und daher ist es wichtig, σR/µR kleiner als σοη/µοη zu machen, um die Genauigkeit der Multiply-Accumulate-Operations-Vorrichtung zu verbessern.
  • <Genauigkeit der Bildklassifizierung>
  • Als Nächstes wird die Genauigkeit der Bildklassifizierung unter Verwendung eines neuronalen Netzes durch die Multiply-Accumulate-Operations-Vorrichtung unter Bezugnahme auf 10 und 11 beschrieben. 10 ist eine erläuternde Darstellung, die ein Beispiel des neuronalen Netzes durch die Multiply-Accumulate-Operations-Vorrichtung veranschaulicht.
  • Insbesondere wurde die Bildklassifizierung unter Verwendung eines zweischichtigen Perzeptrons durchgeführt, das in 10 veranschaulicht ist und 784 Eingabeschichten, 128 verborgene Schichten und 10 Ausgabeschichten aufweist. Ein derartiges zweischichtiges Perzeptron kann durch eine Multiply-Accumulate-Operations-Vorrichtung von 784 Zeilen und 256 Spalten und eine Multiply-Accumulate-Operations-Vorrichtung von 128 Zeilen und 20 Spalten implementiert werden. Es sei zu beachten, dass die Anzahl der Spalten doppelt so groß wie die Anzahl der Neuronen ist, um eine Multiply-Accumulate-Operation mit negativen Gewichten und eine Multiply-Accumulate-Operation mit positiven Gewichten separat durchzuführen.
  • Das oben beschriebene zweischichtige Perzeptron wurde mit dem MNIST-Datensatz mit handschriftlich geschriebenen Zahlen, einer modifizierten Datenbank mit handschriftlich geschriebenen Zahlen des National Institute for Standards and Technology (NIST), einem Lernprozess unterzogen, und ein Gewicht jeder der Synapsen 110 wurde bestimmt. Es sei zu beachten, dass der MNIST-Datensatz mit handschriftlich geschriebenen Zahlen als ein Datensatz zum Bewerten der Leistung eines neuronalen Netzes eingerichtet wurde und ein Datensatz ist, der zum Vergleichen der Leistung verschiedener neuronaler Netze geeignet ist.
  • Zunächst wurde jedes Stück von 28-Pixel×28-Pixel-Bilddaten des Datensatzes in zwei Schwarz-Weiß-Werte umgewandelt, und ein Wert jedes Pixels wurde als Spannung (0 V oder 1 V) in die Eingabeschicht eingegeben. Anschließend führt die Synapse 110 in jeder Schicht eine Multiply-Accumulate-Operation durch, wobei angenommen wird, dass ein Gewicht von entweder Ron oder Roff festgelegt ist, eine Differenz zwischen einem positiven Gewicht und einem negativen Gewicht berechnet wurde und dann eine Ausgabe durch eine Aktivierungsfunktion berechnet wurde. Weiterhin wurde in Bezug auf eine Ausgabe von der verborgenen Schicht die Ausgabe auf die gleiche Weise berechnet, indem die Ausgabe von der Eingabeschicht in die Multiply-Accumulate-Operations-Vorrichtung von 128 Zeilen und 20 Spalten mit 8-Bit-Auflösung eingegeben wurde. Danach wurde eine Ausgabe von der Ausgabeschicht mit Label-Daten verglichen, und das Gewicht jeder der Synapsen 110 wurde optimiert, um einen Fehler zu minimieren, wodurch das Gewicht der Synapse 110 erhalten wird, mit der die Klassifizierungsgenauigkeit am höchsten wird, wenn keine Widerstandsverteilung vorliegt. Andererseits wurde hinsichtlich der Klassifizierungsgenauigkeit bei einer Widerstandsverteilung eine Verteilung gegeben, so dass eine Standardisierungsstandardabweichung zu σG wird, um ein Synapsengewicht zu schreiben, und ein handschriftlich geschriebenes Zeichen wurde basierend auf dem geschriebenen Wert klassifiziert.
  • Der MNIST-Datensatz mit handschriftlich geschriebenen Zahlen wurde unter Verwendung des zweischichtigen Perzeptrons klassifiziert, bei dem das Gewicht jeder der Synapsen 110 durch das obige Verfahren bestimmt wurde, um die Klassifizierungsgenauigkeit zu berechnen. Die Ergebnisse davon sind in der nachfolgenden Tabelle 1 gezeigt.
  • [Tabelle 1]
  • Tabelle 1
    Konfiguration der Synapse Ein-Widerstand Aus-Widerstand Standardabweichung (σG) Klassifizierungsgenauigkeit
    FeFET allein 1 MΩ 1 TΩ 50 % 11 %
    FeFET + festes Widerstandselement 1 GΩ 1 TΩ 20 % 84 %
    18 % 88 %
    16 % 91 %
    15 % 92 %
    10 % 94 %
    5 % 95 %
    0 % 95 %
  • Wie in Tabelle 1 gezeigt, zeigte das zweischichtige Perzeptron unter Verwendung der Synapse, die aus dem ferroelektrischen Transistor und dem festen Widerstandselement besteht und keine Widerstandsverteilung aufweist (eine Leitfähigkeitsstandardabweichung von 0 % aufweist) und Ron = 1 GΩ und Roff = 1 TΩ, die hohe Klassifizierungsgenauigkeit von 95 %. Wenn die Leitfähigkeitsstandardabweichung 5 % und 10 % beträgt, zeigte das zweischichtige Perzeptron unter Verwendung der Synapse, die aus dem ferroelektrischen Transistor und dem festen Widerstandselement besteht, ferner die gleiche hohe Klassifizierungsgenauigkeit. Andererseits wurde festgestellt, dass die Klassifizierungsgenauigkeit nur 11 % beträgt, so dass eine sinnvolle Klassifizierung in einem zweischichtigen Perzeptron unter Verwendung einer Synapse schwierig wird, die aus FeFET allein besteht und eine Standardabweichung σG der Leitfähigkeit von 50 % und Ron = 1 MΩ und Roff = 1 TΩ aufweist.
  • Daher kann verstanden werden, dass die hohe Klassifizierungsgenauigkeit realisiert werden kann, ohne die Widerstandswerte der jeweiligen Synapsen 110 anzupassen, indem das feste Widerstandselement mit der kleinen Widerstandsverteilung in Reihe mit dem ferroelektrischen Transistor in der Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform verbunden wird. Indessen kann verstanden werden, dass die Genauigkeit der Bildklassifizierung in der Multiply-Accumulate-Operations-Vorrichtung, die den ferroelektrischen Transistor allein als eine Synapse verwendet, in der keine Anpassung des Widerstandswerts durchgeführt wird, merklich abnimmt.
  • Unter Bezugnahme auf die Ergebnisse in Tabelle 1 ist es wünschenswert, die Standardabweichung der Widerstände der jeweiligen Synapsen 110 bis 10 % oder weniger zu unterdrücken, um die hohe Klassifizierungsgenauigkeit in der Multiply-Accumulate-Operations-Vorrichtung zu realisieren. Die Standardabweichung der Widerstände der jeweiligen Synapsen 110 kann jedoch bei Anwendungen, bei denen die Anforderung an die Klassifizierungsgenauigkeit relativ gering ist (beispielsweise 80 % oder mehr), bis zu etwa 20 % zugelassen werden.
  • Um die hohe Klassifizierungsgenauigkeit in der Multiply-Accumulate-Operations-Vorrichtung zu erhalten, ist es ferner auch wichtig, dass ein Verhältnis des Ein-Widerstands und des Aus-Widerstands der Synapse 110 (Ein/Aus-Widerstands-Verhältnis Roff/Ron) hoch ist, zusätzlich zur kleinen Standardabweichung σG der Leitfähigkeit der Synapse 110. Beispielsweise veranschaulicht 11 eine Grafik von Simulationsergebnissen der Klassifizierungsgenauigkeit bei verschiedenen Ein/Aus-Widerstands-Verhältnissen.
  • Wie in 11 veranschaulicht, kann verstanden werden, dass das Ein/Aus-Widerstands-Verhältnis von 20 oder mehr erforderlich ist, um die hohe Klassifizierungsgenauigkeit von 90 % oder mehr zu erhalten, die für Anwendungen erforderlich ist, die eine strikte Klassifizierung erfordern. Ferner kann verstanden werden, dass die Wirkung der Verbesserung der Klassifizierungsgenauigkeit erhalten werden kann, falls das Ein/Aus-Widerstands-Verhältnis 5 oder mehr beträgt. Das heißt, in Bezug auf den Widerstandswert µR des festen Widerstandselements kann verstanden werden, dass µR < µoff/5 bevorzugt ist, um die Wirkung der Verbesserung der Klassifizierungsgenauigkeit zu erhalten, und µR < µoff/20 ist bevorzugt, um die hohe Klassifizierungsgenauigkeit von 90 % oder mehr zu erhalten.
  • Es sei zu beachten, dass die Reihenschaltung zwischen dem festen Widerstandselement mit einem Widerstandswert, der höher als der Ein-Widerstand des ferroelektrischen Transistors ist, und dem ferroelektrischen Transistor den durch die Synapse 110 fließenden Strom begrenzt, was ein Faktor sein kann, der eine Operationsgeschwindigkeit der Multiply-Accumulate-Operations-Vorrichtung verlangsamt. Die Multiply-Accumulate-Operations-Vorrichtung führt jedoch alle Multiply-Accumulate-Operationen gleichzeitig aus, und somit ist es möglich, eine ausreichende Operationsgeschwindigkeit im Einsatz sicherzustellen. Beispielsweise ist die Multiply-Accumulate-Operations-Vorrichtung ausreichend in der Lage, eine Bilderkennung bei etwa 60 Hz eines Videorahmens durchzuführen.
  • Indessen wird die Energieeffizienz der Multiply-Accumulate-Operations-Vorrichtung verbessert, wenn der Widerstandswert der Synapse 110 zunimmt, und somit ist es effektiv, das feste Widerstandselement in Bezug auf die Verbesserung der Gesamtleistung der Multiply-Accumulate-Operations-Vorrichtung bereitzustellen. Wenn der Ein-Widerstand der Synapse 110 zunimmt, nimmt weiterhin die Strommenge ab, die von der Mehrzahl von Synapsen 110 zur Ausgangsleitung fließt, und es ist weniger wahrscheinlich, dass die Ausgangsleitung beschädigt wird. Somit wird auch erwartet, dass die Zuverlässigkeit der Multiply-Accumulate-Operations-Vorrichtung verbessert wird.
  • <Spezielle Struktur der Multiply-Accumulate-Operations-Vorrichtung>
  • Als Nächstes werden eine spezielle Struktur, ein Material und dergleichen zur Implementierung der obigen Multiply-Accumulate-Operations-Vorrichtung unter Bezugnahme auf 12A bis 20 beschrieben.
  • (Struktur und Material des festen Widerstandselements)
  • Zunächst werden eine Struktur und ein Material des festen Widerstandselements, das in der Multiply-Accumulate-Operations-Vorrichtung bereitgestellt wird, unter Bezugnahme auf 12A bis 14B beschrieben.
  • In der Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform ist es möglich, eine beliebige Struktur und ein beliebiges Material des festen Widerstandselements auszuwählen, falls die erforderlichen µR und σR realisiert werden können. Es ist jedoch wünschenswert, dass das feste Widerstandselement ein Element ist, das eine hohe Affinität zu einer integrierten Schaltung und einen hohen Integrationsgrad aufweist und eine geringe Temperaturabhängigkeit und Spannungsabhängigkeit aufweist.
  • Wie in 12A veranschaulicht, kann das feste Widerstandselement beispielsweise ein laminiertes Tunnelwiderstandselement 500 mit einer Struktur (MIM-Struktur) sein, bei der ein Isolator 511 (Isolator: I) zwischen einem Paar von Leitern 501 und 502 (Metall: M) gesandwicht ist. 12A ist eine schematische Ansicht, die ein Beispiel der Struktur des laminierten Tunnelwiderstandselements 500 veranschaulicht.
  • Obwohl das laminierte Tunnelwiderstandselement 500 einen extrem hohen Widerstandswert aufweist, wenn der Isolator 511 eine große Filmdicke aufweist, tunneln Elektronen der Leiter 501 und 502 durch den Isolator 511, so dass ein beliebiger Widerstand erhalten werden kann, wenn die Filmdicke des Isolators 511 auf mehrere nm reduziert wird. Der Tunnelwiderstand hängt nicht nur von der Filmdicke des Isolators 511 ab, sondern auch von einer Barrierehöhe und einem Material des Isolators 511. Daher wird die Filmdicke des Isolators 511 des laminierten Tunnelwiderstandselements 500 durch die Kombination der Materialien der Leiter 501 und 502 und des Materials des Isolators 511 bestimmt. Da das Tunnelwiderstandselement prinzipiell eine geringe Temperaturabhängigkeit aufweist und in einem weiten Temperaturbereich ohne Verwendung einer Temperaturkompensationsschaltung verwendet werden kann, kann die Multiply-Accumulate-Operations-Vorrichtung somit die Operationsgenauigkeit und Klassifizierungsgenauigkeit verbessern. Dementsprechend kann die Multiply-Accumulate-Operations-Vorrichtung weiter verkleinert werden.
  • Strukturbeispiele des laminierten Tunnelwiderstandselements 500, das in der Lage ist, einen Widerstandswert von 1 GΩ in einer ebenen Fläche von 0,01 µm2 zu realisieren, schließen CoFeB/MgO/CoFeB (d = 4,4 nm), TiN/ZrO2/TiN (d = 2,5 nm), ITO/ZrO2/ITO (d = 2,5 nm), TiN/HfO2/ITO (d = 2,5 nm), TiN/SiO2/TiN (d = 1,5 nm), TiN/Al2O3/TiN (d = 1,2 nm) und dergleichen ein, wenn die Filmdicke des Isolators 511 d beträgt. Es sei zu beachten, dass die Filmdicken der Leiter 501 und 502 und des Isolators 511 gegenüber einem chemischen Bonding-Zustand, Unebenheiten und dergleichen einer Bonding-Schnittstelle zwischen jedem der Leiter 501 und 502 und dem Isolator 511 empfindlich sind, und somit kann ein gewünschter Widerstand mit den obigen Filmdicken nicht immer erhalten werden.
  • Die Struktur und das Material des laminierten Tunnelwiderstandselements 500 sind jedoch nicht darauf beschränkt. Als Struktur und Material des laminierten Tunnelwiderstandselements 500 können beliebige Strukturen und Materialien ohne besondere Einschränkung ausgewählt werden, wenn eine Tunnelbarriere ausgebildet wird und ein gewünschter Widerstandswert erhalten wird.
  • Beispielsweise können die Leiter 501 und 502 aus Ti, Ta, W, Cu, Ru, Pt, Ir, In, Sn, Zn, Ga oder C oder einer Verbindung, einem Oxid oder einem Nitrid davon hergestellt sein. Die zwei Leiter 501 und 502 können aus dem gleichen Material oder unterschiedlichen Materialien hergestellt sein.
  • Beispielsweise kann der Isolator 511 aus SiO2, Si3N4, HfO2, ZrO2, TiO2, Al2O3, AlN, MgO oder BN oder einer Mischung davon bestehen. Ferner kann der Isolator 511 ein einzelner Isolator 511 sein, der durch Laminieren verschiedener Isolatormaterialien (Isolator1 und Isolator2: I1 und I2) konfiguriert ist. (Beispielsweise MI1I2M-Struktur).
  • Ferner ist es auch möglich, ein Halbleitermaterial (Halbleiter: S) anstelle der Leiter 501 und 502 oder des Isolators 511 zu verwenden (beispielsweise MSM-, SIS-, MIS-, SSM- oder SSS-Struktur). Das Halbleitermaterial kann Si, Ge, GaAs, InAs, InSb, Ga, In, Zn, Ga, Ti, Mo, W, C oder Nb oder eine Verbindung, ein Oxid, ein Nitrid, ein Sulfid oder ein Selenid davon sein. Weiterhin kann das Halbleitermaterial mit einer Verunreinigung eines n-Halbleiters oder eines p-Halbleiters dotiert sein.
  • Hier ist das Tunnelwiderstandselement 500 mit einem einschichtigen Tunnelübergang, wie in 12A veranschaulicht, leicht auszubilden und weist daher eine ausgezeichnete Massenproduktivität auf, aber der Widerstandswert kann spannungsabhängig sein. Daher ist es bevorzugt, das Tunnelwiderstandselement 500 mit geringer Spannungsabhängigkeit zu verwenden, wenn eine Mehrzahl von Spannungen als Eingangsspannung für die Synapse 110 verwendet werden.
  • Beispielsweise kann das feste Widerstandselement, wie in 12B veranschaulicht, das Tunnelwiderstandselement 500 mit einer mehrschichtigen Struktur sein, in der eine Mehrzahl von Leitern 501, 502, 503, 504, 505 und 506 (M) und eine Mehrzahl von Isolatoren 511, 512, 513, 514 und 515 (I) abwechselnd laminiert werden. 12B ist eine schematische Ansicht, die ein Beispiel der Struktur des mehrschichtigen laminierten Tunnelwiderstandselements 500 veranschaulicht.
  • Da das mehrschichtige laminierte Tunnelwiderstandselement 500 eine Größe eines Spannungsabfalls pro Tunnelübergang reduzieren kann, ist es möglich, die Spannungsabhängigkeit eines Widerstandswerts zu unterdrücken. Beispielsweise ist es im mehrschichtigen laminierten Tunnelwiderstandselement 500, in dem der in 12B veranschaulichte Tunnelübergang fünfmal laminiert ist, möglich, die Spannungsabhängigkeit des Widerstandswerts stark zu verbessern. 13A veranschaulicht ein Beispiel der Spannungsabhängigkeit des Widerstandswerts des Tunnelwiderstandselements, bei dem die Anzahl der laminierten Tunnelübergänge eins ist, und 13B veranschaulicht ein Beispiel der Spannungsabhängigkeit des Widerstandswerts des Tunnelwiderstandselements, bei dem die Anzahl der laminierten Tunnelübergänge fünf ist. Unter Bezugnahme auf die Grafiken aus 13A und 13B kann verstanden werden, dass eine Erhöhung der Anzahl von laminierten Tunnelübergängen die Spannungsabhängigkeit des Widerstandswerts des Tunnelwiderstandselements 500 signifikant verbessert.
  • Ferner ist es im mehrschichtigen laminierten Tunnelwiderstandselement 500 möglich, eine parasitäre Kapazität auf etwa 1/y zu reduzieren und σR auf 1/Vy zu reduzieren, indem die Anzahl y von laminierten Tunnelübergängen erhöht wird. Dementsprechend ist es möglich, die Energieeffizienz und die Operationsgenauigkeit der Multiply-Accumulate-Operations-Vorrichtung weiter zu verbessern.
  • Es sei zu beachten, dass jede Schicht des Leiters oder des Isolators des oben beschriebenen laminierten Tunnelwiderstandselements 500 hergestellt werden kann, indem nacheinander ein Material jeder Schicht beispielsweise unter Verwendung eines Sputterverfahrens, eines Gasphasenabscheidungsverfahrens, eines Atomlagenabscheidungsverfahrens, eines chemischen Gasphasenabscheidungsverfahrens oder eines Beschichtungsverfahrens abgeschieden wird.
  • Ferner ist der Tunnelübergang nicht notwendigerweise wie die Schicht im Tunnelwiderstandselement 500 ausgebildet. Beispielsweise kann der Tunnelübergang durch eine dreidimensionale Netzstruktur im Tunnelwiderstandselement 500 ausgebildet werden. Ein Beispiel des Tunnelwiderstandselements 500, bei dem der Tunnelübergang durch die dreidimensionale Netzstruktur ausgebildet wird, ist in 14A und 14B veranschaulicht.
  • Wie in 14A veranschaulicht, kann das Tunnelwiderstandselement 500 ein Verbundmaterial sein, in dem leitfähige Partikel 507 innerhalb eines Isolators 517 dispergiert sind. In einem derartigen Fall wird der Tunnelübergang durch die Mehrzahl von leitfähigen Partikeln 507 und den Isolator 517 ausgebildet, der zwischen der Mehrzahl von leitfähigen Partikeln 507 existiert.
  • Alternativ kann, wie in 14B veranschaulicht, das Tunnelwiderstandselement 500 ein Verbundmaterial sein, in dem ein Verbundkörper 508, der durch Sintern leitfähiger Partikel erhalten wird, die mit einem isolierenden organischen Material oder einem Oxid beschichtet sind, in einem Isolator 518 dispergiert ist. Das Tunnelwiderstandselement 500 aus einem derartigen Verbundmaterial weist eine ausgezeichnete Steuerbarkeit des Widerstandswerts auf, und eine Mehrzahl von Tunnelübergängen können unter Verwendung des Verbundkörpers 508 und des Isolators 518 so ausgebildet werden, dass sie kontinuierlich sind, so dass die Spannungsabhängigkeit und σR weiter reduziert werden können. Andere Beispiele eines derartigen Verbundmaterials schließen einen Sinterkörper (Cermet) ein, der durch Sintern einer Mischung aus Metallpulver und Keramikpulver und dergleichen erhalten wird.
  • (Struktur und Material des variablen Widerstandselements)
  • Als Nächstes werden eine Struktur und ein Material des variablen Widerstandselements beschrieben, das in der Multiply-Accumulate-Operations-Vorrichtung bereitgestellt wird.
  • In der Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform ist das variable Widerstandselement nichtflüchtig, und es ist möglich, eine beliebige Struktur und ein beliebiges Material auszuwählen, falls wenigstens zwei oder mehr Widerstandswerte gespeichert werden können. Es ist jedoch wünschenswert, dass das variable Widerstandselement ein Element mit einem hohen Ein/Aus-Widerstands-Verhältnis und einem niedrigen σon ist, um die Operationsgenauigkeit der Multiply-Accumulate-Operations-Vorrichtung zu verbessern.
  • Das variable Widerstandselement kann grob in zwei Typen klassifizert werden: einen Transistortyp und einen Typ mit zwei Anschlüssen.
  • Beispiele für ein variables Widerstandselement vom Transistortyp sind ein Floating-Gate-Transistor, ein MONOS-Transistor, ein Spin-Transistor und dergleichen, der Vt um eine Ladungsfalle verschiebt, zusätzlich zu dem oben beschriebenen ferroelektrischen Transistor. Im Floating-Gate-Transistor, der Vt um die Ladungsfalle verschiebt, kann ein Widerstandswert eines variablen Widerstandselements schneller geändert werden, indem in einigen Fällen eine hohe Source- oder Drain-Spannung angelegt wird, um heiße Elektronen in eine Fallenstelle zu injizieren. Zu diesem Zeitpunkt kann, wie in 15A veranschaulicht, ein Auswahltransistor an einem Knoten zwischen dem variablen Widerstandselement vom Transistortyp und dem festen Widerstandselement bereitgestellt werden.
  • Im variablen Widerstandselement vom Transistortyp ist ein Kanal in einem Halbleitermaterial ausgebildet. Beispiele für das Halbleitermaterial, in dem der Kanal ausgebildet ist, können Si, Ge, GaAs, InAs, InSb, Ga, In, Zn, Ga, Ti, Mo, W, C oder Nb oder eine Verbindung, ein Oxid, ein Nitrid, ein Sulfid oder ein Selenid davon einschließen. Um ein hohes Ein/Aus-Widerstands-Verhältnis im variablen Widerstandselement vom Transistortyp zu erhalten, kann jedoch Silizium, ein III-V-Verbindungshalbleiter, ein Metalloxid, ein Übergangsmetall-Chalkogenid, ein organischer Dünnfilm oder ein Polymerdünnfilm als Halbleitermaterial verwendet werden.
  • Wenn der ferroelektrische Transistor als das variable Widerstandselement vom Transistortyp verwendet wird, ist ein ferroelektrisches Material, das einen Gate-Isolierfilm ausbildet, nicht besonders begrenzt, aber es können beispielsweise Bleizirkonattitanat, Bariumtitanat, Wismutferrit, Wismutstrontiumtantalat, Polyvinylidenfluorid, Hafniumoxid oder Zirkoniumoxid oder eine Mischung davon verwendet werden. Wenn das ferroelektrische Material, das den Gate-Isolierfilm ausbildet, insbesondere Hafniumoxid oder Zirkoniumoxid oder eine Mischung davon ist, ist die Herstellung leichter durchzuführen, da eine Kristallisationstemperatur des ferroelektrischen Materials niedrig ist.
  • Es sei zu beachten, dass das ferroelektrische Material, das den Gate-Isolierfilm ausbildet, ferner ein anti-ferroelektrisches Material aufweisen kann. Das antiferroelektrische Material wechselt durch Anlegen eines elektrischen Felds von einem unpolaren Zustand in einen polaren Zustand. Um den polaren Zustand des anti-ferroelektrischen Materials aufrechtzuerhalten, kann ein Material mit einer anderen Austrittsarbeit als ein Leiter in Kontakt mit dem anti-ferroelektrischen Material verwendet werden, um ein internes elektrisches Feld zu generieren.
  • Wenn der ferroelektrische Transistor als das variable Widerstandselement vom Transistortyp verwendet wird, ist eine Vorrichtungskonfiguration des ferroelektrischen Transistors nicht besonders begrenzt. Beispielsweise kann der ferroelektrische Transistor eine Metall-Ferroelektrikum-Halbleiter(MFS, Metal-Ferroelectric-Semiconductor)-Struktur unter Verwendung eines ferroelektrischen Materials (Ferroelektrikum: F) für einen Gate-Isolierfilm aufweisen, kann eine MFIS-Struktur oder eine MIFS-Struktur aufweisen, bei der ein Gate-Isolierfilm unter Verwendung einer laminierten Struktur eines ferroelektrischen Materials (Ferroelektrikum: F) und eines Isoliermaterials (Isolator: I) ausgebildet wird, oder kann eine MFMIS-Struktur aufweisen, bei der ein ferroelektrischer Kondensator mit einer Gate-Elektrode eines Transistors verbunden ist, der ein Isoliermaterial für einen Gate-Isolierfilm verwendet.
  • Beispiele für das variable Widerstandselement vom Typ mit zwei Anschlüssen können einen Phasenwechselspeicher (PCM, Phase-Change Memory), einen Widerstandsänderungsspeicher vom Filamenttyp (Resistance Random Access Memory: ReRAM) , einen Widerstandsänderungsspeicher vom Schnittstellentyp, ein magnetisches Tunnelübergangselement (MTJ, Magnetic Tunnel Junction), ein ferroelektrisches Tunnelübergangselement (FTJ, Ferroelectric Tunnel Junction), eine ferroelektrische Diode, einen kohlenstoffbasierten Speicher und dergleichen einschließen. Das variable Widerstandselement vom Typ mit zwei Anschlüssen schreibt ein Gewicht durch Anlegen eines Stroms oder einer Spannung, und somit kann ein Auswahltransistor an einem Knoten zwischen dem variablen Widerstandselement und dem festen Widerstandselement bereitgestellt werden, wie in 15B veranschaulicht.
  • (Hinzufügen einer Gleichrichterfunktion zur Synapse)
  • Hier wird eine Struktur eines festen Widerstandselements, wenn der Synapse 110 eine Gleichrichterfunktion hinzugefügt wird, unter Bezugnahme auf 16A bis 16C beschrieben. 16A bis 16C sind Schaltbilder, die andere Beispiele der Konfiguration der Synapse 110 veranschaulichen, zu der die Gleichrichterfunktion hinzugefügt wird.
  • Wenn beispielsweise die Eingabe in die Multiply-Accumulate-Operations-Schaltung 100 nicht durch eine Amplitude eines Spannungsimpulses in Bezug auf die Eingangsleitung, sondern durch eine Impulsbreite erfolgt, ist es wichtig, einen Rückfluss eines Stroms von der Ausgangsleitung zu verhindern. In einem derartigen Fall ist es bevorzugt, dass die Gleichrichterfunktion zur Synapse 110 hinzugefügt wird.
  • Beispielsweise kann, wie in 16A veranschaulicht, die Synapse 110 mit einer Diode in Reihe mit dem festen Widerstandselement bereitgestellt werden. Als Diode kann eine bekannte Diode, wie beispielsweise eine Schottky-Diode und eine pn-Übergangsdiode, ohne besondere Einschränkung verwendet werden. Es ist jedoch bevorzugt, dass die Diode einen Aus-Widerstand, der größer als µR des festen Widerstandselements ist, und einen Ein-Widerstand, der kleiner als µR des festen Widerstandselements ist, aufweist.
  • Alternativ kann das feste Widerstandselement unter Verwendung einer hochohmigen Diode konfiguriert werden, um die Gleichrichterfunktion zum festen Widerstandselement hinzuzufügen, wie in 16B veranschaulicht. Weiterhin kann die Gleichrichterfunktion zur Synapse 110 hinzugefügt werden, indem die Eingangsseite des festen Widerstandselements und das Gate des ferroelektrischen Transistors kurzgeschlossen werden, wie in 16C veranschaulicht.
  • Wenn das feste Widerstandselement ein Tunnelwiderstandselement ist, kann eine Diode mit einem Schottky-Übergang ausgebildet werden, indem beispielsweise ein Halbleiter weiter auf einen Leiter des Tunnelwiderstandselements laminiert wird. In einem derartigen Fall ist die Belastung durch zusätzliche Kosten oder einen zusätzlichen Prozess gering, und somit kann die Gleichrichterfunktion leichter zur Synapse 110 hinzugefügt werden.
  • (Anordnungsbeispiele für ein variables Widerstandselement und ein festes Widerstandselement)
  • Als Nächstes werden Anordnungsbeispiele der variablen Widerstandselemente und der festen Widerstandselemente in der Multiply-Accumulate-Operations-Schaltung 100 unter Bezugnahme auf 17 bis 22 beschrieben. 17 ist eine schematische Ansicht, die ein Beispiel einer planaren Anordnung der Multiply-Accumulate-Operations-Schaltung 100 veranschaulicht, und 18 ist eine schematische Ansicht, die ein Beispiel eines Querschnitts entlang der Linie A1-A2 aus 17 veranschaulicht. 19 ist eine schematische Ansicht, die ein anderes Beispiel einer Querschnittsanordnung der Multiply-Accumulate-Operations-Schaltung 100 veranschaulicht.
  • Die Multiply-Accumulate-Operations-Schaltung 100 kann als ein Teil einer auf einem Substrat ausgebildeten integrierten Schaltung ausgebildet sein. Das Substrat kann ein Halbleitersubstrat, ein Isolatorsubstrat oder ein Leitersubstrat sein. Wenn das Substrat jedoch das Halbleitersubstrat ist, kann ein variables Widerstandselement vom Transistortyp unter Verwendung eines Teils des Substrats ausgebildet werden. Wenn das Substrat das Isolatorsubstrat ist, kann ferner ein variables Widerstandselement vom Transistortyp auf einem Halbleiterfilm ausgebildet werden, indem der Halbleiterfilm auf dem Isolatorsubstrat ausgebildet wird. Wenn das Substrat das Leitersubstrat ist, kann weiterhin ein variables Widerstandselement vom Transistortyp auf einem Halbleiterfilm ausgebildet werden, indem ein Isolierfilm und der Halbleiterfilm auf dem Leitersubstrat laminiert werden.
  • Beispielsweise wird, wie in 17 und 18 veranschaulicht, eine Gate-Elektrode 520 auf einem Halbleitersubstrat 600 mit einem dazwischen angeordneten Gate-Isolierfilm 521 aus einem ferroelektrischen Material bereitgestellt. Ferner werden im Halbleitersubstrat 600 auf beiden Seiten der Gate-Elektrode 520 Source- oder Drain-Bereiche 523 bereitgestellt. Bei diesen Konfigurationen wird das Halbleitersubstrat 600 mit dem ferroelektrischen Transistor bereitgestellt. Der ferroelektrische Transistor ist beispielsweise mit einer Zwischenschicht-Isolierschicht 610 gefüllt.
  • Die Gate-Elektrode 520 erstreckt sich in einer ersten Richtung (Aufwärts-Abwärts-Richtung, wenn direkt auf 17 geblickt wird) und ist mit dem Spaltendecoder 231 oder dem Zeilendecoder 232 verbunden. Einer der Source- und Drain-Bereiche 523 ist über einen Kontakt 541 mit einer Ausgangsleitung 540 verbunden, die sich in der ersten Richtung (Aufwärts-Abwärts-Richtung, wenn direkt auf 17 geblickt wird) erstreckt. Ferner ist der andere der Source- oder Drain-Bereiche 523 über einen Kontakt 561 in einer zweiten Richtung orthogonal zur ersten Richtung (Links-Rechts-Richtung, wenn direkt auf 17 geblickt wird) mit einer Eingangsleitung 560 verbunden. Hier wird das laminierte Tunnelwiderstandselement 500 so bereitgestellt, dass es zwischen dem Kontakt 561 und der Eingangsleitung 560 gesandwicht ist. Es sei zu beachten, dass ein Halbleitermaterial mit einer vorbestimmten Größe eines speziellen Widerstands oder dergleichen zusätzlich zum laminierten Tunnelwiderstandselement 500 als das feste Widerstandselement verwendet werden kann. Beispiele für Materialien, die ein derartiges festes Widerstandselement ausbilden können, schließen Si, TiON, ein Metalloxid (wie beispielsweise ZnO) und dergleichen ein. Dementsprechend kann das feste Widerstandselement leicht mit einer einfacheren Struktur hergestellt werden.
  • Das variable Widerstandselement wird nicht notwendigerweise auf dem Substrat bereitgestellt, auf dem die integrierte Schaltung ausgebildet ist, und kann zwischen Verdrahtungsschichten einer integrierten Schaltung ausgebildet werden. Beispielsweise kann, wie in 19 veranschaulicht, der ferroelektrische Transistor auf einer Halbleiterschicht 601 bereitgestellt werden, die in der Zwischenschicht-Isolierschicht 610 bereitgestellt wird. Insbesondere wird die Gate-Elektrode 520 auf der Halbleiterschicht 601 mit dem dazwischen angeordneten Gate-Isolierfilm 521 aus dem ferroelektrischen Material bereitgestellt. Ferner werden in der Halbleiterschicht 601 auf beiden Seiten der Gate-Elektrode 520 Source- oder Drain-Bereiche (nicht veranschaulicht) bereitgestellt. Bei diesen Konfigurationen wird der ferroelektrische Transistor in der Halbleiterschicht 601 bereitgestellt.
  • Ferner kann einer der Source- und Drain-Bereiche der Halbleiterschicht 601 über einen Kontakt 761 mit einem Feldeffekttransistor verbunden sein, der in einer Zwischenschicht-Isolierschicht 710 und einem Halbleitersubstrat 700 bereitgestellt wird. Der Feldeffekttransistor, der in der Zwischenschicht-Isolierschicht 710 und dem Halbleitersubstrat 700 bereitgestellt wird, kann beispielsweise eine Gate-Elektrode 720, einen Gate-Isolierfilm 721, einen Source-oder Drain-Bereich 723, die Kontakte 761 und 741 und eine Verdrahtung 740 einschließen. Der andere der Source- und Drain-Bereiche der Halbleiterschicht 601 ist über den Kontakt 561 mit der Eingangsleitung 560 und dergleichen verbunden. Hier wird das laminierte Tunnelwiderstandselement 500 so bereitgestellt, dass es zwischen dem Kontakt 561 und der Eingangsleitung 560 gesandwicht ist.
  • Gemäß der in 19 veranschaulichten Konfiguration kann die Multiply-Accumulate-Operations-Schaltung 100 so ausgebildet sein, dass sie mit einer peripheren Schaltung oder einer Halbleitervorrichtung laminiert werden kann, und somit kann die planare Fläche der gesamten integrierten Schaltung einschließlich der Multiply-Accumulate-Operations-Schaltung 100 reduziert werden. Da die Mehrzahl von variablen Widerstandselementen und festen Widerstandselementen in verschiedenen Schichten ausgebildet sind, um die dreidimensionale Schaltung zu auszubilden, ist es zusätzlich möglich, die planare Fläche der gesamten integrierten Schaltung einschließlich der Multiply-Accumulate-Operations-Schaltung 100 weiter zu reduzieren. Es sei zu beachten, dass das variable Widerstandselement vom Transistortyp in einem planaren Typ in 17 bis 19 ausgebildet ist, aber das variable Widerstandselement vom Transistortyp kann in einer beliebigen Form eines planaren Typs, eines vertikalen Typs, eines Fin-Typs, eines Nanodrahttyps oder eines Dünnfilmtyps ausgebildet sein.
  • Es sei zu beachten, dass es ausreicht, dass das feste Widerstandselement elektrisch mit dem variablen Widerstandselement verbunden ist, und eine Stelle, an der das feste Widerstandselement ausgebildet wird, nicht besonders begrenzt ist. Beispielsweise kann das feste Widerstandselement auf einem Substrat, oberhalb oder unterhalb einer Verdrahtung oder in einem Kontaktloch bereitgestellt werden. Beispielsweise kann, wie in 20 bis 22 veranschaulicht, das feste Widerstandselement integral mit einer Verdrahtung ausgebildet sein, indem ein Teil der Verdrahtung zu einer laminierten Struktur ausgebildet wird, die der des festen Widerstandselements ähnlich ist. 20 ist eine schematische Ansicht, die ein anderes Beispiel der planaren Anordnung der Multiply-Accumulate-Operations-Vorrichtung veranschaulicht, 21 ist eine schematische Ansicht, die ein Beispiel eines Querschnitts entlang der Linie A1-A2 aus 20 veranschaulicht, und 22 ist eine schematische Ansicht, die ein Beispiel eines Querschnitts entlang der Linie B1-B2 aus 20 veranschaulicht.
  • Insbesondere wird, wie in 20 bis 22 veranschaulicht, die Gate-Elektrode 520 auf dem Halbleitersubstrat 600 mit dem dazwischen angeordneten Gate-Isolierfilm 521 aus dem ferroelektrischen Material bereitgestellt. Ferner werden im Halbleitersubstrat 600 auf beiden Seiten der Gate-Elektrode 520 Source- oder Drain-Bereiche 523 bereitgestellt. Bei diesen Konfigurationen wird das Halbleitersubstrat 600 mit dem ferroelektrischen Transistor bereitgestellt. Der ferroelektrische Transistor kann beispielsweise mit der Zwischenschicht-Isolierschicht 610 gefüllt sein.
  • Die Gate-Elektrode 520 erstreckt sich in die erste Richtung (Aufwärts-Abwärts-Richtung, wenn direkt auf 20 geblickt wird) und ist mit dem Spaltendecoder 231 oder dem Zeilendecoder 232 verbunden. Einer der Source- und Drain-Bereiche 523 ist über den Kontakt 541 mit einer laminierten Verdrahtung 500A verbunden, die sich in der ersten Richtung (Aufwärts-Abwärts-Richtung, wenn direkt auf 20 geblickt wird) erstreckt. Ferner ist der andere der Source- oder Drain-Bereiche 523 über die Kontakte 542 und 543 in der zweiten Richtung orthogonal zur ersten Richtung (Links-Rechts-Richtung, wenn direkt auf 20 geblickt wird) mit der Eingangsleitung 560 verbunden. Hier wird ein laminiertes Tunnelwiderstandselement 500B so bereitgestellt, dass es zwischen den Kontakten 542 und 543 gesandwicht ist. Das laminierte Tunnelwiderstandselement 500B wird gleichzeitig mit der laminierten Verdrahtung 500A ausgebildet und weist eine ähnliche laminierte Struktur auf.
  • Gemäß dieser Struktur können die Herstellungskosten der Multiply-Accumulate-Operations-Vorrichtung reduziert werden.
  • Es sei zu beachten, dass, wenn das laminierte Tunnelwiderstandselement als Verdrahtung verwendet wird, es möglich ist, ein Herausziehen aus der Verdrahtung durchzuführen, indem die unterste Schicht des laminierten Tunnelwiderstandselements als ein Leiter ausgebildet wird und ein Via (Durchgangselektrode) unterhalb des Leiters ausgebildet wird. Das Via kann mit dem Leiter auf der untersten Schicht des laminierten Tunnelwiderstandselements verbunden sein oder kann von einer oberen Schicht des laminierten Tunnelwiderstandselements durch das mit dem Leiter zu verbindende Tunnelwiderstandselement bereitgestellt werden. Es sei zu beachten, dass es selbstverständlich ist, dass das Via auf der obersten Schichtseite des laminierten Tunnelwiderstandselements bereitgestellt werden kann.
  • Obgleich die bevorzugten Ausführungsformen der vorliegenden Offenbarung oben detailliert unter Bezugnahme auf die beigefügten Zeichnungen beschrieben wurden, ist der technische Schutzbereich der vorliegenden Offenbarung nicht auf eine derartige Beispiele beschränkt. Es ist offensichtlich, dass sich Durchschnittsfachleute auf einem technischen Gebiet der vorliegenden Offenbarung verschiedene Änderungen oder Korrekturen innerhalb des Schutzbereichs der in den beigefügten Ansprüchen beschriebenen technischen Ideen vorstellen könnten, und es versteht sich, dass derartige Änderungen oder Korrekturen natürlich zum technischen Schutzbereich der vorliegenden Offenbarung gehören.
  • Beispielsweise wurde das Beispiel, in dem die Multiply-Accumulate-Operations-Vorrichtung für die Bildklassifizierung verwendet wird, in der obigen Ausführungsform veranschaulicht, aber die Technik gemäß der vorliegenden Offenbarung ist nicht auf das obige Beispiel beschränkt. Beispielsweise kann die Multiply-Accumulate-Operations-Vorrichtung für verschiedene Klassifizierer basierend auf künstlichen neuronalen Netzen verwendet werden.
  • Beispiele für Klassifizierungsziele schließen ein Bild, einen Ton, Sensordaten, statistische Daten und dergleichen ein. Ferner kann bezüglich des Lernens des künstlichen neuronalen Netzes die Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform als eine Lernvorrichtung verwendet werden, oder ein separat erlerntes Synapsengewicht kann in der Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform geschrieben und verwendet werden. Weiterhin kann die Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform eine Funktion zum Berechnen eines Korrekturbetrags des Synapsenwiderstands zum Lernen aufweisen.
  • Es sei zu beachten, dass die Multiply-Accumulate-Operations-Vorrichtung gemäß der vorliegenden Ausführungsform auch zum Komprimieren, Dekomprimieren, Verarbeiten oder Generieren eines Bilds verwendet werden kann.
  • Ferner sind die in der vorliegenden Beschreibung beschriebenen Wirkungen lediglich veranschaulichend oder beispielhaft und nicht einschränkend. Das heißt, die Technologie gemäß der vorliegenden Offenbarung kann zusätzlich zu den oder anstelle der obigen Wirkungen andere Wirkungen zeigen, die für Fachleute auf dem Gebiet aus der Beschreibung in der vorliegenden Beschreibung offensichtlich sind
  • Es sei zu beachten, dass die nachfolgenden Konfigurationen in den technischen Schutzbereich der vorliegenden Offenbarung fallen.
    • (1) Halbleitervorrichtung, aufweisend:
      • eine Mehrzahl von Synapsen, bei denen ein nichtflüchtiges variables Widerstandselement, das einen ersten Widerstandswert und einen zweiten Widerstandswert annimmt, der niedriger als der erste Widerstandswert ist, und ein festes Widerstandselement in Reihe verbunden sind; und
      • eine Ausgangsleitung, die eine Summe von Strömen ausgibt, die durch die Mehrzahl von Synapsen fließen.
    • (2) Halbleitervorrichtung nach (1), wobei ein Widerstandswert des festen Widerstandselements höher als der zweite Widerstandswert ist.
    • (3) Halbleitervorrichtung nach (1) oder (2), wobei der Widerstandswert des festen Widerstandselements niedriger als der erste Widerstandswert ist.
    • (4) Halbleitervorrichtung nach (3), wobei der Widerstandswert des festen Widerstandselements niedriger als 1/5 des ersten Widerstandswerts ist.
    • (5) Halbleitervorrichtung nach einem von (2) bis (4), wobei ein Widerstandswert µR des festen Widerstandselements 0,1 µ < µR < 10 µ beträgt falls der erste Widerstandswert µοff ist, der zweite Widerstandswert µοn ist und µ = 10^ { [log(µoff) + log(µon)]/2}.
    • (6) Halbleitervorrichtung nach (5), wobei σR/µR kleiner als σοn/µοn ist falls eine Standardabweichung von µR σR ist und eine Standardabweichung von µοn σon ist.
    • (7) Halbleitervorrichtung nach einem von (1) bis (6), wobei das variable Widerstandselement ein Transistor ist.
    • (8) Halbleitervorrichtung nach (7), wobei das variable Widerstandselement ein ferroelektrischer Transistor mit einem Gate-Isolierfilm aus einem ferroelektrischen Material ist.
    • (9) Halbleitervorrichtung nach (7) oder (8), wobei das variable Widerstandselement ein Transistor vom n-Typ ist, und das feste Widerstandselement auf einer Eingangsseite des variablen Widerstandselements bereitgestellt wird.
    • (10) Halbleitervorrichtung nach (7) oder (8), wobei das variable Widerstandselement ein Transistor vom p-Typ ist, und das feste Widerstandselement auf einer Ausgangsseite des variablen Widerstandselements bereitgestellt wird.
    • (11) Halbleitervorrichtung nach einem von (1) bis (10), wobei das feste Widerstandselement ein Tunnelwiderstandselement ist, das durch Sandwiching eines Isolators mit Leitern ausgebildet ist.
    • (12) Halbleitervorrichtung nach (11), wobei das feste Widerstandselement ein laminiertes Tunnelwiderstandselement ist, bei dem eine einzelne Schicht oder eine Mehrzahl von Schichten des Isolators und des Leiters laminiert sind.
    • (13) Halbleitervorrichtung nach (12), ferner aufweisend eine laminierte Verdrahtung, die wenigstens einen Teil einer laminierten Struktur gemeinsam mit dem festen Widerstandselement aufweist.
    • (14) Halbleitervorrichtung nach einem von (7) bis (12), wobei das feste Widerstandselement in einem Kontakt bereitgestellt wird, der eine Source oder einen Drain des Transistors und eine Verdrahtungsschicht elektrisch verbindet.
    • (15) Halbleitervorrichtung nach einem von (7) bis (12), wobei das feste Widerstandselement zwischen Verdrahtungsschichten bereitgestellt wird.
    • (16) Halbleitervorrichtung nach einem von (1) bis (6), wobei das variable Widerstandselement ein variables Widerstandselement vom Typ mit zwei Anschlüssen ist.
    • (17) Halbleitervorrichtung nach einem von (1) bis (16), ferner umfassend einen Decoder, der einen Widerstandswert jedes der variablen Widerstandselemente steuert.
    • (18) Halbleitervorrichtung nach (17), wobei jede der Mehrzahl von Synapsen ferner mit einem Auswahltransistor bereitgestellt wird, der die Auswahl oder Nichtauswahl des variablen Widerstandselements steuert.
    • (19) Halbleitervorrichtung nach einem von (1) bis (18), wobei die Mehrzahl von Synapsen in einer Matrix angeordnet sind.
    • (20) Halbleitervorrichtung nach einem von (1) bis (19), wobei die Mehrzahl von Synapsen eine Mehrzahl der variablen Widerstandselemente oder der festen Widerstandselemente aufweisen, und die Mehrzahl der variablen Widerstandselemente oder der festen Widerstandselemente parallel verbunden sind.
    • (21) Halbleitervorrichtung nach einem von (1) bis (20), wobei die Mehrzahl von Synapsen ferner mit einem Gleichrichterelement bereitgestellt werden.
    • (22) Multiply-Accumulate-Operations-Vorrichtung, aufweisend:
      • eine Mehrzahl von Synapsen, bei denen ein variables Widerstandselement, das einen ersten Widerstandswert und einen zweiten Widerstandswert annimmt, der niedriger als der erste Widerstandswert ist, und ein festes Widerstandselement in Reihe verbunden sind; und
      • eine Ausgangsleitung, die eine Summe von Strömen ausgibt, die durch die Mehrzahl von Synapsen fließen.
  • Bezugszeichenliste
    • 10, 100
    MULTIPLY-ACCUMULATE-OPERATIONS-SCHALTUNG
    11, 110
    SYNAPSE
    21, 210
    EINGANGSSCHALTUNG
    22, 220
    AUSGANGSSCHALTUNG
    231
    SPALTENDECODER
    232
    ZEILENDECODER
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2017130195 A [0004]

Claims (20)

  1. Halbleitervorrichtung, umfassend: eine Mehrzahl von Synapsen, bei denen ein nichtflüchtiges variables Widerstandselement, das einen ersten Widerstandswert und einen zweiten Widerstandswert annimmt, der niedriger als der erste Widerstandswert ist, und ein festes Widerstandselement mit einem Widerstandswert, der höher als der zweite Widerstandswert ist, in Reihe verbunden sind; und eine Ausgangsleitung, die eine Summe von Strömen ausgibt, die durch die Mehrzahl von Synapsen fließen.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Widerstandswert des festen Widerstandselements niedriger als der erste Widerstandswert ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei der Widerstandswert des festen Widerstandselements niedriger als 1/5 des ersten Widerstandswerts ist.
  4. Halbleitervorrichtung nach Anspruch 2, wobei ein Widerstandswert µR des festen Widerstandselements 0,1 µ < µR < 10 µ beträgt falls der erste Widerstandswert µοff ist, der zweite Widerstandswert µοn ist und µ = 10^{[log(µoff) + log(µon ) ] / 2 }.
  5. Halbleitervorrichtung nach Anspruch 4, wobei σR/µR kleiner als σοn/µοn ist falls eine Standardabweichung von µR GR ist und eine Standardabweichung von µοn σon ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei das variable Widerstandselement ein Transistor ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei das variable Widerstandselement ein ferroelektrischer Transistor mit einem Gate-Isolierfilm aus einem ferroelektrischen Material ist.
  8. Halbleitervorrichtung nach Anspruch 6, wobei das variable Widerstandselement ein Transistor vom n-Typ ist, und das feste Widerstandselement auf einer Eingangsseite des variablen Widerstandselements bereitgestellt wird.
  9. Halbleitervorrichtung nach Anspruch 6, wobei das variable Widerstandselement ein Transistor vom p-Typ ist, und das feste Widerstandselement auf einer Ausgangsseite des variablen Widerstandselements bereitgestellt wird.
  10. Halbleitervorrichtung nach Anspruch 1, wobei das feste Widerstandselement ein Tunnelwiderstandselement ist, das durch Sandwiching eines Isolators mit Leitern ausgebildet ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei das feste Widerstandselement ein laminiertes Tunnelwiderstandselement ist, bei dem eine einzelne Schicht oder eine Mehrzahl von Schichten des Isolators und des Leiters laminiert sind.
  12. Halbleitervorrichtung nach Anspruch 6, wobei das feste Widerstandselement in einem Kontakt bereitgestellt wird, der eine Source oder einen Drain des Transistors und eine Verdrahtungsschicht elektrisch verbindet.
  13. Halbleitervorrichtung nach Anspruch 6, wobei das feste Widerstandselement zwischen Verdrahtungsschichten bereitgestellt wird.
  14. Halbleitervorrichtung nach Anspruch 1, wobei das variable Widerstandselement ein variables Widerstandselement vom Typ mit zwei Anschlüssen ist.
  15. Halbleitervorrichtung nach Anspruch 1, ferner umfassend einen Decoder, der einen Widerstandswert jedes der variablen Widerstandselemente steuert.
  16. Halbleitervorrichtung nach Anspruch 13, wobei jede der Mehrzahl von Synapsen ferner mit einem Auswahltransistor bereitgestellt wird, der die Auswahl oder Nichtauswahl des variablen Widerstandselements steuert.
  17. Halbleitervorrichtung nach Anspruch 1, wobei die Mehrzahl von Synapsen in einer Matrix angeordnet sind.
  18. Halbleitervorrichtung nach Anspruch 1, wobei die Mehrzahl von Synapsen eine Mehrzahl der variablen Widerstandselemente oder der festen Widerstandselemente aufweisen, und die Mehrzahl der variablen Widerstandselemente oder der festen Widerstandselemente parallel verbunden sind.
  19. Halbleitervorrichtung nach Anspruch 1, wobei die Mehrzahl von Synapsen ferner mit einem Gleichrichterelement bereitgestellt werden.
  20. Multiply-Accumulate-Operations-Vorrichtung, umfassend: eine Mehrzahl von Synapsen, bei denen ein nichtflüchtiges variables Widerstandselement, das zwei Werte eines ersten Widerstandswerts und eines zweiten Widerstandswerts annimmt, der niedriger als der erste Widerstandswert ist, und ein festes Widerstandselement mit einem Widerstandswert, der höher als der zweite Widerstandswert ist, in Reihe verbunden sind; und eine Ausgangsleitung, die eine Summe von Strömen ausgibt, die durch die Mehrzahl von Synapsen fließen.
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