TWI790363B - 半導體裝置及積和運算裝置 - Google Patents

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Abstract

本發明提供一種藉由進一步縮小每個突觸之安裝面積，而可進行更高密度之積體化之半導體裝置及積和運算裝置。 半導體裝置具備：複數個突觸，其串聯連接有取第1電阻值及低於上述第1電阻值之第2電阻值之非揮發性可變電阻元件、與電阻值高於上述第2電阻值之固定電阻元件；及輸出線，其輸出流動於上述複數個突觸之電流總和。

Description

半導體裝置及積和運算裝置
本揭示係關於一種半導體裝置及積和運算裝置。
近年來，機械學習之一種即神經網路(亦稱為人工神經網路)備受矚目。神經網路藉由使電阻器對應於神經元間之耦合即突觸，而可作為應用歐姆定律及克希何夫定律之電流定律之類比電路而安裝。
因此，針對實現神經網路之類比電路之構成進行各種研討。例如，下述專利文獻1中，揭示有使用2個場效電晶體及1個電容器形成1個突觸之神經網路裝置。專利文獻1所揭示之神經網路裝置中，藉由以第2場效電晶體控制蓄積於成為突觸電阻之第1場效電晶體之閘極之電荷量，而控制第1場效電晶體之通道電阻。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2017-130195號公報
[發明所欲解決之問題]
但，上述專利文獻1所揭示之神經網路裝置中，為了長時間保持第1場效電晶體之通道電阻，需要增大第1場效電晶體之閘極之負載電容。又，為了抑制漏電流，需要增大第2場效電晶體之佔有面積。因此，上述專利文獻1所揭示之神經網路裝置因每突觸之安裝面積變大，故難以積體化。
因此，本揭示提案一種藉由更縮小每突觸之安裝面積，而可進行更高密度之積體化之新穎且經改良之半導體裝置及積和運算裝置。 [解決問題之技術手段]
根據本揭示，提供一種半導體裝置，其具備：複數個突觸，其串聯連接有取第1電阻值及低於上述第1電阻值之第2電阻值之非揮發性可變電阻元件、及電阻值高於上述第2電阻值之固定電阻元件；及輸出線，其輸出流動於上述複數個突觸之電流總和。
又，根據本揭示，提供一種積和運算裝置，其具備：複數個突觸，其串聯連接有取第1電阻值及低於上述第1電阻值之第2電阻值之2值的非揮發性可變電阻元件、及電阻值高於上述第2電阻值之固定電阻元件；及輸出線，其輸出流動於上述複數個突觸之電流總和。
根據本揭示，由於使用可不供給電源而長時間保持電阻值之非揮發性可變電阻元件構成突觸，故可縮小積和運算裝置之每突觸之面積。 [發明之效果]
如上說明，根據本揭示，可藉由更縮小半導體裝置及積和運算裝置之每突觸之安裝面積，而實現更高密度之積體化。
另，上述效果未必係限定者，亦可與上述效果一起或取代上述效果，發揮本說明書所示之任一效果，或可自本說明書掌握之其他效果。
以下，一面參照隨附圖式，一面針對本揭示之較佳實施形態進行詳細說明。另，本說明書及圖式中，針對實質上具有同一功能構成之構成要素，藉由附加同一符號而省略重複說明。
另，說明係以如下之順序進行。 1.本揭示之技術背景 2.積和運算裝置之構成 3.積和運算裝置之精度 4.圖像分類之精度 5.積和運算裝置之具體構造
＜1.本揭示之技術背景＞ 首先，參照圖1及圖2，針對本揭示之技術背景進行說明。
神經網路係以生物之神經電路網為模型之資訊處理系統。神經網路可於圖像辨識、圖像壓縮或復原等數位計算機中效率良好地執行負載較高之運算。作為此種神經網路之一種，可例示例如層狀排列之人工神經元僅於隣接層間耦合，且僅於自輸入側向輸出側之一方向傳播資訊之感知器。
圖1係顯示單層感知器之模式圖。圖1中，一個一個圓表示神經元，神經元間之箭頭表示突觸。
如圖1所示，將自神經元[i]向突觸之輸入信號設為x[i]，將連結神經元[i]及神經元[j]之突觸載荷設為w[i, j]，將自神經元[j]之輸出設為z[j]。此時，向神經元[j]之輸入u[j]成為對x[i]及w[i，j]之積之總和加上臨限值b[j](偏壓)之值(即，u[j]=∑(x[i]×w[i, j]+b[j]))。z[j]係由輸入u[j]之激活函數f之輸出所決定(即，z[j]=f(u[j])，輸出值z[n]成為向下個階層之神經元之輸入值。
此種神經網路之積和運算∑(x[i]×w[i,j])係類比之積和運算裝置可較數位計算機更高速且有效地執行。
此處，於圖2顯示積和運算裝置之構成之一例。
如圖2所示，例如積和運算裝置具備積和運算電路10，其係藉由複數條配線及複數個突觸11連接成n列m行矩陣狀而構成；輸入電路21；及輸出電路22。另，n係大於1之整數，m係大於0之整數。
自輸入電路21通過輸入配線S[i]對突觸11[i, j]施加電壓VS [i]。藉此，於突觸11[i, j]，對應於突觸11之傳導率G[i, j](=1/R[i, j])，流動電流I[j](=VS [i]×G[i, j])。突觸11各者之輸出係連接於共通之輸出配線B[j]，輸出電路22測定流動於配線B[j]之電流，從而可取得積和運算結果∑(VS [i]×G[i, j])。輸出電路22同時且並聯測定流動於輸出配線B[j]之電流各者。另，輸出電路22亦可視需要進而具備電流電壓轉換、類比數位轉換、放大、或與隣接之輸出配線之和或差之算出等功能。
另，輸出電路22中，亦可藉由取代測定流動於配線B[j]之電流，而測定配線B[j]之電位，將測定之電位與特定係數相乘，從而算出積和運算結果。又，偏壓b[j]可藉由例如如下方式安裝：每1個積和運算設置複數條輸出線，及分別連接於複數條輸出線之突觸，以輸出電路22計算複數條輸出線間之電流差；或使用其他系統之電流源或電壓源，計算複數個電流源或電壓源之差。
此處，以複數個場效電晶體構成突觸11之情形時，考慮藉由以第2場效電晶體控制蓄積於第1場效電晶體之閘極之電荷量，而使第1場效電晶體之通道電阻變化。但，該方法中，為長時間保持第1場效電晶體之通道電阻之電阻值，需要增大閘極之負載電容。又，為抑制漏電流，亦需要增大第2場效電晶體。因此，具備以複數個場效電晶體構成突觸11之積和運算電路10之積和運算裝置中，由於每突觸11之面積變大，故難以實現高密度之積體化。
本揭示之一實施形態之積和運算裝置中，使用非揮發性可變電阻元件構成突觸。非揮發性可變電阻元件可不供給電源地長時間保持電阻值，且即使微小尺寸亦可動作，故可縮小積和運算裝置之每突觸之面積，實現更高密度之積體化。
＜2.積和運算裝置之構成＞ 接著，參照圖3，針對本實施形態之積和運算裝置之構成進行說明。圖3係顯示本實施形態之積和運算裝置之構成之一例之模式性電路圖。
如圖3所示，積和運算裝置具備：積和運算電路100，其包含串聯連接有非揮發性可變電阻元件，及固定電阻元件之複數個突觸110；輸入電路210，其向複數個突觸輸出輸入信號；輸出電路220，其基於流動於複數個突觸110之電流總和，計算向後段電路之輸入信號；行解碼器231及列解碼器232，其控制複數個突觸110所含之非揮發性可變電阻元件之電阻值。積和運算電路100亦可藉由將複數個突觸110例如配置成n列m行矩陣狀而構成。
非揮發性可變電阻元件係使用電晶體之非揮發之可變電阻元件，例如係鐵電體電晶體(Ferroelectric-gate Field-Effect Transistor：FeFET，鐵電閘極場效電晶體)、浮動閘極型電晶體、MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬-氧化物-氮化物-氧化物-矽)型電晶體、或自旋電晶體等。
此處，針對本實施形態之積和運算裝置之細節，以非揮發性可變電阻元件為鐵電體電晶體(FeFET)之情形為主進行說明。但，當然亦可取代鐵電體電晶體，使用上述其他電晶體。
鐵電體電晶體係於閘極絕緣膜使用鐵電體材料之場效電晶體。鐵電體電晶體可藉由施加閘極電壓Vg，使以鐵電體材料形成之閘極絕緣膜之分極反轉，而使閘極之臨限電壓Vt變化。又，鐵電體電晶體可無需電源等而長時間保持鐵電體材料之分極狀態。
鐵電體電晶體中，施加正閘極電壓之情形時，鐵電體電晶體之Vt位移至負方向，施加負閘極電壓之情形時，鐵電體電晶體之Vt位移至正方向。又，Vt值可根據強介電材料之種類、施加之閘極電壓之大小、及施加時間等決定。因此，鐵電體電晶體與固定之閘極電壓(例如Vg=0 V)相比，可取不同2值之通道電阻。
另，由於鐵電體材料以區構造分極，故原理上亦可將鐵電體電晶體之電阻值調整成複數個值，但將鐵電體材料穩定地調整成中間之分極狀態並不容易。因此，積和運算裝置中，對鐵電體電晶體之閘極絕緣膜長時間施加充分強之電場，使分極朝上或朝下飽和，從而使用鐵電體電晶體作為可取2值電阻值之可變電阻元件。另，上述2個分極狀態對應於鐵電體電晶體之低電阻狀態(相當於接通狀態。將此時之電阻值稱為接通電阻)，及高電阻狀態(相當於斷開狀態。將此時之電阻值稱為斷開電阻)。
於圖4顯示表示鐵電體電晶體之2個分極狀態之汲極電流-閘極電壓特性(Id-Vg特性)之一例之圖表之圖。
如圖4所示，鐵電體電晶體中，Vt根據分極狀態而大幅不同。另，2個分極狀態之Vt之差亦稱為記憶體窗MW。此處，以鐵電體材料形成之閘極絕緣膜之分極狀態係每個鐵電體電晶體不同，MW及Vt表示固定之分佈。例如，將氧化鉿(HfO2 )使用於閘極絕緣膜之鐵電體電晶體MW之平均值於34 nm～500 nm之元件尺寸中為0.36 V～0.77 V，標準偏差為0.28 V～0.17 V。即，鐵電體電晶體中，2個分極狀態之電阻值分別表示寬幅分佈(即，偏差較大)。
將電阻值之分佈較大之鐵電體電晶體使用於突觸110之情形時，由於突觸電阻之設定值及實際值間之誤差變大，故積和運算之精度有可能顯著降低。
因此，積和運算裝置中，如圖3所示，亦可於非揮發性可變電阻元件即鐵電體電晶體進而串聯連接固定電阻元件而構成突觸110。藉此，積和運算裝置可抑制突觸110全體之電阻值之分佈。另，固定電阻元件可設置1個，亦可串聯設置複數個。
具體而言，固定電阻元件使用電阻值高於鐵電體電晶體之接通電阻者。由於固定電阻元件電阻值係固定，故較電阻值可變之鐵電體電晶體可更縮小電阻值之分佈。因此，藉由將固定電阻元件串聯連接於鐵電體電晶體，而可縮小突觸110全體之合成電阻之分佈廣度。
圖5A～圖5C分別係顯示鐵電體電晶體之電阻、固定電阻元件之電阻、鐵電體電晶體及固定電阻元件之串聯連接之合成電阻之傳導率分佈之一例。另，圖5A中，顯示具有圖4所示之平均特性，Vt之標準偏差σVt 為0.15 V之鐵電體電晶體之傳導率分佈。又，圖5B中，顯示電阻之平均值μR 為1 GΩ，標準偏差σR 為0.05 μR 之固定電阻元件之傳導率分佈。圖5C中，顯示上述鐵電體電晶體及固定電阻元件之合成電阻之傳導率分佈。
參照圖5A～圖5C可知，於鐵電體電晶體串聯連接有1 GΩ之固定電阻元件之情形時，斷開狀態之傳導率分佈與僅鐵電體電晶體之傳導率分佈大致相等。另一方面可知，接通狀態之傳導率分佈與僅固定元件之傳導率分佈大致相等。此時可知，若使鐵電體電晶體及固定電阻元件之合成電阻之傳導率分佈於標準正規分佈上近似，則以平均值標準化之接通狀態之標準偏差與僅鐵電體電晶體之傳導率分佈相比變為約1/10，大幅改善。因此，藉由於鐵電體電晶體串聯連接固定電阻元件而構成突觸110，本實施形態之積和運算裝置可縮小突觸110全體之接通狀態之電阻值之分佈廣度。
此處，固定電阻元件亦可連接於鐵電體電晶體之輸入側(即，設有輸入電路210之側)或輸出側(即，設有輸出電路220之側)之任一者。例如，如圖3所示，固定電阻元件亦可連接於鐵電體電晶體之輸入側。或者，如圖6A所示，突觸110A中，固定電阻元件亦可連接於鐵電體電晶體之輸出側。再者，如圖6B所示，突觸110B中，固定電阻元件亦可連接於鐵電體電晶體之輸入側及輸出側之兩者。
但，鐵電體電晶體為n型之情形時，固定電阻元件亦可連接於鐵電體電晶體之輸入側。另一方面，鐵電體電晶體為p型之情形時，固定電阻元件亦可連接於鐵電體電晶體之輸出側。根據該構成，積和運算裝置可縮小藉由設置固定電阻元件而產生之向鐵電體電晶體之基板偏壓效應，故可抑制鐵電體電晶體之臨限值電壓之變動。另，將固定電阻元件設置於鐵電體電晶體之輸入側及輸出側之兩者之情形時，有可提高積和運算裝置之製造效率之情況。
圖3所示之積和運算裝置中，例如可自輸入電路210輸入輸入信號(輸入矢量)x[i]作為電壓，以輸出電路220檢測流動於突觸110各者之電流總和。或者，積和運算裝置中，亦可藉由自輸入電路210對突觸110之各者施加固定之電壓，且使用列解碼器232控制鐵電體電晶體之接通斷開，而輸入輸入信號(輸入矢量)x[i]。
例如輸入信號x[i]為0 V或1 V之情形時，亦可自輸入電路210直接將輸入信號[i]輸入於積和運算電路100。或者，亦可藉由於以閘極電壓為0 V時必定成為接通狀態之方式設定鐵電體電晶體後，自輸入電路210一直施加1 V，進行運算時對鐵電體電晶體之閘極施加正電壓，將鐵電體電晶體設為接通狀態，而將輸入信號[i]輸入於積和運算電路100。
另，亦可將閘極配線W[n]在不與輸入配線S[n]而與輸出配線B[m]平行之方向，自積和運算電路100拉出。
又，突觸110各者之權重(即，電阻值)之寫入，亦可藉由例如使用列解碼器232及行解碼器231，對鐵電體電晶體之閘極施加電壓而進行。
參照圖7A～圖7C，就向突觸110各者之寫入(即，低電阻化)或抹除(即，高電阻化)之具體例進行說明。圖7A係顯示向突觸110各者之寫入電壓之一例之說明圖，圖7B係顯示向突觸110各者之抹除電壓之一例之說明圖，圖7C係顯示向突觸110全體之一併抹除電壓之一例之說明圖。另，圖7A～圖7C中，僅擷取積和運算電路100之部分，省略輸入電路210及輸出電路220之記載。
如圖7A所示，對突觸110寫入權重之情形時，列解碼器232對連接於所選擇之突觸110之鐵電體電晶體之閘極之配線施加VDD ，對其他配線施加VDD /3。又，行解碼器231對連接於所選擇之突觸110之鐵電體電晶體之源極或汲極之配線施加0 V，對其他配線施加2VDD /3。再者，輸入電路210對所有輸入線施加2VDD /3。
根據此，對所選擇之突觸110之鐵電體電晶體之閘極絕緣膜，施加將閘極側設為正之VDD 之電位差。另一方面，對與突觸110同行之突觸之鐵電體電晶體之閘極絕緣膜，施加VDD /3(=VDD /3－0 V)之電位差，對與突觸110同列之突觸之鐵電體電晶體之閘極絕緣膜施加VDD /3(=VDD －2VDD /3)之電位差，對其他突觸之鐵電體電晶體之閘極絕緣膜，施加VDD /3(=2VDD /3－VDD/3)之電位差。因此，藉由以使鐵電體電晶體之閘極絕緣膜之分極反轉之電位差成為VDD 及VDD /3間之值之方式適當設定VDD 之電位，而積和運算裝置可僅對所選擇之突觸110進行寫入。
另一方面，如圖7B所示，將寫入於突觸110之權重抹除之情形時，列解碼器232對連接於所選擇之突觸110之鐵電體電晶體之閘極之配線施加0 V，對其他配線施加2 VDD /3。又，行解碼器231對連接於所選擇之突觸110之鐵電體電晶體之源極或汲極之配線施加VDD ，對其他配線施加VDD /3。再者，輸入電路210對所有輸入線施加VDD /3。
根據此，對所選擇之突觸110之鐵電體電晶體之閘極絕緣膜，施加將閘極側設為負之VDD 之電位差。另一方面，對與突觸110同行之突觸之鐵電體電晶體之閘極絕緣膜，施加VDD /3(=VDD －2VDD /3)之電位差，對與突觸110同列之突觸之鐵電體電晶體之閘極絕緣膜，施加VDD /3(=0－VDD /3)之電位差，對其他突觸之鐵電體電晶體之閘極絕緣膜，施加VDD /3(=2VDD /3－VDD /3)之電位差。因此，藉由以使鐵電體電晶體之閘極絕緣膜之分極反轉之電位差成為VDD 及VDD /3間之值之方式，適當設定VDD 之電位，而積和運算裝置可僅對所選擇之突觸110進行抹除。
又，如圖7C所示，積和運算裝置中，亦可藉由對形成有積和運算電路100之基板施加基板電壓Vsub ，而對所有突觸110進行一併抹除。具體而言，施加VDD 作為基板電壓Vsub ，列解碼器232及行解碼器231對所有配線施加0 V。再者，輸入電路210對所有輸入線施加VDD 。藉此，由於對所有突觸110之鐵電體電晶體之閘極絕緣膜施加將閘極側設為負之VDD 之電位差，故積和運算裝置可對所有突觸110進行一併抹除。
本實施形態之積和運算裝置中，由於亦可每突觸110不微調整電阻值，故亦可每突觸110不進行寫入及抹除。因此，積和運算裝置中，例如暫時進行一併抹除後，僅對低電阻化之突觸110進行寫入，從而可大幅縮短權重之寫入花費之時間。又，根據該構成，由於可簡化積和運算電路100之構成，故可更縮小形成積和運算電路100之面積。
(變化例) 接著，參照圖8A～圖8D，針對積和運算裝置之變化例進行說明。圖8A～圖8D係顯示變化例之積和運算裝置之構成之一例之模式性電路圖。
例如，向圖7A及圖7B所示之突觸110之寫入及抹除中，即使非選擇突觸110之鐵電體電晶體，亦對閘極絕緣膜施加±VDD /3之電壓差。藉此，有對非選擇突觸110之鐵電體電晶體之電阻值造成影響的可能性。
避免對此種非選擇突觸110之影響之情形時，如圖8A所示之積和運算裝置之變化例，突觸110之各者中，亦可進而設置連接於鐵電體電晶體之閘極之選擇電晶體。圖8A所示之積和運算裝置中，對所選擇之突觸[i, j]進行寫入或抹除之情形時，對於對應於選擇之突觸[i, j]之S[i]、W[i]及BW[j]之各配線施加特定電壓，將其他配線接地，從而可進行對所選擇之突觸110之寫入或抹除。
又，如圖3所示之鐵電體電晶體及固定電阻元件之組合中，突觸110各者之權重成為接通或斷開之2值。此處，為了更提高突觸110各者之權重解析度，亦可使用例如複數個鐵電體電晶體及固定電阻元件，構成1個突觸110。
例如如圖8B所示，亦可於1個突觸110之內部，複數個並聯設置串聯連接有鐵電體電晶體及固定電阻元件之電路。藉此，並聯設置之複數個各電路之固定電阻元件之電阻值相同之情形時，可獲得並聯數+1階段之傳導率。例如，並聯數為3，固定電阻元件各者之傳導率為1之情形時，可獲得0、1、2、3之4階段之傳導率。另一方面，並聯設置之複數個各電路之固定電阻元件之電阻值不同之情形時，可以相同並聯數設定更多階段之傳導率。例如，並聯數為3，固定電阻元件各者之傳導率為1、3、5之情形時，藉由與鐵電體電晶體之接通斷開控制組合，而可獲得0、1、3、4、5、6、8、9之8階段之傳導率。藉此，可改善並聯設置之電路全體之解析度。
又，例如如圖8C所示，突觸110增加之同時輸出線亦增加，以輸出電路220將各輸出之積和運算結果合計，從而於積和運算裝置中，可安裝使用解析度較高之突觸之神經網路。此種情形時，積和運算裝置以輸出電路220對每輸出線獲得之各輸出乘以係數後合計，而可實現更高解析度。例如，如圖8C所示，使用2個突觸110及2條輸出線之情形時，將來自一輸出線之電流設為2倍後，將來自另一輸出線之電流合計，從而可實現與使用具備2位元(4階段)解析度之突觸之情形相同之積和運算裝置。
再者，有積和運算裝置之突觸110各者之權重設定於每目的運算不同之情形。此種情形時，亦可使突觸110之各者中輸入電路210及輸出電路220共通，僅變更突觸110各者之權重之組合。例如，如圖8D所示，亦可使輸入電路210、輸出電路220及固定電阻元件共通，將突觸110各者之鐵電體電晶體串聯連接。圖8D所示之積和運算裝置中，施加權重之鐵電體電晶體以外之鐵電體電晶體可藉由施加閘極電壓而成低電阻狀態。或者，閘極電壓為0 V時，以鐵電體電晶體成低電阻狀態之方式設有Vt，僅對施加權重之鐵電體電晶體施加閘極電壓，從而可將該鐵電體電晶體控制成接通狀態或斷開狀態。藉此，由於可使突觸110之各者中輸入電路210、輸出電路220及固定元件共通化，故可使積和運算裝置進而小型化。
＜3.積和運算裝置之精度＞ 接著，參照圖9A～圖9D，針對本實施形態之積和運算裝置之精度進行說明。圖9A～圖9D係顯示包含N個含有鐵電體電晶體及固定電阻元件之突觸110之包含N列1行的積和運算電路100之積和運算裝置之模擬結果之圖表圖。另，圖9A～圖9D中，實線表示標準化標準偏差σMAC ，虛線表示標準化平均值μMAC 。
首先，按以下條件執行積和運算裝置之模擬。具體而言，鐵電體電晶體之電阻值設為具有圖4之Id-Vg特性，具有以μVt ＝±MW/2及σVt 決定之分佈者。又，固定電阻元件之電阻值為μR ，以成σR 之正規分佈之方式隨機決定。設N=128，以突觸110之一半為接通狀態，另一半成為斷開狀態之方式寫入權重，計算對輸入線S施加電壓VS [i](=1 V)之情形之輸出Σ(G[i]＊VS [i])。另，積和運算裝置之模擬係隨機改變突觸110之權重設定，以200樣本進行，使其結果於正規分佈上近似。將模擬結果顯示於圖9A～圖9D。
圖9A～圖9D中，標準化平均值μMAC 及標準化偏差值σMAC 係以出現頻率最高之FeFET之接通電阻μon ’ 及斷開電阻μoff ’ 、以及基於固定電阻元件之平均電阻μR 計算之眾數值μMAC ’ ＝64/(μon ’ ＋μR )＋64／(μoff ’ ＋μR )標準化。另，由於鐵電體電晶體之電阻分佈係遵循對數正規分佈，故眾數值μ’及平均值μ嚴格上不同。
鐵電體電晶體之臨限值電壓Vt以外之Id-Vg特性固定之情形時，作為影響積和運算裝置之精度之原因，有μR 、σR 、MW、σVt 及Ｎ之5個。因此，為了驗證追加固定電阻元件之效果，將典型值帶入μR 以外之參數中。具體而言，σR ＝0.05μR 、MW＝1 V、σVt ＝0.15 V、N=128。
其結果可知，如圖9A～圖9D所示，充分小於鐵電體電晶體之μon ’ (～1 MΩ)之μR ＝10 kΩ中，合成電阻之接通傳導率與鐵電體電晶體單體大致相等，σMAC ＝0.1。另一方面可知，充分大於μon ’ 之μR =1 GΩ中，σMAC ＜0.01，積和運算裝置之精度改善10倍左右。又可知，μR 為10 kΩ～1 GΩ之情形時，藉由改善接通電阻之分佈不均，而有σMAC 亦逐漸改善之傾向。但可知，若μR 超出1 GΩ，則受到鐵電體之斷開電阻不均之影響而σMAC 變大，故積和運算裝置之精度降低。
因此可知，根據上述模擬條件，為提高積和運算裝置之精度，鐵電體電晶體之接通傳導率及斷開傳導率之機率分佈皆變小之1 GΩ作為固定電阻元件之電阻μR 最佳。
另，固定電阻元件之最佳電阻值μR 可根據介電質電晶體之特性，尤其接通傳導率及斷開傳導率之大小及該等之傳導率之分佈而增減。但，由於10^｛[log(μoff )＋log(μon )]/2｝之電阻值中，接通傳導率及斷開傳導率之機率分佈變為最小，故認為積和運算裝置獲得最高精度。另，上述式中，對μoff 及μon 使用平均值或眾數值之任一者之情形，結果亦不會產生不同。
如由圖9A～圖9D可知，固定電阻元件之電阻值μR 愈高於鐵電體電晶體之接通電阻μon (例如為1 MΩ以上)，愈可獲得追加固定電阻元件所致之積和運算裝置之精度改善效果。另，圖9A～圖9D所示之模擬中，實現σMAC ＜0.01之高積和運算精度時，μR 在100 MΩ至10 GΩ之範圍內。但，若可進而縮小鐵電體電晶體之σVt ，則亦可實現更廣μR 之範圍(例如，10 MΩ～100 GΩ)內之高積和運算精度。
又，若著眼於μMAC ，則1 GΩ中與眾數值μMAC ’ 一致，μR 接近μon ’ 或μoff ’ 之情形時，平均值與眾數值略微不同，故若基於眾數值之μon ’ 及μoff ’ 設定電阻值，則積和運算結果抵消數%，產生難以獲得按照目標之電阻值之問題。考慮此種觀點，固定電阻元件之電阻值μR 較佳在與平均值及眾數值無較大背離之100 MΩ至10 MΩ之範圍內。
但，鐵電體電晶體及固定電阻元件之合成電阻之分佈受到σR 之影響，μR 充分大於μon 之情形時，合成電阻之分佈與σR 一致。因此，為改善積和運算裝置之精度，縮小σR 較為重要。又，σR 大於σon 之情形時，由於無法獲得改善積和運算裝置之精度之效果，故為改善積和運算裝置之精度，σR /μR 小於σon /μon 較為重要。
＜4.圖像分類精度＞ 接著，參照圖10及圖11，針對使用積和運算裝置之神經網路之圖像分類精度進行說明。圖10係說明積和運算裝置之神經網路之一例之說明圖。
具體而言，使用圖10所示之輸入層為784個，隱藏層為128個，輸出層為10個之2層感知器，進行圖像分類。此種2層感知器可藉由784列256行的積和運算裝置，及128列20行的積和運算裝置而安裝。另，行數為神經元數之2倍係因分別進行負載荷之積和預算與正載荷之積和運算之故。
對上述說明之2層感知器，以改編美國國立標準技術研究所(NIST)之手寫數字資料庫之MNIST手寫數字資料組進行學習，決定突觸110各者之權重。另，MNIST手寫數字資料組係作為用以評估神經網路之性能之資料組確立評估，適於不同神經網路彼此之性能比較之資料組。
首先，將資料組之28像素×28像素之圖像資料各者轉換成黑白2值，將各像素值以電壓(0 V或1 V)輸入於輸入層。接著，突觸110假設為設定Ron 或Roff 之任一者之權重，以各層進行積和運算，計算正載荷與負載荷之差後，藉由激活函數計算輸出。再者，自隱蔽層之輸出係對128列20行之積和運算裝置以8位元之解析度輸入自輸入層之輸出，同樣地計算輸出。其後，將自輸出層之輸出與標號資料進行比較，以誤差變為最小之方式使突觸110各者之權重最佳化，從而獲得無電阻分佈之情形時分類精度亦變最高之突觸110之權重。另一方面，有電阻分佈之情形之分類精度以標準化標準偏差成σG 之方式帶有分佈地寫入突觸載荷，基於寫入值進行手寫文字之分類。
使用根據上述方法決定突觸110各者之權重之2層感知器，進行MNIST手寫數字資料組之分類，算出分類精度。將其結果顯示於下述表1。
[表1] (表1)
Figure 108109050-A0304-0001
如表1所示，使用以鐵電體電晶體及固定電阻元件構成，無電阻分佈(傳導率之標準偏差為0%)，Ron =1 GΩ及Roff =1 TΩ之突觸之2層感知器中，顯示95%之高分類精度。又，傳導率之標準偏差為5%及10%之情形時，使用以鐵電體電晶體及固定電阻元件構成之突觸之2層感知器中，亦顯示同等之高分類精度。另一方面可知，使用以FeFET單體構成，傳導率之標準偏差σG 為50%，Ron =1 MΩ及Roff =1 TΩ之突觸之2層感知器中，分類精度為11%而較低，有意義之分類變困難。
因此可知，本實施形態之積和運算裝置中，藉由將電阻分佈較小之固定電阻元件串聯連接於鐵電體電晶體，即使不進行突觸110各者之電阻值合併，亦實現高分類精度。另一方面可知，將未進行電阻值合併之鐵電體電晶體單體使用於突觸之積和運算裝置中，圖像分類之精度顯著降低。
參照表1之結果，為了以積和運算裝置實現高分類精度，較好將突觸110各者之電阻之標準偏差抑制在10%以下。但，對分類精度之要求比較寬鬆之用途(例如80%以上)中，突觸110各者之電阻之標準偏差可容許至20%左右。
又，為了以積和運算裝置獲得高分類精度，除了突觸110之傳導率之標準偏差σG 較小外，突觸110之接通電阻及斷開電阻之比(接通斷開電阻比Roff /Ron )較高亦較為重要。例如，圖11係顯示不同之接通斷開電阻比之分類精度之模擬結果之圖表圖。
如圖11所示，可知，為獲得要求嚴格分類之用途所要求之90%以上之高分類精度，需要20以上之接通斷開電阻比。又可知，若係5以上之接通斷開電阻比，則獲得分類精度之改善效果。即可知，為獲得改善分類精度之效果，固定電阻元件之電阻值μR 較佳為μR ＜μoff /5，為獲得90%以上之高分類精度，較佳為μR ＜μoff /20。
另，藉由將電阻值高於鐵電體電晶體之接通電阻之固定電阻元件串聯連接於鐵電體電晶體，而限制流動於突觸110之電流，故可能成為使積和運算裝置之動作速度變慢之原因。但，積和運算裝置由於同時進行所有積和運算，故可確保使用上充分之動作速度。例如，積和運算裝置可以視訊框之60 Hz左右充分進行圖像辨識。
另一方面，由於突觸110之電阻值愈高，愈改善積和運算裝置之能量效率，故設置固定電阻元件對積和運算裝置全體之性能提高上較為有效。再者，藉由突觸110之接通電阻變高，自較多突觸110流動於輸出線之電流量減少，輸出線不易受到損傷，故亦期待改善積和運算裝置之可靠性。
＜5.積和運算裝置之具體構造＞ 接著，參照圖12A～圖20，針對上述積和運算裝置所實現之具體構造及材料等進行說明。
(固定電阻元件之構造及材料) 首先，參照圖12A～圖14B，針對設置於積和運算裝置之固定電阻元件之構造及材料進行說明。
本實施形態之積和運算裝置中，若固定電阻元件之構造及材料可實現所要求之μR 及σR ，則可選擇任意構造及材料。但，固定電阻元件較佳為與積體電路之親和性及積體度較高，且溫度依存性及電壓依存性較小之元件。
例如，如圖12A所示，固定電阻元件亦可為具有以一對導電體501、502(Metal(金屬):M)夾持絕緣體511(Insulator(絕緣體)：I)之構造(MIM構造)之積層型穿隧電阻元件500。圖12A係顯示積層型穿隧電阻元件500之構造之一例之模式圖。
積層型穿隧電阻元件500於絕緣體511之膜厚較厚之情形時，電阻值變得極其高，但絕緣體511之膜厚薄至數nm之情形時，導電體501、502之電子可將絕緣體511穿隧，獲得任意電阻。穿隧電阻不僅依存於絕緣體511之膜厚，亦依存於絕緣體511之勢壘高度及材料。因此，積層型穿隧電阻元件500之絕緣體511之膜厚係根據導電體501、502之材料與絕緣體511之材料之組合而決定。穿隧電阻元件原理上溫度依存性較小，可不使用溫度補償電路，於寬幅溫度範圍內使用，故積和運算裝置可提高運算精度及分類精度。又，藉此，可使積和運算裝置更小型化。
作為可以0.01μm2 之平面面積實現1 GΩ之電阻值之積層型穿隧電阻元件500之構造例，將絕緣體511之膜厚設為d時，可例示例如CoFeB/MgO/CoFeB(d=4.4 nm)、TiN/ZrO2 /TiN(d=2.5nm)、ITO/ZrO2 /ITO(d=2.5 nm)、TiN/HfO2 /ITO(d=2.5 nm)、TiN/SiO2 /TiN(d=1.5 nm)、TiN/Al2 O3 /TiN(d=1.2 nm)等。另，導電體501、502及絕緣體511之膜厚對於導電體501、502及絕緣體511之接合介面之化學鍵結狀態之凹凸等較為敏感，故可能未必以上述膜厚獲得期望之電阻。
但，積層型穿隧電阻元件500之構造及材料並非限定於此。若形成穿隧勢壘，且獲得期望之電阻值，則積層型穿隧電阻元件500之構造及材料未特別限定，可選擇任意構造及材料。
例如，導電體501、502亦可以Ti、Ta、W、Cu、Ru、Pt、Ir、In、Sn、Zn、Ga或C，或該等之化合物、氧化物或氮化物形成。2個導電體501、502可為同一材料，亦可為不同材料。
例如，絕緣體511亦可以SiO2 、Si3 N4 、HfO2 、ZrO2 、TiO2 、Al2 O3 、AlN、MgO或BN、或該等之混合物形成。又，絕緣體511亦可藉由積層不同絕緣體材料(Insulator1、Insulator2：I1 、I2 )而作為1個絕緣體511(例如MI1 I2 M構造)。
又，亦可取代導電體501、502或絕緣體511，使用半導體材料(Semiconductor：S)(例如MSM、SIS、MIS、SSM或SSS構造)。半導體材料亦可為Si、Ge、GaAs、InAs、InSb、Ga、In、Zn、Ga、Ti、Mo、W、C或Nb或該等之化合物、氧化物、氮化物、硫化物或硒化物等。再者，半導體材料亦可摻雜n型半導體或p型半導體之雜質。
此處，由於具有如圖12A所示之單層穿隧接合之穿隧電阻元件500較容易形成，故雖量產性佳，但電阻值可能具有電壓依存性。因此，對於向突觸110之輸入電壓使用複數個電壓之情形時，較好使用電壓依存性較低之穿隧電阻元件500。
例如，如圖12B所示，固定電阻元件亦可為具有交替積層有複數個導電體501、502、503、504、505、506(M)，及複數個絕緣體511、512、513、514、515(I)之多層構造之穿隧電阻元件500。圖12B係顯示多層積層型穿隧電阻元件500之構造之一例之模式圖。
由於多層積層型穿隧電阻元件500可減少每穿隧接合之電壓下降大小，故可抑制電阻值之電壓依存性。例如，將圖12B所示之穿隧接合積層5次之多層積層型穿隧電阻元件500中，可大幅改善電阻值之電壓依存性。圖13A係顯示穿隧接合之積層數為1次之穿隧電阻元件之電阻值之電壓依存性之一例，圖13B係顯示穿隧接合之積層數為5次之穿隧電阻元件之電阻值之電壓依存性之一例。參照圖13A及圖13B之圖表圖可知，藉由穿隧接合之積層數增加，而穿隧電阻元件500之電阻值之電壓依存性大幅改善。
又，多層積層型穿隧電阻元件500中，藉由增加穿隧接合之積層數y，而可將寄生電容減少約1/y，且可將σR 減少1/√y。藉此，可進而提高積和運算裝置之能量效率及運算精度。
另，上述積層型穿隧電阻元件500之導電體或絕緣體之各層可藉由使用例如濺射法、蒸鍍法、原子層堆積法、化學氣相沈積法或塗佈法等，依序成膜各層之材料而製造。
又，穿隧電阻元件500中，穿隧接合亦可不形成層狀。例如，穿隧電阻元件500中，穿隧接合亦可藉由三維網路構造而形成。將藉由三維網路構造形成穿隧接合之穿隧電阻元件500之一例顯示於圖14A及圖14B。
如圖14A所示，穿隧電阻元件500亦可為使導電性粒子507分散於絕緣體517之內部之複合材料。此種情形時，藉由複數個導電性粒子507，及存在於複數個導電性粒子507間之絕緣體517，形成穿隧接合。
或者，如圖14B所示，穿隧電阻元件500亦可為使以絕緣性有機物或氧化物被覆導電性粒子後燒結之複合體508分散於絕緣體518之內部之複合材料。包含此種複合材料之穿隧電阻元件500，電阻值之控制性優良，且可藉由複合體508及絕緣體518使複數個穿隧接合連續，故可更縮小電壓依存性及σR 。作為此種複合材料，此外可例示將金屬粉末及陶瓷粉末之混合物燒結成之燒結體(金屬陶瓷)等。
(可變電阻元件之構造及材料) 接著，針對設置於積和運算裝置之可變電阻元件之構造及材料進行說明。
本實施形態之積和運算裝置中，若可變電子元件為非揮發，且可記憶至少2個以上電阻值，則可選擇任意構造及材料。但，為提高積和運算裝置之運算精度，可變電阻元件較佳為具有高接通斷開電阻比及低σon 之元件。
可變電阻元件可大致分成電晶體型及二端子型之2種。
作為電晶體型可變電阻元件，除了上述鐵電體電晶體外，可例示藉由電荷捕獲而使Vt位移之浮動閘極型電晶體、MONOS型電晶體或自旋電晶體等。藉由電荷捕獲使Vt位移之浮動閘極型電晶體中，有藉由施加高的源極或汲極電壓，對阱部位注入熱電子，而可更高速地使可變電阻元件之電阻值變化之情形。此時，如圖15A所示，亦可於電晶體型可變電阻元件與固定電阻元件間之節點，設置選擇電晶體。
於電晶體型可變電阻元件中，以半導體材料形成通道。作為形成通道之半導體材料，亦可為例如Si、Ge、GaAs、InAs、InSb、Ga、In、Zn、Ga、Ti、Mo、W、C或Nb或該等之化合物、氧化物、氮化物、硫化物或硒化物等。但，電晶體型可變電阻元件中，為獲得高接通斷開電阻比，亦可使用矽、Ⅲ-Ⅴ族化合物半導體、金屬氧化物、過渡金屬硫屬化物、有機薄膜或高分子薄膜，作為半導體材料。
使用鐵電體電晶體作為電晶體型可變電阻元件之情形時，構成閘極絕緣膜之鐵電體材料雖未特別限定，但亦可使用鋯鈦酸鉛、鈦酸鋇、鐵酸鉍、鉭酸鉍鍶、聚偏二氟乙烯、氧化鉿或氧化鋯、或該等之混合物。構成閘極絕緣膜之鐵電體材料，尤其於氧化鉿或氧化鋯或該等之混合物之情形時，由於鐵電體材料之結晶化溫度較低，故可更容易進行製造。
另，構成閘極絕緣膜之鐵電體材料中亦可進而包含反鐵電體材料。反鐵電體材料藉由電場之施加而自非極性狀態變化成極性狀態。若欲維持反鐵電體材料之極性狀態，只要對相接於反鐵電體材料之導電體使用功函數不同之材料，產生內部電場即可。
使用鐵電體電晶體作為電晶體型可變電阻元件之情形時，鐵電體電晶體之裝置構成亦未特別限定。例如，鐵電體電晶體可為將鐵電體材料(Ferroelectric：F)使用於閘極絕緣膜之MFS(Metal-Ferroelectric-Semiconductor，金屬鐵電半導體)構造，可為以鐵電體材料(Ferroelectric：F)及絕緣體材料(Insulator：I)之積層構造構成閘極絕緣膜之MFIS構造或MIFS構造，亦可為於將絕緣體材料使用於閘極絕緣膜之電晶體之閘極電極連接有鐵電體電容器之MFMIS構造。
作為二端子型可變電阻元件，可例示相變記憶體(Phase-Change Memory：PCM)、纖絲型電阻變化記憶體(電阻隨機存取記憶體(Resistance Random Access Memory)：ReRAM)、介面型電阻變化記憶體、磁性穿隧接合元件(Magnetic Tunnel Junction：MTJ)、鐵電體穿隧接合元件(Ferroelectric Tunnel Junction：FTJ)、及鐵電體二極體或碳記憶體等。由於二端子型可變電阻元件可藉由施加電流或電壓而寫入權重，故如圖15B所示，亦可於可變電阻元件與固定電阻元件間之節點設置選擇電晶體。
(整流功能對突觸之附加) 此處，參照圖16A～圖16C，針對對突觸110附加整流功能之情形之固定電阻元件之構造進行說明。圖16A～圖16C係顯示附加整流功能之突觸110之構成之其他例之電路圖。
例如，不以向輸入線之電壓脈衝之振幅，而以脈衝寬進行向積和運算電路100之輸入之情形時，防止電流自輸出線之逆流較為重要。此種情形時，較好對突觸110附加整流功能。
例如，如圖16A所示，亦可於突觸110，與固定電阻元件串聯地設置二極體。二極體可未特別限定地使用肖特基二極體或pn接合二極體等眾所周知之二極體。但，二極體較佳為斷開電阻高於固定電阻元件之μR ，接通電阻小於固定電阻元件μR 者。
或者，如圖16B所示，亦可藉由以高電阻二極體構成固定電阻元件，而對固定電阻元件附加整流功能。再者，如圖16C所示，亦可藉由使固定電阻元件之輸入側及鐵電體電晶體之閘極短路，而對突觸110附加整流功能。
固定電阻元件為穿隧電阻元件之情形時，例如可藉由於穿隧電阻元件之導電體進而積層半導體，而形成肖特基接合之二極體。此種情形時，由於追加成本或追加步驟之負擔較小，故可更容易地對突觸110附加整理功能。
(可變電阻元件及固定電阻元件之配置例) 接著，參照圖17～圖22，針對積和運算電路100之可變電阻元件及固定電阻元件之配置例進行說明。圖17係顯示積和運算電路100之平面配置之一例之模式圖，圖18係顯示以圖17之A1-A2線切斷之剖面之一例之模式圖。圖19係顯示積和運算電路100之剖面配置之其他例之模式圖。
積和運算電路100可作為形成於基板上之積體電路之一部分形成。基板亦可為半導體基板、絕緣體基板或導電體基板之任一者。但，基板為半導體基板之情形時，可使用基板之一部分形成電晶體型可變電阻元件。又，基板為絕緣體基板之情形時，可藉由於絕緣體基板之上形成半導體膜，而於半導體膜形成電晶體型可變電阻元件。再者，基板為導電體基板之情形時，可藉由於導電體基板之上積層絕緣膜及半導體膜，而於半導體膜形成電晶體型可變電阻元件。
例如，如圖17及圖18所示，於半導體基板600之上，經由以鐵電體材料形成之閘極絕緣膜521，設置閘極電極520。又，於閘極電極520兩側之半導體基板600，設置源極或汲極區域523。藉由該等構成，於半導體基板600設置鐵電體電晶體。鐵電體電晶體例如係藉由層間絕緣層610被埋入。
閘極電極520於第1方向(正對圖17之上下方向)延伸，連接於行解碼器231或列解碼器232。源極或汲極區域523之一者經由接點541，連接於在第1方向(正對圖17之上下方向)延伸之輸出線540。又，源極或汲極區域523之另一者經由接點561，在與第1方向正交之第2方向(正對圖17之左右方向)連接於輸入線560。此處，積層型穿隧電阻元件500以夾持於接點561與輸入線560間之方式設置。另，作為固定電阻元件，除了積層型穿隧電阻元件500外，亦可使用比電阻為特定大小之半導體材料等。作為可成為此種固定電阻元件之材料，可例示Si、TiON或金屬氧化物(ZnO等)等。藉此，可容易以更單純之構造製造固定電阻元件。
可變電阻元件可不設置於形成積體電路之基板上，亦可形成於積體電路之配線層間。例如，如圖19所示，鐵電體電晶體亦可設置於設於層間絕緣層610之半導體層601。具體而言，於半導體層601之上，經由以鐵電體材料形成之閘極絕緣膜521，設置閘極電極520。又，於閘極電極520兩側之半導體層601，設置未圖示之源極或汲極區域。藉由該等構成，於半導體基板601設置鐵電體電晶體。
又，半導體層601之源極或汲極區域之一者亦可經由接點761，連接於設置於層間絕緣層710及半導體基板700之場效電晶體。設置於層間絕緣層710及半導體基板700之場效電晶體亦可具備例如閘極電極720、閘極絕緣膜721、源極或汲極區域723、接點761、741、及配線740。半導體層601之源極或汲極區域之另一者經由接點561連接於輸入線560等。此處，積層型穿隧電阻元件500以夾持於接點561與輸入線560間之方式設置。
根據圖19所示之構成，由於可將積和運算電路100與周邊電路或半導體裝置積層而形成，故可使包含積和運算電路100之積體電路全體之平面面積小型化。此外，亦可藉由將複數個可變電阻元件及固定電阻元件形成於不同層，三維地構成電路，而使包含積和運算電路100之積體電路全體之平面面積進而小型化。另，圖17～圖19中，係以平面型形成電晶體型可變電阻元件，但電晶體型可變電阻元件亦可以平面型、縱型、扇形、奈米線型或薄膜型之任一形態形成。
另，固定電阻元件只要電性連接於可變電阻元件即可，形成之場所未特別限定。例如，固定電阻元件亦可設置於基板上、配線之上或下、或接觸孔內之任一者。例如，如圖20～圖22所示，固定電阻元件亦可藉由將配線之一部分設為與固定電阻元件相同之積層構造，而與配線一次形成。圖20係顯示積和運算裝置之平面配置之其他例之模式圖，圖21係顯示以圖20之A1-A2線切斷之剖面之一例之模式圖，圖22係顯示以圖20之B1-B2線切斷之剖面之一例之模式圖。
具體而言，如圖20～圖22所示，於半導體基板600之上，經由以鐵電體材料形成之閘極絕緣膜521，設置閘極電極520。又，於閘極電極520兩側之半導體基板600，設置源極或汲極區域523。藉由該等構成，於半導體基板600設置鐵電體電晶體。鐵電體電晶體例如係藉由層間絕緣層610被埋入。
閘極電極520於第1方向(正對圖20之上下方向)延伸，連接於行解碼器231或列解碼器232。源極或汲極區域523之一者經由接點541，連接於在第1方向(正對圖20之上下方向)延伸之積層配線500A。又，源極或汲極區域523之另一者經由接點542、543，在與第1方向正交之第2方向(正對圖20之左右方向)連接於輸入線560。此處，積層型穿隧電阻元件500B以夾持於接點542、543間之方式設置。積層型穿隧電阻元件500B與積層配線500A同時形成，具有相同之積層構造。
根據該構造，可削減積和運算裝置之製造成本。
另，使用積層型穿隧電阻元件作為配線之情形時，藉由形成積層型穿隧電阻元件之最下層作為導電體，於導電體之下形成通孔(貫通電極)，而可進行自配線之拉出。通孔可與積層型穿隧電阻元件之最下層之導電體連接，亦可藉由自積層型穿隧電阻元件之上層貫通穿隧電阻元件設置，而與導電體連接。另，當然亦可於積層型穿隧電阻元件之最上層側設置通孔。
以上，雖已一面參照隨附圖式，一面對本發明之較佳實施形態進行詳細說明，但本發明之技術範圍並非限定該等例。應明瞭，只要為具有本發明之技術領域之一般知識者，皆可於申請專利範圍所記載之技術思想之範疇內，想到各種變更例或修正例，但亦應了解，該等當然係屬於本揭示之技術範圍內者。
例如，上述實施形態中，顯示了積和運算裝置使用於圖像分類之例，但本揭示之技術不限於上述例。例如，積和運算裝置可使用於人工神經網路之各種分類器。
作為分類對象，可例示例如圖像、聲音、感測器資料或統計資料等。又，人工神經網路之學習可使用本實施形態之積和運算裝置作為學習器，亦可將另外學習之突觸載荷寫入於本實施形態之積和運算裝置而使用。再者，本實施形態之積和運算裝置為了學習，亦可具有算出突觸電阻之修正量之功能。
另，本實施形態之積和運算裝置亦可使用於圖像之壓縮、復原、加工或產生。
又，本說明書所記載之效果僅為說明或例示者，並未限定。即，本揭示之技術可隨上述效果一起或取代上述效果，發揮本領域技術人員由本說明書之記載而明瞭之其他效果。
另，如下之構成亦屬於本揭示之技術範圍。 (1) 一種半導體裝置，其具備：複數個突觸，其串聯連接有取第1電阻值及低於上述第1電阻值之第2電阻值之非揮發性可變電阻元件、及固定電阻元件；及 輸出線，其輸出流動於上述複數個突觸之電流總和。 (2) 如上述(1)之半導體裝置，其中上述固定電阻元件之電阻值高於上述第2電阻值。 如上述(1)或(2)之半導體裝置，其中上述固定電阻元件之電阻值低於上述第1電阻值。 (4) 如上述(3)之半導體裝置，其中上述固定電阻元件之電阻值低於上述第1電阻值之1/5。 (5) 如上述(2)至(4)中任一項之半導體裝置，其中若將上述第1電阻值設為μoff ，將上述第2電阻值設為μon ，μ=10^{[log(μoff )+log(μon )]/2｝， 則上述固定電阻元件之電阻值μR 為0.1 μ＜μR ＜10 μ。 (6) 如上述(5)之半導體裝置，其中若將μR 之標準偏差設為σR ，將μon 之標準偏差設為σon ， 則σR /μR 小於σon ＜μon 。 (7) 如上述(1)至(6)中任一項之半導體裝置，其中上述可變電阻元件係電晶體。 (8) 如上述(7)之半導體裝置，其中上述可變電阻元件係以鐵電體材料形成閘極絕緣膜之鐵電體電晶體。 (9) 如上述(7)或8之半導體裝置，其中上述可變電阻元件係n型電晶體， 上述固定電阻元件設置於上述可變電阻元件之輸入側。 (10) 如上述(7)或8之半導體裝置，其中上述可變電阻元件係p型電晶體， 上述固定電阻元件設置於上述可變電阻元件之輸出側。 (11) 如上述(1)至(10)中任一項之半導體裝置，其中上述固定電阻元件係藉由以導電體夾持絕緣體而形成之穿隧電阻元件。 (12) 如上述(11)之半導體裝置，其中上述固定電阻元件係積層有單層或複數層上述絕緣體及上述導電體之積層型穿隧電阻元件。 (13) 如上述(12)之半導體裝置，其進而具備上述固定電阻元件及至少一部分積層構造共通之積層配線。 (14) 如上述(7)至(12)中任一項之半導體裝置，其中上述固定電阻元件設置於將上述電晶體之源極或汲極與配線層電性連接之接點內。 (15) 如上述(7)至(12)中任一項之半導體裝置，其中上述固定電阻元件設置於配線層間。 (16) 如上述(1)至(6)中任一項之半導體裝置，其中上述可變電阻元件係二端子型可變電阻元件。 (17) 如上述(1)至(16)中任一項之半導體裝置，其中進而具備控制上述可變電阻元件各者之電阻值之解碼器。 (18) 如上述(17)之半導體裝置，其中於上述複數個突觸之各者，進而設置控制上述可變電阻元件之選擇或非選擇之選擇電晶體。 (19) 如上述(1)至(18)中任一項之半導體裝置，其中上述複數個突觸係矩陣狀排列。 (20) 如上述(1)至(19)中任一項之半導體裝置，其中上述複數個突觸具備複數個上述可變電阻元件或上述固定電阻元件， 複數個上述可變電阻元件或上述固定電阻元件分別並聯連接。 (21) 如上述(1)至(20)中任一項之半導體裝置，其中於上述複數個突觸進而設置整流元件。 (22) 一種積和運算裝置，其具備：複數個突觸，其串聯連接有取第1電阻值及低於上述第1電阻值之第2電阻值之可變電阻元件、及固定電阻元件；及 輸出線，其輸出流動於上述複數個突觸之電流總和。
10、100‧‧‧積和運算電路 11、110‧‧‧突觸 21、210‧‧‧輸入電路 22、220‧‧‧輸出電路 110A、110B‧‧‧突觸 231‧‧‧行解碼器 232‧‧‧列解碼器 500‧‧‧積層型穿隧電阻元件 500A‧‧‧積層配線 500B‧‧‧積層型穿隧電阻元件 501～506‧‧‧導電體 507‧‧‧導電性粒子 508‧‧‧複合體 511～515‧‧‧絕緣體 517、518‧‧‧絕緣體 520‧‧‧閘極電極 521‧‧‧閘極絕緣膜 523‧‧‧源極或汲極區域 540‧‧‧輸出線 541‧‧‧接點 542、543‧‧‧接點 560‧‧‧輸入線 561‧‧‧接點 600‧‧‧半導體基板 601‧‧‧半導體層 610‧‧‧層間絕緣層 700‧‧‧半導體基板 710‧‧‧層間絕緣層 720‧‧‧閘極電極 721‧‧‧閘極絕緣膜 723‧‧‧源極或汲極區域 740‧‧‧配線 761、741‧‧‧接點
圖1係神經網路之一種即單層感知器(perceptron)之模式圖。 圖2係顯示積和運算裝置之構成之一例之方塊圖。 圖3係顯示本揭示之一實施形態之積和運算裝置之構成之一例之模式性電路圖。 圖4係顯示鐵電體電晶體之Id-Vg特性之一例之圖表圖。 圖5A係顯示鐵電體電晶體之電阻之傳導率分佈一例之圖表圖。 圖5B係顯示固定電阻元件之電阻之傳導率分佈之一例之圖表圖。 圖5C係顯示鐵電體電晶體及固定電阻元件之串聯連接之合成電阻之傳導率分佈之一例之圖表圖。 圖6A係為顯示固定電阻元件及鐵電體電晶體之連接，而擷取1個突觸之電路圖。 圖6B係為顯示固定電阻元件及鐵電體電晶體之連接，而擷取1個突觸之電路圖。 圖7A係顯示向突觸各者之寫入電壓之一例之說明圖。 圖7B係顯示向突觸各者之抹除電壓之一例之說明圖。 圖7C係顯示向突觸全體之一併抹除電壓之一例之說明圖。 圖8A係顯示變化例之積和運算裝置之構成之一例之模式性電路圖。 圖8B係顯示變化例之積和運算裝置之構成之一例之模式性電路圖。 圖8C係顯示變化例之積和運算裝置之構成之一例之模式性電路圖。 圖8D係顯示變化例之積和運算裝置之構成之一例之模式性電路圖。 圖9A係顯示N列1行積和運算裝置之模擬結果之圖表圖。 圖9B係顯示N列1行積和運算裝置之模擬結果之圖表圖。 圖9C係顯示N列1行積和運算裝置之模擬結果之圖表圖。 圖9D係顯示N列1行積和運算裝置之模擬結果之圖表圖。 圖10係說明積和運算裝置之神經網路之一例之說明圖。 圖11係顯示不同接通斷開電阻比之分類精度之模擬結果之圖表圖。 圖12A係顯示積層型穿隧電阻元件之構造之一例之模式圖。 圖12B係顯示多層積層型穿隧電阻元件之構造之一例之模式圖。 圖13A係顯示穿隧接合之積層數為1次之穿隧電阻元件之電阻值之電壓依存性之一例之圖表圖。 圖13B係顯示穿隧接合之積層數為5次之穿隧電阻元件之電阻值之電壓依存性之一例之圖表圖。 圖14A係顯示藉由三維網路構造形成穿隧接合之穿隧電阻元件之一例之模式圖。 圖14B係顯示藉由三維網路構造形成穿隧接合之穿隧電阻元件之一例之模式圖。 圖15A係顯示積和運算裝置之構成之其他例之模式性電路圖。 圖15B係顯示積和運算裝置之構成之其他例之模式性電路圖。 圖16A係顯示附加整流功能之突觸之構成之其他例之電路圖。 圖16B係顯示附加整流功能之突觸之構成之其他例之電路圖。 圖16C係顯示附加整流功能之突觸之構成之其他例之電路圖。 圖17係顯示積和運算裝置之平面配置之一例之模式圖。 圖18係顯示以圖17之A1-A2線切斷之剖面之一例之模式圖。 圖19係顯示積和運算裝置之剖面配置之其他例之模式圖。 圖20係顯示積和運算裝置之平面配置之其他例之模式圖。 圖21係顯示以圖20之A1-A2線切斷之剖面之一例之模式圖。 圖22係顯示以圖20之B1-B2線切斷之剖面之一例之模式圖。
100‧‧‧積和運算電路
110‧‧‧突觸
210‧‧‧輸入電路
220‧‧‧輸出電路
231‧‧‧行解碼器
232‧‧‧列解碼器

Claims (20)

  1. 一種半導體裝置，其包含： 複數個突觸，其串聯連接有取第1電阻值及低於上述第1電阻值之第2電阻值之非揮發性可變電阻元件、與電阻值高於上述第2電阻值之固定電阻元件；及 輸出線，其輸出流動於上述複數個突觸之電流總和。
  2. 如請求項1之半導體裝置，其中上述固定電阻元件之電阻值低於上述第1電阻值。
  3. 如請求項2之半導體裝置，其中上述固定電阻元件之電阻值低於上述第1電阻值之1/5。
  4. 如請求項2之半導體裝置，其中若將上述第1電阻值設為μoff ，將上述第2電阻值設為μon ，μ=10^{[log(μoff )+log(μon )]/2｝， 則上述固定電阻元件之電阻值μR 為0.1 μ＜μR ＜10 μ。
  5. 如請求項4之半導體裝置，其中若將μR 之標準偏差設為σR ，將μon 之標準偏差設為σon ， 則σR /μR 小於σon /μon 。
  6. 如請求項1之半導體裝置，其中上述可變電阻元件係電晶體。
  7. 如請求項6之半導體裝置，其中上述可變電阻元件係以鐵電體材料形成閘極絕緣膜之鐵電體電晶體。
  8. 如請求項6之半導體裝置，其中上述可變電阻元件係n型電晶體， 上述固定電阻元件設置於上述可變電阻元件之輸入側。
  9. 如請求項6之半導體裝置，其中上述可變電阻元件係p型電晶體， 上述固定電阻元件設置於上述可變電阻元件之輸出側。
  10. 如請求項1之半導體裝置，其中上述固定電阻元件係藉由以導電體夾持絕緣體而形成之穿隧電阻元件。
  11. 如請求項10之半導體裝置，其中上述固定電阻元件係積層有單層或複數層上述絕緣體及上述導電體之積層型穿隧電阻元件。
  12. 如請求項6之半導體裝置，其中上述固定電阻元件設置於將上述電晶體之源極或汲極，與配線層電性連接之接點內。
  13. 如請求項6之半導體裝置，其中上述固定電阻元件設置於配線層間。
  14. 如請求項1之半導體裝置，其中上述可變電阻元件係二端子型可變電阻元件。
  15. 如請求項1之半導體裝置，其進而包含控制上述可變電阻元件各者之電阻值之解碼器。
  16. 如請求項13之半導體裝置，其中於上述複數個突觸之各者，進而設置控制上述可變電阻元件之選擇或非選擇之選擇電晶體。
  17. 如請求項1之半導體裝置，其中上述複數個突觸係矩陣狀排列。
  18. 如請求項1之半導體裝置，其中上述複數個突觸包含複數個上述可變電阻元件或上述固定電阻元件， 複數個上述可變電阻元件或上述固定電阻元件，係分別並聯連接。
  19. 如請求項1之半導體裝置，其中於上述複數個突觸進而設置整流元件。
  20. 一種積和運算裝置，其包含： 複數個突觸，其串聯連接有取第1電阻值及低於上述第1電阻值之第2電阻值之2值的非揮發性可變電阻元件、與電阻值高於上述第2電阻值之固定電阻元件；及 輸出線，其輸出流動於上述複數個突觸之電流總和。
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