WO2014068961A1 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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WO2014068961A1
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data line
cell
cell transistor
memory cell
nonvolatile semiconductor
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PCT/JP2013/006400
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孝典 上田
河野　和幸
村久木　康夫
中山　雅義
百合子 石飛
桂太 高橋
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パナソニック株式会社
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Definitions

  • the present disclosure relates to a nonvolatile semiconductor memory device, and relates to an arrangement configuration and a circuit configuration for eliminating a mismatch in driving load capacitance between a memory cell array and a reference cell array.
  • the main non-volatile memory is a flash memory, but the rewrite time is on the order of microseconds or milliseconds, which is a factor that hinders the performance improvement of set devices equipped with the non-volatile memory.
  • Non-volatile memory capable of rewriting at high speed and low consumption compared to flash memory
  • a resistance change type memory (ReRAM: Resistive Random Access Memory) using a resistance change type element as a storage element.
  • the resistance change type memory can be rewritten at nanosecond order and the rewriting time is high speed. Further, the voltage required for rewriting requires 10V or more for the flash memory, but the resistance change type memory can be rewritten at about 1.8V. It is possible to achieve low power consumption of the nonvolatile memory.
  • Patent Document 1 and Non-Patent Document 1 disclose a read circuit configuration of a resistance change type memory.
  • the memory cell of the resistance change type memory is constituted by a series connection of a resistance change element and a cell transistor.
  • the variable resistance element stores data by being set to a low resistance value or a high resistance value in a resistance value range of 1 K ⁇ to 1 M ⁇ , for example, in accordance with stored data (“0” data, “1” data).
  • the resistance value of the resistance change element is low, the memory cell current is large, and when the resistance value is high, the memory cell current is small, and this memory cell current difference is detected by a sense amplifier circuit during a read operation.
  • the data stored in the memory cell is read.
  • a reference cell for generating a reference current is used to determine the magnitude of the memory cell current in the sense amplifier circuit.
  • the sense amplifier circuit determines the data stored in the memory cell by comparing the memory cell current with the reference cell current.
  • the reference cell is configured by, for example, a serial connection of a fixed resistance element formed of a polysilicon resistance element and a cell transistor.
  • the memory cell and the sense amplifier are connected by a bit line, and the reference cell and the sense amplifier are connected by a reference bit line.
  • the load resistances of the bit line and the reference bit line it is necessary to match the load resistances of the bit line and the reference bit line.
  • since many memory cells are connected to the bit line only the reference cell is connected to the reference bit line. End up.
  • a method of matching the load resistance of the reference bit line with the bit line by connecting a dummy memory cell to the reference bit line is generally used.
  • forming is required first so that the resistance change element can be switched between a high resistance state and a low resistance state.
  • a voltage higher than normal rewriting is applied to the resistance change element.
  • the variable resistance element that was in the ultra-high resistance state before forming is switched between the high resistance state and the low resistance state.
  • variable resistance nonvolatile memory has the following problems.
  • a nonvolatile memory such as a resistance change type memory
  • a comparison is made with a sense amplifier.
  • the dummy memory cell cannot be formed. This is because, when the configuration is capable of forming, the dummy memory cell is simultaneously selected when the memory cell is selected, and the current flows not only in the reference cell but also in the dummy memory cell, so that the reference cell current cannot be controlled correctly. . Therefore, the memory cell performs forming so that the variable resistance element can be switched between the high resistance state and the low resistance state. However, since the dummy memory cell cannot be formed, the variable resistance element remains in the ultra high resistance state. Therefore, the resistance value of the resistance change element is greatly different between the memory cell and the dummy memory cell.
  • the resistance change element of the dummy memory cell Since the resistance change element of the dummy memory cell is in an ultra-high resistance state, it is difficult for the drive load capacitance such as a via contact before the resistance change element to be reflected on the reference bit line. As a result, a mismatch occurs in the drive load capacitance between the reference bit line and the bit line of the memory cell.
  • the method of change in the transient state changes between the cell current and the reference cell current in high-speed reading, and high-speed reading becomes difficult.
  • the reading speed is slowed down, the time for passing the cell current and the reference cell current becomes long, and the current consumption during reading increases.
  • the present disclosure has been made in view of the above problems, and an object of the present disclosure is to provide a nonvolatile semiconductor memory device in which a mismatch in driving load capacitance between a bit line of a reference cell and a bit line of a memory cell is reduced.
  • the nonvolatile semiconductor memory device is connected between a word line, a first data line, a second data line, and the first data line and the second data line.
  • a plurality of memory cells having a first cell transistor and a first variable resistance element connected in series, the gate of the first cell transistor being connected to the word line, a reference word line, and a first reference data line
  • a dummy cell having a reference cell in which the gate of the transistor is connected to the reference word line, a third cell transistor, and a second variable resistance element.
  • the dummy memory cell has both ends of the second resistance change element connected to the first reference data line, and one end of the third cell transistor is connected to one end of the second resistance change element. The other end is open and the gate is connected to the word line.
  • both ends of the variable resistance element are short-circuited by the first reference data line. For this reason, it is possible to reflect the drive load capacitance of the via contact and the wiring between the variable resistance element and the cell transistor on the first reference data line. Thereby, the driving load capacity of the first reference data line can be made closer to the driving load capacity of the first data line of the memory cell.
  • the nonvolatile semiconductor memory device is connected between a word line, a first data line, a second data line, and the first data line and the second data line.
  • a plurality of memory cells having a first cell transistor and a first variable resistance element connected in series, the gate of the first cell transistor being connected to the word line, a reference word line, and a first reference data
  • a reference cell having a gate of a cell transistor connected to the reference word line; and a dummy memory cell having a third cell transistor, It said third cell transistors of the dummy memory cell has one end connected to said first reference data line, the other end is open, the gate is connected to the word line.
  • the resistance change element is not provided in the dummy memory cell, and one end of the cell transistor is connected to the first reference data line. Therefore, the via contact connected to the cell transistor and the driving load capacitance of the wiring can be reflected in the first reference data line. Thereby, the driving load capacity of the first reference data line can be made closer to the driving load capacity of the first data line of the memory cell.
  • the nonvolatile semiconductor memory device of the present disclosure can reduce the mismatch of the drive load capacitance between the reference data line and the data line of the memory cell, and can improve the reading accuracy at the time of high-speed reading.
  • 1 is a diagram showing a detailed configuration of a memory array of a nonvolatile semiconductor memory device according to a first embodiment.
  • 1 is a diagram showing an overall configuration of a nonvolatile semiconductor memory device according to a first embodiment.
  • 1 is a circuit diagram of a memory cell of a nonvolatile semiconductor memory device according to a first embodiment. Sectional drawing of the memory cell of the non-volatile semiconductor memory device which concerns on 1st Embodiment The figure which shows the voltage application value to the memory cell in each operation mode of the non-volatile semiconductor memory device which concerns on 1st Embodiment. Sectional drawing of the dummy memory cell of the non-volatile semiconductor memory device which concerns on 1st Embodiment FIG.
  • FIG. 3 is a diagram showing circuit connections of a selected memory cell and a selected reference cell during a read operation of the nonvolatile semiconductor memory device according to the first embodiment.
  • the figure which shows the detailed structure of the memory array of the non-volatile semiconductor memory device which concerns on 2nd Embodiment Sectional drawing of the dummy memory cell of the non-volatile semiconductor memory device which concerns on 2nd Embodiment The figure which shows the detailed structure of the memory array of the non-volatile semiconductor memory device which concerns on 3rd Embodiment Sectional drawing of the dummy memory cell of the non-volatile semiconductor memory device which concerns on 3rd Embodiment Sectional drawing of the dummy memory cell of the non-volatile semiconductor memory device which concerns on 4th Embodiment
  • FIG. 1 is a diagram showing a detailed configuration of a memory array of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 1 is a diagram showing a detailed configuration of a dummy memory cell of a reference bit line, which is a feature of this embodiment, and a detailed description thereof will be described later after description of the entire configuration of the nonvolatile semiconductor memory device.
  • FIG. 2 is a diagram showing an overall configuration of the nonvolatile semiconductor memory device according to the first embodiment.
  • the nonvolatile semiconductor memory device includes a memory array 10, a word line driver 20, a column gate 21, a sense amplifier 22, a write driver 23, and a control circuit 24.
  • the memory array 10 memory cells for storing data and reference cells for generating a reference cell current during a read operation are arranged.
  • the memory array 10 includes word lines WL0 to WLn, bit lines BL0 to BLm, source lines SL0 to SLm connected to memory cells, and reference word lines RWL, reference bit lines RBL, and reference source lines RSL connected to reference cells. Is connected. Details of the memory array 10 will be described later.
  • the word line driver 20 is a circuit that receives an input address (not shown in FIG. 2) and selects and drives the word lines WL0 to WLn and the reference word line RWL of the memory array 10.
  • the column gate 21 receives an input address (not shown in FIG. 2) and selects the bit lines BL0 to BLm, the source lines SL0 to SLm, the reference bit line RBL, and the reference source line RSL of the memory array 10, which will be described later. This circuit is connected to the sense amplifier 22 and the write driver 23.
  • the sense amplifier 22 is a circuit that determines the data stored in the memory cells of the memory array 10 during a read operation.
  • the read operation is performed by selecting and connecting the bit lines BL0 to BLn to which the memory cells are connected and the reference bit line RBL to which the reference cells are connected via the column gate 21.
  • the write driver 23 is a circuit that applies a rewrite voltage to the memory array 10 during a rewrite operation. Specifically, it is a circuit that selects either a bit line or a source line when performing a rewrite operation to a memory cell, and applies a ground voltage VSS (0 V) when no rewrite operation is performed. The voltage supplied from the write driver 23 is applied to the selected bit lines BL0 to BLm or source lines SL0 to SLm via the column gate 21.
  • the control circuit 24 is a circuit that controls various operation modes such as reading and rewriting of the nonvolatile semiconductor memory device, and controls the word line driver 20, column gate 21, sense amplifier 22, and write driver 23 described above.
  • FIG. 3 is a circuit diagram of the memory cell of the nonvolatile semiconductor memory device according to the first embodiment.
  • a resistance change type memory ReRAM
  • the memory cell MC is constituted by a series connection of a resistance change element RR and a cell transistor TC, the word line WL is connected to the gate terminal of the cell transistor TC, the bit line BL is connected to one end of the resistance change element RR, and the source line SL is connected to one end of the cell transistor.
  • a configuration in which the resistance change element RR is connected to the bit line BL and the cell transistor TC is connected to the source line SL will be described as an example.
  • the present embodiment can also be applied to connected memory cells.
  • the memory cell of the nonvolatile semiconductor memory device according to the present embodiment is a “1T1R” type resistance change memory cell including one cell transistor TC and one resistance change element RR.
  • FIG. 4 is a cross-sectional view of the memory cell of the nonvolatile semiconductor memory device according to the first embodiment.
  • Diffusion regions 31a and 31b are formed on the semiconductor substrate 30, and the diffusion region 31a functions as the source terminal of the cell transistor TC and the diffusion region 31b functions as the drain terminal of the cell transistor.
  • a region between the diffusion regions 31a and 31b functions as a channel region of the cell transistor TC, and an oxide film 32 and a gate electrode 33 (word line WL) formed of polysilicon are formed on the channel region, thereby functioning as the cell transistor TC. .
  • the source terminal 31a of the cell transistor TC is connected to the source line SL which is the first wiring layer 35a through the via contact 34a.
  • the drain terminal 31b of the cell transistor TC is connected to the first wiring layer 35b through the via contact 34b.
  • the first wiring layer 35 b is connected to the second wiring layer 37 through the via contact 36, and the second wiring layer 37 is connected to the resistance change element RR through the via contact 38.
  • the resistance change element RR includes a lower electrode 39, a resistance change layer 40, and an upper electrode 41.
  • the resistance change element RR is connected to the bit line BL which is the third wiring layer 43 through the via contact 42.
  • FIG. 5 is a diagram showing voltage application values to the memory cells in each operation mode of the nonvolatile semiconductor memory device according to the first embodiment.
  • the cell transistor TC in the read operation, is selected by applying a gate voltage Vg_read (for example, 1.8 V) to the word line WL, and the drain voltage Vread (for example, 0.4 V) is applied to the bit line BL. Then, the ground voltage VSS (0 V) is applied to the source line SL.
  • Vg_read for example, 1.8 V
  • Vread for example, 0.4 V
  • VSS ground voltage
  • the memory cell current is small when the resistance change element RR is in the high resistance state (reset or programmed state)
  • the memory cell current is large when the resistance change element RR is in the low resistance state (set or erase state).
  • the data stored in the memory cell is determined by determining the difference between the current values with a sense amplifier.
  • a reset operation (program operation) is performed by applying a voltage of a gate voltage Vg_reset (for example, 2.4V) to the word line WL to select the cell transistor TC, and a drain voltage Vreset (for example, 2.4V) to the bit line BL. And a voltage of the ground voltage VSS (0 V) is applied to the source line SL. As a result, a positive voltage is applied to the upper electrode of the resistance change element RR, and the resistance changes to a high resistance state (“0” data).
  • Vg_reset for example, 2.4V
  • Vreset for example, 2.4V
  • the cell transistor TC is selected by applying a gate voltage Vg_set (for example, 2.4 V) to the word line WL, and the ground voltage VSS (0 V) is applied to the bit line BL.
  • Vg_set for example, 2.4 V
  • VSS (0 V)
  • VSS ground voltage
  • Vset for example, 2.4 V
  • a positive voltage is applied to the lower electrode of the resistance change element RR, and the resistance changes to a low resistance state ("1" data).
  • the memory array 10 includes a memory cell array 11 in which the above-described memory cells MC are arranged in a matrix in the row direction and the column direction, and a reference cell array 12 that generates a reference cell current during a read operation.
  • the memory cell array 11 includes word lines WL0 to WLn, bit lines BL0 to BLm, and source lines SL0 to SLm.
  • the word lines WL0 to WLn are gates of cell transistors, and the bit lines BL0 to BLm are resistance change elements.
  • the source lines SL0 to SLm are connected to one end of the cell transistor. That is, the memory cell array 11 includes (n + 1) ⁇ (m + 1) memory cells.
  • the memory cell array 11 includes a reference bit line RBL and a reference source line RSL that generate and supply a reference cell current during a read operation, and the dummy memory connected to the reference bit line RBL in the memory cell array 11. Cells (memory cells not storing data) are connected.
  • the reference cell array 12 includes a reference word line RWL, a reference bit line RBL, and a reference source line RSL.
  • the reference word line RWL is at the gate of the cell transistor
  • the reference bit line RBL is at one end of the fixed resistance element
  • the reference source line RSL is at the cell. Connected to one end of the transistor.
  • the reference cell array describes only one reference cell composed of a cell transistor and a fixed resistance element, a plurality of reference cells may be mounted.
  • the reference bit line RBL is composed of two wirings RBL1 and RBL2 in the memory cell array 11, and the two reference bit lines RBL1 and RBL2 are connected to a plurality of word lines.
  • the wiring RBL1 and the wiring RBL2 are connected near the upper and lower ends of the memory cell array and in the vicinity of WL1-1.
  • one end of the variable resistance element is connected to the wiring RBL1, and the other end is connected to the cell transistor and the wiring RBL2. That is, in the dummy memory cell, both ends of the variable resistance element are short-circuited by the reference bit lines RBL (RBL1, RBL2). The other end of the cell transistor is in an open state.
  • the dummy memory cells use the same word lines WL0 to WLn as the memory cells. Therefore, when one of the word lines WL0 to WLn is selected and a voltage is applied during memory access, the voltage is also applied to the gate of the cell transistor of the dummy memory cell, and the cell transistor becomes conductive. At this time, in order to prevent the reference bit line RBL and the reference source line RSL from being short-circuited, the cell transistor of the dummy memory cell is not connected to the reference source line RSL unlike the cell transistor of the memory cell. Further, since the dummy memory cell is not connected to the reference source line RSL and both ends of the resistance change element RR are short-circuited, the resistance change element RR cannot be formed.
  • FIG. 6 is a cross-sectional view of a dummy memory cell of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 6 shows a cross-sectional view of four dummy memory cells.
  • the dummy memory cell in FIG. 6 has a three-layer wiring structure, and the resistance change element RR and the cell transistor TC are the same as those in FIG. 4, and the resistance change element RR is formed between the second wiring layer and the third wiring layer. ing.
  • the difference from FIG. 4 is that not only the third wiring layer but also the second wiring layer is used for the wiring of the bit lines.
  • FIG. 4 shows a cross-sectional view of a dummy memory cell of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 6 shows a cross-sectional view of four dummy memory cells.
  • the dummy memory cell in FIG. 6 has a three-layer wiring structure, and the resistance change element RR and the cell transistor TC are the same as those in FIG. 4, and
  • the first wiring layer is used for the reference source line RSL
  • the second wiring layer is used for the reference bit line RBL2
  • the third wiring layer is used for the reference bit line RBL1.
  • the reference bit line RBL2 of the second wiring layer is wired in parallel with the reference bit line RBL1 of the third wiring layer, and the reference bit line RBL2 and the reference bit line RBL1 are connected to the second wiring layer-third for each of the plurality of word lines.
  • the wiring layer connection via contacts 44 are connected. As a result, both ends of the variable resistance element RR are short-circuited by the reference bit lines RBL1 and RBL2.
  • the drive load capacitance of the via contact 34b and the diffusion layer 31b can be reflected on the reference bit line RBL.
  • a region for arranging the second wiring layer-third wiring layer connection via contact 44 is required for each of a plurality of word lines.
  • the resistance change element RR of the dummy memory cell is short-circuited at both ends and is in an extremely high resistance state because it does not form, and does not significantly affect the circuit operation even if the resistance change element RR is not present. .
  • the reason why the variable resistance element RR is still left is to maintain the uniformity of the pattern of the variable resistance element RR in the memory cell array 11. If the resistance change element RR is not present only in the reference bit line RBL even though the resistance change element RR is present in the memory cell at a constant interval, the uniformity of the pattern is lost only in the reference bit line RBL. The characteristics of the peripheral memory cells are degraded. In order to prevent this, the resistance change element RR is also arranged on the reference bit line RBL.
  • FIG. 7 is a diagram showing circuit connections of a selected memory cell and a selected reference cell during a read operation of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 7 shows a case where a memory cell connected to the word line WL0 and the bit line BL0 of the memory cell array 11 is selected, and a reference cell connected to the reference word line RWL of the reference cell array 12 is selected.
  • the source line SL0 and the reference source line RSL are set to the ground voltage VSS (0 V) during the read operation, FIG. 7 illustrates the ground voltage VSS (0 V).
  • the bit line BL0 and the reference bit line RBL are connected to the sense amplifier 22 via the column gate 21.
  • a drain voltage for example, 0.4 V
  • the resistance change element RR and the fixed resistance element are respectively applied to the memory cell and the reference cell.
  • a memory cell current and a reference cell current flow according to the resistance value of.
  • the sense amplifier 22 When the memory cell current is smaller than the reference cell current, that is, when the resistance value of the resistance change element RR is a high resistance value, the sense amplifier 22 outputs “0” data, and when the memory cell current is larger than the reference cell current, When the resistance value of the variable resistance element RR is a low resistance value, the sense amplifier 22 outputs “1” data. In this way, a read operation is performed. Since the drive load capacities of the bit line and the reference bit line are matched, normal reading can be performed even in a transient state before the cell current or the reference cell current is saturated to a constant value. As a result, the reading speed can be increased, and the time during which the cell current and the reference cell current are allowed to flow can be shortened accordingly, so that the power consumption during reading can also be reduced.
  • one end of the resistance change element of the dummy memory cell of the reference bit line is connected to the reference bit line and the other end is connected to the cell transistor, but both ends of the resistance change element are connected to the reference bit line. Is not short-circuited.
  • one end of the resistance change element is connected to the reference bit line, and the other end is connected to the cell transistor. Both ends are short-circuited by a reference bit line. For this reason, the via contact between the variable resistance element and the cell transistor and the drive load capacitance of the wiring can be reflected in the reference bit line. Thereby, the drive load capacity of the reference bit line can be made closer to the drive load capacity of the bit line of the memory cell.
  • FIG. 8 is a diagram showing a detailed configuration of the memory cell array 10 of FIG. 2 in the second embodiment.
  • the configuration in FIG. 8 is almost the same as that in FIG. 1, and redundant description for substantially the same configuration may be omitted.
  • the difference from FIG. 1 is the layout of the dummy memory cell of the reference bit line, and the circuit diagram is changed accordingly.
  • FIG. 9 is a cross-sectional view of a dummy memory cell of the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 9 shows a cross-sectional view of one dummy memory cell. In some cases, duplicate description of components that are substantially the same as those in FIG. 6 may be omitted.
  • the second wiring layer-third wiring layer connection via contact 44 is arranged for each dummy memory cell, and the second wiring layer and the third wiring layer are connected. Even in this configuration, both ends of the resistance change element of the dummy memory cell can be short-circuited by the reference bit line RBL, and the first wiring layer-second wiring layer connection via contact between the resistance change element RR of the dummy memory cell and the cell transistor TC. 36, the drive load capacitance of the first wiring layer 35b, the diffusion layer-first wiring layer connection via contact 34b, and the diffusion layer 31b can be reflected in the reference bit line RBL.
  • the mismatch of the driving load capacitance between the bit line and the reference bit line is further increased than in the first embodiment. It is possible to reduce. Further, unlike the first embodiment, it is not necessary to separately secure an area for connecting the second layer wiring and the third layer wiring other than the dummy memory cell. However, since the second wiring layer-third wiring layer connection via contact 44 is arranged in each dummy memory cell, the area of the dummy memory cell may be increased. Also here, as in the first embodiment, even if the resistance change element RR of the dummy memory cell does not exist, the circuit operation is not greatly affected, but is left to maintain the pattern uniformity of the memory cell array 11. ing.
  • FIG. 10 is a diagram showing a detailed configuration of the memory cell array 10 of FIG. 2 in the third embodiment.
  • the configuration in FIG. 10 is substantially the same as that in FIG. 1, and redundant description for substantially the same components may be omitted.
  • the difference from FIG. 1 is that no resistance change element is used in the dummy memory cell of the reference bit line. That is, in the dummy memory cell, the cell transistor has one end connected to the reference bit line and the other end open.
  • FIG. 11 is a cross-sectional view of a dummy memory cell of the nonvolatile semiconductor memory device according to the third embodiment.
  • FIG. 11 shows a cross-sectional view of one dummy memory cell.
  • duplicate description of components that are substantially the same as those in FIG. 6 may be omitted.
  • the resistance change element is not disposed in the dummy memory cell, but the second wiring layer-third wiring layer connection via contact 44 is disposed instead. Even in this configuration, the drive load capacitance of the first wiring layer-second wiring layer connection via contact 36, the first wiring layer 35b, the diffusion layer-first wiring layer connection via contact 34b, and the diffusion layer 31b is applied to the reference bit line RBL. It can be reflected.
  • the mismatch of the drive load capacitance between the bit line and the reference bit line is further increased than in the first embodiment. It is possible to reduce. Further, unlike the first embodiment, it is not necessary to separately secure an area for connecting the second layer wiring and the third layer wiring other than the dummy memory cell. In the memory cell array, it is preferable to make the pattern uniform in order to make the characteristics of the memory cells uniform. If the variable resistance element is also arranged in the dummy memory cell, the pattern can be made uniform. However, if the reference bit line is arranged at the end of the memory cell array, the variable resistance element is not arranged in the reference bit line. Is less affected.
  • FIG. 12 is a sectional view of a dummy memory cell of the nonvolatile semiconductor memory device according to the fourth embodiment.
  • FIG. 12 shows a cross-sectional view of four dummy memory cells. In some cases, duplicate description of components that are substantially the same as those in FIG. 6 may be omitted.
  • the wiring layer has a four-layer structure.
  • the first wiring layer is a reference source line RSL
  • the third wiring layer is a reference bit line RBL2
  • the fourth wiring layer is a reference bit line RBL1.
  • the variable resistance element RR is located between the third wiring layer and the fourth wiring layer.
  • the variable resistance element RR is connected to the reference bit line RBL2 of the third wiring layer via the via contact 45, and is connected to the reference bit line RBL1 of the fourth wiring layer via the via contact 46.
  • the reference bit line RBL2 and the reference bit line RBL1 are connected by a third wiring layer-fourth wiring layer connection via contact 48 for each of a plurality of word lines.
  • the word line is only the gate wiring
  • the wiring resistance of the word line is large, so the second wiring layer is used to back the word line.
  • the backing wiring of the second wiring layer and the gate wiring are connected for each of the plurality of bit lines. Even in this configuration, both ends of the resistance change element of the dummy memory cell can be short-circuited by the reference bit lines RBL1 and RBL2, and the second wiring layer-third wiring layer connection between the resistance change element RR of the dummy memory cell and the cell transistor TC is connected.
  • the cell transistor of the memory cell, the cell transistor of the reference cell, and the cell transistor of the dummy memory cell have the same gate oxide film thickness. However, it may be different.
  • the cell transistor of the memory cell, the cell transistor of the reference cell, and the cell transistor of the dummy memory cell preferably have the same gate channel length and gate channel width. However, it may be different.
  • the nonvolatile semiconductor memory device of the present disclosure is not limited to the above-described examples, and various modifications and the like are made without departing from the gist of the present disclosure. Also effective.
  • a bit line is connected to the resistance change element side and a source line is connected to the cell transistor side.
  • the present disclosure can also be applied to a nonvolatile semiconductor memory device having a configuration in which a bit line is connected to the cell transistor side and a source line is connected to the resistance change element side.
  • the nonvolatile semiconductor memory device of the above embodiment is an example of a variable resistance nonvolatile memory (ReRAM).
  • the present disclosure relates to a magnetoresistive nonvolatile memory in which the variable resistance element is formed of a magnetoresistive variable element.
  • the present invention is also applicable to a nonvolatile semiconductor memory device such as a memory (MRAM) and a phase change nonvolatile memory (PRAM) in which a resistance change element is formed of a phase change element.
  • the reading accuracy at the time of high-speed reading can be improved, which is useful for speeding up the operation of the variable resistance nonvolatile semiconductor memory device, for example.

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Abstract

　メモリアレイ（１０）は、第１セルトランジスタと抵抗変化素子との直列接続で構成される抵抗変化型メモリセルアレイ（１１）と、第２セルトランジスタと抵抗素子との直列接続で構成されるリファレンスセルアレイ（１２）とを備え、リファレンスセルアレイ（１２）の第２セルトランジスタはリファレンスソース線（ＲＳＬ）に接続され、抵抗素子はリファレンスビット線（ＲＢＬ）に接続され、リファレンスビット線（ＲＢＬ）はメモリセルアレイ（１１）内でダミーメモリセルが接続され、ダミーメモリセルの抵抗変化素子の両端はリファレンスビット線（ＲＢＬ）で短絡されている。

Description

不揮発性半導体記憶装置
　本開示は不揮発性半導体記憶装置に関し、メモリセルアレイとリファレンスセルアレイとの駆動負荷容量のミスマッチを解消するための配置構成と回路構成に関する。
　近年、電子機器、特に携帯電話(スマートフォン)、携帯音楽プレーヤー、デジタルカメラ、タブレット端末等の需要増に伴い、不揮発性半導体記憶装置の需要が高まっており、大容量化、小型化、高速書換え、高速読出し、低消費動作を実現する技術開発が盛んに行われている。
　現在主力の不揮発性メモリはフラッシュメモリであるが、書換え時間がマイクロ秒、あるいはミリ秒オーダーであり、不揮発性メモリを搭載したセット機器の性能向上を阻害する要因となっている。
　近年フラッシュメモリと比べて、高速・低消費書換えが可能な新規不揮発性メモリの開発が盛んに行われている。例えば、抵抗変化型素子を記憶素子に用いた抵抗変化型メモリ(ReRAM：Resistive Random Access Memory)等である。抵抗変化型メモリは、書換え時間がナノ秒オーダーと高速書換えが可能であり、更に書換え時に必要な電圧が、フラッシュメモリでは10V以上必要であるが、抵抗変化型メモリでは1.8V程度での書換えが可能であり、不揮発性メモリの低消費電力化が実現可能である。
　特許文献１および非特許文献１に、抵抗変化型メモリの読出し回路構成が開示されている。抵抗変化型メモリのメモリセルは抵抗変化素子とセルトランジスタの直列接続により構成される。抵抗変化素子は格納データ（“０”データ、“１”データ）に応じて、例えば１ＫΩから１ＭΩの抵抗値の範囲において、低抵抗値あるいは高抵抗値に設定されることでデータを記憶する。抵抗変化素子の抵抗値が低抵抗の場合はメモリセル電流が大きく、高抵抗の場合はメモリセル電流が小さくなることを利用して、読出し動作時にはこのメモリセル電流差異をセンスアンプ回路で検知することでメモリセルに格納されたデータを読出す。
　ここで、センスアンプ回路でメモリセル電流の大小を判定するために、基準電流を生成するためのリファレンスセルが用いられる。センスアンプ回路はメモリセル電流とリファレンスセル電流とを比較することによって、メモリセルに格納されたデータを判定する。リファレンスセルは例えばポリシリコン抵抗素子で形成される固定抵抗素子とセルトランジスタとの直列接続により構成される。リファレンスセルの固定抵抗素子の抵抗値をメモリセルの抵抗変化素子に設定される低抵抗値と高抵抗値の中間値に設定することで、読出し動作時のリファレンスセル電流が“０”データと“１”データのメモリセル電流の中間値の電流値となるため、センスアンプ回路がメモリセルに格納されたデータを判定することが可能となる。
　メモリセルとセンスアンプとはビット線で接続されており、リファレンスセルとセンスアンプとはリファレンスビット線で接続されている。セル電流とリファレンスセル電流とを比較して読出しを行うためには、ビット線とリファレンスビット線の負荷抵抗を合わせる必要がある。そのためには、まずビット線とリファレンスビット線の配線幅や配線長を同じにする必要がある。しかし、ビット線には多くのメモリセルが接続されているのに対し、リファレンスビット線にはリファレンスセルのみが接続されているため、配線幅や配線長を同じにしただけでは負荷抵抗が大きくずれてしまう。その解決方法としては、リファレンスビット線にダミーのメモリセルを接続することで、リファレンスビット線の負荷抵抗をビット線と合わせる方法が一般的である。そして効率的なレイアウトを行うため、メモリセルアレイ内にリファレンスビット線のダミーメモリセルを配置するのが一般的である。その場合、メモリセルアレイ内のパターン均一性を保つためにダミーメモリセルにも抵抗変化素子を置く。
　また、抵抗変化型メモリ等では、抵抗変化素子を高抵抗状態と低抵抗状態とに切替できるようにするために、最初にフォーミングと呼ばれる動作が必要になる。フォーミングでは、通常の書き換えよりも高い電圧を抵抗変化素子に印加する。それにより、フォーミング前は超高抵抗状態だった抵抗変化素子が高抵抗状態と低抵抗度状態に切替るようになる。
特開２００４－２３４７０７号
"A 4Mb Conductive-Bridge Resistive Memory with 2.3GB/sRead-Throughput and 216MB/sProgram Throughput",2011 IEEE International Solid-State Circuits Conference Digestof Technical Papers,P210-211
　しかしながら、前述した従来の抵抗変化型不揮発性メモリは以下に示す課題があった。すなわち、抵抗変化型メモリ等の不揮発性メモリで高速読出しを行う場合、セル電流やリファレンスセル電流が一定値に飽和するまで待ってからセンスアンプで比較すると時間がかかるため、セル電流やリファレンスセル電流が一定値に飽和する前の過渡状態の時にセンスアンプで比較を行う。過渡状態で読出しを行うためには、ビット線とリファレンスビット線の駆動負荷容量を合わせる必要がある。
　その一方で、メモリセルアレイ内にリファレンスビット線のダミーメモリセルを配置する場合、ダミーメモリセルはフォーミングできない。フォーミングできるような構成にした場合、メモリセル選択時にダミーメモリセルも同時に選択されてしまい、リファレンスセルだけでなく、ダミーメモリセルにも電流が流れるので、リファレンスセル電流を正しく制御できなくなるためである。よって、メモリセルはフォーミングを行い、抵抗変化素子が高抵抗状態と低抵抗状態とに切替できるようにするが、ダミーメモリセルはフォーミングできないため、抵抗変化素子が超高抵抗状態のままである。そのため、メモリセルとダミーメモリセルとで抵抗変化素子の抵抗値が大きく異なってしまう。そしてダミーメモリセルの抵抗変化素子が超高抵抗状態のため、抵抗変化素子より先にあるビアコンタクト等の駆動負荷容量がリファレンスビット線に反映されにくくなる。その結果、リファレンスビット線とメモリセルのビット線との駆動負荷容量にミスマッチが発生してしまう。
　駆動負荷容量にミスマッチが発生すると、高速読出しではセル電流とリファレンスセル電流とで過渡状態での変化の仕方が変わってしまい、高速読出しが困難になる。そして読出し速度が遅くなると、セル電流やリファレンスセル電流を流す時間も長くなり、読出し時の消費電流も増えてしまう。
　本開示は上記課題を鑑みてなされたものであり、リファレンスセルのビット線と、メモリセルのビット線との駆動負荷容量のミスマッチを低減した不揮発性半導体記憶装置を提供することにある。
　本開示の一態様では、不揮発性半導体記憶装置は、ワード線と、第１データ線と、第２データ線と、前記第１データ線と前記第２データ線との間に接続されている、直列接続された第１セルトランジスタおよび第１抵抗変化素子を有し、前記第１セルトランジスタのゲートが前記ワード線に接続されている複数のメモリセルと、リファレンスワード線と、第１リファレンスデータ線と、第２リファレンスデータ線と、前記第１リファレンスデータ線と前記第２リファレンスデータ線との間に接続されている、直列接続された第２セルトランジスタおよび抵抗素子を有し、前記第２セルトランジスタのゲートが前記リファレンスワード線に接続されているリファレンスセルと、第３セルトランジスタおよび第２抵抗変化素子を有するダミーメモリセルとを備え、前記ダミーメモリセルは、前記第２抵抗変化素子の両端が前記第１リファレンスデータ線に接続されており、前記第３セルトランジスタは、一端が前記第２抵抗変化素子の一端に接続されるとともに、他端がオープン状態であり、ゲートが前記ワード線に接続されている。
　この態様によると、ダミーメモリセルにおいて、抵抗変化素子の両端が第１リファレンスデータ線によって短絡されている。このため、抵抗変化素子からセルトランジスタまでの間にあるビアコンタクトや配線の駆動負荷容量を、第１リファレンスデータ線に反映させることができる。これにより、第１リファレンスデータ線の駆動負荷容量を、メモリセルの第１データ線の駆動負荷容量に、より近づけることができる。
　本開示の他の態様では、不揮発性半導体記憶装置は、ワード線と、第１データ線と、第２データ線と、前記第１データ線と前記第２データ線との間に接続されている、直列接続された第１セルトランジスタおよび第１抵抗変化素子を有し、前記第１セルトランジスタのゲートが前記ワード線に接続されている複数のメモリセルと、リファレンスワード線と、第１リファレンスデータ線と、第２リファレンスデータ線と、前記第１リファレンスデータ線と前記第２リファレンスデータ線との間に接続されている、直列接続された第２セルトランジスタおよび抵抗素子を有し、前記第２セルトランジスタのゲートが前記リファレンスワード線に接続されているリファレンスセルと、第３セルトランジスタを有するダミーメモリセルとを備え、前記ダミーメモリセルの前記第３セルトランジスタは、一端が前記第１リファレンスデータ線に接続されるとともに、他端がオープン状態であり、ゲートが前記ワード線に接続されている。
　この態様によると、ダミーメモリセルに抵抗変化素子が設けられておらず、セルトランジスタの一端が第１リファレンスデータ線に接続されている。このため、セルトランジスタに接続されているビアコンタクトや配線の駆動負荷容量を、第１リファレンスデータ線に反映させることができる。これにより、第１リファレンスデータ線の駆動負荷容量を、メモリセルの第１データ線の駆動負荷容量に、より近づけることができる。
　本開示の不揮発性半導体記憶装置は、リファレンスデータ線とメモリセルのデータ線との駆動負荷容量のミスマッチを低減することができ、高速読出し時の読出し精度を高めることが可能となる。
第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成を示す図 第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示す図 第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの回路図 第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図 第１の実施形態に係る不揮発性半導体記憶装置の各動作モードにおけるメモリセルへの電圧印加値を示す図 第１の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図 第１の実施形態に係る不揮発性半導体記憶装置の読出し動作時の選択メモリセル、及び選択リファレンスセルの回路接続を示す図 第２の実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成を示す図 第２の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図 第３の実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成を示す図 第３の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図 第４の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図
　以下、本開示の実施形態について、図面を参照して説明する。
　（第１の実施形態）
　図１は第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成を示す図である。図１は本実施形態の特徴であるリファレンスビット線のダミーメモリセルの詳細構成を示した図であり、詳細の説明は不揮発性半導体記憶装置の全体構成の説明後に後述する。
　図２は第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示す図である。不揮発性半導体記憶装置はメモリアレイ１０、ワード線ドライバ２０、カラムゲート２１、センスアンプ２２、ライトドライバ２３、制御回路２４を備えている。
　メモリアレイ１０は、データを格納するメモリセルと、読出し動作時のリファレンスセル電流を生成するリファレンスセルとが配置されている。メモリアレイ１０は、メモリセルに接続されるワード線ＷＬ０～ＷＬｎ、ビット線ＢＬ０～ＢＬｍ、ソース線ＳＬ０～ＳＬｍ、及びリファレンスセルに接続されるリファレンスワード線ＲＷＬ、リファレンスビット線ＲＢＬ、リファレンスソース線ＲＳＬが接続される。メモリアレイ１０の詳細については後述する。
　ワード線ドライバ２０は入力アドレス(図２には図示していない)を受けてメモリアレイ１０のワード線ＷＬ０～ＷＬｎ、リファレンスワード線ＲＷＬを選択・駆動する回路である。
　カラムゲート２１は入力アドレス(図２には図示していない)を受けてメモリアレイ１０のビット線ＢＬ０～ＢＬｍ、ソース線ＳＬ０～ＳＬｍ、リファレンスビット線ＲＢＬ、リファレンスソース線ＲＳＬを選択し、後述するセンスアンプ２２、ライトドライバ２３に接続する回路である。
　センスアンプ２２はメモリアレイ１０のメモリセルに格納されたデータを読出し動作時に判定する回路である。読出し動作はメモリセルが接続されたビット線ＢＬ０～ＢＬｎ、リファレンスセルが接続されたリファレンスビット線ＲＢＬを、カラムゲート２１を介して選択・接続することで行われる。
　ライトドライバ２３は書換え動作時にメモリアレイ１０に書換え電圧を印加する回路である。具体的にはメモリセルへ書換え動作を行う場合はビット線あるいはソース線のいずれかを選択して正の電圧を、書換え動作を行わない場合は接地電圧VSS（0V）を印加する回路である。ライトドライバ２３から供給された電圧はカラムゲート２１を介して選択されるビット線ＢＬ０～ＢＬｍあるいはソース線ＳＬ０～ＳＬｍに印加される。
　制御回路２４は不揮発性半導体記憶装置の読出し、書換えといった各種動作モードを制御する回路であり、前述したワード線ドライバ２０、カラムゲート２１、センスアンプ２２、ライトドライバ２３を制御する。
　図３は第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの回路図を示す図である。本実施形態では抵抗変化型メモリ(ReRAM)を一例として説明する。メモリセルＭＣは抵抗変化素子ＲＲとセルトランジスタＴＣとの直列接続で構成され、ワード線ＷＬはセルトランジスタＴＣのゲート端子に接続され、ビット線ＢＬは抵抗変化素子ＲＲの一端に接続され、ソース線ＳＬはセルトランジスタの一端に接続される。本実施形態ではビット線ＢＬに抵抗変化素子ＲＲが、ソース線ＳＬにセルトランジスタＴＣが接続された構成を例に説明するが、ビット線ＢＬにセルトランジスタＴＣが、ソース線に抵抗変化素子ＲＲが接続されたメモリセルでも本実施形態は適用可能である。本実施形態の不揮発性半導体記憶装置のメモリセルは１つのセルトランジスタＴＣと１つの抵抗変化素子ＲＲから構成される『１Ｔ１Ｒ』型の抵抗変化型メモリセルである。
　図４は第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図を示す図である。半導体基板３０上に拡散領域３１ａ、３１ｂが形成されており、拡散領域３１ａがセルトランジスタＴＣのソース端子として、拡散領域３１ｂがセルトランジスタのドレイン端子として作用する。拡散領域３１ａ、３１ｂ間がセルトランジスタＴＣのチャネル領域として作用し、このチャネル領域上に酸化膜３２、ポリシリコンで形成されるゲート電極３３（ワード線ＷＬ）が形成され、セルトランジスタＴＣとして作用する。
　セルトランジスタＴＣのソース端子３１ａはビアコンタクト３４ａを介して第１配線層３５ａであるソース線ＳＬに接続される。セルトランジスタＴＣのドレイン端子３１ｂはビアコンタクト３４ｂを介して第１配線層３５ｂに接続される。第１配線層３５ｂはビアコンタクト３６を介して第２配線層３７に接続され、さらに、第２配線層３７はビアコンタクト３８を介して抵抗変化素子ＲＲに接続される。抵抗変化素子ＲＲは下部電極３９、抵抗変化層４０、上部電極４１から構成される。抵抗変化素子ＲＲはビアコンタクト４２を介して第３配線層４３であるビット線ＢＬに接続される。
　図５は第１の実施形態に係る不揮発性半導体記憶装置の各動作モードにおけるメモリセルへの電圧印加値を示す図である。図５において、読出し動作時はワード線ＷＬにゲート電圧Vg_read（例えば1.8V）電圧を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬにドレイン電圧Vread（例えば0.4V）の電圧を印加し、ソース線ＳＬに接地電圧VSS（0V）を印加する。これにより、抵抗変化素子ＲＲが高抵抗状態（リセットあるいはプログラム状態）の場合はメモリセル電流が小さく、また、抵抗変化素子ＲＲが低抵抗状態（セットあるいはイレーズ状態）の場合はメモリセル電流が大きくなり、この電流値の差異をセンスアンプで判定することによって、メモリセルに格納されたデータの判定を行う。
　図５において、リセット動作（プログラム動作）はワード線ＷＬにゲート電圧Vg_reset（例えば2.4V）の電圧を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬにドレイン電圧Vreset（例えば2.4V）を印加し、ソース線ＳＬに接地電圧VSS（0V）の電圧を印加する。これにより、抵抗変化素子ＲＲの上部電極に正電圧が印加され高抵抗状態（“０”データ）に抵抗変化する。セット動作(イレーズ動作)はワード線ＷＬにゲート電圧Vg_set（例えば2.4V）の電圧を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬに接地電圧VSS（0V）の電圧を印加し、ソース線ＳＬにソース電圧Vset（例えば2.4V）を印加する。これにより、抵抗変化素子ＲＲの下部電極に正電圧が印加され低抵抗状態（“１”データ）に抵抗変化する。
　図１に戻り、本実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成について説明する。メモリアレイ１０は、前述したメモリセルＭＣが行方向と列方向にマトリクス状に配置されたメモリセルアレイ１１と、読出し動作時のリファレンスセル電流を生成するリファレンスセルアレイ１２とから構成される。
　メモリセルアレイ１１はワード線ＷＬ０～ＷＬｎ、ビット線ＢＬ０～ＢＬｍ、ソース線ＳＬ０～ＳＬｍを備え、前述した通り、ワード線ＷＬ０～ＷＬｎはセルトランジスタのゲートに、ビット線ＢＬ０～ＢＬｍは抵抗変化素子の一端に、ソース線ＳＬ０～ＳＬｍはセルトランジスタの一端に接続されている。すなわち、メモリセルアレイ１１は（ｎ＋１）×（ｍ＋１）個のメモリセルから構成されている。ここで、メモリセルアレイ１１は、読出し動作時にリファレンスセル電流を生成・供給するリファレンスビット線ＲＢＬとリファレンスソース線ＲＳＬとを備えており、メモリセルアレイ１１内において、リファレンスビット線ＲＢＬに接続されるダミーメモリセル（データを格納しないメモリセル）が接続されている。
　リファレンスセルアレイ１２はリファレンスワード線ＲＷＬ、リファレンスビット線ＲＢＬ、リファレンスソース線ＲＳＬを備え、リファレンスワード線ＲＷＬはセルトランジスタのゲートに、リファレンスビット線ＲＢＬは固定抵抗素子の一端に、リファレンスソース線ＲＳＬはセルトランジスタの一端に接続されている。なお、ここではリファレンスセルアレイは、セルトランジスタと固定抵抗素子からなるリファレンスセルを１個のみ記載しているが、複数のリファレンスセルを搭載していても良い。
　ここで、メモリセルアレイ１１内でリファレンスビット線ＲＢＬは２本の配線ＲＢＬ１、ＲＢＬ２からなり、２本のリファレンスビット線ＲＢＬ１、ＲＢＬ２は複数のワード線毎に接続されている。図１では、例としてメモリセルアレイの上下端とＷＬｌ－１付近で配線ＲＢＬ１と配線ＲＢＬ２が接続されている。ダミーメモリセルにおいて、抵抗変化素子の一端は配線ＲＢＬ１に接続されており、他端はセルトランジスタおよび配線ＲＢＬ２に接続されている。つまり、ダミーメモリセルにおいて、抵抗変化素子の両端はリファレンスビット線ＲＢＬ（ＲＢＬ１，ＲＢＬ２）によって短絡されている。また、セルトランジスタの他端はオープン状態である。
　また、ダミーメモリセルはメモリセルと同じワード線ＷＬ０～ＷＬｎを使用している。そのため、メモリアクセス時にワード線ＷＬ０～ＷＬｎから１本を選択して電圧を印加すると、ダミーメモリセルのセルトランジスタのゲートにも電圧が印加され、そのセルトランジスタが導通状態になってしまう。その際にリファレンスビット線ＲＢＬとリファレンスソース線ＲＳＬが短絡してしまうのを防ぐため、ダミーメモリセルのセルトランジスタはメモリセルのセルトランジスタとは異なり、リファレンスソース線ＲＳＬには接続されていない。また、ダミーメモリセルはリファレンスソース線ＲＳＬに接続されておらず、抵抗変化素子ＲＲの両端も短絡されているため、抵抗変化素子ＲＲのフォーミングはできない。
　図６は第１の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図である。図６では、ダミーメモリセル４個分の断面図を示している。図６のダミーメモリセルは３層配線構造であり、抵抗変化素子ＲＲやセルトランジスタＴＣは、図４と同じで、抵抗変化素子ＲＲは第２配線層と第３配線層との間に形成されている。図４との違いは、第３配線層だけでなく、第２配線層もビット線の配線に使用していることである。図６では、第１配線層がリファレンスソース線ＲＳＬ、第２配線層がリファレンスビット線ＲＢＬ２、第３配線層がリファレンスビット線ＲＢＬ１の配線に使用している。第２配線層のリファレンスビット線ＲＢＬ２は第３配線層のリファレンスビット線ＲＢＬ１と平行に配線されており、リファレンスビット線ＲＢＬ２とリファレンスビット線ＲＢＬ１は複数のワード線毎に第２配線層－第３配線層接続ビアコンタクト４４によって接続されている。その結果、抵抗変化素子ＲＲの両端はリファレンスビット線ＲＢＬ１、ＲＢＬ２で短絡されている。これにより、ダミーメモリセルの抵抗変化素子ＲＲとセルトランジスタＴＣとの間にある、第１配線層－第２配線層接続ビアコンタクト３６や、第１配線層３５ｂ、拡散層－第１配線層接続ビアコンタクト３４ｂ、拡散層３１ｂの駆動負荷容量をリファレンスビット線ＲＢＬに反映させることができる。ただしダミーメモリセル以外に、複数のワード線毎に、第２配線層－第３配線層接続ビアコンタクト４４を配置する領域が必要になる。
　ここで、ダミーメモリセルの抵抗変化素子ＲＲは両端が短絡されており、かつフォーミングしないために超高抵抗状態であり、抵抗変化素子ＲＲが存在しなくても回路動作には大きな影響を与えない。それでも抵抗変化素子ＲＲを残しているのは、メモリセルアレイ１１内での抵抗変化素子ＲＲのパターンの均一性を保つためである。メモリセルには一定間隔で抵抗変化素子ＲＲが存在するにもかかわらず、リファレンスビット線ＲＢＬの部分のみ抵抗変化素子ＲＲが存在しない場合、リファレンスビット線ＲＢＬの部分のみパターンの均一性が崩れ、その周辺のメモリセルの特性が落ちてしまう。それを防ぐためにリファレンスビット線ＲＢＬにも抵抗変化素子ＲＲを配置している。
　図７は第１の実施形態に係る不揮発性半導体記憶装置の読出し動作時の選択メモリセル、及び選択リファレンスセルの回路接続を示す図である。図７ではメモリセルアレイ１１のワード線ＷＬ０、ビット線ＢＬ０に接続されるメモリセルを選択し、リファレンスセルアレイ１２のリファレンスワード線ＲＷＬに接続されるリファレンスセルを選択する場合を示している。ここで、ソース線ＳＬ０とリファレンスソース線ＲＳＬは、読出し動作時は接地電圧VSS（0V）に設定されるため、図７では接地電圧VSS（0V）を図示している。
　ビット線ＢＬ０とリファレンスビット線ＲＢＬとはカラムゲート２１を介してセンスアンプ２２に接続される。ワード線ＷＬ０とリファレンスワード線ＲＷＬを選択し、ビット線ＢＬ０とリファレンスビット線ＲＢＬにドレイン電圧(例えば0.4V)を印加することで、メモリセルとリファレンスセルにはそれぞれ抵抗変化素子ＲＲと固定抵抗素子の抵抗値に応じたメモリセル電流とリファレンスセル電流が流れる。メモリセル電流がリファレンスセル電流より小さい場合、すなわち抵抗変化素子ＲＲの抵抗値が高抵抗値の場合、センスアンプ２２は“０”データを出力し、メモリセル電流がリファレンスセル電流より大きい場合、すなわち抵抗変化素子ＲＲの抵抗値が低抵抗値の場合、センスアンプ２２は“１”データを出力する。このようにして読出し動作が行われる。ビット線とリファレンスビット線の駆動負荷容量を合わせているため、セル電流やリファレンスセル電流が一定値に飽和する前の過渡状態でも、正常に読み出すことができる。そのため読出しを高速化でき、さらにその分セル電流やリファレンスセル電流を流す時間を短縮できるため、読出し時の消費電力も低減することができる。
　すなわち、従来技術では、リファレンスビット線のダミーメモリセルの抵抗変化素子は一端がリファレンスビット線に接続されており、他端はセルトランジスタに接続されているが、抵抗変化素子の両端はリファレンスビット線で短絡されてはいない。これに対して本実施形態では、ダミーメモリセルにおいて、抵抗変化素子の一端がリファレンスビット線に接続されており、他端はセルトランジスタに接続されている点は同じであるものの、抵抗変化素子の両端がリファレンスビット線で短絡されている。このため、抵抗変化素子からセルトランジスタまでの間にあるビアコンタクトや配線の駆動負荷容量を、リファレンスビット線に反映させることができる。これにより、リファレンスビット線の駆動負荷容量を、メモリセルのビット線の駆動負荷容量に、より近づけることができる。
　（第２の実施形態）
　第２の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第１の実施形態と同様である。ただし、リファレンスビット線ＲＢＬのダミーメモリセルの構成が第１の実施形態とは異なっている。図８は第２の実施形態における図２のメモリセルアレイ１０の詳細構成を示す図である。図８の構成は図１とほぼ同様であり、実質的に同一の構成に対する重複説明を省略する場合がある。図１との違いはリファレンスビット線のダミーメモリセルのレイアウトであり、回路図もそれにあわせて変えている。
　図９は第２の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図である。図９はダミーメモリセル１個分の断面図を示している。図６と実質的に同一の構成要素については重複説明を省略する場合がある。第２の実施形態では、各々のダミーメモリセル毎に第２配線層－第３配線層接続ビアコンタクト４４を配置し、第２配線層と第３配線層を接続している。この構成でもダミーメモリセルの抵抗変化素子の両端をリファレンスビット線ＲＢＬで短絡でき、ダミーメモリセルの抵抗変化素子ＲＲとセルトランジスタＴＣの間にある、第１配線層－第２配線層接続ビアコンタクト３６や、第１配線層３５ｂ、拡散層－第１配線層接続ビアコンタクト３４ｂ、拡散層３１ｂの駆動負荷容量をリファレンスビット線ＲＢＬに反映させることができる。
　この構成では、各々のダミーメモリセルに第２配線層－第３配線層接続ビアコンタクト４４を配置するため、ビット線とリファレンスビット線との駆動負荷容量のミスマッチを第１の実施形態よりもさらに低減することが可能である。さらに第１の実施形態とは異なり、ダミーメモリセル以外に、第２層配線と第３層配線とを接続するための領域を別途確保する必要がない。ただし、各々のダミーメモリセルに第２配線層－第３配線層接続ビアコンタクト４４を配置するため、ダミーメモリセルの面積増加となる可能性がある。また、ここでも第１の実施形態と同様に、ダミーメモリセルの抵抗変化素子ＲＲは存在しなくても回路動作には大きな影響を与えないが、メモリセルアレイ１１のパターン均一性を保つために残している。
　（第３の実施形態）
　第３の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第１の実施形態と同様である。ただし、リファレンスビット線ＲＢＬのダミーメモリセルの構成が第１の実施形態とは異なっている。図１０は第３の実施形態における図２のメモリセルアレイ１０の詳細構成を示す図である。図１０の構成は図１とほぼ同様であり、実質的に同一の構成要素に対する重複説明を省略する場合がある。図１との違いはリファレンスビット線のダミーメモリセルに抵抗変化素子を使用していない点である。すなわち、ダミーメモリセルにおいて、セルトランジスタは、一端がリファレンスビット線に接続され、他端がオープン状態である。
　図１１は第３の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図である。図１１はダミーメモリセル１個分の断面図を示している。図６と実質的に同一の構成要素については重複説明を省略する場合がある。第３の実施形態では、ダミーメモリセルに抵抗変化素子を配置せず、代わりに第２配線層－第３配線層接続ビアコンタクト４４を配置している。この構成でも、第１配線層－第２配線層接続ビアコンタクト３６や、第１配線層３５ｂ、拡散層－第１配線層接続ビアコンタクト３４ｂ、拡散層３１ｂの駆動負荷容量をリファレンスビット線ＲＢＬに反映させることができる。
　この構成では、各々のダミーメモリセルに第２配線層－第３配線層接続ビアコンタクト４４を配置するため、ビット線とリファレンスビット線との駆動負荷容量のミスマッチを第１の実施形態よりもさら低減することが可能である。さらに第１の実施形態とは異なり、ダミーメモリセル以外に、第２層配線と第３層配線とを接続するための領域を別途確保する必要がない。メモリセルアレイ内は、メモリセルの特性を均一化するため、パターンを均一にしたほうが好ましい。ダミーメモリセルにも抵抗変化素子を配置した方がパターンを均一化できるが、リファレンスビット線がメモリセルアレイの端部に配置されている場合は、リファレンスビット線に抵抗変化素子が配置されていなくても影響は少ない。
　（第４の実施形態）
　第４の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第１の実施形態と同様である。ただし、リファレンスビット線ＲＢＬのダミーメモリセルのレイアウト構成が第１の実施形態とは異なっている。図１２は第４の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図である。図１２はダミーメモリセル４個分の断面図を示している。図６と実質的に同一の構成要素については重複説明を省略する場合がある。
　第４の実施形態では、配線層が4層構成となっており、第１配線層がリファレンスソース線ＲＳＬ、第３配線層がリファレンスビット線ＲＢＬ２、第４配線層がリファレンスビット線ＲＢＬ１の配線に使用している。そして抵抗変化素子ＲＲは第３配線層と第４配線層との間にある。抵抗変化素子ＲＲはビアコンタクト４５を介して第３配線層のリファレンスビット線ＲＢＬ２に接続され、ビアコンタクト４６を介して第４配線層のリファレンスビット線ＲＢＬ１に接続される。リファレンスビット線ＲＢＬ２とリファレンスビット線ＲＢＬ１は、複数のワード線毎に第３配線層－第４配線層接続ビアコンタクト４８によって接続されている。またワード線がゲート配線のみでは、ワード線の配線抵抗が大きいため、第２配線層を使用し、ワード線の裏打ちを行っている。ワード線は複数のビット線毎に第２配線層の裏打ち配線とゲート配線とが接続されている。この構成でもダミーメモリセルの抵抗変化素子の両端をリファレンスビット線ＲＢＬ１、ＲＢＬ２で短絡でき、ダミーメモリセルの抵抗変化素子ＲＲとセルトランジスタＴＣの間にある、第２配線層－第３配線層接続ビアコンタクト４４や、第２配線層３７ｂ、第１配線層－第２配線層接続ビアコンタクト３６や、第１配線層３５ｂ、拡散層－第１配線層接続ビアコンタクト３４ｂ、拡散層３１ｂの駆動負荷容量をリファレンスビット線ＲＢＬに反映させることができる。特に４層配線では、３層配線に比べてダミーメモリセルの抵抗変化素子ＲＲとセルトランジスタＴＣの間の駆動負荷容量が大きいため、効果が大きい。
　また、この構成でも、第１の実施形態と同様に、ダミーメモリセルの抵抗変化素子ＲＲは存在しなくても回路動作には大きな影響を与えないが、メモリセルアレイ１１のパターン均一性を保つために残している。
　なお、上述の各実施形態において、メモリセルのセルトランジスタと、リファレンスセルのセルトランジスタと、ダミーメモリセルのセルトランジスタとは、ゲート酸化膜厚が同一であるのが好ましい。ただし、異なっていてもかまわない。また、メモリセルのセルトランジスタと、リファレンスセルのセルトランジスタと、ダミーメモリセルのセルトランジスタとは、ゲートチャネル長およびゲートチャネル幅が同一であるのが好ましい。ただし、異なっていてもかまわない。
　以上、実施形態を説明してきたが、本開示の不揮発性半導体記憶装置は、上述の例示にのみ限定されるものではなく、本開示の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。例えば、上記実施形態の不揮発性半導体記憶装置は、抵抗変化素子とセルトランジスタとが直列接続された抵抗変化型メモリセルにおいて、抵抗変化素子側にビット線が、セルトランジスタ側にソース線が接続された構成の例であったが、本開示は、セルトランジスタ側にビット線が、抵抗変化素子側にソース線が接続された構成の不揮発性半導体記憶装置でも適用可能である。
　また、上記実施形態の不揮発性半導体記憶装置は、抵抗変化型不揮発メモリ(ReRAM)の例であったが、本開示は、抵抗変化素子が磁気抵抗変化型素子で形成されている磁気抵抗型不揮発メモリ(MRAM)、抵抗変化素子が相変化型素子で形成されている相変化型不揮発メモリ(PRAM)等の不揮発性半導体記憶装置でも適用可能である。
　本開示では、不揮発性半導体記憶装置において、高速読出し時の読出し精度を向上させることができるので、例えば、抵抗変化型不揮発性半導体記憶装置等の動作の高速化に対して有用である。
１０　メモリアレイ
１１　メモリセルアレイ
１２　リファレンスセルアレイ
２１　カラムゲート
２２　センスアンプ
ＷＬ　ワード線
ＢＬ　ビット線（第１データ線）
ＳＬ　ソース線（第２データ線）
ＲＢＬ　リファレンスビット線（第１リファレンスデータ線）
ＲＢＬ１　リファレンスビット線（第１配線）
ＲＢＬ２　リファレンスビット線（第２配線）
ＲＳＬ　リファレンスソース線（第１リファレンスソース線）
ＭＣ　メモリセル
ＲＲ　抵抗変化素子
ＴＣ　セルトランジスタ

Claims (13)

  1. 　ワード線と、
    　第１データ線と、
    　第２データ線と、
    　前記第１データ線と前記第２データ線との間に接続されている、直列接続された第１セルトランジスタおよび第１抵抗変化素子を有し、前記第１セルトランジスタのゲートが前記ワード線に接続されている、複数のメモリセルと、
    　リファレンスワード線と、
    　第１リファレンスデータ線と、
    　第２リファレンスデータ線と、
    　前記第１リファレンスデータ線と前記第２リファレンスデータ線との間に接続されている、直列接続された第２セルトランジスタおよび抵抗素子を有し、前記第２セルトランジスタのゲートが前記リファレンスワード線に接続されている、リファレンスセルと、
    　第３セルトランジスタおよび第２抵抗変化素子を有する、ダミーメモリセルとを備え、
    　前記ダミーメモリセルは、前記第２抵抗変化素子の両端が前記第１リファレンスデータ線に接続されており、前記第３セルトランジスタは、一端が前記第２抵抗変化素子の一端に接続されている
    不揮発性半導体記憶装置。
  2. 　ワード線と、
    　第１データ線と、
    　第２データ線と、
    　前記第１データ線と前記第２データ線との間に接続されている、直列接続された第１セルトランジスタおよび第１抵抗変化素子を有し、前記第１セルトランジスタのゲートが前記ワード線に接続されている、複数のメモリセルと、
    　リファレンスワード線と、
    　第１リファレンスデータ線と、
    　第２リファレンスデータ線と、
    　前記第１リファレンスデータ線と前記第２リファレンスデータ線との間に接続されている、直列接続された第２セルトランジスタおよび抵抗素子を有し、前記第２セルトランジスタのゲートが前記リファレンスワード線に接続されている、リファレンスセルと、
    　第３セルトランジスタを有する、ダミーメモリセルとを備え、
    　前記ダミーメモリセルの前記第３セルトランジスタは、一端が前記第１リファレンスデータ線に接続されている
    不揮発性半導体記憶装置。
  3. 　前記第３セルトランジスタの、前記第１リファレンスデータ線に接続されていない方の一端はオープン状態であり、ゲートが前記ワード線に接続されている
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  4. 　前記第１セルトランジスタと、前記第２セルトランジスタと、前記第３セルトランジスタとは、ゲート酸化膜厚が同一である
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  5. 　前記第１セルトランジスタと、前記第２セルトランジスタと、前記第３セルトランジスタとは、ゲートチャネル長およびゲートチャネル幅が同一である
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  6. 　前記複数のメモリセルに格納されたデータを判定するセンスアンプと、
    　前記第１データ線と前記第１リファレンスデータ線とを選択し、前記センスアンプに接続するカラムゲートとを備えた
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  7. 　前記複数のメモリセルに格納されたデータを判定するセンスアンプと、
    　前記第２データ線と前記第２リファレンスデータ線とを選択し、前記センスアンプに接続するカラムゲートとを備えた
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  8. 　前記第１データ線および前記第２データ線の少なくともいずれか一方は、前記リファレンスワード線と直交して配線され、
    　前記第１リファレンスデータ線および前記第２リファレンスデータ線の少なくともいずれか一方は、前記ワード線と直交して配線される
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  9. 　前記ダミーメモリセルにおいて、前記第１リファレンスデータ線は、前記第２抵抗変化素子の上層と下層の配線層にそれぞれ互いに平行に配線された第１および第２配線を含み、
    　前記第２抵抗変化素子は、一端が前記第１配線に接続され、他端が前記第２配線に接続されており、
    　前記第１配線および第２配線は、複数の前記ワード線毎に、短絡されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  10. 　前記複数のメモリセルは、
    　前記第１抵抗変化素子が抵抗変化型素子で形成されている、抵抗変化型メモリセルである
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  11. 　前記複数のメモリセルは、
    　前記第１抵抗変化素子が磁気抵抗変化型素子で形成されている、磁気抵抗変化型メモリセルである
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  12. 　前記複数のメモリセルは、
    　前記第１抵抗変化素子が相変化型素子で形成されている、相変化型メモリセルである
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  13. 　前記ダミーメモリセルは、配線層および配線層と接続するコンタクトを備え、
    　複数の前記ダミーメモリセルは、前記複数のメモリセルが配置されている間隔と実質的に同じ間隔で配置されている
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
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