CN104685572A - 非易失性半导体存储装置 - Google Patents

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Abstract

本申请提供一种非易失性半导体存储装置。存储器阵列(10)具备：由第一单元晶体管和变阻元件的串联连接所构成的变阻型存储器单元阵列(11)、以及由第二单元晶体管和电阻元件的串联连接所构成的参考单元阵列(12)，参考单元阵列(12)的第二单元晶体管被连接至参考源极线(RSL)，电阻元件被连接至参考位线(RBL)，参考位线(RBL)在存储器单元阵列(11)内连接着虚拟存储器单元，虚拟存储器单元的变阻元件的两端被参考位线(RBL)短路。

Description

非易失性半导体存储装置
技术领域
本申请涉及非易失性半导体存储装置，涉及用于消除存储器单元阵列和参考单元阵列的驱动负载电容的不匹配的配置构成以及电路构成。
背景技术
近年来，伴随着电子设备、尤其是移动电话(智能手机)、便携式音乐播放器、数码相机、平板终端等的需求增加，非易失性半导体存储装置的需求不断提高，实现大容量化、小型化、快速改写、快速读出、低消耗动作的技术开发正在积极开展。
目前主打的非易失性存储器为闪存，但改写时间为微秒或毫秒级，从而成为阻碍搭载有非易失性存储器的成套设备的性能提升的要因。
近年来，与闪存相比可实现快速·低消耗改写的新的非易失性存储器的开发正在积极开展。例如有将变阻型元件用作存储元件的变阻型存储器(ReRAM：Resistive Random Access Memory)等。变阻型存储器可以实现改写时间为纳秒级这样的快速改写，而且改写时所需的电压在闪存中需要10V以上，但在变阻型存储器中能够实现1.8V左右的改写，从而可以实现非易失性存储器的低耗电化。
在专利文献1以及非专利文献1中公开了变阻型存储器的读出电路构成。变阻型存储器的存储器单元通过变阻元件和单元晶体管的串联连接来构成。变阻元件根据保存数据(“0”数据、“1”数据)而在例如1KΩ～1MΩ的电阻值的范围内被设定为低电阻值或高电阻值，由此来存储数据。利用在变阻元件的电阻值为低电阻的情况下存储器单元电流变大、在变阻元件的电阻值为高电阻的情况下存储器单元电流变小的特性，由读出放大器电路在读出动作时探测该存储器单元电流差异，从而读出被保存在存储器单元中的数据。
在此，为了由读出放大器电路来判定存储器单元电流的大小，使用了用于生成基准电流的参考单元。读出放大器电路通过比较存储器单元电流和参考单元电流，来判定保存在存储器单元中的数据。参考单元通过例如多晶硅电阻元件所形成的固定电阻元件和单元晶体管的串联连接来构成。将参考单元的固定电阻元件的电阻值设定为对存储器单元的变阻元件设定的低电阻值和高电阻值的中间值，从而读出动作时的参考单元电流成为“0”数据和“1”数据的存储器单元电流的中间值的电流值，因此读出放大器电路可以判定保存在存储器单元中的数据。
存储器单元和读出放大器利用位线来连接，参考单元和读出放大器利用参考位线来连接。为了比较单元电流和参考单元电流来进行读出，需要使位线和参考位线的负载电阻相匹配。为此，首先需要使位线和参考位线的布线宽度、布线长度变为相同。但是，由于位线连接有多个存储器单元，相对于此，参考位线仅连接有参考单元，因此只是使布线宽度、布线长度变为相同，负载电阻会相差较大。作为其解决方法，一般为通过将虚拟的存储器单元连接至参考位线从而使参考位线的负载电阻与位线相匹配的方法。并且，为了进行高效的布局，一般在存储器单元阵列内配置参考位线的虚拟存储器单元。在此情况下，为了确保存储器单元阵列内的图案均匀性，在虚拟存储器单元中也设置变阻元件。
此外，在变阻型存储器等中，为了能够使变阻元件切换为高电阻状态和低电阻状态，最初需要进行被称为赋能(forming)的动作。在赋能中，向变阻元件施加比通常的改写高的电压。由此，在赋能前为超高电阻状态的变阻元件可切换为高电阻状态和低电阻度状态。
在先技术文献
专利文献
专利文献1：日本特开2004-234707号
非专利文献
非专利文献1：“A 4Mb Conductive-Bridge Resistive Memory with2.3GB/sRead-Throughput and 216MB/sProgram Throughput”，2011IEEE International Solid-State Circuits Conference Digestof TechnicalPapers，P210-211
发明内容
发明要解决的课题
然而，前述的现有变阻型非易失性存储器存在以下所示的课题。即，在以变阻型存储器等非易失性存储器来进行快速读出的情况下，若等待直至单元电流、参考单元电流饱和到一定值为止之后再利用读出放大器来进行比较，则需要耗费时间，因此在单元电流、参考单元电流饱和到一定值之前的过渡状态时利用读出放大器来进行比较。为了在过渡状态下进行读出，需要使位线和参考位线的驱动负载电容相匹配。
另一方面，在存储器单元阵列内配置参考位线的虚拟存储器单元的情况下，虚拟存储器单元无法进行赋能。其原因在于，在设为能够进行赋能这种构成的情况下，在存储器单元选择时虚拟存储器单元也会被同时选择，不仅在参考单元中而且还在虚拟存储器单元中流动电流，所以无法正确地控制参考单元电流。由此，虽然存储器单元进行赋能，变阻元件能切换为高电阻状态和低电阻状态，但是虚拟存储器单元无法进行赋能，因此变阻元件保持超高电阻状态不变。因而，在存储器单元和虚拟存储器单元中变阻元件的电阻值相差较大。并且，由于虚拟存储器单元的变阻元件为超高电阻状态，因此位于变阻元件之前的过孔接触件等的驱动负载电容难以反映到参考位线。其结果，参考位线和存储器单元的位线的驱动负载电容将产生不匹配。
若驱动负载电容产生不匹配，则当快速读出时在单元电流和参考单元电流中过渡状态下的变化方式将改变，从而快速读出变得困难。并且，若读出速度变慢，则流过单元电流、参考单元电流的时间也变长，读出时的消耗电流也会增加。
本申请正是鉴于上述课题而完成的，其目的在于提供降低了参考单元的位线和存储器单元的位线的驱动负载电容的不匹配的非易失性半导体存储装置。
用于解决课题的手段
在本申请的一形态中，非易失性半导体存储装置具备：字线；第一数据线；第二数据线；多个存储器单元，具有被连接在所述第一数据线与所述第二数据线之间且被串联连接的第一单元晶体管以及第一变阻元件，所述第一单元晶体管的栅极与所述字线连接；参考字线；第一参考数据线；第二参考数据线；参考单元，具有被连接在所述第一参考数据线与所述第二参考数据线之间且被串联连接的第二单元晶体管以及电阻元件，所述第二单元晶体管的栅极与所述参考字线连接；和虚拟存储器单元，具有第三单元晶体管以及第二变阻元件，在所述虚拟存储器单元中，所述第二变阻元件的两端与所述第一参考数据线连接，所述第三单元晶体管的一端与所述第二变阻元件的一端连接，并且另一端为开路状态，栅极与所述字线连接。
根据该形态，在虚拟存储器单元中，变阻元件的两端被第一参考数据线短路。因而，能够使位于变阻元件至单元晶体管之间的过孔接触件、布线的驱动负载电容反映到第一参考数据线中。由此，能够使第一参考数据线的驱动负载电容更接近于存储器单元的第一数据线的驱动负载电容。
在本申请的另一形态中，非易失性半导体存储装置具备：字线；第一数据线；第二数据线；多个存储器单元，具有被连接在所述第一数据线与所述第二数据线之间且被串联连接的第一单元晶体管以及第一变阻元件，所述第一单元晶体管的栅极与所述字线连接；参考字线；第一参考数据线；第二参考数据线；参考单元，具有被连接在所述第一参考数据线与所述第二参考数据线之间且被串联连接的第二单元晶体管以及电阻元件，所述第二单元晶体管的栅极与所述参考字线连接；和虚拟存储器单元，具有第三单元晶体管，所述虚拟存储器单元的所述第三单元晶体管的一端与所述第一参考数据线连接，并且另一端为开路状态，栅极与所述字线连接。
根据该形态，在虚拟存储器单元中未设置变阻元件，单元晶体管的一端与第一参考数据线连接。因而，能够使与单元晶体管连接的过孔接触件、布线的驱动负载电容反映到第一参考数据线中。由此，能够使第一参考数据线的驱动负载电容更接近于存储器单元的第一数据线的驱动负载电容。
发明效果
本申请的非易失性半导体存储装置能够降低参考数据线和存储器单元的数据线的驱动负载电容的不匹配，能够提高快速读出时的读出精度。
附图说明
图1是表示第一实施方式所涉及的非易失性半导体存储装置的存储器阵列的详细构成的图。
图2是表示第一实施方式所涉及的非易失性半导体存储装置的整体构成的图。
图3是第一实施方式所涉及的非易失性半导体存储装置的存储器单元的电路图。
图4是第一实施方式所涉及的非易失性半导体存储装置的存储器单元的剖视图。
图5是表示第一实施方式所涉及的非易失性半导体存储装置的各动作模式下的施加给存储器单元的电压施加值的图。
图6是第一实施方式所涉及的非易失性半导体存储装置的虚拟存储器单元的剖视图。
图7是表示第一实施方式所涉及的非易失性半导体存储装置的读出动作时的选择存储器单元、以及选择参考单元的电路连接的图。
图8是表示第二实施方式所涉及的非易失性半导体存储装置的存储器阵列的详细构成的图。
图9是第二实施方式所涉及的非易失性半导体存储装置的虚拟存储器单元的剖视图。
图10是表示第三实施方式所涉及的非易失性半导体存储装置的存储器阵列的详细构成的图。
图11是第三实施方式所涉及的非易失性半导体存储装置的虚拟存储器单元的剖视图。
图12是第四实施方式所涉及的非易失性半导体存储装置的虚拟存储器单元的剖视图。
具体实施方式
以下，参照附图来说明本申请的实施方式。
(第一实施方式)
图1是表示第一实施方式所涉及的非易失性半导体存储装置的存储器阵列的详细构成的图。图1是表示了作为本实施方式特征的参考位线的虚拟存储器单元的详细构成的图，详细说明将在非易失性半导体存储装置的整体构成说明后进行后述。
图2是表示第一实施方式所涉及的非易失性半导体存储装置的整体构成的图。非易失性半导体存储装置具备：存储器阵列10、字线驱动器20、列选通器21、读出放大器22、写驱动器23和控制电路24。
存储器阵列10配置有保存数据的存储器单元、和生成读出动作时的参考单元电流的参考单元。存储器阵列10连接有：与存储器单元连接的字线WL0～WLn、位线BL0～BLm、源极线SL0～SLm；以及与参考单元连接的参考字线RWL、参考位线RBL、参考源极线RSL。关于存储器阵列10的详细将后述。
字线驱动器20为接受输入地址(在图2中未图示)来对存储器阵列10的字线WL0～WLn、参考字线RWL进行选择·驱动的电路。
列选通器21为接受输入地址(在图2中未图示)来选择存储器阵列10的位线BL0～BLm、源极线SL0～SLm、参考位线RBL、参考源极线RSL以与后述的读出放大器22、写驱动器23连接的电路。
读出放大器22为在读出动作时对保存在存储器阵列10的存储器单元中的数据进行判定的电路。经由列选通器21对存储器单元所连接的位线BL0～BLn、参考单元所连接的参考位线RBL进行选择来连接，由此进行读出动作。
写驱动器23为在改写动作时向存储器阵列10施加改写电压的电路。具体为在向存储器单元进行改写动作的情况下选择位线或源极线的任一者来施加正电压，在不进行改写动作的情况下施加接地电压VSS(0V)的电路。从写驱动器23供给的电压被施加至经由列选通器21选择的位线BL0～BLm或源极线SL0～SLm。
控制电路24为对非易失性半导体存储装置的读出、改写等各种动作模式进行控制的电路，对前述的字线驱动器20、列选通器21、读出放大器22、写驱动器23进行控制。
图3是表示第一实施方式所涉及的非易失性半导体存储装置的存储器单元的电路图的图。在本实施方式中，将变阻型存储器(ReRAM)作为一例来进行说明。存储器单元MC通过变阻元件RR和单元晶体管TC的串联连接来构成，字线WL被连接至单元晶体管TC的栅极端子，位线BL被连接至变阻元件RR的一端，源极线SL被连接至单元晶体管的一端。在本实施方式中，以位线BL连接着变阻元件RR、源极线SL连接着单元晶体管TC的构成为例来进行说明，但即便是位线BL连接着单元晶体管TC、源极线连接着变阻元件RR的存储器单元，本实施方式也可适用。本实施方式的非易失性半导体存储装置的存储器单元为由一个单元晶体管TC和一个变阻元件RR构成的“1T1R”型的变阻型存储器单元。
图4是表示第一实施方式所涉及的非易失性半导体存储装置的存储器单元的剖视图的图。在半导体基板30上形成有扩散区域31a、31b，扩散区域31a作为单元晶体管TC的源极端子起作用，扩散区域31b作为单元晶体管的漏极端子起作用。扩散区域31a、31b间作为单元晶体管TC的沟道区域起作用，在该沟道区域上形成有氧化膜32、和由多晶硅形成的栅极电极33(字线WL)，从而作为单元晶体管TC起作用。
单元晶体管TC的源极端子31a经由过孔接触件34a而与第一布线层35a即源极线SL连接。单元晶体管TC的漏极端子31b经由过孔接触件34b而与第一布线层35b连接。第一布线层35b经由过孔接触件36而与第二布线层37连接，进而第二布线层37经由过孔接触件38而与变阻元件RR连接。变阻元件RR由下部电极39、变阻层40、上部电极41构成。变阻元件RR经由过孔接触件42而与第三布线层43即位线BL连接。
图5是表示第一实施方式所涉及的非易失性半导体存储装置的各动作模式下的施加给存储器单元的电压施加值的图。在图5中，在读出动作时，向字线WL施加栅极电压Vg_read(例如1.8V)电压，从而使单元晶体管TC变为选择状态，向位线BL施加漏极电压Vread(例如0.4V)的电压，向源极线SL施加接地电压VSS(0V)。由此，在变阻元件RR为高电阻状态(复位或编程状态)的情况下，存储器单元电流变小，此外在变阻元件RR为低电阻状态(置位或擦除状态)的情况下，存储器单元电流变大，由读出放大器来判定该电流值的差异，由此来进行保存在存储器单元中的数据的判定。
在图5中，复位动作(编程动作)下，向字线WL施加栅极电压Vg_reset(例如2.4V)的电压，从而使单元晶体管TC变为选择状态，向位线BL施加漏极电压Vreset(例如2.4V)，向源极线SL施加接地电压VSS(0V)的电压。由此，变阻元件RR的上部电极被施加正电压，变阻为高电阻状态(“0”数据)。置位动作(擦除动作)下，向字线WL施加栅极电压Vg_set(例如2.4V)的电压，从而使单元晶体管TC变为选择状态，向位线BL施加接地电压VSS(0V)的电压，向源极线SL施加源极电压Vset(例如2.4V)。由此，变阻元件RR的下部电极被施加正电压，变阻为低电阻状态(“1”数据)。
返回到图1来说明本实施方式所涉及的非易失性半导体存储装置的存储器阵列的详细构成。存储器阵列10由前述的存储器单元MC在行方向和列方向上被配置为矩阵状的存储器单元阵列11、和生成读出动作时的参考单元电流的参考单元阵列12来构成。
存储器单元阵列11具备字线WL0～WLn、位线BL0～BLm和源极线SL0～SLm，如前所述，字线WL0～WLn被连接至单元晶体管的栅极，位线BL0～BLm被连接至变阻元件的一端，源极线SL0～SLm被连接至单元晶体管的一端。即，存储器单元阵列11由(n+1)×(m+1)个存储器单元构成。在此，存储器单元阵列11具备在读出动作时生成·供给参考单元电流的参考位线RBL和参考源极线RSL，在存储器单元阵列11内连接有与参考位线RBL连接的虚拟存储器单元(不保存数据的存储器单元)。
参考单元阵列12具备参考字线RWL、参考位线RBL和参考源极线RSL，参考字线RWL被连接至单元晶体管的栅极，参考位线RBL被连接至固定电阻元件的一端，参考源极线RSL被连接至单元晶体管的一端。另外，在此，参考单元阵列虽然将由单元晶体管和固定电阻元件构成的参考单元仅记载一个，但也可以搭载多个参考单元。
在此，在存储器单元阵列11内，参考位线RBL由两根布线RBL1、RBL2构成，两根参考位线RBL1、RBL2每隔多个字线而被连接。在图1中，作为示例，在存储器单元阵列的上下端和WL1-1附近连接有布线RBL1和布线RBL2。在虚拟存储器单元中，变阻元件的一端被连接至布线RBL1，另一端被连接至单元晶体管以及布线RBL2。即，在虚拟存储器单元中，变阻元件的两端由参考位线RBL(RBL1，RBL2)被短路。此外，单元晶体管的另一端为开路状态。
此外，虚拟存储器单元使用了与存储器单元相同的字线WL0～WLn。因而，若在存储器存取时从字线WL0～WLn之中选择一根来施加电压，则虚拟存储器单元的单元晶体管的栅极也被施加电压，该单元晶体管会变为导通状态。为了防止此时参考位线RBL和参考源极线RSL发生短路，虚拟存储器单元的单元晶体管与存储器单元的单元晶体管不同，未被连接至参考源极线RSL。此外，由于虚拟存储器单元未被连接至参考源极线RSL，变阻元件RR的两端也被短路，因此无法进行变阻元件RR的赋能。
图6是第一实施方式所涉及的非易失性半导体存储装置的虚拟存储器单元的剖视图。在图6中示出4个虚拟存储器单元的剖视图。图6的虚拟存储器单元为3层布线构造，变阻元件RR、单元晶体管TC与图4相同，变阻元件RR被形成在第二布线层与第三布线层之间。与图4不同之处在于，不仅第三布线层而且第二布线层也使用于位线的布线中。在图6中，第一布线层使用于参考源极线RSL的布线中，第二布线层使用于参考位线RBL2的布线中，第三布线层使用于参考位线RBL1的布线中。第二布线层的参考位线RBL2与第三布线层的参考位线RBL1平行地被布线，参考位线RBL2和参考位线RBL1每隔多个字线，由第二布线层-第三布线层连接过孔接触件44来连接。其结果，变阻元件RR的两端被参考位线RBL1、RBL2短路。由此，能够使位于虚拟存储器单元的变阻元件RR与单元晶体管TC之间的、第一布线层-第二布线层连接过孔接触件36、第一布线层35b、扩散层-第一布线层连接过孔接触件34b、扩散层31b的驱动负载电容反映到参考位线RBL中。其中，需要在虚拟存储器单元以外确保每隔多个字线来配置第二布线层-第三布线层连接过孔接触件44的区域。
在此，虚拟存储器单元的变阻元件RR的两端被短路，并且由于不进行赋能而为超高电阻状态，即便不存在变阻元件RR，也不会给电路动作带来较大影响。尽管如此，保留变阻元件RR的理由在于，确保存储器单元阵列11内的变阻元件RR的图案的均匀性。尽管在存储器单元中变阻元件RR以一定间隔存在，但在只有参考位线RBL的部分不存在变阻元件RR的情况下，只有参考位线RBL的部分会出现图案的均匀性破坏，其周边的存储器单元的特性会下降。为了防止该情形，在参考位线RBL也配置有变阻元件RR。
图7是表示第一实施方式所涉及的非易失性半导体存储装置的读出动作时的选择存储器单元、以及选择参考单元的电路连接的图。在图7中示出选择存储器单元阵列11的字线WL0、位线BL0所连接的存储器单元，并选择参考单元阵列12的参考字线RWL所连接的参考单元的情况。在此，源极线SL0和参考源极线RSL由于在读出动作时被设定为接地电压VSS(0V)，因此在图7中图示出接地电压VSS(0V)。
位线BL0和参考位线RBL经由列选通器21而与读出放大器22连接。对字线WL0和参考字线RWL进行选择，向位线BL0和参考位线RBL施加漏极电压(例如0.4V)，从而在存储器单元和参考单元中分别流动着与变阻元件RR和固定电阻元件的电阻值相应的存储器单元电流和参考单元电流。在存储器单元电流小于参考单元电流的情况、即变阻元件RR的电阻值为高电阻值的情况下，读出放大器22输出“0”数据，在存储器单元电流大于参考单元电流的情况、即变阻元件RR的电阻值为低电阻值的情况下，读出放大器22输出“1”数据。由此来进行读出动作，由于位线和参考位线的驱动负载电容相匹配，因此即便是单元电流、参考单元电流饱和到一定值之前的过渡状态，也能够正常读出。因而，能够使读出快速化，进而能够将流过单元电流、参考单元电流的时间缩短相应的量，因此也能够降低读出时的耗电。
即，在现有技术中，参考位线的虚拟存储器单元的变阻元件的一端被连接至参考位线，另一端被连接至单元晶体管，但变阻元件的两端未被参考位线短路。相对于此，在本实施方式中，在虚拟存储器单元中虽然变阻元件的一端被连接至参考位线，另一端被连接至单元晶体管这一点相同，但变阻元件的两端被参考位线短路。因而，能够使位于变阻元件至单元晶体管之间的过孔接触件、布线的驱动负载电容反映到参考位线中。由此，能够使参考位线的驱动负载电容更接近于存储器单元的位线的驱动负载电容。
(第二实施方式)
第二实施方式所涉及的非易失性半导体存储装置的阵列电路周边与第一实施方式相同。但是，参考位线RBL的虚拟存储器单元的构成与第一实施方式不同。图8是表示第二实施方式中的图2的存储器单元阵列10的详细构成的图。图8的构成与图1大致相同，有时省略对于实质上相同的构成的重复说明。与图1不同之处在于参考位线的虚拟存储器单元的布局，电路图也与其相应地改变。
图9是第二实施方式所涉及的非易失性半导体存储装置的虚拟存储器单元的剖视图。图9表示1个虚拟存储器单元的剖视图。对于与图6实质上相同的构成要素，有时将省略重复说明。在第二实施方式中，按照各个虚拟存储器单元的每一个来配置第二布线层-第三布线层连接过孔接触件44，来连接第二布线层和第三布线层。在该构成中，也能使虚拟存储器单元的变阻元件的两端被参考位线RBL短路，能够使位于虚拟存储器单元的变阻元件RR与单元晶体管TC之间的、第一布线层-第二布线层连接过孔接触件36、第一布线层35b、扩散层-第一布线层连接过孔接触件34b、扩散层31b的驱动负载电容反映到参考位线RBL中。
在该构成中，由于在各个虚拟存储器单元中配置第二布线层-第三布线层连接过孔接触件44，因此可以比第一实施方式进一步降低位线和参考位线的驱动负载电容的不匹配。进而，与第一实施方式不同，无需在虚拟存储器单元以外另行确保用于对第二层布线和第三层布线进行连接的区域。但是，由于在各个虚拟存储器单元中配置第二布线层-第三布线层连接过孔接触件44，因此有可能使得虚拟存储器单元的面积增加。此外，这里也与第一实施方式同样地，即便不存在虚拟存储器单元的变阻元件RR也不会给电路动作带来较大影响，但为了确保存储器单元阵列11的图案均匀性而保留了该变阻元件。
(第三实施方式)
第三实施方式所涉及的非易失性半导体存储装置的阵列电路周边与第一实施方式相同。但是，参考位线RBL的虚拟存储器单元的构成与第一实施方式不同。图10是表示第三实施方式中的图2的存储器单元阵列10的详细构成的图。图10的构成与图1大致相同，有时省略对于实质上相同的构成要素的重复说明。与图1不同之处在于参考位线的虚拟存储器单元中未使用变阻元件。即，在虚拟存储器单元中，单元晶体管的一端被连接至参考位线，另一端为开路状态。
图11是第三实施方式所涉及的非易失性半导体存储装置的虚拟存储器单元的剖视图。图11表示1个虚拟存储器单元的剖视图。对于与图6实质上相同的构成要素，有时省略重复说明。在第三实施方式中，在虚拟存储器单元中不配置变阻元件，取而代之配置了第二布线层-第三布线层连接过孔接触件44。在该构成中，也能够使第一布线层-第二布线层连接过孔接触件36、第一布线层35b、扩散层-第一布线层连接过孔接触件34b、扩散层31b的驱动负载电容反映到参考位线RBL中。
在该构成中，由于在各个虚拟存储器单元中配置第二布线层-第三布线层连接过孔接触件44，因此可以比第一实施方式进一步降低位线和参考位线的驱动负载电容的不匹配。进而，与第一实施方式不同，无需在虚拟存储器单元以外另行确保用于对第二层布线和第三层布线进行连接的区域。在存储器单元阵列内，为了使存储器单元的特性均匀化，优选使图案变得均匀。虽然在虚拟存储器单元中也配置有变阻元件的情形能使图案均匀化，但在参考位线被配置于存储器单元阵列的端部的情况下，即便在参考位线上不配置变阻元件，影响也较少。
(第四实施方式)
第四实施方式所涉及的非易失性半导体存储装置的阵列电路周边与第一实施方式相同。但是，参考位线RBL的虚拟存储器单元的布局构成与第一实施方式不同。图12是第四实施方式所涉及的非易失性半导体存储装置的虚拟存储器单元的剖视图。图12表示4个虚拟存储器单元的剖视图。对于与图6实质上相同的构成要素，有时将省略重复说明。
在第四实施方式中，布线层成为4层构成，第一布线层使用于参考源极线RSL的布线中，第三布线层使用于参考位线RBL2的布线中，第四布线层使用于参考位线RBL1的布线中。并且，变阻元件RR位于第三布线层与第四布线层之间。变阻元件RR经由过孔接触件45而与第三布线层的参考位线RBL2连接，经由过孔接触件46而与第四布线层的参考位线RBL1连接。参考位线RBL2和参考位线RBL1每隔多个字线，由第三布线层-第四布线层连接过孔接触件48来连接。此外，若字线只是栅极布线，则字线的布线电阻大，因此使用第二布线层进行了字线的贴里。字线每隔多个位线来连接第二布线层的贴里布线和栅极布线。在该构成中，也能使虚拟存储器单元的变阻元件的两端被参考位线RBL1、RBL2短路，能够使位于虚拟存储器单元的变阻元件RR与单元晶体管TC之间的、第二布线层-第三布线层连接过孔接触件44、第二布线层37b、第一布线层-第二布线层连接过孔接触件36、第一布线层35b、扩散层-第一布线层连接过孔接触件34b、扩散层31b的驱动负载电容反映到参考位线RBL中。尤其是，4层布线与3层布线相比，虚拟存储器单元的变阻元件RR与单元晶体管TC之间的驱动负载电容大，因此效果大。
此外，在该构成中，也与第一实施方式同样地，即便不存在虚拟存储器单元的变阻元件RR，也不会给电路动作带来较大影响，但为了确保存储器单元阵列11的图案均匀性而保留了变阻元件。
另外，在上述的各实施方式中，存储器单元的单元晶体管、参考单元的单元晶体管和虚拟存储器单元的单元晶体管优选栅极氧化膜厚相同。但是，也可以不同。此外，存储器单元的单元晶体管、参考单元的单元晶体管和虚拟存储器单元的单元晶体管优选栅极沟道长度以及栅极沟道宽度相同。但是也可以不同。
以上，虽然说明了实施方式，但是本申请的非易失性半导体存储装置并不仅限定于上述的例示，对于在不脱离本申请主旨的范围内施加各种变更等的形态也是有效的。例如，上述实施方式的非易失性半导体存储装置，是在变阻元件和单元晶体管被串联连接的变阻型存储器单元中变阻元件侧连接着位线且单元晶体管侧连接着源极线的构成的示例，但本申请在单元晶体管侧连接着位线且变阻元件侧连接着源极线的构成的非易失性半导体存储装置中也是适用的。
此外，上述实施方式的非易失性半导体存储装置为变阻型非易失性存储器(ReRAM)的示例，但本申请在变阻元件由磁阻变化型元件形成的磁阻型非易失性存储器(MRAM)、变阻元件由相变型元件形成的相变型非易失性存储器(PRAM)等的非易失性半导体存储装置中也是适用的。
产业上的可利用性
在本申请中，在非易失性半导体存储装置中能够使快速读出时的读出精度提升，所以例如对于变阻型非易失性半导体存储装置等的动作的快速化是有用的。
符号说明
10    存储器阵列
11    存储器单元阵列
12    参考单元阵列
21    列选通器
22    读出放大器
WL    字线
BL    位线(第一数据线)
SL    源极线(第二数据线)
RBL   参考位线(第一参考数据线)
RBL1  参考位线(第一布线)
RBL2  参考位线(第二布线)
RSL   参考源极线(第一参考源极线)
MC    存储器单元
RR    变阻元件
TC    单元晶体管

Claims (13)

1.一种非易失性半导体存储装置，具备：
字线；
第一数据线；
第二数据线；
多个存储器单元，具有被连接在所述第一数据线与所述第二数据线之间且被串联连接的第一单元晶体管以及第一变阻元件，所述第一单元晶体管的栅极与所述字线连接；
参考字线；
第一参考数据线；
第二参考数据线；
参考单元，具有被连接在所述第一参考数据线与所述第二参考数据线之间且被串联连接的第二单元晶体管以及电阻元件，所述第二单元晶体管的栅极与所述参考字线连接；和
虚拟存储器单元，具有第三单元晶体管以及第二变阻元件，
在所述虚拟存储器单元中，所述第二变阻元件的两端与所述第一参考数据线连接，所述第三单元晶体管的一端与所述第二变阻元件的一端连接。
2.一种非易失性半导体存储装置，具备：
字线；
第一数据线；
第二数据线；
多个存储器单元，具有被连接在所述第一数据线与所述第二数据线之间且被串联连接的第一单元晶体管以及第一变阻元件，所述第一单元晶体管的栅极与所述字线连接；
参考字线；
第一参考数据线；
第二参考数据线；
参考单元，具有被连接在所述第一参考数据线与所述第二参考数据线之间且被串联连接的第二单元晶体管以及电阻元件，所述第二单元晶体管的栅极与所述参考字线连接；和
虚拟存储器单元，具有第三单元晶体管，
所述虚拟存储器单元的所述第三单元晶体管的一端与所述第一参考数据线连接。
3.根据权利要求1或2所述的非易失性半导体存储装置，其中，
所述第三单元晶体管的未与所述第一参考数据线连接的一端为开路状态，栅极与所述字线连接。
4.根据权利要求1或2所述的非易失性半导体存储装置，其中，
所述第一单元晶体管、所述第二单元晶体管和所述第三单元晶体管的栅极氧化膜厚相同。
5.根据权利要求1或2所述的非易失性半导体存储装置，其中，
所述第一单元晶体管、所述第二单元晶体管和所述第三单元晶体管的栅极沟道长度以及栅极沟道宽度相同。
6.根据权利要求1或2所述的非易失性半导体存储装置，其中具备：
读出放大器，对所述多个存储器单元中保存的数据进行判定；和
列选通器，对所述第一数据线和所述第一参考数据线进行选择来与所述读出放大器连接。
7.根据权利要求1或2所述的非易失性半导体存储装置，其中具备：
读出放大器，对所述多个存储器单元中保存的数据进行判定；和
列选通器，对所述第二数据线和所述第二参考数据线进行选择来与所述读出放大器连接。
8.根据权利要求1或2所述的非易失性半导体存储装置，其中，
所述第一数据线以及所述第二数据线当中的至少任一者与所述参考字线正交地被布线，
所述第一参考数据线以及所述第二参考数据线当中的至少任一者与所述字线正交地被布线。
9.根据权利要求1所述的非易失性半导体存储装置，其中，
在所述虚拟存储器单元中，所述第一参考数据线包含分别在所述第二变阻元件的上层和下层的布线层相互平行地被布线的第一以及第二布线，
所述第二变阻元件的一端与所述第一布线连接，另一端与所述第二布线连接，
所述第一布线以及第二布线每隔多个所述字线而被短路。
10.根据权利要求1或2所述的非易失性半导体存储装置，其中，
所述多个存储器单元是所述第一变阻元件由变阻型元件形成的变阻型存储器单元。
11.根据权利要求1或2所述的非易失性半导体存储装置，其中，
所述多个存储器单元是所述第一变阻元件由磁阻变化型元件形成的磁阻变化型存储器单元。
12.根据权利要求1或2所述的非易失性半导体存储装置，其中，
所述多个存储器单元是所述第一变阻元件由相变型元件形成的相变型存储器单元。
13.根据权利要求1或2所述的非易失性半导体存储装置，其中，
所述虚拟存储器单元具备布线层以及与布线层连接的接触件，
多个所述虚拟存储器单元以与配置所述多个存储器单元的间隔实质上相同的间隔被配置。
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