JP6260832B2 - 不揮発性半導体記憶装置 - Google Patents

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本開示は不揮発性半導体記憶装置に関し、メモリセルアレイとリファレンスセルアレイとの駆動負荷容量のミスマッチを解消するための配置構成と回路構成に関する。
近年、電子機器、特に携帯電話(スマートフォン)、携帯音楽プレーヤー、デジタルカメラ、タブレット端末等の需要増に伴い、不揮発性半導体記憶装置の需要が高まっており、大容量化、小型化、高速書換え、高速読出し、低消費動作を実現する技術開発が盛んに行われている。
現在主力の不揮発性メモリはフラッシュメモリであるが、書換え時間がマイクロ秒、あるいはミリ秒オーダーであり、不揮発性メモリを搭載したセット機器の性能向上を阻害する要因となっている。
近年フラッシュメモリと比べて、高速・低消費書換えが可能な新規不揮発性メモリの開発が盛んに行われている。例えば、抵抗変化型素子を記憶素子に用いた抵抗変化型メモリ(ReRAM：Resistive Random Access Memory)等である。抵抗変化型メモリは、書換え時間がナノ秒オーダーと高速書換えが可能であり、更に書換え時に必要な電圧が、フラッシュメモリでは10V以上必要であるが、抵抗変化型メモリでは1.8V程度での書換えが可能であり、不揮発性メモリの低消費電力化が実現可能である。
特許文献１および非特許文献１に、抵抗変化型メモリの読出し回路構成が開示されている。抵抗変化型メモリのメモリセルは抵抗変化素子とセルトランジスタの直列接続により構成される。抵抗変化素子は格納データ（“０”データ、“１”データ）に応じて、例えば１ＫΩから１ＭΩの抵抗値の範囲において、低抵抗値あるいは高抵抗値に設定されることでデータを記憶する。抵抗変化素子の抵抗値が低抵抗の場合はメモリセル電流が大きく、高抵抗の場合はメモリセル電流が小さくなることを利用して、読出し動作時にはこのメモリセル電流差異をセンスアンプ回路で検知することでメモリセルに格納されたデータを読出す。
ここで、センスアンプ回路でメモリセル電流の大小を判定するために、基準電流を生成するためのリファレンスセルが用いられる。センスアンプ回路はメモリセル電流とリファレンスセル電流とを比較することによって、メモリセルに格納されたデータを判定する。リファレンスセルは例えばポリシリコン抵抗素子で形成される固定抵抗素子とセルトランジスタとの直列接続により構成される。リファレンスセルの固定抵抗素子の抵抗値をメモリセルの抵抗変化素子に設定される低抵抗値と高抵抗値の中間値に設定することで、読出し動作時のリファレンスセル電流が“０”データと“１”データのメモリセル電流の中間値の電流値となるため、センスアンプ回路がメモリセルに格納されたデータを判定することが可能となる。
メモリセルとセンスアンプとはビット線で接続されており、リファレンスセルとセンスアンプとはリファレンスビット線で接続されている。セル電流とリファレンスセル電流とを比較して読出しを行うためには、ビット線とリファレンスビット線の負荷抵抗を合わせる必要がある。そのためには、まずビット線とリファレンスビット線の配線幅や配線長を同じにする必要がある。しかし、ビット線には多くのメモリセルが接続されているのに対し、リファレンスビット線にはリファレンスセルのみが接続されているため、配線幅や配線長を同じにしただけでは負荷抵抗が大きくずれてしまう。その解決方法としては、リファレンスビット線にダミーのメモリセルを接続することで、リファレンスビット線の負荷抵抗をビット線と合わせる方法が一般的である。そして効率的なレイアウトを行うため、メモリセルアレイ内にリファレンスビット線のダミーメモリセルを配置するのが一般的である。その場合、メモリセルアレイ内のパターン均一性を保つためにダミーメモリセルにも抵抗変化素子を置く。
また、抵抗変化型メモリ等では、抵抗変化素子を高抵抗状態と低抵抗状態とに切替できるようにするために、最初にフォーミングと呼ばれる動作が必要になる。フォーミングでは、通常の書き換えよりも高い電圧を抵抗変化素子に印加する。それにより、フォーミング前は超高抵抗状態だった抵抗変化素子が高抵抗状態と低抵抗度状態に切替るようになる。
特開２００４−２３４７０７号
"A 4Mb Conductive-Bridge Resistive Memory with 2.3GB/s Read-Throughput and 216MB/s ProgramThroughput",2011 IEEE International Solid-State Circuits Conference Digestof Technical Papers,P210-211
しかしながら、前述した従来の抵抗変化型不揮発性メモリは以下に示す課題があった。すなわち、抵抗変化型メモリ等の不揮発性メモリで高速読出しを行う場合、セル電流やリファレンスセル電流が一定値に飽和するまで待ってからセンスアンプで比較すると時間がかかるため、セル電流やリファレンスセル電流が一定値に飽和する前の過渡状態の時にセンスアンプで比較を行う。過渡状態で読出しを行うためには、ビット線とリファレンスビット線の駆動負荷容量を合わせる必要がある。
その一方で、メモリセルアレイ内にリファレンスビット線のダミーメモリセルを配置する場合、ダミーメモリセルはフォーミングできない。フォーミングできるような構成にした場合、メモリセル選択時にダミーメモリセルも同時に選択されてしまい、リファレンスセルだけでなく、ダミーメモリセルにも電流が流れるので、リファレンスセル電流を正しく制御できなくなるためである。よって、メモリセルはフォーミングを行い、抵抗変化素子が高抵抗状態と低抵抗状態とに切替できるようにするが、ダミーメモリセルはフォーミングできないため、抵抗変化素子が超高抵抗状態のままである。そのため、メモリセルとダミーメモリセルとで抵抗変化素子の抵抗値が大きく異なってしまう。そしてダミーメモリセルの抵抗変化素子が超高抵抗状態のため、抵抗変化素子より先にあるビアコンタクト等の駆動負荷容量がリファレンスビット線に反映されにくくなる。その結果、リファレンスビット線とメモリセルのビット線との駆動負荷容量にミスマッチが発生してしまう。
駆動負荷容量にミスマッチが発生すると、高速読出しではセル電流とリファレンスセル電流とで過渡状態での変化の仕方が変わってしまい、高速読出しが困難になる。そして読出し速度が遅くなると、セル電流やリファレンスセル電流を流す時間も長くなり、読出し時の消費電流も増えてしまう。
本開示は上記課題を鑑みてなされたものであり、リファレンスセルのビット線と、メモリセルのビット線との駆動負荷容量のミスマッチを低減した不揮発性半導体記憶装置を提供することにある。
本開示の一態様では、不揮発性半導体記憶装置は、ワード線と、第１データ線と、第２データ線と、前記第１データ線と前記第２データ線との間に接続されている、直列接続された第１セルトランジスタおよび第１抵抗変化素子を有し、前記第１セルトランジスタのゲートが前記ワード線に接続されている複数のメモリセルと、リファレンスワード線と、第１リファレンスデータ線と、第２リファレンスデータ線と、前記第１リファレンスデータ線と前記第２リファレンスデータ線との間に接続されている、直列接続された第２セルトランジスタおよび抵抗素子を有し、前記第２セルトランジスタのゲートが前記リファレンスワード線に接続されているリファレンスセルと、第３セルトランジスタおよび第２抵抗変化素子を有するダミーメモリセルとを備え、前記ダミーメモリセルは、前記第２抵抗変化素子の両端が前記第１リファレンスデータ線に接続されており、前記第３セルトランジスタは、一端が前記第２抵抗変化素子の一端に接続されるとともに、他端がオープン状態であり、ゲートが前記ワード線に接続されている。
この態様によると、ダミーメモリセルにおいて、抵抗変化素子の両端が第１リファレンスデータ線によって短絡されている。このため、抵抗変化素子からセルトランジスタまでの間にあるビアコンタクトや配線の駆動負荷容量を、第１リファレンスデータ線に反映させることができる。これにより、第１リファレンスデータ線の駆動負荷容量を、メモリセルの第１データ線の駆動負荷容量に、より近づけることができる。
本開示の不揮発性半導体記憶装置は、リファレンスデータ線とメモリセルのデータ線との駆動負荷容量のミスマッチを低減することができ、高速読出し時の読出し精度を高めることが可能となる。
第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成を示す図 第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示す図 第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの回路図 第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図 第１の実施形態に係る不揮発性半導体記憶装置の各動作モードにおけるメモリセルへの電圧印加値を示す図 第１の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図 第１の実施形態に係る不揮発性半導体記憶装置の読出し動作時の選択メモリセル、及び選択リファレンスセルの回路接続を示す図 第２の実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成を示す図 第２の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図 第３の実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成を示す図 第３の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図 第４の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図
以下、本開示の実施形態について、図面を参照して説明する。
（第１の実施形態）
図１は第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成を示す図である。図１は本実施形態の特徴であるリファレンスビット線のダミーメモリセルの詳細構成を示した図であり、詳細の説明は不揮発性半導体記憶装置の全体構成の説明後に後述する。
図２は第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示す図である。不揮発性半導体記憶装置はメモリアレイ１０、ワード線ドライバ２０、カラムゲート２１、センスアンプ２２、ライトドライバ２３、制御回路２４を備えている。
メモリアレイ１０は、データを格納するメモリセルと、読出し動作時のリファレンスセル電流を生成するリファレンスセルとが配置されている。メモリアレイ１０は、メモリセルに接続されるワード線ＷＬ０〜ＷＬｎ、ビット線ＢＬ０〜ＢＬｍ、ソース線ＳＬ０〜ＳＬｍ、及びリファレンスセルに接続されるリファレンスワード線ＲＷＬ、リファレンスビット線ＲＢＬ、リファレンスソース線ＲＳＬが接続される。メモリアレイ１０の詳細については後述する。
ワード線ドライバ２０は入力アドレス(図２には図示していない)を受けてメモリアレイ１０のワード線ＷＬ０〜ＷＬｎ、リファレンスワード線ＲＷＬを選択・駆動する回路である。
カラムゲート２１は入力アドレス(図２には図示していない)を受けてメモリアレイ１０のビット線ＢＬ０〜ＢＬｍ、ソース線ＳＬ０〜ＳＬｍ、リファレンスビット線ＲＢＬ、リファレンスソース線ＲＳＬを選択し、後述するセンスアンプ２２、ライトドライバ２３に接続する回路である。
センスアンプ２２はメモリアレイ１０のメモリセルに格納されたデータを読出し動作時に判定する回路である。読出し動作はメモリセルが接続されたビット線ＢＬ０〜ＢＬｍ、リファレンスセルが接続されたリファレンスビット線ＲＢＬを、カラムゲート２１を介して選択・接続することで行われる。
ライトドライバ２３は書換え動作時にメモリアレイ１０に書換え電圧を印加する回路である。具体的にはメモリセルへ書換え動作を行う場合はビット線あるいはソース線のいずれかを選択して正の電圧を、書換え動作を行わない場合は接地電圧VSS（0V）を印加する回路である。ライトドライバ２３から供給された電圧はカラムゲート２１を介して選択されるビット線ＢＬ０〜ＢＬｍあるいはソース線ＳＬ０〜ＳＬｍに印加される。
制御回路２４は不揮発性半導体記憶装置の読出し、書換えといった各種動作モードを制御する回路であり、前述したワード線ドライバ２０、カラムゲート２１、センスアンプ２２、ライトドライバ２３を制御する。
図３は第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの回路図を示す図である。本実施形態では抵抗変化型メモリ(ReRAM)を一例として説明する。メモリセルＭＣは抵抗変化素子ＲＲとセルトランジスタＴＣとの直列接続で構成され、ワード線ＷＬはセルトランジスタＴＣのゲート端子に接続され、ビット線ＢＬは抵抗変化素子ＲＲの一端に接続され、ソース線ＳＬはセルトランジスタの一端に接続される。本実施形態ではビット線ＢＬに抵抗変化素子ＲＲが、ソース線ＳＬにセルトランジスタＴＣが接続された構成を例に説明するが、ビット線ＢＬにセルトランジスタＴＣが、ソース線に抵抗変化素子ＲＲが接続されたメモリセルでも本実施形態は適用可能である。本実施形態の不揮発性半導体記憶装置のメモリセルは１つのセルトランジスタＴＣと１つの抵抗変化素子ＲＲから構成される『１Ｔ１Ｒ』型の抵抗変化型メモリセルである。
図４は第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図を示す図である。半導体基板３０上に拡散領域３１ａ、３１ｂが形成されており、拡散領域３１ａがセルトランジスタＴＣのソース端子として、拡散領域３１ｂがセルトランジスタのドレイン端子として作用する。拡散領域３１ａ、３１ｂ間がセルトランジスタＴＣのチャネル領域として作用し、このチャネル領域上に酸化膜３２、ポリシリコンで形成されるゲート電極３３（ワード線ＷＬ）が形成され、セルトランジスタＴＣとして作用する。
セルトランジスタＴＣのソース端子３１ａはビアコンタクト３４ａを介して第１配線層３５ａであるソース線ＳＬに接続される。セルトランジスタＴＣのドレイン端子３１ｂはビアコンタクト３４ｂを介して第１配線層３５ｂに接続される。第１配線層３５ｂはビアコンタクト３６を介して第２配線層３７に接続され、さらに、第２配線層３７はビアコンタクト３８を介して抵抗変化素子ＲＲに接続される。抵抗変化素子ＲＲは下部電極３９、抵抗変化層４０、上部電極４１から構成される。抵抗変化素子ＲＲはビアコンタクト４２を介して第３配線層４３であるビット線ＢＬに接続される。
図５は第１の実施形態に係る不揮発性半導体記憶装置の各動作モードにおけるメモリセルへの電圧印加値を示す図である。図５において、読出し動作時はワード線ＷＬにゲート電圧Vg_read（例えば1.8V）電圧を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬにドレイン電圧Vread（例えば0.4V）の電圧を印加し、ソース線ＳＬに接地電圧VSS（0V）を印加する。これにより、抵抗変化素子ＲＲが高抵抗状態（リセットあるいはプログラム状態）の場合はメモリセル電流が小さく、また、抵抗変化素子ＲＲが低抵抗状態（セットあるいはイレーズ状態）の場合はメモリセル電流が大きくなり、この電流値の差異をセンスアンプで判定することによって、メモリセルに格納されたデータの判定を行う。
図５において、リセット動作（プログラム動作）はワード線ＷＬにゲート電圧Vg_reset（例えば2.4V）の電圧を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬにドレイン電圧Vreset（例えば2.4V）を印加し、ソース線ＳＬに接地電圧VSS（0V）の電圧を印加する。これにより、抵抗変化素子ＲＲの上部電極に正電圧が印加され高抵抗状態（“０”データ）に抵抗変化する。セット動作(イレーズ動作)はワード線ＷＬにゲート電圧Vg_set（例えば2.4V）の電圧を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬに接地電圧VSS（0V）の電圧を印加し、ソース線ＳＬにソース電圧Vset（例えば2.4V）を印加する。これにより、抵抗変化素子ＲＲの下部電極に正電圧が印加され低抵抗状態（“１”データ）に抵抗変化する。
図１に戻り、本実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成について説明する。メモリアレイ１０は、前述したメモリセルＭＣが行方向と列方向にマトリクス状に配置されたメモリセルアレイ１１と、読出し動作時のリファレンスセル電流を生成するリファレンスセルアレイ１２とから構成される。
メモリセルアレイ１１はワード線ＷＬ０〜ＷＬｎ、ビット線ＢＬ０〜ＢＬｍ、ソース線ＳＬ０〜ＳＬｍを備え、前述した通り、ワード線ＷＬ０〜ＷＬｎはセルトランジスタのゲートに、ビット線ＢＬ０〜ＢＬｍは抵抗変化素子の一端に、ソース線ＳＬ０〜ＳＬｍはセルトランジスタの一端に接続されている。すなわち、メモリセルアレイ１１は（ｎ＋１）×（ｍ＋１）個のメモリセルから構成されている。ここで、メモリセルアレイ１１は、読出し動作時にリファレンスセル電流を生成・供給するリファレンスビット線ＲＢＬとリファレンスソース線ＲＳＬとを備えており、メモリセルアレイ１１内において、リファレンスビット線ＲＢＬに接続されるダミーメモリセル（データを格納しないメモリセル）が接続されている。
リファレンスセルアレイ１２はリファレンスワード線ＲＷＬ、リファレンスビット線ＲＢＬ、リファレンスソース線ＲＳＬを備え、リファレンスワード線ＲＷＬはセルトランジスタのゲートに、リファレンスビット線ＲＢＬは固定抵抗素子の一端に、リファレンスソース線ＲＳＬはセルトランジスタの一端に接続されている。なお、ここではリファレンスセルアレイは、セルトランジスタと固定抵抗素子からなるリファレンスセルを１個のみ記載しているが、複数のリファレンスセルを搭載していても良い。
ここで、メモリセルアレイ１１内でリファレンスビット線ＲＢＬは２本の配線ＲＢＬ１、ＲＢＬ２からなり、２本のリファレンスビット線ＲＢＬ１、ＲＢＬ２は複数のワード線毎に接続されている。図１では、例としてメモリセルアレイの上下端とＷＬｌ−１付近で配線ＲＢＬ１と配線ＲＢＬ２が接続されている。ダミーメモリセルにおいて、抵抗変化素子の一端は配線ＲＢＬ１に接続されており、他端はセルトランジスタおよび配線ＲＢＬ２に接続されている。つまり、ダミーメモリセルにおいて、抵抗変化素子の両端はリファレンスビット線ＲＢＬ（ＲＢＬ１，ＲＢＬ２）によって短絡されている。また、セルトランジスタの他端はオープン状態である。
また、ダミーメモリセルはメモリセルと同じワード線ＷＬ０〜ＷＬｎを使用している。そのため、メモリアクセス時にワード線ＷＬ０〜ＷＬｎから１本を選択して電圧を印加すると、ダミーメモリセルのセルトランジスタのゲートにも電圧が印加され、そのセルトランジスタが導通状態になってしまう。その際にリファレンスビット線ＲＢＬとリファレンスソース線ＲＳＬが短絡してしまうのを防ぐため、ダミーメモリセルのセルトランジスタはメモリセルのセルトランジスタとは異なり、リファレンスソース線ＲＳＬには接続されていない。また、ダミーメモリセルはリファレンスソース線ＲＳＬに接続されておらず、抵抗変化素子ＲＲの両端も短絡されているため、抵抗変化素子ＲＲのフォーミングはできない。
図６は第１の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図である。図６では、ダミーメモリセル４個分の断面図を示している。図６のダミーメモリセルは３層配線構造であり、抵抗変化素子ＲＲやセルトランジスタＴＣは、図４と同じで、抵抗変化素子ＲＲは第２配線層と第３配線層との間に形成されている。図４との違いは、第３配線層だけでなく、第２配線層もビット線の配線に使用していることである。図６では、第１配線層がリファレンスソース線ＲＳＬ、第２配線層がリファレンスビット線ＲＢＬ２、第３配線層がリファレンスビット線ＲＢＬ１の配線に使用している。第２配線層のリファレンスビット線ＲＢＬ２は第３配線層のリファレンスビット線ＲＢＬ１と平行に配線されており、リファレンスビット線ＲＢＬ２とリファレンスビット線ＲＢＬ１は複数のワード線毎に第２配線層−第３配線層接続ビアコンタクト４４によって接続されている。その結果、抵抗変化素子ＲＲの両端はリファレンスビット線ＲＢＬ１、ＲＢＬ２で短絡されている。これにより、ダミーメモリセルの抵抗変化素子ＲＲとセルトランジスタＴＣとの間にある、第１配線層−第２配線層接続ビアコンタクト３６や、第１配線層３５ｂ、拡散層−第１配線層接続ビアコンタクト３４ｂ、拡散層３１ｂの駆動負荷容量をリファレンスビット線ＲＢＬに反映させることができる。ただしダミーメモリセル以外に、複数のワード線毎に、第２配線層−第３配線層接続ビアコンタクト４４を配置する領域が必要になる。
ここで、ダミーメモリセルの抵抗変化素子ＲＲは両端が短絡されており、かつフォーミングしないために超高抵抗状態であり、抵抗変化素子ＲＲが存在しなくても回路動作には大きな影響を与えない。それでも抵抗変化素子ＲＲを残しているのは、メモリセルアレイ１１内での抵抗変化素子ＲＲのパターンの均一性を保つためである。メモリセルには一定間隔で抵抗変化素子ＲＲが存在するにもかかわらず、リファレンスビット線ＲＢＬの部分のみ抵抗変化素子ＲＲが存在しない場合、リファレンスビット線ＲＢＬの部分のみパターンの均一性が崩れ、その周辺のメモリセルの特性が落ちてしまう。それを防ぐためにリファレンスビット線ＲＢＬにも抵抗変化素子ＲＲを配置している。
図７は第１の実施形態に係る不揮発性半導体記憶装置の読出し動作時の選択メモリセル、及び選択リファレンスセルの回路接続を示す図である。図７ではメモリセルアレイ１１のワード線ＷＬ０、ビット線ＢＬ０に接続されるメモリセルを選択し、リファレンスセルアレイ１２のリファレンスワード線ＲＷＬに接続されるリファレンスセルを選択する場合を示している。ここで、ソース線ＳＬ０とリファレンスソース線ＲＳＬは、読出し動作時は接地電圧VSS（0V）に設定されるため、図７では接地電圧VSS（0V）を図示している。
ビット線ＢＬ０とリファレンスビット線ＲＢＬとはカラムゲート２１を介してセンスアンプ２２に接続される。ワード線ＷＬ０とリファレンスワード線ＲＷＬを選択し、ビット線ＢＬ０とリファレンスビット線ＲＢＬにドレイン電圧(例えば0.4V)を印加することで、メモリセルとリファレンスセルにはそれぞれ抵抗変化素子ＲＲと固定抵抗素子の抵抗値に応じたメモリセル電流とリファレンスセル電流が流れる。メモリセル電流がリファレンスセル電流より小さい場合、すなわち抵抗変化素子ＲＲの抵抗値が高抵抗値の場合、センスアンプ２２は“０”データを出力し、メモリセル電流がリファレンスセル電流より大きい場合、すなわち抵抗変化素子ＲＲの抵抗値が低抵抗値の場合、センスアンプ２２は“１”データを出力する。このようにして読出し動作が行われる。ビット線とリファレンスビット線の駆動負荷容量を合わせているため、セル電流やリファレンスセル電流が一定値に飽和する前の過渡状態でも、正常に読み出すことができる。そのため読出しを高速化でき、さらにその分セル電流やリファレンスセル電流を流す時間を短縮できるため、読出し時の消費電力も低減することができる。
すなわち、従来技術では、リファレンスビット線のダミーメモリセルの抵抗変化素子は一端がリファレンスビット線に接続されており、他端はセルトランジスタに接続されているが、抵抗変化素子の両端はリファレンスビット線で短絡されてはいない。これに対して本実施形態では、ダミーメモリセルにおいて、抵抗変化素子の一端がリファレンスビット線に接続されており、他端はセルトランジスタに接続されている点は同じであるものの、抵抗変化素子の両端がリファレンスビット線で短絡されている。このため、抵抗変化素子からセルトランジスタまでの間にあるビアコンタクトや配線の駆動負荷容量を、リファレンスビット線に反映させることができる。これにより、リファレンスビット線の駆動負荷容量を、メモリセルのビット線の駆動負荷容量に、より近づけることができる。
（第２の実施形態）
第２の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第１の実施形態と同様である。ただし、リファレンスビット線ＲＢＬのダミーメモリセルの構成が第１の実施形態とは異なっている。図８は第２の実施形態における図２のメモリセルアレイ１０の詳細構成を示す図である。図８の構成は図１とほぼ同様であり、実質的に同一の構成に対する重複説明を省略する場合がある。図１との違いはリファレンスビット線のダミーメモリセルのレイアウトであり、回路図もそれにあわせて変えている。
図９は第２の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図である。図９はダミーメモリセル１個分の断面図を示している。図６と実質的に同一の構成要素については重複説明を省略する場合がある。第２の実施形態では、各々のダミーメモリセル毎に第２配線層−第３配線層接続ビアコンタクト４４を配置し、第２配線層と第３配線層を接続している。この構成でもダミーメモリセルの抵抗変化素子の両端をリファレンスビット線ＲＢＬで短絡でき、ダミーメモリセルの抵抗変化素子ＲＲとセルトランジスタＴＣの間にある、第１配線層−第２配線層接続ビアコンタクト３６や、第１配線層３５ｂ、拡散層−第１配線層接続ビアコンタクト３４ｂ、拡散層３１ｂの駆動負荷容量をリファレンスビット線ＲＢＬに反映させることができる。
この構成では、各々のダミーメモリセルに第２配線層−第３配線層接続ビアコンタクト４４を配置するため、ビット線とリファレンスビット線との駆動負荷容量のミスマッチを第１の実施形態よりもさらに低減することが可能である。さらに第１の実施形態とは異なり、ダミーメモリセル以外に、第２層配線と第３層配線とを接続するための領域を別途確保する必要がない。ただし、各々のダミーメモリセルに第２配線層−第３配線層接続ビアコンタクト４４を配置するため、ダミーメモリセルの面積増加となる可能性がある。また、ここでも第１の実施形態と同様に、ダミーメモリセルの抵抗変化素子ＲＲは存在しなくても回路動作には大きな影響を与えないが、メモリセルアレイ１１のパターン均一性を保つために残している。
（第３の実施形態）
第３の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第１の実施形態と同様である。ただし、リファレンスビット線ＲＢＬのダミーメモリセルの構成が第１の実施形態とは異なっている。図１０は第３の実施形態における図２のメモリセルアレイ１０の詳細構成を示す図である。図１０の構成は図１とほぼ同様であり、実質的に同一の構成要素に対する重複説明を省略する場合がある。図１との違いはリファレンスビット線のダミーメモリセルに抵抗変化素子を使用していない点である。すなわち、ダミーメモリセルにおいて、セルトランジスタは、一端がリファレンスビット線に接続され、他端がオープン状態である。
図１１は第３の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図である。図１１はダミーメモリセル１個分の断面図を示している。図６と実質的に同一の構成要素については重複説明を省略する場合がある。第３の実施形態では、ダミーメモリセルに抵抗変化素子を配置せず、代わりに第２配線層−第３配線層接続ビアコンタクト４４を配置している。この構成でも、第１配線層−第２配線層接続ビアコンタクト３６や、第１配線層３５ｂ、拡散層−第１配線層接続ビアコンタクト３４ｂ、拡散層３１ｂの駆動負荷容量をリファレンスビット線ＲＢＬに反映させることができる。
この構成では、各々のダミーメモリセルに第２配線層−第３配線層接続ビアコンタクト４４を配置するため、ビット線とリファレンスビット線との駆動負荷容量のミスマッチを第１の実施形態よりもさら低減することが可能である。さらに第１の実施形態とは異なり、ダミーメモリセル以外に、第２層配線と第３層配線とを接続するための領域を別途確保する必要がない。メモリセルアレイ内は、メモリセルの特性を均一化するため、パターンを均一にしたほうが好ましい。ダミーメモリセルにも抵抗変化素子を配置した方がパターンを均一化できるが、リファレンスビット線がメモリセルアレイの端部に配置されている場合は、リファレンスビット線に抵抗変化素子が配置されていなくても影響は少ない。
（第４の実施形態）
第４の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第１の実施形態と同様である。ただし、リファレンスビット線ＲＢＬのダミーメモリセルのレイアウト構成が第１の実施形態とは異なっている。図１２は第４の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図である。図１２はダミーメモリセル４個分の断面図を示している。図６と実質的に同一の構成要素については重複説明を省略する場合がある。
第４の実施形態では、配線層が4層構成となっており、第１配線層がリファレンスソース線ＲＳＬ、第３配線層がリファレンスビット線ＲＢＬ２、第４配線層がリファレンスビット線ＲＢＬ１の配線に使用している。そして抵抗変化素子ＲＲは第３配線層と第４配線層との間にある。抵抗変化素子ＲＲはビアコンタクト４５を介して第３配線層のリファレンスビット線ＲＢＬ２に接続され、ビアコンタクト４６を介して第４配線層のリファレンスビット線ＲＢＬ１に接続される。リファレンスビット線ＲＢＬ２とリファレンスビット線ＲＢＬ１は、複数のワード線毎に第３配線層−第４配線層接続ビアコンタクト４８によって接続されている。またワード線がゲート配線のみでは、ワード線の配線抵抗が大きいため、第２配線層を使用し、ワード線の裏打ちを行っている。ワード線は複数のビット線毎に第２配線層の裏打ち配線とゲート配線とが接続されている。この構成でもダミーメモリセルの抵抗変化素子の両端をリファレンスビット線ＲＢＬ１、ＲＢＬ２で短絡でき、ダミーメモリセルの抵抗変化素子ＲＲとセルトランジスタＴＣの間にある、第２配線層−第３配線層接続ビアコンタクト４４や、第２配線層３７ｂ、第１配線層−第２配線層接続ビアコンタクト３６や、第１配線層３５ｂ、拡散層−第１配線層接続ビアコンタクト３４ｂ、拡散層３１ｂの駆動負荷容量をリファレンスビット線ＲＢＬに反映させることができる。特に４層配線では、３層配線に比べてダミーメモリセルの抵抗変化素子ＲＲとセルトランジスタＴＣの間の駆動負荷容量が大きいため、効果が大きい。
また、この構成でも、第１の実施形態と同様に、ダミーメモリセルの抵抗変化素子ＲＲは存在しなくても回路動作には大きな影響を与えないが、メモリセルアレイ１１のパターン均一性を保つために残している。
なお、上述の各実施形態において、メモリセルのセルトランジスタと、リファレンスセルのセルトランジスタと、ダミーメモリセルのセルトランジスタとは、ゲート酸化膜厚が同一であるのが好ましい。ただし、異なっていてもかまわない。また、メモリセルのセルトランジスタと、リファレンスセルのセルトランジスタと、ダミーメモリセルのセルトランジスタとは、ゲートチャネル長およびゲートチャネル幅が同一であるのが好ましい。ただし、異なっていてもかまわない。
以上、実施形態を説明してきたが、本開示の不揮発性半導体記憶装置は、上述の例示にのみ限定されるものではなく、本開示の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。例えば、上記実施形態の不揮発性半導体記憶装置は、抵抗変化素子とセルトランジスタとが直列接続された抵抗変化型メモリセルにおいて、抵抗変化素子側にビット線が、セルトランジスタ側にソース線が接続された構成の例であったが、本開示は、セルトランジスタ側にビット線が、抵抗変化素子側にソース線が接続された構成の不揮発性半導体記憶装置でも適用可能である。
また、上記実施形態の不揮発性半導体記憶装置は、抵抗変化型不揮発メモリ(ReRAM)の例であったが、本開示は、抵抗変化素子が磁気抵抗変化型素子で形成されている磁気抵抗型不揮発メモリ(MRAM)、抵抗変化素子が相変化型素子で形成されている相変化型不揮発メモリ(PRAM)等の不揮発性半導体記憶装置でも適用可能である。
本開示では、不揮発性半導体記憶装置において、高速読出し時の読出し精度を向上させることができるので、例えば、抵抗変化型不揮発性半導体記憶装置等の動作の高速化に対して有用である。
１０ メモリアレイ
１１ メモリセルアレイ
１２ リファレンスセルアレイ
２１ カラムゲート
２２ センスアンプ
ＷＬ ワード線
ＢＬ ビット線（第１データ線）
ＳＬ ソース線（第２データ線）
ＲＢＬ リファレンスビット線（第１リファレンスデータ線）
ＲＢＬ１ リファレンスビット線（第１配線）
ＲＢＬ２ リファレンスビット線（第２配線）
ＲＳＬ リファレンスソース線（第１リファレンスソース線）
ＭＣ メモリセル
ＲＲ 抵抗変化素子
ＴＣ セルトランジスタ

Claims (12)

  1. ワード線と、
    第１データ線と、
    第２データ線と、
    前記第１データ線と前記第２データ線との間に接続されている、直列接続された第１セルトランジスタおよび第１抵抗変化素子を有し、前記第１セルトランジスタのゲートが前記ワード線に接続されている、複数のメモリセルと、
    リファレンスワード線と、
    第１リファレンスデータ線と、
    第２リファレンスデータ線と、
    前記第１リファレンスデータ線と前記第２リファレンスデータ線との間に接続されている、直列接続された第２セルトランジスタおよび抵抗素子を有し、前記第２セルトランジスタのゲートが前記リファレンスワード線に接続されている、リファレンスセルと、
    第３セルトランジスタおよび第２抵抗変化素子を有する、ダミーメモリセルとを備え、
    前記ダミーメモリセルは、前記第２抵抗変化素子の両端が前記第１リファレンスデータ線に接続されており、前記第３セルトランジスタは、一端が前記第２抵抗変化素子の一端に接続され、他端は前記第２リファレンスデータ線に接続されていない
    不揮発性半導体記憶装置。
  2. 前記第３セルトランジスタの他端はオープン状態であり、ゲートが前記ワード線に接続されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１セルトランジスタと、前記第２セルトランジスタと、前記第３セルトランジスタとは、ゲート酸化膜厚が同一である
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記第１セルトランジスタと、前記第２セルトランジスタと、前記第３セルトランジスタとは、ゲートチャネル長およびゲートチャネル幅が同一である
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 前記複数のメモリセルに格納されたデータを判定するセンスアンプと、
    前記第１データ線と前記第１リファレンスデータ線とを選択し、前記センスアンプに接続するカラムゲートとを備えた
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  6. 前記複数のメモリセルに格納されたデータを判定するセンスアンプと、
    前記第２データ線と前記第２リファレンスデータ線とを選択し、前記センスアンプに接続するカラムゲートとを備えた
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  7. 前記第１データ線および前記第２データ線の少なくともいずれか一方は、前記リファレンスワード線と直交して配線され、
    前記第１リファレンスデータ線および前記第２リファレンスデータ線の少なくともいずれか一方は、前記ワード線と直交して配線される
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  8. 前記ダミーメモリセルにおいて、前記第１リファレンスデータ線は、前記第２抵抗変化素子の上層と下層の配線層にそれぞれ互いに平行に配線された第１および第２配線を含み、
    前記第２抵抗変化素子は、一端が前記第１配線に接続され、他端が前記第２配線に接続されており、
    前記第１配線および第２配線は、複数の前記ワード線毎に、短絡されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  9. 前記複数のメモリセルは、
    前記第１抵抗変化素子が抵抗変化型素子で形成されている、抵抗変化型メモリセルである
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  10. 前記複数のメモリセルは、
    前記第１抵抗変化素子が磁気抵抗変化型素子で形成されている、磁気抵抗変化型メモリセルである
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  11. 前記複数のメモリセルは、
    前記第１抵抗変化素子が相変化型素子で形成されている、相変化型メモリセルである
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  12. 前記ダミーメモリセルは、配線層および配線層と接続するコンタクトを備え、
    複数の前記ダミーメモリセルは、前記複数のメモリセルが配置されている間隔と実質的に同じ間隔で配置されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
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