JP2011198430A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】メモリセルアレイ1に含まれるメモリセルMCのフォーミング動作を行う場合において、メモリセルMCの両端に電圧が印加される。電流制限回路2bは、フォーミング動作においてメモリセルMCに流れるセル電流Icellが制限電流Icompiを超えた場合に、電圧の印加を停止する。その後、次のフォーミング動作において用いる制限電流Icompi+1は、IcompiよりもΔiだけ大きな電流とする。このように電圧印加動作と制限電流Icompの変更動作とを繰り返して、フォーミング動作を完了させる。
【選択図】図8
Description
メモリセルに対するデータの書き込みは、可変抵抗素子に所定のセット電圧Vsetを短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
このフォーミング動作における電圧の印加条件によっては、フォーミング完了後のメモリセルの抵抗値が低抵抗となり過ぎてしまう。フォーミング完了後のメモリセルが低抵抗となると、セット動作後のメモリセルは更に低抵抗となる。このため、動作時において過大なセル電流が流れ、消費電力が大きくなるという問題が生じ得る。
図1は、本発明の第1の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するReRAM(可変抵抗素子)を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。
また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。
また、ステートマシン7によって電圧生成回路10が制御される。この制御により、電圧生成回路10は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてワード線WL0〜WL2が平行に配設され、これと交差して複数本の第2の配線としてビット線BL0〜BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
メモリセルMCは、図3に示すように、可変抵抗素子VRと整流素子DIの直列接続回路からなる。可変抵抗素子VRは、例えば炭素(C)から構成することができる。その他、抵抗値が電圧の印加により遷移可能な物質を採用可能である。整流素子DIは、例えば、図3に示すように、p+型層D1、n−型層D2、及びn+型層D3を備えたPINダイオードからなり、電極EL2とEL3との間に挟まれるように形成することができる。ここで、「+」「−」の符号は、不純物濃度の大小を示している。
また、図4に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図5は、図4のII−II′断面を示す断面図である。図示の例は、セルアレイ層MA0〜MA3からなる4層構造のメモリセルアレイで、ワード線WL0jがその上下のメモリセルMC0,MC1で共有され、ビット線BL1iがその上下のメモリセルMC1,MC2で共有され、ワード線WL1jがその上下のメモリセルMC2,MC3で共有されている。
このとき、フォーミング電圧Vformにより、選択メモリセルの可変抵抗素子VR内にフィラメントが形成されると、可変抵抗素子VRの抵抗値が低下する。抵抗値の低下は、セル電流Icellの増加として観察される。そこで、この図7の電流制限回路2bは、フォーミング動作時においてセル電流Icellが制限電流Icompを超えたか否かを検知し、超えた場合にフォーミング電圧Vformの印加を停止する制御を行う。
電流ミラー回路20は、メモリセルMCに流れる電流をミラーして電流ミラー回路30、40、50に供給する機能を有する。電流ミラー回路30、40は、それぞれトランジスタ31〜32、トランジスタ41〜43をカレントミラー接続してなる。
制限電流生成回路70は、制限電流Icompを生成して、その制限電流Icompに対応する電圧をノードXに発生させる機能を有する。そして、差動増幅器60は、電流Icellに基づいてノードYに発生する電圧と、このノードXの電圧とを差動増幅して、出力信号OUTを出力する。ステートマシン7は、この出力信号OUTに従って、フォーミング電圧VformのメモリセルMCへの供給を停止させる。
セル電流Icellが制限電流Icompiを超えると、フォーミング電圧Vformの印加動作は停止される(ステップS15)。そして、ステートマシン7は、カラム制御回路2及びロウ制御回路3を制御して、選択メモリセルMCに対し読み出し動作を実行する(ステップS16)。その結果、メモリセルMCの抵抗値が所定値以下となった場合には、フォーミング動作は完了したものとして、フォーミング動作を終了する(ステップS17、S19)。一方、メモリセルMCの抵抗値が所定値よりも大きい場合には、制限電流Icompiに代えて、制限電流Icomp1+1を設定する。制限電流icompi+1は、制限電流Icompiに比べ、ステップアップ値Δiだけ大きい。
また、場合によって、制限電流Icompの値をステップアップさせず、同一の値に維持してもよい。以下の説明においても、「制限電流Icompの値をステップアップさせる」という場合、それはステップアップ幅が零で、結果として値に変動が無い場合も含む意味であるものとして説明する。
次に、本発明の第2の実施の形態を、図11を参照して説明する。装置の全体構成は、図1〜図7と同様であるので、詳細な説明は省略する。この第2の実施の形態は、フォーミング動作の手順において、第1の実施の形態と異なっている。具体的なフォーミング動作の手順を、図11のグラフ、及び図12のフローチャートを参照して説明する。図12において、第1の実施の形態と同一のステップについては、同一の符号を付しているので、以下ではその詳細な説明は省略する。
次に、本発明の第3の実施の形態を、図13を参照して説明する。装置の全体構成は、図1〜図7と同様であるので、詳細な説明は省略する。ただし、この実施の形態では、フォーミング動作時において、所定の状態にあると判定されるメモリセルに対しては、通常のフォーミング電圧Vformとは逆特性の、負の極性を有するフォーミング電圧Vformを印加する点で、第1の実施の形態と異なっている。すなわち、ステップS17において、あるメモリセルMCにつきフォーミングが完了しないと判定され、更にそのメモリセルMCに関しフォーミングの所定時間内での完了が困難または所望の特性を満たすことが困難であると判定される場合において(S20)、そのメモリセルMCに対し負のフォーミング電圧Vformを印加させる(ステップS21)。その後、メモリセルMCの読み出しを行う(ステップS22)。これにより、所定の値までメモリセルMCの抵抗値が高抵抗化したか否か(すなわち、セル電流Icellが、所定の参照電流Irefよりも小さくなったか否か)が判定されるまで、ステップS21とS22が繰り返される。こうしてメモリセルMCの高抵抗化がなされた場合には、再びS11に戻って、第1の実施の形態と同様のフォーミング動作が繰り返される。
この実施の形態によれば、フォーミング動作において、フォーミングされず欠陥セルと扱われるメモリセルの数を減らすことができ、メモリセルの歩留まりを高めることができる。
次に、本発明の第4の実施の形態を、図14、図15、及び図16を参照して説明する。装置の全体構成は、図1〜図7と同様であるので、詳細な説明は省略する。この第4の実施の形態は、フォーミング動作の手順において、第1の実施の形態と異なっている。具体的なフォーミング動作の手順を、図14、図15のグラフ、及び図16のフローチャートを参照して説明する。
次に、本発明の第5の実施の形態を、図17、及び図18を参照して説明する。装置の全体構成は、図1〜図7と同様であるので、詳細な説明は省略する。この第5の実施の形態は、フォーミング動作のための電圧として、図15に示すような時間の経過によらず一定の電圧Vformを印加する点において、第4の実施の形態と同一である。
その後制限電流Icompのステップアップ動作が実行されるようにされている。その他は、第4の実施の形態と同様である。
次に、本発明の第6の実施の形態を、図19を参照して説明する。装置の全体構成は、図1〜図7と同様であるので、詳細な説明は省略する。この第4の実施の形態は、フォーミング動作の手順において、第1の実施の形態と異なっている。
この実施の形態では、フォーミング電圧Vformは、図19に示すように、パルス電圧として印加される。加えて、このパルス電圧は、複数個(図19では3個)のパルスP1〜P3を1組とするパルス群PGi(i=1,2,3・・・)として印加され、その1つのパルス群PGiにおいては、後のパルス電圧であるほどその振幅aが大きくなるように制御がなされている(a1<a2<a3)。
1つのパルス群PGiの印加が終了してもセル電流Icellが制限電流Icompに達しない場合には、制限電流Icompをステップアップさせ、次のパルス群PGi+1の印加が開始される。
次に、本発明の第7の実施の形態を、図20を参照して説明する。装置の全体構成は、図1〜図7と同様であるので、詳細な説明は省略する。この実施の形態も、第6の実施の形態と同様に、フォーミング電圧Vformをパルス電圧として印加する。以下では、第6の実施の形態と異なる点のみ説明する。
次に、本発明の第8の実施の形態を、図21を参照して説明する。装置の全体構成は、図1〜図7と同様であるので、詳細な説明は省略する。この実施の形態も、第6の実施の形態と同様に、フォーミング電圧Vformをパルス電圧として印加する。以下では、第4の実施の形態と異なる点のみ説明する。
次に、本発明の第9の実施の形態を、図22を参照して説明する。装置の全体構成は、図1〜図7と同様であるので、詳細な説明は省略する。この実施の形態も、第6の実施の形態と同様に、フォーミング電圧Vformをパルス電圧として印加する。以下では、第6の実施の形態と異なる点のみ説明する。
この第9の実施の形態では、1つのパルス群PGiに含まれる複数のパルス電圧は、全て同一のパルス振幅a1、パルス幅Wを有している。この形態でも、パルス電圧の印加が繰り返されることにより徐々にフォーミング動作が進行し、フォーミング動作を完了させることができる。
Claims (5)
- 第1配線と第2配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
前記第1及び第2配線を介して前記メモリセルのフォーミング動作に必要な電圧を印加する制御回路と、
前記フォーミング動作時に前記メモリセルに流れる電流値を所定の制限値に制限する電流制限回路と
を備え、
前記制御回路は、
前記制限値を所定値に設定させて電圧を印加する動作と、前記制限値の値を変更する動作とを、前記メモリセルのフォーミングが完了するまで繰り返す
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記制限値の初期値を、前記メモリセルがフォーミングするには不十分な値に設定する請求項1記載の不揮発性半導体記憶装置。
- 前記制御回路は、前記フォーミング動作のための電圧が所定の上限値に達した場合、前記フォーミング動作のための電圧の印加を停止し、前記制限値を変更する動作を実行する請求項2記載の不揮発性半導体記憶装置。
- 前記制御回路は、前記メモリセルに対し、前記フォーミング動作のための電圧とは逆極性の電圧を印加して前記メモリセルの抵抗値を所定値以上に変化させる動作を行う請求項1記載の不揮発性半導体記憶装置。
- 第1配線と第2配線との間に配置され且つ可変抵抗素子と整流素子とを直列接続してなるメモリセルを含む不揮発性半導体記憶装置のフォーミング方法において、
フォーミング動作時に前記メモリセルに流れる電流値を所定の制限値に制限するステップと、
前記制限値を所定値に設定させて前記フォーミング動作のための電圧を印加するステップと、
前記制限値を前記所定値から変更し、再び前記フォーミング動作のための電圧を印加するステップと
を備えたことを特徴とする不揮発性半導体記憶装置のフォーミング方法。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013084412A1 (ja) * | 2011-12-07 | 2013-06-13 | パナソニック株式会社 | クロスポイント型不揮発性記憶装置とそのフォーミング方法 |
US8737115B2 (en) | 2011-05-24 | 2014-05-27 | Sharp Kabushiki Kaisha | Method of forming process for variable resistive element and non-volatile semiconductor memory device |
US9224459B1 (en) | 2013-05-13 | 2015-12-29 | Kabushiki Kaisha Toshiba | Memory device and method of initializing memory device |
JP2019511803A (ja) * | 2016-03-04 | 2019-04-25 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 抵抗変化型メモリ(rram)セルフィラメントを形成するためのマルチステップ電圧 |
JP2019527910A (ja) * | 2016-07-26 | 2019-10-03 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 抵抗変化型メモリ(rram)セルフィラメントの電流形成 |
JP2020533798A (ja) * | 2017-09-11 | 2020-11-19 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 抵抗ランダムアクセスメモリセルのアレイに書き込み及び読み出しするための回路 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011204288A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8971090B2 (en) * | 2012-08-31 | 2015-03-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2015060608A (ja) * | 2013-09-18 | 2015-03-30 | 株式会社東芝 | 半導体記憶装置 |
FR3021151B1 (fr) | 2014-05-15 | 2017-09-15 | Commissariat Energie Atomique | Procede de determination de parametres de programmation servant a programmer une memoire vive resistive |
US10163503B2 (en) | 2015-11-16 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM array with current limiting element to enable efficient forming operation |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007141865A1 (ja) * | 2006-06-08 | 2007-12-13 | Renesas Technology Corp. | 半導体装置及びその製造方法 |
JP2008210441A (ja) * | 2007-02-26 | 2008-09-11 | Matsushita Electric Ind Co Ltd | 抵抗変化型メモリ装置のフォーミング方法および抵抗変化型メモリ装置 |
JP2009217908A (ja) * | 2008-03-11 | 2009-09-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003085675A2 (en) | 2002-04-04 | 2003-10-16 | Kabushiki Kaisha Toshiba | Phase-change memory device |
JP2007080311A (ja) * | 2005-09-12 | 2007-03-29 | Sony Corp | 記憶装置及び半導体装置 |
-
2010
- 2010-03-23 JP JP2010066429A patent/JP5132703B2/ja active Active
-
2011
- 2011-03-21 US US13/052,214 patent/US8576606B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007141865A1 (ja) * | 2006-06-08 | 2007-12-13 | Renesas Technology Corp. | 半導体装置及びその製造方法 |
JP2008210441A (ja) * | 2007-02-26 | 2008-09-11 | Matsushita Electric Ind Co Ltd | 抵抗変化型メモリ装置のフォーミング方法および抵抗変化型メモリ装置 |
JP2009217908A (ja) * | 2008-03-11 | 2009-09-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8737115B2 (en) | 2011-05-24 | 2014-05-27 | Sharp Kabushiki Kaisha | Method of forming process for variable resistive element and non-volatile semiconductor memory device |
WO2013084412A1 (ja) * | 2011-12-07 | 2013-06-13 | パナソニック株式会社 | クロスポイント型不揮発性記憶装置とそのフォーミング方法 |
CN103339682A (zh) * | 2011-12-07 | 2013-10-02 | 松下电器产业株式会社 | 交叉点型非易失性存储装置及其成形方法 |
JP5390732B1 (ja) * | 2011-12-07 | 2014-01-15 | パナソニック株式会社 | クロスポイント型不揮発性記憶装置とそのフォーミング方法 |
US8923032B2 (en) | 2011-12-07 | 2014-12-30 | Panasonic Corporation | Crosspoint nonvolatile memory device and forming method thereof |
US9224459B1 (en) | 2013-05-13 | 2015-12-29 | Kabushiki Kaisha Toshiba | Memory device and method of initializing memory device |
JP2019511803A (ja) * | 2016-03-04 | 2019-04-25 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 抵抗変化型メモリ(rram)セルフィラメントを形成するためのマルチステップ電圧 |
JP2019527910A (ja) * | 2016-07-26 | 2019-10-03 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 抵抗変化型メモリ(rram)セルフィラメントの電流形成 |
JP2020533798A (ja) * | 2017-09-11 | 2020-11-19 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 抵抗ランダムアクセスメモリセルのアレイに書き込み及び読み出しするための回路 |
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