JP2008210441A - 抵抗変化型メモリ装置のフォーミング方法および抵抗変化型メモリ装置 - Google Patents

Abstract

【課題】可変抵抗素子のフォーミングの動作時に、可変抵抗素子に適切な大きさの電圧を印加することにより短時間でフォーミングの動作を終了し、高信頼性のメモリ動作を可能とする抵抗変化型メモリ装置のフォーミング方法および抵抗変化型メモリ装置を提供する。
【解決手段】可変抵抗素子１１を含むメモリセル１２と、メモリセル１２と直列に接続されたフォーミング抵抗１３を含む抵抗部１４と、抵抗部１４を介してメモリセル１２を駆動する駆動回路部１５とを備えた抵抗変化型メモリ装置２０のフォーミング方法は、メモリセル１２の初期抵抗値から少なくとも２値の過渡抵抗値を生じさせる（Ａ）初期フォーミング工程Ｓ１、過渡抵抗値をメモリセル抵抗値として安定化する（Ｂ）フォーミング工程Ｓ２およびフォーミング抵抗１３の抵抗値を極小化する（Ｃ）フォーミング抵抗値極小値化工程Ｓ３から成る。
【選択図】図１

Description

本発明は、微細化および高速化に適した抵抗変化型メモリ装置のフォーミング方法および抵抗変化型メモリ装置に関する。

近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。

ところで、可変抵抗膜をメモリセルの記憶部の材料として用いる抵抗変化型メモリ装置は、２つ以上の抵抗値を安定に示す可変抵抗素子のみで記憶部を構成できるので、さらなる微細化、高速化および低消費電力化が期待されている。

しかしながら、このような抵抗変化型メモリ装置を構成する可変抵抗素子は、製造プロセスで可変抵抗素子を作製したのちに、フォーミングと呼ばれる初期化の動作を一定時間行うことが一般的に必要である。このような初期のフォーミングの動作を行うことにより、２つ以上の抵抗値、例えば、高抵抗値と低抵抗値とをばらつきなく再現性よく安定して示すことができるようになる。このようなフォーミングが適切に行われないと、この高抵抗値と低抵抗値とがメモリ動作を繰り返すたびに再現性よく同じ値をとることができずにばらつき、メモリ動作が不安定になる。また、フォーミングが適切に行われないと、例えば、高抵抗値と低抵抗値とが所望の抵抗値よりも大きい抵抗値に初期設定され、初期のメモリ動作において消費電力が大きくなるということも起こり得る。したがって、可変抵抗素子として安定にメモリ動作を行わせるためには、製造プロセスで可変抵抗素子を製作したのち、初期化のフォーミングの動作として約６分の一定時間の間に電圧を印加する動作を適切に行わせることが必要となる（例えば、非特許文献１参照）。このようなフォーミングの動作を適切に行うことにより、可変抵抗素子は歩留まり良く２つ以上の抵抗値を安定に再現性よく示すことができ、安定なメモリ動作を行うことができる。

また、可変抵抗素子ではないが、素子を良好な特性で安定に動作させるような適切なフォーミングの方法の例として、例えば、トンネル磁気抵抗効果素子（以下、ＴＭＲ素子とする）を通常使用電圧よりも高い印加電圧で通電して、このＴＭＲ素子の抵抗値変化により、ＴＭＲ素子の良否選別が迅速に行われている（例えば、特許文献１参照）。すなわち、ＴＭＲ素子の初期抵抗値を測定して第１の抵抗値とし、このＴＭＲ素子に通常の使用電圧より高い印加電圧で通電したのちの抵抗値を測定して第２の抵抗値とする。そして、第１の抵抗値に対する第２の抵抗値の変化度合いに応じてＴＭＲ素子の安定性と信頼性の確認を、ＴＭＲ素子の素子破壊が発生することなく行っている。このようにすると、ＴＭＲ素子は通常の使用電圧より高い印加電圧で通電しているため、従来の方法よりもＴＭＲ素子の抵抗値変化が加速される。したがって、従来の方法では約２分以上の通電時間を必要としていたが、この方法では数秒の通電という短時間で抵抗値の変化度合いの頻度分布を２つ以上のピークに分離することができる。その結果、短時間でＴＭＲ素子に関する安定性および信頼性が確認できて選別することができるので、量産にも適する。
Ｋ．Ｋｉｎｏｓｈｉｔａ，ｅｔ ａｌ"Ｎｅｗ Ｍｏｄｅｌ Ｐｒｏｐｏｓｅｄ ｆｏｒ Ｓｗｉｔｃｈｉｎｇ Ｍｅｃｈａｎｉｓｍ ｏｆ ＲｅＲＡＭ"，ＩＥＥＥ ２１ｓｔ Ｎｏｎ−Ｖｏｌａｔａｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ，Ｆｅｂｒｕａｒｙ １２ｔｈ−１６ｔｈ，２００６（ＩＥＥＥ ＮＶＳＭＷ ２００６），ｐ．８４−８５ 特開２００５−３４０４３０号公報

ところで、非特許文献１に示すフォーミング方法では、フォーミングの動作は短時間ではなく、一定の長さの時間がかかる。さらに、フォーミングの動作により全ての可変抵抗素子が確実に安定なメモリ動作を行えるのではなくて、安定なメモリ動作が行えない可変抵抗素子が生じるという課題がある。また、特許文献１に示すＴＭＲ素子のフォーミング方法を、例えば、鉄の酸化膜などを可変抵抗膜の材料として使用する可変抵抗素子に適用すると、フォーミングの動作時に可変抵抗素子の抵抗値が低い状態のときに急激に電流が流れすぎて、可変抵抗素子を破壊するような課題も生じる。さらに、可変抵抗素子を破壊しないようにしようとすると、フォーミングの動作時に印加する印加電圧値の設定が難しいという課題も生じる。これらの課題は、可変抵抗素子のメモリ動作の信頼性の確保という点でも重要である。

本発明は上記課題を解決し、可変抵抗素子のフォーミングの動作時に、可変抵抗素子に適切な大きさの電圧を適切に印加することにより短時間でのフォーミングの動作を終了して、安定で、かつ高信頼性のメモリ動作を可能とする抵抗変化型メモリ装置のフォーミング方法、および、そのフォーミング方法により作製できる抵抗変化型メモリ装置を提供することを目的とする。

上記目的を達成するために、本発明の抵抗変化型メモリ装置のフォーミング方法は、可変抵抗素子を含むメモリセルと、上記メモリセルと直列に接続されたフォーミング抵抗を含む抵抗部と、上記抵抗部を介して上記メモリセルを駆動する駆動回路部と、を備えた抵抗変化型メモリ装置のフォーミング方法であって、上記駆動回路部から上記フォーミング抵抗を介して上記メモリセルにフォーミング電圧を印加することにより、上記メモリセルの初期抵抗値から、前記初期抵抗値より大きい、少なくとも２値の過渡抵抗値を生じさせる初期フォーミング工程と、上記駆動回路部から抵抗値スイッチングのための電圧パルスを繰り返し印加して、上記メモリセルの上記過渡抵抗値をメモリセル抵抗値として安定化させるフォーミング工程と、上記フォーミング工程ののちに、上記フォーミング抵抗の抵抗値を極小化するフォーミング抵抗値極小化工程と、を含む。

これにより、抵抗変化型メモリ装置のフォーミングは数秒以下の短時間で終了することができ、抵抗変化型メモリ装置のメモリセル抵抗値は判別が可能な高抵抗値と低抵抗値の２つの抵抗値を安定に再現性良く示すことができる。その結果、抵抗変化型メモリ装置はメモリセルが安定に動作するので、高信頼性のメモリ動作をすることができる。なお、フォーミングの動作のときにメモリセルの抵抗値が低い状態にあったとしても、フォーミング抵抗が直列に接続されているので、フォーミング電流の電流値の上限が制限される。このことにより、メモリセルはフォーミング電流が流れすぎることにより損傷を受けることが無い。そして、フォーミングが終わりメモリ動作を行うときには、フォーミング抵抗を極小の値に設定するので、メモリセルを駆動する駆動回路はメモリ動作のときには低消費電力で動作することができる。

また、抵抗部は、フォーミング抵抗と並列に接続されたスイッチ素子をさらに備え、フォーミング抵抗値極小化工程は、フォーミング抵抗の両端をスイッチ素子により短絡するようにしてもよい。

これにより、抵抗部はフォーミング動作時には高抵抗でメモリセルに印加される電圧や電流を制御しやすくし、フォーミングが終わったのちのメモリ動作時には、抵抗部はフォーミング抵抗を短絡して低抵抗にすることができる。このことにより、メモリセルは短時間で安定にフォーミングが行われたのち、メモリ動作は安定に信頼性よく低消費電力で行うことができる。

また、フォーミング抵抗値極小化工程は、レーザ光をフォーミング抵抗に照射することによりフォーミング抵抗を加熱して、フォーミング抵抗の抵抗値を極小化するようにしてもよい。

これにより、メモリセルは安定なメモリ動作を信頼性よく低消費電力で行うことができる。

また、フォーミング抵抗は、ゲートに印加されるゲート電圧を調整してソースとドレイン間の端子間抵抗値を設定するトランジスタ負荷により構成され、初期フォーミング工程およびフォーミング工程では、端子間抵抗値は所定の値に設定し、フォーミング抵抗値極小化工程では、端子間抵抗値を極小値に設定するようにしてもよい。

これにより、トランジスタのゲート電圧を調整するだけで、フォーミングのときには高抵抗値でメモリ動作時には低抵抗値である、トランジスタ負荷からなるフォーミング抵抗が実現できる。このようなフォーミング抵抗を用いると、メモリセルは短時間で安定にフォーミングが行われ、安定なメモリ動作を信頼性よく低消費電力で行うことができる。

また、本発明の抵抗変化型メモリ装置のフォーミング方法は、可変抵抗素子を含むメモリセルと、メモリセルを駆動する駆動回路部と、を備え、駆動回路部は、フォーミング抵抗を含むフォーミング動作部とメモリ動作部とからなり、回路切換部によりフォーミング動作部またはメモリ動作部を選択して、メモリセルを駆動する抵抗変化型メモリ装置のフォーミング方法であって、フォーミング動作部は、メモリセルに直列にフォーミング抵抗を接続し、メモリセルにフォーミング電圧を印加することにより、メモリセルの初期抵抗値から少なくとも２値の過渡抵抗値を生じさせる初期フォーミング工程と、フォーミング動作部から抵抗値スイッチングのための電圧パルスを繰り返し印加して、メモリセルの過渡抵抗値をメモリセル抵抗値に安定化するフォーミング工程と、フォーミング工程ののちに回路切換部はメモリ動作部を選択してメモリセルを駆動するメモリ動作部選択工程と、を含む。

これにより、抵抗変化型メモリ装置のフォーミングは数秒以下の短時間で終了することができ、抵抗変化型メモリ装置のメモリセル抵抗値は判別が可能な高抵抗値と低抵抗値の２つの抵抗値を安定に再現性良く示すことができる。その結果、抵抗変化型メモリ装置はメモリセルが安定に動作するので、高信頼性のメモリ動作をすることができる。なお、フォーミングの動作のときにメモリセルの抵抗値が低い状態にあったとしても、フォーミング抵抗が直列に接続されるフォーミング動作部が回路切換部により選択されるので、メモリセルに流れるフォーミング電流の電流値の上限が制限される。このことにより、メモリセルはフォーミング電流が流れすぎることにより損傷を受けることが無い。そして、フォーミングが終わって、メモリ動作を行うときには、メモリ動作部が選択されてフォーミング抵抗は使用されないので、メモリセルは低消費電力で安定に動作することができる。

また、フォーミング電圧として、低電圧から高電圧へ徐々に増加するスウィープ電圧および電圧パルス列のうちの少なくともいずれかをメモリセルに印加するようにしてもよい。

これにより、メモリセルを損傷することなく短時間で安定なフォーミングが行われ、メモリセルのメモリセル抵抗値は判別が可能な高抵抗値と低抵抗値の２つの抵抗値を安定に再現性良く示すことができる。しかも、メモリセルが初期抵抗値から過渡抵抗値に変化するために必要なフォーミング電圧の電圧値がメモリセルにより多少ばらついていても、結果的に１つ１つのメモリセルに応じて電圧の設定を適切に行うことができることとなるので、どのメモリセルもより確実に所望のフォーミングを行うことができる。

また、フォーミング電圧として、前記フォーミング電圧の絶対値が前記メモリセル抵抗値を読み出す再生電圧の絶対値以上、前記メモリセル抵抗値を書き換える書換電圧の絶対値以下の電圧を前記メモリセルに印加するようにしてもよい。

これにより、メモリセルを損傷することなく安定なフォーミングが行われ、メモリセルのメモリセル抵抗値は判別が可能な高抵抗値と低抵抗値の２つの抵抗値を安定に再現性良く示すことができる。しかも、メモリセルが初期抵抗値から過渡抵抗値に変化するために必要なフォーミング電圧の電圧値がメモリセルにより多少ばらついていても、結果的に１つ１つのメモリセルに応じて電圧の設定を適切に効率よく行うことができることとなるので、どのメモリセルもより確実に所望のフォーミングを行うことができる。

また、過渡抵抗値およびメモリセル抵抗値は、初期抵抗値よりも大きいようにしてもよい。

これにより、メモリセルのメモリセル抵抗値は判別が可能な高抵抗値と低抵抗値の２つの抵抗値を安定に再現性良く示してメモリ動作を行うことができる。さらに、２値のメモリセル抵抗値は比較的低い抵抗値としてメモリ動作に利用できるので抵抗変化型メモリ装置は低消費電力で動作することができる。

また、メモリセルは、可変抵抗素子に直列にダイオードがさらに接続されていてもよい。

また、メモリセルは、可変抵抗素子に直列にトランジスタがさらに接続されていてもよい。

これにより、メモリセルは隣接したメモリセルからの書込みディスターブやクロストークなどの影響を受けにくくすることができ、ノイズなどによる誤動作なども防止することができる。

また、抵抗変化型メモリ装置は、複数のワード線と複数のビット線とをさらに備え、メモリセルはワード線とビット線にそれぞれ接続されてマトリクス状に配列されたメモリセルアレイを構成し、ワード線とビット線を選択することにより、メモリセルアレイの中からフォーミングを行うメモリセルを選択するようにしてもよい。

これにより、メモリセルが、複数のワード線と複数のビット線とを備えた、マトリクス状に配列されたメモリセルアレイを構成していても、抵抗変化型メモリ装置のメモリセルは、それぞれ短時間で安定なフォーミングが行われ、メモリセルのメモリセル抵抗値は判別が可能な高抵抗値と低抵抗値の２つの抵抗値を安定に再現性良く示すことができる。そして、抵抗変化型メモリ装置は、安定なメモリ動作を信頼性よく低消費電力で行うことができる。

また、抵抗変化型メモリ装置は、複数のワード線と、複数のビット線と、複数のプレート線とをさらに備え、メモリセルは、ワード線、ビット線およびプレート線にそれぞれ接続されてマトリクス状に配列されたメモリセルアレイを構成し、ビット線およびプレート線のうちメモリセルを挟む２つの線を選択することにより、メモリセルアレイの中からフォーミングを行うメモリセルを選択するようにしてもよい。

これにより、メモリセルが、マトリクス状に配列されたメモリセルアレイを構成していても、抵抗変化型メモリ装置のメモリセルは、それぞれ短時間で安定なフォーミングが行われ、メモリセルのメモリセル抵抗値は判別が可能な高抵抗値と低抵抗値の２つの抵抗値を安定に再現性良く示すことができる。そして、抵抗変化型メモリ装置は、安定なメモリ動作を信頼性よく低消費電力で行うことができる。

また、フォーミング抵抗が、ビット線に接続されるようにしてもよい。

また、フォーミング抵抗が、プレート線に接続されるようにしてもよい。

これらの構成により、フォーミング電圧がビット線またはプレート線のいずれかの線より直列に接続されたフォーミング抵抗を介してメモリセルに印加されて、フォーミングは、さらに短時間で安定に確実に行うことができる。

また、マトリクス構成のメモリセルの全てを選択することにより一括してフォーミングを行うようにしてもよい。

これにより、メモリセルがマトリクス状に配列されたメモリセルアレイを構成する抵抗変化型メモリ装置であっても、短時間で安定にフォーミングが行われ、メモリ動作が信頼性よく低消費電力で行われる。

また、本発明の抵抗変化型メモリ装置は、可変抵抗素子を含むメモリセルと、メモリセルを駆動する駆動回路部と、を備え、メモリセルと直列に接続されたフォーミング抵抗を含む抵抗部が、メモリセルと駆動回路部との間に直列に接続され、抵抗部の抵抗値は、メモリセルのメモリセル抵抗値のうちの低抵抗値の１／３以上、かつメモリセル抵抗値の高抵抗値の１／２以下である構成としてもよい。

このような構成とすることにより、メモリセルのメモリセル抵抗値は判別が可能な高抵抗値と低抵抗値の２つの抵抗値を安定に再現性良く示すことができるので、抵抗変化型メモリ装置はメモリ動作が信頼性よく低消費電力で行われる。なお、抵抗部の抵抗値は、適切な範囲の低い抵抗値に設定されているので、消費電力の増加も必要十分な範囲に抑えられている。

また、抵抗部は、フォーミング抵抗と並列に接続されたスイッチ素子とをさらに備え、スイッチ素子を駆動する制御回路部を駆動回路部に設けた構成としてもよい。

このような構成とすることにより、抵抗変化型メモリ装置は、短時間で安定なメモリセルのフォーミングが行われ、メモリ動作が信頼性よく低消費電力で行われる。

また、抵抗部のフォーミング抵抗として、ゲートに印加されるゲート電圧を調整してソースとドレイン間の端子間抵抗値を設定するトランジスタ負荷を含む回路を駆動回路部に設けた構成としてもよい。

このような構成とすることにより、抵抗変化型メモリ装置は、短時間で安定なメモリセルのフォーミングが行われ、メモリ動作が信頼性よく低消費電力で行われる。

また、抵抗部のフォーミング抵抗は、相変化材料で構成されてもよい。このような構成とすることにより、抵抗変化型メモリ装置は、短時間で安定なメモリセルのフォーミングが行われ、メモリ動作が信頼性よく低消費電力で行われる。

また、メモリセルは、可変抵抗素子に直列にダイオードがさらに接続された構成としてもよい。

また、メモリセルは、可変抵抗素子に直列にトランジスタがさらに接続された構成としてもよい。

これらの構成により、メモリセルは隣接したメモリセルからの書込みディスターブやクロストークなどの影響を受けにくくすることができ、ノイズなどによる誤動作なども防止することができる。

また、複数のワード線と複数のビット線とをさらに備え、メモリセルは、ワード線とビット線にそれぞれ接続されてマトリクス状に配列されたメモリセルアレイを構成し、ワード線とビット線を選択することにより、メモリセルを選択して動作する構成としてもよい。

また、複数のワード線と、複数のビット線と、複数のプレート線とをさらに備え、メモリセルは、ワード線、ビット線およびプレート線にそれぞれ接続されてマトリクス状に配列されたメモリセルアレイを構成し、ビット線およびプレート線のうちメモリセルを挟む２つの線を選択することにより、メモリセルアレイの中からメモリセルを選択して動作する構成としてもよい。

これらの構成により、高集積化された抵抗変化型メモリ装置においても、マトリクス状に配列されたメモリセルアレイを構成したメモリセルのうち、必要に応じてメモリセルを選択することにより、メモリ動作が信頼性よく安定に低消費電力で行われる。

本発明の抵抗変化型メモリ装置のフォーミング方法は、初期フォーミング工程でのフォーミング動作のときに、メモリセルの抵抗値より十分に大きい抵抗値のフォーミング抵抗をメモリセルに直列に接続することにより、フォーミング電圧がフォーミング抵抗に大きく分圧して適切な電圧がメモリセルに印加するようにしている。このような構成にすることにより、抵抗変化型メモリ装置のフォーミングは数秒以下の短時間で終了することができ、抵抗変化型メモリ装置のメモリセル抵抗値は判別が可能な高抵抗値と低抵抗値の２つの抵抗値を安定に再現性良く示すことができる。その結果、抵抗変化型メモリ装置はメモリセルが安定に動作するので、高信頼性のメモリ動作をすることができる。なお、フォーミングの動作のときにメモリセルの抵抗値が低い状態にあったとしても、フォーミング抵抗が直列に接続されているので、フォーミング電流の電流値の上限が制限される。このことにより、メモリセルはフォーミング電流が流れすぎることにより損傷を受けることが無い。そして、フォーミングが終わりメモリ動作を行うときには、フォーミング抵抗を極小の値に設定するので、メモリセルを駆動する駆動回路はメモリ動作のときには低消費電力で動作することができる。また、本発明の抵抗変化型メモリ装置は、このようなフォーミング方法に適した構成となっている。

さらに、メモリセルが、複数のワード線と複数のビット線とを備えた、マトリクス状に配列されたメモリセルアレイを構成していても、抵抗変化型メモリ装置のメモリセルは、それぞれ短時間で安定なフォーミングが行われ、メモリセルのメモリセル抵抗値は判別が可能な高抵抗値と低抵抗値の２つの抵抗値を安定に再現性良く示すことができる。そして、抵抗変化型メモリ装置は、安定なメモリ動作を信頼性よく低消費電力で行うことができる。

なお、本発明のフォーミング方法により作製した抵抗変化型メモリ装置および本発明の抵抗変化型メモリ装置を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・薄型化が図れ、その動作は高速化・高信頼性化が図れるという効果を奏する。

以下、本発明の実施の形態にかかる抵抗変化型メモリ装置のフォーミング方法および抵抗変化型メモリ装置について、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。

（第１の実施の形態）
図１から図９は、本発明の第１の実施の形態を示す図である。図１（ａ）は本実施の形態における抵抗変化型メモリ装置の主要部分の概略構成図、図１（ｂ）は図１（ａ）の抵抗変化型メモリ装置をより具体的に示す、抵抗変化型メモリ装置の主要部分の概略回路構成図、図１（ｃ）は抵抗変化型メモリ装置のフォーミング方法の概略フローチャートである。

図１（ａ）および（ｂ）は、可変抵抗素子１１を含むメモリセル１２と、メモリセル１２と直列に接続されたフォーミング抵抗１３を含む抵抗部１４と、抵抗部１４を介してメモリセル１２を駆動する駆動回路部１５とを備えた抵抗変化型メモリ装置１６を示す。図１（ｂ）は図１（ａ）の抵抗変化型メモリ装置１６をより具体的に示す、抵抗変化型メモリ装置２０の主要部分の概略構成の一例について示している。このように構成された抵抗変化型メモリ装置２０のフォーミング方法は、図１（ｃ）に示すように、（Ａ）初期フォーミング工程Ｓ１、（Ｂ）フォーミング工程Ｓ２および（Ｃ）フォーミング抵抗値極小値化工程Ｓ３から構成される。

すなわち、（Ａ）初期フォーミング工程Ｓ１は、駆動回路部１５を動作させてフォーミング抵抗１３を介してメモリセル１２に適切な大きさの電圧を適切に印加する。そして、（Ａ）初期フォーミング工程Ｓ１は、このようにメモリセル１２に印加される電圧を制御したフォーミング電圧を印加してメモリセル１２の初期抵抗値から少なくとも２値の過渡抵抗値を生じさせる工程である。また、（Ｂ）フォーミング工程Ｓ２は、駆動回路部１５により抵抗値スイッチングのための電圧パルスを繰り返し印加して、メモリセル１２の過渡抵抗値をメモリセル抵抗値として安定化する工程である。そして、（Ｃ）フォーミング抵抗値極小化工程Ｓ３は、（Ｂ）フォーミング工程Ｓ２ののちに、フォーミング抵抗１３の抵抗値を極小化する工程である。このような工程を実施することにより、本発明の本実施の形態にかかる抵抗変化型メモリ装置２０のフォーミング方法が実現される。なお、フォーミングののちに抵抗変化型メモリ装置２０は、初期メモリ動作工程Ｓ４などが行われ、安定なメモリセル抵抗値を示すメモリ動作や必要な検査などが行われる。

ところで、フォーミング抵抗値極小化工程Ｓ３の具体的内容について、図１（ｂ）で示した概略回路構成図で説明する。ここで、図１（ｂ）の抵抗部１４は、フォーミング抵抗１３と並列に接続されたスイッチ素子２１をさらに備え、フォーミング抵抗値極小化工程Ｓ３は、フォーミング抵抗１３の両端をスイッチ素子２１により短絡する工程である。この結果、図１（ｂ）の概略回路構成図はスイッチ素子２１がオンになり導通すると、等価的に図２に示すように抵抗部１４は駆動回路部１５とメモリセル１２とを接続する配線２２のみで構成されることとなる。

図２は、（Ａ）初期フォーミング工程Ｓ１、（Ｂ）フォーミング工程Ｓ２および（Ｃ）フォーミング抵抗値極小化工程Ｓ３の一連の工程からなるフォーミングが終了しメモリ装置として動作する本実施の形態の抵抗変化型メモリ装置２５の主要部分の概略回路構成図について示す。本実施の形態の抵抗変化型メモリ装置２５は、可変抵抗素子１１を含むメモリセル１２と、メモリセル１２を駆動する駆動回路部１５とを備えた構成からなる。そして、メモリセル１２と直列に接続されたフォーミング抵抗１３を含む抵抗部１４が、メモリセル１２と駆動回路部１５との間に直列に接続されている。しかしながら、フォーミング抵抗１３の両端は、図１（ｃ）の（Ｃ）フォーミング抵抗値極小化工程により図１（ｂ）のスイッチ素子２１がオン状態になってスイッチ素子２１の抵抗値が極小化する。すなわち、ここではスイッチ素子２１がオン状態で導通状態になるので、フォーミング抵抗１３の両端はショートすることとなる。そうすると、図２に示す配線２２が実質的に接続された状態となっているとみなすことができ、抵抗部１４の抵抗値は、例えば０．１Ω程度の値となり、ほとんど０となる。

このような構成にすることにより、抵抗変化型メモリ装置のフォーミングは数秒以下の短時間で終了することができ、抵抗変化型メモリ装置のメモリセル抵抗値は判別が可能な高抵抗値と低抵抗値の２つの抵抗値を安定に再現性良く示すことができる。その結果、抵抗変化型メモリ装置はメモリセルが安定に動作するので、高信頼性のメモリ動作をすることができる。なお、フォーミングの動作のときにメモリセルの抵抗値が低い状態にあったとしても、フォーミング抵抗が直列に接続されているので、フォーミング電流の電流値の上限が制限される。このことにより、メモリセルはフォーミング電流が流れすぎることにより損傷を受けることが無い。そして、フォーミングが終わりメモリ動作を行うときには、フォーミング抵抗を極小の値に設定するので、メモリセルを駆動する駆動回路はメモリ動作のときには低消費電力で動作することができる。

図３は本実施の形態における図１とは別の構成の抵抗変化型メモリ装置３０の概略構成図を示す。図３（ａ）はスイッチ素子２１がオフ状態のときの抵抗変化型メモリ装置３０の概略構成図、図３（ｂ）はスイッチ素子２１がオン状態のときの抵抗変化型メモリ装置３０の概略構成図を示す。図３（ａ）および（ｂ）でスイッチ素子２１を駆動する制御回路部２９が駆動回路部１５に設けられている。

次に一例として、このように構成された抵抗変化型メモリ装置３０に電圧を印加してフォーミングを行う内容について説明する。ここでは、フォーミング抵抗１３として抵抗変化型メモリ装置３０の半導体基板に造りつけられた、例えば１ＫΩの固定抵抗を用いてフォーミングを行う。また、抵抗変化型メモリ装置３０のメモリ動作が安定に行えるために、抵抗部１４には予め、例えば１００Ωの抵抗１７が図３（ａ）および（ｂ）に示すように接続されて、フォーミング抵抗１３とスイッチ素子２１とが並列に接続されたものに直列に接続されている。すなわち、抵抗１７は、フォーミング抵抗１３とスイッチ素子２１とが並列に接続されたものと可変抵抗素子１１とを電気的に直列に接続している。また、抵抗１７の抵抗値は、想定されるメモリセルの２値（低抵抗値、および高抵抗値）のメモリセル抵抗値のうちの低抵抗値の１／３以上、上記高抵抗値の１／２以下に設定されている。すなわち、本実施の形態では抵抗値１７は６７Ω以上、１．５ＫΩ以下に設定すればよい。

また、図１で示したようにフォーミングを行う場合には、（Ａ）初期フォーミング工程Ｓ１および（Ｂ）フォーミング工程Ｓ２は、図３（ａ）に示す抵抗変化型メモリ装置３０の概略構成図において、スイッチ素子２１が制御回路部２９によりオフ状態に制御されることにより工程が実施される。さらに、（Ｃ）フォーミング抵抗値極小化工程Ｓ３は、図３（ｂ）に示す抵抗変化型メモリ装置３０の概略構成図において、スイッチ素子２１が制御回路部２９によりオン状態に制御されることにより工程が実施される。そして、フォーミングが終了して、抵抗変化型メモリ装置３０が（Ｄ）初期メモリ動作工程Ｓ４などのメモリ動作を行うときは図３（ｂ）の概略構成図で示す構成によりメモリ動作が行われる。

次に、このようなフォーミングの各工程について具体的に説明する。図４（ａ）および（ｂ）は、このフォーミングのときの印加電圧の波形を示す図、（ｃ）はサンプルの抵抗変化型メモリ装置３０の可変抵抗素子１１の抵抗値の各工程での変化を時系列で示した図である。図４（ａ）および（ｂ）に示すようにフォーミング電圧として、低電圧から高電圧へ徐々に増加するスウィープ電圧および電圧パルス列のうち少なくともいずれかをメモリセル１２に印加することが望ましい。すなわち、例えば、図４（ａ）で示すパルス幅１００ｎｓｅｃ、パルス間隔１００ｎｓｅｃの電圧パルス列を０．１Ｖステップでピーク電圧値を増加させて電圧印加する。または、例えば、図４（ｂ）に示すように２００ｎｓｅｃごとに０．１Ｖ電圧値が増加するスウィープ電圧を印加する。このように徐々に低電圧から高電圧に増加するスウィープ電圧および電圧パルス列のうち少なくともいずれかを印加すると、初期フォーミング工程が数μｓｅｃ程度の短時間で終了することとなる。その結果、図４（ｃ）の破線で囲んだ領域Ｊに示すように、初期フォーミング工程が短時間で終了し、初期抵抗値が２値の過渡抵抗値Ｒ_ＬとＲ_Ｈに分かれていることがわかる。このあと、破線で囲んだ領域Ｋでは、可変抵抗素子１１は、パルス幅１００ｎｓｅｃ、デューティー５０％の＋２Ｖの正電圧パルスと−２Ｖの負電圧パルスを交互に印加されつつ、その抵抗値を測定される。電圧パルスの印加および抵抗の測定が３００回を越える矢印で示したＬ以降の領域で、安定な２値のメモリセル抵抗値、すなわち高抵抗値Ｒａと低抵抗値Ｒｂとが交互に示されるようになる。なお、このときに過渡抵抗値およびメモリセル抵抗値は、全て初期抵抗値よりも大きい値の抵抗値として形成される。低抵抗の初期抵抗値から２値のメモリセル抵抗値を生成するので、メモリセル抵抗値は、高抵抗値および低抵抗値ともに低い値として生成することができる。その結果、抵抗変化型メモリ装置は低消費電力で動作することができる。

このような構成にすることにより、抵抗変化型メモリ装置のフォーミングは、先行文献の非特許文献１では約6分かかっていたが、本発明の本実施の形態では数秒以下の短時間で終了することができ、メモリセルは安定で、かつ高信頼性のメモリ動作が短時間で可能となる。なお、フォーミングの動作のときにメモリセルの抵抗値が低い状態にあったとしても、フォーミング抵抗が直列に接続されているので、フォーミング電流の電流値の上限が制限され制御することができる。このことにより、メモリセルはフォーミング電流が流れすぎることにより損傷を受けることが無い。そして、フォーミングが終わりメモリ動作を行うときには、フォーミング抵抗を極小の値に設定するので、メモリセルを駆動する駆動回路は低消費電力で動作することができる。

なお、本実施の形態で示すスイッチ素子は、半導体素子から構成されるスイッチ素子、例えば、ＣＭＯＳトランジスタの構成からなるスイッチやＦＥＴなどのトランジスタから構成されるスイッチを用いてもよい。

また、図４（ａ）および（ｂ）に示すような低電圧から高電圧へ徐々に増加する電圧をフォーミング電圧として使用することにより、メモリセルを破壊することなく、短時間で安定、かつ高信頼性のフォーミングを行うことができる。しかも、メモリセルが初期抵抗値から過渡抵抗値に変化するために必要なフォーミング電圧の電圧値がばらついていてもある程度の幅で高い電圧まで印加すると、結果的に１つ１つのメモリセルに応じて電圧の設定を適切に行うことができることとなるので、どのメモリセルもより確実に所望のフォーミングを行うことができる。

図５は、図４（ａ）および（ｂ）とは異なる形態のフォーミング電圧を示す図で、図５（ａ）は電圧の絶対値の範囲について示す図、図５（ｂ）はフォーミング電圧として用いる電圧パルス列の一例を示す図である。

図５（ａ）はメモリセル抵抗値を読み出す再生電圧の電圧パルスを示す。本実施の形態では再生電圧の電圧パルスの絶対値は５０ｍＶから１００ｍＶで、｜ＶＬ｜は再生電圧の絶対値の最大値１００ｍＶを示している。また、メモリセル抵抗値を書き換える書換電圧の絶対値は２．１±０．１Ｖで、｜ＶＨ｜は書換電圧の絶対値の最小値２．０Ｖを示している。したがって、フォーミング電圧として、フォーミング電圧の絶対値がメモリセル抵抗値を読み出す再生電圧の絶対値以上、メモリセル抵抗値を書き換える書換電圧の絶対値以下の電圧をメモリセルに印加することとなる。図５（ｂ）にフォーミング電圧として印加する電圧パルスのパルス列を一例として示す。電圧の絶対値が｜ＶＬ｜以上、｜ＶＨ｜以下の範囲で複数の電圧パルスが数μｓｅｃの間に印加されている様子がわかる。この複数の電圧パルスは同じ絶対値のパルスが連続で印加されてもよく、単一のパルスが印加されてもよい。また、電圧パルスのパルス列ではなく、ピーク値が時間的に一定でない数μｓｅｃ程度の単一の電圧パルスを印加してもよい。

ただし、フォーミング電圧として図５（ｂ）の電圧パルス列を印加するよりも図４（ａ）および（ｂ）のスウィープ電圧および電圧パルス列をメモリセルに印加する方が、短時間で安定な２値のメモリセル抵抗値、すなわち高抵抗値Ｒａと低抵抗値Ｒｂとが交互に示されるようになる。また、高抵抗値Ｒａと低抵抗値Ｒｂとの比が大きくなる２値のメモリセル抵抗値に分離する。

ところで、図６は、急激に立ち上がる電圧パルスを印加して可変抵抗素子１１のフォーミングを行う例について示す。図６（ａ）はパルス幅１００ｎｓｅｃ、パルス電圧２．２Ｖのフォーミング電圧に使用するパルス波形を示す。図５（ｂ）は、可変抵抗素子１１が電圧パルスの印加および抵抗の測定ごとに初期からの抵抗値の変化について示す。

図６（ｂ）の破線で囲んだ領域Ｍに示すように、初期フォーミング工程が短時間で終了し、初期抵抗値が２値の過渡抵抗値Ｒ_ＬとＲ_Ｈに僅かに分かれていることがわかる。しかしながら、この２値は抵抗値に差がなく、メモリセル抵抗値として使用することは難しい。また、２値の過渡抵抗値Ｒ_ＬとＲ_Ｈはいずれも２００Ω程度で低い抵抗値を示したままである。このあと、破線で囲んだ領域Ｎでは、可変抵抗素子１１は、パルス幅１００ｎｓｅｃ、デューティー５０％の＋２Ｖの正電圧パルスと−２Ｖの負電圧パルスを交互に印加されつつ、その抵抗値を測定される。しかしながら、このように電圧印加を繰り返しても、２値の過渡抵抗値Ｒ_ＬおよびＲ_Ｈは、その大きさが僅かに低下して低い抵抗値を保ったままであり、２値の抵抗値の差も変わらない。

なお、電圧パルスの印加および抵抗の測定が３００回を越える矢印で示したＰ以降の領域で、安定な２値の抵抗値、すなわち高抵抗値Ｒａと低抵抗値Ｒｂとが交互に示されるようになる。しかしながら、このように抵抗値に差がないとメモリセル抵抗値として使用することは難しい。

このように図４（ｃ）と図６（ｂ）とで見られる抵抗値変化の理由については明らかではない。また、本実施の形態で用いた可変抵抗素子の可変抵抗膜は、例えば、鉄の酸化物材料からなる低抵抗材料である。代表的な材料にＦｅ_３Ｏ_４がある。この材料の初期抵抗値は、図４で使用した可変抵抗素子については２０から３０Ω程度の低抵抗材料である。したがって、急激に電圧を流すと大きい電流が流れて、可変抵抗素子を形成する材料が破壊したり劣化したりすることがある。しかしながら、電圧を低電圧から高電圧に徐々に印加する、あるいは適切な絶対値の範囲の電圧を印加すると、低抵抗で比較的自由に伝導していた電子が「ホッピング電導」と呼ばれる空いた準位を近傍の電導に寄与する電子が埋めていく電導機構が形成されていき、抵抗変化素子の抵抗値は高抵抗化すると考えられる。そして、「ホッピング電導」により空いた準位にトラップされた電子は、絶対値がある大きさ以上の電圧パルスが印加されると、一定の割合で空いた準位のトラップされた電子が開放される。この空いた準位をさらに埋めるためには、絶対値がある大きさ以上の電圧パルスを印加しないと埋まらないため、それまでは低抵抗状態を保持すると考えられる。

また、図６（ａ）のように適切なフォーミング電圧に比べて絶対値が大きい電圧が印加されると、エネルギーの大きい電子が多数移動するために「ホッピング電導」に関与する内部構造が可変抵抗素子材料に適切に形成されないため、メモリセル抵抗値Ｒ_Ｌ、Ｒ_Ｈは２値ともに低いままで、Ｒ_Ｌ、Ｒ_Ｈの２値についても差がないこととなると考えられる。

次に図４（ｃ）のＬ以降の領域での動作について説明する。図７は、図３に示す抵抗変化型メモリ装置３０の可変抵抗素子１１に電気的パルスを印加したときの抵抗値の変化を示したものである。

可変抵抗素子１１にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、可変抵抗素子１１の抵抗値が図６に示すように変化する。すなわち、図６に示すように、負電圧パルス（例えば、電圧Ｅ１、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が減少して２００Ωの低抵抗値Ｒａを示し、正電圧パルス（例えば、電圧Ｅ２、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が増加して３．０×１０^３Ωの高抵抗値Ｒｂを示す。

また、図８に示すように２つの異なる抵抗値ＲａまたはＲｂのうち、どちらか一方を情報「０」とし、もう一方を情報「１」とすると抵抗値がどちらであるかで異なる情報「０」または情報「１」を読み取ることができる。図８では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図８に示すように、抵抗値がＲｂのときに負電圧パルスを印加すると、抵抗値Ｒａが記録されて、情報は「０」から「１」に書き換えられる。また、同様に抵抗値がＲａのときに正電圧パルスを印加すると、抵抗値Ｒｂが記録されて、情報は「１」から「０」に書き換えられる。

この情報を読み取るときには、可変抵抗素子１１の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧Ｅ３を印加して、図８に示す抵抗値と対応した出力電流値が、抵抗値測定部２３により読み取られる。この出力電流値ＩａまたはＩｂの値が抵抗値ＲａまたはＲｂに対応しているので、図８に示すように情報「０」または情報「１」が読み取られる。このようにして、可変抵抗素子１１が動作することにより抵抗変化型メモリ装置３０が動作する。

図９および図１０は第１の実施の形態において、フォーミング抵抗を図１（ｂ）とは異なる形態で構成した抵抗変化型メモリ装置のフォーミング方法について示す。図９および図１０ともに図１（ａ）に示す抵抗変化型メモリ装置１６の構成を基本としている。

図９の抵抗変化型メモリ装置３５は、抵抗部１４のフォーミング抵抗３１が相変化材料で構成されている。本実施の形態では、例えばカルコゲナイドＧｅＳｂＴｅからなる材料を用いた。このフォーミング抵抗３１は、初期フォーミング工程Ｓ１およびフォーミング工程Ｓ２では非晶質状態で高抵抗である。そして、この抵抗変化型メモリ装置３５のフォーミング抵抗値極小化工程Ｓ３は、レーザ光をフォーミング抵抗３１に照射することによりフォーミング抵抗３１を加熱してフォーミング抵抗３１の抵抗値を極小化している。したがって、例えば最大出力２Ｗの８００ｎｍ帯の半導体レーザを用いて、１０μｓｅｃのパルス幅のピークパルス１Ｗのパルス光を１００μｍ×１μｍに絞ったスポットで、フォーミング抵抗３１上に走査しながら照射して加熱する。そうすることにより、非晶質状態を結晶状態に変えて、高抵抗状態から低抵抗状態に変化させて約１００Ωの抵抗値に極小化する。このような構成とすることにより、メモリセルは安定なメモリ動作を信頼性よく低消費電力で行うことができる。

図１０の抵抗変化型メモリ装置４０は、抵抗部１４のフォーミング抵抗３２がゲートに印加されるゲート電圧を調整してソースとドレイン間の端子間抵抗値を設定するトランジスタ負荷により構成されている。本実施の形態では、例えばノーマリオン型のトランジスタを使用して構成し、初期フォーミング工程Ｓ１およびフォーミング工程Ｓ２ではゲートに電圧を印加して高抵抗状態にし、フォーミング抵抗値極小化工程Ｓ３では、ゲートに電圧を印加せずに低抵抗状態にして抵抗値を約１００Ωにまで極小値化する。このような構成とすることにより、メモリセルは安定なメモリ動作を信頼性よく低消費電力で行うことができる。

（第２の実施の形態）
図１１は本発明の第２の実施の形態における抵抗変化型メモリ装置４５のフォーミング方法について示す図である。図１１（ａ）は本実施の形態における抵抗変化型メモリ装置４５の主要部分の概略構成図、図１１（ｂ）は（ａ）の抵抗変化型メモリ装置４５の主要部分の概略回路構成図、図１１（ｃ）は抵抗変化型メモリ装置４５のフォーミング方法の概略フローチャートである。

第１の実施の形態における図１との構成と異なり、図１１（ａ）および（ｂ）の抵抗変化型メモリ装置４５は、可変抵抗素子１１を含むメモリセル１２と、メモリセル１２を駆動する駆動回路部３３とを備えた構成である。そして、駆動回路部３３は、フォーミング抵抗３８を含むフォーミング動作部３４とメモリ動作部３６とからなり、回路切換部３７によりフォーミング動作部３４またはメモリ動作部３６を選択して、メモリセル１２を駆動する。このように構成された抵抗変化型メモリ装置４５のフォーミング方法は、図１１（ｃ）に示すように、（Ａ）初期フォーミング工程Ｓ５、（Ｂ）フォーミング工程Ｓ６および（Ｃ）メモリ動作部選択工程Ｓ７から構成される。

すなわち、（Ａ）初期フォーミング工程Ｓ５は、フォーミング動作部３４がメモリセル１２に直列にフォーミング抵抗３８を接続し、メモリセル１２に流れるフォーミング電流を制御したフォーミング電圧を印加することにより、メモリセル１２の初期抵抗値から少なくとも２値の過渡抵抗値を生じさせる工程である。また、（Ｂ）フォーミング工程Ｓ６は、フォーミング動作部３４により抵抗値スイッチングのための電圧パルスを繰り返し印加して、メモリセル１２の過渡抵抗値をメモリセル抵抗値に安定化する工程である。そして、（Ｃ）メモリ動作部選択工程Ｓ７は、（Ｂ）フォーミング工程Ｓ６ののちに、回路切換部３７によりメモリ動作部３６を選択してメモリセル１２を駆動する工程である。このような工程を実施することにより、本発明の本実施の形態にかかる抵抗変化型メモリ装置４５のフォーミング方法が実現される。なお、フォーミングののちに抵抗変化型メモリ装置４５は、（Ｄ）初期メモリ動作工程Ｓ８などが行われ、安定なメモリセル抵抗値を示すメモリ動作や必要な検査などが行われる。

なお、図１１（ｂ）に示すように抵抗変化型メモリ装置４５は、可変抵抗素子１１を含むメモリセル１２と、メモリセル１２を駆動する駆動回路部３３とを備え、駆動回路部３３は、少なくともフォーミング動作部３４、メモリ動作部３６および回路切換部３７から構成されている。そして、メモリセル１２はフォーミング動作部３４またはメモリ動作部３６を回路切換部３７により選択する駆動回路部３３により駆動され、フォーミング動作部３４は、メモリセル１２に直列に接続されるフォーミング抵抗３８を含んでいる。

このように構成された抵抗変化型メモリ装置４５は、第１の実施の形態で示した図４（ａ）および（ｂ）に示すフォーミング電圧によりフォーミングが行われる。すなわち、フォーミング電圧として、低電圧から高電圧へ徐々に増加するスウィープ電圧および電圧パルス列のうち少なくともいずれかをメモリセル１２に印加することによりフォーミングがなされる。その結果、図４（ｃ）に示すのと同様に短時間で安定なフォーミングができる。なお、具体的な内容については第１の実施の形態と同様であるので詳細については省略する。

図１１のような構成にすることにより、抵抗変化型メモリ装置４５のフォーミングは図４で示した第１の実施の形態と同様に短時間で終了することができ、メモリセルは安定で、かつ高信頼性のメモリ動作が短時間で可能となる。なお、フォーミングの動作のときにメモリセル１２の抵抗値が低い状態にあったとしても、適切な範囲の抵抗値をもつフォーミング抵抗３８が直列に接続されるフォーミング動作部３４が回路切換部３７により選択される。このフォーミング動作部３４のフォーミング動作回路部４１が、フォーミング抵抗３８を介してメモリセル１２にフォーミング電圧を印加してフォーミングを行う。このときに、フォーミング電流の電流値の上限を制御してフォーミング電圧を印加してフォーミングを行うので、メモリセル１２はフォーミング電流が流れすぎることにより損傷を受けることが無い。そして、フォーミングが終わりメモリ動作を行うときには、メモリ動作部３６が選択される。このときに、フォーミング抵抗３８は使用されず、メモリセル１２は配線４３を介してメモリ動作回路部４２により駆動されるので低消費電力で安定に動作することができる。

（第３の実施の形態）
図１２は本発明の第３の実施の形態における抵抗変化型メモリ装置５０のフォーミング方法について示す図である。図１２（ａ）は本実施の形態におけるマトリクス構成からなるメモリセルアレイ２４の概略構成図、（ｂ）は本実施の形態における抵抗変化型メモリ装置５０の主要部分の概略回路構成図を示す図である。

図１２（ａ）に示すメモリセルアレイ２４は、例えば可変抵抗素子２８が行方向および列方向にそれぞれ４個ずつマトリックス状に配列されて構成されている。すなわち、第１の実施の形態とは異なり、図１２（ｂ）に示す抵抗変化型メモリ装置５０は、ＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３からなる複数のワード線２６と、ＢＬ０、ＢＬ１、ＢＬ２およびＢＬ３からなる複数のビット線２７とをさらに備えた構成となっている。そして、メモリセルアレイ２４は、ワード線２６とビット線２７とにそれぞれ可変抵抗素子２８が接続されたマトリクス状に配列された構成からなり、抵抗変化型メモリ装置５０のフォーミング方法はワード線２６とビット線２７を選択することにより、メモリセルアレイ２４のうちフォーミングを行いたい可変抵抗素子２８を選択してフォーミングを行う。

図１２（ｂ）ではマトリクス状に配列された構成のメモリセルアレイ２４には、ワード線デコーダ５１、５２、ビット線デコーダ５３および読み出し回路５４がそれぞれワード線およびビット線に接続されている。

図１２（ｂ）では駆動回路１５はマトリクス状に配列された構成のメモリセルアレイ２４に直列に抵抗部１４を介して接続されて、フォーミングが行われる。このとき、図１２（ｂ）ではメモリセルアレイ２４のワード線デコーダ５１を介してワード線２６に接続されている。すなわち、抵抗部１４のフォーミング抵抗１３はワード線２６に接続されてフォーミングが行われるが、ビット線２７に接続されてフォーミングが行われてもよい。また、マトリクス状に配列された構成のメモリセルアレイ２４の全ての可変抵抗素子２８を選択することにより一括してフォーミングを行ってもよい。このようにして、フォーミングが行われた抵抗変化型メモリ装置５０は、第１および第２の実施の形態と同様に短時間でフォーミングを終了することができ、メモリセルは安定で、かつ高信頼性のメモリ動作が低消費電力で行われる。

図１３は本発明の第３の実施の形態における別の構成のメモリセルをもつ抵抗変化型メモリ装置６１のフォーミング方法について示す図である。図１３（ａ）は可変抵抗素子５７に直列にダイオードがさらに接続された記憶部６０をマトリクス状に配列した構成のメモリセルアレイ５５の概略構成図、（ｂ）は可変抵抗素子５７に直列にトランジスタがさらに接続された記憶部６３をマトリクス状に配列した構成のメモリセルアレイ６１の概略構成図である。

図１３（ａ）に示すメモリセルアレイ５５は、例えば可変抵抗素子５７が行方向および列方向にそれぞれ４個ずつマトリックス状に配列して構成されている。すなわち、第１の実施の形態とは異なり、図１３（ａ）に示すメモリセルアレイ５５は、図１２のメモリセルアレイ２４と同様にＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３からなる複数のワード線５９と、ＢＬ０、ＢＬ１、ＢＬ２およびＢＬ３からなる複数のビット線５６とをさらに備えた構成となっている。しかしながら、メモリセルアレイ５５はメモリセルアレイ２４とは異なり、可変抵抗素子５７に直列にダイオード５８が接続された記憶部６０がビット線５６とワード線５９に挟まれた構成となっている。このような構成とすることにより、メモリセルアレイ５５は隣接したメモリセルからの書込みディスターブやクロストークなどの影響を受けにくくすることができ、ノイズなどによる誤動作なども防止することができる。そして、メモリセルアレイ５５は、ワード線５９とビット線５６とにそれぞれ記憶部６０が接続されたマトリクス状に配列された構成からなり、抵抗変化型メモリ装置のフォーミング方法はワード線５９とビット線５６を選択する。このことにより、メモリセルアレイ５５のうち、フォーミングを行いたい記憶部６０の可変抵抗素子５７を選択してフォーミングを行う。

また、図１３（ｂ）に示すメモリセルアレイ６１は、例えば、可変抵抗素子５７が行方向および列方向にそれぞれ４個ずつマトリックス状に配列されて構成されている。すなわち、第１の実施の形態とは異なり、図１３（ｂ）に示すメモリセルアレイ６１は、図１２および図１３（ａ）のメモリセルアレイ２４、５５と同様にＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３からなる複数のワード線５９と、ＢＬ０、ＢＬ１、ＢＬ２およびＢＬ３からなる複数のビット線５６と、ＰＬ０、ＰＬ１、ＰＬ２およびＰＬ３からなる複数のプレート線６４とをさらに備えた構成となっている。また、メモリセルアレイ６１はメモリセルアレイ５５とは異なり、可変抵抗素子５７に直列にトランジスタ６２が接続された記憶部６３がビット線５６およびプレート線６４に挟まれた構成となっている。このような構成とすることにより、メモリセルアレイ６１は隣接したメモリセルからの書込みディスターブやクロストークなどの影響を受けにくくすることができ、ノイズなどによる誤動作なども防止することができる。

そして、抵抗変化型メモリ装置のフォーミング方法はビット線５６およびプレート線６４を選択することにより、メモリセルアレイ６１の中からフォーミングを行うメモリセルである記憶部６３の可変抵抗素子５７を選択してフォーミングを行う。このときに、ワード線５９、ビット線５６およびプレート線６４は、図１３（ｂ）に示すようにワード線デコーダ５１、ビット線デコーダ５３およびプレート線デコーダ６５に接続されている。

なお、フォーミングを行うときには、フォーミング抵抗がビット線５６またはプレート線６４に接続されていればよく、また、ビット線５６およびプレート線６４の両方に接続されて一括してフォーミングを行ってもよい。このようにして、フォーミングが行われた抵抗変化型メモリ装置は、第１および第２の実施の形態と同様に短時間で安定にフォーミングを終了することができ、メモリセルは安定で、かつ高信頼性のメモリ動作が低消費電力で行われる。

本発明は、短時間で安定なフォーミングの動作が行われ、メモリ動作が信頼性よく低消費電力で行われる抵抗変化型メモリ装置のフォーミング方法、および、そのフォーミング方法により作製できる抵抗変化型メモリ装置を提供するものである。したがって、本発明の抵抗変化型メモリ装置を使用した携帯情報機器や情報家電等の電子機器は、より一層の小型化・薄型化が図れ、その動作は高速化・高信頼性化が図れる。

本発明の第１の実施の形態を示す図で、（ａ）は抵抗変化型メモリ装置の主要部分の概略構成図、（ｂ）は（ａ）の抵抗変化型メモリ装置の主要部分の概略回路構成図、（ｃ）は抵抗変化型メモリ装置のフォーミング方法の概略フローチャート 本発明の第１の実施の形態における抵抗変化型メモリ装置の主要部分の概略回路構成図 本発明の第１の実施の形態における別の構成の抵抗変化型メモリ装置の概略構成図で、（ａ）はスイッチ素子がオフ状態のときの概略構成図、（ｂ）はスイッチ素子がオン状態のときの概略構成図 本発明の第１の実施の形態における抵抗変化型メモリ装置のフォーミング方法を示す模式図で、（ａ）および（ｂ）はフォーミングのときの印加電圧の波形を示す図、（ｃ）はサンプルの抵抗変化型メモリ装置の抵抗値の各工程での変化を示す図 図４（ａ）および（ｂ）とは異なる形態のフォーミング電圧を示す図で、（ａ）電圧の絶対値の範囲を示す図、（ｂ）はサンプルの抵抗変化型メモリ装置の抵抗値の各工程での変化を示す図 急激に立ち上がる電圧パルスを印加してフォーミングを行う例を示す図で、（ａ）はフォーミングのときの印加電圧の波形を示す図、（ｂ）はフォーミング電圧として用いる電圧パルス列の一例を示す図 本発明の第１の実施の形態における抵抗変化型メモリ装置の抵抗値の変化を示す模式図 ２つの異なる抵抗値と情報「０」、情報「１」の関係を示す図 本発明の第１の実施の形態における別の構成の抵抗変化型メモリ装置の概略構成図 本発明の第１の実施の形態における別の構成の抵抗変化型メモリ装置の概略構成図 本発明の第２の実施の形態を示す図で、（ａ）は抵抗変化型メモリ装置の主要部分の概略構成図、（ｂ）は（ａ）の抵抗変化型メモリ装置の主要部分の概略回路構成図、（ｃ）は抵抗変化型メモリ装置のフォーミング方法の概略フローチャート 本発明の第３の実施の形態を示す図で、（ａ）は本実施の形態におけるマトリクス構成からなるメモリセルアレイ２４の概略構成図、（ｂ）は本実施の形態における抵抗変化型メモリ装置の主要部分の概略回路構成図を示す図 本発明の第３の実施の形態を示す図で、（ａ）は本実施の形態におけるダイオードを記憶部に用いたマトリクス構成からなるメモリセルアレイの概略構成図、（ｂ）は本実施の形態におけるトランジスタを記憶部に用いたマトリクス構成からなるメモリセルアレイの概略構成図

符号の説明

１１，２８，５７ 可変抵抗素子
１２ メモリセル
１３，３１，３２，３８ フォーミング抵抗
１４ 抵抗部
１５，３３ 駆動回路部
１６，２０，２５，３０，３５，４０，４５，５０ 抵抗変化型メモリ装置
１７ 抵抗
２１ スイッチ素子
２２，４３ 配線
２４，５５，６１ メモリセルアレイ
２６，５９ ワード線
２７，５６ ビット線
２９ 制御回路部
３４ フォーミング動作部
３６ メモリ動作部
３７ 回路切換部
４１ フォーミング動作回路部
４２ メモリ動作回路部
４８ メモリ動作部選択工程
５１，５２ ワード線デコーダ
５３ ビット線デコーダ
５４ 読み出し回路
５８ ダイオード
６０，６３ 記憶部
６２ トランジスタ
６４ プレート線
６５ プレート線デコーダ

Claims (23)

1. 可変抵抗素子を含むメモリセルと、
   前記メモリセルと直列に接続されたフォーミング抵抗を含む抵抗部と、
   前記抵抗部を介して前記メモリセルを駆動する駆動回路部と、を備えた抵抗変化型メモリ装置のフォーミング方法であって、
   前記駆動回路部から前記フォーミング抵抗を介して前記メモリセルにフォーミング電圧を印加することにより、前記メモリセルの初期抵抗値から少なくとも２値の過渡抵抗値を生じさせる初期フォーミング工程と、
   前記駆動回路部から抵抗値スイッチングのための電圧パルスを繰り返し印加して、前記メモリセルの前記過渡抵抗値をメモリセル抵抗値として安定化させるフォーミング工程と、
   前記フォーミング工程ののちに、前記フォーミング抵抗の抵抗値を極小化するフォーミング抵抗値極小化工程と、
   を含むことを特徴とする抵抗変化型メモリ装置のフォーミング方法。
2. 前記抵抗部は、前記フォーミング抵抗と並列に接続されたスイッチ素子をさらに備え、
   前記フォーミング抵抗値極小化工程は、前記フォーミング抵抗の両端を前記スイッチ素子により短絡する工程であることを特徴とする請求項１に記載の抵抗変化型メモリ装置のフォーミング方法。
3. 前記フォーミング抵抗値極小化工程は、レーザ光を前記フォーミング抵抗に照射することにより前記フォーミング抵抗を加熱して、前記フォーミング抵抗の抵抗値を極小化することを特徴とする請求項１に記載の抵抗変化型メモリ装置のフォーミング方法。
4. 前記フォーミング抵抗は、ゲートに印加されるゲート電圧を調整してソースとドレイン間の端子間抵抗値を設定するトランジスタ負荷により構成され、
   前記初期フォーミング工程および前記フォーミング工程では、前記端子間抵抗値は所定の値に設定し、前記フォーミング抵抗値極小化工程では、前記端子間抵抗値を極小値に設定することを特徴とする請求項１に記載の抵抗変化型メモリ装置のフォーミング方法。
5. 可変抵抗素子を含むメモリセルと、前記メモリセルを駆動する駆動回路部と、を備え、
   前記駆動回路部は、フォーミング抵抗を含むフォーミング動作部とメモリ動作部とからなり、回路切換部により前記フォーミング動作部または前記メモリ動作部を選択して、前記メモリセルを駆動する抵抗変化型メモリ装置のフォーミング方法であって、
   前記フォーミング動作部は、
   前記メモリセルに直列に前記フォーミング抵抗を接続し、前記メモリセルにフォーミング電圧を印加することにより、前記メモリセルの初期抵抗値から少なくとも２値の過渡抵抗値を生じさせる初期フォーミング工程と、
   前記フォーミング動作部から抵抗値スイッチングのための電圧パルスを繰り返し印加して、前記メモリセルの前記過渡抵抗値をメモリセル抵抗値に安定化するフォーミング工程と、
   前記フォーミング工程ののちに前記回路切換部は前記メモリ動作部を選択して前記メモリセルを駆動するメモリ動作部選択工程と、
   を含むことを特徴とする抵抗変化型メモリ装置のフォーミング方法。
6. 前記フォーミング電圧として、低電圧から高電圧へ徐々に増加するスウィープ電圧および電圧パルス列のうちの少なくともいずれかを前記メモリセルに印加することを特徴とする請求項１から請求項５までのいずれか１項に記載の抵抗変化型メモリ装置のフォーミング方法。
7. 前記フォーミング電圧として、前記フォーミング電圧の絶対値が前記メモリセル抵抗値を読み出す再生電圧の絶対値以上、前記メモリセル抵抗値を書き換える書換電圧の絶対値以下の電圧を前記メモリセルに印加することを特徴とする請求項１から請求項５までのいずれか１項に記載の抵抗変化型メモリ装置のフォーミング方法。
8. 前記過渡抵抗値および前記メモリセル抵抗値は、前記初期抵抗値よりも大きいことを特徴とする請求項１から請求項７までのいずれか１項に記載の抵抗変化型メモリ装置のフォーミング方法。
9. 前記メモリセルは、前記可変抵抗素子に直列にダイオードがさらに接続されたことを特徴とする請求項１から請求項８までのいずれか１項に記載の抵抗変化型メモリ装置のフォーミング方法。
10. 前記メモリセルは、前記可変抵抗素子に直列にトランジスタがさらに接続されたことを特徴とする請求項１から請求項８までのいずれか１項に記載の抵抗変化型メモリ装置のフォーミング方法。
11. 前記抵抗変化型メモリ装置は、複数のワード線と複数のビット線とをさらに備え、
    前記メモリセルは前記ワード線と前記ビット線にそれぞれ接続されてマトリクス状に配列されたメモリセルアレイを構成し、
    前記ワード線と前記ビット線を選択することにより、前記メモリセルアレイの中からフォーミングを行う前記メモリセルを選択することを特徴とする請求項１から請求項９のいずれか１項に記載の抵抗変化型メモリ装置のフォーミング方法。
12. 前記抵抗変化型メモリ装置は、複数のワード線と、複数のビット線と、複数のプレート線とをさらに備え、
    前記メモリセルは、前記ワード線、前記ビット線および前記プレート線にそれぞれ接続されてマトリクス状に配列されたメモリセルアレイを構成し、
    前記ビット線および前記プレート線のうち前記メモリセルを挟む２つの線を選択することにより、前記メモリセルアレイの中からフォーミングを行う前記メモリセルを選択することを特徴とする請求項１、請求項２、請求項３、請求項４、請求項５、請求項６、請求項７、請求項８または請求項１０のいずれか１項に記載の抵抗変化型メモリ装置のフォーミング方法。
13. 前記フォーミング抵抗が、前記ビット線に接続されることを特徴とする請求項１１または請求項１２に記載の抵抗変化型メモリ装置のフォーミング方法。
14. 前記フォーミング抵抗が、前記プレート線に接続されることを特徴とする請求項１２に記載の抵抗変化型メモリ装置のフォーミング方法。
15. 前記マトリクス構成のメモリセルの全てを選択することにより一括してフォーミングを行うことを特徴とする請求項１２から請求項１４までのいずれか１項に記載の抵抗変化型メモリ装置のフォーミング方法。
16. 可変抵抗素子を含むメモリセルと、前記メモリセルを駆動する駆動回路部と、を備え、
    前記メモリセルと直列に接続されたフォーミング抵抗を含む抵抗部が、前記メモリセルと前記駆動回路部との間に直列に接続され、
    前記抵抗部の抵抗値は、前記メモリセルのメモリセル抵抗値のうちの低抵抗値の１／３以上、かつ前記メモリセル抵抗値のうちの高抵抗値の１／２以下であることを特徴とする抵抗変化型メモリ装置。
17. 前記抵抗部は、前記フォーミング抵抗と並列に接続されたスイッチ素子とをさらに備え、
    前記スイッチ素子を駆動する制御回路部を前記駆動回路部に設けたことを特徴とする請求項１６に記載の抵抗変化型メモリ装置。
18. 前記抵抗部の前記フォーミング抵抗として、ゲートに印加されるゲート電圧を調整してソースとドレイン間の端子間抵抗値を設定するトランジスタ負荷を含む回路を前記駆動回路部に設けたことを特徴とする請求項１６に記載の抵抗変化型メモリ装置。
19. 前記抵抗部の前記フォーミング抵抗は、相変化材料で構成されることを特徴とする請求項１６に記載の抵抗変化型メモリ装置。
20. 前記メモリセルは、前記可変抵抗素子に直列にダイオードがさらに接続されたことを特徴とする請求項１６から請求項１９のいずれか１項に記載の抵抗変化型メモリ装置。
21. 前記メモリセルは、前記可変抵抗素子に直列にトランジスタがさらに接続されたことを特徴とする請求項１６から請求項１９のいずれか１項に記載の抵抗変化型メモリ装置。
22. 複数のワード線と複数のビット線とをさらに備え、
    前記メモリセルは、前記ワード線と前記ビット線にそれぞれ接続されてマトリクス状に配列されたメモリセルアレイを構成し、
    前記ワード線と前記ビット線を選択することにより、前記メモリセルを選択して動作することを特徴とする請求項１６から請求項２０までのいずれか１項に記載の抵抗変化型メモリ装置。
23. 複数のワード線と、複数のビット線と、複数のプレート線とをさらに備え、
    前記メモリセルは、前記ワード線、前記ビット線および前記プレート線にそれぞれ接続されてマトリクス状に配列されたメモリセルアレイを構成し、
    前記ビット線および前記プレート線のうち前記メモリセルを挟む２つの線を選択することにより、前記メモリセルアレイの中から前記メモリセルを選択して動作することを特徴とする請求項１６、請求項１７、請求項１８、請求項１９または請求項２１のいずれか１項に記載の抵抗変化型メモリ装置。