JP5158295B1 - 半導体記憶装置を駆動する方法 - Google Patents

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Abstract

本発明の目的は半導体記憶装置を駆動する新規な方法を提供することである。
半導体記憶装置は、第１〜第４メモリセルを含み、各第１〜第４メモリセルは、第１ゲート電極、強誘電体膜、半導体膜、ソース電極、ドレイン電極、常誘電体膜、および第２ゲート電極を具備する。強誘電体膜は、第１ゲート電極および半導体膜の間に挟まれており、ソース電極およびドレイン電極は、半導体膜および常誘電体膜の間に挟まれており、常誘電体膜は、第２ゲート電極および半導体膜の間に挟まれている。第１ゲート電極、強誘電体膜、ソース電極、およびドレイン電極により、第１半導体トランジスタが形成されており、第２ゲート電極、常誘電体膜、ソース電極、およびドレイン電極により、第２半導体トランジスタが形成されている。複数の駆動信号を所定のタイミングで調整することで、第１、第２トランジスタへのデータ保持、及び第１、第２トランジスタからのデータ読み出しを行う。
【選択図】図１Ａ

Description

本発明は、半導体記憶装置を駆動する方法に関する。
特許文献１は、半導体記憶装置を開示している。半導体記憶装置は、マトリクス状に配置された複数のメモリセル２０を具備する。特に、特許文献１の図１および図１９を参照せよ。
図１７および図１８は、それぞれ、特許文献１の図１（ａ）および図１９（ａ）の複製を示す。図１７に示されるように、メモリセル２０は、基板１１、第１ゲート電極１２、強誘電体膜１３、半導体膜１４、ソース電極１５ｓ、ドレイン電極１５ｄ、常誘電体膜１６、および第２ゲート電極１７を具備する。図１８に示されるように、複数のメモリセル２０がマトリクス状に配置される。特開２００９−０９９６０６号公報は、米国特許出願公開第２００９／００９７２９９号公報に対応する。
国際公開第２０１０／０９７８６２号公報 特開２００９−０９９６０６号公報
本発明の目的は半導体記憶装置を駆動する新規な方法を提供することである。
半導体記憶装置を駆動する方法であって、半導体記憶装置を用意する工程（ａ）を具備する。
半導体記憶装置は、少なくとも２本のビットライン（ＢＬ）、少なくとも２本のワードライン（ＷＬ）、および各ビットライン（ＢＬ）および各ワードライン（ＷＬ）の交点に配置された少なくとも４つのメモリセル、を具備し、少なくとも２本のビットライン（ＢＬ）は、第１ビットライン（ＢＬ１）および第２ビットライン（ＢＬ２）を含み、少なくとも２本のワードライン（ＷＬ）は、第１ワードライン（ＷＬ１）および第２ワードライン（ＷＬ２）を含み、少なくとも４つのメモリセルは、第１〜第４メモリセルを含む。
各第１〜第４メモリセルは、第１ゲート電極、強誘電体膜、半導体膜、ソース電極、ドレイン電極、常誘電体膜、および第２ゲート電極を具備し、強誘電体膜は、第１ゲート電極および半導体膜の間に挟まれており、ソース電極およびドレイン電極は、半導体膜および常誘電体膜の間に挟まれており、常誘電体膜は、第２ゲート電極および半導体膜の間に挟まれている。第１ゲート電極、強誘電体膜、ソース電極、およびドレイン電極により、第１半導体トランジスタが形成されており、第２ゲート電極、常誘電体膜、ソース電極、およびドレイン電極により、第２半導体トランジスタが形成されている。
第１ワードライン（ＷＬ１）は、第１トップゲートワードライン（ＷＴＧ１）および第１ボトムゲートワードライン（ＷＧＢ１）を具備しており、第２ワードライン（ＷＬ２）は、第２トップゲートワードライン（ＷＴＧ２）および第２ボトムゲートワードライン（ＷＧＢ２）を具備しており、第１トップゲートワードライン（ＷＴＧ１）は、第１および第２メモリセルの第２ゲート電極に電気的に接続されており、第１ボトムゲートワードライン（ＷＢＧ１）は、第１および第２メモリセルの第１ゲート電極に電気的に接続されている。
第２トップゲートワードライン（ＷＴＧ２）は、第３および第４メモリセルの第２ゲート電極に電気的に接続されており、第２ボトムゲートワードライン（ＷＢＧ２）は、第３および第４メモリセルの第１ゲート電極に電気的に接続されている。第１ビットライン（ＢＬ１）は、第１メモリセルのドレイン電極に電気的に接続されており、第１メモリセルのソース電極は、第３メモリセルのドレイン電極に電気的に接続されており、第２ビットライン（ＢＬ２）は、第２メモリセルのドレイン電極に電気的に接続されており、第２メモリセルのソース電極は、第４メモリセルのドレイン電極に電気的に接続されている。
各第１〜第３メモリセルは、低抵抗状態または高抵抗状態のいずれかを有しており、第４メモリセルは、高抵抗状態を有している。
本発明の方法は、工程（ａ）の後、第１トップゲートワードライン（ＷＴＧ１）および第２トップゲートワードライン（ＷＴＧ２）にＯＮ電圧を印加しながら、以下の関係を充足する電圧ＢＬ１Ｖ、ＢＬ２Ｖ、ＷＢＧ１Ｖ、およびＷＢＧ２Ｖを時刻ｔＢから時刻ｔＣまで印加し、第１〜第４メモリセルの状態を維持する工程（ｂ）を具備する。
ＢＬ１Ｖ＞ＢＬ２Ｖ
ＷＢＧ１Ｖ＜ＢＬ１Ｖ
ＷＢＧ２Ｖ＜ＢＬ１Ｖ
ＷＢＧ１Ｖ＝ＢＬ２Ｖ
ＷＢＧ２Ｖ＝ＢＬ２Ｖ
ＢＬ１Ｖは、第１ビットライン（ＢＬ１）に印加される電圧を表し、ＢＬ２Ｖは、第２ビットライン（ＢＬ２）に印加される電圧を表す。ＷＴＧ１Ｖは、第１トップゲートワードライン（ＷＴＧ１）に印加される電圧を表し、ＷＢＧ１Ｖは、第１ボトムゲートワードライン（ＷＢＧ１）に印加される電圧を表し、ＷＴＧ２Ｖは、第２トップゲートワードライン（ＷＴＧ２）に印加される電圧を表し、そしてＷＢＧ２Ｖは、第２ボトムゲートワードライン（ＷＢＧ２）に印加される電圧を表す。
本発明の方法は、工程（ｂ）の後、第１トップゲートワードライン（ＷＴＧ１）および第２トップゲートワードライン（ＷＴＧ２）にＯＮ電圧を印加しながら、以下の関係を充足する電圧ＢＬ１Ｖ、ＢＬ２Ｖ、ＷＢＧ１Ｖ、およびＷＢＧ２Ｖを時刻ｔＣから時刻ｔＤまで印加し、第１〜第３メモリセルの状態を維持しながら第４メモリセルの状態を高抵抗状態から低抵抗状態に変化させる工程（ｃ）を具備する。
ＢＬ１Ｖ＞ＢＬ２Ｖ
ＷＢＧ１Ｖ＜ＢＬ１Ｖ
ＷＢＧ２Ｖ＝ＢＬ１Ｖ
ＷＢＧ１Ｖ＝ＢＬ２Ｖ
ＷＢＧ２Ｖ＞ＢＬ２Ｖ
本方法は、工程（ｃ）の後、第１トップゲートワードライン（ＷＴＧ１）および第２トップゲートワードライン（ＷＴＧ２）にＯＮ電圧を印加しながら、以下の関係を充足する電圧ＢＬ１Ｖ、ＢＬ２Ｖ、ＷＢＧ１Ｖ、およびＷＢＧ２Ｖを時刻ｔＤから時刻ｔＥまで印加し、第１〜第４メモリセルの状態を維持する工程（ｄ）を具備する。
ＢＬ１Ｖ＞ＢＬ２Ｖ
ＷＢＧ１Ｖ＜ＢＬ１Ｖ
ＷＢＧ２Ｖ＜ＢＬ１Ｖ
ＷＢＧ１Ｖ＝ＢＬ２Ｖ
ＷＢＧ２Ｖ＝ＢＬ２Ｖ
不等式：ｔ１＜ｔＤ−ｔＣ＜ｔＥ−ｔＢ＜ｔ２が充足され、ｔ１は、メモリセルが高抵抗状態から低抵抗状態に変化するために必要とされる時間であり、ｔ２は、メモリセルが低抵抗状態から高抵抗状態に変化するために必要とされる時間である。
本発明は半導体記憶装置を駆動する新規な方法を提供する。
図１Ａは、メモリセル５の断面図をである。 図１Ｂは、図１Ａに示されるメモリセル５の等価回路図である。 図２は、半導体記憶装置３０の回路図である。 図３Ａは、メモリセル５の状態を高抵抗状態から低抵抗状態に変化させる場合における、ボトムゲートワードラインＷＴＢへの電圧印加時間およびメモリセル５を流れる電流値の間の関係を示すグラフである。 図３Ｂは、メモリセル５の状態を低抵抗状態から高抵抗状態に変化させる場合における、ボトムゲートワードラインＷＴＢへの電圧印加時間およびメモリセル５を流れる電流値の間の関係を示すグラフである。 図４は、工程（ｂ）〜（ｆ）において、時間と、第１セレクトゲートラインＳＧ１、第２セレクトゲートラインＳＧ２、第１ボトムゲートワードラインＷＢＧ１、第２ボトムゲートワードラインＷＢＧ２、トップゲートワードラインＷＴＧ、第１ビットラインＢＬ１、および第２ビットラインＢＬ２に印加される電圧との間の関係を示す図である。 図５は、工程（ａ）における状態を示す図である。 図６は、工程（ｂ）における状態を示す図である。 図７は、工程（ｃ）における状態を示す図である。 図８は、工程（ｄ）における状態を示す図である。 図９は、工程（ｅ）における状態を示す図である。 図１０は、工程（ｆ）における状態を示す図である。 図１１は、リセット工程における状態を示す図である。 図１２は、読み出し工程における状態を示す図である。 図１３は、実施例１の結果を示す図である。 図１４は、実施例２の結果を示す図である。 図１５は、実施例３の結果を示す図である。 図１６は、実施例４の結果を示す図である。 図１７は、特許文献１の図１（ａ）の複製を示す図である。 図１８は、特許文献１の図１９（ａ）の複製を示す図である。
以下、本発明の実施の形態が説明される。以下の説明において、同一の部材に同一の符号が与えられる。これにより、重複する説明が省略される。
図１Ａは、メモリセル５の断面図を示す。図１Ａに示されるように、メモリセル５は、第１ゲート電極１２、強誘電体膜１３、半導体膜１４、ソース電極１５ｓ、ドレイン電極１５ｄ、常誘電体膜１６、および第２ゲート電極１７を具備する。
メモリセル５は、好ましくは、基板１１上に形成される。基板１１は、表面にシリコン酸化膜２を具備するシリコン基板１であることが好ましい。
強誘電体膜１３は、第１ゲート電極１２および半導体膜１４の間に挟まれている。好ましくは、強誘電体膜１３は、半導体膜１４に接している。
ソース電極１５ｓおよびドレイン電極１５ｄは、半導体膜１４および常誘電体膜１６の間に挟まれている。
図１Ｂは、図１Ａに示されるメモリセル５の等価回路図を示す。
第１ゲート電極１２、強誘電体膜１３、ソース電極１５ｓ、およびドレイン電極１５ｄは、第１半導体トランジスタ１８を構成する。この第１半導体トランジスタ１８は、強誘電体膜１３のため、不揮発性である。
第２ゲート電極１７、常誘電体膜１６、ソース電極１５ｓ、およびドレイン電極１６ｄは、第２半導体トランジスタ１９を構成する。この第２半導体トランジスタ１９は、常誘電体膜１６のため、揮発性である。
ここで、用語「低抵抗状態」および用語「高抵抗状態」が詳細に説明される。
低抵抗状態では、メモリセル５の第１半導体トランジスタ１８の状態がオン（以下「ＯＮ」と記す）状態であり、第２トランジスタの状態もＯＮ状態である。この状態では、電流は、第１半導体トランジスタ１８および第２半導体トランジスタ１９を介して、ドレイン電極１５ｄからソース電極１５ｓに流れる。
高抵抗状態では、メモリセル５の第１半導体トランジスタ１８の状態がオフ（以下「ＯＦＦ」と記す）状態であるが、第２トランジスタの状態はＯＮ状態である。この状態では、電流は、第２半導体トランジスタ１９のみを介して、ドレイン電極１５ｄからソース電極１５ｓに流れる。
メモリセル５の第１半導体トランジスタ１８の状態がＯＦＦ状態であり、第２トランジスタの状態もＯＦＦ状態である場合、メモリセル５は高抵抗状態を有するメモリセルよりももっと高い抵抗値を有する。高抵抗状態は、メモリセル５がこのようなもっと高い抵抗値を有する状態も含み得る。
このように、メモリセル５は、低抵抗状態または高抵抗状態のいずれかを有する。
図２に示されるように、半導体記憶装置３０は、複数のビットラインＢＬおよび複数のワードラインＷＬを具備する。言い換えれば、半導体記憶装置３０は、少なくとも２本のビットラインＢＬおよび少なくとも２本のワードラインＷＬを具備する。各ビットラインＢＬは、各ワードラインＷＬに直交する。
各ビットラインＢＬおよび各ワードラインＷＬが交差する交点に、メモリセル５が配置されている。従って、半導体記憶装置３０は、第１メモリセル５１〜第４メモリセル５４を含む少なくとも４つのメモリセルを具備する。
図２では、第１ビットラインＢＬ１、第２ビットラインＢＬ２、第１ワードラインＷＬ１、第２ワードラインＷＬ２、および第３ワードラインＷＬ３が図示されている。第１〜第６メモリセル５１〜５６が配置されている。
各ワードラインＷＬは、トップゲートワードラインＷＴＧおよびボトムゲートワードラインＷＢＧを具備する。各トップゲートワードラインＷＴＧは、第２ゲート電極１７に電気的に接続されている。各ボトムゲートワードラインＷＢＧは、第１ゲート電極１２に電気的に接続されている。
より詳細には、図２に示されるように、第１ワードラインＷＬ１は、第１トップゲートワードラインＷＴＧ１および第１ボトムゲートワードラインＷＧＢ１を具備している。第１トップゲートワードラインＷＴＧ１は、第１メモリセル５１および第２メモリセル５２の第２ゲート電極１７に電気的に接続されている。第１ボトムゲートワードラインＷＢＧ１は、第１メモリセル５１および第２メモリセル５２の第１ゲート電極１２に電気的に接続されている。同様に、第２ワードラインＷＬ２は、第２トップゲートワードラインＷＴＧ２および第２ボトムゲートワードラインＷＧＢ２を具備している。第２トップゲートワードラインＷＴＧ２は、第３メモリセル５３および第４メモリセル５４の第２ゲート電極１７に電気的に接続されている。第２ボトムゲートワードラインＷＢＧ２は、第３メモリセル５３および第４メモリセル５４の第１ゲート電極１２に電気的に接続されている。
ビットラインＢＬに平行に配置されている複数のメモリセル５は、１本のセルカラム６を形成する。具体的には、図２に示されるように、第１セルカラム６１は、第１メモリセル５１、第３メモリセル５３、および第５メモリセル５５を含む。同様に、第２セルカラム６２は、第２メモリセル５２、第４メモリセル５４、および第６メモリセル５６を含む。
１本のセルカラム６において、一端に位置するメモリセル５のドレイン電極１５ｄを除き、各メモリセル５のドレイン電極１５ｄは、隣接するメモリセル５のソース電極１５ｓに電気的に接続されている。具体的には、第１メモリセル５１のソース電極１５ｓは、第３メモリセル５３のドレイン電極１５ｄに電気的に接続されている。第３メモリセル５３のソース電極１５ｓは、第５メモリセル５３のドレイン電極１５ｄに電気的に接続されている。同様に、第２メモリセル５２のソース電極１５ｓは、第４メモリセル５４のドレイン電極１５ｄに電気的に接続されている。第４メモリセル５４のソース電極１５ｓは、第６メモリセル５６のドレイン電極１５ｄに電気的に接続されている。
半導体記憶装置３０は、複数の第１セレクトトランジスタ３１および複数の第２セレクトトランジスタ３２をさらに具備することが好ましい。各第１セレクトトランジスタ３１は、各ビットラインＢＬおよび各セルカラム６の一端の間に電気的に接続されている。全ての第１セレクトトランジスタ３１は、第１セレクトゲートラインＳＧ１にＯＮ電圧（例えば、１０ボルト）を印加することによりＯＮ状態になる。各第２セレクトトランジスタ３２は、各セルカラム６の他端およびソースラインＳＬの間に電気的に接続されている。ソースラインＳＬは接地されていることが好ましい。全ての第２セレクトトランジスタ３２は、第２セレクトゲートラインＳＧ２にＯＮ電圧（例えば、１０ボルト）を印加することによりＯＮ状態になる。
１本のセルカラム６において、一端に位置するメモリセル５のドレイン電極１５ｄは、第１セレクトトランジスタ３１を介してビットラインＢＬに電気的に接続されている。他端に位置するメモリセル５のソース電極１５ｓは、第２セレクトトランジスタ３２を介してソースラインＳＬに電気的に接続されている。
本発明者らは、メモリセル５が、図３Ａおよび図３Ｂに示されるような以下の特性を有することを見出した：
ｔ１＜ｔ２
ここで、
ｔ１は、第１ゲート電極１２にＯＮ電圧（例えば、１０ボルト）を印加することによって、メモリセル５の状態を高抵抗状態から低抵抗状態に変化させるために必要な時間を表す（図３Ａを参照せよ）。
ｔ２は、第１ゲート電極１２にＯＦＦ電圧（例えば、０ボルト）を印加することによって、メモリセル５を低抵抗状態から高抵抗状態に変化させるために必要な時間を表す（図３Ｂを参照せよ）。
本発明は、この特性を利用して提供される。この特性は、後述される実施例において詳細に説明される。
（工程（ａ））
まず、上述した半導体記憶装置３０を用意する。
そして、第１セレクトゲートラインＳＧ１にＯＮ電圧（例えば、１０ボルト）が印加される。このようにして、各ビットラインＢＬは、各セルカラム６の一端に位置するメモリセル５のドレイン電極１５ｄに電気的に接続される。さらに、各トップゲートワードラインＷＴＧにＯＮ電圧（例えば、１０ボルト）が印加され、各セルカラム６に含まれるメモリセル５の各ソース電極１５ｓを、隣接するメモリセル５のドレイン電極１５ｄに電気的に接続する。言い換えれば、各セルカラム６に含まれる全ての第２半導体トランジスタ１９（これは揮発性である）の状態が全てＯＮ状態になる。第２セレクトゲートラインＳＧ２にはＯＦＦ電圧（例えば、０ボルト）が印加される。
より具体的には、図５に示されるように、第１セレクトゲートラインＳＧ１にＯＮ電圧（例えば、１０ボルト）が印加され、第１メモリセル５１のドレイン電極１５ｄおよび第２メモリセル５２のドレイン電極１５ｄを、それぞれ、第１ビットラインＢＬ１および第２ビットラインＢＬ２に電気的に接続する。
さらに、第１トップゲートワードラインＷＴＧ１、第２トップゲートワードラインＷＴＧ２、および第３トップゲートワードラインＷＴＧ３にＯＮ電圧（例えば、１０ボルト）が印加される。これにより、第１〜第６メモリセル５１〜５６の各第２半導体トランジスタ１９の状態はＯＮ状態となる。
一方、第１ボトムゲートラインＷＢＧ１、第２ボトムゲートラインＷＢＧ２、および第３ボトムゲートラインＷＢＧ３には、０ボルトの電圧が印加されている。第１〜第６メモリセル５１〜５６の各第１半導体トランジスタ１８の状態はＯＦＦ状態のままである。
第１〜第３メモリセル５１〜５３は、低抵抗状態または高抵抗状態のいずれかを有する。
第４メモリセルは、高抵抗状態を有する。
第５〜第６メモリセル５５〜５６は、低抵抗状態または高抵抗状態のいずれかを有する。
説明の理解を促進するために、以下の説明では、工程（ｂ）〜工程（ｄ）が第１メモリセル５１に既に実施され、そして第１メモリセル５１は低抵抗状態を有していることが仮定される。さらに、第６メモリセル５６も、工程（ｂ）〜工程（ｄ）の実施を介して低抵抗状態を有していることが仮定される。他のメモリセル５２、５３、および５５は、高抵抗状態を有していることが仮定される。
図５において、各メモリセル５の左上角に記述された文字「Ｌ」は、低抵抗状態を意味する。同様に、文字「Ｈ」は、高抵抗状態を意味する。
ボトムゲートワードラインＷＢＧがビットラインＢＬよりも高い電圧を有する場合、メモリセル５の状態は、図３Ａに従って、速やかに高抵抗状態から低抵抗状態に変化する。メモリセル５の状態を速やかに高抵抗状態から低抵抗状態に変化させるために期間ｔ１が必要とされる。
一方、ボトムゲートワードラインＷＢＧがビットラインＢＬよりも低い電圧を有する場合、メモリセル５の状態は、図３Ｂに従って、ゆっくりと低抵抗状態から高抵抗状態に変化する。メモリセル５の状態がゆっくりと低抵抗状態から高抵抗状態に変化するために期間ｔ２が必要とされる。
期間ｔ１＜期間ｔ２の関係が充足される。
ボトムゲートワードラインＷＢＧの電圧がビットラインＢＬの電圧と等しい場合、メモリセル５の状態は変化しない。図５では、ボトムゲートワードラインＷＢＧの全ての電圧がボトムラインＢＬの全ての電圧と等しい（全て０ボルト）。従って、図５においては、第１〜第６メモリセル５１〜５６の状態は変化しない。
（工程（ｂ））
工程（ａ）の後、工程（ｂ）が実施される。
工程（ｂ）は、時刻ｔＢから時刻ｔＣまで行われる。
工程（ｂ）では、図６に示されるように、第１ビットラインＢＬ１に印加される電圧が増加される。図６では、電圧は０ボルトから１０ボルトに増加している。
工程（ｂ）では、以下の関係が充足される：
ＢＬ１Ｖ（例えば、図６では１０ボルト）＞ＢＬ２Ｖ（例えば、図６では０ボルト）、
ＷＢＧ１Ｖ（例えば、図６では０ボルト）＜ＢＬ１Ｖ（例えば、図６では１０ボルト）、
ＷＢＧ２Ｖ（例えば、図６では０ボルト）＜ＢＬ１Ｖ（例えば、図６では１０ボルト）、
ＷＢＧ１Ｖ（例えば、図６では０ボルト）＝ＢＬ２Ｖ（例えば、図６では０ボルト）、および
ＷＢＧ２Ｖ（例えば、図６では０ボルト）＝ＢＬ２Ｖ（例えば、図６では０ボルト）、
ここで、ＢＬ１Ｖは第１ビットラインＢＬ１に印加される電圧を表し、ＢＬ２Ｖは第２ビットラインＢＬ２に印加される電圧を表し、ＷＢＧ１は第１ボトムゲートワードラインＷＢＧ１に印加される電圧を表し、そしてＷＢＧ２は第１ボトムゲートワードラインＷＢＧ２に印加される電圧を表す。
各トップゲートワードラインＷＴＧには、ＯＮ電圧（例えば、１０ボルト）が印加されたままである。
ＷＢＧ１Ｖ（例えば、図６では０ボルト）＜ＢＬ１Ｖ（例えば、図６では１０ボルト）の関係が充足されるので、第１メモリセル５１の状態は、図３Ｂに従ってゆっくりと低抵抗状態から高抵抗状態に変化しようとする。しかし、図３Ｂに示されるように、工程（ｂ）の期間（ｔＣ−ｔＢ）は時間ｔ２よりも短い。そのため、第１メモリセル５１の状態は、低抵抗状態のままである。
ＷＢＧ２Ｖ（例えば、図６では０ボルト）＜ＢＬ１Ｖ（例えば、図６では１０ボルト）の関係（ＩＩ）が充足されるので、第３メモリセル５３の状態は高抵抗状態のままである。同様に、第５メモリセル５５の状態も、高抵抗状態のままである。
ＷＢＧ１Ｖ（例えば、図６では０ボルト）＝ＢＬ２Ｖ（例えば、図６では０ボルト）の関係が充足されるので、第２メモリセル５２の状態は変化しない（ここでは、高抵抗状態のままである）。
同様に、ＷＢＧ２Ｖ（例えば、図６では０ボルト）＝ＢＬ２Ｖ（例えば、図６では０ボルト）、の関係が充足されるので、第４メモリセル５４および第６メモリセルの状態も変化しない（ここでは、それぞれ高抵抗状態および低抵抗状態のままである）。
（工程（ｃ））
工程（ｂ）の後、工程（ｃ）が実施される。
工程（ｃ）は、時刻ｔＣから時刻ｔＤまで行われる。
工程（ｃ）では、図７に示されるように、第２ボトムゲートワードラインＷＢＧ２に印加される電圧が増加される。図７では、電圧は０ボルトから１０ボルトに増加している。
工程（ｃ）では、以下の関係が充足される：
ＢＬ１Ｖ（例えば、図７では１０ボルト）＞ＢＬ２Ｖ（例えば、図７では０ボルト）、
ＷＢＧ１Ｖ（例えば、図７では０ボルト）＜ＢＬ１Ｖ（例えば、図７では１０ボルト）、
ＷＢＧ２Ｖ（例えば、図７では１０ボルト）＝ＢＬ１Ｖ（例えば、図７では１０ボルト）、
ＷＢＧ１Ｖ（例えば、図７では０ボルト）＝ＢＬ２Ｖ（例えば、図７では０ボルト）、および
ＷＢＧ２Ｖ（例えば、図７では１０ボルト）＞ＢＬ２Ｖ（例えば、図７では０ボルト）。
各トップゲートワードラインＷＴＧには、ＯＮ電圧（例えば、１０ボルト）が印加されたままである。
工程（ｂ）の場合と同様、ＷＢＧ１Ｖ（例えば、図７では０ボルト）＜ＢＬ１Ｖ（例えば、図７では１０ボルト）の関係が充足されるので、第１メモリセル５１の状態は、図３Ｂに従ってゆっくりと低抵抗状態から高抵抗状態に変化しようとする。しかし、図３Ｂに示されるように、工程（ｂ）〜工程（ｃ）の期間（ｔＤ−ｔＢ）は時間ｔ２よりも短い。そのため、第１メモリセル５１の状態は、低抵抗状態のままである。
ＷＢＧ２Ｖ（例えば、図７では１０ボルト）＝ＢＬ１Ｖ（例えば、図７では１０ボルト）の関係が充足されるので、第３メモリセル５３の状態は変化しない（図７では、高抵抗状態のままである）。第５メモリセル５５については、工程（ｂ）の状態は工程（ｃ）の状態と同一であるので、第５メモリセル５５の状態は、高抵抗状態のままである。
ＷＢＧ１Ｖ（例えば、図７では０ボルト）＝ＢＬ２Ｖ（例えば、図７では０ボルト）の関係が充足されるので、第２メモリセル５２の状態は変化しない（ここでは、高抵抗状態のままである）。同様に、第６メモリセル５６の状態も変化しない。
図６の場合とは異なり、ＷＢＧ２Ｖ（例えば、図７では１０ボルト）＞ＢＬ２Ｖ（例えば、図７では０ボルト）の関係が充足されるので、第４メモリセル５４の状態は、図３Ａに従って、速やかに高抵抗状態から低抵抗状態に変化する。ここで、図３Ａに示されるように、工程（ｃ）の期間（ｔＤ−ｔＣ）は、期間ｔ１よりも長い。万一、工程（ｃ）の期間（ｔＤ−ｔＣ）が期間ｔ１よりも短いと、第４メモリセル５４の状態は高抵抗状態から低抵抗状態に変化しない。
（工程（ｄ））
工程（ｃ）の後、工程（ｄ）が実施される。
工程（ｄ）は、時刻ｔＤから時刻ｔＥまで行われる。
工程（ｄ）では、図８に示されるように、第２ボトムゲートワードラインＷＢＧ２に印加される電圧が減少される。図８では、電圧は１０ボルトから０ボルトに減少している。
工程（ｄ）では、以下の関係が充足される：
ＢＬ１Ｖ（例えば、図８では１０ボルト）＞ＢＬ２Ｖ（例えば、図８では０ボルト）、
ＷＢＧ１Ｖ（例えば、図８では０ボルト）＜ＢＬ１Ｖ（例えば、図８では１０ボルト）、
ＷＢＧ２Ｖ（例えば、図８では０ボルト）＜ＢＬ１Ｖ（例えば、図８では１０ボルト）、
ＷＢＧ１Ｖ（例えば、図８では０ボルト）＝ＢＬ２Ｖ（例えば、図８では０ボルト）、および
ＷＢＧ２Ｖ（例えば、図８では０ボルト）＝ＢＬ２Ｖ（例えば、図８では０ボルト）。
各トップゲートワードラインＷＴＧには、ＯＮ電圧（例えば、１０ボルト）が印加されたままである。
工程（ｂ）〜（ｃ）の場合と同様、ＷＢＧ１Ｖ（例えば、図８では０ボルト）＜ＢＬ１Ｖ（例えば、図８では１０ボルト）の関係が充足されるので、第１メモリセル５１の状態は、図３Ｂに従ってゆっくりと低抵抗状態から高抵抗状態に変化しようとする。しかし、図３Ｂに示されるように、工程（ｂ）〜工程（ｄ）の期間（ｔＥ−ｔＢ）は時間ｔ２よりも短い。そのため、第１メモリセル５１の状態は、低抵抗状態のままである。
ＷＢＧ２Ｖ（例えば、図８では０ボルト）＜ＢＬ１Ｖ（例えば、図８では１０ボルト）の関係が充足されるので、第３メモリセル５３の状態は高抵抗状態のままである。第５メモリセル５５については、工程（ｄ）の状態は工程（ｂ）〜（ｃ）の状態と同一であるので、第５メモリセル５５の状態は、高抵抗状態のままである。
ＷＢＧ１Ｖ（例えば、図８では０ボルト）＝ＢＬ２Ｖ（例えば、図８では０ボルト）の関係が充足されるので、第２メモリセル５２の状態は変化しない（ここでは、高抵抗状態のままである）。同様に、第６メモリセル５６の状態も変化しない。
図７の場合とは異なり、ＷＢＧ２Ｖ（例えば、図８では０ボルト）＝ＢＬ２Ｖ（例えば、図８では０ボルト）の関係が充足されるので、第４メモリセル５４の状態は、変化しない。言い換えれば、工程（ｃ）において低抵抗状態に変化した第４メモリセル５４の状態は、工程（ｄ）においても低抵抗状態のままである。
このようにして、第４メモリセル５４の状態は、高抵抗状態から低抵抗状態に変化する。一方、他のメモリセルの状態は、変化しない。
（工程（ｅ））
工程（ｄ）の後、工程（ｅ）が実施されることが好ましい。
工程（ｅ）では、図９に示されるように、第１ビットラインＢＬ１に印加される電圧が減少される。図９では、電圧は１０ボルトから０ボルトに減少している。
工程（ｅ）では、以下の関係が充足される：
ＢＬ１Ｖ（例えば、図９では０ボルト）＝ＢＬ２Ｖ（例えば、図９では０ボルト）、
ＷＢＧ１Ｖ（例えば、図９では０ボルト）＝ＢＬ１Ｖ（例えば、図９では０ボルト）、
ＷＢＧ２Ｖ（例えば、図９では０ボルト）＝ＢＬ１Ｖ（例えば、図９では０ボルト）、
ＷＢＧ１Ｖ（例えば、図９では０ボルト）＝ＢＬ２Ｖ（例えば、図９では０ボルト）、および
ＷＢＧ２Ｖ（例えば、図９では０ボルト）＝ＢＬ２Ｖ（例えば、図９では０ボルト）。
各トップゲートワードラインＷＴＧには、ＯＮ電圧（例えば、１０ボルト）が印加されたままである。
工程（ｂ）〜（ｄ）の場合とは異なり、ＷＢＧ１Ｖ（例えば、図９では０ボルト）＝ＢＬ１Ｖ（例えば、図９では０ボルト）の関係が充足されるので、第１メモリセル５１の状態は、変化しない（ここでは、低抵抗状態のままである）。
ＷＢＧ２Ｖ（例えば、図９では０ボルト）＝ＢＬ１Ｖ（例えば、図９では０ボルト）の関係が充足されるので、第３メモリセル５３の状態も変化しない（ここでは、高抵抗状態のままである）。同様に、第５メモリセル５５の状態も変化しない（ここでは、高抵抗状態のままである）。
ＷＢＧ１Ｖ（例えば、図９では０ボルト）＝ＢＬ２Ｖ（例えば、図９では０ボルト）の関係が充足されるので、第２メモリセル５２の状態は変化しない（ここでは、高抵抗状態のままである）。同様に、第６メモリセル５６の状態も変化しない（ここでは、低抵抗状態のままである）。
ＷＢＧ２Ｖ（例えば、図９では０ボルト）＝ＢＬ２Ｖ（例えば、図９では０ボルト）の関係が充足されるので、第４メモリセル５４の状態は変化しない。工程（ｄ）と同様、工程（ｃ）において低抵抗状態に変化した第４メモリセル５４の状態は、工程（ｅ）においても低抵抗状態のままである。
図４は、工程（ｂ）〜（ｆ）において、時間と、第１セレクトゲートラインＳＧ１、第２セレクトゲートラインＳＧ２、第１ボトムゲートワードラインＷＢＧ１、第２ボトムゲートワードラインＷＢＧ２、トップゲートワードラインＷＴＧ、第１ビットラインＢＬ１、および第２ビットラインＢＬ２に印加される電圧との間の関係を示す。
（工程（ｆ））
工程（ｅ）の後、工程（ｆ）が実施されることが好ましい。
工程（ｆ）では、図１０に示されるように、全ての電圧が０ボルトにされる。言い換えれば、工程（ｆ）では、半導体記憶素子３０の電源が切られる。各メモリセル５の第１半導体トランジスタ１８は不揮発性なので、各メモリセル５の状態（すなわち、高抵抗状態または低抵抗状態のいずれか一方）は維持される。
（リセット工程）
本発明の半導体記憶装置３０においては、メモリセル５の状態は低抵抗状態から高抵抗状態に個別に変化させない。リセット工程は、図１１に示されるように、全てのメモリセル５の状態を一体的に低抵抗状態から高抵抗状態に変化させる。
より具体的には、全てのビット線ＢＬに印加される電圧が増加される。図１１では、全てのビット線ＢＬに０ボルトを超える電圧（例えば、１０ボルト）が印加されている。さらに、全てのトップゲートワードラインＷＴＧに印加される電圧が増加される。ここで、全てのトップゲートワードラインＷＴＧに印加される電圧は、全てのビット線ＢＬに印加される電圧よりも高い。図１１では、全てのトップゲートワードラインＷＴＧに２０ボルトの電圧が印加される。全てのボトムゲートワードラインＷＢＧに印加される電圧はＯＦＦ電圧（例えば、０ボルト）のままである。第１セレクトゲートラインＳＧ１にはＯＮ電圧（例えば、２０ボルト）が印加され、全ての第１セレクトトランジスタ３１の状態をＯＮ状態にする。第２セレクトゲートラインＳＧ２にはＯＦＦ電圧（例えば、０ボルト）が印加され、全ての第２セレクトトランジスタ３２の状態をＯＦＦ状態にする。
メモリセル５においては、強誘電体膜１３の分極の方向に従って、半導体膜１４に形成されるチャネルを流れる電流が制御される。第２ゲート電極１７が第１ゲート電極１２よりも高い電圧を有し、かつ第２ゲート電極１７がソース電極１５ｓおよびドレイン電極１５ｄよりも高い電圧を有する場合、強誘電体膜１３の分極が下向きになる。
強誘電体膜１３の分極が下向きである場合、より正確には、強誘電体膜１３の分極が実質的に第１ゲート電極１２を向いている場合、半導体膜１４から電子が排出される。これは、半導体膜１４を流れる電流を停止させ、メモリセル５の抵抗値を高める。より詳細には、特許文献２（特開２００９−０９９６０６号公報）に開示された図３およびその記述を参照せよ。
このようにして、全てのメモリセル５の状態が高抵抗状態にされる。
（読み出し工程）
以下、メモリセル５の状態を読み出す手法が説明される。
図１２に示されるように、半導体記憶装置３０は、ワードラインＷＬに平行に形成された複数のセルライン７を有する。１つのセルライン７は、複数のメモリセル５を含む。図１２では、第３メモリセル５３の状態および第４メモリセル５４の状態を読み出す手法が説明される。
各ビットラインＢＬは、センスアンプ８を具備する。
その状態の読み出しが求められるセルライン７に含まれるトップゲートワードラインＷＴＧに、ＯＦＦ電圧（例えば、０ボルト）が印加される。ここでは、セルライン７２に含まれる第２トップゲートワードラインＷＴＧ２にＯＦＦ電圧（例えば、０ボルト）が印加される。
他のトップゲートワードラインＷＴＧには、ＯＮ電圧（例えば、１０ボルト）が印加される。全てのボトムゲートワードラインＷＢＧには０ボルトの電圧が印加される。第１セレクトゲートラインＳＧ１にはＯＮ電圧（例えば、１０ボルト）が印加され、全ての第１セレクトトランジスタ３１の状態がＯＮ状態にされる。同様に、第２セレクトゲートラインＳＧ２にもＯＮ電圧（例えば、１０ボルト）が印加され、全ての第２セレクトトランジスタ３２の状態がＯＮ状態にされる。
さらに、全てのビットラインＢＬに読み出し電圧（例えば、０．１ボルト）が印加される。読み出し電圧は、工程（ｂ）〜工程（ｆ）においてビットラインＢＬに印加される電圧（０ボルトを除く）よりもずっと小さい。一例を挙げれば、読み出し電圧は、工程（ｂ）〜工程（ｆ）においてビットラインＢＬに印加される電圧（図６〜図８では１０ボルト）の１／５倍未満である。
読み出し工程で読み出し電圧を印加した後は、判定工程によりメモリセル５の状態を判定する。各ビットラインＢＬに読み出し電圧（例えば、０．１ボルト）が印加されると、電流が各ビットラインＢＬに流れる。他のトップゲートワードラインＷＴＧにはＯＮ電圧（例えば、１０ボルト）が印加されるので、両方とも第２トップゲートワードラインＷＴＧ２に接続された第３メモリセル５３および第４メモリセル５４の抵抗値によって電流値は変化する。この抵抗値および電流が、各センスアンプ８によって測定される。測定された抵抗値および電流から、各メモリセル５が高抵抗状態または低抵抗状態のどちらを有しているかが判断される。
（実施例）
以下の実施例は、本発明をより詳細に説明する。
（実施例１）
シリコン酸化膜２によって被覆された表面を有するシリコン基板１が用意された。
（１）５ナノメートルの厚みを有するチタン膜および３０ナノメートルの厚みを有する白金膜が、シリコン基板１上に順に電子銃蒸着法によって形成された。さらに、１０ナノメートルの厚みを有するＳｒＲｕＯ３（以下、ＳＲＯ）膜が、パルスレーザーデポジション法によって形成された。その後、リフトオフ法によって第１ゲート電極１２が形成された。
（２）次いで、摂氏７００度にシリコン基板１が加熱された。４５０ナノメートルの厚みを有するＰｂ（Ｚｒ，Ｔｉ）Ｏ３から構成される強誘電体膜１３が、パルスレーザーデポジション法によって形成された。
（３）シリコン基板１の温度が摂氏４００度に下げられた。その後、３０ナノメートルの厚みを有するＺｎＯから構成される半導体膜１４が形成された。
（４）レジストパターンが半導体膜１４上にフォトリソグラフィ法によって形成された。硝酸を用いて、不要な部分の半導体膜１４が除去された。
（５）次いで、５ナノメートルの厚みを有するチタン膜および３０ナノメートルの厚みを有する白金膜が電子銃蒸着法にて半導体膜１４上に形成された。その後、リフトオフ法によって、チタン膜および白金膜から構成されるソース電極１５ｓおよびドレイン電極１５ｄが形成された。
（６）ソース電極１５ｓ、ドレイン電極１５ｄ、および半導体膜１４を覆うように、１００ナノメートルの厚みを有する窒化シリコンから構成される常誘電体膜１６がスパッタ法により形成された。
（７）フォトリソグラフィ法によって常誘電体膜１６上にパターンが形成された。さらに、常誘電体膜１６にリアクティブイオンエッチング法により開口部が設けられた。
（８）フォトリソグラフィによってレジストパターンが形成された。リフトオフプロセスを用いて、５ナノメートルの厚みを有するチタン膜、３０ナノメートルの厚みを有する白金膜、および１７０ナノメートルの厚みを有する金膜が形成された。これらの３つの膜から構成される積層体から、第２ゲート電極１７が形成された。このようにして、メモリセル５が得られた。メモリセル５におけるチャネル幅は５０マイクロメートルであった。チャネル長は２０マイクロメートルであった。
リセット工程において説明されたように、このようにして得られたメモリセル５の状態を高抵抗状態にした。具体的には、第２ゲート電極１７、ソース電極１５ｓ、ドレイン電極１５ｄ、および第１ゲート電極１２に、それぞれ２０ボルト、１０ボルト、１０ボルト、および０ボルトの電圧を１秒間印加した。
次に、メモリセル５の状態が高抵抗状態から低抵抗状態に変化された。
具体的には、第１ゲート電極１２に１０ボルトの電圧が印加された。ドレイン電極１５ｄに０ボルトの電圧が印加された。ソース電極１５ｓに０ボルトの電圧が印加された。その後、第１ゲート電極１２に０ボルトの電圧が印加された。ドレイン電極１５ｄに０．１ボルトの電圧が印加された。ソース電極１５ｓに０ボルトの電圧が印加された。ソース電極１５ｓに接続された電流計により、半導体膜１４を流れる電流値が測定された。測定された電流値に基づいて、メモリセル５の抵抗値が算出された。
（表１）の左欄は、第１ゲート電極１２に電圧を印加している間の経過時間を示す（単位：秒）。
（表１）の右欄は、各経過時間における電流値を示す（単位：アンペア）。
（表１）
経過時間（秒） 電流値（Ａ）
１．００Ｅ−０８ １．８０Ｅ−１２
１．２６Ｅ−０８ １．８３Ｅ−１２
１．５８Ｅ−０８ ２．２７Ｅ−１２
２．００Ｅ−０８ １．７３Ｅ−１２
２．５１Ｅ−０８ ２．１７Ｅ−１２
３．１６Ｅ−０８ ２．７８Ｅ−１２
３．９８Ｅ−０８ ３．７６Ｅ−１２
５．０１Ｅ−０８ ４．２３Ｅ−１２
６．３１Ｅ−０８ ４．４８Ｅ−１２
７．９４Ｅ−０８ ５．１７Ｅ−１２
１．００Ｅ−０７ ５．６２Ｅ−１２
１．２６Ｅ−０７ ５．７５Ｅ−１２
１．５８Ｅ−０７ ８．６５Ｅ−１２
２．００Ｅ−０７ ２．３４Ｅ−１１
２．５１Ｅ−０７ １．５４Ｅ−１０
３．１６Ｅ−０７ ５．６８Ｅ−１０
３．９８Ｅ−０７ １．３３Ｅ−０９
５．０１Ｅ−０７ ６．８１Ｅ−０９
６．３１Ｅ−０７ ５．５０Ｅ−０８
７．９４Ｅ−０７ １．６２Ｅ−０７
１．００Ｅ−０６ ３．４８Ｅ−０７
１．２６Ｅ−０６ ４．９７Ｅ−０７
１．５８Ｅ−０６ ６．６４Ｅ−０７
２．００Ｅ−０６ ７．９８Ｅ−０７
２．５１Ｅ−０６ ９．０７Ｅ−０７
３．１６Ｅ−０６ ９．８１Ｅ−０７
３．９８Ｅ−０６ １．０２Ｅ−０６
５．０１Ｅ−０６ １．０６Ｅ−０６
６．３１Ｅ−０６ １．０７Ｅ−０６
７．９４Ｅ−０６ １．０８Ｅ−０６
１．００Ｅ−０５ １．１０Ｅ−０６
１．２６Ｅ−０５ １．０５Ｅ−０６
１．５８Ｅ−０５ １．０９Ｅ−０６
２．００Ｅ−０５ １．１１Ｅ−０６
２．５１Ｅ−０５ １．０８Ｅ−０６
３．１６Ｅ−０５ １．１０Ｅ−０６
３．９８Ｅ−０５ １．１０Ｅ−０６
５．０１Ｅ−０５ １．１１Ｅ−０６
６．３１Ｅ−０５ １．１０Ｅ−０６
７．９４Ｅ−０５ １．１０Ｅ−０６
１．００Ｅ−０４ １．０９Ｅ−０６
１．００Ｅ−０４ １．１１Ｅ−０６
１．４７Ｅ−０４ １．１３Ｅ−０６
２．１５Ｅ−０４ １．１３Ｅ−０６
３．１６Ｅ−０４ １．１４Ｅ−０６
４．６４Ｅ−０４ １．１４Ｅ−０６
６．８１Ｅ−０４ １．１５Ｅ−０６
１．００Ｅ−０３ １．１５Ｅ−０６
０．００１４７ １．１６Ｅ−０６
０．００２１５ １．１７Ｅ−０６
０．００３１６ １．１８Ｅ−０６
０．００４６４ １．１６Ｅ−０６
０．００６８１ １．１７Ｅ−０６
０．０１ １．１７Ｅ−０６
０．０１４６８ １．１６Ｅ−０６
０．０２１５４ １．１５Ｅ−０６
０．０３１６２ １．１４Ｅ−０６
０．０４６４２ １．１２Ｅ−０６
０．０６８１３ １．１０Ｅ−０６
０．１ １．０７Ｅ−０６
０．１４６７８ １．０５Ｅ−０６
０．２１５４４ １．０２Ｅ−０６
０．３１６２３ １．００Ｅ−０６
０．４６４１６ ９．６９Ｅ−０７
０．６８１２９ ９．４１Ｅ−０７
１ ９．０８Ｅ−０７
メモリセルの状態が、低抵抗状態から高抵抗状態に戻された。
具体的には、第１ゲート電極１２に−１０ボルトの電圧が印加された。ドレイン電極１５ｄに０ボルトの電圧が印加された。ソース電極１５ｓに０ボルトの電圧が印加された。その後、第１ゲート電極１２に０ボルトの電圧が印加された。ドレイン電極１５ｄに０．１ボルトの電圧が印加された。ソース電極１５ｓに０ボルトの電圧が印加された。（表１）と同様に、（表２）にその結果を示す。
（表２）
経過時間（秒） 電流値（Ａ）
１．００Ｅ−０８ ６．２２Ｅ−０７
１．２６Ｅ−０８ ６．７８Ｅ−０７
１．５８Ｅ−０８ ６．８７Ｅ−０７
２．００Ｅ−０８ ７．１３Ｅ−０７
２．５１Ｅ−０８ ６．８６Ｅ−０７
３．１６Ｅ−０８ ７．１９Ｅ−０７
３．９８Ｅ−０８ ７．２８Ｅ−０７
５．０１Ｅ−０８ ７．２７Ｅ−０７
６．３１Ｅ−０８ ７．４５Ｅ−０７
７．９４Ｅ−０８ ７．３９Ｅ−０７
１．００Ｅ−０７ ７．４０Ｅ−０７
１．２６Ｅ−０７ ７．３１Ｅ−０７
１．５８Ｅ−０７ ７．４１Ｅ−０７
２．００Ｅ−０７ ７．３４Ｅ−０７
２．５１Ｅ−０７ ７．４９Ｅ−０７
３．１６Ｅ−０７ ７．３６Ｅ−０７
３．９８Ｅ−０７ ７．４７Ｅ−０７
５．０１Ｅ−０７ ７．４３Ｅ−０７
６．３１Ｅ−０７ ７．３７Ｅ−０７
７．９４Ｅ−０７ ６．８４Ｅ−０７
１．００Ｅ−０６ ７．１４Ｅ−０７
１．２６Ｅ−０６ ７．１１Ｅ−０７
１．５８Ｅ−０６ ７．０６Ｅ−０７
２．００Ｅ−０６ ７．１６Ｅ−０７
２．５１Ｅ−０６ ７．２１Ｅ−０７
３．１６Ｅ−０６ ７．０４Ｅ−０７
３．９８Ｅ−０６ ７．０７Ｅ−０７
５．０１Ｅ−０６ ６．８８Ｅ−０７
６．３１Ｅ−０６ ６．６６Ｅ−０７
７．９４Ｅ−０６ ６．４３Ｅ−０７
１．００Ｅ−０５ ６．２０Ｅ−０７
１．２６Ｅ−０５ ５．７７Ｅ−０７
１．５８Ｅ−０５ ５．３６Ｅ−０７
２．００Ｅ−０５ ４．８１Ｅ−０７
２．５１Ｅ−０５ ４．２０Ｅ−０７
３．１６Ｅ−０５ ３．４５Ｅ−０７
３．９８Ｅ−０５ ２．８８Ｅ−０７
５．０１Ｅ−０５ ２．１９Ｅ−０７
６．３１Ｅ−０５ １．５６Ｅ−０７
７．９４Ｅ−０５ ９．４７Ｅ−０８
１．００Ｅ−０４ ４．９９Ｅ−０８
１．２６Ｅ−０４ ２．５１Ｅ−０８
１．５８Ｅ−０４ １．４２Ｅ−０８
２．００Ｅ−０４ ８．７３Ｅ−０９
２．５１Ｅ−０４ ５．６６Ｅ−０９
３．１６Ｅ−０４ ３．４９Ｅ−０９
３．９８Ｅ−０４ ２．２３Ｅ−０９
５．０１Ｅ−０４ １．５５Ｅ−０９
６．３１Ｅ−０４ ９．７０Ｅ−１０
７．９４Ｅ−０４ ６．４９Ｅ−１０
１．００Ｅ−０３ ３．７８Ｅ−１０
０．００１２６ ２．３２Ｅ−１０
０．００１５８ １．３８Ｅ−１０
０．００２ ７．９５Ｅ−１１
０．００２５１ ５．５４Ｅ−１１
０．００３１６ ３．１１Ｅ−１１
０．００３９８ １．９８Ｅ−１１
０．００５０１ １．２５Ｅ−１１
０．００６３１ １．０１Ｅ−１１
０．００７９４ ７．８４Ｅ−１２
０．０１ ６．２９Ｅ−１２
０．０１２５９ ５．４１Ｅ−１２
０．０１５８５ ４．７５Ｅ−１２
０．０１９９５ ４．０４Ｅ−１２
０．０２５１２ ４．０８Ｅ−１２
０．０３１６２ ３．３７Ｅ−１２
０．０３９８１ ３．２９Ｅ−１２
０．０５０１２ ３．１９Ｅ−１２
０．０６３１ ２．９５Ｅ−１２
０．０７９４３ ２．９６Ｅ−１２
０．１ ２．３９Ｅ−１２
０．１２５８９ ２．５３Ｅ−１２
０．１５８４９ ２．２４Ｅ−１２
０．１９９５３ １．９９Ｅ−１２
０．２５１１９ １．８９Ｅ−１２
０．３１６２３ １．９５Ｅ−１２
０．３９８１１ １．５０Ｅ−１２
０．５０１１９ １．３６Ｅ−１２
０．６３０９６ １．０９Ｅ−１２
０．７９４３３ ６．４０Ｅ−１３
１ ７．１０Ｅ−１３
図１３は、表１および表２に示される結果からプロットされたグラフである。●は、高抵抗状態から低抵抗状態への変化を示すデータである。黒塗りの三角印は、低抵抗状態から高抵抗状態への変化を示すデータである。
図１３から明らかなように、以下の関係が充足される：
ｔ１＜ｔ２
ここで、ｔ１は、第１ゲート電極１２に１０ボルトの電圧が印加された後に、メモリセル５の状態を高抵抗状態から低抵抗状態に変化させるために必要な時間を表し、そしてｔ２は、第１ゲート電極１２に−１０ボルトの電圧が印加された後に、メモリセルの状態を低抵抗状態から高抵抗状態に変化させるために必要な時間を表す。
表１および表２から見積もられるｔ１およびｔ２の値は、それぞれ、おおよそ３×１０−７秒および５×１０−４秒であった。
（実施例２）
強誘電体膜１３の厚みが６７５ナノメートルであったこと、チャネル幅が１００マイクロメートルであったこと、チャネル長が３マイクロメートルであったこと、第１ゲート電極１２に＋１５ボルトおよび−１５ボルトの電圧が印加されたこと以外は、実施例１の実験と同様の実験が行われた。
（表３）、（表４）、および図１４は、実施例２の結果を示す。●は、高抵抗状態から低抵抗状態への変化を示すデータである。黒塗りの三角印は、低抵抗状態から高抵抗状態への変化を示すデータである。
表３および表４から見積もられるｔ１およびｔ２の値は、それぞれ、おおよそ１．５×１０−７秒および９×１０−７秒であった。
（表３）
経過時間（秒） 電流値（Ａ）
１．００Ｅ−０８ ６．９１Ｅ−１２
１．２６Ｅ−０８ ６．２９Ｅ−１２
１．５８Ｅ−０８ ８．５６Ｅ−１２
２．００Ｅ−０８ ８．１５Ｅ−１２
２．５１Ｅ−０８ １．０４Ｅ−１１
３．１６Ｅ−０８ １．１９Ｅ−１１
３．９８Ｅ−０８ １．５４Ｅ−１１
５．０１Ｅ−０８ ２．４４Ｅ−１１
６．３１Ｅ−０８ ６．６４Ｅ−１１
７．９４Ｅ−０８ １．２１Ｅ−１０
１．００Ｅ−０７ ２．５６Ｅ−１０
１．２６Ｅ−０７ ５．７７Ｅ−１０
１．５８Ｅ−０７ ４．３７Ｅ−０９
２．００Ｅ−０７ １．３９Ｅ−０７
２．５１Ｅ−０７ ２．１４Ｅ−０６
３．１６Ｅ−０７ ３．２９Ｅ−０５
３．９８Ｅ−０７ ４．４７Ｅ−０５
５．０１Ｅ−０７ ５．０６Ｅ−０５
７．９４Ｅ−０７ ５．１５Ｅ−０５
１．００Ｅ−０６ ５．０９Ｅ−０５
１．４７Ｅ−０６ ５．０５Ｅ−０５
２．１５Ｅ−０６ ４．９９Ｅ−０５
３．１６Ｅ−０６ ４．９４Ｅ−０５
４．６４Ｅ−０６ ４．８４Ｅ−０５
６．８１Ｅ−０６ ４．８５Ｅ−０５
１．００Ｅ−０５ ４．６６Ｅ−０５
１．４７Ｅ−０５ ４．５９Ｅ−０５
２．１５Ｅ−０５ ４．４７Ｅ−０５
３．１６Ｅ−０５ ４．３９Ｅ−０５
６．８１Ｅ−０５ ４．２２Ｅ−０５
１．００Ｅ−０４ ４．１０Ｅ−０５
（表４）
経過時間（秒） 電流値（Ａ）
１．００Ｅ−０８ ２．１７Ｅ−０５
１．４７Ｅ−０８ ２．３４Ｅ−０５
２．１５Ｅ−０８ ２．１７Ｅ−０５
３．１６Ｅ−０８ １．６２Ｅ−０５
４．６４Ｅ−０８ １．７３Ｅ−０５
６．８１Ｅ−０８ １．３２Ｅ−０５
１．００Ｅ−０７ １．０６Ｅ−０５
１．４７Ｅ−０７ ８．７５Ｅ−０６
２．１５Ｅ−０７ ６．７９Ｅ−０６
３．１６Ｅ−０７ １．９２Ｅ−０６
４．６４Ｅ−０７ １．３２Ｅ−０７
６．８１Ｅ−０７ ２．０７Ｅ−０８
１．００Ｅ−０６ ５．７１Ｅ−０９
１．４７Ｅ−０６ １．６４Ｅ−０９
２．１５Ｅ−０６ １．０８Ｅ−０９
３．１６Ｅ−０６ ３．５０Ｅ−１０
６．８１Ｅ−０６ ９．８１Ｅ−１１
１．００Ｅ−０５ ８．５９Ｅ−１１
１．４７Ｅ−０５ ７．４０Ｅ−１１
２．１５Ｅ−０５ ５．６５Ｅ−１１
３．１６Ｅ−０５ ５．８２Ｅ−１１
４．６４Ｅ−０５ ４．８１Ｅ−１１
６．８１Ｅ−０５ ５．５４Ｅ−１１
１．００Ｅ−０４ ４．３１Ｅ−１１
１．４７Ｅ−０４ ３．６６Ｅ−１１
２．１５Ｅ−０４ ４．１０Ｅ−１１
３．１６Ｅ−０４ ３．６１Ｅ−１１
４．６４Ｅ−０４ ３．２７Ｅ−１１
６．８１Ｅ−０４ ３．１１Ｅ−１１
１．００Ｅ−０３ ３．０８Ｅ−１１
（実施例３）
チャネル長が５マイクロメートルであったこと以外は、実施例２の実験と同様の実験が行われた。
（表５）、（表６）、および図１５は、実施例３の結果を示す。●は、高抵抗状態から低抵抗状態への変化を示すデータである。黒塗りの三角印は、低抵抗状態から高抵抗状態への変化を示すデータである。
表５および表６から見積もられるｔ１およびｔ２の値は、それぞれ、おおよそ２×１０−７秒および７×１０−７秒であった。
（表５）
経過時間（秒） 電流値（Ａ）
１．００Ｅ−０８ １．０１Ｅ−１１
１．４７Ｅ−０８ ９．１８Ｅ−１２
２．１５Ｅ−０８ １．０８Ｅ−１１
３．１６Ｅ−０８ ９．９１Ｅ−１２
４．６４Ｅ−０８ １．４９Ｅ−１１
６．８１Ｅ−０８ ３．９３Ｅ−１１
１．００Ｅ−０７ ８．９７Ｅ−１１
１．２６Ｅ−０７ １．５９Ｅ−１０
１．５８Ｅ−０７ ２．５４Ｅ−１０
２．００Ｅ−０７ ５．０８Ｅ−１０
２．５１Ｅ−０７ ８．０１Ｅ−０８
３．１６Ｅ−０７ ２．６５Ｅ−０５
３．９８Ｅ−０７ ３．２８Ｅ−０５
５．０１Ｅ−０７ ３．３６Ｅ−０５
６．３１Ｅ−０７ ３．３２Ｅ−０５
７．９４Ｅ−０７ ３．２９Ｅ−０５
１．００Ｅ−０６ ３．２６Ｅ−０５
１．２６Ｅ−０６ ３．２４Ｅ−０５
１．５８Ｅ−０６ ３．２１Ｅ−０５
２．００Ｅ−０６ ３．１７Ｅ−０５
２．５１Ｅ−０６ ３．１３Ｅ−０５
３．１６Ｅ−０６ ３．０８Ｅ−０５
３．９８Ｅ−０６ ３．０４Ｅ−０５
５．０１Ｅ−０６ ３．０１Ｅ−０５
６．３１Ｅ−０６ ２．９７Ｅ−０５
７．９４Ｅ−０６ ２．９３Ｅ−０５
１．００Ｅ−０５ ２．９０Ｅ−０５
１．４７Ｅ−０５ ２．８５Ｅ−０５
２．１５Ｅ−０５ ２．７９Ｅ−０５
３．１６Ｅ−０５ ２．７４Ｅ−０５
４．６４Ｅ−０５ ２．６７Ｅ−０５
６．８１Ｅ−０５ ２．６０Ｅ−０５
１．００Ｅ−０４ ２．５３Ｅ−０５
（表６）
経過時間（秒） 電流値（Ａ）
１．００Ｅ−０８ １．２９Ｅ−０５
１．４７Ｅ−０８ １．１８Ｅ−０５
２．１５Ｅ−０８ １．２９Ｅ−０５
３．１６Ｅ−０８ １．２２Ｅ−０５
４．６４Ｅ−０８ １．３８Ｅ−０５
６．８１Ｅ−０８ １．２０Ｅ−０５
１．００Ｅ−０７ １．０５Ｅ−０５
１．４７Ｅ−０７ ６．６６Ｅ−０６
２．１５Ｅ−０７ ５．１０Ｅ−０６
３．１６Ｅ−０７ ７．４６Ｅ−０７
４．６４Ｅ−０７ ４．０７Ｅ−０８
６．８１Ｅ−０７ ７．９２Ｅ−０９
１．００Ｅ−０６ ３．２６Ｅ−０９
１．４７Ｅ−０６ １．２３Ｅ−０９
２．１５Ｅ−０６ ４．４５Ｅ−１０
４．６４Ｅ−０６ １．５４Ｅ−１０
６．８１Ｅ−０６ １．３４Ｅ−１０
１．００Ｅ−０５ １．２４Ｅ−１０
１．４７Ｅ−０５ １．０９Ｅ−１０
２．１５Ｅ−０５ ７．７１Ｅ−１１
３．１６Ｅ−０５ ８．２０Ｅ−１１
４．６４Ｅ−０５ ７．９６Ｅ−１１
６．８１Ｅ−０５ ７．１１Ｅ−１１
１．００Ｅ−０４ ７．０６Ｅ−１１
１．４７Ｅ−０４ ７．２５Ｅ−１１
２．１５Ｅ−０４ ６．２７Ｅ−１１
３．１６Ｅ−０４ ６．２３Ｅ−１１
４．６４Ｅ−０４ ６．３０Ｅ−１１
６．８１Ｅ−０４ ５．０９Ｅ−１１
１．００Ｅ−０３ ４．８２Ｅ−１１
（実施例４）
チャネル長が１０マイクロメートルであったこと以外は、実施例２の実験と同様の実験が行われた。
（表７）、（表８）、および図１６は、実施例４の結果を示す。●は、高抵抗状態から低抵抗状態への変化を示すデータである。黒塗りの三角印は、低抵抗状態から高抵抗状態への変化を示すデータである。
表７および表８から見積もられるｔ１およびｔ２の値は、それぞれ、おおよそ３×１０−７秒および９×１０−７秒であった。
（表７）
経過時間（秒） 電流値（Ａ）
１．００Ｅ−０８ ６．６９Ｅ−１２
１．４７Ｅ−０８ ７．１５Ｅ−１２
２．１５Ｅ−０８ ６．６８Ｅ−１２
４．６４Ｅ−０８ １．５１Ｅ−１１
６．８１Ｅ−０８ ２．９６Ｅ−１１
１．００Ｅ−０７ ８．００Ｅ−１１
１．２６Ｅ−０７ １．２１Ｅ−１０
１．５８Ｅ−０７ １．６０Ｅ−１０
２．００Ｅ−０７ １．７３Ｅ−１０
２．５１Ｅ−０７ ２．０６Ｅ−１０
３．１６Ｅ−０７ ５．９５Ｅ−０９
３．９８Ｅ−０７ １．６５Ｅ−０５
５．０１Ｅ−０７ １．７１Ｅ−０５
６．３１Ｅ−０７ １．７０Ｅ−０５
７．９４Ｅ−０７ １．７０Ｅ−０５
１．００Ｅ−０６ １．６８Ｅ−０５
１．２６Ｅ−０６ １．６７Ｅ−０５
１．５８Ｅ−０６ １．６５Ｅ−０５
２．００Ｅ−０６ １．６３Ｅ−０５
２．５１Ｅ−０６ １．６１Ｅ−０５
３．１６Ｅ−０６ １．５９Ｅ−０５
３．９８Ｅ−０６ １．５８Ｅ−０５
５．０１Ｅ−０６ １．５５Ｅ−０５
６．３１Ｅ−０６ １．５３Ｅ−０５
７．９４Ｅ−０６ １．５１Ｅ−０５
１．００Ｅ−０５ １．４９Ｅ−０５
１．００Ｅ−０５ １．４８Ｅ−０５
１．４７Ｅ−０５ １．４５Ｅ−０５
２．１５Ｅ−０５ １．４３Ｅ−０５
３．１６Ｅ−０５ １．４０Ｅ−０５
４．６４Ｅ−０５ １．３６Ｅ−０５
６．８１Ｅ−０５ １．３３Ｅ−０５
１．００Ｅ−０４ １．３０Ｅ−０５
１．４７Ｅ−０４ １．２６Ｅ−０５
（表８）
経過時間（秒） 電流値（Ａ）
１．００Ｅ−０８ ８．６５Ｅ−０６
１．４７Ｅ−０８ ８．７９Ｅ−０６
２．１５Ｅ−０８ ７．９９Ｅ−０６
３．１６Ｅ−０８ ７．８８Ｅ−０６
４．６４Ｅ−０８ ７．８５Ｅ−０６
６．８１Ｅ−０８ ７．５７Ｅ−０６
１．００Ｅ−０７ ６．４１Ｅ−０６
１．４７Ｅ−０７ ５．２９Ｅ−０６
２．１５Ｅ−０７ ４．５４Ｅ−０６
３．１６Ｅ−０７ ２．７９Ｅ−０６
４．６４Ｅ−０７ １．１０Ｅ−０７
６．８１Ｅ−０７ １．９１Ｅ−０８
１．００Ｅ−０６ ４．１３Ｅ−０９
１．４７Ｅ−０６ １．７３Ｅ−０９
２．１５Ｅ−０６ ７．５９Ｅ−１０
３．１６Ｅ−０６ ２．８８Ｅ−１０
４．６４Ｅ−０６ １．５１Ｅ−１０
６．８１Ｅ−０６ ８．９８Ｅ−１１
１．００Ｅ−０５ ５．４１Ｅ−１１
１．４７Ｅ−０５ ４．４７Ｅ−１１
２．１５Ｅ−０５ ３．３５Ｅ−１１
３．１６Ｅ−０５ ２．８８Ｅ−１１
４．６４Ｅ−０５ ２．３３Ｅ−１１
６．８１Ｅ−０５ ２．０５Ｅ−１１
１．００Ｅ−０４ ２．００Ｅ−１１
１．４７Ｅ−０４ １．８３Ｅ−１１
３．１６Ｅ−０４ １．６９Ｅ−１１
４．６４Ｅ−０４ １．５８Ｅ−１１
６．８１Ｅ−０４ １．４６Ｅ−１１
１．００Ｅ−０３ １．４６Ｅ−１１
本発明は半導体記憶装置を駆動する新規な方法を提供する。
１ シリコン基板
２ シリコン酸化膜
１１ 基板
１２ 第１ゲート電極
１３ 強誘電体膜
１４ 半導体膜
１５ｓ ソース電極
１５ｄ ドレイン電極
１６ 常誘電体膜
１７ 第２ゲート電極
１８ 第１半導体トランジスタ
１９ 第２半導体トランジスタ
３０ 半導体記憶装置
３１ 第１セレクトゲートトランジスタ
３２ 第２セレクトゲートトランジスタ
５ メモリセル
５１ 第１メモリセル
５２ 第２メモリセル
５３ 第３メモリセル
５４ 第４メモリセル
５５ 第５メモリセル
５６ 第６メモリセル
６ セルカラム
６１ 第１セルカラム
６２ 第２セルカラム
７ セルライン
７１ 第１セルライン
７２ 第２セルライン
７３ 第３セルライン
ＳＧ１ 第１セレクトゲートライン
ＳＧ２ 第２セレクトゲートライン
ＷＬ ワードライン
ＷＬ１ 第１ワードライン
ＷＬ２ 第２ワードライン
ＷＬ３ 第３ワードライン
ＷＴＧ トップゲートワードライン
ＷＴＧ１ 第１トップゲートワードライン
ＷＴＧ２ 第２トップゲートワードライン
ＷＴＧ３ 第３トップゲートワードライン
ＷＢＧ ボトムゲートワードライン
ＷＢＧ１ 第１ボトムゲートワードライン
ＷＢＧ２ 第２ボトムゲートワードライン
ＷＢＧ３ 第３ボトムゲートワードライン
ＢＬ ビットライン
ＢＬ１ 第１ビットライン
ＢＬ２ 第２ビットライン
ＳＬ ソースライン

Claims (6)

  1. 半導体記憶装置を駆動する方法であって、
    半導体記憶装置を用意する工程（ａ）と、
    前記半導体記憶装置は、
    少なくとも２本のビットライン（ＢＬ）、
    少なくとも２本のワードライン（ＷＬ）、および
    前記各ビットライン（ＢＬ）および前記各ワードライン（ＷＬ）の交点に配置された少なくとも４つのメモリセル、を具備し、
    少なくとも前記２本のビットライン（ＢＬ）は、第１ビットライン（ＢＬ１）および第２ビットライン（ＢＬ２）を含み、
    少なくとも前記２本のワードライン（ＷＬ）は、第１ワードライン（ＷＬ１）および第２ワードライン（ＷＬ２）を含み、
    少なくとも前記４つのメモリセルは、第１〜第４メモリセルを含み、
    前記各第１〜第４メモリセルは、
    第１ゲート電極、
    強誘電体膜、
    半導体膜、
    ソース電極、
    ドレイン電極、
    常誘電体膜、および
    第２ゲート電極を具備し、
    前記強誘電体膜は、前記第１ゲート電極および前記半導体膜の間に挟まれており、
    前記ソース電極および前記ドレイン電極は、前記半導体膜および前記常誘電体膜の間に挟まれており、
    前記常誘電体膜は、前記第２ゲート電極および前記半導体膜の間に挟まれており、
    前記第１ゲート電極、前記強誘電体膜、前記ソース電極、および前記ドレイン電極により、第１半導体トランジスタが形成されており、
    前記第２ゲート電極、前記常誘電体膜、前記ソース電極、および前記ドレイン電極により、第２半導体トランジスタが形成されており、
    前記第１ワードライン（ＷＬ１）は、第１トップゲートワードライン（ＷＴＧ１）および第１ボトムゲートワードライン（ＷＧＢ１）を具備しており、
    前記第２ワードライン（ＷＬ２）は、第２トップゲートワードライン（ＷＴＧ２）および第２ボトムゲートワードライン（ＷＧＢ２）を具備しており、
    前記第１トップゲートワードライン（ＷＴＧ１）は、前記第１および第２メモリセルの前記第２ゲート電極に電気的に接続されており、
    前記第１ボトムゲートワードライン（ＷＢＧ１）は、前記第１および第２メモリセルの前記第１ゲート電極に電気的に接続されており、
    前記第２トップゲートワードライン（ＷＴＧ２）は、前記第３および第４メモリセルの前記第２ゲート電極に電気的に接続されており、
    前記第２ボトムゲートワードライン（ＷＢＧ２）は、前記第３および第４メモリセルの前記第１ゲート電極に電気的に接続されており、
    前記第１ビットライン（ＢＬ１）は、前記第１メモリセルの前記ドレイン電極に電気的に接続されており、
    前記第１メモリセルの前記ソース電極は、前記第３メモリセルの前記ドレイン電極に電気的に接続されており、
    前記第２ビットライン（ＢＬ２）は、前記第２メモリセルの前記ドレイン電極に電気的に接続されており、
    前記第２メモリセルの前記ソース電極は、前記第４メモリセルの前記ドレイン電極に電気的に接続されており、
    各前記第１〜第３メモリセルは、低抵抗状態または高抵抗状態のいずれかを有しており、
    前記第４メモリセルは、高抵抗状態を有しており、
    前記工程（ａ）の後、前記第１トップゲートワードライン（ＷＴＧ１）および前記第２トップゲートワードライン（ＷＴＧ２）にＯＮ電圧を印加しながら、以下の関係を充足する電圧ＢＬ１Ｖ、ＢＬ２Ｖ、ＷＢＧ１Ｖ、およびＷＢＧ２Ｖを時刻ｔＢから時刻ｔＣまで印加し、前記第１〜第４メモリセルの状態を維持する工程（ｂ）と、
    ＢＬ１Ｖ＞ＢＬ２Ｖ
    ＷＢＧ１Ｖ＜ＢＬ１Ｖ
    ＷＢＧ２Ｖ＜ＢＬ１Ｖ
    ＷＢＧ１Ｖ＝ＢＬ２Ｖ
    ＷＢＧ２Ｖ＝ＢＬ２Ｖ
    ＢＬ１Ｖは、前記第１ビットライン（ＢＬ１）に印加される電圧を表し
    ＢＬ２Ｖは、前記第２ビットライン（ＢＬ２）に印加される電圧を表し、
    ＷＴＧ１Ｖは、前記第１トップゲートワードライン（ＷＴＧ１）に印加される電圧を表し、
    ＷＢＧ１Ｖは、前記第１ボトムゲートワードライン（ＷＢＧ１）に印加される電圧を表し、
    ＷＴＧ２Ｖは、前記第２トップゲートワードライン（ＷＴＧ２）に印加される電圧を表し、そして
    ＷＢＧ２Ｖは、前記第２ボトムゲートワードライン（ＷＢＧ２）に印加される電圧を表し、
    前記工程（ｂ）の後、前記第１トップゲートワードライン（ＷＴＧ１）および前記第２トップゲートワードライン（ＷＴＧ２）にオン電圧を印加しながら、以下の関係を充足する前記電圧ＢＬ１Ｖ、ＢＬ２Ｖ、ＷＢＧ１Ｖ、およびＷＢＧ２Ｖを時刻ｔＣから時刻ｔＤまで印加し、前記第１〜第３メモリセルの状態を維持しながら前記第４メモリセルの状態を高抵抗状態から低抵抗状態に変化させる工程（ｃ）と、
    ＢＬ１Ｖ＞ＢＬ２Ｖ
    ＷＢＧ１Ｖ＜ＢＬ１Ｖ
    ＷＢＧ２Ｖ＝ＢＬ１Ｖ
    ＷＢＧ１Ｖ＝ＢＬ２Ｖ
    ＷＢＧ２Ｖ＞ＢＬ２Ｖ
    前記工程（ｃ）の後、前記第１トップゲートワードライン（ＷＴＧ１）および前記第２トップゲートワードライン（ＷＴＧ２）にオン電圧を印加しながら、以下の関係を充足する前記電圧ＢＬ１Ｖ、ＢＬ２Ｖ、ＷＢＧ１Ｖ、およびＷＢＧ２Ｖを時刻ｔＤから時刻ｔＥまで印加し、前記第１〜第４メモリセルの状態を維持する工程（ｄ）と、
    ＢＬ１Ｖ＞ＢＬ２Ｖ
    ＷＢＧ１Ｖ＜ＢＬ１Ｖ
    ＷＢＧ２Ｖ＜ＢＬ１Ｖ
    ＷＢＧ１Ｖ＝ＢＬ２Ｖ
    ＷＢＧ２Ｖ＝ＢＬ２Ｖ
    不等式：ｔ１＜ｔＤ−ｔＣ＜ｔＥ−ｔＢ＜ｔ２が充足され、
    ｔ１は、前記メモリセルが前記高抵抗状態から前記低抵抗状態に変化するために必要とされる時間であり、
    ｔ２は、前記メモリセルが前記低抵抗状態から前記高抵抗状態に変化するために必要とされる時間である、
    方法。
  2. 前記強誘電体膜は前記半導体膜に接している、
    請求項１に記載の方法。
  3. 前記工程（ｄ）の後、前記第１トップゲートワードライン（ＷＴＧ１）および前記第２トップゲートワードライン（ＷＴＧ２）にオン電圧を印加しながら、以下の関係を充足する前記電圧ＢＬ１Ｖ、ＢＬ２Ｖ、ＷＢＧ１Ｖ、およびＷＢＧ２Ｖを時刻ｔＥから時刻ｔＦまで印加し、
    ＢＬ１Ｖ＝ＢＬ２Ｖ
    ＷＢＧ１Ｖ＝ＢＬ１Ｖ
    ＷＢＧ２Ｖ＝ＢＬ１Ｖ
    ＷＢＧ１Ｖ＝ＢＬ２Ｖ
    ＷＢＧ２Ｖ＝ＢＬ２Ｖ
    前記第１〜第４メモリセルの状態を維持する工程（ｅ）を更に具備する、
    請求項１記載の方法。
  4. 前記工程（ｅ）の後、以下の関係を充足する前記電圧ＢＬ１Ｖ、ＢＬ２Ｖ、ＷＢＧ１Ｖ、ＷＢＧ２Ｖと、電圧ＷＴＧ１Ｖ、および電圧ＷＴＧ２Ｖを印加し、
    ＢＬ１Ｖ＝ＢＬ２Ｖ＝ＷＢＧ１Ｖ＝ＷＧＢ２Ｖ＝ＷＴＧ１Ｖ＝ＷＴＧ２Ｖ＝０ボルト
    ＷＴＧ１Ｖは、前記第１トップゲートワードライン（ＷＴＧ１）に印加される電圧を示し、
    ＷＴＧ２Ｖは、前記第２トップゲートワードライン（ＷＴＧ２）に印加される電圧を示し、
    前記半導体記憶素子の電源を切断する工程（ｆ）を更に具備する、
    請求項３記載の方法。
  5. 前記工程（ａ）および工程（ｂ）の間に、以下の関係を充足する前記電圧ＢＬ１Ｖ、ＢＬ２Ｖ、ＷＢＧ１Ｖ、ＷＢＧ２Ｖと、電圧ＷＴＧ１Ｖ、および電圧ＷＴＧ２Ｖを印加し、
    ＢＬ１Ｖ＝ＢＬ２Ｖ
    ＷＢＧ１Ｖ＝ＷＢＧ２Ｖ
    ＷＴＧ１Ｖ＝ＷＴＧ２Ｖ
    ＷＴＧ１Ｖ＞ＢＬ１Ｖ＞ＷＢＧ１Ｖ
    ＷＴＧ１Ｖは、前記第１トップゲートワードライン（ＷＴＧ１）に印加される電圧を示し、
    ＷＴＧ２Ｖは、前記第２トップゲートワードライン（ＷＴＧ２）に印加される電圧を示し、
    前記第１〜第４メモリセルの状態を高抵抗状態にするリセット工程を更に具備する、
    請求項１記載の方法。
  6. 状態の読み出しが求められるメモリセルに接続された前記トップゲートワードライン（ＷＴＧ）にオフ電圧が印加され、他のメモリセルに接続された他の前記トップゲートワードライン（ＷＴＧ）にオン電圧が印加されながら、各前記ビットライン（ＢＬ）に読み出し電圧を印加する工程（ｒａ）、および
    前記工程（ｒａ）において各前記ビットライン（ＢＬ）に発生した電流値に基づいて、読み出しが求められるメモリセルが高抵抗状態または低抵抗状態のどちらを有するかを判定する工程（ｒｂ）を更に具備する、
    請求項１記載の方法。
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