JP2015135917A5 - - Google Patents

Description

本開示の一実施の形態に係るスイッチ素子の構成の一例を表す断面図である。 本開示の比較例としてのスイッチ素子の断面図である。 図１に示したスイッチ素子のＩＶ特性を表す図である。 図３に示したＩＶ曲線の各領域におけるスイッチ素子の断面模式図である。 同じく、図３に示したＩＶ曲線の各領域におけるスイッチ素子の断面模式図である。 同じく、図３に示したＩＶ曲線の各領域におけるスイッチ素子の断面模式図である。 同じく、図３に示したＩＶ曲線の各領域におけるスイッチ素子の断面模式図である。 同じく、図３に示したＩＶ曲線の各領域におけるスイッチ素子の断面模式図である。 各フォーミング（Ａ）〜（Ｄ）条件におけるＩＶ特性を表す図である。 フォーミング条件（Ａ）におけるスイッチ素子の断面模式図である。 フォーミング条件（Ｂ）におけるスイッチ素子の断面模式図である。 フォーミング条件（Ｃ）におけるスイッチ素子の断面模式図である。 フォーミング条件（Ｄ）におけるスイッチ素子の断面模式図である。 本開示の実施の形態に係るスイッチ素子の構成の他の例を表す断面図である。 本開示の実施の形態に係るスイッチ素子の構成の他の例を表す断面図である。 図１に示したスイッチ素子を備えたメモリセルアレイの斜視図である。 図８に示したメモリセルの構成の一例を表す断面図である。 図８に示したメモリセルの構成の他の例を表す断面図である。 図８に示したメモリセルの構成の他の例を表す断面図である。 図８に示したメモリセルの構成の他の例を表す断面図である。 図８に示したメモリセルの構成の他の例を表す断面図である。 図８に示したメモリセルの構成の他の例を表す断面図である。 図８に示したメモリセルの書き込みおよび消去におけるＩＶ特性を表す図である。 図８に示したメモリセル（記憶素子）におけるＩＶ特性を表す図である。 図８に示したメモリセルにおけるＩＶ特性を表す図である。 図８に示したメモリセルにおけるＩＶ特性を表す図である。 本開示の実験１におけるＩＶ特性図である。 本開示の実験２（サンプル３）におけるＩＶ特性図である。 同じく実験２（サンプル４）におけるＩＶ特性図である。 同じく実験２（サンプル５）におけるＩＶ特性図である。 サンプル３〜５のＩＶ曲線をまとめた特性図である。 本開示の実験３におけるＩＶ特性図である。 実験３における最大電流とリーク電流との関係を表す特性図である。 実験３における最大電流とスイッチング閾値電圧との関係を表す特性図である。

これは、スイッチ素子１００を構成する下部電極１１０および上部電極１２０の電極面積がそのまま動作領域となるためであり、非選択（オフ）状態のリーク電流が大きいものが多く誤作動（誤書き込みや誤消去）を起こしやすくなる。また、リーク電流が小さいというお点で優れているものもあるが、スイッチング閾値電圧が１Ｖ以下と小さかった。このため、このスイッチ素子１００が上記条件を満たすためには、スイッチ層１３０の膜厚を大きく（例えば、１８０ｎｍ程度）する必要があり、その場合には微細化することができなくなるという問題があった。

以上のことから、上記スイッチ素子１００のようにスイッチ層１３０（ここではＯＴＳ層３１）を厚膜化することなく、オン状態における十分な電流密度を確保することができ、且つオフ状態における非選択素子および半選択素子へのリーク電流を抑えることが可能となる。即ち、オン／オフ比を増大させることができる。

以上のように、本実施の形態では、スイッチ層３０を構成するＯＴＳ層３１に高抵抗層３２を積層するようにしたので、スイッチ層３０の動作領域が制限され、非選択あるいは半選択時（オフ状態）におけるリーク電流の発生を低減することが可能となる。また、スイッチング閾値電圧およびオン／オフ比が大きくなる。よって、高密度且つ大容量な記憶装置を提供することが可能となる。

具体的には、記憶素子３Ｙでは、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素（例えば、遷移金属元素）がイオン化して記憶層中（例えば、抵抗変化層中）に拡散、あるいは酸素イオンが移動することによって抵抗変化層中に酸素欠陥が生成する。これにより記憶層内に酸化状態の低い低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、抵抗変化層中の金属イオンがイオン源層中へ移動、あるいはイオン源層から酸素イオンが移動して伝導パス部分の酸素欠陥が減少する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。なお、記憶層４０を抵抗変化層４２の単層で構成する場合には、正方向の電圧（または電流パルス）が印加されると、抵抗変化層４２に印加される電界よって欠陥が生成され、負方向へ電圧パルスが印加されると、欠陥は抵抗変化層内の酸素イオンや窒素イオンの移動によって修復される。

更に、メモリセル３は中間電極５０を省略した構成としてもよい。この場合には、図１０Ａに示したメモリセル３Ｄのように、下部電極１０側から高抵抗層３２，ＯＴＳ層３１の順に設けられたスイッチ層３０と、下部電極１０側から抵抗変化層４２，イオン源層４１の順に設けられた記憶層４０とを単純に積層させた構成としてもよい。なお、スイッチ層３０とイオン源層４０との積層順序は入れ替えて形成してもかまわない。また、上述した高抵抗層３２における伝導パスの生成および消滅は、記憶素子３Ｙにおける抵抗変化層４２と同様の動作であるため、高抵抗層３２および抵抗変化層４２を互いに共有することができる。このため、例えば図１０Ｂに示したメモリセル３Ｅのように、スイッチ層３０の高抵抗層３２が記憶層４０の抵抗変化層４２を兼ねるように、高抵抗層３２を間にＯＴＳ層３１およびイオン源層４１が配置される構成としてもよい。更に、例えば図１０Ｃに示したメモリセル３Ｆのように、抵抗変化層４２を２層設け（抵抗変化層４２Ａ，４２Ｂ）、イオン源層４１の下部電極１０側および上部電極２０側の両方に設け、スイッチ層３０と積層して構成としてもよい。

図１１Ａは、スイッチ素子３ＸのＩＶ特性を表したものである。順バイアス（ここでは、書き込み電圧）を印加すると、スイッチ素子３Ｘは上述したように印加電圧の増加に伴って電流が上昇するが、ある閾値電圧（スイッチング閾値電圧）を超えるとオボニック閾値スイッチにより急激に電流が増大、あるいは抵抗が低くなりオン状態となる。この後、印加電圧を減少させていくと、スイッチ素子３Ｘの電極に流れる電流値は徐々に減少し、２回目以降の動作では、印加電圧の増加時および減少時共に近似した抵抗変化、具体的には、増加時と同等の電圧で急激に抵抗が上昇してオフ状態となる（Ｂ１）。即ち、スイッチ素子３Ｘの抵抗値は書き込み電圧の印加によって低抵抗状態となるが、印加電圧を閾値以下に下げると高抵抗状態に戻り、電圧印加時の抵抗値は維持されない。

図１１Ｂは、記憶素子３ＹのＩＶ特性を表したものである。図１１Ｂからわかるように、記憶素子３Ｙでは、印加電圧の増加に伴って電流値が上昇するが、ある閾値電圧において記憶層４０の抵抗変化層４２における伝導パス形成による書き込み動作が行われ、低抵抗状態へと変化する。即ち、記憶素子３Ｙの抵抗値は書き込み電圧の印加によって低抵抗状態となり、印加電圧停止後もその抵抗状態は維持される（Ｂ１）。

図１１Ｃは、メモリセル３のＩＶ特性を表したものである。上記記憶素子３Ｙとスイッチ素子３Ｘとを組み合わせたメモリセル３の書き込み電圧の印加開始および停止における電流値のスイッチング挙動は、記憶素子３Ｙ（Ａ１）およびスイッチ素子３Ｘ（Ｂ１）を合わせたものとなる（Ｃ１）。例えば、Ｖ／２バイアス方式のクロスポイントアレイの場合には、メモリセル３のＣ１のＩＶ曲線上で急激に抵抗変化する閾値よりも大きな電圧を読み出し電圧（Ｖread）を設定し、Ｖread／２は抵抗変化の閾値よりも小さい電圧となるように設定する。これにより、バイアス（オン）とＶread／２バイアス（オフ）との電流比で定義される選択比を大きくとることが可能となる。また、上記のように、メモリセル３のＩＶ曲線Ｃ１はスイッチ素子３ＸのＩＶ曲線Ｂ１と記憶素子３ＹのＩＶ曲線の合成であるので、スイッチ素子３Ｘのオボニック閾値スイッチの閾値前後の抵抗変化（あるいは電流変化）が大きいほど選択比を大きくとることができる。これにより、本実施の形態におけるスイッチ素子３Ｘでは大きなオン／オフ比を得ることが選択比の増大となって好ましいといえる。更に、選択比が大きければ大きいほど読み出しマージンが大きくなるため、誤読み出しすることなくクロスポイントアレイサイズを大きくすることが可能となり、メモリセルアレイの更なる大容量化が可能となる。

これは、読み出し動作だけでなく、書き込み動作についても同様である。図１１Ｄは、図１１Ｃと同様にメモリセル３のＩＶ特性を表したものである。上述したように、クロスポイントアレイでは、対象のメモリセルと同じビット線ＢＬあるいはワード線ＷＬに多数のビットが接続されている。このため、図１１Ｄに示したように、Ｖwrite/２とＩＶ曲線Ｃ１の点線のＳｅｔ状態のＩＶループの交点で示される、Ｖwrite／２にバイアスされた
非選択時のリーク電流が大きいと非選択のメモリセルで誤書き込みを生じる虞がある。よって、書き込み動作では、記憶素子３Ｙを書き込む際に必要な電流が得られる電圧に書き込み電圧Ｖwriteを設定したうえで、Ｖwrite／２にバイアスされた非選択のメモリセルが誤書き込みを生じない程度のリーク電流に抑える必要がある。Ｖwrite／２にバイアスさ
れた非選択時のリーク電流が小さければ小さいほど大規模なクロスポイントアレイを誤書き込みなく動作させることができる。従って、書き込み動作時もスイッチ素子３Ｘの選択比を大きくすることが、メモリセルアレイの大容量化につながる。

一方、逆バイアス（ここでは消去電圧）を印加すると、スイッチ素子３Ｘの消去電圧印加時における電流値の変化は、書き込み電圧を印加したサイト同様の挙動を示す（Ｂ２）。これに対して、記憶素子３Ｙの消去電圧印加時における電流値の変化は、消去閾値電圧以上の電圧印加によって、低抵抗状態から高抵抗状態へと変化する（Ａ２）。図１１Ａ〜１１Ｃに示したように、Ａ２およびＢ２のＩＶ特性を合成すると消去バイアスでのメモリセルのＩＶ特性Ｃ２が得られる。Ｖ／２バイアス方式のクロスポイントアレイでは、通常の読み出しバイアスを書き込み側に設定するため、Ｖreset／２バイアスでのディスターブ電流が問題となるが、これについても、正バイアスの場合と同様に、スイッチ素子３Ｘのオン／オフ比、即ち選択比が大きく、オフ時のリーク電流が小さいほどクロスポイントアレイの大規模化に有利となる。

（実験１）
まず、ＴｉＮよりなる下部電極１０を逆スパッタによってクリーニングしたのち、ＴｉＮ上にＳｉＯ₂膜を２ｎｍの膜厚に形成して高抵抗層３２とする。次に、ＯＴＳ層３１と
してＧｅＴｅ膜を４０ｎｍの膜厚で形成したのち、Ｗを３０ｎｍの膜厚で形成して上部電極２０とした。続いて、フォトリソグラフィやドライエッチングなどの公知の技術を用いて素子サイズが１００ｎｍφとなるように微細加工を行い、スイッチ素子１Ａ（サンプル１）を作製した。また、比較例として、高抵抗層３２を形成していないスイッチ素子１００（サンプル２）を作製した。これらサンプル１およびサンプル２の印加電圧と各電極に流れる電流値との関係を測定し、そのＩＶ特性を図１２に示した。

図１２からわかるように、本実施の形態であるサンプル１では、サンプル２と比較して閾値電圧が増大した。また、オン／オフ比もサンプル２よりも大きくなった。即ち、スイッチ素子１Ａは閾値電圧の増加と抵抗変化比の増大とが同時に実現していることがわかる。

図１３Ａ〜図１３Ｃからわかるように、スイッチ素子１Ａ（サンプル３，４）およびスイッチ素子１００（サンプル５）は、高抵抗層３２の有無によらず、ある閾値電圧を境に急激に抵抗が低下して電流が増大するオボニック閾値スイッチが見られる。図１４は、図１３Ａ〜図１３Ｃに示したサンプル３〜５の正バイアスの印加電圧増加方向のＩＶ曲線をまとめたものである。サンプル３，４を高抵抗層３２を設けていないサンプル５と比較すると、サンプル３およびサンプル４は共にオフ状態（電圧０）におけるリーク電流が低減（ほぼ０）され、さらに閾値電圧が増大している。即ち、本開示のスイッチ素子１Ａは書き込み閾値電圧の高い記憶素子（例えば、記憶素子３Ｙ）に対抗可能な良好な特性を有することがわかる。なお、サンプル３とサンプル４とを比較した場合には、ＳｉＯ₂を用い
たサンプル３よりもＳｉＮを用いたサンプル４の方が、閾値電圧が高くリーク電流が小さかった。これは、ＳｉＯ₂およびＳｉＮの膜厚や成膜条件によって適宜制御することがで
きる。

（実験３）
次に、サンプル３を用いて最大印加電圧を６Ｖ一定とし、スイッチ素子１Ａに直列に接続されている抵抗値を変化（５ｋΩ，１２．５ｋΩ，５０ｋΩ）させることにより最大電流値を変化させた。図１５は各抵抗値における正バイアスのＩＶ曲線を示したものである。スイッチ素子１Ａに流れる最大電流値が変化することにより、リーク電流と閾値電圧が変化することがわかった。次に、これらの測定から求めたサンプル３に流す最大電流とリーク電流との関係および最大電流と閾値電圧との関係を図１６Ａ，図１６Ｂに示した。なお、リーク電流の定義は正バイアス０．５Ｖの電流とした。

Claims (20)

1. 第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ層とを有し、
   前記スイッチ層は、
   カルコゲン元素を含む第１層と、
   高抵抗材料を含む第２層と
   を備えたスイッチ素子。
2. 前記第２層は前記第１層の少なくとも一方の面に接して設けられている、請求項１に記載のスイッチ素子。
3. 前記第１層は酸素（Ｏ），硫黄（Ｓ），セレン（Ｓｅ）およびテルル（Ｔｅ）のうちの少なくとも１種を含んでいる、請求項１に記載のスイッチ素子。
4. 前記第１層はさらに、ゲルマニウム（Ｇｅ），アンチモン（Ｓｂ），ケイ素（Ｓｉ），ヒ素（Ａｓ）のうちの少なくとも１種を含んでいる、請求項３に記載のスイッチ素子。
5. 前記第２層は金属元素または非金属元素の酸化物あるいは窒化物を含む、請求項１に記載のスイッチ素子。
6. 前記金属元素はアルミニウム（Ａｌ），ガリウム（Ｇａ），マグネシウム（Ｍｇ），ケイ素（Ｓｉ），ハフニウム（Ｈｆ）および希土類元素のうちの少なくとも１種である、請求項５に記載のスイッチ素子。
7. 前記第１層は、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、該所定の閾値電圧未満に減少させることにより高抵抗状態に変化する、請求項１に記載のスイッチ素子。
8. 前記第２層は層内に伝導パスを有する、請求項１に記載のスイッチ素子。
9. 前記第２層の抵抗値は前記第１層よりも高い、請求項１に記載のスイッチ素子。
10. 記憶素子および該記憶素子に接続されたスイッチ素子を含むメモリセルを複数備え、
    前記スイッチ素子は、
    第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ層とを有し、
    前記スイッチ層は、
    カルコゲン元素を含む第１層と、
    高抵抗材料を含む第２層と
    を備えた記憶装置。
11. 前記記憶素子は前記スイッチ素子の前記第１電極および前記第２電極間に記憶層を有する、請求項１０に記載の記憶装置。
12. 前記記憶層はテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）から選ばれる少なくとも１種のカルコゲン元素を含むイオン源層と、抵抗変化層とを含む、請求項１１に記載の記憶装置。
13. 前記記憶層および前記スイッチ層は前記第１電極と前記第２電極との間に第３電極を介して積層されている、請求項１１に記載の記憶装置。
14. 前記記憶層および前記スイッチ層は前記第２層を介して積層されている、請求項１２に記載の記憶装置。
15. 前記記憶層および前記スイッチ層は前記抵抗変化層を介して積層されている、請求項１２に記載の記憶装置。
16. 前記スイッチ層の前記第２層は、前記記憶層の前記抵抗変化層を兼ねている、請求項１２に記載の記憶装置。
17. 複数の行ラインおよび複数の列ラインを有し、前記複数の行ラインと複数の列ラインとの各交差領域付近に前記メモリセルが配置されている、請求項１０に記載の記憶装置。
18. 前記記憶層は、遷移金属酸化物からなる抵抗変化層、相変化型メモリ層、磁気抵抗変化型メモリ層のいずれかである、請求項１１に記載の記憶装置。
19. 前記スイッチ素子は、オボニック閾値スイッチ素子である、請求項１０に記載の記憶装置。
20. 前記記憶素子は、書き込み閾値電圧が１．５Ｖ以上である、請求項１０に記載の記憶装置。

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