JP2012204404A - 抵抗変化型不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】カルコゲナイド配線GSTと、両端の各々に接続した抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルMCを構成し、前記メモリセルを複数直列接続し、一端を、ソースに接続し、ドレインをビット線に接続した選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記選択トランジスタのゲートとブロック選択線に接続したものからセルストリングを構成し、前記セルストリングを複数配設してメモリセルアレイを構成することを特徴とする相変化メモリ。
【選択図】図1
Description
以下、図面を参照として、第1の実施形態を示す。図1は第1の実施形態を示す、メモリセルストリングの回路図を示す。
図16は第2の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図1−図15とほぼ同じである。異なる点は、Heaterの抵抗素子をブロック選択トランジスタとビット線コンタクト部分でEtching除去したケースを示す。この部分の寄生抵抗を減らす効果が加わる。
図17(a)〜図17(c)は第3の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図1−図15とほぼ同じである。異なる点は、ゲート形成、絶縁膜堆積、GST膜堆積後、ゲート加工と同時にGST膜も加工する。その後、別リソグラフィでSTI上のGSTをセルアレイ以外のGST膜を加工除去する。その後、ゲート側壁にHeater素子を側壁形成すれば、メモリが実現出来る。設計ルールが異なれば最適なプロセスも変わるので、最適なプロセスを選べばよい。
図18は第4の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図17とほぼ同じである。異なる点は、Heaterの抵抗素子をブロック選択トランジスタとビット線コンタクト部分でEtching除去したケースを示す。この部分の寄生抵抗を減らす効果が加わる。
図19は第5の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図17とほぼ同じである。異なる点は、GST膜をゲート上ばかりでなく、拡散層上にも形成している。例えばSelf−Growth法で形成する場合や、Sputter法で形成し側壁形成厚みが薄い場合、少しEtchingをすれば平面部分だけにGST膜が形成出来る。
図20は第6の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図17とほぼ同じである。異なる点は、GST膜をゲート上ばかりでなく、側壁、拡散層上にも形成している。その上で、側壁にHeater素子を形成している。GST膜も抵抗素子なので、GSTの低抵抗状態よりHeaterの抵抗が低ければ、側壁のGSTの抵抗状態にかかわらず、抵抗はほぼ一定になり、Heater素子として活用できる。
図21は第7の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図1−図20とほぼ同じである。異なる点は、セルトランジスタが3次元構造になっており、Channelがワード線方向で、縦横方向に形成される場合を示す。トランジスタのEOTが1nm程度になれば、設計ルールが10nm未満でもサイズ律即にならず、セルサイズが縮小出来る。これによりセルトランジスタの駆動能力が大幅に改善し、メモリセルストリングのセル直列数を大幅に増加でき、平均セルサイズを縮小出来るし、セルトランジスタ部分に電流が流れることによるIRドロップ電圧も低減出来る。
図22は第8の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図1−図20とほぼ同じである。異なる点は、セルトランジスタが3次元構造になっており、Channelがビット線方向で、縦横方向に形成される場合を示す。トランジスタのEOTが1nm程度になれば、設計ルールが10nm未満でもサイズ律即にならず、セルサイズが縮小出来る。これによりセルトランジスタのShort−Channel効果を抑制出来る。
図23は第9の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては他の実施例とほぼ同じである。異なる点は、Heater素子をなくし、GST膜をゲート上ばかりでなく、側壁、拡散層上にも形成している。GST膜自身も抵抗素子なので自己発熱によりSet、Reset動作が可能となる。GST膜の電流が流れる方向の長さを、他の実施例より3倍以上に出来るので、HoppingPathの抑制に効果的である。
図24は第10の実施形態例を示す、メモリセルストリングの構造図を示す。これは、第1実施形態に抵抗変化メモリを適応した場合を示す。抵抗変化メモリは、Heaterは存在しないが、抵抗に流す電流を変えて、Set、Reset動作を行い、読み出し時の抵抗素子の抵抗を変える(Unipolar動作)か、抵抗に流す電流の極性を変えて、Set、Reset動作を行い、読み出し時の抵抗素子の抵抗を変える(Bipolar動作)かが出来る。
図32は第11の実施形態例を示す、RRAMのメモリセルストリングの回路図を示す。効果としては図24−図31とほぼ同じである。異なる点は、抵抗変化素子の両側を抵抗素子で挟んだ点である。
Claims (20)
- カルコゲナイド配線と、前記カルコゲナイド配線の両端の各々に一端を接続したヒーターとなる抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する
ことを特徴とする相変化メモリ。 - カルコゲナイド配線と、前記カルコゲナイドの両端をそれぞれソース、ドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する
ことを特徴とする相変化メモリ。 - 抵抗変化材料配線と、前記抵抗変化材料の両端の各々に一端を接続した第1、第2の金属配線と、前記第1の金属配線の他端をソースに、前記第2の金属配線の他端をドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する
ことを特徴とする抵抗変化メモリ。 - 前記カルコゲナイド配線は、前記セルトランジスタのゲート上に絶縁膜を介して形成し、前記カルコゲナイド配線の両端を結ぶ方向は、ビット線の配線方向と並行である
ことを特徴とする請求項1または請求項2記載の相変化メモリ。 - 前記抵抗変化材料配線は、前記セルトランジスタのゲート上に絶縁膜を介して形成し、前記抵抗変化材料配線の両端を結ぶ方向は、ビット線の配線方向と並行である
ことを特徴とする請求項3記載の抵抗変化メモリ。 - 前記ヒーターとなる抵抗配線の両端を結ぶ方向は、ビット線の配線方向と垂直である
ことを特徴とする請求項4記載の相変化メモリ。 - 前記第1の金属配線の両端を結ぶ方向は、ビット線の配線方向と垂直である
ことを特徴とする請求項5記載の相変化メモリ。 - 前記セルトランジスタのゲート側壁にヒーターとなる抵抗素子を形成後、前記カルコゲナイド配線が形成される
ことを特徴とする請求項1または請求項6記載の相変化メモリ。 - 前記カルコゲナイド配線が、前記セルトランジスタのゲート上に形成され、その後、前記セルトランジスタのゲート側壁にヒーターとなる抵抗素子を形成されることを特徴とする請求項1記載または請求項6記載の相変化メモリ。
- 前記カルコゲナイド配線の抵抗が2のN乗(Nは1以上の自然数)の種類で記憶され、Nビットが1個の前記カルコゲナイド配線に記憶される
ことを特徴とする請求項1、請求項8または請求項9いずれか一項の記載の相変化メモリ。 - 読み出し動作時、選択したメモリセルストリングの選択したセルに接続されるワード線をLOW、選択したメモリセルストリングの選択したセルに接続されるワード線をHIGH、選択したメモリセルストリングのブロック選択線をHIGHとし、ソース線とビット線間に電位差を付け、メモリセルに流れる電流の違いにより、セルデータを読み出す
ことを特徴とする請求項1または請求項2記載の相変化メモリ。 - 書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をLOW、選択したメモリセルストリングの選択したセルに接続されるワード線をHIGH、選択したメモリセルストリングのブロック選択線をHIGHとし、ソース線とビット線間に流れる電流量と、電流を流す時間に違いをつけて、選択したメモリセルのカルコゲナイド配線のアモルファス状態、結晶状態への遷移を実現する
ことを特徴とする請求項1または請求項2記載の相変化メモリ。 - 読み出し動作時、選択したメモリセルストリングの選択したセルに接続されるワード線をLOW、選択したメモリセルストリングの選択したセルに接続されるワード線をHIGH、選択したメモリセルストリングのブロック選択線をHIGHとし、ソース線とビット線間に電位差を付け、メモリセルに流れる電流の違いにより、セルデータを読み出す
ことを特徴とする請求項3または請求項7記載の抵抗変化メモリ。 - 書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をLOW、選択したメモリセルストリングの選択したセルに接続されるワード線をHIGH、選択したメモリセルストリングのブロック選択線をHIGHとし、ソース線とビット線間に流れる電流量に違いをつけて、選択したメモリセルの抵抗変化材料の低抵抗、高抵抗への遷移を実現する
ことを特徴とする請求項3、または請求項7記載の抵抗変化メモリ。 - 書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をLOW、選択したメモリセルストリングの選択したセルに接続されるワード線をHIGH、選択したメモリセルストリングのブロック選択線をHIGHとし、ソース線とビット線間に流れる電流の流れる極性を変えて、選択したメモリセルの抵抗変化材料の低抵抗、高抵抗への遷移を実現する
ことを特徴とする請求項3、または請求項7記載の抵抗変化メモリ。 - 前記カルコゲナイド材料は、Ge、Sb、Te少なくとも2つの原子を含む材料である
ことを特徴とする請求項1、請求項2、または請求項6いずれか一項記載の相変化メモリ。 - 前記抵抗変化材料は、NiO、WOx、HfO2、ZnO2、TiON、PrCaMnO3、Ag−GeSe、Cu−GeSe、TaOx、FeO、GeO、STO、CuSiOのいずれかを含む材料である
ことを特徴とする請求項3、または請求項7記載の抵抗変化メモリ。 - 前記カルコゲナイド材料の成膜厚みは3nm未満である
ことを特徴とする請求項1、または請求項2記載の相変化メモリ。 - 前記セルトランジスタは、Siウエハーに対して水平と垂直方向にチャネルを形成する
ことを特徴とする請求項1、または請求項2記載の相変化メモリ。 - 前記第1の金属配線と前記第2の金属配線とは、同一の材料である
ことを特徴とする請求項3記載の抵抗変化メモリ。
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