JP2022061591A - 記憶装置 - Google Patents

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Abstract

【課題】処理能力を向上できる記憶装置を提供する。【解決手段】一実施形態の記憶装置は、基板２０に直交する第１方向に積層され、少なくとも３個の抵抗状態ＲＳを持つ記憶素子ＭＲ及び記憶素子ＭＲと並列に接続されたセレクタＳＷをそれぞれ含む複数のメモリセルＭＣと、複数のメモリセルＭＣと電気的に接続され、第１方向と交差する第２方向に延伸するビット線ＢＬと、ビット線ＢＬの電圧と複数の参照電圧とを比較して、メモリセルＭＣが保持するデータをセンスするセンスアンプＳＡとを備える。【選択図】図９

Description

実施形態は、記憶装置に関する。
半導体基板上に、ＲｅＲＡＭ（Resistive Random Access Memory）素子、合金型ＰＣＭ（Phase Change Memory）素子、ｉＰＣＭ（Interfacial Phase Change Memory）素子、及びＣＢＲＡＭ（Conduction Bridge RAM）素子等の抵抗変化型記憶素子が集積化された記憶装置（半導体集積回路装置）が提案されている。
米国特許第５８９４４４７号明細書 米国特許第９０２５３６９号明細書 米国特許第９９６６１３６号明細書
‘Scalable 3-D vertical chain-cell-type phase-change memory with 4F2 poly-Si diodes" M. Kinoshita, et.al. HITACHI Sympo. On VLSI Tech.2012 p35-36
処理能力を向上できる記憶装置を提供する。
実施形態に係る記憶装置は、基板に直交する第１方向に積層され、少なくとも３個の抵抗状態を持つ記憶素子及び記憶素子と並列に接続されたセレクタをそれぞれ含む複数のメモリセルと、複数のメモリセルと電気的に接続され、第１方向と交差する第２方向に延伸するビット線と、ビット線の電圧と複数の参照電圧とを比較して、メモリセルが保持するデータをセンスするセンスアンプとを備える。
図１は、第１実施形態に係るメモリチップを含むメモリシステムの全体構成を示すブロック図である。 図２は、第１実施形態に係るメモリチップが備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係るメモリチップが備えるメモリセル内のセレクタがオン状態である場合におけるメモリセル内を流れる電流の経路を示す回路図である。 図４は、第１実施形態に係るメモリチップが備えるメモリセル内のセレクタがオフ状態である場合におけるメモリセル内を流れる電流の経路を示す回路図である。 図５は、第１実施形態に係るメモリチップが備えるメモリセルアレイの断面図である。 図６は、図５のＡ－Ａ線に沿った断面図である。 図７は、図５のＢ－Ｂ線に沿った断面図である。 図８は、第１実施形態に係るメモリチップが備えるセンスアンプの構成を示すブロック図である。 図９は、第１実施形態に係るメモリチップが備えるセンスアンプ内のセンスアンプモジュールの構成を示すブロック図である。 図１０は、第１実施形態に係るメモリチップが備えるメモリセルアレイ内の１つのメモリセルストリングの回路図である。 図１１は、第１実施形態に係るメモリチップが備えるメモリセルアレイ内の１つのメモリセルストリングの断面図である。 図１２は、第１実施形態に係るメモリチップのセンス動作における、各種信号のタイミングチャートである。 図１３は、第１実施形態に係るメモリチップにおける、選択ビット線への読み出し電圧印加後の、ビット線の電圧と時間との関係を示す図である。 図１４は、第１実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作を示すフローチャートである。 図１５は、第１実施形態の変形例に係るメモリチップが備えるメモリセルアレイの回路図である。 図１６は、第１実施形態の変形例に係るメモリチップが備えるメモリセルアレイの断面図である。 図１７は、第１実施形態の変形例に係るメモリチップが備えるメモリセルアレイ内の１つのメモリセルストリングの回路図である。 図１８は、第１実施形態の変形例に係るメモリチップのセンス動作における、各種信号のタイミングチャートである。 図１９は、第２実施形態に係るメモリチップが備えるセンスアンプ内のセンスアンプモジュールの構成を示すブロック図である。 図２０は、第２実施形態に係るメモリチップにおける、選択ビット線への読み出し電圧印加後の、ビット線の電圧と時間との関係を示す図である。 図２１は、第２実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作を示すフローチャートである。 図２２は、第３実施形態に係るメモリチップが備えるセンスアンプ内のセンスアンプモジュールの構成を示すブロック図である。 図２３は、第３実施形態に係るメモリチップにおける、選択ビット線への読み出し電圧印加後の、ビット線の電圧と時間との関係を示す図である。 図２４は、第３実施形態に係るメモリチップが備えるセンスアンプモジュール内のオペアンプのセンス動作を示すフローチャートである。 図２５は、第３実施形態に係るメモリチップが備えるセンスアンプモジュール内のオペアンプのセンス動作を示すフローチャートである。 図２６は、第３実施形態に係るメモリチップが備えるセンスアンプモジュール内の論理演算回路の演算動作を示すフローチャートである。 図２７は、第３実施形態に係るメモリチップにおける、記憶素子の抵抗状態と、２個のオペアンプのセンス結果との関係を示す図である。 図２８は、第４実施形態に係るメモリチップが備えるセンスアンプ内のセンスアンプモジュールの構成を示すブロック図である。 図２９は、第４実施形態に係るメモリチップにおける、選択ビット線への読み出し電圧印加後の、ビット線の電圧と時間との関係を示す図である。 図３０は、第４実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作を示すフローチャートである。 図３１は、第４実施形態に係るメモリチップにおける、記憶素子の抵抗状態と、抵抗状態を特定可能なオペアンプのセンス結果との関係を示す図である。 図３２は、第５実施形態に係るメモリチップが備えるセンスアンプ内のセンスアンプモジュールの構成を示す回路図である。 図３３は、第５実施形態に係るメモリチップが備えるセンスアンプモジュール内のイコライザの構成を示す回路図である。 図３４は、第５実施形態に係るメモリチップが備えるセンスアンプモジュール内のオペアンプの構成を示す回路図である。 図３５は、第５実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作における、各種信号のタイミングチャートである。 図３６は、第５実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作を示すフローチャートである。 図３７は、第６実施形態に係るメモリチップが備えるセンスアンプモジュール内のオペアンプの構成を示す回路図である。 図３８は、第６実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作における、各種信号のタイミングチャートである。 図３９は、第７実施形態に係るメモリチップが備えるセンスアンプ内のセンスアンプモジュールの構成を示す回路図である。 図４０は、第７実施形態に係るメモリチップが備えるセンスアンプモジュール内のフリップ・フロップ回路の構成を示す回路図である。 図４１は、第７実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作における、各種信号のタイミングチャートである。 図４２は、第７実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作を示すフローチャートである。 図４３は、第８実施形態に係るメモリチップが備えるセンスアンプ内のセンスアンプモジュールの構成を示す回路図である。 図４４は、第８実施形態に係るメモリチップが備えるセンスアンプモジュール内のゲート電圧生成回路の構成を示す回路図である。 図４５は、第８実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作における、各種信号のタイミングチャートである。 図４６は、第８実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作を示すフローチャートである。 図４７は、第８実施形態に係るメモリチップにおける、選択ビット線への読み出し電圧印加後の、記憶素子の抵抗状態と、クロック数と、フリップ・フロップ回路の出力電圧との関係を示す図である。 図４８は、第９実施形態に係るメモリチップが備えるセンスアンプ内のセンスアンプモジュールの構成を示す回路図である。 図４９は、第９実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作における、各種信号のタイミングチャートである。 図５０は、第１０実施形態に係るメモリチップが備えるセンスアンプ内のセンスアンプモジュールの構成を示すブロック図である。 図５１は、第１０実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作における、各種信号のタイミングチャートである。 図５２は、第１０実施形態に係るメモリチップが備えるセンスアンプモジュール内のオペアンプのセンス動作を示すフローチャートである。 図５３は、第１０実施形態に係るメモリチップが備えるセンスアンプモジュール内のオペアンプのセンス動作を示すフローチャートである。 図５４は、第１０実施形態に係るメモリチップが備えるセンスアンプモジュールのセンス動作における、各種信号のタイミングチャートである。 図５５は、第１０実施形態に係るメモリチップが備えるセンスアンプモジュール内のオペアンプのセンス動作を示すフローチャートである。 図５６は、第１０実施形態に係るメモリチップが備えるセンスアンプモジュール内のオペアンプのセンス動作を示すフローチャートである。 図５７は、第１０実施形態に係るメモリチップが備えるセンスアンプモジュール内の論理演算回路の演算動作を示すフローチャートである。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
＜１＞第１実施形態
第１実施形態に係るメモリチップについて説明する。以下では、記憶装置として、メモリシステムに含まれるメモリチップを例に挙げて説明する。
＜１－１＞構成
＜１－１－１＞メモリシステムの全体構成
まず、本実施形態に係るメモリチップを含むメモリシステムの全体構成について、図１を用いて説明する。図１は、本実施形態に係るメモリチップを含むメモリシステムの全体構成を示すブロック図である。
図１に示すように、メモリシステム１は、メモリチップ１００及びコントローラ２００を含む。メモリチップ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
メモリチップ１００は、複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、メモリバスによってメモリチップ１００に接続され、メモリチップ１００を制御する。メモリバスは、メモリインターフェースに従った信号の送受信を行う。また、コントローラ２００は、ホストバスによってホスト３００に接続され、ホスト３００から受信したホストコマンドに応答して、メモリチップ１００にアクセスする。ホスト３００は、例えばデジタルカメラやパーソナルコンピュータ等である。ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。
＜１－１－２＞コントローラ２００の構成
引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。
図１に示すように、コントローラ２００は、ホストインターフェース回路（ホストＩ／Ｆ）２１０、内蔵メモリ（ＲＡＭ：Random Access Memory）２２０、プロセッサ（ＣＰＵ：Central Processing Unit）２３０、バッファメモリ２４０、メモリインターフェース回路（メモリＩ／Ｆ）２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を含む。
ホストインターフェース回路２１０は、ホストバスを介してホスト３００と接続され、ホスト３００から受信したホストコマンド及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。また、ホストインターフェース回路２１０は、プロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト３００に転送する。
内蔵メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。内蔵メモリ２２０は、例えばメモリチップ１００を管理するためのファームウェアや各種の管理テーブル等を保持する。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えば、プロセッサ２３０は、ホスト３００から読み出しに関するホストコマンドを受信した際には、それに応答して、メモリインターフェース回路２５０にメモリチップ１００へ読み出しコマンド（メモリコマンド）を発行させる。プロセッサ２３０は、ホスト３００から書き込みに関するホストコマンドを受信した際も、同様の動作を行う。また、プロセッサ２３０は、メモリチップ１００を管理するための様々な処理（ウェアレベリング等）を実行する。
バッファメモリ２４０は、メモリチップ１００への書き込みデータやメモリチップ１００からの読み出しデータを一時的に保持する。
メモリインターフェース回路２５０は、メモリバスを介してメモリチップ１００と接続され、メモリチップ１００との通信を司る。より具体的には、メモリインターフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をメモリチップ１００へ送信し、またメモリチップ１００から種々の信号を受信する。
ＥＣＣ回路２６０は、メモリチップ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。より具体的には、ＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
＜１－１－３＞メモリチップ１００の構成
次に、図１を用いて、メモリチップ１００の構成の詳細について説明する。
図１に示すように、メモリチップ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、データレジスタ１５０、アドレスレジスタ１６０、コマンドレジスタ１７０、及びシーケンサ１８０を含む。
メモリセルアレイ１１０は、ロウ（ワード線）及びカラム（ビット線）に対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを含んでいる。図１では、一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。メモリセルアレイ１１０は、コントローラ２００から与えられたデータをメモリセルに記憶する。
ロウデコーダ１２０は、アドレスレジスタ１６０内のブロックアドレスＢＡに基づいて、ブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線を選択する。
ドライバ回路１３０は、アドレスレジスタ１６０内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。ドライバ回路１３０は、例えばソース線ドライバ等も含む。
センスアンプ１４０は、ビット線ＢＬ毎に設けられるセンスアンプモジュールＳＡを含む。センスアンプ１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、センスアンプ１４０は、その演算されたデータＤＡＴをデータレジスタ１５０に送信する。また、センスアンプ１４０は、データの書き込み時には、データレジスタ１５０から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
データレジスタ１５０は、１個以上のラッチ回路を備える。ラッチ回路は、読み出しデータまたは書き込みデータを保持可能である。例えば、データレジスタ１５０は、読み出し時には、センスアンプ１４０から受信したデータＤＡＴを一時的に保持し、コントローラ２００に出力する。データレジスタ１５０は、書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを一時的に保持し、センスアンプ１４０に送信する。
アドレスレジスタ１６０は、コントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、前述のブロックアドレスＢＡ及びページアドレスＰＡが含まれる。
コマンドレジスタ１７０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１８０は、メモリチップ１００全体の動作を制御する。より具体的には、シーケンサ１８０は、コマンドレジスタ１７０に保持されたコマンドＣＭＤに基づき、例えばロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、及びデータレジスタ１５０等を制御し、読み出し動作及び書き込み動作等を実行する。
＜１－１－４＞メモリセルアレイ１１０の回路構成
次に、本実施形態に係るメモリチップ１００が備えるメモリセルアレイ１１０の回路（等価回路）構成について、図２を用いて説明する。図２は、本実施形態に係るメモリチップ１００が備えるメモリセルアレイ１１０の回路構成の一例を、メモリセルアレイ１１０に含まれる複数のブロックＢＬＫのうち１個のブロックＢＬＫを抽出して示している。
図２に示すように、メモリセルアレイ１１０内の各ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵの個数は任意である。また、各ストリングユニットＳＵは、複数のメモリセルストリングＭＳを含む。
各メモリセルストリングＭＳは、例えば１６個のメモリセルＭＣ（ＭＣ０～ＭＣ１５）、及び選択トランジスタＳＴ１を含んでいる。以下、メモリセルＭＣ０～ＭＣ１５のそれぞれを区別しない場合は、単にメモリセルＭＣと表記する。なお、各メモリセルストリングＭＳに含まれるメモリセルＭＣの個数は、８個、３２個、４８個、６４個、９６個、または１２８個等であってもよく、その数は限定されるものではない。また、各メモリセルストリングＭＳに含まれる選択トランジスタＳＴ１の個数は任意であり、少なくとも１個以上あればよい。
メモリセルＭＣは、記憶素子（抵抗変化記憶領域／抵抗変化層／抵抗変化素子）ＭＲ、及びセレクタＳＷを含む。記憶素子ＭＲの一例としては、合金型相転移素子（Ｇｅ２Ｓｂ２Ｔｅ５）が挙げられる。本実施形態の記憶素子ＭＲは、結晶状態が変化することにより、結晶状態に応じた抵抗の状態になる。以下では、記憶素子ＭＲが８個の抵抗状態ＲＳ（ＲＳ０～ＲＳ７）をとる場合を例に挙げて説明する。以下、抵抗状態ＲＳ０～ＲＳ７の抵抗値を、それぞれ抵抗値Ｒ０～Ｒ７（但しＲ０＜Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４＜Ｒ５＜Ｒ６＜Ｒ７）と表記する。なお、記憶素子ＭＲがとる抵抗状態ＲＳの個数は、２個、４個、または１６個等であってもよく、その数は限定されるものではない。例えば、記憶素子ＭＲが２個の抵抗状態ＲＳをとる場合、記憶素子ＭＲが低抵抗状態（ＬＲＳ）にある場合を「セット状態」と称し、高抵抗状態（ＨＲＳ）にある場合を「リセット状態」と称する。また、本実施形態のセレクタＳＷは、半導体層、ゲート絶縁膜、及びゲート電極を含む。メモリセルＭＣにおいて、記憶素子ＭＲ、及びセレクタＳＷは並列に接続されている。
上記８個の抵抗状態の各々には、例えば以下のように３ビットの値が割り当てられる。
状態ＲＳ０：“０００”
状態ＲＳ１：“００１”
状態ＲＳ２：“０１０”
状態ＲＳ３：“０１１”
状態ＲＳ４：“１００”
状態ＲＳ５：“１０１”
状態ＲＳ６：“１１０”
状態ＲＳ７：“１１１”
なお、各抵抗状態への３ビットの値の割り当て方は、上記割り当て方に限定されるものではない。
メモリセルＭＣが非選択である場合、セレクタＳＷはオン状態（導通状態）とされる。図３に示すように、セレクタＳＷがオン状態である場合、セレクタＳＷの半導体層に反転層（チャネル層）ができるため、電流は反転層を流れる。なお、例えば、記憶素子ＭＲの最も低い抵抗状態ＲＳ０における抵抗値Ｒ０は、セレクタＳＷのオン状態における半導体層の抵抗値よりも１０倍（一桁）以上高い。そのため、並列に接続された記憶素子ＭＲには電流が流れない。記憶素子ＭＲにデータが記憶されている。従って、記憶素子ＭＲに電流が流れないということは、メモリセルＭＣは選択されないことを意味する。
一方、メモリセルＭＣが選択である場合、セレクタＳＷはオフ状態（非導通状態）とされる。図４に示すように、セレクタＳＷがオフ状態である場合、セレクタＳＷの半導体層に反転層（チャネル層）ができないため、電流は半導体層を流れない。なお、例えば、記憶素子ＭＲの最も高い抵抗状態ＲＳ７における抵抗値Ｒ７は、セレクタＳＷのオフ状態における半導体層の抵抗値よりも１０倍（一桁）以上低い。そのため、並列に接続された記憶素子ＭＲに電流が流れる。記憶素子ＭＲに電流が流れるということは、メモリセルＭＣは選択されることを意味する。
図２に戻って、メモリセルアレイ１１０の説明を続ける。各メモリセルストリングＭＳに含まれるメモリセルＭＣ０～ＭＣ１５は、選択トランジスタＳＴ１とソース線ＳＬとの間に直列接続される。なお、選択トランジスタＳＴ１と並列に接続された記憶素子ＭＲが設けられてもよい。この場合、選択トランジスタＳＴ１と記憶素子ＭＲとが並列に接続された構成は、メモリセルＭＣと同じ構成であってもよい。同一のブロックＢＬＫに含まれる各メモリセルストリングＭＳのメモリセルＭＣ０の制御ゲート（複数の制御ゲート）は、ワード線ＷＬ０に共通に接続される。同様に、同一のブロックＢＬＫに含まれる各メモリセルストリングＭＳのメモリセルＭＣ１～ＭＣ１５の制御ゲートは、それぞれワード線ＷＬ１～ＷＬ１５に共通に接続される。以下、ワード線ＷＬ０～ＷＬ１５のそれぞれを区別しない場合は、単にワード線ＷＬと表記する。なお、各ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルＭＣの集合をセルユニットＣＵと称する。
本実施形態では、１つのメモリセルＭＣが３ビットデータを保持可能である。この３ビットデータを、下位ビットからそれぞれlowerビット、middleビット、及びupperビットと呼ぶ。そして、セルユニットＣＵ内の各メモリセルＭＣが保持するlowerビットの集合をlowerページと呼び、middleビットの集合をmiddleページと呼び、upperビットの集合をupperページと呼ぶ。つまり、各セルユニットＣＵには３ページが割り当てられる。
各ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２及びＳＵ３においても同様である。以下、セレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）のそれぞれを区別しない場合は、単にセレクトゲート線ＳＧＤと表記する。
セレクトゲート線ＳＧＤ、及びワード線ＷＬの各々は、ロウデコーダ１２０によって独立に制御される。
また、メモリセルアレイ１１０内で同一列にある複数のメモリセルストリングＭＳ内の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬｍ、但しｍは１以上の自然数）に共通に接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵのメモリセルストリングＭＳを共通に接続する。以下、ビット線ＢＬ０～ＢＬｍのそれぞれを区別しない場合は、単にビット線ＢＬと表記する。更に、メモリセルアレイ１１０内にある複数のメモリセルストリングＭＳ内のメモリセルＭＣ１５のソースは、ソース線ＳＬに共通に接続される。
このように、各ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたメモリセルストリングＭＳを複数含む。各ブロックＢＬＫは、ワード線ＷＬを共通にするストリングユニットＳＵを複数含む。メモリセルアレイ１１０は、ビット線ＢＬを共通にするブロックＢＬＫを複数含む。
＜１－１－５＞メモリセルアレイ１１０の構造
次に、本実施形態に係るメモリチップ１００が備えるメモリセルアレイ１１０の構造について、図５を用いて説明する。図５は、本実施形態に係るメモリチップ１００が備えるメモリセルアレイ１１０の断面構造の一例を示している。以下で参照される図面において、Ｘ方向はビット線ＢＬの延伸方向に対応し、Ｙ方向はワード線ＷＬの延伸方向に対応し、Ｚ方向はメモリセルアレイ１１０が形成される半導体基板２０の表面に対する鉛直方向に対応している。なお、以下、各図では、図を見やすくするために絶縁体層（層間絶縁膜）、配線、及びコンタクト等の構成要素が適宜省略されている。
図５に示すように、メモリセルアレイ１１０は、例えば導電体層２１～２４を含んでいる。導電体層２１～２４は、半導体基板２０の上方に設けられる。
より具体的には、半導体基板２０のＺ方向における上方に、図示せぬ絶縁体層を介して導電体層（電圧印加電極）２１が設けられる。半導体基板２０と導電体層２１との間の絶縁体層には、例えばセンスアンプ１４０等の回路が設けられてもよい。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。また、導電体層２１は、ビット線ＢＬから電流を流し込むために、一定の低電圧に設定される。導電体層２１は、例えばシリコン（Ｓｉ）を含む。
導電体層２１のＺ方向における上方に、図示せぬ複数の絶縁体層と、複数の導電体層（電圧印加電極）２２とが交互に積層される。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２２は、例えば半導体基板２０側から順に、それぞれワード線ＷＬ１５～ＷＬ０として使用される。導電体層２２は、例えばタングステン（Ｗ）を含む。
Ｚ方向における最上層の導電体層２２（ＷＬ０）の上方に、図示せぬ絶縁体層を介して複数の導電体層（電圧印加電極）２３が設けられる。導電体層２３は、Ｙ方向に延伸し、Ｘ方向において、後述するセレクトピラーＳＰごとに設けられている。各導電体層２３は、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３として使用される。導電体層２３は、例えばタングステン（Ｗ）を含む。
導電体層２３のＺ方向における上方に、図示せぬ絶縁体層を介して導電体層（電圧印加電極）２４が設けられる。導電体層２４は、例えばＸ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。導電体層２４は、例えば銅（Ｃｕ）を含む。
メモリピラーＭＰは、例えばＺ方向に沿って延伸する円柱形状であり、導電体層２２及び図示せぬ絶縁体層を貫通し、底部が導電体層２１に達している。また、メモリピラーＭＰは、例えばコア部材３０、抵抗変化層３１、半導体層３２、及び絶縁体層３３を含む。
メモリピラーＭＰ上には、導電体層２３及び図示せぬ絶縁体層を貫通し、上部が導電体層２４に達する円柱形状のセレクトピラーＳＰが設けられる。セレクトピラーＳＰは、例えば半導体層３２、及び絶縁体層３３を含む。
なお、メモリピラーＭＰとセレクトピラーＳＰとの境界を含む層は、最上層の導電体層２２と導電体層２３との間の層に含まれる。
コア部材３０は、例えばＺ方向に延伸する円柱形状である。コア部材３０は、例えば窒化シリコン（ＳｉＮ）等の絶縁体を含む。
抵抗変化層３１は、コア部材３０の側面（外周）を覆っている（コア部材３０に接している）。抵抗変化層３１は、例えばＺ方向に延伸し、円筒形状に設けられる。抵抗変化層３１の底部は、導電体層２１に接している。抵抗変化層３１の材質の一例としては、例えば合金型相転移素子（Ｇｅ２Ｓｂ２Ｔｅ５）が挙げられる。
メモリピラーＭＰにおける半導体層３２は、抵抗変化層３１の側面（外周）を覆っている（抵抗変化層３１に接している）。メモリピラーＭＰにおける半導体層３２は、例えばＺ方向に延伸し、円筒形状に設けられる。メモリピラーＭＰにおける半導体層３２の底部は、導電体層２１に接している。
セレクトピラーＳＰにおける半導体層３２は、例えばＺ方向に延伸する円柱形状である。セレクトピラーＳＰの半導体層３２の上部は、導電体層２４に接している。セレクトピラーＳＰの半導体層３２の底部は、メモリピラーＭＰの半導体層３２、抵抗変化層３１、及びコア部材３０に接している。
絶縁体層３３は、半導体層３２の側面（外周）を覆っている（半導体層３２に接している）。絶縁体層３３は、例えばＺ方向に延伸し、円筒形状に設けられる。また、メモリピラーＭＰにおける絶縁体層３３の側面の一部は、導電体層２２に覆われている（導電体層２２に接している）。セレクトピラーＳＰにおける絶縁体層３３の側面の一部は、導電体層２３に覆われている（導電体層２３に接している）。絶縁体層３３は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
選択トランジスタＳＴ１は、導電体層２３、半導体層３２、及び絶縁体層３３を含む。選択トランジスタＳＴ１と並列に接続された記憶素子ＭＲが設けられてもよい。この場合、選択トランジスタＳＴ１と記憶素子ＭＲとが並列に接続された構成は、メモリセルＭＣと同じ構成であってもよい。より具体的には、例えば、図５において、コア部材３０及び抵抗変化層３１の上部が、導電体層２３よりも上方（ビット線ＢＬ側）に位置するように、コア部材３０及び抵抗変化層３１が設けられてもよい。コア部材３０及び抵抗変化層３１の上部は、導電体層２４に接していてもよい。
次に、導電体層２３の断面図について、図６を用いて説明する。図６は、図５のＡ－Ａ線に沿った、Ｚ方向に垂直な断面図である。
図６に示すように、半導体層３２、及び半導体層３２の側面を覆う絶縁体層３３は、導電体層２３を貫通している。導電体層２３は、選択トランジスタＳＴ１のセレクトゲート線ＳＧＤ０～ＳＧＤ３として機能する。絶縁体層３３は、選択トランジスタＳＴ１のゲート絶縁膜として機能する。半導体層３２は、選択トランジスタＳＴ１の半導体層として機能する。選択トランジスタＳＴ１を用いることで、１本のワード線ＷＬ毎にメモリピラーＭＰを選択することができる。より具体的には、選択トランジスタＳＴ１をオン状態にすることで、メモリピラーＭＰの抵抗変化層３１に接する半導体層３２に反転層が形成され、反転層を介して電流を流すことにより、メモリピラーＭＰを選択することができる。
次に、導電体層２２の断面図について、図７を用いて説明する。図７は、図５のＢ－Ｂ線に沿った、Ｚ方向に垂直な断面図である。
図７に示すように、メモリセルＭＣは、板状のワード線ＷＬと、メモリピラーＭＰとの交点に設けられる。より具体的には、図７に示すように、コア部材３０、コア部材３０の側面を覆う抵抗変化層３１、抵抗変化層３１の側面を覆う半導体層３２、及び半導体層３２の側面を覆う絶縁体層３３は、導電体層２２を貫通している。導電体層２２は、メモリセルＭＣのセレクタＳＷのワード線ＷＬとして機能する。絶縁体層３３は、メモリセルＭＣのセレクタＳＷのゲート絶縁膜として機能する。半導体層３２は、メモリセルＭＣのセレクタＳＷの半導体層として機能する。抵抗変化層３１は、メモリセルＭＣの記憶素子ＭＲとして機能する。
＜１－１－６＞センスアンプ１４０の構成
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０の構成の詳細について、図８を用いて説明する。図８は、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０の構成の一例を示すブロック図である。
図８に示すように、センスアンプ１４０は、ビット線ＢＬの本数と同じ個数のセンスアンプモジュールＳＡ（ＳＡ０～ＳＡｍ、但しｍは１以上の自然数）を含む。以下、センスアンプモジュールＳＡ０～ＳＡｍのそれぞれを区別しない場合は、単にセンスアンプモジュールＳＡと表記する。センスアンプモジュールＳＡ０～ＳＡｍは、それぞれビット線ＢＬ０～ＢＬｍに接続される。また、センスアンプモジュールＳＡ０～ＳＡｍは、データレジスタ１５０に接続される。
センスアンプモジュールＳＡは、データの読み出し時には、ビット線ＢＬの電圧をセンスし、センスした結果に基づいて演算を行い、演算されたデータＤＡＴをデータレジスタ１５０に送信する。また、センスアンプモジュールＳＡは、データの書き込み時には、データレジスタ１５０からの書き込みデータＤＡＴを受信し、受信した書き込みデータＤＡＴをビット線ＢＬに送信する。
＜１－１－７＞センスアンプモジュールＳＡの構成
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの構成の詳細について、図９を用いて説明する。図９は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡの構成の一例を示すブロック図である。なお、図９では、データレジスタ１５０からビット線ＢＬに書き込みデータＤＡＴを送信するための機能ブロック及び配線等の構成要素は省略されている。
センスアンプモジュールＳＡは、オペアンプＯＡ０～ＯＡ６、電圧検知回路ＳＣ０～ＳＣ６、ラッチ回路ＬＣ０～ＬＣ６、及び論理演算回路１４１を含む。以下、オペアンプＯＡ０～ＯＡ６のそれぞれを区別しない場合は、単にオペアンプＯＡと表記する。電圧検知回路ＳＣ０～ＳＣ６のそれぞれを区別しない場合は、単に電圧検知回路ＳＣと表記する。ラッチ回路ＬＣ０～ＬＣ６のそれぞれを区別しない場合は、単にラッチ回路ＬＣと表記する。
本実施形態では、１つのメモリセルＭＣが３ビット（８値）データを保持可能である。１回のセンスで８値のデータを判別するために７つの参照電圧が設定されている。よって、センスアンプモジュールＳＡは、７つの参照電圧に対応するため、オペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣをそれぞれ７個ずつ含む。なお、１つのメモリセルＭＣが２ビット（４値）データを保持可能である場合には、センスアンプモジュールＳＡは、オペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣをそれぞれ３個ずつ含む。また、１つのメモリセルＭＣが４ビット（１６値）データを保持可能である場合には、センスアンプモジュールＳＡは、オペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣをそれぞれ１５個ずつ含む。
オペアンプＯＡ０～ＯＡ６は、それぞれビット線ＢＬの電圧ＶＢＬを参照電圧ＶＲＥＦ０～ＶＲＥＦ６（ＶＲＥＦ０＜ＶＲＥＦ１＜ＶＲＥＦ２＜ＶＲＥＦ３＜ＶＲＥＦ４＜ＶＲＥＦ５＜ＶＲＥＦ６）と比較し、それぞれ比較結果をＶＯＵＴ０～ＶＯＵＴ６として出力する。より具体的には、電圧ＶＢＬが参照電圧以上の場合、オペアンプＯＡ０～ＯＡ６は、Ｈレベルの電圧をＶＯＵＴ０～ＶＯＵＴ６として出力する。電圧ＶＢＬが参照電圧未満の場合、オペアンプＯＡ０～ＯＡ６は、Ｌレベルの電圧をＶＯＵＴ０～ＶＯＵＴ６として出力する。なお、本明細書では、オペアンプＯＡに印加される参照電圧以上の電圧をＨｉｇｈレベル（Ｈレベル）の電圧、オペアンプＯＡに印加される参照電圧未満の電圧をＬｏｗレベル（Ｌレベル）の電圧と定義する。
電圧検知回路ＳＣ０～ＳＣ６は、それぞれオペアンプＯＡ０～ＯＡ６から供給された電圧ＶＯＵＴ０～ＶＯＵＴ６がＬレベルかどうかを検知し、それぞれ検知結果をラッチ回路ＬＣ０～ＬＣ６に送信する。より具体的には、電圧ＶＯＵＴ０～ＶＯＵＴ６がＨレベルである場合、電圧検知回路ＳＣ０～ＳＣ６は、それぞれＨレベルの信号をラッチ回路ＬＣ０～ＬＣ６に送信する。電圧ＶＯＵＴ０～ＶＯＵＴ６がＬレベルである場合、電圧検知回路ＳＣ０～ＳＣ６は、それぞれＬレベルの信号をラッチ回路ＬＣ０～ＬＣ６に送信する。
ラッチ回路ＬＣ０～ＬＣ６は、それぞれ電圧検知回路ＳＣ０～ＳＣ６から受信した信号を保持する。
論理演算回路１４１は、ラッチ回路ＬＣ０～ＬＣ６の値（Ｈレベル／Ｌレベル）を用いて論理演算を行い、演算結果をデータレジスタ１５０に送信する。
＜１－２＞動作
＜１－２－１＞読み出し動作の概要
次に、本実施形態に係るメモリチップ１００の読み出し動作の概要について説明する。本実施形態に係るメモリチップ１００の読み出し動作は、ビット線ＢＬとソース線ＳＬとの間に電流を流し、読み出し対象のメモリセルＭＣを選択した後、ビット線ＢＬの電圧をセンスすることによって行う。
まず、読み出し対象のメモリセルＭＣを選択する方法について、図１０及び図１１を用いて概略的に説明する。図１０は、本実施形態に係るメモリチップ１００が備えるメモリセルアレイ１１０内の１つのメモリセルストリングＭＳの回路図である。図１１は、本実施形態に係るメモリチップ１００が備えるメモリセルアレイ１１０内の１つのメモリセルストリングＭＳの断面図である。以下では、読み出し動作時にメモリセルＭＣ２を選択する場合を例に挙げて説明する。
図１０に示すように、シーケンサ１８０は、選択トランジスタＳＴ１をオン状態にする。そして、シーケンサ１８０は、読み出し対象のメモリセルＭＣ２（以下、「選択メモリセル」と表記する）のセレクタＳＷをオフ状態にする。更に、シーケンサ１８０は、非選択メモリセルＭＣ０、ＭＣ１、及びＭＣ３～ＭＣ１５のセレクタＳＷをオン状態にする。これにより、選択トランジスタＳＴ１、非選択メモリセルＭＣ０及びＭＣ１のセレクタＳＷ、選択メモリセルＭＣ２の記憶素子ＭＲ、及び非選択メモリセルＭＣ３～ＭＣ１５のセレクタＳＷを介して、ビット線ＢＬからソース線ＳＬに電流が流れる。
図１１に示すように、シーケンサ１８０は、選択メモリセルＭＣ２が属するメモリピラーＭＰに接する選択トランジスタＳＴ１のセレクトゲート線ＳＧＤにＨレベルの電圧（所定の電圧（正の電圧））を印加する。これにより、選択トランジスタＳＴ１の半導体層３２に反転層が形成され、選択トランジスタＳＴ１は、電流が流れることができる状態となる（オン状態）。これにより、ビット線ＢＬと、選択トランジスタＳＴ１と、選択トランジスタＳＴ１に接するメモリピラーＭＰの半導体層３２と、が導通される。更に、シーケンサ１８０は、選択メモリセルＭＣ２に対応するワード線ＷＬ２には、半導体層３２に反転層が形成されないように、Ｌレベルの電圧（例えば０［Ｖ］）を印加する。シーケンサ１８０は、非選択メモリセルＭＣ０、ＭＣ１、及びＭＣ３～ＭＣ１５に対応するワード線ＷＬ０、ＷＬ１、及びＷＬ３～ＷＬ１５には、半導体層３２に反転層が形成されるように、Ｈレベルの電圧を印加する。これにより、ビット線ＢＬとソース線ＳＬとの間を流れる電流パスは、選択メモリセルＭＣ２においては、記憶素子ＭＲを流れ、非選択のメモリセルＭＣ０、ＭＣ１、及びＭＣ３～ＭＣ１５においては、セレクタＳＷの半導体層３２を流れる。図１１に示すように、メモリピラーＭＰの中心部分には絶縁体層であるコア部材３０が設けられているので、選択メモリセルＭＣ２において、電流はコア部材３０を取り囲む抵抗変化層３１を流れる。このようにすることで、読み出し動作時にメモリセルＭＣ２の記憶素子ＭＲを選択することができる。
＜１－２－２＞センス動作
次に、ビット線ＢＬの電圧をセンスする方法について、図１２を用いて説明する。図１２は、本実施形態に係るメモリチップ１００のセンス動作における、各種信号のタイミングチャートである。
図１２に示すように、時刻Ｔ０において、シーケンサ１８０は、セレクトゲート線ＳＧＤの電圧、ビット線ＢＬの電圧、及びソース線ＳＬの電圧をＬレベルに維持し、非選択ワード線ＷＬの電圧をＨレベル（ＶＭＯＮ）に維持し、選択ワード線ＷＬの電圧をＨレベル（ＶＭＯＮ）からＬレベル（ＶＳＳ）に立ち下げる。ＶＳＳは、メモリセルＭＣのセレクタＳＷ、または選択トランジスタＳＴ１をオフ状態にする電圧である。換言すると、ＶＳＳは、ビット線ＢＬの電圧の伝送をストップできる電圧である。ＶＭＯＮは、メモリセルＭＣのセレクタＳＷ、または選択トランジスタＳＴ１の半導体層にチャネルを形成できる（強反転する）電圧である。ＶＳＳは、例えば０［Ｖ］であり、ＶＭＯＮは、例えば２［Ｖ］である。
時刻Ｔ１～時刻Ｔ４の期間、シーケンサ１８０は、選択ワード線ＷＬの電圧をＬレベルとする。これにより、時刻Ｔ１～時刻Ｔ４の期間においては、選択されたメモリセルストリングＭＳ内のメモリセルＭＣのうち、非選択メモリセルＭＣのセレクタＳＷがオン状態となり、選択メモリセルＭＣのセレクタＳＷがオフ状態となる。時刻Ｔ１において、シーケンサ１８０は、セレクトゲート線ＳＧＤの電圧をＬレベルからＨレベルに立ち上げ、選択ビット線ＢＬの電圧をＬレベルからＨレベル（読み出し電圧Ｖｒｅａｄ）に立ち上げる。Ｖｒｅａｄは、例えば０．３［Ｖ］である。
時刻Ｔ２～時刻Ｔ３の期間、シーケンサ１８０は、セレクトゲート線ＳＧＤの電圧をＨレベルとする。これにより、選択トランジスタＳＴ１はオン状態となり、ビット線ＢＬとメモリセルストリングＭＳとが電気的に接続される。
時刻Ｔ２において、シーケンサ１８０は、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄを印加した後に、センスアンプ１４０と選択ビット線ＢＬとを電気的に非接続状態にする。これにより、時刻Ｔ２～時刻Ｔ３の期間に、選択ビット線ＢＬの電圧は、選択したメモリセルＭＣの記憶素子ＭＲの抵抗状態に応じて立ち下がる（減衰する）。選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加されて一定時間経過した後、シーケンサ１８０は、センスアンプ１４０内のオペアンプＯＡと選択ビット線ＢＬと電気的に接続し、センスアンプ１４０は、センス動作として、選択ビット線ＢＬの電圧をセンスする。そして、センスアンプ１４０は、センス結果をデータレジスタ１５０に送信する。
時刻Ｔ３において、シーケンサ１８０は、セレクトゲート線ＳＧＤの電圧をＨレベルからＬレベルに立ち下げる。これにより、選択トランジスタＳＴ１はオフ状態となる。時刻Ｔ４以降の期間、シーケンサ１８０は、セレクトゲート線ＳＧＤの電圧をＬレベルとする。
時刻Ｔ４において、シーケンサ１８０は、選択ワード線ＷＬの電圧をＬレベル（ＶＳＳ）からＨレベル（ＶＭＯＮ）に立ち上げ、選択ビット線ＢＬの電圧をＬレベルにする。
時刻Ｔ５以降の期間、シーケンサ１８０は、選択ワード線ＷＬの電圧をＨレベル（ＶＭＯＮ）とする。これにより、全てのメモリセルＭＣのセレクタＳＷがオン状態となる。時刻Ｔ５以降の期間、シーケンサ１８０は、選択ビット線ＢＬの電圧をＬレベルとする。
＜１－２－３＞センスアンプモジュールＳＡの動作
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの動作について、図１３及び図１４を用いて説明する。
図１３は、本実施形態に係るメモリチップ１００における、選択ビット線ＢＬへの読み出し電圧Ｖｒｅａｄ印加後の、選択ビット線ＢＬの電圧と時間との関係の一例を示す図である。図１３において、縦軸はビット線ＢＬの電圧ＶＢＬを示し、横軸はビット線ＢＬに電圧Ｖｒｅａｄが印加されてからの経過時間を示している。横軸の時刻Ｔ２～時刻Ｔ３は、図１２における時刻Ｔ２～時刻Ｔ３に対応している。
図１３に示すように、時刻Ｔ２において、シーケンサ１８０は、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄを印加した後に、センスアンプ１４０と選択ビット線ＢＬとを電気的に非接続状態にする。これにより、ビット線ＢＬの電圧は、抵抗状態ＲＳ０～ＲＳ７に応じて減衰する。以下、抵抗状態ＲＳ０～ＲＳ７に対応するビット線ＢＬの電圧を、それぞれ電圧ＶＢＬ（ＲＳ０）～ＶＢＬ（ＲＳ７）と表記する。上述のように、抵抗状態ＲＳ０～ＲＳ７は、抵抗状態ＲＳ０が最も低い抵抗状態であり、抵抗状態ＲＳ７が最も高い抵抗状態である。このため、抵抗状態ＲＳ０の場合にビット線ＢＬの電圧が減衰するスピードが最も速く、抵抗状態ＲＳ７の場合にビット線ＢＬの電圧が減衰するスピードが最も遅くなる。よって、時刻Ｔ２以降、同じ時刻における電圧ＶＢＬ（ＲＳ０）～ＶＢＬ（ＲＳ７）の大小関係は、ＶＢＬ（ＲＳ０）＜ＶＢＬ（ＲＳ１）＜ＶＢＬ（ＲＳ２）＜ＶＢＬ（ＲＳ３）＜ＶＢＬ（ＲＳ４）＜ＶＢＬ（ＲＳ５）＜ＶＢＬ（ＲＳ６）＜ＶＢＬ（ＲＳ７）＜Ｖｒｅａｄとなる。センスアンプモジュールＳＡ内のオペアンプＯＡ０～ＯＡ６は、例えば時刻Ｔｓにおいて、減衰した電圧をセンスする。
参照電圧ＶＲＥＦ０～ＶＲＥＦ６、及び時刻Ｔｓは、例えばセンスアンプ１４０が抵抗状態ＲＳ０～ＲＳ７を判別可能な（誤認識しない）電圧差と時間の十分なマージンを確保できるように設定される。これらの値は、例えば実測とシミュレーションによって決めることができる。
より具体的には、時刻Ｔｓは、時刻Ｔ２と時刻Ｔ３の間に設定される。
また、参照電圧ＶＲＥＦ０は、時刻Ｔｓにおける、ＶＢＬ（ＲＳ０）とＶＢＬ（ＲＳ１）の間に設定される。参照電圧ＶＲＥＦ１は、時刻Ｔｓにおける、ＶＢＬ（ＲＳ１）とＶＢＬ（ＲＳ２）の間に設定される。参照電圧ＶＲＥＦ２は、時刻Ｔｓにおける、ＶＢＬ（ＲＳ２）とＶＢＬ（ＲＳ３）の間に設定される。参照電圧ＶＲＥＦ３は、時刻Ｔｓにおける、ＶＢＬ（ＲＳ３）とＶＢＬ（ＲＳ４）の間に設定される。参照電圧ＶＲＥＦ４は、時刻Ｔｓにおける、ＶＢＬ（ＲＳ４）とＶＢＬ（ＲＳ５）の間に設定される。参照電圧ＶＲＥＦ５は、時刻Ｔｓにおける、ＶＢＬ（ＲＳ５）とＶＢＬ（ＲＳ６）の間に設定される。参照電圧ＶＲＥＦ６は、時刻Ｔｓにおける、ＶＢＬ（ＲＳ６）とＶＢＬ（ＲＳ７）の間に設定される。参照電圧ＶＲＥＦ０～ＶＲＥＦ６の大小関係は、ＶＳＳ＜ＶＲＥＦ０＜ＶＲＥＦ１＜ＶＲＥＦ２＜ＶＲＥＦ３＜ＶＲＥＦ４＜ＶＲＥＦ５＜ＶＲＥＦ６＜Ｖｒｅａｄである。
図１４は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作の一例を示すフローチャートである。なお、以下、「センスタイミング」とは、オペアンプＯＡがセンスする時刻Ｔｓを意味し、本実施形態ではセンスタイミングは１つである。また、「センス回数」とは、オペアンプＯＡがセンスする回数を意味し、本実施形態ではオペアンプＯＡ０～ＯＡ６のセンス回数の合計は７回である。
図１４に示すように、時刻Ｔ２において、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加された後、シーケンサ１８０は、センスタイミング（時刻Ｔｓ）かどうかを判断する（ステップＳ１０）。時刻Ｔ２～時刻Ｔｓの期間は、例えば０．７５［μｓ］である。時刻Ｔｓである場合（ステップＳ１０、Ｙｅｓ）、オペアンプＯＡ０～ＯＡ６は、ビット線ＢＬの電圧ＶＢＬをそれぞれセンスする（ステップＳ１１）。より具体的には、オペアンプＯＡ０～ＯＡ６は、それぞれ電圧ＶＢＬを参照電圧ＶＲＥＦ０～ＶＲＥＦ６と比較し、それぞれ比較結果をＶＯＵＴ０～ＶＯＵＴ６として出力する。例えば、ＶＲＥＦ０は０．０７［Ｖ］、ＶＲＥＦ１は０．１１［Ｖ］、ＶＲＥＦ２は０．１４５［Ｖ］、ＶＲＥＦ３は０．１８［Ｖ］、ＶＲＥＦ４は０．２１［Ｖ］、ＶＲＥＦ５は０．２４［Ｖ］、ＶＲＥＦ６は０．２６５［Ｖ］である。他方で、時刻Ｔｓではない場合（ステップＳ１０、Ｎｏ）、シーケンサ１８０は、前述のステップＳ１０を実施する。
次に、電圧検知回路ＳＣ０～ＳＣ６は、オペアンプＯＡ０～ＯＡ６からそれぞれ供給された電圧ＶＯＵＴ０～ＶＯＵＴ６がＬレベルかどうかをそれぞれ検知する（ステップＳ１２）。続いて、電圧検知回路ＳＣ０～ＳＣ６は、ラッチ回路ＬＣ０～ＬＣ６に検知結果をそれぞれ送信する（ステップＳ１３）。より具体的には、電圧ＶＯＵＴ０がＬレベルである場合、電圧検知回路ＳＣ０は、ラッチ回路ＬＣ０にＬレベルの信号を送信し、ラッチ回路ＬＣ０は、Ｌレベルの信号を格納する。他方で、電圧ＶＯＵＴ０がＨレベルである場合、電圧検知回路ＳＣ０は、ラッチ回路ＬＣ０にＨレベルの信号を送信し、ラッチ回路ＬＣ０は、Ｈレベルの信号を格納する。電圧ＶＯＵＴ１～ＶＯＵＴ６が「Ｌレベル／Ｈレベル」である場合の電圧検知回路ＳＣ１～ＳＣ６の動作も同様である。
次に、論理演算回路１４１は、ラッチ回路ＬＣ０～ＬＣ６の値を用いて論理演算を行い（ステップＳ１４）、演算結果を出力する（ステップＳ１５）。
より具体的には、例えば、ラッチ回路ＬＣ０～ＬＣ６の値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ０を示す値“０００”をデータレジスタ１５０に送信する。ラッチ回路ＬＣ０の値がＨレベル、ラッチ回路ＬＣ１～ＬＣ６の値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ１を示す値“００１”をデータレジスタ１５０に送信する。ラッチ回路ＬＣ０及びＬＣ１の値がＨレベル、ラッチ回路ＬＣ２～ＬＣ６の値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ２を示す値“０１０”をデータレジスタ１５０に送信する。ラッチ回路ＬＣ０～ＬＣ２の値がＨレベル、ラッチ回路ＬＣ３～ＬＣ６の値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ３を示す値“０１１”をデータレジスタ１５０に送信する。ラッチ回路ＬＣ０～ＬＣ３の値がＨレベル、ラッチ回路ＬＣ４～ＬＣ６の値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ４を示す値“１００”をデータレジスタ１５０に送信する。ラッチ回路ＬＣ０～ＬＣ４の値がＨレベル、ラッチ回路ＬＣ５及びＬＣ６の値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ５を示す値“１０１”をデータレジスタ１５０に送信する。ラッチ回路ＬＣ０～ＬＣ５の値がＨレベル、ラッチ回路ＬＣ６の値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ６を示す値“１１０”をデータレジスタ１５０に送信する。ラッチ回路ＬＣ０～ＬＣ６の値がＨレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ７を示す値“１１１”をデータレジスタ１５０に送信する。
＜１－３＞効果
本実施形態に係るメモリチップ１００は、センスアンプモジュールＳＡ内に、オペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣをそれぞれ複数個含む。各オペアンプＯＡには、異なる参照電圧ＶＲＥＦを印加できる。そして、複数個のオペアンプＯＡがそれぞれ同じセンスタイミングで１回ずつセンスすることにより、選択メモリセルＭＣの記憶素子ＭＲの抵抗状態（ＲＳ０～ＲＳ７のいずれか）を判別することができる。
本実施形態に係る構成であれば、複数の参照電圧に対応する複数個のオペアンプＯＡを用いてデータをセンスできるため、記憶装置の処理能力を向上できる。
＜１－４＞変形例
第１実施形態の変形例に係るメモリチップ１００について、図１５～図１８を用いて説明する。本変形例に係るメモリチップ１００は、メモリセルアレイ１１０内の各メモリセルストリングＭＳが、記憶素子ＭＲが並列に接続された選択トランジスタＳＴ２を含む点で第１実施形態と異なる。
＜１－４－１＞メモリセルアレイ１１０の回路構成
図１５は、本変形例に係るメモリチップ１００が備えるメモリセルアレイ１１０の回路構成の一例を、メモリセルアレイ１１０に含まれる複数のブロックＢＬＫのうち１個のブロックＢＬＫを抽出して示している。
図１５に示すように、図２に示す回路と比較し、各メモリセルストリングＭＳは、例えば１６個のメモリセルＭＣ（ＭＣ０～ＭＣ１５）、及び選択トランジスタＳＴ１に加え、記憶素子ＭＲが並列に接続された選択トランジスタＳＴ２を更に含んでいる。選択トランジスタＳＴ２と記憶素子ＭＲとが並列に接続された構成は、メモリセルＭＣと同じ構成であってもよい。
各メモリセルストリングＭＳに含まれるメモリセルＭＣ０～ＭＣ１５は、選択トランジスタＳＴ１と選択トランジスタＳＴ２（及び選択トランジスタＳＴ２と並列に接続された記憶素子ＭＲ）との間に直列接続される。なお、選択トランジスタＳＴ１と並列に接続された記憶素子ＭＲが設けられてもよい。この場合、選択トランジスタＳＴ１と記憶素子ＭＲとが並列に接続された構成は、メモリセルＭＣと同じ構成であってもよい。
各ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通に接続される。なお、セレクトゲート線ＳＧＳは、ストリングユニットＳＵ毎に設けられてもよい。
また、選択トランジスタＳＴ２のドレインは、各メモリセルストリングＭＳ内のメモリセルＭＣ１５のソースに接続され、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。同様に、選択トランジスタＳＴ２と並列に接続された記憶素子ＭＲの一端は、メモリセルＭＣ１５のソースに接続され、記憶素子ＭＲの他端は、ソース線ＳＬに共通に接続される。
セレクトゲート線ＳＧＤ及びＳＧＳの各々、並びにワード線ＷＬの各々は、ロウデコーダ１２０によって独立に制御される。
＜１－４－２＞メモリセルアレイ１１０の構造
図１６は、本変形例に係るメモリチップ１００が備えるメモリセルアレイ１１０の断面構造の一例を示している。
図１６に示すように、図５に示す構造と比較し、メモリセルアレイ１１０は、例えば導電体層２１～２４に加え、導電体層２５を更に含んでいる。導電体層２５は、ソース線ＳＬとして機能する導電体層２１と最下層の導電体層２２（ＷＬ１５）との間に設けられる。
より具体的には、導電体層２１のＺ方向における上方に、図示せぬ絶縁体層を介して導電体層（電圧印加電極）２５が設けられる。導電体層２５は、例えばＸＹ平面に沿って広がった板状に形成され、セレクトゲート線ＳＧＳとして使用される。導電体層２５は、例えばタングステン（Ｗ）を含む。
導電体層２５のＺ方向における上方に、図示せぬ絶縁体層を介して最下層の導電体層２２（ＷＬ１５）が設けられる。
メモリピラーＭＰは、例えばＺ方向に沿って延伸する円柱形状であり、導電体層２２、図示せぬ絶縁体層、及び導電体層２５を貫通し、底部が導電体層２１に達している。
選択トランジスタＳＴ２は、導電体層２５、コア部材３０、抵抗変化層３１、半導体層３２、及び絶縁体層３３を含む。選択トランジスタＳＴ２をオン状態にすることで、半導体層３２に反転層が形成され、反転層を介して電流を流すことが可能となる。
最下層の導電体層２２（ＷＬ１５）の上方の構造は、図５の構造と同様である。
＜１－４－３＞読み出し動作の概要
次に、本変形例に係るメモリチップ１００の読み出し動作の概要について説明する。本変形例に係るメモリチップ１００の読み出し動作は、第１実施形態と同様に、ビット線ＢＬとソース線ＳＬとの間に電流を流し、読み出し対象のメモリセルＭＣを選択した後、ビット線ＢＬの電圧をセンスすることによって行う。
まず、読み出し対象のメモリセルＭＣを選択する方法について、図１７を用いて概略的に説明する。図１７は、本変形例に係るメモリチップ１００が備えるメモリセルアレイ１１０内の１つのメモリセルストリングＭＳの回路図である。以下では、読み出し動作時にメモリセルＭＣ２を選択する場合を例に挙げて説明する。
図１７に示すように、シーケンサ１８０は、選択トランジスタＳＴ１及びＳＴ２をオン状態にする。そして、シーケンサ１８０は、選択メモリセルＭＣ２のセレクタＳＷをオフ状態にする。更に、シーケンサ１８０は、非選択メモリセルＭＣ０、ＭＣ１、及びＭＣ３～ＭＣ１５のセレクタＳＷをオン状態にする。これにより、選択トランジスタＳＴ１、非選択メモリセルＭＣ０及びＭＣ１のセレクタＳＷ、選択メモリセルＭＣ２の記憶素子ＭＲ、非選択メモリセルＭＣ３～ＭＣ１５のセレクタＳＷ、及び選択トランジスタＳＴ２を介して、ビット線ＢＬからソース線ＳＬに電流が流れる。
＜１－４－４＞センス動作
次に、ビット線ＢＬの電圧をセンスする方法について、図１８を用いて説明する。図１８は、本変形例に係るメモリチップ１００のセンス動作における、各種信号のタイミングチャートである。
図１８に示すように、時刻Ｔ０において、シーケンサ１８０は、セレクトゲート線ＳＧＤ及びＳＧＳの電圧、ビット線ＢＬの電圧、並びにソース線ＳＬの電圧をＬレベルに維持し、非選択ワード線ＷＬの電圧をＨレベル（ＶＭＯＮ）に維持し、選択ワード線ＷＬの電圧をＨレベル（ＶＭＯＮ）からＬレベル（ＶＳＳ）に立ち下げる。
時刻Ｔ１～時刻Ｔ４の期間、シーケンサ１８０は、選択ワード線ＷＬの電圧をＬレベルとする。これにより、時刻Ｔ１～時刻Ｔ４の期間においては、選択されたメモリセルストリングＭＳ内のメモリセルＭＣのうち、非選択メモリセルＭＣのセレクタＳＷがオン状態となり、選択メモリセルＭＣのセレクタＳＷがオフ状態となる。時刻Ｔ１において、シーケンサ１８０は、セレクトゲート線ＳＧＤ及びＳＧＳの電圧をＬレベルからＨレベルに立ち上げ、選択ビット線ＢＬの電圧をＬレベルからＨレベル（読み出し電圧Ｖｒｅａｄ）に立ち上げる。
時刻Ｔ２～時刻Ｔ３の期間、シーケンサ１８０は、セレクトゲート線ＳＧＤ及びＳＧＳの電圧をＨレベルとする。これにより、選択トランジスタＳＴ１及びＳＴ２はオン状態となり、ビット線ＢＬとメモリセルストリングＭＳとが電気的に接続される。
時刻Ｔ２において、シーケンサ１８０は、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄを印加した後に、センスアンプ１４０と選択ビット線ＢＬとを電気的に非接続状態にする。これにより、時刻Ｔ２～時刻Ｔ３の期間に、選択ビット線ＢＬの電圧は、選択したメモリセルＭＣの記憶素子ＭＲの抵抗状態に応じて立ち下がる（減衰する）。選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加されて一定時間経過した後、シーケンサ１８０は、センスアンプ１４０内のオペアンプＯＡと選択ビット線ＢＬと電気的に接続し、センスアンプ１４０は、センス動作として、選択ビット線ＢＬの電圧をセンスする。そして、センスアンプ１４０は、センス結果をデータレジスタ１５０に送信する。
時刻Ｔ３において、シーケンサ１８０は、セレクトゲート線ＳＧＤ及びＳＧＳの電圧をＨレベルからＬレベルに立ち下げる。これにより、選択トランジスタＳＴ１及びＳＴ２はオフ状態となる。時刻Ｔ４以降の期間、シーケンサ１８０は、セレクトゲート線ＳＧＤ及びＳＧＳの電圧をＬレベルとする。
時刻Ｔ４において、シーケンサ１８０は、選択ワード線ＷＬの電圧をＬレベル（ＶＳＳ）からＨレベル（ＶＭＯＮ）に立ち上げ、選択ビット線ＢＬの電圧をＬレベルにする。
時刻Ｔ５以降の期間、シーケンサ１８０は、選択ワード線ＷＬの電圧をＨレベル（ＶＭＯＮ）とする。これにより、全てのメモリセルＭＣのセレクタＳＷがオン状態となる。時刻Ｔ５以降の期間、シーケンサ１８０は、選択ビット線ＢＬの電圧をＬレベルとする。
＜１－４－５＞効果
本変形例に係る構成によれば、第１実施形態と同様に記憶装置の処理能力を向上できる。
＜２＞第２実施形態
第２実施形態に係るメモリチップ１００について説明する。本実施形態に係るメモリチップ１００は、第１実施形態と異なり、センスアンプモジュールＳＡ内に、オペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣをそれぞれ１個ずつ設けたものである。以下では、第１実施形態と異なる点についてのみ説明する。
＜２－１＞センスアンプモジュールＳＡの構成
まず、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの構成の詳細について、図１９を用いて説明する。図１９は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡの構成の一例を示すブロック図である。なお、図１９では、データレジスタ１５０からビット線ＢＬに書き込みデータＤＡＴを送信するための機能ブロック及び配線等の構成要素は省略されている。
センスアンプモジュールＳＡは、オペアンプＯＡ、電圧検知回路ＳＣ、ラッチ回路ＬＣ、及び論理演算回路１４１を含む。なお、オペアンプＯＡ、電圧検知回路ＳＣ、ラッチ回路ＬＣ、及び論理演算回路１４１は、第１実施形態の図９に示すオペアンプＯＡ、電圧検知回路ＳＣ、ラッチ回路ＬＣ、及び論理演算回路１４１と同じである。
＜２－２＞センスアンプモジュールＳＡの動作
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの動作について、図２０及び図２１を用いて説明する。
図２０は、本実施形態に係るメモリチップ１００における、選択ビット線ＢＬへの読み出し電圧Ｖｒｅａｄ印加後の、選択ビット線ＢＬの電圧と時間との関係の一例を示す図である。図２０において、縦軸はビット線ＢＬの電圧ＶＢＬを示し、横軸はビット線ＢＬに電圧Ｖｒｅａｄが印加されてからの経過時間を示している。横軸の時刻Ｔ２～時刻Ｔ３は、第１実施形態の図１２における時刻Ｔ２～時刻Ｔ３に対応している。
本実施形態では、１つのメモリセルＭＣが３ビットデータを保持可能である。１つの参照電圧を用いて８値のデータを判別するために７つのセンスタイミングが設定されている。よって、オペアンプＯＡは１つの参照電圧を用いて最大７回センスを行う。なお、１つのメモリセルＭＣが２ビットデータを保持可能である場合には、３つのセンスタイミングが設定されている。そして、オペアンプＯＡは最大３回センスを行う。また、１つのメモリセルＭＣが４ビットデータを保持可能である場合には、１５個のセンスタイミングが設定されている。そして、オペアンプＯＡは最大１５回センスを行う。
図２１は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作の一例を示すフローチャートである。なお、図２１では、オペアンプＯＡのセンス回数をｉ（ｉは１以上７以下の自然数）と表記している。ｉは、例えばシーケンサ１８０によってインクリメントされる。ｉの上限は、１つのメモリセルＭＣが保持可能なビット数によって異なり、例えば３ビットの場合は７、２ビットの場合は３、４ビットの場合は１５である。
図２０に示すように、オペアンプＯＡは、例えば時刻Ｔｓ０～Ｔｓ６において、減衰した電圧をセンスする。
参照電圧ＶＲＥＦ、及び時刻Ｔｓ０～Ｔｓ６は、第１実施形態と同様に、例えばセンスアンプ１４０が抵抗状態ＲＳ０～ＲＳ７を判別可能な電圧差と時間の十分なマージンを確保できるように設定される。
より具体的には、参照電圧ＶＲＥＦは、電圧ＶＳＳと電圧Ｖｒｅａｄの間に設定される。
また、時刻Ｔｓ０は、ＶＢＬ（ＲＳ０）が参照電圧ＶＲＥＦと等しくなる時刻と、ＶＢＬ（ＲＳ１）が参照電圧ＶＲＥＦと等しくなる時刻との間に設定される。時刻Ｔｓ１は、ＶＢＬ（ＲＳ１）が参照電圧ＶＲＥＦと等しくなる時刻と、ＶＢＬ（ＲＳ２）が参照電圧ＶＲＥＦと等しくなる時刻との間に設定される。時刻Ｔｓ２は、ＶＢＬ（ＲＳ２）が参照電圧ＶＲＥＦと等しくなる時刻と、ＶＢＬ（ＲＳ３）が参照電圧ＶＲＥＦと等しくなる時刻との間に設定される。時刻Ｔｓ３は、ＶＢＬ（ＲＳ３）が参照電圧ＶＲＥＦと等しくなる時刻と、ＶＢＬ（ＲＳ４）が参照電圧ＶＲＥＦと等しくなる時刻との間に設定される。時刻Ｔｓ４は、ＶＢＬ（ＲＳ４）が参照電圧ＶＲＥＦと等しくなる時刻と、ＶＢＬ（ＲＳ５）が参照電圧ＶＲＥＦと等しくなる時刻との間に設定される。時刻Ｔｓ５は、ＶＢＬ（ＲＳ５）が参照電圧ＶＲＥＦと等しくなる時刻と、ＶＢＬ（ＲＳ６）が参照電圧ＶＲＥＦと等しくなる時刻との間に設定される。時刻Ｔｓ６は、ＶＢＬ（ＲＳ６）が参照電圧ＶＲＥＦと等しくなる時刻と、ＶＢＬ（ＲＳ７）が参照電圧ＶＲＥＦと等しくなる時刻との間に設定される。時刻Ｔｓ０～Ｔｓ６の大小関係は、Ｔ２＜Ｔｓ０＜Ｔｓ１＜Ｔｓ２＜Ｔｓ３＜Ｔｓ４＜Ｔｓ５＜Ｔｓ６＜Ｔ３である。
図２１に示すように、時刻Ｔ２において、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加された後、シーケンサ１８０は、ｉ＝１を設定する（ステップＳ２０）。続いて、シーケンサ１８０は、ｉ回目のセンスタイミング（時刻Ｔｓ（ｉ－１））かどうかを判断する（ステップＳ２１）。例えば、時刻Ｔ２～時刻Ｔｓ０の期間は０．６［μｓ］、時刻Ｔ２～時刻Ｔｓ１の期間は０．８［μｓ］、時刻Ｔ２～時刻Ｔｓ２の期間は１．２［μｓ］、時刻Ｔ２～時刻Ｔｓ３の期間は１．６［μｓ］、時刻Ｔ２～時刻Ｔｓ４の期間は２．４［μｓ］、時刻Ｔ２～時刻Ｔｓ５の期間は３．６［μｓ］、時刻Ｔ２～時刻Ｔｓ６の期間は６．５［μｓ］である。時刻Ｔｓ（ｉ－１）である場合（ステップＳ２１、Ｙｅｓ）、オペアンプＯＡは、ビット線ＢＬの電圧ＶＢＬをセンスする（ステップＳ２２）。より具体的には、オペアンプＯＡは、電圧ＶＢＬを参照電圧ＶＲＥＦと比較し、比較結果をＶＯＵＴとして出力する。ＶＲＥＦは、例えば０．１［Ｖ］である。他方で、時刻Ｔｓ（ｉ－１）ではない場合（ステップＳ２１、Ｎｏ）、シーケンサ１８０は、前述のステップＳ２１を実施する。
次に、電圧検知回路ＳＣは、オペアンプＯＡから供給された電圧ＶＯＵＴがＬレベルかどうかを検知する（ステップＳ２３）。続いて、電圧検知回路ＳＣは、ラッチ回路ＬＣに検知結果を送信する（ステップＳ２４）。ステップＳ２３及びＳ２４の詳細は、第１実施形態のステップＳ１２及びＳ１３と同じである。
次に、シーケンサ１８０は、ラッチ回路ＬＣの値がＬレベルかどうかを判断する（ステップＳ２５）。ラッチ回路ＬＣの値がＬレベルである場合（ステップＳ２５、Ｙｅｓ）、論理演算回路１４１は、ラッチ回路ＬＣの値を用いて論理演算を行い（ステップＳ２６）、演算結果を出力する（ステップＳ２７）。
より具体的には、例えば、時刻Ｔｓ０におけるセンスの結果、ラッチ回路ＬＣの値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ０を示す値“０００”をデータレジスタ１５０に送信する。時刻Ｔｓ１におけるセンスの結果、ラッチ回路ＬＣの値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ１を示す値“００１”をデータレジスタ１５０に送信する。時刻Ｔｓ２におけるセンスの結果、ラッチ回路ＬＣの値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ２を示す値“０１０”をデータレジスタ１５０に送信する。時刻Ｔｓ３におけるセンスの結果、ラッチ回路ＬＣの値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ３を示す値“０１１”をデータレジスタ１５０に送信する。時刻Ｔｓ４におけるセンスの結果、ラッチ回路ＬＣの値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ４を示す値“１００”をデータレジスタ１５０に送信する。時刻Ｔｓ５におけるセンスの結果、ラッチ回路ＬＣの値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ５を示す値“１０１”をデータレジスタ１５０に送信する。時刻Ｔｓ６における（最後の）センスの結果、ラッチ回路ＬＣの値がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ６を示す値“１１０”をデータレジスタ１５０に送信する。
他方で、ラッチ回路ＬＣの値がＬレベルではない場合（ステップＳ２５、Ｎｏ）、シーケンサ１８０は、ｉが最後の値（ｉ＝７）かどうかを判断する（ステップＳ２８）。ｉが最後の値である場合（ステップＳ２８、Ｙｅｓ）、論理演算回路１４１は、ラッチ回路ＬＣの値を用いて論理演算を行い（ステップＳ２６）、演算結果を出力する（ステップＳ２７）。より具体的には、例えば、時刻Ｔｓ６におけるセンスの結果、ラッチ回路ＬＣの値がＨレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ７を示す値“１１１”をデータレジスタ１５０に送信する。他方で、ｉが最後の値ではない場合（ステップＳ２８、Ｎｏ）、シーケンサ１８０は、ｉをインクリメントしてｉ＝ｉ＋１とし（ステップＳ２９）、前述のステップＳ２１を実施する。
＜２－３＞効果
本実施形態に係るメモリチップ１００は、センスアンプモジュールＳＡ内に、オペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣをそれぞれ１個ずつ含み、１つのオペアンプＯＡが複数回センスすることにより、１個のオペアンプＯＡで選択メモリセルＭＣの記憶素子ＭＲの抵抗状態（ＲＳ０～ＲＳ７のいずれか）を判別することができる。
本実施形態に係る構成であれば、センスアンプモジュールＳＡに含まれるオペアンプＯＡの個数をセンス回数よりも少なくできる。このため、チップ面積の増加を抑制できる。もちろん、本実施形態に係るセンスアンプモジュールＳＡは、第１実施形態の変形例に係るメモリチップ１００に適用することもできる。
＜３＞第３実施形態
第３実施形態に係るメモリチップ１００について説明する。本実施形態に係るメモリチップ１００は、第１実施形態と異なり、センスアンプモジュールＳＡ内に、オペアンプＯＡ、電圧検知回路ＳＣ、及びレジスタＲＥＧをそれぞれ２個ずつ設けたものである。以下では、第１実施形態及び第２実施形態と異なる点についてのみ説明する。
＜３－１＞センスアンプモジュールＳＡの構成
まず、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの構成の詳細について、図２２を用いて説明する。図２２は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡの構成の一例を示すブロック図である。なお、図２２では、データレジスタ１５０からビット線ＢＬに書き込みデータＤＡＴを送信するための機能ブロック及び配線等の構成要素は省略されている。
センスアンプモジュールＳＡは、オペアンプＯＡ＿Ｌ及びＯＡ＿Ｈ、電圧検知回路ＳＣ＿Ｌ及びＳＣ＿Ｈ、レジスタＲＥＧ＿Ｌ及びＲＥＧ＿Ｈ、並びに論理演算回路１４１を含む。レジスタＲＥＧ＿Ｌは、複数のラッチ回路ＬＣ＿Ｌを含み、レジスタＲＥＧ＿Ｈは、複数のラッチ回路ＬＣ＿Ｈを含む。なお、オペアンプＯＡ＿Ｌ及びＯＡ＿Ｈ、電圧検知回路ＳＣ＿Ｌ及びＳＣ＿Ｈ、ラッチ回路ＬＣ＿Ｌ及びＬＣ＿Ｈ、並びに論理演算回路１４１は、第１実施形態の図９に示すオペアンプＯＡ、電圧検知回路ＳＣ、ラッチ回路ＬＣ、及び論理演算回路１４１と同じである。
＜３－２＞センスアンプモジュールＳＡの動作
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの動作について、図２３～図２６を用いて説明する。
図２３は、本実施形態に係るメモリチップ１００における、選択ビット線ＢＬへの読み出し電圧Ｖｒｅａｄ印加後の、選択ビット線ＢＬの電圧と時間との関係の一例を示す図である。図２３において、縦軸はビット線ＢＬの電圧ＶＢＬを示し、横軸はビット線ＢＬに電圧Ｖｒｅａｄが印加されてからの経過時間を示している。横軸の時刻Ｔ２～時刻Ｔ３は、第１実施形態の図１２における時刻Ｔ２～時刻Ｔ３に対応している。
本実施形態では、１つのメモリセルＭＣが３ビットデータを保持可能である。これに対応する7回のセンスをオペアンプＯＡ＿ＬまたはオペアンプＯＡ＿Ｈのいずれかで行うことができる。換言すれば、センス回数（７回）を、オペアンプＯＡ＿ＬとオペアンプＯＡ＿Ｈとに任意に振り分けることができる。以下では、センス回数を、オペアンプＯＡ＿Ｌに４回、オペアンプＯＡ＿Ｈに３回に振り分ける場合について説明する。この場合、オペアンプＯＡ＿Ｌは４回センスを行い、オペアンプＯＡ＿Ｈは３回センスを行う。レジスタＲＥＧ＿Ｌは、オペアンプＯＡ＿Ｌのセンス回数と同じ数（４個）のラッチ回路ＬＣ＿Ｌ（以下、「ラッチ回路ＬＣ＿Ｌ０～ＬＣ＿Ｌ３」と表記する）を含み、レジスタＲＥＧ＿Ｈは、オペアンプＯＡ＿Ｈのセンス回数と同じ数（３個）のラッチ回路ＬＣ＿Ｈ（以下、「ラッチ回路ＬＣ＿Ｈ０～ＬＣ＿Ｈ２」と表記する）を含む。なお、センス回数の振り分けは、オペアンプＯＡ＿Ｌに４回、オペアンプＯＡ＿Ｈに３回に振り分ける場合に限定されるものではない。１つのメモリセルＭＣが２ビットデータを保持可能である場合には、センス回数（３回）を、オペアンプＯＡ＿ＬとオペアンプＯＡ＿Ｈとに任意に振り分けることができる。また、１つのメモリセルＭＣが４ビットデータを保持可能である場合には、センス回数（１５回）を、オペアンプＯＡ＿ＬとオペアンプＯＡ＿Ｈとに任意に振り分けることができる。
図２３に示すように、オペアンプＯＡ＿Ｌは、例えば時刻ＴｓＬ０～ＴｓＬ３において、参照電圧ＶＲＥＦ＿Ｌを用いて、抵抗値Ｒの比較的低い（ＶｒｅａｄからのＶＢＬの減衰が比較的多い）４つの抵抗状態ＲＳ０～ＲＳ３をセンスする。オペアンプＯＡ＿Ｈは、例えば時刻ＴｓＨ０～ＴｓＨ２において、参照電圧ＶＲＥＦ＿Ｈを用いて、抵抗値Ｒの比較的高い（ＶｒｅａｄからのＶＢＬの減衰が比較的少ない）４つの抵抗状態ＲＳ４～ＲＳ７をセンスする。
参照電圧ＶＲＥＦ＿Ｌ及びＶＲＥＦ＿Ｈ、並びに時刻ＴｓＬ０～ＴｓＬ３、及び時刻ＴｓＨ０～ＴｓＨ２は、第１実施形態と同様に、例えばセンスアンプ１４０が抵抗状態ＲＳ０～ＲＳ７を判別可能な電圧差と時間の十分なマージンを確保できるように設定される。
より具体的には、参照電圧ＶＲＥＦ＿Ｌ及びＶＲＥＦ＿Ｈは、電圧ＶＳＳと電圧Ｖｒｅａｄの間に設定される。参照電圧ＶＲＥＦ＿Ｌ及びＶＲＥＦ＿Ｈの大小関係は、ＶＳＳ＜ＶＲＥＦ＿Ｌ＜ＶＲＥＦ＿Ｈ＜Ｖｒｅａｄである。
時刻ＴｓＬ０は、ＶＢＬ（ＲＳ０）が参照電圧ＶＲＥＦ＿Ｌと等しくなる時刻と、ＶＢＬ（ＲＳ１）が参照電圧ＶＲＥＦ＿Ｌと等しくなる時刻との間に設定される。時刻ＴｓＬ１は、ＶＢＬ（ＲＳ１）が参照電圧ＶＲＥＦ＿Ｌと等しくなる時刻と、ＶＢＬ（ＲＳ２）が参照電圧ＶＲＥＦ＿Ｌと等しくなる時刻との間に設定される。時刻ＴｓＬ２は、ＶＢＬ（ＲＳ２）が参照電圧ＶＲＥＦ＿Ｌと等しくなる時刻と、ＶＢＬ（ＲＳ３）が参照電圧ＶＲＥＦ＿Ｌと等しくなる時刻との間に設定される。時刻ＴｓＬ３は、ＶＢＬ（ＲＳ３）が参照電圧ＶＲＥＦ＿Ｌと等しくなる時刻と、ＶＢＬ（ＲＳ４）が参照電圧ＶＲＥＦ＿Ｌと等しくなる時刻との間に設定される。抵抗状態ＲＳ０～ＲＳ３の場合、参照電圧ＶＲＥＦ＿Ｈでは抵抗状態を判別可能な電圧差と時間の十分なマージンを確保できないため、参照電圧ＶＲＥＦ＿Ｌが適用される。
時刻ＴｓＨ０は、ＶＢＬ（ＲＳ４）が参照電圧ＶＲＥＦ＿Ｈと等しくなる時刻と、ＶＢＬ（ＲＳ５）が参照電圧ＶＲＥＦ＿Ｈと等しくなる時刻との間に設定される。時刻ＴｓＨ１は、ＶＢＬ（ＲＳ５）が参照電圧ＶＲＥＦ＿Ｈと等しくなる時刻と、ＶＢＬ（ＲＳ６）が参照電圧ＶＲＥＦ＿Ｈと等しくなる時刻との間に設定される。時刻ＴｓＨ２は、ＶＢＬ（ＲＳ６）が参照電圧ＶＲＥＦ＿Ｈと等しくなる時刻と、ＶＢＬ（ＲＳ７）が参照電圧ＶＲＥＦ＿Ｈと等しくなる時刻との間に設定される。抵抗状態ＲＳ４～ＲＳ７の場合、参照電圧ＶＲＥＦ＿Ｌでは時刻Ｔ２からの経過時間が長くなるため、参照電圧ＶＲＥＦ＿Ｈが適用される。抵抗状態ＲＳ４～ＲＳ７の場合、参照電圧ＶＲＥＦ＿Ｈでも抵抗状態を判別可能な電圧差と時間の十分なマージンを確保できる。
また、時刻ＴｓＬ０～ＴｓＬ３、及び時刻ＴｓＨ０～ＴｓＨ２は、時刻Ｔ２と時刻Ｔ３の間に設定される。時刻ＴｓＬ０～ＴｓＬ３の大小関係は、Ｔ２＜ＴｓＬ０＜ＴｓＬ１＜ＴｓＬ２＜ＴｓＬ３＜Ｔ３である。時刻ＴｓＨ０～ＴｓＨ２の大小関係は、Ｔ２＜ＴｓＨ０＜ＴｓＨ１＜ＴｓＨ２＜Ｔ３である。
まず、オペアンプＯＡ＿Ｌのセンス動作について、図２４を用いて説明する。図２４は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のオペアンプＯＡ＿Ｌのセンス動作の一例を示すフローチャートである。なお、図２４では、オペアンプＯＡ＿Ｌのセンス回数をｉ（ｉは１以上４以下の自然数）と表記している。ｉは、例えばシーケンサ１８０によってインクリメントされる。
図２４に示すように、時刻Ｔ２において、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加された後、シーケンサ１８０は、ｉ＝１を設定する（ステップＳ３０）。続いて、シーケンサ１８０は、オペアンプＯＡ＿Ｌのｉ回目のセンスタイミング（時刻ＴｓＬ（ｉ－１））かどうかを判断する（ステップＳ３１）。例えば、時刻Ｔ２～時刻ＴｓＬ０の期間は０．４５［μｓ］、時刻Ｔ２～時刻ＴｓＬ１の期間は０．７［μｓ］、時刻Ｔ２～時刻ＴｓＬ２の期間は０．９５［μｓ］、時刻Ｔ２～時刻ＴｓＬ３の期間は１．４［μｓ］である。時刻ＴｓＬ（ｉ－１）である場合（ステップＳ３１、Ｙｅｓ）、オペアンプＯＡ＿Ｌは、ビット線ＢＬの電圧ＶＢＬをセンスする（ステップＳ３２）。より具体的には、オペアンプＯＡ＿Ｌは、電圧ＶＢＬを参照電圧ＶＲＥＦ＿Ｌと比較し、比較結果をＶＯＵＴ＿Ｌとして出力する。ＶＲＥＦ＿Ｌは、例えば０．１１［Ｖ］である。他方で、時刻ＴｓＬ（ｉ－１）ではない場合（ステップＳ３１、Ｎｏ）、シーケンサ１８０は、前述のステップＳ３１を実施する。
次に、電圧検知回路ＳＣ＿Ｌは、オペアンプＯＡ＿Ｌから供給された電圧ＶＯＵＴ＿ＬがＬレベルかどうかを検知する（ステップＳ３３）。続いて、電圧検知回路ＳＣ＿Ｌは、レジスタＲＥＧ＿Ｌのラッチ回路ＬＣ＿Ｌ（ｉ－１）に検知結果を送信する（ステップＳ３４）。ステップＳ３３及びＳ３４の詳細は、第１実施形態のステップＳ１２及びＳ１３と同じである。ステップＳ３４が実施されると、オペアンプＯＡ＿Ｌの１回目のセンス結果はラッチ回路ＬＣ＿Ｌ０に格納され、オペアンプＯＡ＿Ｌの２回目のセンス結果はラッチ回路ＬＣ＿Ｌ１に格納され、オペアンプＯＡ＿Ｌの３回目のセンス結果はラッチ回路ＬＣ＿Ｌ２に格納され、オペアンプＯＡ＿Ｌの４回目のセンス結果はラッチ回路ＬＣ＿Ｌ３に格納される。
次に、シーケンサ１８０は、ｉが最後の値（ｉ＝４）かどうかを判断する（ステップＳ３５）。ｉが最後の値である場合（ステップＳ３５、Ｙｅｓ）、オペアンプＯＡ＿Ｌはセンス動作を終了する。他方で、ｉが最後の値ではない場合（ステップＳ３５、Ｎｏ）、シーケンサ１８０は、ｉをインクリメントしてｉ＝ｉ＋１とし（ステップＳ３６）、前述のステップＳ３１を実施する。
次に、オペアンプＯＡ＿Ｈのセンス動作について、図２５を用いて説明する。図２５は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のオペアンプＯＡ＿Ｈのセンス動作の一例を示すフローチャートである。なお、図２５では、オペアンプＯＡ＿Ｈのセンス回数をｊ（ｊは１以上３以下の自然数）と表記している。ｊは、例えばシーケンサ１８０によってインクリメントされる。ｉ及びｊの上限は、１つのメモリセルＭＣが保持可能なビット数によって異なり、例えば３ビットの場合はｉ＋ｊ＝７、２ビットの場合はｉ＋ｊ＝３、４ビットの場合はｉ＋ｊ＝１５を満たす値に決めることができる。
図２５に示すように、時刻Ｔ２において、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加された後、シーケンサ１８０は、ｊ＝１を設定する（ステップＳ４０）。続いて、シーケンサ１８０は、オペアンプＯＡ＿Ｈのｊ回目のセンスタイミング（時刻ＴｓＨ（ｊ－１））かどうかを判断する（ステップＳ４１）。例えば、時刻Ｔ２～時刻ＴｓＨ０の期間は０．６［μｓ］、時刻Ｔ２～時刻ＴｓＨ１の期間は０．９５［μｓ］、時刻Ｔ２～時刻ＴｓＨ２の期間は１．７［μｓ］である。時刻ＴｓＨ（ｊ－１）である場合（ステップＳ４１、Ｙｅｓ）、オペアンプＯＡ＿Ｈは、ビット線ＢＬの電圧ＶＢＬをセンスする（ステップＳ４２）。より具体的には、オペアンプＯＡ＿Ｈは、電圧ＶＢＬを参照電圧ＶＲＥＦ＿Ｈと比較し、比較結果をＶＯＵＴ＿Ｈとして出力する。ＶＲＥＦ＿Ｈは、例えば０．２２５［Ｖ］である。
他方で、時刻ＴｓＨ（ｊ－１）ではない場合（ステップＳ４１、Ｎｏ）、シーケンサ１８０は、前述のステップＳ４１を実施する。
次に、電圧検知回路ＳＣ＿Ｈは、オペアンプＯＡ＿Ｈから供給された電圧ＶＯＵＴ＿ＨがＬレベルかどうかを検知する（ステップＳ４３）。続いて、電圧検知回路ＳＣ＿Ｈは、レジスタＲＥＧ＿Ｈのラッチ回路ＬＣ＿Ｈ（ｊ－１）に検知結果を送信する（ステップＳ４４）。ステップＳ４３及びＳ４４の詳細は、第１実施形態のステップＳ１２及びＳ１３と同じである。ステップＳ４４が実施されると、オペアンプＯＡ＿Ｈの１回目のセンス結果はラッチ回路ＬＣ＿Ｈ０に格納され、オペアンプＯＡ＿Ｈの２回目のセンス結果はラッチ回路ＬＣ＿Ｈ１に格納され、オペアンプＯＡ＿Ｈの３回目のセンス結果はラッチ回路ＬＣ＿Ｈ２に格納される。
次に、シーケンサ１８０は、ｊが最後の値（ｊ＝３）かどうかを判断する（ステップＳ４５）。ｊが最後の値である場合（ステップＳ４５、Ｙｅｓ）、オペアンプＯＡ＿Ｈはセンス動作を終了する。他方で、ｊが最後の値ではない場合（ステップＳ４５、Ｎｏ）、シーケンサ１８０は、ｊをインクリメントしてｊ＝ｊ＋１とし（ステップＳ４６）、前述のステップＳ４１を実施する。
続いて、論理演算回路１４１の演算動作について、図２６を用いて説明する。図２６は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内の論理演算回路１４１の演算動作の一例を示すフローチャートである。
図２６に示すように、シーケンサ１８０は、オペアンプＯＡ＿Ｌ及びＯＡ＿Ｈのセンスが終了したかどうかを判断する（ステップＳ５０）。オペアンプＯＡ＿Ｌ及びＯＡ＿Ｈのセンスが終了している場合（ステップＳ５０、Ｙｅｓ）、シーケンサ１８０は、ラッチ回路ＬＣ＿Ｌ３の値（オペアンプＯＡ＿Ｌの４回目のセンス結果）がＬレベルかどうかを判断する（ステップＳ５１）。ラッチ回路ＬＣ＿Ｌ３の値がＬレベルである場合（ステップＳ５１、Ｙｅｓ）、論理演算回路１４１は、ラッチ回路ＬＣ＿Ｌ０～ＬＣ＿Ｌ３の値を用いて論理演算を行い（ステップＳ５２）、演算結果を出力する（ステップＳ５４）。以下、図２７を用いてより具体的に説明する。図２７は、本実施形態に係るメモリチップ１００における、記憶素子ＭＲの抵抗状態ＲＳ０～ＲＳ７と、オペアンプＯＡ＿Ｌ及びＯＡ＿Ｈのセンス結果との関係の一例を示す図である。
図２７に示すように、オペアンプＯＡ＿Ｌの１回目のセンス結果（ラッチ回路ＬＣ＿Ｌ０の値）がＬレベル、オペアンプＯＡ＿Ｌの２回目のセンス結果（ラッチ回路ＬＣ＿Ｌ１の値）がＬレベル、オペアンプＯＡ＿Ｌの３回目のセンス結果（ラッチ回路ＬＣ＿Ｌ２の値）がＬレベル、及びオペアンプＯＡ＿Ｌの４回目のセンス結果（ラッチ回路ＬＣ＿Ｌ３の値）がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ０を示す値“０００”をデータレジスタ１５０に送信する。
オペアンプＯＡ＿Ｌの１回目のセンス結果がＨレベル、オペアンプＯＡ＿Ｌの２回目のセンス結果がＬレベル、オペアンプＯＡ＿Ｌの３回目のセンス結果がＬレベル、及びオペアンプＯＡ＿Ｌの４回目のセンス結果がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ１を示す値“００１”をデータレジスタ１５０に送信する。
オペアンプＯＡ＿Ｌの１回目のセンス結果がＨレベル、オペアンプＯＡ＿Ｌの２回目のセンス結果がＨレベル、オペアンプＯＡ＿Ｌの３回目のセンス結果がＬレベル、及びオペアンプＯＡ＿Ｌの４回目のセンス結果がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ２を示す値“０１０”をデータレジスタ１５０に送信する。
オペアンプＯＡ＿Ｌの１回目のセンス結果がＨレベル、オペアンプＯＡ＿Ｌの２回目のセンス結果がＨレベル、オペアンプＯＡ＿Ｌの３回目のセンス結果がＨレベル、及びオペアンプＯＡ＿Ｌの４回目のセンス結果がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ３を示す値“０１１”をデータレジスタ１５０に送信する。
他方で、ラッチ回路ＬＣ＿Ｌ３の値がＬレベルではない場合（ステップＳ５１、Ｎｏ）、論理演算回路１４１は、ラッチ回路ＬＣ＿Ｈ０～ＬＣ＿Ｈ２の値を用いて論理演算を行い（ステップＳ５３）、演算結果を出力する（ステップＳ５４）。以下、図２７を用いてより具体的に説明する。
オペアンプＯＡ＿Ｈの１回目のセンス結果（ラッチ回路ＬＣ＿Ｈ０の値）がＬレベル、オペアンプＯＡ＿Ｈの２回目のセンス結果（ラッチ回路ＬＣ＿Ｈ１の値）がＬレベル、及びオペアンプＯＡ＿Ｈの３回目のセンス結果（ラッチ回路ＬＣ＿Ｈ２の値）がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ４を示す値“１００”をデータレジスタ１５０に送信する。
オペアンプＯＡ＿Ｈの１回目のセンス結果がＨレベル、オペアンプＯＡ＿Ｈの２回目のセンス結果がＬレベル、及びオペアンプＯＡ＿Ｈの３回目のセンス結果がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ５を示す値“１０１”をデータレジスタ１５０に送信する。
オペアンプＯＡ＿Ｈの１回目のセンス結果がＨレベル、オペアンプＯＡ＿Ｈの２回目のセンス結果がＨレベル、及びオペアンプＯＡ＿Ｈの３回目のセンス結果がＬレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ６を示す値“１１０”をデータレジスタ１５０に送信する。
オペアンプＯＡ＿Ｈの１回目のセンス結果がＨレベル、オペアンプＯＡ＿Ｈの２回目のセンス結果がＨレベル、及びオペアンプＯＡ＿Ｈの３回目のセンス結果がＨレベルの場合、論理演算回路１４１は、抵抗状態ＲＳ７を示す値“１１１”をデータレジスタ１５０に送信する。
他方で、オペアンプＯＡ＿Ｌ及びＯＡ＿Ｈのセンスが終了していない場合（ステップＳ５０、Ｎｏ）、シーケンサ１８０は、前述のステップＳ５０を実施する。
＜３－３＞効果
本実施形態に係るメモリチップ１００は、センスアンプモジュールＳＡ内に、オペアンプＯＡ、電圧検知回路ＳＣ、及びレジスタＲＥＧをそれぞれ複数個含む。各オペアンプＯＡには、異なる参照電圧ＶＲＥＦを印加できる。そして、複数個のオペアンプＯＡが、各々に振り分けられたセンス回数センスすることにより、選択メモリセルＭＣの記憶素子ＭＲの抵抗状態（ＲＳ０～ＲＳ７のいずれか）を判別することができる。
本実施形態に係る構成であれば、センスアンプモジュールＳＡに含まれるオペアンプＯＡの個数をセンス回数よりも少なくできる。このため、チップ面積の増加を抑制できる。また、本実施形態に係る構成であれば、複数の参照電圧に対応する複数個のオペアンプＯＡを用いてデータをセンスできるため、記憶装置の処理能力を向上できる。
もちろん、本実施形態に係るセンスアンプモジュールＳＡは、第１実施形態の変形例に係るメモリチップ１００に適用することもできる。
＜４＞第４実施形態
第４実施形態に係るメモリチップ１００について説明する。本実施形態に係るメモリチップ１００は、第１実施形態と異なり、センスアンプモジュールＳＡ内に、オペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣをそれぞれ５個ずつ設け、センスタイミングを２つにしたものである。以下では、第１実施形態～第３実施形態と異なる点についてのみ説明する。
＜４－１＞センスアンプモジュールＳＡの構成
まず、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの構成の詳細について、図２８を用いて説明する。図２８は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡの構成の一例を示すブロック図である。なお、図２８では、データレジスタ１５０からビット線ＢＬに書き込みデータＤＡＴを送信するための機能ブロック及び配線等の構成要素は省略されている。
センスアンプモジュールＳＡは、オペアンプＯＡ０～ＯＡ４、電圧検知回路ＳＣ０～ＳＣ４、ラッチ回路ＬＣ０～ＬＣ４、及び論理演算回路１４１を含む。なお、オペアンプＯＡ０～ＯＡ４、電圧検知回路ＳＣ０～ＳＣ４、ラッチ回路ＬＣ０～ＬＣ４、及び論理演算回路１４１は、第１実施形態の図９に示すオペアンプＯＡ、電圧検知回路ＳＣ、ラッチ回路ＬＣ、及び論理演算回路１４１と同じである。また、センスアンプモジュールＳＡに含まれるオペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣの個数は、５個に限定されるものではない。１つのメモリセルＭＣが２ビットデータを保持可能である場合には、センスアンプモジュールＳＡに含まれるオペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣの個数を、それぞれ３個よりも少ない個数にする。また、１つのメモリセルＭＣが４ビットデータを保持可能である場合には、センスアンプモジュールＳＡに含まれるオペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣの個数を、それぞれ１５個よりも少ない個数にする。
＜４－２＞センスアンプモジュールＳＡの動作
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの動作について、図２９及び図３０を用いて説明する。
図２９は、本実施形態に係るメモリチップ１００における、選択ビット線ＢＬへの読み出し電圧Ｖｒｅａｄ印加後の、選択ビット線ＢＬの電圧と時間との関係の一例を示す図である。図２９において、縦軸はビット線ＢＬの電圧ＶＢＬを示し、横軸はビット線ＢＬに電圧Ｖｒｅａｄが印加されてからの経過時間を示している。横軸の時刻Ｔ２～時刻Ｔ３は、第１実施形態の図１２における時刻Ｔ２～時刻Ｔ３に対応している。
本実施形態では、１つのメモリセルＭＣが３ビットデータを保持可能である。これに対応する7回のセンスを２つのセンスタイミングで行うことができる。換言すれば、センス回数（７回）を、２つのセンスタイミング（以下、「第１センスタイミング」、及び「第２センスタイミング」ということもある）に任意に振り分けることができる。以下では、センス回数を、第１センスタイミングに３回、第２センスタイミングに４回に振り分ける場合について説明する。より具体的には、第１センスタイミングでは、オペアンプＯＡ０～ＯＡ２に１回ずつ（合計３回）振り分けられ、第２センスタイミングでは、オペアンプＯＡ１～ＯＡ４に１回ずつ（合計４回）振り分けられる。この場合、オペアンプＯＡ０は最大１回センスを行い、オペアンプＯＡ１及びＯＡ２は最大２回センスを行い、オペアンプＯＡ３及びＯＡ４は最大１回センスを行う。なお、センス回数の振り分けは、第１センスタイミングに３回、第２センスタイミングに４回に振り分ける場合に限定されるものではない。１つのメモリセルＭＣが２ビットデータを保持可能である場合には、センス回数（３回）を、第１センスタイミングと第２センスタイミングとに任意に振り分けることができる。また、１つのメモリセルＭＣが４ビットデータを保持可能である場合には、センス回数（１５回）を、第１センスタイミングと第２センスタイミングとに任意に振り分けることができる。
図２９に示すように、オペアンプＯＡ０～ＯＡ２は、例えば時刻Ｔｓ０において、参照電圧ＶＲＥＦ０～ＶＲＥＦ２を用いて、抵抗値Ｒの比較的低い（ＶｒｅａｄからのＶＢＬの減衰が比較的多い）３つの抵抗状態ＲＳ０～ＲＳ２をセンスする。オペアンプＯＡ１～ＯＡ４は、例えば時刻Ｔｓ１において、参照電圧ＶＲＥＦ１～ＶＲＥＦ４を用いて、抵抗値Ｒの比較的高い（ＶｒｅａｄからのＶＢＬの減衰が比較的少ない）５つの抵抗状態ＲＳ３～ＲＳ７をセンスする。
参照電圧ＶＲＥＦ０～ＶＲＥＦ４、並びに時刻Ｔｓ０及びＴｓ１は、第１実施形態と同様に、例えばセンスアンプ１４０が抵抗状態ＲＳ０～ＲＳ７を判別可能な電圧差と時間の十分なマージンを確保できるように設定される。
より具体的には、時刻Ｔｓ０及びＴｓ１は、時刻Ｔ２と時刻Ｔ３の間に設定される。時刻Ｔｓ０及びＴｓ１の大小関係は、Ｔ２＜Ｔｓ０＜Ｔｓ１＜Ｔ３である。
参照電圧ＶＲＥＦ０は、時刻Ｔｓ０における、ＶＢＬ（ＲＳ０）とＶＢＬ（ＲＳ１）の間に設定される。参照電圧ＶＲＥＦ１は、時刻Ｔｓ０における、ＶＢＬ（ＲＳ１）とＶＢＬ（ＲＳ２）の間に設定される。参照電圧ＶＲＥＦ２は、時刻Ｔｓ０における、ＶＢＬ（ＲＳ２）とＶＢＬ（ＲＳ３）の間に設定される。抵抗状態ＲＳ０～ＲＳ２の場合、時刻Ｔｓ１では抵抗状態を判別可能な電圧差と時間の十分なマージンを確保できないため、時刻Ｔｓ０が適用される。
参照電圧ＶＲＥＦ１はまた、時刻Ｔｓ１における、ＶＢＬ（ＲＳ３）とＶＢＬ（ＲＳ４）の間に設定される。参照電圧ＶＲＥＦ２はまた、時刻Ｔｓ１における、ＶＢＬ（ＲＳ４）とＶＢＬ（ＲＳ５）の間に設定される。参照電圧ＶＲＥＦ３は、時刻Ｔｓ１における、ＶＢＬ（ＲＳ５）とＶＢＬ（ＲＳ６）の間に設定される。参照電圧ＶＲＥＦ４は、時刻Ｔｓ１における、ＶＢＬ（ＲＳ６）とＶＢＬ（ＲＳ７）の間に設定される。抵抗状態ＲＳ３～ＲＳ７の場合、時刻Ｔｓ０では抵抗状態を判別可能な電圧差と時間の十分なマージンを確保できないため、時刻Ｔｓ１が適用される。時刻Ｔｓ１であれば時刻Ｔ２からの経過時間が比較的短くなる。
また、参照電圧ＶＲＥＦ０～ＶＲＥＦ４は、電圧ＶＳＳと電圧Ｖｒｅａｄの間に設定される。参照電圧ＶＲＥＦ０～ＶＲＥＦ４の大小関係は、ＶＳＳ＜ＶＲＥＦ０＜ＶＲＥＦ１＜ＶＲＥＦ２＜ＶＲＥＦ３＜ＶＲＥＦ４＜Ｖｒｅａｄである。
図３０は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作の一例を示すフローチャートである。
図３０に示すように、時刻Ｔ２において、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加された後、シーケンサ１８０は、１回目のセンスタイミング（時刻Ｔｓ０）かどうかを判断する（ステップＳ７０）。時刻Ｔ２～時刻Ｔｓ０の期間は、例えば０．７５［μｓ］である。時刻Ｔｓ０である場合（ステップＳ７０、Ｙｅｓ）、オペアンプＯＡ０～ＯＡ２は、それぞれビット線ＢＬの電圧ＶＢＬをセンスする（ステップＳ７１）。より具体的には、オペアンプＯＡ０～ＯＡ２は、それぞれ電圧ＶＢＬを参照電圧ＶＲＥＦ０～ＶＲＥＦ２と比較し、それぞれ比較結果をＶＯＵＴ０～ＶＯＵＴ２として出力する。例えば、ＶＲＥＦ０は０．０７［Ｖ］、ＶＲＥＦ１は０．１１［Ｖ］、ＶＲＥＦ２は０．１４５［Ｖ］である。他方で、時刻Ｔｓ０ではない場合（ステップＳ７０、Ｎｏ）、シーケンサ１８０は、前述のステップＳ７０を実施する。
次に、電圧検知回路ＳＣ０～ＳＣ２は、オペアンプＯＡ０～ＯＡ２からそれぞれ供給された電圧ＶＯＵＴ０～ＶＯＵＴ２がＬレベルかどうかをそれぞれ検知する（ステップＳ７２）。続いて、電圧検知回路ＳＣ０～ＳＣ２は、ラッチ回路ＬＣ０～ＬＣ２に検知結果をそれぞれ送信する（ステップＳ７３）。ステップＳ７２及びＳ７３の詳細は、第１実施形態のステップＳ１２及びＳ１３と同じである。
次に、シーケンサ１８０は、ラッチ回路ＬＣ０～ＬＣ２のうちの少なくとも１つの値がＬレベルかどうかを判断する（ステップＳ７４）。ラッチ回路ＬＣ０～ＬＣ２のうちの少なくとも１つの値がＬレベルである場合（ステップＳ７４、Ｙｅｓ）、論理演算回路１４１は、ラッチ回路ＬＣ０～ＬＣ２の値を用いて論理演算を行い（ステップＳ７５）、演算結果を出力する（ステップＳ７６）。以下、図３１を用いてより具体的に説明する。図３１は、本実施形態に係るメモリチップ１００における、記憶素子ＭＲの抵抗状態ＲＳ０～ＲＳ７と、抵抗状態ＲＳ０～ＲＳ７を特定可能なオペアンプＯＡ０～ＯＡ４のセンス結果との関係の一例を示す図である。
図３１に示すように、時刻Ｔｓ０におけるオペアンプＯＡ０～ＯＡ２のセンスの結果、ラッチ回路ＬＣ０～ＬＣ２の値がＬレベルの場合、抵抗状態ＲＳ０が特定される。この場合、論理演算回路１４１は、抵抗状態ＲＳ０を示す値“０００”をデータレジスタ１５０に送信する。
時刻Ｔｓ０におけるオペアンプＯＡ０～ＯＡ２のセンスの結果、ラッチ回路ＬＣ０の値がＨレベル、ラッチ回路ＬＣ１及びＬＣ２の値がＬレベルの場合、抵抗状態ＲＳ１が特定される。この場合、論理演算回路１４１は、抵抗状態ＲＳ１を示す値“００１”をデータレジスタ１５０に送信する。
時刻Ｔｓ０におけるオペアンプＯＡ０～ＯＡ２のセンスの結果、ラッチ回路ＬＣ０及びＬＣ１の値がＨレベル、ラッチ回路ＬＣ２の値がＬレベルの場合、抵抗状態ＲＳ２が特定される。この場合、論理演算回路１４１は、抵抗状態ＲＳ２を示す値“０１０”をデータレジスタ１５０に送信する。
上述のように、抵抗状態ＲＳ０～ＲＳ２は、時刻Ｔｓ０にオペアンプＯＡ０～ＯＡ２が１回ずつセンスすることにより特定可能である。
他方で、ラッチ回路ＬＣ０～ＬＣ２のうちの少なくとも１つの値がＬレベルではない場合（ステップＳ７４、Ｎｏ）、シーケンサ１８０は、２回目のセンスタイミング（時刻Ｔｓ１）かどうかを判断する（ステップＳ７７）。時刻Ｔ２～時刻Ｔｓ１の期間は、例えば１．５［μｓ］である。時刻Ｔｓ１である場合（ステップＳ７７、Ｙｅｓ）、オペアンプＯＡ１～ＯＡ４は、それぞれビット線ＢＬの電圧ＶＢＬをセンスする（ステップＳ７８）。より具体的には、オペアンプＯＡ１～ＯＡ４は、それぞれ電圧ＶＢＬを参照電圧ＶＲＥＦ１～ＶＲＥＦ４と比較し、それぞれ比較結果をＶＯＵＴ１～ＶＯＵＴ４として出力する。例えば、ＶＲＥＦ１は０．１１［Ｖ］、ＶＲＥＦ２は０．１４５［Ｖ］、ＶＲＥＦ３は０．１８５［Ｖ］、ＶＲＥＦ４は０．２２５［Ｖ］である。他方で、時刻Ｔｓ１ではない場合（ステップＳ７７、Ｎｏ）、シーケンサ１８０は、前述のステップＳ７７を実施する。
次に、電圧検知回路ＳＣ１～ＳＣ４は、オペアンプＯＡ１～ＯＡ４からそれぞれ供給された電圧ＶＯＵＴ１～ＶＯＵＴ４がＬレベルかどうかをそれぞれ検知する（ステップＳ７９）。続いて、電圧検知回路ＳＣ１～ＳＣ４は、ラッチ回路ＬＣ１～ＬＣ４に検知結果をそれぞれ送信する（ステップＳ８０）。ステップＳ７９及びＳ８０の詳細は、前述のステップＳ７２及びＳ７３と同じである。
次に、論理演算回路１４１は、ラッチ回路ＬＣ１～ＬＣ４の値を用いて論理演算を行い（ステップＳ８１）、演算結果を出力する（ステップＳ７６）。以下、図３１を用いてより具体的に説明する。
図３１に示すように、時刻Ｔｓ０におけるオペアンプＯＡ０～ＯＡ２のセンスの結果、ラッチ回路ＬＣ０～ＬＣ２の値がＨレベル、且つ時刻Ｔｓ１におけるオペアンプＯＡ１～ＯＡ４のセンスの結果、ラッチ回路ＬＣ１～ＬＣ４の値がＬレベルの場合、抵抗状態ＲＳ３が特定される。この場合、論理演算回路１４１は、抵抗状態ＲＳ３を示す値“０１１”をデータレジスタ１５０に送信する。
時刻Ｔｓ０におけるオペアンプＯＡ０～ＯＡ２のセンスの結果、ラッチ回路ＬＣ０～ＬＣ２の値がＨレベル、時刻Ｔｓ１におけるオペアンプＯＡ１～ＯＡ４のセンスの結果、ラッチ回路ＬＣ１の値がＨレベル、且つラッチ回路ＬＣ２～ＬＣ４の値がＬレベルの場合、抵抗状態ＲＳ４が特定される。この場合、論理演算回路１４１は、抵抗状態ＲＳ４を示す値“１００”をデータレジスタ１５０に送信する。
時刻Ｔｓ０におけるオペアンプＯＡ０～ＯＡ２のセンスの結果、ラッチ回路ＬＣ０～ＬＣ２の値がＨレベル、時刻Ｔｓ１におけるオペアンプＯＡ１～ＯＡ４のセンスの結果、ラッチ回路ＬＣ１及びＬＣ２の値がＨレベル、且つラッチ回路ＬＣ３及びＬＣ４の値がＬレベルの場合、抵抗状態ＲＳ５が特定される。この場合、論理演算回路１４１は、抵抗状態ＲＳ５を示す値“１０１”をデータレジスタ１５０に送信する。
時刻Ｔｓ０におけるオペアンプＯＡ０～ＯＡ２のセンスの結果、ラッチ回路ＬＣ０～ＬＣ２の値がＨレベル、時刻Ｔｓ１におけるオペアンプＯＡ１～ＯＡ４のセンスの結果、ラッチ回路ＬＣ１～ＬＣ３の値がＨレベル、且つラッチ回路ＬＣ４の値がＬレベルの場合、抵抗状態ＲＳ６が特定される。この場合、論理演算回路１４１は、抵抗状態ＲＳ６を示す値“１１０”をデータレジスタ１５０に送信する。
時刻Ｔｓ０におけるオペアンプＯＡ０～ＯＡ２のセンスの結果、ラッチ回路ＬＣ０～ＬＣ２の値がＨレベル、且つ時刻Ｔｓ１におけるオペアンプＯＡ１～ＯＡ４のセンスの結果、ラッチ回路ＬＣ１～ＬＣ４の値がＨレベルの場合、抵抗状態ＲＳ７が特定される。この場合、論理演算回路１４１は、抵抗状態ＲＳ７を示す値“１１１”をデータレジスタ１５０に送信する。
上述のように、抵抗状態ＲＳ３～ＲＳ７は、時刻Ｔｓ０にオペアンプＯＡ０～ＯＡ２が１回ずつセンスし、時刻Ｔｓ１にオペアンプＯＡ１～ＯＡ４が１回ずつセンスすることにより特定可能である。
＜４－３＞効果
本実施形態に係るメモリチップ１００は、センスアンプモジュールＳＡ内に、オペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣをそれぞれ複数個含み、複数個のオペアンプＯＡが、各々に振り分けられたセンス回数を上限としてそれぞれセンスすることにより、選択メモリセルＭＣの記憶素子ＭＲの抵抗状態（ＲＳ０～ＲＳ７のいずれか）を判別することができる。
本実施形態に係る構成であれば、センスアンプモジュールＳＡに含まれるオペアンプＯＡの個数をセンス回数よりも少なくできる。このため、チップ面積の増加を抑制できる。また、本実施形態に係る構成であれば、複数の参照電圧に対応する複数個のオペアンプＯＡを用いてデータをセンスできるため、記憶装置の処理能力を向上できる。
もちろん、本実施形態に係るセンスアンプモジュールＳＡは、第１実施形態の変形例に係るメモリチップ１００に適用することもできる。
＜５＞第５実施形態
第５実施形態に係るメモリチップ１００について説明する。本実施形態に係るメモリチップ１００は、第１実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のオペアンプＯＡ（ＯＡ０～ＯＡ６）として、カレントミラー回路Ｃ／Ｍを用いたものである。
＜５－１＞センスアンプモジュールＳＡの構成
まず、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの構成の詳細について、図３２を用いて説明する。図３２は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡの構成の一例を示す回路図である。なお、図３２では、センスアンプモジュールＳＡ内の電圧検知回路ＳＣ、ラッチ回路ＬＣ、及び論理演算回路１４１は省略されている。また、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。
図３２に示すように、センスアンプモジュールＳＡは、更にスイッチＳＷｔｒ０及びＳＷｔｒ１、並びにイコライザＥＱを含む。なお、スイッチＳＷｔｒ０及びＳＷｔｒ１、並びにイコライザＥＱは、オペアンプＯＡごとに設けられる。
スイッチＳＷｔｒ０は、オペアンプＯＡとビット線ＢＬとを接続する。スイッチＳＷｔｒ０は、ｎチャネルＭＯＳトランジスタＴＲ０、及びｐチャネルＭＯＳトランジスタＴＲ１を含む。
トランジスタＴＲ０のゲートには、電圧ＴＲＸ＿ＯＮが印加される。トランジスタＴＲ０の一端は、ビット線ＢＬに接続される。トランジスタＴＲ０の他端は、ノードＳＮに接続される。
トランジスタＴＲ１のゲートには、電圧／ＴＲＸ＿ＯＮが印加される。電圧／ＴＲＸ＿ＯＮは、電圧ＴＲＸ＿ＯＮの論理レベルを反転させた電圧である。トランジスタＴＲ１の一端は、ビット線ＢＬに接続される。トランジスタＴＲ１の他端は、ノードＳＮに接続される。
スイッチＳＷｔｒ１は、オペアンプＯＡと参照電圧ＶＲＥＦが印加されている配線とを接続する。スイッチＳＷｔｒ１は、ｎチャネルＭＯＳトランジスタＴＲ２、及びｐチャネルＭＯＳトランジスタＴＲ３を含む。
トランジスタＴＲ２のゲートには、電圧ＴＲＸ＿ＯＮが印加される。トランジスタＴＲ２の一端は、参照電圧ＶＲＥＦが印加されている配線に接続される。トランジスタＴＲ２の他端は、ノードＲＮに接続される。
トランジスタＴＲ３のゲートには、電圧／ＴＲＸ＿ＯＮが印加される。トランジスタＴＲ３の一端は、参照電圧ＶＲＥＦが印加されている配線に接続される。トランジスタＴＲ３の他端は、ノードＲＮに接続される。
イコライザＥＱは、ノードＳＮ及びＲＮに接続され、ノードＳＮの電圧及びノードＲＮの電圧をイコライズする。イコライザＥＱの詳細については後述する。
オペアンプＯＡは、ノードＳＮ及びＲＮに接続され、ノードＳＮの電圧及びノードＲＮの電圧に基づく電圧ＶＯＵＴを出力する。オペアンプＯＡの詳細については後述する。
＜５－２＞イコライザＥＱの構成
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のイコライザＥＱの構成の詳細について、図３３を用いて説明する。図３３は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のイコライザＥＱの構成の一例を示す回路図である。
図３３に示すように、イコライザＥＱは、スイッチＳＷｅｑ０～ＳＷｅｑ２を含む。
スイッチＳＷｅｑ０は、ノードＳＮとノードＥＮとを接続する。スイッチＳＷｅｑ０は、ｎチャネルＭＯＳトランジスタＴＲ４、及びｐチャネルＭＯＳトランジスタＴＲ５を含む。
トランジスタＴＲ４のゲートには、電圧ＥＱ＿ＯＮが印加される。トランジスタＴＲ４の一端は、ノードＥＮに接続される。スイッチＳＷｔｒ０及びＳＷｔｒ１がオン状態のときのノードＥＮの電圧を、電圧ＶＥＱとする。ＶＥＱは、例えば読み出し電圧Ｖｒｅａｄ／２である。この場合、ＶＥＱは、例えば０．３［Ｖ］／２＝０．１５［Ｖ］である。なお、ＶＥＱは、（Ｖｒｅａｄ＋ＶＲＥＦ）／２［Ｖ］であってもよい。この場合、参照電圧ＶＲＥＦを０．１１［Ｖ］とすると、ＶＥＱは、例えば（０．３［Ｖ］＋０．１１［Ｖ］）／２＝０．２０５［Ｖ］であってもよい。トランジスタＴＲ４の他端は、ノードＳＮに接続される。
トランジスタＴＲ５のゲートには、電圧／ＥＱ＿ＯＮが印加される。電圧／ＥＱ＿ＯＮは、電圧ＥＱ＿ＯＮの論理レベルを反転させた電圧である。トランジスタＴＲ５の一端は、ノードＥＮに接続される。トランジスタＴＲ５の他端は、ノードＳＮに接続される。
スイッチＳＷｅｑ１は、ノードＲＮとノードＥＮとを接続する。スイッチＳＷｅｑ１は、ｎチャネルＭＯＳトランジスタＴＲ６、及びｐチャネルＭＯＳトランジスタＴＲ７を含む。
トランジスタＴＲ６のゲートには、電圧ＥＱ＿ＯＮが印加される。トランジスタＴＲ６の一端は、ノードＥＮに接続される。トランジスタＴＲ６の他端は、ノードＲＮに接続される。
トランジスタＴＲ７のゲートには、電圧／ＥＱ＿ＯＮが印加される。トランジスタＴＲ７の一端は、ノードＥＮに接続される。トランジスタＴＲ７の他端は、ノードＲＮに接続される。
スイッチＳＷｅｑ２は、ノードＳＮとノードＲＮとを接続する。スイッチＳＷｅｑ２は、ｐチャネルＭＯＳトランジスタＴＲ８、及びｎチャネルＭＯＳトランジスタＴＲ９を含む。
トランジスタＴＲ８のゲートには、電圧／ＥＱ＿ＯＮが印加される。トランジスタＴＲ８の一端は、ノードＳＮに接続される。トランジスタＴＲ８の他端は、ノードＲＮに接続される。
トランジスタＴＲ９のゲートには、電圧ＥＱ＿ＯＮが印加される。トランジスタＴＲ９の一端は、ノードＳＮに接続される。トランジスタＴＲ９の他端は、ノードＲＮに接続される。
＜５－３＞オペアンプＯＡの構成
続いて、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のオペアンプＯＡの構成の詳細について、図３４を用いて説明する。図３４は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のオペアンプＯＡの構成の一例を示す回路図である。
図３４に示すように、オペアンプＯＡは、ｐチャネルＭＯＳトランジスタＴＲ１０～ＴＲ１２、並びにｎチャネルＭＯＳトランジスタＴＲ１３及びＴＲ１４を含む。トランジスタＴＲ１０は、駆動トランジスタであり、トランジスタＴＲ１１及びＴＲ１２は、入力トランジスタであり、トランジスタＴＲ１３及びＴＲ１４は、カレントミラートランジスタである。
トランジスタＴＲ１０のゲートには、電圧／ＳＡＰが印加される。トランジスタＴＲ１０のソースには、電圧ＶＤＤが印加される。ＶＤＤは、例えば２．５［Ｖ］である。トランジスタＴＲ１０のドレインは、ノードＮ０に接続される。
トランジスタＴＲ１１のゲートは、ノードＳＮに接続される。トランジスタＴＲ１１のソースは、ノードＮ０に接続される。トランジスタＴＲ１１のドレインは、ノードＮ１に接続される。
トランジスタＴＲ１２のゲートは、ノードＲＮに接続される。トランジスタＴＲ１２のソースは、ノードＮ０に接続される。トランジスタＴＲ１２のドレインは、ノードＮ２に接続される。
トランジスタＴＲ１３のゲートは、ノードＮ３に接続される。ノードＮ３は、ノードＮ１に接続される。トランジスタＴＲ１３のドレインは、ノードＮ１に接続される。トランジスタＴＲ１３のソースには、接地電圧ＶＳＳが印加される。
トランジスタＴＲ１４のゲートは、ノードＮ３に接続される。トランジスタＴＲ１４のドレインは、ノードＮ２に接続される。トランジスタＴＲ１４のソースには、接地電圧ＶＳＳが印加される。
オペアンプＯＡは、ノードＮ２の電圧をＶＯＵＴとして出力する。
＜５－４＞センスアンプモジュールＳＡの動作
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの動作について、図３５及び図３６を用いて説明する。図３５は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作における各種信号のタイミングチャートである。図３６は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作の一例を示すフローチャートである。
以下に説明するセンスアンプモジュールＳＡの動作は、第１実施形態の図１４に示すステップＳ１１において行われる動作である。
図３５に示すように、時刻Ｔ１０において、シーケンサ１８０は、電圧ＥＱ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、イコライザＥＱ内のトランジスタＴＲ４～ＴＲ９はオン状態になる。すなわち、イコライザＥＱ内のスイッチＳＷｅｑ０～ＳＷｅｑ２はオン状態になる。これにより、イコライザＥＱは、ノードＳＮの電圧及びノードＲＮの電圧をイコライズする（図３６のステップＳ９０）。
時刻Ｔ１１において、シーケンサ１８０は、電圧ＥＱ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、イコライザＥＱ内のトランジスタＴＲ４～ＴＲ９はオフ状態になる。すなわち、イコライザＥＱ内のスイッチＳＷｅｑ０～ＳＷｅｑ２はオフ状態になる。これにより、イコライザＥＱは、ノードＳＮの電圧及びノードＲＮの電圧のイコライズを停止する（図３６のステップＳ９１）。
時刻Ｔ１２において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、トランジスタＴＲ０～ＴＲ３はオン状態になる。すなわち、スイッチＳＷｔｒ０及びＳＷｔｒ１はオン状態になる。これにより、ノードＳＮに電圧ＶＢＬが印加され、ノードＲＮに参照電圧ＶＲＥＦが印加される（図３６のステップＳ９２）。
時刻Ｔ１３において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、トランジスタＴＲ０～ＴＲ３はオフ状態になる。すなわち、スイッチＳＷｔｒ０及びＳＷｔｒ１はオフ状態になる。これにより、オペアンプＯＡへの電圧ＶＢＬ及び参照電圧ＶＲＥＦの印加が停止される（図３６のステップＳ９３）。
時刻Ｔ１４において、シーケンサ１８０は、電圧／ＳＡＰをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡ内のトランジスタＴＲ１０はオン状態になる。これにより、オペアンプＯＡは駆動する（図３６のステップＳ９４）。
時刻Ｔ１４～時刻Ｔ１５の期間において、ノードＳＮの電圧がノードＲＮの電圧よりも高いため、オペアンプＯＡは、Ｈレベルの電圧を電圧ＶＯＵＴとして出力する。
時刻Ｔ１５において、シーケンサ１８０は、電圧／ＳＡＰをＬレベルからＨレベルに立ち上げる。これにより、オペアンプＯＡ内のトランジスタＴＲ１０はオフ状態になる。これにより、オペアンプＯＡは駆動を停止する（図３６のステップＳ９５）。
時刻Ｔ１６以降のセンスアンプモジュールＳＡの動作は、時刻Ｔ１０～時刻Ｔ１５の期間の動作と同様である。
時刻Ｔ１７において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、ノードＳＮに電圧ＶＢＬが印加され、ノードＲＮに参照電圧ＶＲＥＦが印加される（図３６のステップＳ９２）。時刻Ｔ１７～時刻Ｔ１８の期間に、電圧ＶＢＬは参照電圧ＶＲＥＦよりも低くなる。
時刻Ｔ１８において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡへの電圧ＶＢＬ及び参照電圧ＶＲＥＦの印加が停止される（図３６のステップＳ９３）。
時刻Ｔ１９において、シーケンサ１８０は、電圧／ＳＡＰをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡは駆動する（図３６のステップＳ９４）。
時刻Ｔ１９～時刻Ｔ２０の期間において、ノードＳＮの電圧がノードＲＮの電圧よりも低いため、オペアンプＯＡは、Ｌレベルの電圧を電圧ＶＯＵＴとして出力する。
時刻Ｔ２０において、シーケンサ１８０は、電圧／ＳＡＰをＬレベルからＨレベルに立ち上げる。これにより、オペアンプＯＡは駆動を停止する（図３６のステップＳ９５）。
＜５－５＞効果
本実施形態に係る構成を、第１実施形態に適用できる。もちろん、本実施形態に係るセンスアンプモジュールＳＡは、第２実施形態～第４実施形態に適用することもできる。また、本実施形態に係るセンスアンプモジュールＳＡは、第１実施形態の変形例に係るメモリチップ１００に適用することもできる。
＜６＞第６実施形態
第６実施形態に係るメモリチップ１００について説明する。本実施形態に係るメモリチップ１００は、第５実施形態と異なり、オペアンプＯＡ内のカレントミラートランジスタとして、２個のｐチャネルＭＯＳトランジスタを用いたものである。以下では、第５実施形態と異なる点についてのみ説明する。
＜６－１＞オペアンプＯＡの構成
本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のオペアンプＯＡの構成の詳細について、図３７を用いて説明する。図３７は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のオペアンプＯＡの構成の一例を示す回路図である。
図３７に示すように、オペアンプＯＡは、ｎチャネルＭＯＳトランジスタＴＲ１５～ＴＲ１７、並びにｐチャネルＭＯＳトランジスタＴＲ１８及びＴＲ１９を含む。トランジスタＴＲ１５は、駆動トランジスタであり、トランジスタＴＲ１６及びＴＲ１７は、入力トランジスタであり、トランジスタＴＲ１８及びＴＲ１９は、カレントミラートランジスタである。
トランジスタＴＲ１５のゲートには、電圧ＳＡＮが印加される。トランジスタＴＲ１５のドレインは、ノードＮ４に接続される。トランジスタＴＲ１５のソースには、接地電圧ＶＳＳが印加される。
トランジスタＴＲ１６のゲートは、ノードＳＮに接続される。トランジスタＴＲ１６のドレインは、ノードＮ５に接続される。トランジスタＴＲ１６のソースは、ノードＮ４に接続される。
トランジスタＴＲ１７のゲートは、ノードＲＮに接続される。トランジスタＴＲ１７のドレインは、ノードＮ６に接続される。トランジスタＴＲ１７のソースは、ノードＮ４に接続される。
トランジスタＴＲ１８のゲートは、ノードＮ７に接続される。ノードＮ７は、ノードＮ５に接続される。トランジスタＴＲ１８のソースには、電圧ＶＤＤが印加される。ＶＤＤは、例えば２．５［Ｖ］である。トランジスタＴＲ１８のドレインは、ノードＮ５に接続される。
トランジスタＴＲ１９のゲートは、ノードＮ７に接続される。トランジスタＴＲ１９のソースには、電圧ＶＤＤが印加される。トランジスタＴＲ１９のドレインは、ノードＮ６に接続される。
オペアンプＯＡは、ノードＮ６の電圧をＶＯＵＴとして出力する。
＜６－２＞センスアンプモジュールＳＡの動作
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの動作について、図３８を用いて説明する。図３８は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作における各種信号のタイミングチャートである。なお、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作の一例を示すフローチャートは、第５実施形態の図３６と同じである。
以下に説明するセンスアンプモジュールＳＡの動作は、第１実施形態の図１４に示すステップＳ１１において行われる動作である。
図３８に示すように、時刻Ｔ１０において、シーケンサ１８０は、電圧ＥＱ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、イコライザＥＱは、ノードＳＮの電圧及びノードＲＮの電圧をイコライズする（図３６のステップＳ９０）。
時刻Ｔ１１において、シーケンサ１８０は、電圧ＥＱ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、イコライザＥＱは、ノードＳＮの電圧及びノードＲＮの電圧のイコライズを停止する（図３６のステップＳ９１）。
時刻Ｔ１２において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、ノードＳＮに電圧ＶＢＬが印加され、ノードＲＮに参照電圧ＶＲＥＦが印加される（図３６のステップＳ９２）。
時刻Ｔ１３において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡへの電圧ＶＢＬ及び参照電圧ＶＲＥＦの印加が停止される（図３６のステップＳ９３）。
時刻Ｔ１４において、シーケンサ１８０は、電圧ＳＡＮをＬレベルからＨレベルに立ち上げる。これにより、オペアンプＯＡ内のトランジスタＴＲ１５はオン状態になる。これにより、オペアンプＯＡは駆動する（図３６のステップＳ９４）。
時刻Ｔ１４～時刻Ｔ１５の期間において、ノードＳＮの電圧がノードＲＮの電圧よりも高いため、オペアンプＯＡは、Ｈレベルの電圧を電圧ＶＯＵＴとして出力する。
時刻Ｔ１５において、シーケンサ１８０は、電圧ＳＡＮをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡ内のトランジスタＴＲ１５はオフ状態になる。これにより、オペアンプＯＡは駆動を停止する（図３６のステップＳ９５）。
時刻Ｔ１６以降のセンスアンプモジュールＳＡの動作は、時刻Ｔ１０～時刻Ｔ１５の期間の動作と同様である。
時刻Ｔ１７において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、ノードＳＮに電圧ＶＢＬが印加され、ノードＲＮに参照電圧ＶＲＥＦが印加される（図３６のステップＳ９２）。時刻Ｔ１７～時刻Ｔ１８の期間に、電圧ＶＢＬは参照電圧ＶＲＥＦよりも低くなる。
時刻Ｔ１８において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡへの電圧ＶＢＬ及び参照電圧ＶＲＥＦの印加が停止される（図３６のステップＳ９３）。
時刻Ｔ１９において、シーケンサ１８０は、電圧ＳＡＮをＬレベルからＨレベルに立ち上げる。これにより、オペアンプＯＡは駆動する（図３６のステップＳ９４）。
時刻Ｔ１９～時刻Ｔ２０の期間において、ノードＳＮの電圧がノードＲＮの電圧よりも低いため、オペアンプＯＡは、Ｌレベルの電圧を電圧ＶＯＵＴとして出力する。
時刻Ｔ２０において、シーケンサ１８０は、電圧ＳＡＮをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡは駆動を停止する（図３６のステップＳ９５）。
＜６－３＞効果
本実施形態に係る構成を、第１実施形態に適用できる。もちろん、本実施形態に係るセンスアンプモジュールＳＡは、第２実施形態～第４実施形態に適用することもできる。また、本実施形態に係るセンスアンプモジュールＳＡは、第１実施形態の変形例に係るメモリチップ１００に適用することもできる。
＜７＞第７実施形態
第７実施形態に係るメモリチップ１００について説明する。本実施形態に係るメモリチップ１００は、第１実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のオペアンプＯＡ（ＯＡ０～ＯＡ６）の代わりに、フリップ・フロップ回路Ｆ／Ｆを用いたものである。
＜７－１＞センスアンプモジュールＳＡの構成
まず、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの構成の詳細について、図３９を用いて説明する。図３９は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡの構成の一例を示す回路図である。なお、図３９では、センスアンプモジュールＳＡ内の電圧検知回路ＳＣ、ラッチ回路ＬＣ、及び論理演算回路１４１は省略されている。
図３９に示すように、センスアンプモジュールＳＡは、スイッチＳＷｔｒ０及びＳＷｔｒ１、イコライザＥＱ、並びにフリップ・フロップ回路Ｆ／Ｆを含む。なお、スイッチＳＷｔｒ０及びＳＷｔｒ１、並びにイコライザＥＱは、フリップ・フロップ回路Ｆ／Ｆごとに設けられる。
スイッチＳＷｔｒ０及びＳＷｔｒ１は、第５実施形態の図３２に示すスイッチＳＷｔｒ０及びＳＷｔｒ１と同じである。イコライザＥＱは、第５実施形態の図３３に示すイコライザＥＱと同じである。
フリップ・フロップ回路Ｆ／Ｆは、ノードＳＮ及びＲＮに接続され、ノードＳＮの電圧及びノードＲＮの電圧に基づく電圧ＶＯＵＴを出力する。フリップ・フロップ回路Ｆ／Ｆの詳細は後述する。
＜７－２＞フリップ・フロップ回路Ｆ／Ｆの構成
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のフリップ・フロップ回路Ｆ／Ｆの構成の詳細について、図４０を用いて説明する。図４０は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のフリップ・フロップ回路Ｆ／Ｆの構成の一例を示す回路図である。
図４０に示すように、フリップ・フロップ回路Ｆ／Ｆは、ｐチャネルＭＯＳトランジスタＴＲ２０～ＴＲ２２、ｎチャネルＭＯＳトランジスタＴＲ２３～ＴＲ２５、並びにインバータＩＮＶ０及びＩＮＶ１を含む。トランジスタＴＲ２０及びＴＲ２５は、駆動トランジスタであり、トランジスタＴＲ２１～ＴＲ２４は、入力トランジスタである。
トランジスタＴＲ２０のゲートには、電圧／ＳＡＰが印加される。トランジスタＴＲ２０のソースには、電圧ＶＤＤが印加される。トランジスタＴＲ２０のドレインは、ノードＮ８に接続される。
トランジスタＴＲ２１のゲートは、ノードＲＮに接続される。トランジスタＴＲ２１のソースは、ノードＮ８に接続される。トランジスタＴＲ２１のドレインは、ノードＳＮに接続される。
トランジスタＴＲ２２のゲートは、ノードＳＮに接続される。トランジスタＴＲ２２のソースは、ノードＮ８に接続される。トランジスタＴＲ２２のドレインは、ノードＲＮに接続される。
トランジスタＴＲ２３のゲートは、ノードＲＮに接続される。トランジスタＴＲ２３のドレインは、ノードＳＮに接続される。トランジスタＴＲ２３のソースは、ノードＮ９に接続される。
トランジスタＴＲ２４のゲートは、ノードＳＮに接続される。トランジスタＴＲ２４のドレインは、ノードＲＮに接続される。トランジスタＴＲ２４のソースは、ノードＮ９に接続される。
トランジスタＴＲ２５のゲートには、電圧ＳＡＮが印加される。トランジスタＴＲ２５のドレインは、ノードＮ９に接続される。トランジスタＴＲ２５のソースには、接地電圧ＶＳＳが印加される。
インバータ回路ＩＮＶ０は、ノードＳＮの電圧の論理レベルを反転させた電圧をインバータ回路ＩＮＶ１に供給する。
インバータ回路ＩＮＶ１は、インバータ回路ＩＮＶ０から供給された電圧の論理レベルを反転させた電圧をＶＯＵＴとして出力する。
フリップ・フロップ回路Ｆ／Ｆは、インバータ回路ＩＮＶ１の出力電圧をＶＯＵＴとして出力する。
＜７－３＞センスアンプモジュールＳＡの動作
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの動作について、図４１及び図４２を用いて説明する。図４１は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作における各種信号のタイミングチャートである。図４２は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作の一例を示すフローチャートである。
以下に説明するセンスアンプモジュールＳＡの動作は、第１実施形態の図１４に示すステップＳ１１において行われる動作である。
図４１に示すように、時刻Ｔ１０において、シーケンサ１８０は、電圧ＥＱ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、イコライザＥＱは、ノードＳＮの電圧及びノードＲＮの電圧をイコライズする（図４２のステップＳ１００）。
時刻Ｔ１１において、シーケンサ１８０は、電圧ＥＱ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、イコライザＥＱは、ノードＳＮの電圧及びノードＲＮの電圧のイコライズを停止する（図４２のステップＳ１０１）。
時刻Ｔ１２において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、ノードＳＮに電圧ＶＢＬが印加され、ノードＲＮに参照電圧ＶＲＥＦが印加される（図４２のステップＳ１０２）。
時刻Ｔ１３において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、フリップ・フロップ回路Ｆ／Ｆへの電圧ＶＢＬ及び参照電圧ＶＲＥＦの印加が停止される（図４２のステップＳ１０３）。
時刻Ｔ１４において、シーケンサ１８０は、電圧／ＳＡＰをＨレベルからＬレベルに立ち下げ、電圧ＳＡＮをＬレベルからＨレベルに立ち上げる。これにより、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２０及びＴＲ２５はオン状態になる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動する（図４２のステップＳ１０４）。
より具体的には、時刻Ｔ１４～時刻Ｔ１５の期間において、ノードＳＮの電圧がノードＲＮの電圧よりも高いため、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２２はオフ状態であり、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２４はオン状態になる。その結果、ノードＲＮの電圧は電圧ＶＳＳになる。これにより、トランジスタＴＲ２１はオン状態になり、トランジスタＴＲ２３はオフ状態である。その結果、ノードＳＮの電圧は電圧ＶＤＤになる。これにより、フリップ・フロップ回路Ｆ／Ｆは、インバータ回路ＩＮＶ０及びＩＮＶ１を介してＨレベルの電圧（ＶＤＤ）を電圧ＶＯＵＴとして出力する。
時刻Ｔ１５において、シーケンサ１８０は、電圧／ＳＡＰをＬレベルからＨレベルに立ち上げ、電圧ＳＡＮをＨレベルからＬレベルに立ち下げる。これにより、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２０及びＴＲ２５はオフ状態になる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動を停止する（図４２のステップＳ１０５）。
時刻Ｔ１６以降のセンスアンプモジュールＳＡの動作は、時刻Ｔ１０～時刻Ｔ１５の期間の動作と同様である。
時刻Ｔ１７において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、ノードＳＮに電圧ＶＢＬが印加され、ノードＲＮに参照電圧ＶＲＥＦが印加される（図４２のステップＳ１０２）。時刻Ｔ１７～時刻Ｔ１８の期間に、電圧ＶＢＬは参照電圧ＶＲＥＦよりも低くなる。
時刻Ｔ１８において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、フリップ・フロップ回路Ｆ／Ｆへの電圧ＶＢＬ及び参照電圧ＶＲＥＦの印加が停止される（図４２のステップＳ１０３）。
時刻Ｔ１９において、シーケンサ１８０は、電圧／ＳＡＰをＨレベルからＬレベルに立ち下げ、電圧ＳＡＮをＬレベルからＨレベルに立ち上げる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動する（図４２のステップＳ１０４）。
より具体的には、時刻Ｔ１９～時刻Ｔ２０の期間において、ノードＳＮの電圧がノードＲＮの電圧よりも低いため、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２２はオン状態になり、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２４はオフ状態である。その結果、ノードＲＮの電圧は電圧ＶＤＤになる。これにより、トランジスタＴＲ２１はオフ状態であり、トランジスタＴＲ２３はオン状態になる。その結果、ノードＳＮの電圧は電圧ＶＳＳになる。これにより、フリップ・フロップ回路Ｆ／Ｆは、インバータ回路ＩＮＶ０及びＩＮＶ１を介してＬレベルの電圧（ＶＳＳ）を電圧ＶＯＵＴとして出力する。
時刻Ｔ２０において、シーケンサ１８０は、電圧／ＳＡＰをＬレベルからＨレベルに立ち上げ、電圧ＳＡＮをＨレベルからＬレベルに立ち下げる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動を停止する（図４２のステップＳ１０５）。
＜７－４＞効果
本実施形態に係る構成を、第１実施形態に適用できる。もちろん、本実施形態に係るセンスアンプモジュールＳＡは、第２実施形態～第４実施形態に適用することもできる。また、本実施形態に係るセンスアンプモジュールＳＡは、第１実施形態の変形例に係るメモリチップ１００に適用することもできる。
＜８＞第８実施形態
第８実施形態に係るメモリチップ１００について説明する。本実施形態に係るメモリチップ１００は、第７実施形態と異なり、ビット線ＢＬをセンスアンプモジュールＳＡ内のノードＳＮに直接接続せず、参照電圧ＶＲＥＦをセンスアンプモジュールＳＡ内のノードＲＮに直接接続しないものである。以下では、第７実施形態と異なる点についてのみ説明する。
＜８－１＞センスアンプモジュールＳＡの構成
まず、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの構成の詳細について、図４３を用いて説明する。図４３は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡの構成の一例を示す回路図である。なお、図４３では、センスアンプモジュールＳＡ内の電圧検知回路ＳＣ、ラッチ回路ＬＣ、及び論理演算回路１４１は省略されている。
図４３に示すように、センスアンプモジュールＳＡは、スイッチＳＷｔｒ０及びＳＷｔｒ１、イコライザＥＱ、フリップ・フロップ回路Ｆ／Ｆ、並びにｐチャネルＭＯＳトランジスタＴＲ２６～ＴＲ２９を含む。なお、スイッチＳＷｔｒ０及びＳＷｔｒ１、イコライザＥＱ、並びにトランジスタＴＲ２６～ＴＲ２９は、フリップ・フロップ回路Ｆ／Ｆごとに設けられる。
スイッチＳＷｔｒ０は、ノードＳＮとノードＮ１０とを接続する。スイッチＳＷｔｒ０は、第５実施形態の図３２に示すスイッチＳＷｔｒ０と同じである。トランジスタＴＲ０の一端、及びトランジスタＴＲ１の一端は、ノードＮ１０に接続される。
スイッチＳＷｔｒ１は、ノードＲＮとノードＮ１１とを接続する。スイッチＳＷｔｒ１は、第５実施形態の図３２に示すスイッチＳＷｔｒ１と同じである。トランジスタＴＲ２の一端、及びトランジスタＴＲ３の一端は、ノードＮ１１に接続される。
イコライザＥＱは、第５実施形態の図３３に示すイコライザＥＱと同じである。フリップ・フロップ回路Ｆ／Ｆは、第７実施形態の図４０に示すフリップ・フロップ回路Ｆ／Ｆと同じである。
トランジスタＴＲ２６のゲートには、電圧ＶＢＬが印加される。トランジスタＴＲ２６のソースは、ノードＮ１０に接続される。トランジスタＴＲ２６のドレインには、接地電圧ＶＳＳが印加される。
トランジスタＴＲ２７のゲートには、電圧ＰＧＡＴＥが印加される。電圧ＰＧＡＴＥは、後述のゲート電圧生成回路（図４３に図示せず）によって生成される。電圧ＰＧＡＴＥは、例えば２［Ｖ］である。トランジスタＴＲ２７のソースには、電圧ＶＤＤが印加される。トランジスタＴＲ２７のドレインは、ノードＮ１０に接続される。
トランジスタＴＲ２８のゲートには、参照電圧ＶＲＥＦが印加される。トランジスタＴＲ２８のソースは、ノードＮ１１に接続される。トランジスタＴＲ２８のドレインには、接地電圧ＶＳＳが印加される。
トランジスタＴＲ２９のゲートには、電圧ＰＧＡＴＥが印加される。トランジスタＴＲ２９のソースには、電圧ＶＤＤが印加される。トランジスタＴＲ２９のドレインは、ノードＮ１１に接続される。
＜８－２＞ゲート電圧生成回路の構成
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のゲート電圧生成回路の構成の詳細について、図４４を用いて説明する。図４４は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のゲート電圧生成回路の構成の一例を示す回路図である。
図４４に示すように、ゲート電圧生成回路ＧＣは、ｐチャネルＭＯＳトランジスタＴＲ３０、及び抵抗素子ＲＥを含む。
トランジスタＴＲ３０のゲートには、電圧ＰＧＡＴＥが印加される。トランジスタＴＲ３０のゲートは、ノードＮ１２に接続される。トランジスタＴＲ３０のソースには、電圧ＶＤＤが印加される。トランジスタＴＲ３０のドレインは、ノードＮ１２に接続される。
抵抗素子ＲＥの一端は、ノードＮ１２に接続される。抵抗素子ＲＥの他端には、接地電圧ＶＳＳが印加される。抵抗素子ＲＥの抵抗値は、例えば１０［ＭΩ］である。
メモリチップ１００への電源投入後、電圧ＶＤＤが立ち上がると、抵抗素子ＲＥに電流が流れ始め、電圧ＰＧＡＴＥはＬレベルから立ち上がる。ある時間経過後、電圧ＰＧＡＴＥは一定の電圧（例えば２［Ｖ］）になる。この電圧がトランジスタＴＲ２７及びＴＲ２９のゲートにそれぞれ印加される。
＜８－３＞センスアンプモジュールＳＡの動作
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの動作について、図４５及び図４６を用いて説明する。図４５は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作における各種信号のタイミングチャートである。図４６は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作の一例を示すフローチャートである。
以下に説明するセンスアンプモジュールＳＡの動作は、第１実施形態の図１４に示すステップＳ１１において行われる動作である。
図４５に示すように、時刻Ｔ１０において、シーケンサ１８０は、電圧ＥＱ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、イコライザＥＱは、ノードＳＮの電圧及びノードＲＮの電圧をイコライズする（図４６のステップＳ１１０）。
時刻Ｔ１１において、シーケンサ１８０は、電圧ＥＱ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、イコライザＥＱは、ノードＳＮの電圧及びノードＲＮの電圧のイコライズを停止する（図４６のステップＳ１１１）。
時刻Ｔ１２において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、ノードＳＮに、電圧ＶＢＬに基づく電圧（ノードＮ１０の電圧ＶＮ１０）が印加され、ノードＲＮに、参照電圧ＶＲＥＦに基づく電圧（ノードＮ１１の電圧ＶＮ１１）が印加される（図４６のステップＳ１１２）。
より具体的には、時刻Ｔ１２～時刻Ｔ１３の期間において、トランジスタＴＲ２８及びＴＲ２９はオン状態である。トランジスタＴＲ２８のオン抵抗値は、参照電圧ＶＲＥＦに基づく。これにより、ノードＮ１１の電圧ＶＮ１１は、参照電圧ＶＲＥＦに依存し、電圧ＶＳＳよりも高く、電圧ＶＤＤよりも低くなる。よって、時刻Ｔ１２～時刻Ｔ１３の期間において、ノードＲＮに、電圧ＶＳＳよりも高く、電圧ＶＤＤよりも低い電圧ＶＮ１１が印加される。また、時刻Ｔ１２～時刻Ｔ１３の期間において、電圧ＶＢＬが参照電圧ＶＲＥＦよりも高いため、ノードＮ１０の電圧ＶＮ１０は、電圧ＶＢＬに依存し、ノードＮ１１の電圧ＶＮ１１よりも高く、電圧ＶＤＤよりも低くなる。よって、時刻Ｔ１２～時刻Ｔ１３の期間において、ノードＳＮに、電圧ＶＮ１１よりも高く、電圧ＶＤＤよりも低い電圧ＶＮ１０が印加される。
時刻Ｔ１３において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、ノードＳＮへの電圧ＶＮ１０の印加及びノードＲＮへの電圧ＶＮ１１の印加が停止される（図４６のステップＳ１１３）。
時刻Ｔ１４において、シーケンサ１８０は、電圧／ＳＡＰをＨレベルからＬレベルに立ち下げ、電圧ＳＡＮをＬレベルからＨレベルに立ち上げる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動する（図４６のステップＳ１１４）。
より具体的には、時刻Ｔ１４～時刻Ｔ１５の期間において、ノードＳＮの電圧がノードＲＮの電圧よりも高いため、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２２はオフ状態であり、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２４はオン状態になる。その結果、ノードＲＮの電圧は電圧ＶＳＳになる。これにより、トランジスタＴＲ２１はオン状態になり、トランジスタＴＲ２３はオフ状態である。その結果、ノードＳＮの電圧は電圧ＶＤＤになる。これにより、フリップ・フロップ回路Ｆ／Ｆは、インバータ回路ＩＮＶ０及びＩＮＶ１を介してＨレベルの電圧（ＶＤＤ）を電圧ＶＯＵＴとして出力する。
時刻Ｔ１５において、シーケンサ１８０は、電圧／ＳＡＰをＬレベルからＨレベルに立ち上げ、電圧ＳＡＮをＨレベルからＬレベルに立ち下げる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動を停止する（図４６のステップＳ１１５）。
時刻Ｔ１６以降のセンスアンプモジュールＳＡの動作は、時刻Ｔ１０～時刻Ｔ１５の期間の動作と同様である。
時刻Ｔ１７において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、ノードＳＮに電圧ＶＮ１０が印加され、ノードＲＮに電圧ＶＮ１１が印加される（図４６のステップＳ１１２）。
より具体的には、時刻Ｔ１７～時刻Ｔ１８の期間において、ノードＲＮに、電圧ＶＳＳよりも高く、電圧ＶＤＤよりも低い電圧ＶＮ１１が印加される。また、時刻Ｔ１７～時刻Ｔ１８の期間において、電圧ＶＢＬが参照電圧ＶＲＥＦよりも低いため、ノードＮ１０の電圧ＶＮ１０は、電圧ＶＢＬに依存し、電圧ＶＳＳよりも高く、ノードＮ１１の電圧ＶＮ１１よりも低くなる。よって、時刻Ｔ１７～時刻Ｔ１８の期間において、ノードＳＮに、電圧ＶＳＳよりも高く、電圧ＶＮ１１よりも低い電圧ＶＮ１０が印加される。
時刻Ｔ１８において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、ノードＳＮへの電圧ＶＮ１０の印加及びノードＲＮへの電圧ＶＮ１１の印加が停止される（図４６のステップＳ１１３）。
時刻Ｔ１９において、シーケンサ１８０は、電圧／ＳＡＰをＨレベルからＬレベルに立ち下げ、電圧ＳＡＮをＬレベルからＨレベルに立ち上げる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動する（図４６のステップＳ１１４）。
より具体的には、時刻Ｔ１９～時刻Ｔ２０の期間において、ノードＳＮの電圧がノードＲＮの電圧よりも低いため、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２２はオン状態になり、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２４はオフ状態である。その結果、ノードＲＮの電圧は電圧ＶＤＤになる。これにより、トランジスタＴＲ２１はオフ状態であり、トランジスタＴＲ２３はオン状態になる。その結果、ノードＳＮの電圧は電圧ＶＳＳになる。これにより、フリップ・フロップ回路Ｆ／Ｆは、インバータ回路ＩＮＶ０及びＩＮＶ１を介してＬレベルの電圧（ＶＳＳ）を電圧ＶＯＵＴとして出力する。
時刻Ｔ２０において、シーケンサ１８０は、電圧／ＳＡＰをＬレベルからＨレベルに立ち上げ、電圧ＳＡＮをＨレベルからＬレベルに立ち下げる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動を停止する（図４６のステップＳ１１５）。
次に、フリップ・フロップ回路Ｆ／Ｆの出力電圧ＶＯＵＴがＨレベルからＬレベルに切り替わるタイミングについて、図４７を用いて説明する。図４７は、本実施形態に係るメモリチップ１００における、選択ビット線ＢＬへの読み出し電圧Ｖｒｅａｄ印加後の、記憶素子ＭＲの抵抗状態ＲＳと、クロック数と、フリップ・フロップ回路Ｆ／Ｆの出力電圧との関係の一例を示す図である。
図４７において、「クロック数」とは、クロック信号ＣＬＫがＬレベルからＨレベルに立ち上がる回数であり、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加されたときに、クロック数のカウントが開始される。クロック信号ＣＬＫは、シーケンサ１８０がイコライザＥＱに供給する電圧ＥＱ＿ＯＮをＬレベルからＨレベルに立ち上げるタイミングを決める。シーケンサ１８０は、例えばクロック信号ＣＬＫの立ち上がりに同期して、電圧ＥＱ＿ＯＮをＬレベルからＨレベルに立ち上げる。「Ｈ／Ｌ」は、フリップ・フロップ回路Ｆ／Ｆの出力電圧ＶＯＵＴの値である。なお、抵抗状態ＲＳ７については、出力電圧ＶＯＵＴはＨレベル（一定）であるため、出力電圧ＶＯＵＴの値を「－」で示している。
また、図４７では、参照電圧毎に、各抵抗状態の出力電圧ＶＯＵＴがＨレベルからＬレベルに変わるタイミングの遷移を矢印線で示している。図４７の結果から、抵抗状態が高いほど、フリップ・フロップ回路Ｆ／Ｆの出力電圧ＶＯＵＴがＨレベルからＬレベルに切り替わるタイミングが遅くなることがわかる。
図４７に示すように、記憶素子ＭＲの抵抗状態が抵抗状態ＲＳ０（“０００”）の場合、クロック数が３になったときにＶＯＵＴはＬレベルになる。記憶素子ＭＲの抵抗状態が抵抗状態ＲＳ１（“００１”）の場合、クロック数が４になったときにＶＯＵＴはＬレベルになる。記憶素子ＭＲの抵抗状態が抵抗状態ＲＳ２（“０１０”）の場合、クロック数が６になったときにＶＯＵＴはＬレベルになる。記憶素子ＭＲの抵抗状態が抵抗状態ＲＳ３（“０１１”）の場合、クロック数が９になったときにＶＯＵＴはＬレベルになる。記憶素子ＭＲの抵抗状態が抵抗状態ＲＳ４（“１００”）の場合、クロック数が５になったときにＶＯＵＴはＬレベルになる。記憶素子ＭＲの抵抗状態が抵抗状態ＲＳ５（“１０１”）の場合、クロック数が８になったときにＶＯＵＴはＬレベルになる。記憶素子ＭＲの抵抗状態が抵抗状態ＲＳ６（“１１０”）の場合、クロック数が１５になったときにＶＯＵＴはＬレベルになる。
＜８－４＞効果
本実施形態に係る構成を、第１実施形態に適用できる。
また、フリップ・フロップ回路Ｆ／Ｆには、ノードＳＮ及びノードＲＮ部分にそれぞれ寄生容量（例えば２０［ｆＦ］）がある可能性がある。この寄生容量があると、スイッチＳＷｔｒ０がオン状態になり、ビット線ＢＬの電圧ＶＢＬがノードＳＮに供給されるたびに、電圧ＶＢＬが下降または上昇する可能性がある。
本実施形態に係るセンスアンプモジュールＳＡでは、ビット線ＢＬがノードＳＮに直接接続されない。これにより、スイッチＳＷｔｒ０がオン状態になることによる電圧ＶＢＬの変動を防ぐことができる。よって、記憶装置の動作信頼性を向上できる。
もちろん、本実施形態に係るセンスアンプモジュールＳＡは、第２実施形態～第４実施形態に適用することもできる。また、本実施形態に係るセンスアンプモジュールＳＡは、第１実施形態の変形例に係るメモリチップ１００に適用することもできる。
＜９＞第９実施形態
第９実施形態に係るメモリチップ１００について説明する。本実施形態に係るメモリチップ１００は、第８実施形態と異なり、センスアンプモジュールＳＡ内にスイッチＳＷｔｒ０及びＳＷｔｒ１を設けないものである。以下では、第８実施形態と異なる点についてのみ説明する。
＜９－１＞センスアンプモジュールＳＡの構成
まず、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの構成の詳細について、図４８を用いて説明する。図４８は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡの構成の一例を示す回路図である。なお、図４８では、センスアンプモジュールＳＡ内の電圧検知回路ＳＣ、ラッチ回路ＬＣ、及び論理演算回路１４１は省略されている。
図４８に示すように、センスアンプモジュールＳＡは、イコライザＥＱ、フリップ・フロップ回路Ｆ／Ｆ、ｐチャネルＭＯＳトランジスタＴＲ２６～ＴＲ２９、ＴＲ３２及びＴＲ３４、並びにｎチャネルＭＯＳトランジスタＴＲ３１及びＴＲ３３を含む。なお、イコライザＥＱ、及びトランジスタＴＲ２６～ＴＲ３４は、フリップ・フロップ回路Ｆ／Ｆごとに設けられる。
イコライザＥＱは、第５実施形態の図３３に示すイコライザＥＱと同じである。フリップ・フロップ回路Ｆ／Ｆは、第７実施形態の図４０に示すフリップ・フロップ回路Ｆ／Ｆと同じである。
トランジスタＴＲ２６のゲートには、電圧ＶＢＬが印加される。トランジスタＴＲ２６のソースは、ノードＳＮに接続される。トランジスタＴＲ２６のドレインは、ノードＮ１３に接続される。
トランジスタＴＲ２７のゲートには、電圧ＰＧＡＴＥが印加される。トランジスタＴＲ２７のソースには、電圧ＶＤＤが印加される。トランジスタＴＲ２７のドレインは、ノードＮ１４に接続される。
トランジスタＴＲ２８のゲートには、参照電圧ＶＲＥＦが印加される。トランジスタＴＲ２８のソースは、ノードＲＮに接続される。トランジスタＴＲ２８のドレインは、ノードＮ１５に接続される。
トランジスタＴＲ２９のゲートには、電圧ＰＧＡＴＥが印加される。トランジスタＴＲ２９のソースには、電圧ＶＤＤが印加される。トランジスタＴＲ２９のドレインは、ノードＮ１６に接続される。
トランジスタＴＲ３１のゲートには、電圧ＳＷＧＡＴＥが印加される。トランジスタＴＲ３１のドレインは、ノードＮ１３に接続される。トランジスタＴＲ３１のソースには、接地電圧ＶＳＳが印加される。
トランジスタＴＲ３２のゲートには、電圧／ＳＷＧＡＴＥが印加される。電圧／ＳＷＧＡＴＥは、電圧ＳＷＧＡＴＥの論理レベルを反転させた電圧である。トランジスタＴＲ３２のソースは、ノードＮ１４に接続される。トランジスタＴＲ３２のドレインは、ノードＳＮに接続される。
トランジスタＴＲ３３のゲートには、電圧ＳＷＧＡＴＥが印加される。トランジスタＴＲ３３のドレインは、ノードＮ１５に接続される。トランジスタＴＲ３３のソースには、接地電圧ＶＳＳが印加される。
トランジスタＴＲ３４のゲートには、電圧／ＳＷＧＡＴＥが印加される。トランジスタＴＲ３４のソースは、ノードＮ１６に接続される。トランジスタＴＲ３４のドレインには、ノードＲＮに接続される。
＜９－２＞センスアンプモジュールＳＡの動作
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの動作について、図４９を用いて説明する。図４９は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作における各種信号のタイミングチャートである。なお、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡのセンス動作の一例を示すフローチャートは、第８実施形態の図４６と同じである。
以下に説明するセンスアンプモジュールＳＡの動作は、第１実施形態の図１４に示すステップＳ１１において行われる動作である。
図４９に示すように、時刻Ｔ１０において、シーケンサ１８０は、電圧ＥＱ＿ＯＮをＬレベルからＨレベルに立ち上げる。これにより、イコライザＥＱは、ノードＳＮの電圧及びノードＲＮの電圧をイコライズする（図４６のステップＳ１１０）。
時刻Ｔ１１において、シーケンサ１８０は、電圧ＥＱ＿ＯＮをＨレベルからＬレベルに立ち下げる。これにより、イコライザＥＱは、ノードＳＮの電圧及びノードＲＮの電圧のイコライズを停止する（図４６のステップＳ１１１）。
時刻Ｔ１２において、シーケンサ１８０は、電圧ＳＷＧＡＴＥをＬレベルからＨレベルに立ち上げる。これにより、トランジスタＴＲ３１及びＴＲ３２はオン状態になり、トランジスタＴＲ３３またはＴＲ３４はオン状態になる。これにより、ノードＳＮに、電圧ＶＢＬに基づく電圧が印加され、ノードＲＮに、参照電圧ＶＲＥＦに基づく電圧が印加される（図４６のステップＳ１１２）。
より具体的には、時刻Ｔ１２～時刻Ｔ１３の期間において、トランジスタＴＲ２８及びＴＲ２９はオン状態である。トランジスタＴＲ２８のオン抵抗値は、参照電圧ＶＲＥＦに基づく。これにより、ノードＲＮの電圧は、参照電圧ＶＲＥＦに依存し、電圧ＶＳＳよりも高く、電圧ＶＤＤよりも低くなる。よって、時刻Ｔ１２～時刻Ｔ１３の期間において、ノードＲＮに、電圧ＶＳＳよりも高く、電圧ＶＤＤよりも低い電圧が印加される。また、時刻Ｔ１２～時刻Ｔ１３の期間において、電圧ＶＢＬが参照電圧ＶＲＥＦよりも高いため、ノードＳＮの電圧は、電圧ＶＢＬに依存し、ノードＲＮよりも高く、電圧ＶＤＤよりも低くなる。よって、時刻Ｔ１２～時刻Ｔ１３の期間において、ノードＳＮに、ノードＲＮの電圧よりも高く、電圧ＶＤＤよりも低い電圧が印加される。
時刻Ｔ１３において、シーケンサ１８０は、電圧ＳＷＧＡＴＥをＨレベルからＬレベルに立ち下げる。これにより、ノードＳＮへの電圧ＶＢＬに基づく電圧の印加、及びノードＲＮへの参照電圧ＶＲＥＦに基づく電圧の印加が停止される（図４６のステップＳ１１３）。
時刻Ｔ１４において、シーケンサ１８０は、電圧／ＳＡＰをＨレベルからＬレベルに立ち下げ、電圧ＳＡＮをＬレベルからＨレベルに立ち上げる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動する（図４６のステップＳ１１４）。
より具体的には、時刻Ｔ１４～時刻Ｔ１５の期間において、ノードＳＮの電圧はノードＲＮの電圧よりも高いため、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２２はオフ状態であり、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２４はオン状態になる。その結果、ノードＲＮの電圧は電圧ＶＳＳになる。これにより、トランジスタＴＲ２１はオン状態になり、トランジスタＴＲ２３はオフ状態である。その結果、ノードＳＮの電圧は電圧ＶＤＤになる。これにより、フリップ・フロップ回路Ｆ／Ｆは、インバータ回路ＩＮＶ０及びＩＮＶ１を介してＨレベルの電圧（ＶＤＤ）を電圧ＶＯＵＴとして出力する。
時刻Ｔ１５において、シーケンサ１８０は、電圧／ＳＡＰをＬレベルからＨレベルに立ち上げ、電圧ＳＡＮをＨレベルからＬレベルに立ち下げる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動を停止する（図４６のステップＳ１１５）。
時刻Ｔ１６以降のセンスアンプモジュールＳＡの動作は、時刻Ｔ１０～時刻Ｔ１５の期間の動作と同様である。
時刻Ｔ１７において、シーケンサ１８０は、電圧ＳＷＧＡＴＥをＬレベルからＨレベルに立ち上げる。これにより、ノードＳＮに、電圧ＶＢＬに基づく電圧が印加され、ノードＲＮに、参照電圧ＶＲＥＦに基づく電圧が印加される（図４６のステップＳ１１２）。
より具体的には、時刻Ｔ１７～時刻Ｔ１８の期間において、ノードＲＮに、電圧ＶＳＳよりも高く、電圧ＶＤＤよりも低い電圧が印加される。また、時刻Ｔ１７～時刻Ｔ１８の期間において、電圧ＶＢＬが参照電圧ＶＲＥＦよりも低いため、ノードＳＮの電圧は、電圧ＶＢＬに依存し、電圧ＶＳＳよりも高く、ノードＲＮの電圧よりも低くなる。よって、時刻Ｔ１７～時刻Ｔ１８の期間において、ノードＳＮに、電圧ＶＳＳよりも高く、ノードＲＮの電圧よりも低い電圧が印加される。
時刻Ｔ１８において、シーケンサ１８０は、電圧ＳＷＧＡＴＥをＨレベルからＬレベルに立ち下げる。これにより、ノードＳＮへの電圧ＶＢＬに基づく電圧の印加、及びノードＲＮへの参照電圧ＶＲＥＦに基づく電圧の印加が停止される（図４６のステップＳ１１３）。
時刻Ｔ１９において、シーケンサ１８０は、電圧／ＳＡＰをＨレベルからＬレベルに立ち下げ、電圧ＳＡＮをＬレベルからＨレベルに立ち上げる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動する（図４６のステップＳ１１４）。
より具体的には、時刻Ｔ１９～時刻Ｔ２０の期間において、ノードＳＮの電圧はノードＲＮの電圧よりも低いため、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２２はオン状態になり、フリップ・フロップ回路Ｆ／Ｆ内のトランジスタＴＲ２４はオフ状態である。その結果、ノードＲＮの電圧は電圧ＶＤＤになる。これにより、トランジスタＴＲ２１はオフ状態であり、トランジスタＴＲ２３はオン状態になる。その結果、ノードＳＮの電圧は電圧ＶＳＳになる。これにより、フリップ・フロップ回路Ｆ／Ｆは、インバータ回路ＩＮＶ０及びＩＮＶ１を介してＬレベルの電圧（ＶＳＳ）を電圧ＶＯＵＴとして出力する。
時刻Ｔ２０において、シーケンサ１８０は、電圧／ＳＡＰをＬレベルからＨレベルに立ち上げ、電圧ＳＡＮをＨレベルからＬレベルに立ち下げる。これにより、フリップ・フロップ回路Ｆ／Ｆは駆動を停止する（図４６のステップＳ１１５）。
＜９－３＞効果
本実施形態に係る構成を、第１実施形態に適用できる。また、本実施形態に係るセンスアンプモジュールＳＡでは、ビット線ＢＬがノードＳＮに直接接続されないため、第８実施形態と同様に電圧ＶＢＬの変動を防ぐことができる。よって、記憶装置の動作信頼性を向上できる。もちろん、本実施形態に係るセンスアンプモジュールＳＡは、第２実施形態～第４実施形態に適用することもできる。また、本実施形態に係るセンスアンプモジュールＳＡは、第１実施形態の変形例に係るメモリチップ１００に適用することもできる。
＜１０＞第１０実施形態
第１０実施形態に係るメモリチップ１００について説明する。本実施形態に係るメモリチップ１００は、第５実施形態と異なり、第５実施形態に係るセンスアンプモジュールＳＡを第３実施形態に適用し、更にセンスアンプモジュールＳＡ内に、センスタイミングを制御するためのカウンタを設けたものである。以下では、第５実施形態と異なる点についてのみ説明する。
＜１０－１＞センスアンプモジュールＳＡの構成
まず、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの構成の詳細について、図５０を用いて説明する。図５０は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡの構成の一例を示すブロック図である。なお、図５０では、データレジスタ１５０からビット線ＢＬに書き込みデータＤＡＴを送信するための機能ブロック及び配線等の構成要素は省略されている。
センスアンプモジュールＳＡは、オペアンプＯＡ＿Ｌ及びＯＡ＿Ｈ、スイッチＳＷｔｒ０＿Ｌ及びＳＷｔｒ０＿Ｈ、スイッチＳＷｔｒ１＿Ｌ及びＳＷｔｒ１＿Ｈ、イコライザＥＱ＿Ｌ及びＥＱ＿Ｈ、電圧検知回路ＳＣ＿Ｌ及びＳＣ＿Ｈ、レジスタＲＥＧ＿Ｌ及びＲＥＧ＿Ｈ、論理演算回路１４１、並びにカウンタ１４２を含む。
オペアンプＯＡ＿Ｌ及びＯＡ＿Ｈは、第５実施形態の図３４に示すオペアンプＯＡと同じである。以下では、オペアンプＯＡ＿Ｌに供給される電圧／ＳＡＰを「電圧／ＳＡＰ＿Ｌ」と表記し、オペアンプＯＡ＿Ｈに供給される電圧／ＳＡＰを「電圧／ＳＡＰ＿Ｈ」と表記する。
スイッチＳＷｔｒ０＿Ｌ及びＳＷｔｒ０＿Ｈは、第５実施形態の図３２に示すスイッチＳＷｔｒ０と同じである。スイッチＳＷｔｒ１＿Ｌ及びＳＷｔｒ１＿Ｈは、第５実施形態の図３２に示すスイッチＳＷｔｒ１と同じである。以下では、スイッチＳＷｔｒ０＿Ｌ及びスイッチＳＷｔｒ１＿Ｌに供給される電圧ＴＲＸ＿ＯＮ及び／ＴＲＸ＿ＯＮを「電圧ＴＲＸ＿ＯＮ＿Ｌ及び電圧／ＴＲＸ＿ＯＮ＿Ｌ」と表記し、スイッチＳＷｔｒ０＿Ｈ及びスイッチＳＷｔｒ１＿Ｈに供給される電圧ＴＲＸ＿ＯＮ及び／ＴＲＸ＿ＯＮを「電圧ＴＲＸ＿ＯＮ＿Ｈ及び電圧／ＴＲＸ＿ＯＮ＿Ｈ」と表記する。
イコライザＥＱ＿Ｌ及びＥＱ＿Ｈは、第５実施形態の図３３に示すイコライザＥＱと同じである。以下では、イコライザＥＱ＿Ｌに供給される電圧ＥＱ＿ＯＮ及び／ＥＱ＿ＯＮを「電圧ＥＱ＿ＯＮ＿Ｌ及び／ＥＱ＿ＯＮ＿Ｌ」と表記し、イコライザＥＱ＿Ｈに供給される電圧ＥＱ＿ＯＮ及び／ＥＱ＿ＯＮを「電圧ＥＱ＿ＯＮ＿Ｈ及び／ＥＱ＿ＯＮ＿Ｈ」と表記する。
レジスタＲＥＧ＿Ｌ及びＲＥＧ＿Ｈは、第３実施形態の図２２に示すレジスタＲＥＧ＿Ｌ及びＲＥＧ＿Ｈと同じである。レジスタＲＥＧ＿Ｌは、複数のラッチ回路ＬＣ＿Ｌを含み、レジスタＲＥＧ＿Ｈは、複数のラッチ回路ＬＣ＿Ｈを含む。
電圧検知回路ＳＣ＿Ｌは、オペアンプＯＡ＿Ｌから供給された電圧ＶＯＵＴ＿ＬがＬレベルかどうかを検知し、検知結果をレジスタＲＥＧ＿Ｌに送信する。電圧検知回路ＳＣ＿Ｈは、オペアンプＯＡ＿Ｈから供給された電圧ＶＯＵＴ＿ＨがＬレベルかどうかを検知し、検知結果をレジスタＲＥＧ＿Ｈに送信する。より具体的には、電圧ＶＯＵＴ＿ＬがＬレベルである場合、電圧検知回路ＳＣ＿Ｌは、電圧ＶＯＵＴ＿ＬがＬレベルであると検知したときのカウンタ値ＣＮＴを、レジスタＲＥＧ＿Ｌのラッチ回路ＬＣ＿Ｌに送信し、ラッチ回路ＬＣ＿Ｌは、カウンタ値ＣＮＴを格納する。他方で、電圧ＶＯＵＴ＿ＬがＨレベルである場合、電圧検知回路ＳＣ＿Ｌは、電圧ＶＯＵＴ＿Ｌを検知したときのカウンタ値ＣＮＴをラッチ回路ＬＣ＿Ｌに送信しない。電圧ＶＯＵＴ＿Ｈが「Ｌレベル／Ｈレベル」である場合の電圧検知回路ＳＣ＿Ｈの動作も同様である。
複数のラッチ回路ＬＣ＿Ｌの各々は、電圧検知回路ＳＣ＿Ｌから受信したカウンタ値ＣＮＴを保持する。複数のラッチ回路ＬＣ＿Ｈの各々は、電圧検知回路ＳＣ＿Ｈから受信したカウンタ値ＣＮＴを保持する。
論理演算回路１４１は、ラッチ回路ＬＣ＿Ｌ及びＬＣ＿Ｈの値（カウンタ値ＣＮＴ）を用いて論理演算を行い、演算結果をデータレジスタ１５０に送信する。
カウンタ１４２は、一定の時間間隔でカウンタ値ＣＮＴをインクリメントする。
＜１０－２＞センスアンプモジュールＳＡの動作
次に、本実施形態に係るメモリチップ１００が備えるセンスアンプ１４０内のセンスアンプモジュールＳＡの動作について、図５１～図５７を用いて説明する。以下では、センス回数を、オペアンプＯＡ＿Ｌに４回、オペアンプＯＡ＿Ｈに３回に振り分ける場合について説明する。この場合、レジスタＲＥＧ＿Ｌは、オペアンプＯＡ＿Ｌのセンス回数と同じ数（４個）のラッチ回路ＬＣ＿Ｌ（以下、「ラッチ回路ＬＣ＿Ｌ０～ＬＣ＿Ｌ３」と表記する）を含み、レジスタＲＥＧ＿Ｈは、オペアンプＯＡ＿Ｈのセンス回数と同じ数（３個）のラッチ回路ＬＣ＿Ｈ（以下、「ラッチ回路ＬＣ＿Ｈ０～ＬＣ＿Ｈ２」と表記する）を含む。
シーケンサ１８０は、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄを印加した後に、センスアンプ１４０と選択ビット線ＢＬとを電気的に非接続状態にする。これにより、ビット線ＢＬの電圧は、抵抗状態ＲＳ０～ＲＳ７に応じて減衰する。オペアンプＯＡ＿Ｌは、例えば時刻ＴｓＬ０～ＴｓＬ３において、参照電圧ＶＲＥＦ＿Ｌを用いて、抵抗状態ＲＳ０～ＲＳ３をセンスする。オペアンプＯＡ＿Ｈは、例えば時刻ＴｓＨ０～ＴｓＨ２において、参照電圧ＶＲＥＦ＿Ｈを用いて、４つの抵抗状態ＲＳ４～ＲＳ７をセンスする。
参照電圧ＶＲＥＦ＿Ｌ、及び時刻ＴｓＬ０～ＴｓＬ３、並びに参照電圧ＶＲＥＦ＿Ｈ、及び時刻ＴｓＨ０～ＴｓＨ２は、第３実施形態と同様に決めることができる。
まず、オペアンプＯＡ＿Ｌのセンス動作について、図５１～図５３を用いて説明する。図５１は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のオペアンプＯＡ＿Ｌのセンス動作における各種信号のタイミングチャートである。図５２及び図５３は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のオペアンプＯＡ＿Ｌのセンス動作の一例を示すフローチャートである。なお、図５２及び図５３では、オペアンプＯＡ＿Ｌのセンス回数をｉ（ｉは１以上４以下の自然数）と表記している。
図５２に示すように、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加された後、シーケンサ１８０は、ｉ＝１を設定し、レジスタＲＥＧ＿Ｌのラッチ回路ＬＣ＿Ｌ０～ＬＣ＿Ｌ３に初期値として０を設定する（ステップＳ１２０）。そして、シーケンサ１８０は、カウンタ１４２を起動し、カウンタ１４２は、一定の時間間隔でカウンタ値ＣＮＴのインクリメントを開始する。
次に、シーケンサ１８０は、オペアンプＯＡ＿Ｌのｉ回目のセンスタイミング（カウンタ値ＣＮＴが、シーケンサ１８０がイコライザＥＱ＿Ｌに供給する電圧ＥＱ＿ＯＮ＿ＬをＬレベルからＨレベルに立ち上げるときのカウンタ値（ＣｎｔＬｉ）と等しい）かどうかを判断する（ステップＳ１２１）。カウンタ値ＣＮＴがカウンタ値ＣｎｔＬｉではない場合（ステップＳ１２１、Ｎｏ）、シーケンサ１８０は、前述のステップＳ１２１を実施する。
他方で、カウンタ値ＣＮＴがカウンタ値ＣｎｔＬｉである場合（ステップＳ１２１、Ｙｅｓ）、シーケンサ１８０は、電圧ＥＱ＿ＯＮ＿Ｌの立ち上げ及び立ち下げ、電圧ＴＲＸ＿ＯＮ＿Ｌの立ち上げ及び立ち下げ、並びに電圧／ＳＡＰ＿Ｌの立ち下げ及び立ち上げを順に行う。
図５１に示すように、時刻Ｔ１０において、オペアンプＯＡ＿Ｌの１回目のセンスタイミング（カウンタ値ＣＮＴ＝１）になると、時刻Ｔ１１において、シーケンサ１８０は、電圧ＥＱ＿ＯＮ＿ＬをＬレベルからＨレベルに立ち上げる。これにより、イコライザＥＱ＿Ｌは、ノードＳＮ＿Ｌの電圧及びノードＲＮ＿Ｌの電圧をイコライズする（図５２のステップＳ１２２）。
時刻Ｔ１２において、シーケンサ１８０は、電圧ＥＱ＿ＯＮ＿ＬをＨレベルからＬレベルに立ち下げる。これにより、イコライザＥＱ＿Ｌは、ノードＳＮ＿Ｌの電圧及びノードＲＮ＿Ｌの電圧のイコライズを停止する（図５２のステップＳ１２３）。
時刻Ｔ１３において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮ＿ＬをＬレベルからＨレベルに立ち上げる。これにより、ノードＳＮ＿Ｌに電圧ＶＢＬが印加され、ノードＲＮ＿Ｌに参照電圧ＶＲＥＦ＿Ｌが印加される（図５２のステップＳ１２４）。
時刻Ｔ１４において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮ＿ＬをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡ＿Ｌへの電圧ＶＢＬ及び参照電圧ＶＲＥＦ＿Ｌの印加が停止される（図５２のステップＳ１２５）。
時刻Ｔ１５において、シーケンサ１８０は、電圧／ＳＡＰ＿ＬをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡ＿Ｌは駆動する（図５２のステップＳ１２６）。
より具体的には、時刻Ｔ１５～時刻Ｔ１６の期間において、ノードＳＮ＿Ｌの電圧がノードＲＮ＿Ｌの電圧よりも高いため、オペアンプＯＡ＿Ｌは、Ｈレベルの電圧を電圧ＶＯＵＴ＿Ｌとして出力する。
時刻Ｔ１６において、シーケンサ１８０は、電圧／ＳＡＰ＿ＬをＬレベルからＨレベルに立ち上げる。これにより、オペアンプＯＡ＿Ｌは駆動を停止する（図５２のステップＳ１２７）。
時刻Ｔ１７以降のセンスアンプモジュールＳＡの動作は、時刻Ｔ１１～時刻Ｔ１６の期間の動作と同様である。
時刻Ｔ１８において、オペアンプＯＡ＿Ｌの３回目のセンスタイミング（カウンタ値ＣＮＴ＝９）になると、時刻Ｔ１９において、シーケンサ１８０は、電圧ＥＱ＿ＯＮ＿ＬをＬレベルからＨレベルに立ち上げる。これにより、イコライザＥＱ＿Ｌは、ノードＳＮ＿Ｌの電圧及びノードＲＮ＿Ｌの電圧をイコライズする（図５２のステップＳ１２２）。
時刻Ｔ２０において、シーケンサ１８０は、電圧ＥＱ＿ＯＮ＿ＬをＨレベルからＬレベルに立ち下げる。これにより、イコライザＥＱ＿Ｌは、ノードＳＮ＿Ｌの電圧及びノードＲＮ＿Ｌの電圧のイコライズを停止する（図５２のステップＳ１２３）。
時刻Ｔ２１において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮ＿ＬをＬレベルからＨレベルに立ち上げる。これにより、ノードＳＮ＿Ｌに電圧ＶＢＬが印加され、ノードＲＮ＿Ｌに参照電圧ＶＲＥＦ＿Ｌが印加される（図５２のステップＳ１２４）。時刻Ｔ２１～時刻Ｔ２２の期間に、電圧ＶＢＬは参照電圧ＶＲＥＦ＿Ｌよりも低くなる。
時刻Ｔ２２において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮ＿ＬをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡ＿Ｌへの電圧ＶＢＬ及び参照電圧ＶＲＥＦ＿Ｌの印加が停止される（図５２のステップＳ１２５）。
時刻Ｔ２３において、シーケンサ１８０は、電圧／ＳＡＰ＿ＬをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡ＿Ｌは駆動する（図５２のステップＳ１２６）。
より具体的には、時刻Ｔ２３～時刻Ｔ２４の期間において、ノードＳＮ＿Ｌの電圧がノードＲＮ＿Ｌの電圧よりも低いため、オペアンプＯＡ＿Ｌは、Ｌレベルの電圧を電圧ＶＯＵＴ＿Ｌとして出力する。
時刻Ｔ２４において、シーケンサ１８０は、電圧／ＳＡＰ＿ＬをＬレベルからＨレベルに立ち上げる。これにより、オペアンプＯＡ＿Ｌは駆動を停止する（図５２のステップＳ１２７）。
図５３に示すように、オペアンプＯＡ＿Ｌの駆動後、電圧検知回路ＳＣ＿Ｌは、オペアンプＯＡ＿Ｌから供給された電圧ＶＯＵＴ＿ＬがＬレベルかどうかを検知する（ステップＳ１２８）。続いて、電圧検知回路ＳＣ＿Ｌは、レジスタＲＥＧ＿Ｌのラッチ回路ＬＣ＿Ｌ（ｉ－１）に検知結果を送信する（ステップＳ１２９）。
より具体的には、電圧ＶＯＵＴ＿ＬがＨレベルである場合、電圧検知回路ＳＣ＿Ｌは、ラッチ回路ＬＣ＿Ｌ（ｉ－１）にカウンタ値ＣＮＴを送信しない。例えば、オペアンプＯＡ＿Ｌの１回目のセンスでは、時刻Ｔ１５～時刻Ｔ１６の期間において、電圧検知回路ＳＣ＿Ｌは、電圧ＶＯＵＴ＿ＬがＨレベルであることを検知する。よって、電圧検知回路ＳＣ＿Ｌは、このときのカウンタ値ＣＮＴ（ＣＮＴ＝４）をラッチ回路ＬＣ＿Ｌ０に送信しない。他方で、電圧ＶＯＵＴ＿ＬがＬレベルである場合、電圧検知回路ＳＣ＿Ｌは、ラッチ回路ＬＣ＿Ｌ（ｉ－１）にカウンタ値ＣＮＴを送信し、ラッチ回路ＬＣ＿Ｌ（ｉ－１）は、カウンタ値ＣＮＴを格納する。例えば、オペアンプＯＡ＿Ｌの３回目のセンスでは、時刻Ｔ２３～時刻Ｔ２４の期間において、電圧検知回路ＳＣ＿Ｌは、電圧ＶＯＵＴ＿ＬがＬレベルであることを検知する。よって、電圧検知回路ＳＣ＿Ｌは、このときのカウンタ値ＣＮＴ（ＣＮＴ＝１２）をラッチ回路ＬＣ＿Ｌ２に送信する。そして、ラッチ回路ＬＣ＿Ｌ２は、カウンタ値ＣＮＴを格納する。
次に、シーケンサ１８０は、ｉが最後の値（ｉ＝４）かどうかを判断する（ステップＳ１３０）。ｉが最後の値である場合（ステップＳ１３０、Ｙｅｓ）、オペアンプＯＡ＿Ｌはセンス動作を終了する。他方で、ｉが最後の値ではない場合（ステップＳ１３０、Ｎｏ）、シーケンサ１８０は、ｉをインクリメントしてｉ＝ｉ＋１とし（ステップＳ１３１）、前述のステップＳ１２１を実施する。
次に、オペアンプＯＡ＿Ｈのセンス動作について、図５４～図５６を用いて説明する。図５４は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のオペアンプＯＡ＿Ｈのセンス動作における各種信号のタイミングチャートである。図５５及び図５６は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内のオペアンプＯＡ＿Ｈのセンス動作の一例を示すフローチャートである。なお、図５５及び図５６では、オペアンプＯＡ＿Ｈのセンス回数をｊ（ｊは１以上３以下の自然数）と表記している。
図５５に示すように、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄが印加された後、シーケンサ１８０は、ｊ＝１を設定し、レジスタＲＥＧ＿Ｈのラッチ回路ＬＣ＿Ｈ０～ＬＣ＿Ｈ２に初期値として０を設定する（ステップＳ１４０）。そして、シーケンサ１８０は、カウンタ１４２を起動し、カウンタ１４２は、一定の時間間隔でカウンタ値ＣＮＴのインクリメントを開始する。
次に、シーケンサ１８０は、オペアンプＯＡ＿Ｈのｊ回目のセンスタイミング（カウンタ値ＣＮＴが、シーケンサ１８０がイコライザＥＱ＿Ｈに供給する電圧ＥＱ＿ＯＮ＿ＨをＬレベルからＨレベルに立ち上げるときのカウンタ値（ＣｎｔＨｊ）と等しい）かどうかを判断する（ステップＳ１４１）。カウンタ値ＣＮＴがカウンタ値ＣｎｔＨｊではない場合（ステップＳ１４１、Ｎｏ）、シーケンサ１８０は、前述のステップＳ１４１を実施する。
他方で、カウンタ値ＣＮＴがカウンタ値ＣｎｔＨｊである場合（ステップＳ１４１、Ｙｅｓ）、シーケンサ１８０は、電圧ＥＱ＿ＯＮ＿Ｈの立ち上げ及び立ち下げ、電圧ＴＲＸ＿ＯＮ＿Ｈの立ち上げ及び立ち下げ、並びに電圧／ＳＡＰ＿Ｈの立ち下げ及び立ち上げを順に行う。
図５４に示すように、時刻Ｔ３０において、オペアンプＯＡ＿Ｈの１回目のセンスタイミング（カウンタ値ＣＮＴ＝２）になると、時刻Ｔ３１において、シーケンサ１８０は、電圧ＥＱ＿ＯＮ＿ＨをＬレベルからＨレベルに立ち上げる。これにより、イコライザＥＱ＿Ｈは、ノードＳＮ＿Ｈの電圧及びノードＲＮ＿Ｈの電圧をイコライズする（図５５のステップＳ１４２）。
時刻Ｔ３２において、シーケンサ１８０は、電圧ＥＱ＿ＯＮ＿ＨをＨレベルからＬレベルに立ち下げる。これにより、イコライザＥＱ＿Ｈは、ノードＳＮ＿Ｈの電圧及びノードＲＮ＿Ｈの電圧のイコライズを停止する（図５５のステップＳ１４３）。
時刻Ｔ３３において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮ＿ＨをＬレベルからＨレベルに立ち上げる。これにより、ノードＳＮ＿Ｈに電圧ＶＢＬが印加され、ノードＲＮ＿Ｈに参照電圧ＶＲＥＦ＿Ｈが印加される（図５５のステップＳ１４４）。時刻Ｔ３３～時刻Ｔ３４の期間に、電圧ＶＢＬは参照電圧ＶＲＥＦ＿Ｈよりも低くなる。
時刻Ｔ３４において、シーケンサ１８０は、電圧ＴＲＸ＿ＯＮ＿ＨをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡ＿Ｈへの電圧ＶＢＬ及び参照電圧ＶＲＥＦ＿Ｈの印加が停止される（図５５のステップＳ１４５）。
時刻Ｔ３５において、シーケンサ１８０は、電圧／ＳＡＰ＿ＨをＨレベルからＬレベルに立ち下げる。これにより、オペアンプＯＡ＿Ｈは駆動する（図５５のステップＳ１４６）。
より具体的には、時刻Ｔ３５～時刻Ｔ３６の期間において、ノードＳＮ＿Ｈの電圧がノードＲＮ＿Ｈの電圧よりも低いため、オペアンプＯＡ＿Ｈは、Ｌレベルの電圧を電圧ＶＯＵＴ＿Ｈとして出力する。
時刻Ｔ３６において、シーケンサ１８０は、電圧／ＳＡＰ＿ＨをＬレベルからＨレベルに立ち上げる。これにより、オペアンプＯＡ＿Ｈは駆動を停止する（図５５のステップＳ１４７）。
図５６に示すように、オペアンプＯＡ＿Ｈの駆動後、電圧検知回路ＳＣ＿Ｈは、オペアンプＯＡ＿Ｈから供給された電圧ＶＯＵＴ＿ＨがＬレベルかどうかを検知する（ステップＳ１４８）。続いて、電圧検知回路ＳＣ＿Ｈは、レジスタＲＥＧ＿Ｈのラッチ回路ＬＣ＿Ｈ（ｊ－１）に検知結果を送信する（ステップＳ１４９）。ステップＳ１４８及びＳ１４９の詳細は、前述したオペアンプＯＡ＿ＬのステップＳ１２８及びＳ１２９と同じである。例えば、オペアンプＯＡ＿Ｈの１回目のセンスでは、時刻Ｔ３５～時刻Ｔ３６の期間において、電圧検知回路ＳＣ＿Ｈは、電圧ＶＯＵＴ＿ＨがＬレベルであることを検知する。よって、電圧検知回路ＳＣ＿Ｈは、このときのカウンタ値ＣＮＴ（ＣＮＴ＝５）をラッチ回路ＬＣ＿Ｈ０に送信する。そして、ラッチ回路ＬＣ＿Ｈ０は、カウンタ値ＣＮＴを格納する。
次に、シーケンサ１８０は、ｊが最後の値（ｊ＝３）かどうかを判断する（ステップＳ１５０）。ｊが最後の値である場合（ステップＳ１５０、Ｙｅｓ）、オペアンプＯＡ＿Ｈはセンス動作を終了する。他方で、ｊが最後の値ではない場合（ステップＳ１５０、Ｎｏ）、シーケンサ１８０は、ｊをインクリメントしてｊ＝ｊ＋１とし（ステップＳ１５１）、前述のステップＳ１４１を実施する。
続いて、論理演算回路１４１の演算動作について、図５７を用いて説明する。図５７は、本実施形態に係るメモリチップ１００が備えるセンスアンプモジュールＳＡ内の論理演算回路１４１の演算動作の一例を示すフローチャートである。
図５７に示すように、シーケンサ１８０は、オペアンプＯＡ＿Ｌ及びＯＡ＿Ｈのセンスが終了したかどうかを判断する（ステップＳ１６０）。オペアンプＯＡ＿Ｌ及びＯＡ＿Ｈのセンスが終了している場合（ステップＳ１６０、Ｙｅｓ）、シーケンサ１８０は、ラッチ回路ＬＣ＿Ｌ３の値（オペアンプＯＡ＿Ｌの４回目のセンス結果）が０以外かどうかを判断する（ステップＳ１６１）。ラッチ回路ＬＣ＿Ｌ３の値が０以外である場合（ステップＳ１６１、Ｙｅｓ）、論理演算回路１４１は、ラッチ回路ＬＣ＿Ｌ０～ＬＣ＿Ｌ３の値を用いて論理演算を行い（ステップＳ１６２）、演算結果を出力する（ステップＳ１６４）。
より具体的には、ラッチ回路ＬＣ＿Ｌ０の値（オペアンプＯＡ＿Ｌの１回目のセンス結果）が０以外、ラッチ回路ＬＣ＿Ｌ１の値（オペアンプＯＡ＿Ｌの２回目のセンス結果）が０以外、ラッチ回路ＬＣ＿Ｌ２の値（オペアンプＯＡ＿Ｌの３回目のセンス結果）が０以外、及びラッチ回路ＬＣ＿Ｌ３の値（オペアンプＯＡ＿Ｌの４回目のセンス結果）が０以外の場合、論理演算回路１４１は、抵抗状態ＲＳ０を示す値“０００”をデータレジスタ１５０に送信する。
ラッチ回路ＬＣ＿Ｌ０の値が０、ラッチ回路ＬＣ＿Ｌ１の値が０以外、ラッチ回路ＬＣ＿Ｌ２の値が０以外、及びラッチ回路ＬＣ＿Ｌ３の値が０以外の場合、論理演算回路１４１は、抵抗状態ＲＳ１を示す値“００１”をデータレジスタ１５０に送信する。
ラッチ回路ＬＣ＿Ｌ０の値が０、ラッチ回路ＬＣ＿Ｌ１の値が０、ラッチ回路ＬＣ＿Ｌ２の値が０以外、及びラッチ回路ＬＣ＿Ｌ３の値が０以外の場合、論理演算回路１４１は、抵抗状態ＲＳ２を示す値“０１０”をデータレジスタ１５０に送信する。
ラッチ回路ＬＣ＿Ｌ０の値が０、ラッチ回路ＬＣ＿Ｌ１の値が０、ラッチ回路ＬＣ＿Ｌ２の値が０、及びラッチ回路ＬＣ＿Ｌ３の値が０以外の場合、論理演算回路１４１は、抵抗状態ＲＳ３を示す値“０１１”をデータレジスタ１５０に送信する。
他方で、ラッチ回路ＬＣ＿Ｌ３の値が０の場合（ステップＳ１６１、Ｎｏ）、論理演算回路１４１は、ラッチ回路ＬＣ＿Ｈ０～ＬＣ＿Ｈ２の値を用いて論理演算を行い（ステップＳ１６３）、演算結果を出力する（ステップＳ１６４）。
より具体的には、ラッチ回路ＬＣ＿Ｈ０の値（オペアンプＯＡ＿Ｈの１回目のセンス結果）が０以外、ラッチ回路ＬＣ＿Ｈ１の値（オペアンプＯＡ＿Ｈの２回目のセンス結果）が０以外、及びラッチ回路ＬＣ＿Ｈ２の値（オペアンプＯＡ＿Ｌの３回目のセンス結果）が０以外の場合、論理演算回路１４１は、抵抗状態ＲＳ４を示す値“１００”をデータレジスタ１５０に送信する。
ラッチ回路ＬＣ＿Ｈ０の値が０、ラッチ回路ＬＣ＿Ｈ１の値が０以外、及びラッチ回路ＬＣ＿Ｈ２の値が０以外の場合、論理演算回路１４１は、抵抗状態ＲＳ５を示す値“１０１”をデータレジスタ１５０に送信する。
ラッチ回路ＬＣ＿Ｈ０の値が０、ラッチ回路ＬＣ＿Ｈ１の値が０、及びラッチ回路ＬＣ＿Ｈ２の値が０以外の場合、論理演算回路１４１は、抵抗状態ＲＳ６を示す値“１１０”をデータレジスタ１５０に送信する。
ラッチ回路ＬＣ＿Ｈ０の値が０、ラッチ回路ＬＣ＿Ｈ１の値が０、及びラッチ回路ＬＣ＿Ｈ２の値が０の場合、論理演算回路１４１は、抵抗状態ＲＳ７を示す値“１１１”をデータレジスタ１５０に送信する。
他方で、オペアンプＯＡ＿Ｌ及びＯＡ＿Ｈのセンスが終了していない場合（ステップＳ１６０、Ｎｏ）、シーケンサ１８０は、前述のステップＳ１６０を実施する。
＜１０－３＞効果
本実施形態に係る構成を、第３実施形態に適用できる。もちろん、本実施形態に係るセンスアンプモジュールＳＡは、第２実施形態に適用することもできる。また、本実施形態に係るセンスアンプモジュールＳＡは、第１実施形態の変形例に係るメモリチップ１００に適用することもできる。
＜１１＞変形例等
上記のように、実施形態に係る記憶装置は、基板(20)に直交する第１方向(Z方向)に積層され、少なくとも３個の抵抗状態(RS)を持つ記憶素子(MR)及び記憶素子と並列に接続されたセレクタ(SW)をそれぞれ含む複数のメモリセル(MC)と、複数のメモリセルと電気的に接続され、第１方向と交差する第２方向(X方向)に延伸するビット線(BL)と、ビット線の電圧(VBL)と複数の参照電圧(VREF)とを比較して、メモリセルが保持するデータをセンスするセンスアンプ(SA)とを備える。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
センスアンプモジュールＳＡ内のオペアンプＯＡ、電圧検知回路ＳＣ、及びラッチ回路ＬＣ（レジスタＲＥＧ）の個数は、１個、２個、５個及び７個に限定されるものではない。
また、センスアンプモジュールＳＡは、上述した構成に限定されるものではなく、センスアンプモジュールＳＡ内のオペアンプＯＡ、スイッチＳＷｔｒ０及びＳＷｔｒ１、イコライザＥＱ、並びにフリップ・フロップ回路Ｆ／Ｆも、上述した構成に限定されるものではない。
また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２０…半導体基板、２１～２５…導電体層、３０…コア部材、３１…抵抗変化層、３２…半導体層、３３…絶縁体層、１００…メモリチップ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１４１…論理演算回路、１４２…カウンタ、１５０…データレジスタ、１６０…アドレスレジスタ、１７０…コマンドレジスタ、１８０…シーケンサ、２００…コントローラ、２１０…ホストインターフェース回路、２２０…内蔵メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…メモリインターフェース回路、２６０…ＥＣＣ回路、３００…ホスト

Claims (23)

  1. 基板に直交する第１方向に積層され、少なくとも３個の抵抗状態を持つ記憶素子及び前記記憶素子と並列に接続されたセレクタをそれぞれ含む複数のメモリセルと、
    前記複数のメモリセルと電気的に接続され、前記第１方向と交差する第２方向に延伸するビット線と、
    前記ビット線の電圧と複数の参照電圧とを比較して、前記メモリセルが保持するデータをセンスするセンスアンプと
    を備える、記憶装置。
  2. 前記センスアンプは、読み出し動作において、前記ビット線の前記電圧をセンス可能なｎ個のセンス回路（ｎは２以上の整数）を備え、
    前記複数の参照電圧の数は、ｎ個であり、
    前記ｎ個の参照電圧は、前記ｎ個のセンス回路にそれぞれ印加され、
    前記ｎ個のセンス回路は、センスタイミングにおいて、前記ｎ個の参照電圧にそれぞれ基づいて前記ビット線の前記電圧をセンスする、請求項１記載の記憶装置。
  3. 前記センスアンプは、ｎ個の検知回路と、ｎ個のラッチ回路と、前記ｎ個のラッチ回路に接続された演算回路とを更に備え、
    前記ｎ個の検知回路は、前記ｎ個のセンス回路にそれぞれ接続され、且つ前記ｎ個のラッチ回路にそれぞれ接続され、
    前記ｎ個の検知回路は、前記ｎ個のセンス回路のセンス結果をそれぞれ検知したｎ個の検知結果を、前記ｎ個のラッチ回路にそれぞれ送信し、
    前記演算回路は、前記ｎ個の検知結果を用いて論理演算を行う、請求項２記載の記憶装置。
  4. 前記ｎ個の検知結果は、前記ビット線の前記電圧がそれぞれ前記ｎ個の参照電圧未満である場合、それぞれＬレベルであり、前記ビット線の前記電圧がそれぞれ前記ｎ個の参照電圧以上である場合、それぞれＨレベルである、請求項３記載の記憶装置。
  5. 前記センスアンプは、読み出し動作において、前記ビット線の前記電圧を複数回センス可能な第１センス回路と、前記ビット線の前記電圧を複数回センス可能であり且つ前記第１センス回路とは異なる第２センス回路とを備え、
    前記複数の参照電圧は、第１参照電圧と、前記第１参照電圧とは異なる第２参照電圧とを含み、
    前記第１センス回路は、第１センスタイミングにおいて、前記第１参照電圧に基づいて前記ビット線の前記電圧をセンスし、
    前記第２センス回路は、第２センスタイミングにおいて、前記第２参照電圧に基づいて前記ビット線の前記電圧をセンスする、請求項１記載の記憶装置。
  6. 前記センスアンプは、前記第１センス回路に接続された第１検知回路と、前記第２センス回路に接続され、且つ前記第１検知回路とは異なる第２検知回路と、前記第１検知回路に接続された第１レジスタと、前記第２検知回路に接続され、且つ前記第１レジスタとは異なる第２レジスタと、前記第１レジスタ及び前記第２レジスタに接続された演算回路とを更に備え、
    前記第１検知回路は、前記第１センス回路のセンス結果を検知した第１検知結果を前記第１レジスタに送信し、
    前記第２検知回路は、前記第２センス回路のセンス結果を検知した第２検知結果を前記第２レジスタに送信し、
    前記演算回路は、前記第１レジスタがＬレベルを含む場合、前記第１レジスタの値を用いて論理演算を行い、前記第１レジスタがＬレベルを含まない場合、前記第２レジスタの値を用いて論理演算を行う、請求項５記載の記憶装置。
  7. 前記センスアンプは、前記第１センス回路に接続された第１検知回路と、前記第２センス回路に接続され、且つ前記第１検知回路とは異なる第２検知回路と、前記第１検知回路に接続された第１レジスタと、前記第２検知回路に接続され、且つ前記第１レジスタとは異なる第２レジスタと、前記第１レジスタ及び前記第２レジスタに接続された演算回路と、前記第１検知回路及び前記第２検知回路に接続されたカウンタとを更に備え、
    前記第１検知回路は、前記第１センス回路のセンス結果がＬレベルである場合、前記カウンタの第１カウンタ値を前記第１レジスタに送信し、
    前記第２検知回路は、前記第２センス回路のセンス結果がＬレベルである場合、前記カウンタの第２カウンタ値を前記第２レジスタに送信し、
    前記演算回路は、前記第１レジスタが前記第１カウンタ値を含む場合、前記第１レジスタの値を用いて論理演算を行い、前記第１レジスタが前記第１カウンタ値を含まない場合、前記第２レジスタの値を用いて論理演算を行う、請求項５記載の記憶装置。
  8. 前記センスアンプは、読み出し動作において、前記ビット線の前記電圧を複数回センス可能なｎ個のセンス回路（ｎは２以上の整数）を備え、
    前記複数の参照電圧の数は、ｎ個であり、
    前記ｎ個の参照電圧は、前記ｎ個のセンス回路にそれぞれ印加され、
    前記ｎ個のセンス回路のうちのｐ個（ｐは２以上ｎ以下の整数）は、第１センスタイミングにおいて、前記ｎ個の参照電圧のうちのｐ個にそれぞれ基づいて前記ビット線の前記電圧をセンスし、
    前記第１センスタイミングにおける前記ｐ個のセンス回路のセンスの結果、前記ビット線の前記電圧が、前記ｐ個の参照電圧のうちの最大の参照電圧以上である場合、前記ｎ個のセンス回路のうちのｑ個（ｑは１以上（ｎ－１）以下の整数）は、前記第１センスタイミングとは異なる第２センスタイミングにおいて、前記ｎ個の参照電圧のうちのｑ個にそれぞれ基づいて前記ビット線の前記電圧をセンスする、請求項１記載の記憶装置。
  9. 前記センスアンプは、ｎ個の検知回路と、ｎ個のラッチ回路と、前記ｎ個のラッチ回路に接続された演算回路とを更に備え、
    前記ｎ個の検知回路は、前記ｎ個のセンス回路にそれぞれ接続され、且つ前記ｎ個のラッチ回路にそれぞれ接続され、
    前記ｎ個の検知回路は、前記ｎ個のセンス回路のセンス結果をそれぞれ検知したｎ個の検知結果を、前記ｎ個のラッチ回路にそれぞれ送信し、
    前記演算回路は、
    前記第１センスタイミングにおいて前記ｎ個の検知回路のうちのｐ個がそれぞれ検知したｐ個の検知結果のうちの少なくとも１つがＬレベルである場合、前記第１センスタイミングにおける前記ｐ個の検知結果を用いて論理演算を行い、
    前記第１センスタイミングにおける前記ｐ個の検知結果のいずれもＬレベルではない場合、前記第２センスタイミングにおいて前記ｎ個の検知回路のうちのｑ個がそれぞれ検知したｑ個の検知結果を用いて論理演算を行う、請求項８記載の記憶装置。
  10. 前記ｎ個のセンス回路は、ｎ個の第１ノードにそれぞれ接続され、且つ前記ｎ個の第１ノードとは異なるｎ個の第２ノードにそれぞれ接続されており、
    前記ｎ個のセンス回路は、前記ｎ個の第１ノードにそれぞれ印加された前記ビット線の前記電圧と、前記ｎ個の第２ノードにそれぞれ印加された前記ｎ個の参照電圧とにそれぞれ基づいて、前記ｎ個のセンス回路のセンス結果としてｎ個の出力電圧をそれぞれ出力する、請求項２乃至４、８乃至９のいずれか１項記載の記憶装置。
  11. 前記センスアンプは、ｎ個の第１スイッチと、ｎ個の第２スイッチとを更に備え、
    前記ｎ個の第１スイッチは、前記ｎ個の第１ノードにそれぞれ接続され、
    前記ｎ個の第２スイッチは、前記ｎ個の第２ノードにそれぞれ接続され、
    前記ｎ個のセンス回路は、前記ｎ個の第１スイッチをそれぞれ介して前記ｎ個の第１ノードにそれぞれ印加された前記ビット線の前記電圧と、前記ｎ個の第２スイッチをそれぞれ介して前記ｎ個の第２ノードにそれぞれ印加された前記ｎ個の参照電圧とにそれぞれ基づいて前記ｎ個の出力電圧をそれぞれ出力する、請求項１０記載の記憶装置。
  12. 前記ｎ個のセンス回路は、ｎ個の第１ノードにそれぞれ接続され、且つ前記ｎ個の第１ノードとは異なるｎ個の第２ノードにそれぞれ接続されており、
    前記ｎ個のセンス回路は、前記ｎ個の第１ノードにそれぞれ印加された前記ビット線の前記電圧にそれぞれ基づくｎ個の第１電圧と、前記ｎ個の第２ノードにそれぞれ印加された前記ｎ個の参照電圧にそれぞれ基づくｎ個の第２電圧とにそれぞれ基づいて、前記ｎ個のセンス回路のセンス結果としてｎ個の出力電圧をそれぞれ出力する、請求項２乃至４、８乃至９のいずれか１項記載の記憶装置。
  13. 前記センスアンプは、ｎ個の第１スイッチと、ｎ個の第２スイッチとを更に備え、
    前記ｎ個の第１スイッチは、前記ｎ個の第１ノードにそれぞれ接続され、
    前記ｎ個の第２スイッチは、前記ｎ個の第２ノードにそれぞれ接続され、
    前記ｎ個のセンス回路は、前記ｎ個の第１スイッチをそれぞれ介して前記ｎ個の第１ノードにそれぞれ印加された前記ｎ個の第１電圧と、前記ｎ個の第２スイッチをそれぞれ介して前記ｎ個の第２ノードにそれぞれ印加された前記ｎ個の第２電圧とにそれぞれ基づいて前記ｎ個の出力電圧をそれぞれ出力する、請求項１２記載の記憶装置。
  14. 前記第１センス回路は、第１ノード及び前記第１ノードとは異なる第２ノードに接続されており、
    前記第１センス回路は、前記第１ノードに印加された前記ビット線の前記電圧と、前記第２ノードに印加された前記第１参照電圧とに基づいて、前記第１センス回路のセンス結果として第１出力電圧を出力し、
    前記第２センス回路は、第３ノード及び前記第３ノードとは異なる第４ノードに接続されており、
    前記第２センス回路は、前記第３ノードに印加された前記ビット線の前記電圧と、前記第４ノードに印加された前記第２参照電圧とに基づいて、前記第２センス回路のセンス結果として第２出力電圧を出力する、請求項５乃至７のいずれか１項記載の記憶装置。
  15. 前記センスアンプは、前記第１ノードに接続された第１スイッチと、前記第２ノードに接続され、前記第１スイッチとは異なる第２スイッチと、前記第３ノードに接続された第３スイッチと、前記第４ノードに接続され、前記第３スイッチとは異なる第４スイッチとを更に備え、
    前記第１センス回路は、前記第１スイッチを介して前記第１ノードに印加された前記ビット線の前記電圧と、前記第２スイッチを介して前記第２ノードに印加された前記第１参照電圧とに基づいて前記第１出力電圧を出力し、
    前記第２センス回路は、前記第３スイッチを介して前記第３ノードに印加された前記ビット線の前記電圧と、前記第４スイッチを介して前記第４ノードに印加された前記第２参照電圧とに基づいて前記第２出力電圧を出力する、請求項１４記載の記憶装置。
  16. 前記第１センス回路は、第１ノード及び前記第１ノードとは異なる第２ノードに接続されており、
    前記第１センス回路は、前記第１ノードに印加された前記ビット線の前記電圧に基づく第１電圧と、前記第２ノードに印加された前記第１参照電圧に基づく第２電圧とに基づいて、前記第１センス回路のセンス結果として第１出力電圧を出力し、
    前記第２センス回路は、第３ノード及び前記第３ノードとは異なる第４ノードに接続されており、
    前記第２センス回路は、前記第３ノードに印加された前記ビット線の前記電圧に基づく第３電圧と、前記第４ノードに印加された前記第２参照電圧に基づく第４電圧とに基づいて、前記第２センス回路のセンス結果として第２出力電圧を出力する、請求項５乃至７のいずれか１項記載の記憶装置。
  17. 前記センスアンプは、前記第１ノードに接続された第１スイッチと、前記第２ノードに接続され、前記第１スイッチとは異なる第２スイッチと、前記第３ノードに接続された第３スイッチと、前記第４ノードに接続され、前記第３スイッチとは異なる第４スイッチとを更に備え、
    前記第１センス回路は、前記第１スイッチを介して前記第１ノードに印加された前記第１電圧と、前記第２スイッチを介して前記第２ノードに印加された前記第２電圧とに基づいて前記第１出力電圧を出力し、
    前記第２センス回路は、前記第３スイッチを介して前記第３ノードに印加された前記第３電圧と、前記第４スイッチを介して前記第４ノードに印加された前記第４電圧とに基づいて前記第２出力電圧を出力する、請求項１６記載の記憶装置。
  18. 基板に直交する第１方向に積層され、少なくとも３個の抵抗状態を持つ記憶素子及び前記記憶素子と並列に接続されたセレクタをそれぞれ含む複数のメモリセルと、
    前記複数のメモリセルと電気的に接続され、前記第１方向と交差する第２方向に延伸するビット線と、
    前記ビット線の電圧と参照電圧とを比較して、前記メモリセルが保持するデータをセンスするセンスアンプと
    を備え、
    前記センスアンプは、読み出し動作において、前記ビット線の前記電圧を複数回センス可能なセンス回路を備え、
    前記センス回路は、第１センスタイミングにおいて、前記参照電圧に基づいて前記ビット線の前記電圧をセンスし、
    前記第１センスタイミングにおけるセンスの結果、前記ビット線の前記電圧が前記参照電圧以上の場合、前記センス回路は、前記第１センスタイミングとは異なる第２センスタイミングにおいて、前記参照電圧に基づいて前記ビット線の前記電圧をセンスする、記憶装置。
  19. 前記センスアンプは、前記センス回路に接続された検知回路と、前記検知回路に接続されたラッチ回路と、前記ラッチ回路に接続された演算回路とを更に備え、
    前記検知回路は、前記センス回路のセンス結果を検知した検知結果を前記ラッチ回路に送信し、
    前記演算回路は、前記検知結果がＬレベルである場合、前記検知結果を用いて論理演算を行う、請求項１８記載の記憶装置。
  20. 前記センス回路は、第１ノード及び前記第１ノードとは異なる第２ノードに接続されており、
    前記センス回路は、前記第１ノードに印加された前記ビット線の前記電圧と、前記第２ノードに印加された前記参照電圧とに基づいて、前記センス回路のセンス結果として出力電圧を出力する、請求項１８又は１９記載の記憶装置。
  21. 前記センスアンプは、前記第１ノードに接続された第１スイッチと、前記第２ノードに接続され、前記第１スイッチとは異なる第２スイッチとを更に備え、
    前記センス回路は、前記第１スイッチを介して前記第１ノードに印加された前記ビット線の前記電圧と、前記第２スイッチを介して前記第２ノードに印加された前記参照電圧とに基づいて前記出力電圧を出力する、請求項２０記載の記憶装置。
  22. 前記センス回路は、第１ノード及び前記第１ノードとは異なる第２ノードに接続されており、
    前記センス回路は、前記第１ノードに印加された前記ビット線の前記電圧に基づく第１電圧と、前記第２ノードに印加された前記参照電圧に基づく第２電圧とに基づいて、前記センス回路のセンス結果として出力電圧を出力する、請求項１８又は１９記載の記憶装置。
  23. 前記センスアンプは、前記第１ノードに接続された第１スイッチと、前記第２ノードに接続され、前記第１スイッチとは異なる第２スイッチとを更に備え、
    前記センス回路は、前記第１スイッチを介して前記第１ノードに印加された前記第１電圧と、前記第２スイッチを介して前記第２ノードに印加された前記第２電圧とに基づいて前記出力電圧を出力する、請求項２２記載の記憶装置。
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