JP2011086364A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】データ読み出し動作の信頼性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、第1配線、第2配線、及び制御回路を有する。メモリセルアレイは、直列接続された複数のメモリセルからなるメモリストリングを配列してなる。第1配線は、メモリストリングの一端側に電気的に接続されて、読み出し動作の際に第1電圧に充電される。第2配線は、メモリストリングの他端側に電気的に接続されて、読み出し動作の際に第1電圧よりも低い第2電圧とされる。制御回路は、書き込み動作時に、メモリストリング中において、第2配線に近い側に位置するメモリセルから順に書込みを行なうように制御する。一方、制御回路は、読み出し動作時に、選択メモリセルが第1配線に近い領域にあるほど、非選択メモリセルのゲートに高い電圧を印加する。
【選択図】図8
【解決手段】一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、第1配線、第2配線、及び制御回路を有する。メモリセルアレイは、直列接続された複数のメモリセルからなるメモリストリングを配列してなる。第1配線は、メモリストリングの一端側に電気的に接続されて、読み出し動作の際に第1電圧に充電される。第2配線は、メモリストリングの他端側に電気的に接続されて、読み出し動作の際に第1電圧よりも低い第2電圧とされる。制御回路は、書き込み動作時に、メモリストリング中において、第2配線に近い側に位置するメモリセルから順に書込みを行なうように制御する。一方、制御回路は、読み出し動作時に、選択メモリセルが第1配線に近い領域にあるほど、非選択メモリセルのゲートに高い電圧を印加する。
【選択図】図8
Description
本明細書に記載の実施形態は、電気的書き換え可能な不揮発性メモリセルを用いて構成される不揮発性半導体記憶装置(EEPROM)に関する。
近年、NAND型フラッシュメモリの微細化が進む中、データの読み出し時の信頼性が問題になっている。
NAND型フラッシュメモリは、直列に接続されたメモリセル、その直列に接続されたメモリセルの一端側に接続されたソース線、及びその他端側に接続されたビット線を有する。
このNAND型フラッシュメモリでデータを書き込む際、次の順序でメモリセルへの印加電圧を変化させる。すなわち、非選択メモリセルのゲートに閾値電圧を変化させない程度のパス電圧Vpass(8V程度)を印加して、非選択メモリセルをオン状態とする。そして、選択メモリセルのゲートにプログラム電圧Vprg(20V以上)を印加して、選択メモリセルのフローティングゲートに電荷を蓄積させる。これにより、選択メモリセルの閾値電圧は上昇する(選択メモリセルに“0”データが書き込まれる)。以上が書き込みの手順である。
そして、データをソース線側のメモリセルから順番に書き込んでいく、所謂シーケンシャル書き込み方式が一般的に採用されている。
実施形態は、データ読み出し動作の信頼性を向上させた不揮発性半導体記憶装置を提供する。
一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、第1配線、第2配線、及び制御回路を有する。メモリセルアレイは、直列接続された複数のメモリセルからなるメモリストリングを配列してなる。第1配線は、メモリストリングの一端側に電気的に接続されて、読み出し動作の際に第1電圧に充電される。第2配線は、メモリストリングの他端側に電気的に接続されて、読み出し動作の際に第1電圧よりも低い第2電圧とされる。制御回路は、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しを制御する。また、制御回路は、書き込み動作時に、メモリストリング中において、第2配線に近い側に位置するメモリセルから順に書込みを行なうように制御する。一方、制御回路は、読み出し動作時に、選択メモリセルが第1配線に近い領域にあるほど、非選択メモリセルのゲートに高い電圧を印加する。
一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、第1配線、第2配線、及び制御回路を有する。メモリセルアレイは、直列接続された複数のメモリセルからなるメモリストリングを配列してなる。第1配線は、メモリストリングの一端側に電気的に接続されて、読み出し動作の際に第1電圧に充電される。第2配線は、メモリストリングの他端側に電気的に接続されて、読み出し動作の際に第1電圧よりも低い第2電圧とされる。制御回路は、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しを制御する。また、制御回路は、書き込み動作時に、メモリストリング中において、第2配線に近い側に位置するメモリセルから順に書込みを行なうように制御する。一方、制御回路は、読み出し動作時に、選択メモリセルが第2配線に近い領域にあるほど、非選択メモリセルのゲートに高い電圧を印加する。
以下、添付した図面を参照して、実施形態を説明する。
[第1実施形態]
[第1実施形態に係る不揮発性半導体記憶装置の構成]
先ず、図1及び図2を参照して、第1実施形態に係る不揮発性半導体記憶装置の構成を説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置(NAND型フラッシュメモリ)の構成を示すブロック図である。図2は、後述するメモリセルアレイ11を示す回路図である。
[第1実施形態に係る不揮発性半導体記憶装置の構成]
先ず、図1及び図2を参照して、第1実施形態に係る不揮発性半導体記憶装置の構成を説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置(NAND型フラッシュメモリ)の構成を示すブロック図である。図2は、後述するメモリセルアレイ11を示す回路図である。
第1実施形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイ11、センスアンプ12、ロウデコーダ13、データ線14、I/Oバッファ15、制御信号発生回路16、アドレスレジスタ17、カラムデコーダ18、内部電圧発生回路19、及び基準電圧発生回路20を有する。
メモリセルアレイ11は、図2に示すように、NANDセルユニットNUをマトリクス配列して構成されている。各NANDセルユニットNUは、m+1個の直列接続された電気的書き換え可能な不揮発性メモリセルM0−Mmと、その両端をそれぞれビット線BLと共通ソース線SRCに接続するための選択トランジスタS1、S2を有する。
NANDセルユニットNU内のメモリセルM0〜Mmの制御ゲートは、図2に示すように、異なるワード線WL0−WLmに接続されている。選択トランジスタS1、S2のゲートは、それぞれ選択ゲート線SGS、SGDに接続されている。1つのワード線WLを共有するNANDセルユニットNUの集合は、データ消去の単位となるブロックBLKを構成する。図2に示すように、ビット線方向に複数のブロックBLKが配置される。各ビット線BLは、センスアンプ12に接続される。1つのワード線WLに共通に接続されたメモリセルが1ページ、または複数ページを構成する。
再び、図1を参照して、メモリセルアレイ11以外の不揮発性半導体記憶装置の構成について説明する。センスアンプ12は、図1に示すように、メモリセルアレイ11のビット線方向に配置され、ビット線BLに接続されてページ単位のデータ読み出しを行うと共に、1ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。また、センスアンプ12は、ブロックBLK内の全てのビット線BLを介して複数の選択メモリセルのデータを読み出すことができる電流検出型であるものとする。センスアンプ12には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択ゲート回路が付属する。
ロウデコーダ13は、図1に示すように、メモリセルアレイ11のワード線方向に配置され、ロウアドレスに従ってワード線WL及び選択ゲート線SGD、SGSを選択駆動する。このロウデコーダ13は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ12内のカラム選択ゲート回路を制御するカラムデコーダ18が、センスアンプ12に付随して設けられている。ロウデコーダ13、カラムデコーダ18及びセンスアンプ12は、メモリセルアレイ11のデータ読み出しと書き込みを行うための読み出し/書き込み回路を構成している。
外部入出力ポートI/Oとセンスアンプ12との間では、入出力バッファ15及びデータ線14によりデータ転送が行われる。即ち、センスアンプ12に読み出されたページデータは、データ線14に出力され、入出力バッファ15を介して入出力ポートI/Oに出力される。また入出力ポートI/Oから供給される書き込みデータは、入出力バッファ15を介し、センスアンプ12にロードされる。
入出力ポートI/Oから供給されるアドレスデータAddは、アドレスレジスタ17を介してロウデコーダ13及びカラムデコーダ18に供給される。入出力ポートI/Oから供給されるコマンドデータComはデコードされて制御信号発生回路16にセットされる。
チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、読み出しイネーブル信号/REの各外部制御信号は、制御信号発生回路16に供給される。制御信号発生回路16は、コマンドCom及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路19を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。また、制御信号発生回路16は、基準電圧生成回路20から基準電圧を印加される。制御信号発生回路16は、ソース線SL側の選択メモリセルMから書き込みを行ない且つ読み出し動作を制御する。
次に、図3〜図5を参照して、メモリセルM及び選択トランジスタS1、S2の断面構造を説明する。
メモリセルMは、図3に示すように、基板31上にMOSFETのソース、ドレインとして機能するn型拡散層32を有する。また、メモリセルMは、基板31の上に、ゲート絶縁膜33を介して浮遊ゲート(FG)34、及びこの浮遊ゲート34の上に絶縁膜35を介して制御ゲート(CG)36を有する。
選択トランジスタS1、S2は、図4に示すように、基板31と、この基板31に形成されたソース、ドレインとしてのn型拡散層37を有する。また、選択トランジスタS1、S2は、基板31の上に、ゲート絶縁膜38を介して制御ゲート39を有する。
図5は、メモリセルアレイ11内の1つのNANDセルユニットNUの断面を示している。1つのNANDセルユニットNUは、図3に示す構成のm+1個のメモリセルM0〜Mmが直列接続されて構成されている。NANDセルユニットNUのソース側、ドレイン側には、図4に示す構成の選択トランジスタS1、S2が設けられている。
[第1実施形態に係る不揮発性半導体記憶装置の動作]
次に、図6及び図7を参照して、第1実施形態に係る不揮発性半導体記憶装置の動作について説明する。図6は、第1実施形態のメモリセルMの閾値電圧の分布を示す図である。図7は、第1実施形態に係る不揮発性半導体記憶装置のデータ読み出し動作時のタイミングチャートである。
次に、図6及び図7を参照して、第1実施形態に係る不揮発性半導体記憶装置の動作について説明する。図6は、第1実施形態のメモリセルMの閾値電圧の分布を示す図である。図7は、第1実施形態に係る不揮発性半導体記憶装置のデータ読み出し動作時のタイミングチャートである。
第1実施形態のメモリセルMが、二値データの記憶を行うものとすると、データの閾値電圧分布は図6のようになる。閾値電圧が負の状態が第1データ状態、即ち“1”データ(消去状態)であり、閾値電圧が正の状態が第2データ状態即ち、“0”データである。”1“データ或いは”0“データのデータが書き込まれたセルは、その分布より高い電圧Vthをゲートに供給しないとオンにならない。なお、第1実施形態において、書き込みは、ソース線SLに近い側の選択メモリセルM(すなわち、メモリセルM0)から順に実行される(シーケンシャル書き込み)。
ここで、以降の読み出し動作の説明に用いる電圧Vread、及び電圧Vcgを定義する。電圧Vreadは、”1“データの書き込まれたセル、及び”0“データの書き込まれたセルを共にオン状態とする電圧である。電圧Vcgは、”1“データの書き込まれたセルをオン状態とし、”0“データの書き込まれたセルをオフ状態とする電圧である。
図7に示すように読み出し動作において、先ず、制御信号発生回路16は、時刻t11にて、選択ゲート線SGDに電圧Vsg(例えば、4V)を供給して選択トランジスタS2を導通させる。次に、制御信号発生回路16は、時刻t12にて、選択ワード線WLに電圧Vcg(例えば、0.4V)を供給し、それ以外の非選択ワード線WLに一様に電圧Vread(例えば、5V)を供給する。
続いて、制御信号発生回路16は、時刻t13にて、ビット線BLを所定のプリチャージ電圧(例えば、1V)に充電する。次に、ビット線BLが充電されたら、制御信号発生回路16は、時刻t14にて、選択ゲート線SGSに電圧Vsgを供給し、選択トランジスタS1を導通させる。ここで、共通ソース線SRCは、充電されたビット線BLよりも低い電圧に設定されている。
時刻t14の後、非選択メモリセルMは、電圧Vreadでオンしているはずなので、選択メモリセルMがオンになるかオフになるかで、ソース線SLにビット線BLからセルを介して十分な電流が流れるかどうかが決まる。ソース線SLとビット線BLとの間に電流パスがあれば放電してビット線BLの電位が下がるが、電流パスが無ければビット線BLの電位はほとんど変化しない。センスアンプ12は、このビット線BLの電位の変化を、ビット線BLからセンスすることによりデータの読み出しを行なう。以上が読み出しの手順である。
次に、図8を参照して、NANDセルユニットNU内の各メモリセルM0〜Mmを読み出す場合の電圧を説明する。図8の符号aは、メモリセルM0〜Mm、及びワード線WL0〜WLmの関係を示す。図8の符号bは、ソース線SLに近いメモリセルM2を選択した場合のワード線WL0〜WLmの印加電圧を示す。図8の符号cは、メモリセルM2よりはビット線BL側にあるメモリセルMkを選択した場合のワード線WL0〜WLmの印加電圧を示す(2<k<m−2)。図8の符号dは、ビット線BLに近いメモリセルMm−2を選択した場合のワード線WL0〜WLmの印加電圧を示す。
図8の符号bに示すように、メモリセルM2を選択して、データを読み出す場合、選択ワード線WL2は、電圧Vcgを印加され、非選択ワード線WL0、WL1、WL3〜WLmは、電圧Vread(2)を印加される。
一方、図8の符号cに示すように、メモリセルMkを選択して、データを読み出す場合、選択ワード線WLkは、電圧Vcgを印加される。この点は、図8の符号bと同様である。ただし、非選択ワード線WL0〜WLk−1、WLk+1〜WLmは、電圧Vread(k)を印加される。電圧Vread(k)は、電圧Vread(2)よりも大きい電圧である。
また、図8の符号dに示すように、メモリセルMm−2を選択して、データを読み出す場合、選択ワード線WLm−2は、電圧Vcgを印加される。この点は、図8の符号bと同様である。ただし、非選択ワード線WL0〜WLm−3、WLm−1、WLmは、電圧Vread(m−2)を印加される。電圧Vread(m−2)は、電圧Vread(k)よりも大きい電圧である。
すなわち、制御信号発生回路16は、読み出し動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。換言すれば、メモリセルMkを選択メモリセルとして読み出す場合に非選択メモリセルMのゲートに印加される読出しパス電圧は、メモリセルMkよりもソース線SL側に近い側にあるメモリセルMk−1を選択メモリセルとして読み出す場合に非選択メモリセルMのゲートに印加される読出しパス電圧よりも高い。
[第1実施形態に係る不揮発性半導体記憶装置の効果]
次に、第1実施形態に係る不揮発性半導体記憶装置の効果について説明する。従来、シーケンシャル書き込みの影響で、ソース線SLに近いメモリセルMは、“0”データに書き込まれた後に電圧Vpassが印加される回数が多く、このため、ビット線BLに近い“0”データに書き込まれたメモリセルよりも閾値電圧が高くなってしまう。すなわち、1つのNANDセルユニットNU内の書き込みを終えた後にデータ読み出しを実行する場合、電圧Vreadを一定の値とする限り、選択メモリセルMがビット線BLに近い側にあるほど、1つのNANDセルユニットNU内の非選択メモリセルの合計の抵抗値は高くなる。従って、同一条件で読み出しを実行する場合、選択メモリセルMがソース線SLに近い場合よりも、選択メモリセルMがビット線BLに近い場合の方が、読出し電流は小さくなる。すなわち、選択メモリセルMの位置によって、読出し電流にばらつきが生じる。
次に、第1実施形態に係る不揮発性半導体記憶装置の効果について説明する。従来、シーケンシャル書き込みの影響で、ソース線SLに近いメモリセルMは、“0”データに書き込まれた後に電圧Vpassが印加される回数が多く、このため、ビット線BLに近い“0”データに書き込まれたメモリセルよりも閾値電圧が高くなってしまう。すなわち、1つのNANDセルユニットNU内の書き込みを終えた後にデータ読み出しを実行する場合、電圧Vreadを一定の値とする限り、選択メモリセルMがビット線BLに近い側にあるほど、1つのNANDセルユニットNU内の非選択メモリセルの合計の抵抗値は高くなる。従って、同一条件で読み出しを実行する場合、選択メモリセルMがソース線SLに近い場合よりも、選択メモリセルMがビット線BLに近い場合の方が、読出し電流は小さくなる。すなわち、選択メモリセルMの位置によって、読出し電流にばらつきが生じる。
これに対し、第1実施形態に係る不揮発性半導体記憶装置は、読み出し動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに印加する電圧Vreadの値を高くする。これにより、第1実施形態に係る不揮発性半導体記憶装置は、上記問題点を解消し、ビット線BLの電位の変化を正確にセンスすることができる。
[第2実施形態]
[第2実施形態に係る不揮発性半導体記憶装置の構成]
次に、第2実施形態に係る不揮発性半導体記憶装置について説明する。第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第2実施形態に係る不揮発性半導体記憶装置の構成]
次に、第2実施形態に係る不揮発性半導体記憶装置について説明する。第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第2実施形態に係る不揮発性半導体記憶装置の動作]
次に、第2実施形態に係る不揮発性半導体記憶装置の動作について説明する。第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図9を参照して、第2実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第2実施形態に係る不揮発性半導体記憶装置の動作について説明する。第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図9を参照して、第2実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図9は、メモリセルMkを選択して読み出す場合を示す。図9に示すように、制御信号発生回路16は、選択ワード線WLkに電圧Vcgを印加する。一方、制御信号発生回路16は、非選択ワード線WL0〜WLk−1に電圧Vread(k)+Vread(α)(ただし、Vread(α)>0)を印加し、WLk+1〜WLmに電圧Vread(k)を印加する。
すなわち、図9において、選択メモリセルMkからソース線SL側に位置する非選択メモリセルM0〜Mk−1を非選択メモリセルM(non1)と定義し、選択メモリセルMkからビット線BL側に位置する非選択メモリセルMk+1〜Mmを非選択メモリセルM(non2)と定義する。このとき、制御信号発生回路16は、非選択メモリセルM(non2)のゲートよりも非選択メモリセルM(non1)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(α)>Vread(k))。
[第2実施形態に係る不揮発性半導体記憶装置の効果]
第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。さらに、第2実施形態は、上述した図9に示すように電圧を制御し、バックゲート効果によりNANDセルユニットNUに流れる電流を第1実施形態よりも増大させることができる。
第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。さらに、第2実施形態は、上述した図9に示すように電圧を制御し、バックゲート効果によりNANDセルユニットNUに流れる電流を第1実施形態よりも増大させることができる。
[第3実施形態]
[第3実施形態に係る不揮発性半導体記憶装置の構成]
次に、第3実施形態に係る不揮発性半導体記憶装置について説明する。第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第3実施形態に係る不揮発性半導体記憶装置の構成]
次に、第3実施形態に係る不揮発性半導体記憶装置について説明する。第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第3実施形態に係る不揮発性半導体記憶装置の動作]
次に、第3実施形態に係る不揮発性半導体記憶装置の動作について説明する。第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図10を参照して、第3実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第3実施形態に係る不揮発性半導体記憶装置の動作について説明する。第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図10を参照して、第3実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図10は、メモリセルMkを選択して読み出す場合を示す。図10に示すように、制御信号発生回路16は、選択ワード線WLkに電圧Vcgを印加する。一方、制御信号発生回路16は、非選択ワード線WL0〜WLk−2に電圧Vread(k)を印加し、選択ワード線WLkに隣接する非選択ワード線WLk−1に電圧Vread(k)+Vread(β)(ただし、Vread(β)>0)を印加する。また、制御信号発生回路16は、選択ワード線WLkに隣接する非選択ワード線WLk+1に電圧Vread(k)+Vread(β)を印加し、非選択ワード線WLk+2〜WLmに電圧Vread(k)を印加する。
すなわち、図10において、選択メモリセルMkからみてソース線SL側において選択メモリセルMkに隣接する非選択メモリセルMk−1を非選択メモリセルM(non3)と定義し、その非選択メモリセルM(non3)からみてソース線SL側に位置する非選択メモリセルM0〜Mk−2を非選択メモリセルM(non4)と定義する。また、選択メモリセルMkからみてビット線BL側において選択メモリセルMkに隣接する非選択メモリセルMk+1を非選択メモリセルM(non5)と定義し、その非選択メモリセルM(non5)からみてビット線BL側に位置する非選択メモリセルMk+2〜Mmを非選択メモリセルM(non6)と定義する。このとき、制御信号発生回路16は、非選択メモリセルM(non4)のゲートよりも非選択メモリセルM(non3)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(β)>Vread(k))。また、制御信号発生回路16は、非選択メモリセルM(non6)のゲートよりも非選択メモリセルM(non5)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(β)>Vread(k))。
[第3実施形態に係る不揮発性半導体記憶装置の効果]
第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。これに加え、第3実施形態は、選択メモリセルMkに隣接する非選択メモリセルMk−1、Mk+1のフローティングゲートの電圧を、その他の非選択メモリセルのフローティングゲートの電圧と一定にする効果を有する。この効果について、図11を参照して、さらに詳しく説明する。
第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。これに加え、第3実施形態は、選択メモリセルMkに隣接する非選択メモリセルMk−1、Mk+1のフローティングゲートの電圧を、その他の非選択メモリセルのフローティングゲートの電圧と一定にする効果を有する。この効果について、図11を参照して、さらに詳しく説明する。
選択メモリセルMkのゲートは、それに隣接する非選択メモリセルMk−1、Mk+1のゲートに印加される電圧よりも低い電圧Vcgを印加されている。したがって、図11に示すように、その選択メモリセルMkとのカップリングCにより、選択メモリセルMkに隣接する非選択メモリセルMk−1、Mk+1のフローティングゲートの電圧は、その他の非選択メモリセルのフローティングゲートの電圧よりも低下する。
これに対して、第3実施形態は、選択メモリセルMkに隣接する非選択メモリセルMk−1、Mk+1のゲートに印加される電圧を選択メモリセルMkよりも高く設定し、上記問題を解消している。
[第4実施形態]
[第4実施形態に係る不揮発性半導体記憶装置の構成]
次に、第4実施形態に係る不揮発性半導体記憶装置について説明する。第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第4実施形態において、第1〜第3実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第4実施形態に係る不揮発性半導体記憶装置の構成]
次に、第4実施形態に係る不揮発性半導体記憶装置について説明する。第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第4実施形態において、第1〜第3実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第4実施形態に係る不揮発性半導体記憶装置の動作]
次に、第4実施形態に係る不揮発性半導体記憶装置の動作について説明する。第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図12を参照して、第4実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第4実施形態に係る不揮発性半導体記憶装置の動作について説明する。第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図12を参照して、第4実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図12は、メモリセルMkを選択して読み出す場合を示す。図12に示すように、制御信号発生回路16は、選択ワード線WLkに電圧Vcgを印加する。一方、制御信号発生回路16は、非選択ワード線WL0〜WLk−2に電圧Vread(k)+Vread(α)を印加し、非選択ワード線WLk−1に電圧Vread(k)+Vread(α)+Vread(β)を印加する。また、制御信号発生回路16は、非選択ワード線WLk+1に電圧Vread(k)+Vread(β)を印加し、非選択ワード線WLk+2〜WLmに電圧Vread(k)を印加する。
すなわち、図12において、第3実施形態と同様に、非選択メモリセルM(non1)〜M(non6)を定義する。このとき、制御信号発生回路16は、非選択メモリセルM(non2)のゲートよりも非選択メモリセルM(non1)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(α)>Vread(k))。制御信号発生回路16は、非選択メモリセルM(non4)のゲートよりも非選択メモリセルM(non3)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(α)+Vread(β)>Vread(k)+Vread(α))。また、制御信号発生回路16は、非選択メモリセルM(non6)のゲートよりも非選択メモリセルM(non5)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(β)>Vread(k))。
[第4実施形態に係る不揮発性半導体記憶装置の効果]
第4実施形態に係る不揮発性半導体記憶装置は、第1〜第3実施形態と同様の効果を奏する。
第4実施形態に係る不揮発性半導体記憶装置は、第1〜第3実施形態と同様の効果を奏する。
[第5実施形態]
[第5実施形態に係る不揮発性半導体記憶装置の構成]
次に、第5実施形態に係る不揮発性半導体記憶装置について説明する。第5実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第5実施形態において、第1〜第4実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第5実施形態に係る不揮発性半導体記憶装置の構成]
次に、第5実施形態に係る不揮発性半導体記憶装置について説明する。第5実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第5実施形態において、第1〜第4実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第5実施形態に係る不揮発性半導体記憶装置の動作]
次に、第5実施形態に係る不揮発性半導体記憶装置の動作について説明する。第5実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図13を参照して、第5実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第5実施形態に係る不揮発性半導体記憶装置の動作について説明する。第5実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図13を参照して、第5実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図13は、メモリセルMkを選択して読み出す場合を示す。図13に示すように、制御信号発生回路16は、選択ワード線WLkに電圧Vcgを印加する。一方、制御信号発生回路16は、非選択ワード線WL0〜WLk−2に電圧Vread(k)+Vread(β)を印加し、非選択ワード線WLk−1に電圧Vread(k)+Vread(2β)を印加する(ただし、Vread(2β)>0)。また、制御信号発生回路16は、非選択ワード線WLk+1に電圧Vread(k)+Vread(β)を印加し、非選択ワード線WLk+2〜WLmに電圧Vread(k)を印加する。
すなわち、図13において、第2及び第3実施形態と同様に、非選択メモリセルM(non1)〜M(non6)を定義する。このとき、制御信号発生回路16は、非選択メモリセルM(non6)のゲートよりも非選択メモリセルM(non4)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(2β)>Vread(k))。制御信号発生回路16は、非選択メモリセルM(non4)のゲートよりも非選択メモリセルM(non3)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(2β)>Vread(k)+Vread(β))。また、制御信号発生回路16は、非選択メモリセルM(non6)のゲートよりも非選択メモリセルM(non5)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(β)>Vread(k))。また、制御信号発生回路16は、非選択メモリセルM(non4)のゲートと非選択メモリセルM(non5)のゲートに同じ電圧を印加するように構成されている(Vread(k)+Vread(β)=Vread(k)+Vread(β))。
[第5実施形態に係る不揮発性半導体記憶装置の効果]
第5実施形態に係る不揮発性半導体記憶装置は、第4実施形態と同様の効果を奏する。さらに、第5実施形態に係る不揮発性半導体記憶装置は、5種類の電圧を必要とする第4実施形態と比較して、少ない4種類の電圧で読み出し動作を実行することができる。したがって、第5実施形態に係る不揮発性半導体記憶装置は、第4実施形態よりも昇圧回路を削減することができる。
第5実施形態に係る不揮発性半導体記憶装置は、第4実施形態と同様の効果を奏する。さらに、第5実施形態に係る不揮発性半導体記憶装置は、5種類の電圧を必要とする第4実施形態と比較して、少ない4種類の電圧で読み出し動作を実行することができる。したがって、第5実施形態に係る不揮発性半導体記憶装置は、第4実施形態よりも昇圧回路を削減することができる。
[第6実施形態]
[第6実施形態に係る不揮発性半導体記憶装置の構成]
次に、第6実施形態に係る不揮発性半導体記憶装置について説明する。第6実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第6実施形態において、第1〜第5実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第6実施形態に係る不揮発性半導体記憶装置の構成]
次に、第6実施形態に係る不揮発性半導体記憶装置について説明する。第6実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第6実施形態において、第1〜第5実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第6実施形態に係る不揮発性半導体記憶装置の動作]
次に、第6実施形態に係る不揮発性半導体記憶装置の動作について説明する。第6実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図14を参照して、第6実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第6実施形態に係る不揮発性半導体記憶装置の動作について説明する。第6実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図14を参照して、第6実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図14は、メモリセルMkを選択して読み出す場合を示す。図14に示すように、制御信号発生回路16は、選択ワード線WLkに電圧Vcgを印加する。一方、制御信号発生回路16は、非選択ワード線WL0〜WLk−1に電圧Vread(k)+Vread(α)を印加する。また、制御信号発生回路16は、非選択ワード線WLk+1に電圧Vread(k)+Vread(β)を印加し、非選択ワード線WLk+2〜WLmに電圧Vread(k)を印加する。
すなわち、図14において、第2及び第3実施形態と同様に、非選択メモリセルM(non1)〜M(non6)を定義する。このとき、制御信号発生回路16は、非選択メモリセルM(non2)のゲートよりも非選択メモリセルM(non1)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(α)>Vread(k))。また、制御信号発生回路16は、非選択メモリセルM(non6)のゲートよりも非選択メモリセルM(non5)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(β)>Vread(k))。
[第6実施形態に係る不揮発性半導体記憶装置の効果]
第6実施形態に係る不揮発性半導体記憶装置は、第4実施形態と同様の効果を奏する。さらに、第6実施形態に係る不揮発性半導体記憶装置は、5種類の電圧を必要とする第4実施形態と比較して、少ない4種類の電圧で読み出し動作を実行することができる。したがって、第6実施形態に係る不揮発性半導体記憶装置は、第4実施形態よりも昇圧回路を削減することができる。
第6実施形態に係る不揮発性半導体記憶装置は、第4実施形態と同様の効果を奏する。さらに、第6実施形態に係る不揮発性半導体記憶装置は、5種類の電圧を必要とする第4実施形態と比較して、少ない4種類の電圧で読み出し動作を実行することができる。したがって、第6実施形態に係る不揮発性半導体記憶装置は、第4実施形態よりも昇圧回路を削減することができる。
[第7実施形態]
[第7実施形態に係る不揮発性半導体記憶装置の構成]
次に、第7実施形態に係る不揮発性半導体記憶装置について説明する。第7実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第7実施形態において、第1〜第6実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第7実施形態に係る不揮発性半導体記憶装置の構成]
次に、第7実施形態に係る不揮発性半導体記憶装置について説明する。第7実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第7実施形態において、第1〜第6実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第7実施形態に係る不揮発性半導体記憶装置の動作]
次に、第7実施形態に係る不揮発性半導体記憶装置の動作について説明する。第7実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図15を参照して、第2実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第7実施形態に係る不揮発性半導体記憶装置の動作について説明する。第7実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図8の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図15を参照して、第2実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図15は、メモリセルMkを選択して読み出す場合を示す。図15に示すように、制御信号発生回路16は、選択ワード線WLkに電圧Vcgを印加する。一方、制御信号発生回路16は、非選択ワード線WL0〜WLk−1に電圧Vread(k)+Vread(β)を印加する。また、制御信号発生回路16は、非選択ワード線WLk+1に電圧Vread(k)+Vread(β)を印加し、非選択ワード線WLk+2〜WLmに電圧Vread(k)を印加する。
すなわち、図15において、第2及び第3実施形態と同様に、非選択メモリセルM(non1)〜M(non6)を定義する。このとき、制御信号発生回路16は、非選択メモリセルM(non6)のゲートよりも非選択メモリセルM(non1)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(β)>Vread(k))。また、制御信号発生回路16は、非選択メモリセルM(non6)のゲートよりも非選択メモリセルM(non5)のゲートに高い電圧を印加するように構成されている(Vread(k)+Vread(β)>Vread(k))。また、制御信号発生回路16は、非選択メモリセルM(non4)のゲートと非選択メモリセルM(non5)のゲートに同じ電圧を印加するように構成されている(Vread(k)+Vread(β)=Vread(k)+Vread(β))。
[第7実施形態に係る不揮発性半導体記憶装置の効果]
第7実施形態に係る不揮発性半導体記憶装置は、第1〜第3実施形態と同様の効果を奏する。さらに、第7実施形態に係る不揮発性半導体記憶装置は、4種類の電圧を必要とする第5及び第6実施形態と比較して、少ない3種類の電圧で読み出し動作を実行することができる。したがって、第7実施形態に係る不揮発性半導体記憶装置は、第5及び第6実施形態よりも昇圧回路を削減することができる。
第7実施形態に係る不揮発性半導体記憶装置は、第1〜第3実施形態と同様の効果を奏する。さらに、第7実施形態に係る不揮発性半導体記憶装置は、4種類の電圧を必要とする第5及び第6実施形態と比較して、少ない3種類の電圧で読み出し動作を実行することができる。したがって、第7実施形態に係る不揮発性半導体記憶装置は、第5及び第6実施形態よりも昇圧回路を削減することができる。
[第8実施形態]
[第8実施形態に係る不揮発性半導体記憶装置の構成]
次に、第8実施形態に係る不揮発性半導体記憶装置の構成について説明する。第8実施形態に係る不揮発性半導体記憶装置において、メモリセルアレイ11の構成のみが第1実施形態と異なる。なお、第8実施形態において、第1〜第7実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第8実施形態に係る不揮発性半導体記憶装置の構成]
次に、第8実施形態に係る不揮発性半導体記憶装置の構成について説明する。第8実施形態に係る不揮発性半導体記憶装置において、メモリセルアレイ11の構成のみが第1実施形態と異なる。なお、第8実施形態において、第1〜第7実施形態と同様の構成については、同一符号を付しその説明を省略する。
メモリセルアレイ11は、図16に示すように、ダミーメモリセルDM1、DM2を有する。ダミーメモリセルDM1、DM2は、メモリセルM0〜Mmと同様の構成を有するが、書込み、読み出し等の各種動作の対象とならないセルである。ダミーメモリセルDM1、DM2は、常に消去状態になることを目指し制御される。ダミーメモリセルDM1は、メモリセルM0と選択トランジスタS1との間に設けられており、ダミーメモリセルDM2は、メモリセルMmと選択トランジスタS2との間に設けられている。ダミーメモリセルDM1のゲートは、ダミーワード線WLDSに接続され、ダミーメモリセルDM2のゲートは、ダミーワード線WLDDに接続されている。
[第8実施形態に係る不揮発性半導体記憶装置の動作]
次に、図17を参照して、第8実施形態に係る不揮発性半導体記憶装置の動作について説明する。図17の符号aは、メモリセルM0〜Mm、ワード線WL0〜WLm、ダミーメモリセルDM1、DM2、及びダミーワード線WLDS、WLDDの関係を示す。図17の符号bは、ソース線SLに近いメモリセルM2を選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。図17の符号cは、メモリセルM2よりはビット線BL側にあるメモリセルMkを選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。図17の符号dは、ビット線BLに近いメモリセルMm−2を選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。
次に、図17を参照して、第8実施形態に係る不揮発性半導体記憶装置の動作について説明する。図17の符号aは、メモリセルM0〜Mm、ワード線WL0〜WLm、ダミーメモリセルDM1、DM2、及びダミーワード線WLDS、WLDDの関係を示す。図17の符号bは、ソース線SLに近いメモリセルM2を選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。図17の符号cは、メモリセルM2よりはビット線BL側にあるメモリセルMkを選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。図17の符号dは、ビット線BLに近いメモリセルMm−2を選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。
第8実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行う。また、同様に、第8実施形態に係る不揮発性半導体記憶装置は、図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。これに加え、第8実施形態に係る不揮発性半導体記憶装置は、各読み出し時の非選択メモリセルMに印加する電圧Vread(2)、Vread(k)、Vread(m−2)をダミーワード線WLDS、WLDD(ダミーメモリセルDM1、DM2のゲート)にも印加する。
[第8実施形態に係る不揮発性半導体記憶装置の効果]
第8実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。さらに、第8実施形態に係る不揮発性半導体記憶装置は、選択トランジスタS1、S2からのリーク電流を受ける領域に、ダミーメモリセルDM1、DM2を設けている。これにより、第8実施形態は、メモリセルM0〜Mmに与えられるリーク電流の影響を低減し、第1実施形態よりも信頼性を向上させることができる。また、第8実施形態は、ダミーワード線WLDS、WLDDに、非選択メモリセルM0、Mmと同じ電圧を印加する。したがって、第8実施形態は、ダミーワード線WLDS、WLDDにその他の電圧を印加する場合と比較して、昇圧回路を削減することができる。
第8実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。さらに、第8実施形態に係る不揮発性半導体記憶装置は、選択トランジスタS1、S2からのリーク電流を受ける領域に、ダミーメモリセルDM1、DM2を設けている。これにより、第8実施形態は、メモリセルM0〜Mmに与えられるリーク電流の影響を低減し、第1実施形態よりも信頼性を向上させることができる。また、第8実施形態は、ダミーワード線WLDS、WLDDに、非選択メモリセルM0、Mmと同じ電圧を印加する。したがって、第8実施形態は、ダミーワード線WLDS、WLDDにその他の電圧を印加する場合と比較して、昇圧回路を削減することができる。
[第9実施形態]
[第9実施形態に係る不揮発性半導体記憶装置の構成]
次に、第9実施形態に係る不揮発性半導体記憶装置について説明する。第9実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第9実施形態において、第1〜第8実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第9実施形態に係る不揮発性半導体記憶装置の構成]
次に、第9実施形態に係る不揮発性半導体記憶装置について説明する。第9実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第9実施形態において、第1〜第8実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第9実施形態に係る不揮発性半導体記憶装置の動作]
次に、第9実施形態に係る不揮発性半導体記憶装置の動作について説明する。第9実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図18を参照して、第9実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第9実施形態に係る不揮発性半導体記憶装置の動作について説明する。第9実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図18を参照して、第9実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図18は、メモリセルMkを選択して読み出す場合を示す。図18に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第2実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0と同様に電圧Vread(k)+Vread(α)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmと同様に電圧Vread(k)を印加する。
[第9実施形態に係る不揮発性半導体記憶装置の効果]
第9実施形態に係る不揮発性半導体記憶装置は、第2及び第8実施形態と同様の効果を奏する。
第9実施形態に係る不揮発性半導体記憶装置は、第2及び第8実施形態と同様の効果を奏する。
[第10実施形態]
[第10実施形態に係る不揮発性半導体記憶装置の構成]
次に、第10実施形態に係る不揮発性半導体記憶装置について説明する。第10実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第10実施形態において、第1〜第9実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第10実施形態に係る不揮発性半導体記憶装置の構成]
次に、第10実施形態に係る不揮発性半導体記憶装置について説明する。第10実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第10実施形態において、第1〜第9実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第10実施形態に係る不揮発性半導体記憶装置の動作]
次に、第10実施形態に係る不揮発性半導体記憶装置の動作について説明する。第10実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図19を参照して、第10実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第10実施形態に係る不揮発性半導体記憶装置の動作について説明する。第10実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図19を参照して、第10実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図19は、メモリセルMkを選択して読み出す場合を示す。図19に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第3実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0と同様に電圧Vread(k)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmと同様に電圧Vread(k)を印加する。
[第10実施形態に係る不揮発性半導体記憶装置の効果]
第10実施形態に係る不揮発性半導体記憶装置は、第3及び第8実施形態と同様の効果を奏する。
第10実施形態に係る不揮発性半導体記憶装置は、第3及び第8実施形態と同様の効果を奏する。
[第11実施形態]
[第11実施形態に係る不揮発性半導体記憶装置の構成]
次に、第11実施形態に係る不揮発性半導体記憶装置について説明する。第11実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第11実施形態において、第1〜第10実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第11実施形態に係る不揮発性半導体記憶装置の構成]
次に、第11実施形態に係る不揮発性半導体記憶装置について説明する。第11実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第11実施形態において、第1〜第10実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第11実施形態に係る不揮発性半導体記憶装置の動作]
次に、第11実施形態に係る不揮発性半導体記憶装置の動作について説明する。第11実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図20を参照して、第11実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第11実施形態に係る不揮発性半導体記憶装置の動作について説明する。第11実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図20を参照して、第11実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図20は、メモリセルMkを選択して読み出す場合を示す。図20に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第4実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0と同様に電圧Vread(k)+Vread(α)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmと同様に電圧Vread(k)を印加する。
[第11実施形態に係る不揮発性半導体記憶装置の効果]
第11実施形態に係る不揮発性半導体記憶装置は、第4及び第8実施形態と同様の効果を奏する。
第11実施形態に係る不揮発性半導体記憶装置は、第4及び第8実施形態と同様の効果を奏する。
[第12実施形態]
[第12実施形態に係る不揮発性半導体記憶装置の構成]
次に、第12実施形態に係る不揮発性半導体記憶装置について説明する。第12実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第12実施形態において、第1〜第11実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第12実施形態に係る不揮発性半導体記憶装置の構成]
次に、第12実施形態に係る不揮発性半導体記憶装置について説明する。第12実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第12実施形態において、第1〜第11実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第12実施形態に係る不揮発性半導体記憶装置の動作]
次に、第12実施形態に係る不揮発性半導体記憶装置の動作について説明する。第12実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図21を参照して、第12実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第12実施形態に係る不揮発性半導体記憶装置の動作について説明する。第12実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図21を参照して、第12実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図21は、メモリセルMkを選択して読み出す場合を示す。図21に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第5実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0と同様に電圧Vread(k)+Vread(β)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmと同様に電圧Vread(k)を印加する。
[第12実施形態に係る不揮発性半導体記憶装置の効果]
第12実施形態に係る不揮発性半導体記憶装置は、第5及び第8実施形態と同様の効果を奏する。
第12実施形態に係る不揮発性半導体記憶装置は、第5及び第8実施形態と同様の効果を奏する。
[第13実施形態]
[第13実施形態に係る不揮発性半導体記憶装置の構成]
次に、第13実施形態に係る不揮発性半導体記憶装置について説明する。第13実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第13実施形態において、第1〜第12実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第13実施形態に係る不揮発性半導体記憶装置の構成]
次に、第13実施形態に係る不揮発性半導体記憶装置について説明する。第13実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第13実施形態において、第1〜第12実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第13実施形態に係る不揮発性半導体記憶装置の動作]
次に、第13実施形態に係る不揮発性半導体記憶装置の動作について説明する。第13実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図22を参照して、第13実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第13実施形態に係る不揮発性半導体記憶装置の動作について説明する。第13実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図22を参照して、第13実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図22は、メモリセルMkを選択して読み出す場合を示す。図22に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第6実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0と同様に電圧Vread(k)+Vread(α)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmと同様に電圧Vread(k)を印加する。
[第13実施形態に係る不揮発性半導体記憶装置の効果]
第13実施形態に係る不揮発性半導体記憶装置は、第6及び第8実施形態と同様の効果を奏する。
第13実施形態に係る不揮発性半導体記憶装置は、第6及び第8実施形態と同様の効果を奏する。
[第14実施形態]
[第14実施形態に係る不揮発性半導体記憶装置の構成]
次に、第14実施形態に係る不揮発性半導体記憶装置について説明する。第14実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第14実施形態において、第1〜第13実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第14実施形態に係る不揮発性半導体記憶装置の構成]
次に、第14実施形態に係る不揮発性半導体記憶装置について説明する。第14実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第14実施形態において、第1〜第13実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第14実施形態に係る不揮発性半導体記憶装置の動作]
次に、第14実施形態に係る不揮発性半導体記憶装置の動作について説明する。第14実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図23を参照して、第14実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第14実施形態に係る不揮発性半導体記憶装置の動作について説明する。第14実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図17の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図23を参照して、第14実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図23は、メモリセルMkを選択して読み出す場合を示す。図23に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第7実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0と同様に電圧Vread(k)+Vread(β)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmと同様に電圧Vread(k)を印加する。
[第14実施形態に係る不揮発性半導体記憶装置の効果]
第14実施形態に係る不揮発性半導体記憶装置は、第7及び第8実施形態と同様の効果を奏する。
第14実施形態に係る不揮発性半導体記憶装置は、第7及び第8実施形態と同様の効果を奏する。
[第15実施形態]
[第15実施形態に係る不揮発性半導体記憶装置の構成]
次に、第15実施形態に係る不揮発性半導体記憶装置について説明する。第15実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第15実施形態において、第1〜第14実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第15実施形態に係る不揮発性半導体記憶装置の構成]
次に、第15実施形態に係る不揮発性半導体記憶装置について説明する。第15実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第15実施形態において、第1〜第14実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第15実施形態に係る不揮発性半導体記憶装置の動作]
次に、図24を参照して、第15実施形態に係る不揮発性半導体記憶装置の動作について説明する。図24の符号aは、メモリセルM0〜Mm、ワード線WL0〜WLm、ダミーメモリセルDM1、DM2、及びダミーワード線WLDS、WLDDの関係を示す。図24の符号bは、ソース線SLに近いメモリセルM2を選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。図24の符号cは、メモリセルM2よりはビット線BL側にあるメモリセルMkを選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。図24の符号dは、ビット線BLに近いメモリセルMm−2を選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。
次に、図24を参照して、第15実施形態に係る不揮発性半導体記憶装置の動作について説明する。図24の符号aは、メモリセルM0〜Mm、ワード線WL0〜WLm、ダミーメモリセルDM1、DM2、及びダミーワード線WLDS、WLDDの関係を示す。図24の符号bは、ソース線SLに近いメモリセルM2を選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。図24の符号cは、メモリセルM2よりはビット線BL側にあるメモリセルMkを選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。図24の符号dは、ビット線BLに近いメモリセルMm−2を選択した場合のワード線WL0〜WLm、及びダミーワード線WLDS、WLDDの印加電圧を示す。
第15実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。
ここで、ダミーメモリセルDM1、DM2は、常に消去状態になることを目指して制御される。したがって、例えば、GIDL電流による誤書き込みが生じた場合であっても、ダミーメモリセルDM1、DM2の閾値電圧は、あまり高くならない。よって、ダミーメモリセルDM1、DM2のゲートに印加する電圧は、それらに隣接するメモリセルM0、Mmよりも低く設定してもよい。
そこで、図24の符号a〜dに示すように、第15実施形態に係る不揮発性半導体記憶装置は、各読み出し時の非選択メモリセルMに印加する電圧Vread(2)、Vread(k)、Vread(m−2)よりも低い電圧Vread(2)−Vread(γ)、Vread(k)−Vread(γ)、Vread(m−2)−Vread(γ)(ただし、Vread(γ)>0)をダミーワード線WLDS、WLDD(ダミーメモリセルDM1、DM2のゲート)に印加する。
[第15実施形態に係る不揮発性半導体記憶装置の効果]
第15実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。また、第15実施形態は、第8実施形態と同様に、ダミーメモリセルDM1、DM2により、メモリセルM0〜Mmに与えられるリーク電流の影響を低減し、第1実施形態よりも信頼性を向上させることができる。また、第15実施形態は、ワード線WLの電圧未満の電圧をダミーワード線WLDS、WLDDに印加するので、第8実施形態よりも消費電力を抑えることができる。
第15実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。また、第15実施形態は、第8実施形態と同様に、ダミーメモリセルDM1、DM2により、メモリセルM0〜Mmに与えられるリーク電流の影響を低減し、第1実施形態よりも信頼性を向上させることができる。また、第15実施形態は、ワード線WLの電圧未満の電圧をダミーワード線WLDS、WLDDに印加するので、第8実施形態よりも消費電力を抑えることができる。
[第16実施形態]
[第16実施形態に係る不揮発性半導体記憶装置の構成]
次に、図25を参照して、第16実施形態に係る不揮発性半導体記憶装置について説明する。第16実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第16実施形態において、第1〜第15実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第16実施形態に係る不揮発性半導体記憶装置の構成]
次に、図25を参照して、第16実施形態に係る不揮発性半導体記憶装置について説明する。第16実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第16実施形態において、第1〜第15実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第16実施形態に係る不揮発性半導体記憶装置の動作]
次に、第16実施形態に係る不揮発性半導体記憶装置の動作について説明する。第16実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図25を参照して、第16実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第16実施形態に係る不揮発性半導体記憶装置の動作について説明する。第16実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図25を参照して、第16実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図25は、メモリセルMkを選択して読み出す場合を示す。図25に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第2実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0よりも低い電圧Vread(k)+Vread(α)−Vread(γ)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmよりも低い電圧Vread(k)−Vread(γ)を印加する。
[第16実施形態に係る不揮発性半導体記憶装置の効果]
第16実施形態に係る不揮発性半導体記憶装置は、第2及び第15実施形態と同様の効果を奏する。
第16実施形態に係る不揮発性半導体記憶装置は、第2及び第15実施形態と同様の効果を奏する。
[第17実施形態]
[第17実施形態に係る不揮発性半導体記憶装置の構成]
次に、第17実施形態に係る不揮発性半導体記憶装置について説明する。第17実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第17実施形態において、第1〜第16実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第17実施形態に係る不揮発性半導体記憶装置の構成]
次に、第17実施形態に係る不揮発性半導体記憶装置について説明する。第17実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第17実施形態において、第1〜第16実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第17実施形態に係る不揮発性半導体記憶装置の動作]
次に、第17実施形態に係る不揮発性半導体記憶装置の動作について説明する。第17実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図26を参照して、第17実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第17実施形態に係る不揮発性半導体記憶装置の動作について説明する。第17実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図26を参照して、第17実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図26は、メモリセルMkを選択して読み出す場合を示す。図26に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第3実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0よりも低い電圧Vread(k)−Vread(γ)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmよりも低い電圧Vread(k)−Vread(γ)を印加する。
[第17実施形態に係る不揮発性半導体記憶装置の効果]
第17実施形態に係る不揮発性半導体記憶装置は、第3及び第15実施形態と同様の効果を奏する。
第17実施形態に係る不揮発性半導体記憶装置は、第3及び第15実施形態と同様の効果を奏する。
[第18実施形態]
[第18実施形態に係る不揮発性半導体記憶装置の構成]
次に、第18実施形態に係る不揮発性半導体記憶装置について説明する。第18実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第18実施形態において、第1〜第17実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第18実施形態に係る不揮発性半導体記憶装置の構成]
次に、第18実施形態に係る不揮発性半導体記憶装置について説明する。第18実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第18実施形態において、第1〜第17実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第18実施形態に係る不揮発性半導体記憶装置の動作]
次に、第18実施形態に係る不揮発性半導体記憶装置の動作について説明する。第18実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図27を参照して、第18実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第18実施形態に係る不揮発性半導体記憶装置の動作について説明する。第18実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図27を参照して、第18実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図27は、メモリセルMkを選択して読み出す場合を示す。図27に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第4実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0よりも低い電圧Vread(k)+Vread(α)−Vread(γ)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmよりも低い電圧Vread(k)−Vread(γ)を印加する。
[第18実施形態に係る不揮発性半導体記憶装置の効果]
第18実施形態に係る不揮発性半導体記憶装置は、第4及び第15実施形態と同様の効果を奏する。
第18実施形態に係る不揮発性半導体記憶装置は、第4及び第15実施形態と同様の効果を奏する。
[第19実施形態]
[第19実施形態に係る不揮発性半導体記憶装置の構成]
次に、第19実施形態に係る不揮発性半導体記憶装置について説明する。第19実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第19実施形態において、第1〜第18実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第19実施形態に係る不揮発性半導体記憶装置の構成]
次に、第19実施形態に係る不揮発性半導体記憶装置について説明する。第19実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第19実施形態において、第1〜第18実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第19実施形態に係る不揮発性半導体記憶装置の動作]
次に、第19実施形態に係る不揮発性半導体記憶装置の動作について説明する。第19実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図28を参照して、第19実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第19実施形態に係る不揮発性半導体記憶装置の動作について説明する。第19実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図28を参照して、第19実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図28は、メモリセルMkを選択して読み出す場合を示す。図28に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第5実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0よりも低い電圧Vread(k)+Vread(β)−Vread(γ)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmよりも低い電圧Vread(k)−Vread(γ)を印加する。
[第19実施形態に係る不揮発性半導体記憶装置の効果]
第19実施形態に係る不揮発性半導体記憶装置は、第5及び第15実施形態と同様の効果を奏する。
第19実施形態に係る不揮発性半導体記憶装置は、第5及び第15実施形態と同様の効果を奏する。
[第20実施形態]
[第20実施形態に係る不揮発性半導体記憶装置の構成]
次に、第20実施形態に係る不揮発性半導体記憶装置について説明する。第20実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第20実施形態において、第1〜第19実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第20実施形態に係る不揮発性半導体記憶装置の構成]
次に、第20実施形態に係る不揮発性半導体記憶装置について説明する。第20実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第20実施形態において、第1〜第19実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第20実施形態に係る不揮発性半導体記憶装置の動作]
次に、第20実施形態に係る不揮発性半導体記憶装置の動作について説明する。第20実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図29を参照して、第20実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第20実施形態に係る不揮発性半導体記憶装置の動作について説明する。第20実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図29を参照して、第20実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図29は、メモリセルMkを選択して読み出す場合を示す。図29に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第6実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0よりも低い電圧Vread(k)+Vread(α)−Vread(γ)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmよりも低い電圧Vread(k)−Vread(γ)を印加する。
[第20実施形態に係る不揮発性半導体記憶装置の効果]
第20実施形態に係る不揮発性半導体記憶装置は、第6及び第15実施形態と同様の効果を奏する。
第20実施形態に係る不揮発性半導体記憶装置は、第6及び第15実施形態と同様の効果を奏する。
[第21実施形態]
[第21実施形態に係る不揮発性半導体記憶装置の構成]
次に、第21実施形態に係る不揮発性半導体記憶装置について説明する。第21実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第21実施形態において、第1〜第20実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第21実施形態に係る不揮発性半導体記憶装置の構成]
次に、第21実施形態に係る不揮発性半導体記憶装置について説明する。第21実施形態に係る不揮発性半導体記憶装置は、第8実施形態と同様の構成を有し、その動作のみが第8実施形態と異なる。なお、第21実施形態において、第1〜第20実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第21実施形態に係る不揮発性半導体記憶装置の動作]
次に、第21実施形態に係る不揮発性半導体記憶装置の動作について説明する。第21実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図30を参照して、第21実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
次に、第21実施形態に係る不揮発性半導体記憶装置の動作について説明する。第21実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、上記図24の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。以下、図30を参照して、第21実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
図30は、メモリセルMkを選択して読み出す場合を示す。図30に示すように、制御信号発生回路16は、ワード線WL0〜WLm(メモリセルM0〜Mmのゲート)に第7実施形態と同様の電圧を印加する。さらに、制御信号発生回路16は、ダミーワード線WLDS(ダミーメモリセルDM1のゲート)に、ワード線WL0よりも低い電圧Vread(k)+Vread(β)−Vread(γ)を印加する。また、制御信号発生回路16は、ダミーワード線WLDD(ダミーメモリセルDM2のゲート)に、ワード線WLmよりも低い電圧Vread(k)−Vread(γ)を印加する。
[第21実施形態に係る不揮発性半導体記憶装置の効果]
第21実施形態に係る不揮発性半導体記憶装置は、第7及び第15実施形態と同様の効果を奏する。
第21実施形態に係る不揮発性半導体記憶装置は、第7及び第15実施形態と同様の効果を奏する。
[第22実施形態]
[第22実施形態に係る不揮発性半導体記憶装置の構成]
次に、第22実施形態に係る不揮発性半導体記憶装置について説明する。第22実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第22実施形態において、第1〜第21実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第22実施形態に係る不揮発性半導体記憶装置の構成]
次に、第22実施形態に係る不揮発性半導体記憶装置について説明する。第22実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第22実施形態において、第1〜第21実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第22実施形態に係る不揮発性半導体記憶装置の動作]
次に、図31〜図33を参照して、第22実施形態に係る不揮発性半導体記憶装置の動作について説明する。第22実施形態に係る不揮発性半導体記憶装置は、選択メモリセルMkにデータ“0”が書き込まれたか否かを確認するベリファイチェックを実行する。図31は、ベリファイチェックを説明するためのメモリセルMの閾値電圧の分布を示す図である。このベリファイチェックのため、図31に示すように、“0”データの分布に隣接する低電圧側にベリファイ電圧Vavが設定される。そして、ゲートにベリファイ電圧Vavを印加された選択メモリセルMの導通状態に基づき、ベリファイチェックが実行される。
次に、図31〜図33を参照して、第22実施形態に係る不揮発性半導体記憶装置の動作について説明する。第22実施形態に係る不揮発性半導体記憶装置は、選択メモリセルMkにデータ“0”が書き込まれたか否かを確認するベリファイチェックを実行する。図31は、ベリファイチェックを説明するためのメモリセルMの閾値電圧の分布を示す図である。このベリファイチェックのため、図31に示すように、“0”データの分布に隣接する低電圧側にベリファイ電圧Vavが設定される。そして、ゲートにベリファイ電圧Vavを印加された選択メモリセルMの導通状態に基づき、ベリファイチェックが実行される。
図32は、第22実施形態に係る不揮発性半導体記憶装置の動作を示すフローチャートである。図32に示すように、先ず、制御信号発生回路16は、データ読み出しを実行する(ステップS101)。続いて、制御信号発生回路16は、選択メモリセルMkのゲートに電圧Vpgmを印加して、データ“0”を書き込む(ステップS102)。
次に、制御信号発生回路16は、図31に示したようにベリファイ電圧Vavに基づきベリファイチェックを実行する(書込完了か否かを判断する)(ステップS103)。ここで、制御信号発生回路16は、ステップS103において、書込みが完了していないと判断すると(ステップS103、N)、選択メモリセルMkのゲートに電圧Vpgm+ΔVpgmを印加して、ベリファイ書込みを実行する(ステップS104)。ステップS104の後、制御信号発生回路16は、再び、ステップS103を実行する。一方、制御信号発生回路16は、ステップS103において、書込みが完了していると判断すると(ステップS103、Y)、上記動作を終了する。
ここで、上述したようにソース線SL側のメモリセルMほど、書き込まれた後に電圧Vpassを印加される回数が多く、これにより、ソース線SL側のメモリセルMほど閾値電圧が高くなる。
上記問題に対し、第22実施形態においては、図33の符号a〜dに示すように、ソース線SL側のメモリセルM2、Mk、Mm−2(WL2、WLk、WLm−2)を選択するほど、ベリファイ電圧Vav(2)、Vav(k)、Vav(m−2)を下げて、ベリファイチェックを実行する。なお、第22実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、シーケンシャル書き込みを行い、図33の符号a〜dに示すように、読出動作時に、選択メモリセルMがビット線BLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。
[第22実施形態に係る不揮発性半導体記憶装置の効果]
第22実施形態に係るベリファイチェックによって低めに書き込まれた選択メモリセルは、最終的に全てのメモリセルの書込みが終了した時点で、複数回印加された電圧Vpassにより所望とする閾値電圧まで書き上げられる。したがって、第22実施形態に係る不揮発性半導体記憶装置は、ソース線SL側のメモリセルMほど閾値電圧が高くなるという問題を解消することができる。なお、第22実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
第22実施形態に係るベリファイチェックによって低めに書き込まれた選択メモリセルは、最終的に全てのメモリセルの書込みが終了した時点で、複数回印加された電圧Vpassにより所望とする閾値電圧まで書き上げられる。したがって、第22実施形態に係る不揮発性半導体記憶装置は、ソース線SL側のメモリセルMほど閾値電圧が高くなるという問題を解消することができる。なお、第22実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
[第23実施形態]
[第23実施形態に係る不揮発性半導体記憶装置の構成]
次に、第23実施形態に係る不揮発性半導体記憶装置について説明する。第23実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第23実施形態において、第1〜第22実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第23実施形態に係る不揮発性半導体記憶装置の構成]
次に、第23実施形態に係る不揮発性半導体記憶装置について説明する。第23実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の構成を有し、その動作のみが第1実施形態と異なる。なお、第23実施形態において、第1〜第22実施形態と同様の構成については、同一符号を付しその説明を省略する。
[第23実施形態に係る不揮発性半導体記憶装置の動作]
次に、図34を参照して、第23実施形態に係るNANDセルユニットNU内の各メモリセルM0〜Mmを読み出す場合の電圧を説明する。図34の符号aは、メモリセルM0〜Mm、及びワード線WL0〜WLmの関係を示す。図34の符号bは、ソース線SLに近いメモリセルM2を選択した場合のワード線WL0〜WLmの印加電圧を示す。図34の符号cは、メモリセルM2よりはビット線BL側にあるメモリセルMkを選択した場合のワード線WL0〜WLmの印加電圧を示す(2<k<m−2)。図34の符号dは、ビット線BLに近いメモリセルMm−2を選択した場合のワード線WL0〜WLmの印加電圧を示す。
次に、図34を参照して、第23実施形態に係るNANDセルユニットNU内の各メモリセルM0〜Mmを読み出す場合の電圧を説明する。図34の符号aは、メモリセルM0〜Mm、及びワード線WL0〜WLmの関係を示す。図34の符号bは、ソース線SLに近いメモリセルM2を選択した場合のワード線WL0〜WLmの印加電圧を示す。図34の符号cは、メモリセルM2よりはビット線BL側にあるメモリセルMkを選択した場合のワード線WL0〜WLmの印加電圧を示す(2<k<m−2)。図34の符号dは、ビット線BLに近いメモリセルMm−2を選択した場合のワード線WL0〜WLmの印加電圧を示す。
図34の符号bに示すように、メモリセルM2を選択して、データを読み出す場合、選択ワード線WL2は、電圧Vcgを印加され、非選択ワード線WL0、WL1、WL3〜WLmは、電圧Vread(2)’を印加される。
一方、図34の符号cに示すように、メモリセルMkを選択して、データを読み出す場合、選択ワード線WLkは、電圧Vcgを印加される。この点は、図34の符号bと同様である。ただし、非選択ワード線WL0〜WLk−1、WLk+1〜WLmは、電圧Vread(k)’を印加される。電圧Vread(k)’は、電圧Vread(2)’よりも小さい電圧である。
また、図34の符号dに示すように、メモリセルMm−2を選択して、データを読み出す場合、選択ワード線WLm−2は、電圧Vcgを印加される。この点は、図34の符号bと同様である。ただし、非選択ワード線WL0〜WLm−3、WLm−1、WLmは、電圧Vread(m−2)’を印加される。電圧Vread(m−2)’は、電圧Vread(k)’よりも小さい電圧である。
すなわち、制御信号発生回路16は、読み出し動作時に、選択メモリセルMがソース線SLに近いほど、非選択メモリセルMのゲートに高い電圧を印加する。換言すれば、メモリセルMkを選択メモリセルとして読み出す場合に非選択メモリセルMのゲートに印加される読出しパス電圧は、メモリセルMkよりもビット線BL側に近い側にあるメモリセルMk+1を選択メモリセルとして読み出す場合に非選択メモリセルMのゲートに印加される読出しパス電圧よりも高い。
[第23実施形態に係る不揮発性半導体記憶装置の効果]
次に、図35を参照して、第23実施形態に係る不揮発性半導体記憶装置の効果について説明する。図35は、ベリファイチェック時、読出動作時の印加電圧の一例を示している。図35の符号aは、シーケンシャル書き込みに従って、選択メモリセルM0のみに対して書き込みを行なった状態で選択メモリセルM0に対してベリファイチェックを実行する例を示している。この場合、非選択メモリセルM1〜Mmのゲートに読出電圧Vread(1)が印加される。また、図35の符号bは、全てのメモリセルM0〜Mmに対して書き込みを行なった状態で選択メモリセルM0に対して読み出し動作を実行する例を示している。この場合、非選択メモリセルM1〜Mmのゲートに読出電圧Vread(1)が印加される。
次に、図35を参照して、第23実施形態に係る不揮発性半導体記憶装置の効果について説明する。図35は、ベリファイチェック時、読出動作時の印加電圧の一例を示している。図35の符号aは、シーケンシャル書き込みに従って、選択メモリセルM0のみに対して書き込みを行なった状態で選択メモリセルM0に対してベリファイチェックを実行する例を示している。この場合、非選択メモリセルM1〜Mmのゲートに読出電圧Vread(1)が印加される。また、図35の符号bは、全てのメモリセルM0〜Mmに対して書き込みを行なった状態で選択メモリセルM0に対して読み出し動作を実行する例を示している。この場合、非選択メモリセルM1〜Mmのゲートに読出電圧Vread(1)が印加される。
図35の符号aに示す例では非選択メモリセルM1〜Mmは、未書き込みの状態、すなわち抵抗値の低い状態にある。一方、図35の符号bに示す時では非選択メモリセルM1〜Mmは、書き込み状態、すなわち、ベリファイチェック時よりも抵抗値の高い状態にある。したがって、読み出し動作時とベリファイチェック時の読出電圧Vread(1)が共に等しければ、書き込み済みの非選択メモリセルMCの影響により、読み出し動作時に選択メモリセルM0のデータが十分に読み出されないおそれが生じる。以上のような問題は、シーケンシャル書き込みにより、ビット線BL側よりもソース線SL側に近いメモリセルMを選択した場合に顕著になる。
これに対し、第23実施形態に係る不揮発性半導体記憶装置は、読み出し動作時に、選択メモリセルMがソース線SLに近いほど、非選択メモリセルMのゲートに印加する電圧Vreadの値を高くする。これにより、第23実施形態に係る不揮発性半導体記憶装置は、上記問題点を解消し、ビット線BLの電位の変化を正確にセンスすることができる。
また、第23実施形態の図35に示すように、ベリファイチェック時と読み出し動作時との間で抵抗値の差が生じるメモリセルは、選択メモリセルMからみてビット線側に位置する非選択メモリセルMである。そして、選択メモリセルMからみてソース線SL側に位置する非選択メモリセルMは、ベリファイチェック時と読み出し動作時との間で抵抗値の差は生じない。したがって、図36に示すように、第23実施形態は、選択メモリセルMがソース線SLに近い領域にあるほど、選択メモリセルMからみてビット線BL側に位置する非選択メモリセルMのゲートに高い電圧を印加するものとしてもよい。そして、第23実施形態は、選択メモリセルMの位置に拘わらず、選択メモリセルMからみてソース線SL側に位置する非選択メモリセルMのゲートに印加する電圧を電圧Vread(0)’に固定してもよい。
[その他の実施形態]
以上、実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上、実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、電圧Vreadは、各選択メモリセルM毎に変えてもよいし、複数の選択メモリセルM毎に変えてもよい。すなわち、第1実施形態において、制御信号発生回路16は、選択メモリセルMがビット線BL側に近い領域にあるほど、非選択メモリセルMのゲートに高い電圧を印加するものであればよい。また、第23実施形態において、制御信号発生回路16は、選択メモリセルMがソース線SL側に近い領域にあるほど、非選択メモリセルMのゲートに高い電圧を印加するものであればよい。複数の選択メモリセルM毎に電圧Vreadを変える構成とすれば、必要とされる昇圧回路を削減することができる。
また、電圧Vavは、各選択メモリセルM毎に変えてもよいし、複数の選択メモリセルM毎に変えてもよい。すなわち、選択メモリセルMがソース線SL側に近い領域にあるほど、電圧Vavは、低くなるように設定されていればよい。複数の選択メモリセルM毎に電圧Vavを変える構成とすれば、必要とされる昇圧回路を削減することができる。
また、第1実施形態において、電圧Vcgは、ソース線SL側の選択メモリセルMkほど高めに設定してもよい。また、第23実施形態において、電圧Vcgは、ビット線BL側の選択メモリセルMkほど高めに設定してもよい。このような構成にすれば、上記実施形態と同様に、さらにメモリセルMの閾値電圧を制御することができる。
また、上記実施形態は、2値データを記憶する例について説明している。しかしながら、本発明は、多値データを記憶する構成においても適応可能である。
ここで、図37は、メモリセルMに記憶される2ビットの4値データ(データ“11”、“10”、“01”、“00”)とメモリセルMの閾値電圧分布との関係の一例を示している。
図37に示す一例において、消去後のメモリセルMの閾値電圧分布Eは、その上限値も負の値であり、データ“11”が割り当てられる。また、書込み状態のデータ“01”、“10”、“00”を示すメモリセルMは、それぞれ正の閾値電圧分布A、B、Cを有する(A、B、Cの下限値も正の値である)。データ“01”の閾値電圧分布Aが最も電圧値が低く、データ“00”の閾値電圧分布Cが最も電圧値が高く、データ“10”の閾値電圧分布Bは、データ“01”とデータ“00”の中間の電圧値を有する。
図37に示すように、1つのメモリセルMの2ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々のデータ書込み処理、つまり、2回のデータ書込み処理により、メモリセルMに書き込まれる。データ“*@”と標記するとき、“*”は上位ページデータを、“@”は下位ページデータを表している。
次に、下位ページデータの書込みを、図38を参照して説明する。図38において、全てのメモリセルMは、消去状態の閾値電圧分布Eを示し、データ“11”を記憶しているものとする。図38に示すように、下位ページデータの書込みを行うと、メモリセルMの閾値電圧分布Eは、下位ページデータの値(“1”、或いは“0”)に応じて、2つの閾値電圧分布(E、B’)に分けられる。すなわち、下位ページデータの値が“1”の場合には、消去状態の閾値電圧分布Eが維持される。一方、下位ページデータの値が“0”の場合には、メモリセルMの閾値電圧は、所定量だけ上昇させて、閾値電圧分布B’とされる。
次に、上位ページデータの書込みを、図39を参照して説明する。上位ページデータの書込みは、チップの外部から入力される書込みデータ(上位ページデータ)と、メモリセルMに既に書き込まれている下位ページデータとに基づいて行われる。
即ち、図39に示すように、上位ページデータの値が“1”の場合には、メモリセルMの閾値電圧の上昇を防止する。その結果、データ“11”(消去状態の閾値電圧分布E)のメモリセルMは、データ“11”をそのまま維持し、データ“10”(閾値電圧分布B’)のメモリセルMは、データ“10”をそのまま維持する。ただし、閾値電圧分布B’の下限値を調整し、これにより閾値電圧分布B’の幅を狭めて、閾値電圧分布Bを形成する。
一方、図39に示すように、上位ページデータの値が“0”の場合には、メモリセルMの閾値電圧を所定量だけ上昇させる。その結果、データ“11”(閾値電圧分布E)のメモリセルMは、閾値電圧分布Aのデータ“01”に変化し、データ“10”(閾値電圧分布B’)のメモリセルは、閾値電圧分布Cのデータ“00”に変化する。
ここで、図40の“a”に示すように、4値データの書き込みに上記実施形態と同様にシーケンシャル書込みを適用し、選択メモリセルMkに対して下位ページデータの書込みを実行する場合を考える。この場合、選択メモリセルMkからみてソース線SL側に位置する非選択メモリセルM0〜Mk−1は下位ページデータを書込み済みであり、非選択メモリセルM0〜Mk−2は上位ページデータも書き込み済みである。よって、非選択メモリセルM0〜Mk−2の閾値電圧分布は、E、A、B、Cであり、Mk−1の閾値電圧分布は、閾値電圧分布E、又はB’とされている。また、選択メモリセルMkからみてビット線BL側に位置する非選択メモリセルMk+1〜Mmは、下位ページデータを未書込みである。よって、非選択メモリセルMk+1〜Mmの閾値電圧分布は、閾値電圧分布Eのみとされている。
これに対して、図40の“b”に示すように、4値データの書き込みに上記実施形態と同様にシーケンシャル書込みを適用し、選択メモリセルMkに対して上位ページデータの書込みを実行する場合を考える。この場合、選択メモリセルMkからみてソース側に位置する非選択メモリセルM0〜Mk−1は上位ページデータを書き込み済みである。よって、非選択メモリセルM0〜Mk−1の閾値電圧分布は、閾値電圧分布E、A、B、Cのいずれかとされている。また、選択メモリセルMkからみてビット線BL側に位置する非選択メモリセルMk+1は、下位ページデータを書込み済みであり、且つ上位ページデータを未書き込みである。一方、非選択メモリセルMk+2〜Mmは下位ページデータを未書込みである。よって、非選択メモリセルMk+1の閾値電圧分布は、閾値電圧分布E、又B’であり、非選択メモリセルMk+2〜Mmは、閾値電圧分布Eのみとされている。
すなわち、図40の“a”、“b”に示すように、選択メモリセルMkに対する上位ページデータ書き込み時における非選択メモリセルMk−1、Mk+1の閾値電圧分布は、選択メモリセルMkに対する下位ページデータ書き込み時における非選択メモリセルMk−1、Mk+1の閾値電圧分布よりも大きくなる。これにより、上位ページデータ書込みにおけるベリファイチェック時、データの読み出しが困難となるおそれがある。
そこで、4値書き込みを適応した本実施形態の変形例は、図41に示すような動作を実行するものとすればよい。すなわち、変形例は、図41の“a”に示すように、選択メモリセルMkに対する下位ページデータ書き込みにおいてベリファイチェックを実行する場合、非選択メモリセルMk−1、Mk+1のゲートに電圧VreadL(k)を印加する。そして、変形例は、図41の“b”に示すように、選択メモリセルMkに対する上位データページ書き込みにおいてベリファイチェックを実行する場合、非選択メモリセルMk−1、Mk+1のゲートに、電圧VreadU(k)(>電圧VreadL(k))を印加する。これにより、実施形態の変形例は、下位、及び上位ページデータ書込みにより閾値電圧分布の上昇した非選択メモリセルMk−1、Mk+1の抵抗値を下げ、上位ページデータ書込みにおけるベリファイチェック時、データの読み出しを容易に行なうことができる。
また、変形例は、図42に示すような動作を実行するものとしてもよい。すなわち、変形例は、図42の“a”に示すように、選択メモリセルMkに対する下位ページデータ書き込みにおいてベリファイチェックを実行する場合、非選択メモリセルMk0〜Mk−1のゲートに電圧VreadL1(k)を印加し、非選択メモリセルMk+1〜Mmに電圧Vread2(k)(<VreadL1(k))を印加する。そして、変形例は、図42の“b”に示すように、選択メモリセルMkに対する上位データページ書き込みにおいてベリファイチェックを実行する場合に、非選択メモリセルM0〜Mk−1のゲートに電圧VreadU1(k)(>電圧VreadL1(k))を印加し、非選択メモリセルMk+1〜Mmのゲートに電圧VreadU2(k)(>VreadL2(k))を印加する。
また、第23実施形態は、第2〜第22実施形態と同様の構成を有し、同様の動作を実行可能に構成されても良い。
11…メモリセルアレイ、 12…センスアンプ、 13…ロウデコーダ、 14…データ線、 15…I/Oバッファ、 16…制御信号発生回路、 17…アドレスレジスタ、 18…カラムデコーダ、 19…内部電圧発生回路、 20…基準電圧生成回路、 NU…NANDセルユニット、 BLK…ブロック、 M0−Mm…メモリセル、 S1、S2…選択トランジスタ、 BL…ビット線、 WL0−WLm…ワード線、 SRC…共通ソース線、 SGD、SGS…選択ゲート線。
Claims (10)
- 直列接続された複数のメモリセルからなるメモリストリングを配列してなるメモリセルアレイと、
前記メモリストリングの一端側に電気的に接続されて、読み出し動作の際に第1電圧に充電される第1配線と、
前記メモリストリングの他端側に電気的に接続されて、読み出し動作の際に前記第1電圧よりも低い第2電圧とされる第2配線と、
前記メモリセルへのデータ書き込み及び前記メモリセルからのデータ読み出しを制御する制御回路とを備え、
前記制御回路は、前記書き込み動作時に、前記メモリストリング中において、前記第2配線に近い側に位置する前記メモリセルから順に書込みを行なうように制御する一方、前記読み出し動作時に、選択メモリセルが前記第1配線に近い領域にあるほど、非選択メモリセルのゲートに高い電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。 - 選択メモリセルからみて前記第1配線側に位置する前記非選択メモリセルを第1非選択メモリセルとし、選択メモリセルからみて前記第2配線側に位置する非選択メモリセルを第2非選択メモリセルとした場合、
前記第1非選択メモリセルのゲートに印加される第1電圧に比べ、前記第2非選択メモリセルのゲートに印加される第2電圧が高い電圧とされる
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記選択メモリセルと隣接して位置する非選択メモリセルを第3非選択メモリセルとし、前記第3非選択メモリセルと隣接する非選択メモリセルを第4非選択メモリセルとした場合、
前記4非選択メモリセルのゲートに印加される第4電圧に比べ、前記第3非選択メモリセルのゲートに印加される第3電圧が高い電圧とされる
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 前記直列に接続されたメモリセルの一端に接続された第1ダミーメモリセルと、
前記直列に接続されたメモリセルの他端に接続された第2ダミーメモリセルとをさらに備え、
前記制御回路は、
前記第1ダミーメモリセルのゲート及び前記第2ダミーメモリセルのゲートに、前記非選択メモリセルのゲートに印加される電圧より低い電圧を印加する
ことを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。 - 前記制御回路は、所定の閾値電圧に基づき、書込みが完了した否かを確認するベリファイチェックをベリファイ電圧にて実行し、
前記ベリファイ電圧は、前記第2配線に近い前記メモリセルほど低くなるように設定されている
ことを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。 - 直列接続された複数のメモリセルからなるメモリストリングを配列してなるメモリセルアレイと、
前記メモリストリングの一端側に電気的に接続されて、読み出し動作の際に第1電圧に充電される第1配線と、
前記メモリストリングの他端側に電気的に接続されて、読み出し動作の際に前記第1電圧よりも低い第2電圧とされる第2配線と、
前記メモリセルへのデータ書き込み及び前記メモリセルからのデータ読み出しを制御する制御回路とを備え、
前記制御回路は、前記書き込み動作時に、前記メモリストリング中において、前記第2配線に近い側に位置する前記メモリセルから順に書込みを行なうように制御する一方、前記読み出し動作時に、選択メモリセルが前記第2配線に近い領域にあるほど、非選択メモリセルのゲートに高い電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。 - 選択メモリセルからみて前記第1配線側に位置する前記非選択メモリセルを第1非選択メモリセルとし、選択メモリセルからみて前記第2配線側に位置する非選択メモリセルを第2非選択メモリセルとした場合、
前記第1非選択メモリセルのゲートに印加される第1電圧に比べ、前記第2非選択メモリセルのゲートに印加される第2電圧が高い電圧とされる
ことを特徴とする請求項6記載の不揮発性半導体記憶装置。 - 前記選択メモリセルと隣接して位置する非選択メモリセルを第3非選択メモリセルとし、前記第3非選択メモリセルと隣接する非選択メモリセルを第4非選択メモリセルとした場合、
前記4非選択メモリセルのゲートに印加される第4電圧に比べ、前記第3非選択メモリセルのゲートに印加される第3電圧が高い電圧とされる
ことを特徴とする請求項6又は請求項7記載の不揮発性半導体記憶装置。 - 前記直列に接続されたメモリセルの一端に接続された第1ダミーメモリセルと、
前記直列に接続されたメモリセルの他端に接続された第2ダミーメモリセルとをさらに備え、
前記制御回路は、
前記第1ダミーメモリセルのゲート及び前記第2ダミーメモリセルのゲートに、前記非選択メモリセルのゲートに印加される電圧より低い電圧を印加する
ことを特徴とする請求項6乃至請求項8のいずれか1項記載の不揮発性半導体記憶装置。 - 前記制御回路は、所定の閾値電圧に基づき、書込みが完了した否かを確認するベリファイチェックをベリファイ電圧にて実行し、
前記ベリファイ電圧は、前記第2配線に近い前記メモリセルほど低くなるように設定されている
ことを特徴とする請求項6乃至請求項9のいずれか1項記載の不揮発性半導体記憶装置。
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