JP4907925B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP4907925B2 JP4907925B2 JP2005263032A JP2005263032A JP4907925B2 JP 4907925 B2 JP4907925 B2 JP 4907925B2 JP 2005263032 A JP2005263032 A JP 2005263032A JP 2005263032 A JP2005263032 A JP 2005263032A JP 4907925 B2 JP4907925 B2 JP 4907925B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- distribution
- potential
- memory cell
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第1の分布、及び前記しきい値が低い方から順に第2〜第5の分布の5つの分布があり、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記非選択ワード線に第1の電位を供給し、
その後、前記選択ワード線に第2の電位(前記第1の電位<前記第2の電位)を供給し、前記選択メモリセルのしきい値分布を、前記第1の分布から、前記第1の分布と前記第5の分布の略中央に位置する前記第3の分布へとシフトする、及び前記第1の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
前記選択メモリセルの上位ページにデータを書き込むとき、
前記選択ワード線の前記ソース線側に隣接する第1の非選択ワード線に第3の電位を供給すると同時に、前記第1の非選択ワード線の前記ソース線側に隣接する第2の非選択ワード線に第4の電位を供給し、且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
その後、前記選択ワード線に前記第2の電位(前記第1の電位<前記第2の電位)を供給し、前記選択ワード線のしきい値分布を、前記第1の分布から前記第2の分布にシフトする、前記第3の分布から前記第4の分布にシフトする、前記第3の分布から前記第5の分布にシフトする、及び前記第1の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする。
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第1の分布、及び前記しきい値が低い方から順に第2〜第5の分布の5つの分布があり、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記選択ワード線の前記ソース線側に隣接する第1の非選択ワード線に第3の電位を供給すると同時に、前記第1の非選択ワード線の前記ソース線側に隣接する第2の非選択ワード線に第4の電位を供給し、且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
その後、前記選択ワード線に第2の電位(前記第1の電位<前記第2の電位)を供給し、前記選択メモリセルのしきい値分布を、前記第1の分布から、前記第1の分布と前記第5の分布の略中央に位置する前記第3の分布へとシフトする、及び前記第1の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
前記選択メモリセルの上位ページにデータを書き込むとき、
前記非選択ワード線に前記第1の電位を供給し、
その後、前記選択ワード線に前記第2の電位(前記第1の電位<前記第2の電位)を供給し、前記選択ワード線のしきい値分布を、前記第1の分布から前記第2の分布にシフトする、前記第3の分布から前記第4の分布にシフトする、前記第3の分布から前記第5の分布にシフトする、及び前記第1の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする。
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第1の分布、及び前記しきい値が低い方から順に第2〜第5の分布の5つの分布があり、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記選択ワード線の前記ソース線側に隣接する第1の非選択ワード線に第3の電位を供給すると同時に、前記第1の非選択ワード線の前記ソース線側に隣接する第2の非選択ワード線に第4の電位を供給し、且つ前記選択ワード線の前記ビット線側に隣接する第3の非選択ワード線に第5の電位を供給し、
その後、前記選択ワード線に第2の電位を供給し、前記選択メモリセルのしきい値分布を、前記第1の分布から、前記第1の分布と前記第5の分布の略中央に位置する前記第3の分布へとシフトする、及び前記第1の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
前記第1の非選択ワード線に前記第3の電位を供給すると同時に、前記第2の非選択ワード線に前記第4の電位を供給し、且つ前記第3の非選択ワード線に第6の電位を供給し、
その後、前記選択ワード線に前記第2の電位を供給し、前記選択ワード線のしきい値分布を、前記第1の分布から前記第2の分布にシフトする、前記第3の分布から前記第4の分布にシフトする、前記第3の分布から前記第5の分布にシフトする、及び前記第1の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする。
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記ビット線側に隣接する第3の非選択ワード線に第5の電位を供給すると同時に、前記選択ワード線の前記ソース線側に隣接する第1の非選択ワード線に第7の電位を供給し、且つ前記第1の非選択ワード線の前記ソース線側に隣接する第2の非選択ワード線に第3の電位を供給し、且つ前記第2の非選択ワード線の前記ソース線側に隣接する第4の非選択ワード線に第4の電位を供給し、
その後、前記選択ワード線に第2の電位(前記第1の電位<前記第2の電位)を供給し、前記選択メモリセルのしきい値分布を、前記第1の分布から、前記第1の分布と前記第5の分布の略中央に位置する前記第3の分布へとシフトする、及び前記第1の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
前記第3の非選択ワード線に第6の電位を供給すると同時に、前記第1の非選択ワード線に第8の電位を供給し、且つ前記第2の非選択ワード線に第3の電位(前記第3の電位≦前記第7の電位<前記第8の電位)を供給し、且つ前記第4の非選択ワード線に第4の電位を供給し、
その後、前記選択ワード線に前記第2の電位を供給し、前記選択ワード線のしきい値分布を、前記第1の分布から前記第2の分布にシフトする、前記第3の分布から前記第4の分布にシフトする、前記第3の分布から前記第5の分布にシフトする、及び前記第1の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする。
2 メモリセルアレイ
3 ブロックデコーダ
4 センスアンプ
5 周辺回路
6 パッド部
7 pウェル
8 N型拡散層
9 制御ゲート
10 フローティングゲート(FG)
11 メモリセル
Claims (5)
- 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第1の分布、及び前記しきい値が低い方から順に第2〜第5の分布の5つの分布があり、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記選択ワード線の前記ソース線側に隣接する第1の非選択ワード線及び前記第1の非選択ワード線の前記ソース線側に隣接する第2の非選択ワード線ならびに前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に第1の電位を供給し、
その後、前記選択ワード線に第2の電位(前記第1の電位<前記第2の電位)を供給し、前記選択メモリセルのしきい値分布を、前記第1の分布から、前記第1の分布と前記第5の分布の略中央に位置する前記第3の分布へとシフトする、及び前記第1の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
前記選択メモリセルの上位ページにデータを書き込むとき、
前記第1の非選択ワード線に前記第1の電位と異なる第3の電位を供給すると同時に、前記第2の非選択ワード線に前記第1の電位及び第3の電位と異なる第4の電位を供給し、
且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
その後、前記選択ワード線に前記第2の電位(前記第1の電位<前記第2の電位)を供給し、前記選択ワード線のしきい値分布を、前記第1の分布から前記第2の分布にシフトする、前記第3の分布から前記第4の分布にシフトする、前記第3の分布から前記第5の分布にシフトする、及び前記第1の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする不揮発性半導体記憶装置。 - 前記選択メモリセルの上位ページのデータの書き込みを、前記選択メモリセルの前記ビット線側に隣接するメモリセルの下位ページのデータの書き込みの後に行うことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第1の分布、及び前記しきい値が低い方から順に第2〜第5の分布の5つの分布があり、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記選択ワード線の前記ソース線側に隣接する第1の非選択ワード線に第3の電位を供給すると同時に、前記第1の非選択ワード線の前記ソース線側に隣接する第2の非選択ワード線に前記第3の電位と異なる第4の電位を供給し、且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第3の電位及び第4の電位と異なる第1の電位を供給し、
その後、前記選択ワード線に前記第1の電位より大きい第2の電位を供給し、前記選択メモリセルのしきい値分布を、前記第1の分布から、前記第1の分布と前記第5の分布の略中央に位置する前記第3の分布へとシフトする、及び前記第1の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
前記選択メモリセルの上位ページにデータを書き込むとき、
前記選択ワード線の前記ソース線側に隣接する第1の非選択ワード線及び前記第1の非選択ワード線の前記ソース線側に隣接する第2の非選択ワード線ならびに前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
その後、前記選択ワード線に前記第2の電位(前記第1の電位<前記第2の電位)を供給し、前記選択ワード線のしきい値分布を、前記第1の分布から前記第2の分布にシフトする、前記第3の分布から前記第4の分布にシフトする、前記第3の分布から前記第5の分布にシフトする、及び前記第1の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第1の分布、及び前記しきい値が低い方から順に第2〜第5の分布の5つの分布があり、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記選択ワード線の前記ソース線側に隣接する第1の非選択ワード線に第3の電位を供給すると同時に、前記第1の非選択ワード線の前記ソース線側に隣接する第2の非選択ワード線に第4の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第3の非選択ワード線に第5の電位を供給し、且つ前記第1の非選択ワード線、前記第2の非選択ワード線及び前記第3の非選択ワード線以外の前記非選択ワード線に前記第3の電位及び第4の電位と異なる第1の電位を供給し、
その後、前記選択ワード線に前記第1の電位より大きい第2の電位を供給し、前記選択メモリセルのしきい値分布を、前記第1の分布から、前記第1の分布と前記第5の分布の略中央に位置する前記第3の分布へとシフトする、及び前記第1の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込むとき、
前記第1の非選択ワード線に前記第3の電位を供給すると同時に、前記第2の非選択ワード線に前記第4の電位を供給し、且つ前記第3の非選択ワード線に前記第5の電位よりも大きい第6の電位を供給し、
その後、前記選択ワード線に前記第2の電位を供給し、前記選択ワード線のしきい値分布を、前記第1の分布から前記第2の分布にシフトする、前記第3の分布から前記第4の分布にシフトする、前記第3の分布から前記第5の分布にシフトする、及び前記第1の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第1の分布、及び前記しきい値が低い方から順に第2〜第5の分布の5つの分布があり、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記選択ワード線の前記ビット線側に隣接する第3の非選択ワード線に第5の電位を供給すると同時に、前記選択ワード線の前記ソース線側に隣接する第1の非選択ワード線に第7の電位を供給し、且つ前記第1の非選択ワード線の前記ソース線側に隣接する第2の非選択ワード線に第3の電位を供給し、前記第2の非選択ワード線の前記ソース線側に隣接する第4の非選択ワード線に第4の電位を供給し、且つ前記第1の非選択ワード線、前記第2の非選択ワード線、前記第3の非選択ワード線及び前記第4の非選択ワード線以外の前記非選択ワード線に第1の電位を供給し、
その後、前記選択ワード線に前記第1の電位より大きい第2の電位を供給し、前記選択メモリセルのしきい値分布を、前記第1の分布から、前記第1の分布と前記第5の分布の略中央に位置する前記第3の分布へとシフトする、及び前記第1の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
前記第3の非選択ワード線に第6の電位(前記第5の電位<前記第6の電位)を供給すると同時に、前記第1の非選択ワード線に第8の電位を供給し、且つ前記第2の非選択ワード線に第3の電位(前記第3の電位≦前記第7の電位<前記第8の電位)を供給し、且つ前記第4の非選択ワード線に第4の電位を供給し、
その後、前記選択ワード線に前記第2の電位を供給し、前記選択ワード線のしきい値分布を、前記第1の分布から前記第2の分布にシフトする、前記第3の分布から前記第4の分布にシフトする、前記第3の分布から前記第5の分布にシフトする、及び前記第1の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする不揮発性半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005263032A JP4907925B2 (ja) | 2005-09-09 | 2005-09-09 | 不揮発性半導体記憶装置 |
US11/530,347 US7609558B2 (en) | 2005-09-09 | 2006-09-08 | Non-volatile semiconductor memory device |
KR1020060086647A KR100767137B1 (ko) | 2005-09-09 | 2006-09-08 | 불휘발성 반도체 기억 장치 |
US12/512,829 US7929348B2 (en) | 2005-09-09 | 2009-07-30 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005263032A JP4907925B2 (ja) | 2005-09-09 | 2005-09-09 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007080307A JP2007080307A (ja) | 2007-03-29 |
JP4907925B2 true JP4907925B2 (ja) | 2012-04-04 |
Family
ID=37890477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005263032A Expired - Fee Related JP4907925B2 (ja) | 2005-09-09 | 2005-09-09 | 不揮発性半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7609558B2 (ja) |
JP (1) | JP4907925B2 (ja) |
KR (1) | KR100767137B1 (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3935139B2 (ja) * | 2002-11-29 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置 |
US7196946B2 (en) * | 2005-04-05 | 2007-03-27 | Sandisk Corporation | Compensating for coupling in non-volatile storage |
US7196928B2 (en) * | 2005-04-05 | 2007-03-27 | Sandisk Corporation | Compensating for coupling during read operations of non-volatile memory |
US7187585B2 (en) * | 2005-04-05 | 2007-03-06 | Sandisk Corporation | Read operation for non-volatile storage that includes compensation for coupling |
JP4907897B2 (ja) * | 2005-04-15 | 2012-04-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4475216B2 (ja) * | 2005-10-11 | 2010-06-09 | セイコーエプソン株式会社 | 電気光学装置、その駆動方法および画像処理回路、画像処理方法並びに電子機器 |
US7508711B2 (en) * | 2007-04-30 | 2009-03-24 | Intel Corporation | Arrangements for operating a memory circuit |
US7577036B2 (en) * | 2007-05-02 | 2009-08-18 | Micron Technology, Inc. | Non-volatile multilevel memory cells with data read of reference cells |
US20080298248A1 (en) * | 2007-05-28 | 2008-12-04 | Guenter Roeck | Method and Apparatus For Computer Network Bandwidth Control and Congestion Management |
KR100882205B1 (ko) * | 2007-06-27 | 2009-02-06 | 삼성전자주식회사 | 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법 |
KR101308014B1 (ko) * | 2007-07-10 | 2013-09-12 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 리커버리 방법 |
JP4510060B2 (ja) | 2007-09-14 | 2010-07-21 | 株式会社東芝 | 不揮発性半導体記憶装置の読み出し/書き込み制御方法 |
TW200929225A (en) * | 2007-12-25 | 2009-07-01 | Powerchip Semiconductor Corp | Memory programming method and data access method |
KR20100010355A (ko) * | 2008-07-22 | 2010-02-01 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 및 소거 방법 |
KR101635504B1 (ko) * | 2009-06-19 | 2016-07-04 | 삼성전자주식회사 | 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법 |
JP2011014179A (ja) * | 2009-06-30 | 2011-01-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR101829208B1 (ko) | 2009-12-31 | 2018-02-20 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 동작 방법 |
JP2011150749A (ja) * | 2010-01-20 | 2011-08-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2011204299A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR20120119779A (ko) | 2011-04-22 | 2012-10-31 | 삼성전자주식회사 | 불휘발성 메모리 장치 |
JP2013089271A (ja) | 2011-10-18 | 2013-05-13 | Toshiba Corp | 半導体記憶装置 |
JP2014026695A (ja) * | 2012-07-26 | 2014-02-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR102068342B1 (ko) * | 2013-03-07 | 2020-01-20 | 삼성전자주식회사 | 메모리 제어기 및 그것을 포함하는 메모리 시스템 |
JP2015026406A (ja) * | 2013-07-24 | 2015-02-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR102234592B1 (ko) | 2014-07-29 | 2021-04-05 | 삼성전자주식회사 | 불휘발성 메모리, 데이터 저장 장치, 및 데이터 저장 장치의 동작 방법 |
KR20170001237A (ko) * | 2015-06-26 | 2017-01-04 | 에스케이하이닉스 주식회사 | 상태 읽기를 수행하는 메모리 시스템 및 그것의 동작 방법 |
JP2017224370A (ja) * | 2016-06-15 | 2017-12-21 | 東芝メモリ株式会社 | 半導体記憶装置及びメモリシステム |
US10043573B2 (en) | 2016-08-04 | 2018-08-07 | Intel Corporation | Apparatus and method for endurance friendly programming using lower voltage thresholds |
US10095424B2 (en) * | 2016-08-04 | 2018-10-09 | Intel Corporation | Apparatus and method for programming non-volatile memory using a multi-cell storage cell group |
US10083742B2 (en) * | 2016-09-26 | 2018-09-25 | Intel Corporation | Method and apparatus for programming non-volatile memory using a multi-cell storage cell group to provide error location information for retention errors |
JP2019160379A (ja) * | 2018-03-16 | 2019-09-19 | 東芝メモリ株式会社 | 半導体記憶装置及びメモリシステム |
US10741262B2 (en) | 2018-10-12 | 2020-08-11 | Macronix International Co., Ltd. | NAND flash operating techniques mitigating program disturbance |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US210184A (en) * | 1878-11-26 | Improvement in current water-wheels | ||
US279995A (en) * | 1883-06-26 | Amalgamator | ||
US213385A (en) * | 1879-03-18 | Improvement in mucilage holder and distributer | ||
JP3481817B2 (ja) * | 1997-04-07 | 2003-12-22 | 株式会社東芝 | 半導体記憶装置 |
JP3957985B2 (ja) | 2001-03-06 | 2007-08-15 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US6670240B2 (en) * | 2001-08-13 | 2003-12-30 | Halo Lsi, Inc. | Twin NAND device structure, array operations and fabrication method |
US6657891B1 (en) | 2002-11-29 | 2003-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device for storing multivalued data |
JP3935139B2 (ja) * | 2002-11-29 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置 |
JP3920768B2 (ja) * | 2002-12-26 | 2007-05-30 | 株式会社東芝 | 不揮発性半導体メモリ |
JP4034769B2 (ja) * | 2003-09-08 | 2008-01-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7177977B2 (en) * | 2004-03-19 | 2007-02-13 | Sandisk Corporation | Operating non-volatile memory without read disturb limitations |
JP4157065B2 (ja) * | 2004-03-29 | 2008-09-24 | 株式会社東芝 | 半導体記憶装置 |
US7310272B1 (en) * | 2006-06-02 | 2007-12-18 | Sandisk Corporation | System for performing data pattern sensitivity compensation using different voltage |
-
2005
- 2005-09-09 JP JP2005263032A patent/JP4907925B2/ja not_active Expired - Fee Related
-
2006
- 2006-09-08 US US11/530,347 patent/US7609558B2/en not_active Expired - Fee Related
- 2006-09-08 KR KR1020060086647A patent/KR100767137B1/ko not_active IP Right Cessation
-
2009
- 2009-07-30 US US12/512,829 patent/US7929348B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100767137B1 (ko) | 2007-10-15 |
KR20070029583A (ko) | 2007-03-14 |
US7609558B2 (en) | 2009-10-27 |
US20070058432A1 (en) | 2007-03-15 |
US7929348B2 (en) | 2011-04-19 |
JP2007080307A (ja) | 2007-03-29 |
US20090290414A1 (en) | 2009-11-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4907925B2 (ja) | 不揮発性半導体記憶装置 | |
JP4398750B2 (ja) | Nand型フラッシュメモリ | |
JP4761872B2 (ja) | 不揮発性半導体記憶装置 | |
US8072814B2 (en) | NAND with back biased operation | |
JP4886434B2 (ja) | 不揮発性半導体記憶装置 | |
JP5150245B2 (ja) | 半導体記憶装置 | |
US8711634B2 (en) | Nonvolatile semiconductor memory device and method for controlling the same | |
JP4891580B2 (ja) | 不揮発性半導体記憶装置 | |
JP2008251138A (ja) | 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード | |
JP2008140488A (ja) | 半導体記憶装置 | |
US10026484B2 (en) | High-speed readable semiconductor storage device | |
JP2009016021A (ja) | Nand型フラッシュメモリ | |
JP4534211B2 (ja) | 信頼性が改善された多値セルメモリデバイス | |
JP2011086364A (ja) | 不揮発性半導体記憶装置 | |
JP2007305204A (ja) | 不揮発性半導体記憶装置 | |
JP2011150749A (ja) | 不揮発性半導体記憶装置 | |
JP2010134992A (ja) | 不揮発性半導体記憶装置とその書き込み方法 | |
JP2010092559A (ja) | Nand型フラッシュメモリ | |
TWI655634B (zh) | Semiconductor memory device | |
JP2011233209A (ja) | 半導体記憶装置 | |
JP5242603B2 (ja) | 半導体記憶装置 | |
JP2013161512A (ja) | 不揮発性半導体記憶装置 | |
US8605509B2 (en) | Data line management in a memory device | |
JP2007226897A (ja) | 半導体集積回路装置 | |
JP2013025845A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080714 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110322 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110927 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111213 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120112 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150120 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |