JP2013025845A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】誤読み出しを抑制し、かつ高速性の向上を図る。
【解決手段】不揮発性半導体記憶装置は、２値または多値で書き込み可能なメモリセルを有する第１および第２メモリブロックＢＬＫと外部からのコマンドに応じてデータの書き込みおよび読み出しを行う制御回路８とを具備する。制御回路は、読み出し対象ブロックが第１メモリブロックである場合、第１フラグに応じて第１メモリブロックが２値であるか多値であるかを判定してその第１判定結果を記憶し、第１判定結果によって第１メモリブロックを２値または多値で読み出し、読み出し対象ブロックが第１メモリブロックから第２ブロックに変更された場合、第１判定結果を消去し、第２フラグに応じて第２メモリブロックが２値であるか多値であるかを判定してその第２判定結果を記憶し、第２判定結果によって第２メモリブロックを２値または多値で読み出す。
【選択図】 図１

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

近年、コンピュータが高性能化するにしたがって、扱われるデータの大容量化、多様化が進んでいる。このような背景において、データの書き込みの高速化も求められている。

現在、フラッシュメモリとして、１つのセルに１ビットの情報を記憶する通常のメモリセル（２値メモリ）と、１つのセルに２ビット（またはそれ以上）の情報を記憶するメモリセル（多値メモリ）とが知られている。一般的に、多値メモリに比べて２値メモリの性能のほうが高い。例えば、２値メモリのほうが多値メモリよりも信頼性および書き込み高速性に優れている。

特開２００５−１１５９８２号公報 特開２００９−６４４６８号公報

誤読み出しを抑制し、かつ高速性の向上を図る不揮発性半導体記憶装置を提供する。

本実施形態による不揮発性半導体記憶装置は、２値または多値で書き込み可能なメモリセルを有する第１メモリブロックおよび第２メモリブロックと、外部からのコマンドに応じて、前記第１メモリブロックおよび第２メモリブロックにデータを書き込み、前記第１メモリブロックおよび第２メモリブロックからデータを読み出す制御回路と、を具備する。前記制御回路は、書き込み動作において、書き込み対象ブロックが前記第１メモリブロックである場合、前記第１メモリブロックが２値であるか多値であるかを識別する第１フラグを前記第１メモリブロック内のメモリセルに書き込み、書き込み対象ブロックが前記第２メモリブロックである場合、前記第２メモリブロックが２値であるか多値であるかを識別する第２フラグを前記第２メモリブロック内のメモリセルに書き込み、読み出し動作において、読み出し対象ブロックが前記第１メモリブロックである場合、前記第１フラグに応じて前記第１メモリブロックが２値であるか多値であるかを判定してその第１判定結果を記憶し、読み出し対象ブロックが前記第１メモリブロックである間、前記第１判定結果に応じて前記第１メモリブロックを２値または多値で読み出し、読み出し対象ブロックが前記第１メモリブロックから前記第２ブロックに変更された場合、前記第１判定結果を消去し、前記第２フラグに応じて前記第２メモリブロックが２値であるか多値であるかを判定してその第２判定結果を記憶し、読み出し対象ブロックが前記第１メモリブロックである間、前記第２判定結果に応じて前記第２メモリブロックを２値または多値で読み出す。

本実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図。 図１に示すメモリセルアレイ１およびカラム制御回路２の構成の一例を示す回路図。 図１に示す各ブロックＢＬＫの構成を示すブロック図。 本実施形態に係る不揮発性半導体記憶装置の書き込み動作を示すフローチャート。 図５（ａ）は、多値書き込みにおけるＬＰアドレスへの書き込みの際のセルの閾値分布を示すグラフ、図５（ｂ）は、多値書き込みにおけるＵＰアドレスへの書き込みの際のセルの閾値分布を示すグラフ、図５（ｃ）は、２値書き込みの際のセルの閾値分布を示すグラフ。 図６（ａ）および図６（ｂ）は、本実施形態に係る不揮発性半導体記憶装置の読み出し回路を示す回路図。 図６（ａ）および図６（ｂ）に示す読み出し回路の動作時における各種信号のタイミングチャート。 本実施形態に係る不揮発性半導体記憶装置の読み出し動作を示すフローチャート。 本実施形態に係る不揮発性半導体記憶装置の読み出し動作を示すフローチャート。 本実施形態に係る不揮発性半導体記憶装置の読み出し動作の変形例を示すフローチャート。

近年、データの大容量化のため、多値メモリを用いる場合がある。例えば、メモリ内に２値メモリと多値メモリとを混在させて用いる製品が存在する。この製品は、外部（ホスト）からの指定（コマンド入力）により、２値メモリと多値メモリを使い分ける。このとき、外部からの指定に応じて、各メモリセルが２値メモリとして、または多値メモリとして機能する。

多値メモリと2値メモリとの混在型不揮発メモリにおいて、書き込みと読み出しとの間で整合をとる必要がある。すなわち、多値データを保持するメモリセルに、多値として読み出しを行わなければデータが誤り、誤読み出しとなる。同様に、２値データを保持するメモリセルに、２値として読み出しを行わなければデータが誤り、誤読み出しとなる。これは、メモリセルの閾値分布の違いによりデータを記憶する不揮発性メモリにおいて、読み出し時の閾値判定電位が多値と2値とで異なるためである。

本実施形態では、ＵＰフラグとＬＰフラグを用いて、メモリセルに保持されたデータが２値データか多値データかを判定し、最適な読み出しモードを設定する。その結果、データの誤読み出しを低減するかつ高速性の向上を図る不揮発性半導体記憶装置を提供する。 以下、具体的に説明する。

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。

＜全体構成例＞
以下に、図１乃至図３を用いて、本実施形態に係る不揮発性半導体記憶装置の構成例について説明する。なお、ここで、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明するが、本実施形態はこれに限らない。本実施形態は、２値（ＳＬＣ：Single Level Cell）および多値（ＭＬＣ：Multi Level Cell）として書き込み可能なメモリ全般に適用可能である。

図１は、本実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図である。

図１に示すように、不揮発性半導体記憶装置９は、メモリセルアレイ１、ロウ制御回路２、カラム制御回路３、ソース線制御回路４、Ｐウェル制御回路５、データ入出力バッファ６、コマンド・インターフェイス７、ステートマシン８を有する。

メモリセルアレイ１は、複数のブロックＢＬＫ１〜ＢＬＫｍ（以下、特に区別しない場合は単にブロックＢＬＫと称す）を備えている。これらブロックＢＬＫ毎に消去動作が行われ、また、ブロックＢＬＫ毎に外部（ホスト）の指定に応じて２値モードまたは多値モードとして使用される。すなわち、各ブロックＢＬＫは、２値モードまたは多値モードとして選択的に用いられる最小単位である。

図２に示すように、メモリセルアレイ１は、複数のワード線ＷＬ０〜ＷＬ３１（以下、特に区別しない場合は単にワード線ＷＬと称す）、複数のビット線ＢＬ０〜ＢＬｎ（以下、特に区別しない場合は単にビット線ＢＬと称す）、複数のセレクトゲートＳＧＳ，ＳＧＤを有する。これら複数のワード線ＷＬと複数のビット線ＢＬとの交差位置に対応する部分それぞれにメモリセルＭＣが配置されている。メモリセルアレイ１において、複数のメモリセルＭＣはマトリクス上に配置されている。また、複数のセレクトゲートＳＧＳ，ＳＧＤと複数のビット線ＢＬとの交差位置のそれぞれに選択トランジスタＳＴ１，ＳＧＳが配置されている。

ロウ制御回路２は、ステートマシン８の制御に従い、メモリセルアレイ１中のワード線ＷＬを選択し、選択されたワード線ＷＬに読み出し、書き込みあるいは消去に必要な電圧を印加する。

カラム制御回路３は、ステートマシン８の制御に従い、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出し、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣの状態を検出する。また、カラム制御回路３は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣに書き込み制御電圧を印加してメモリセルＭＣに書き込みを行う。

ソース線制御回路４は、ステートマシン８の制御に従い、メモリセルアレイ１中のソース線ＳＬに、必要な電圧を印加する。

Ｐウェル制御回路５は、ステートマシン８の制御に従い、メモリセルアレイ１中の半導体基板中に形成されたウェル（例えば、p-well等）に、必要な電圧を印加する。

データ入出力バッファ６は外部のホスト（図示せず）にＩ／Ｏ線を介して接続され、ホストとの間でデータの入出力を行う。すなわち、データ入出力バッファ６は、ホストからの書き込みデータ、アドレスデータ、およびコマンドデータを受信し、ホストに読み出しデータを送信する。より具体的には、データ入出力バッファ６は、ホストからの書き込みデータをカラム制御回路２に送信し、カラム制御回路２からの読み出しデータをホストに送信する。また、メモリセルＭＣの選択をするために、ホストからのアドレスデータをカラム制御回路２やロウ制御回路３にステートマシン８を介して送信する。さらに、ホストからのコマンドデータをコマンド・インターフェイス７に送信する。

コマンド・インターフェイス７は、ホストからの制御信号を受信し、データ入出力バッファ６に入力されたデータが書き込みデータかコマンドデータかアドレスデータか判定する。データがコマンドデータであれば、コマンド・インターフェイス７はそのデータをコマンド信号としてステートマシン８に送信する。

ステートマシン８は、ホストからコマンド・インターフェイス７を介して入力されるコマンドを受信し、書き込み／読み出し／消去等の不揮発性半導体記憶装置９全体の動作制御を行う。

図２は、図１に示すメモリセルアレイ１およびカラム制御回路２の構成の一例を示す回路図である。

図２に示すように、メモリセルアレイ１は、複数のブロックＢＬＫを備え、各ブロックＢＬＫはロウ方向に並ぶ複数のＮＡＮＤストリングにより構成されている。各ＮＡＮＤストリングは、例えば、電流経路が直列接続された３２個のメモリセルＭＣ、および選択ゲートトランジスタＳＴ１，ＳＴ２で構成されている。

メモリセルＭＣは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、図示せぬ半導体基板上に、順に形成されたトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、およびワード線ＷＬとして機能するゲート電極で構成され、ＭＯＮＯＳ構造としてもよい。また、メモリセルＭＣのドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。

選択トランジスタＳＴ１は、ソース領域が直列接続された複数のメモリセルＭＣの一端側のドレイン領域に接続され、ドレイン領域がドレインコンタクトＤＣを介してビット線ＢＬに接続されている。一方、選択トランジスタＳＴ２は、ドレイン領域が直列接続された複数のメモリセルＭＣの他端側のソース領域に接続され、ソース領域がソースコンタクトＳＣを介してソース線ＳＬに接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤストリング６１を選択できるのであればいずれか一方のみが設けられていてもよい。

ロウ方向に並ぶ複数のメモリセルＭＣの制御ゲートは、ワード線ＷＬに共通に接続されている。また、ロウ方向に並ぶ複数の選択ゲートトランジスタＳＴ２はセレクトゲートＳＧＤに共通に接続され、ロウ方向に並ぶ複数の選択ゲートＳＴ１はセレクトゲートＳＧＳに共通に接続されている。

カラム制御回路３は、複数のデータ記憶回路１０を有している。各データ記憶回路１０には、例えば、偶数番目および奇数番目で構成される一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）…（ＢＬｎｅ、ＢＬｎｏ）が接続されている。

データ記憶回路１０は、読み出し／書き込み動作時に、読み出し／書き込みデータの転送を制御する。本例では、各データ記憶回路１０は、一対のビット線（例えば、ＢＬ１ｅ、ＢＬ１ｏ）に対して１つ設けられる。すなわち、読み出し／書き込み動作は、各一対のビット線のうちの１本（偶数番目のビット線ＢＬｅ１〜ＢＬｅｎまたは奇数番目のビット線ＢＬｏ１〜ＢＬｏｎ）に接続されるメモリセルに対して同時に実行される。このように各一対のビット線ＢＬのうちの１本に接続され、共通のワード線ＷＬに接続された複数のメモリセルＭＣで１ページが構成されている。言い換えると、共通のワード線ＷＬに接続された半分のメモリセルＭＣで１ページが構成されている。このページ単位で読み出し／書き込み動作が行われる。

また、他の例として、各ビット線にデータ記憶回路１０が接続される例がある。本例では、読み出し／書き込み動作は、全てのビット線に接続されるメモリセルＭＣに対して同時に実行される。また、各ビット線に接続され、共通のワード線ＷＬに接続された複数のメモリセルＭＣで１ページが構成される。言い換えると、共通のワード線ＷＬに接続された全てのメモリセルＭＣで１ページが構成される。このページ単位で読み出し／書き込み動作が行われる。

図３は、図１に示す各ブロックＢＬＫの構成を示すブロック図である。

図３に示すように、各ブロックＢＬＫは、複数のページＰＡＧＥ０〜ＰＡＧＥ３１（以下、特に区別しない場合は単にページＰＡＧＥと称す）を有する。各ページＰＡＧＥは、メモリ領域４０とフラグ領域４１とを有する。

メモリ領域４０は、ユーザによるデータが書き込まれる領域である。このメモリ領域４０には、２値データまたは多値データを書き込むことが可能である。ここで、本例では、データを圧縮することで多値データを書き込むことが可能となる。多値データ（例えば２ビットデータ）の下位ビットにはＬＰ（Lower Page）アドレスが割り当てられ、上位ビットにはＵＰ（Upper Page）アドレスが割り当てられる。

フラグ領域４１は、ＵＰフラグおよびＬＰフラグのデータが書き込まれる領域である。このフラグ領域４１は、各ページＰＡＧＥにおいて例えば１ビット存在し、各ブロックＢＬＫにおいて例えば１カラム、すなわち３２ビット存在する。ＵＰフラグはメモリ領域４０のＵＰアドレスにデータが書き込まれる際にフラグ領域４１に書き込まれる例えば１ビットのフラグであり、ＬＰフラグはメモリ領域４０のＬＰアドレスにデータが書き込まれる際にフラグ領域４１に書き込まれる例えば１ビットのフラグである。すなわち、ＵＰフラグまたはＬＰフラグを確認することにより、メモリ領域４０に多値データが書き込まれているか２値データが書き込まれているかを識別することができる。

＜書き込み動作＞
以下に、図４、図５（ａ）、図５（ｂ）および図５（ｃ）を用いて、本実施形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。

図４は、本実施形態に係る不揮発性半導体記憶装置の書き込み動作を示すフローチャートである。図５（ａ）は、多値書き込みにおけるＬＰアドレスへの書き込みの際のセルの閾値分布を示すグラフであり、図５（ｂ）は、多値書き込みにおけるＵＰアドレスへの書き込みの際のセルの閾値分布を示すグラフであり、図５（ｃ）は、２値書き込みの際のセルの閾値分布を示すグラフである。

図４に示すように、まずステップＳ１において、ホストから入力される書き込みデータを多値書き込みするか否かを判定する。より具体的には、書き込みデータと同時にホストからコマンド・インターフェイス７を介してステートマシン８に入力されるコマンド信号（専用コマンド）に応じて、ステートマシン８は多値として書き込み対象のブロックＢＬＫにデータを書き込むか否かを判定する。

ステップＳ１において、多値書き込みであると判定された場合、次にステップＳ２において、データをＬＰアドレスに書き込むか否かを判定する。

ステップＳ２において、ＬＰアドレスへの書き込みであると判定された場合、次にステップＳ３において、メモリ領域４０におけるＬＰアドレスにデータが書き込まれる。このとき、図５（ａ）に示すように、メモリセルＭＣは、閾値電圧の低い順に“１１”、“１０”の２つのデータを記憶する。ここで、“１１”の閾値電圧はＡＲ（Ａ Level Read）の閾値電圧より低く、“１０”の閾値電圧はＡＲの閾値電圧より高い。すなわち、読み出し動作において、ＡＲにより、“１１”データまたは“１０”データであるかが判定される。

また、ＬＰアドレスへのデータ書き込みと同時に、フラグ領域４１にＬＰフラグが書き込まれる。このＬＰフラグは、“１０”データの閾値電圧と同等のレベルに書き込まれる。すなわち、ＬＰフラグは、ＡＲの閾値電圧より高く書き込まれる。このため、ＬＰフラグは、ＡＲによって書き込まれているか否か判定することができる。また、この際、ＵＰフラグは書き込まれない。

一方、ステップＳ２において、ＬＰアドレスへの書き込みではない（ＵＰアドレスへの書き込みである）と判定された場合、次にステップＳ４において、メモリ領域４０におけるＵＰアドレスにデータが書き込まれる。このとき、図５（ｂ）に示すように、メモリセルＭＣは、閾値電圧の低い順に“１１（Ｅレベル）”、“０１（Ａレベル）”、“００（Ｂレベル）”、“１０（Ｃレベル）”の４つのデータを記憶する。ここで、“１１”の閾値電圧は、ＡＲの閾値電圧より低い。また、“０１”の閾値電圧は、ＡＲの閾値電圧より高く、ＢＲ（Ｂ Level Read）の閾値電圧より低い。また、“００”の閾値電圧は、ＢＲの閾値電圧より高く、ＣＲ（Ｃ Level Read）の閾値電圧より低い。さらに、“１０”の閾値電圧は、ＣＲの閾値電圧より高い。すなわち、読み出し動作において、ＡＲ、ＢＲまたはＣＲにより、“１１”データ、“０１”データ、“００”データ、または“１０”データであるかが判定される。

また、ＵＰアドレスへのデータ書き込みと同時に、フラグ領域４１にＵＰフラグが書き込まれる。このＵＰフラグは、“００”データの閾値電圧と同等のレベルに書き込まれる。すなわち、ＵＰフラグは、ＢＲの閾値電圧より高く、また上記ＬＰフラグとは異なる閾値電圧で書き込まれる。このため、ＵＰフラグは、ＢＲによって書き込まれているか否か判定することができる。

一方、ステップＳ１において、多値書き込みではない（２値書き込みである）と判定された場合、次にステップＳ４において、メモリ領域４０に２値データが書き込まれる。このとき、図５（ｃ）に示すように、メモリセルＭＣは、閾値電圧の低い順に“１”、“０”の２つのデータを記憶する。ここで、“１”の閾値電圧はＬＰ書き込みにおける“１１”の閾値電圧と同等であり、“０”の閾値電圧はＬＰ書き込みにおける“１０”の閾値電圧と同等である。すなわち、読み出し動作において、ＡＲにより、“１”データまたは“０”データであるかが判定される。

このように外部指定に応じて２値書き込みされる場合、多値書き込み（ＬＰ書き込みおよびＵＰ書き込み）において書き込まれるフラグ（ＬＰフラグおよびＵＰフラグ）は書き込まれない。

＜読み出し回路＞
以下に、図６（ａ）、図６（ｂ）および図７を用いて、本実施形態に係る不揮発性半導体記憶装置の読み出し回路について説明する。

図６（ａ）および（ｂ）は、本実施形態に係る不揮発性半導体記憶装置の読み出し回路の一部を示す回路図である。より具体的には、図６（ａ）は、読み出し回路におけるブロックアドレス制御回路を示す回路図であり、図６（ｂ）は、読み出し回路におけるＳＬＣモード判定回路を示す回路図である。なお、この読み出し回路は、図１に示すステートマシン（制御回路）８に含まれるものである。

図６（ａ）および（ｂ）に示すように、本実施形態に係る読み出し回路は、ブロックアドレス制御回路７０およびＳＬＣモード判定回路８０を有している。

ブロックアドレス制御回路７０は、読み出し動作において、ホストから受信されるブロックアドレス入力信号に応じてブロックアドレスを記憶し、そのブロックアドレスに対して読み出し動作を行うようにブロックアドレス出力信号を図示せぬ各制御部へと送信する。また、本実施形態において、ブロックアドレス制御回路７０は、読み出し動作が行われるブロックアドレスが変更されたか否かを判定し、変更された際にブロックアドレス変更パルス信号をＳＬＣモード判定回路に送信する。

より具体的には、図６（ａ）に示すように、ブロックアドレス制御回路７０は、選択回路７１、フリップフロップ回路７２、およびブロックアドレス変更判定回路７３を備えている。

選択回路７１は、ホストからのブロックアドレス入力信号に応じた新たなブロックアドレス信号とフリップフロップ回路７２に記憶されているブロックアドレス信号とを受信する。そして、選択回路７１は、更新信号に応じて受信した２つのブロックアドレス信号のうちいずれかのブロックアドレス信号を選択してフリップフロップ回路７２に送信する。

フリップフロップ回路７２は、選択回路７１からのブロックアドレス信号を受信してそのブロックアドレスを記憶（ラッチ）する。そして、フリップフロップ回路７２は、クロックＣＬＫに応じて受信したブロックアドレス信号を選択回路７１、およびブロックアドレス変更判定回路７３に送信する。さらに、フリップフロップ回路７２は、そのブロックアドレス信号（ブロックアドレス出力信号）を各制御部へと送信する。各制御部は、このブロックアドレス出力信号に応じたブロックアドレスに対して読み出し動作を行う。

ブロックアドレス変更判定回路７３は、ＥＸ−ＯＲ回路７４、ＡＮＤ回路７５、およびパルス化回路７６を含む。

ＥＸ−ＯＲ回路７４は、ホストからのブロックアドレス入力信号に応じた新たなブロックアドレス信号とフリップフロップ回路７２に記憶されているブロックアドレス信号とを受信し、これらのＥＸ−ＯＲ（Exclusive OR）演算を行う。すなわち、ＥＸ−ＯＲ回路７４は、これらのブロックアドレス信号が不一致の場合、ブロックアドレス不一致信号をＡＮＤ回路７５に送信する。

ＡＮＤ回路７５は、ＥＸ−ＯＲ回路７４からのブロックアドレス不一致信号と更新信号とを受信し、これらのＡＮＤ演算を行う。すなわち、ブロックアドレス不一致信号および更新信号を受信した場合、ブロックアドレス変更信号をパルス化回路７６に送信する。

パルス化回路７６は、ＡＮＤ回路７５からのブロックアドレス変更信号を受信し、これをパルス化したブロックアドレス変更パルス信号を送信する。

ＳＬＣモード判定回路８０は、読み出し動作において、読み出し動作が行われるブロックＢＬＫがＳＬＣモードであるか否かを判定し、ＳＬＣモードである場合にその情報（判定結果）を記憶する。そして、ＳＬＣモード判定回路８０は、ＳＬＣモード信号を各制御部およびホストに送信する。

より具体的には、図６（ｂ）に示すように、ＳＬＣモード判定回路８０は、読み出し時において、セット信号とＬＰフラグ信号とを受信することで読み出し動作が行われるブロックＢＬＫがＳＬＣモードであるか否かを判定する。このとき、ＬＰフラグが“Ｌ”レベルである場合、ＳＬＣモード判定回路８０は読み出しブロックＢＬＫがＳＬＣモードであると判定し、図示せぬセット回路により内部のフリップフロップ回路８１にその判定結果としてＳＬＣモード情報を記憶（ラッチ）する。そして、フリップフロップ回路８１は、クロックＣＬＫに応じてＳＬＣモード信号を各制御部に送信する。

読み出し動作が行われるブロックＢＬＫがＳＬＣモードである（２値書き込みしている）ことが認識された時点で、２値として読み出すための専用コマンドにより成立する内部信号をＯＲの関係として成立させる。これにより、メモリ内部としては、専用コマンドがなくても、２値書き込み状態であることを示すことができる。

また、ＳＬＣモード判定回路８０は、ＳＬＣモード情報の信号（２値書き込みを示す状態信号）をホストへステータスとして出力する。これにより、ホストから読み出し対象ブロックが多値か２値かを判定することができる。外部への出力方法としては、専用または既存のステータスコマンドによって行うことができる。

一方、ＳＬＣモード判定回路８０は、読み出し時において、ブロックアドレス制御回路７０からのブロックアドレス変更パルス信号を受信した場合、読み出し対象のブロックＢＬＫが変更されたと判断し、図示せぬリセット回路によりフリップフロップ回路８１に記憶されたＳＬＣモード情報をリセットする。その後、再びセット信号とＬＰフラグ信号とを受信することで変更された新たな読み出し対象のブロックＢＬＫがＳＬＣモードであるか否かを判定する。

図７は、図６（ａ）および図６（ｂ）に示す読み出し回路の動作時における各種信号のタイミングチャートの一例である。図７は、読み出し対象のブロックＢＬＫがブロックＢＬＫ１からブロックＢＬＫ２に変更する場合を示している。

図７に示すように、まず、時刻ｔ０〜ｔ１において、ブロックアドレス入力信号としてブロックＢＬＫ２のアドレス信号が入力され、ブロックアドレス出力信号としてブロックＢＬＫ１のアドレス信号が出力される。すなわち、フリップフロップ回路７２にはブロックＢＬＫ１のアドレスが記憶されており、選択回路７１にはフリップフロップ回路７２からのブロックＢＬＫ１のアドレス信号とホストからのブロックＢＬＫ２のアドレス信号が入力される。このとき、更新信号は“Ｌ”レベルであるため、選択回路７１はブロックＢＬＫ１のアドレス信号を出力する。また、ＥＸ−ＯＲ回路７４にはフリップフロップ回路７２からのブロックＢＬＫ１のアドレス信号とホストからのブロックＢＬＫ２のアドレス信号が入力される。入力されるアドレス信号が不一致であるため、ＥＸ−ＯＲ回路７４はブロックアドレス不一致信号を出力する。ＡＮＤ回路７５にはこのブロックアドレス不一致信号が入力されるが、更新信号が入力されない（“Ｌ”レベルである）ため、ブロックアドレス変更信号およびブロックアドレス変更パルス信号は出力されない（“Ｌ”レベルである）。

次に、時刻ｔ１〜ｔ２において、更新信号が“Ｈ”レベルになる。このとき、ＥＸ−ＯＲ回路７４に入力されるアドレス信号が不一致であるため、ブロックアドレス不一致信号が出力される。また、ＡＮＤ回路７５には、ブロックアドレス不一致信号と更新信号とが入力される。このため、ＡＮＤ回路７５はブロックアドレス変更信号を出力し、その結果、パルス化回路７６を介してブロックアドレス変更パルス信号が出力される（“Ｈ”レベルとなる）。また、この間、選択回路７１はブロックＢＬＫ２のアドレス信号を出力することで、フリップフロップ回路７２はブロックＢＬＫ２のアドレスを記憶するように動作する。

その後、時刻ｔ２〜ｔ３において、更新信号が“Ｌ”レベルになると同時にブロックアドレス変更パルス信号が“Ｌ”レベルになる。さらに、フリップフロップ回路７２は、ブロックアドレス出力信号としてブロックＢＬＫ２のアドレス信号を出力する。

一方、時刻ｔ４〜ｔ５に示すように、ブロックアドレス入力信号およびブロックアドレス出力信号として同じブロックＢＬＫ２のアドレス信号が入出力される場合、ＥＸ−ＯＲ回路７４に入力されるアドレス信号が一致することになる。このため、ブロックアドレス不一致信号が出力されない。その結果、ＡＮＤ回路７５には、更新信号が入力されるが、ブロックアドレス不一致信号が入力されないため、ブロックアドレス変更信号およびブロックアドレス変更パルス信号は出力されない（“Ｌ”レベルである）。

＜読み出し動作＞
以下に、図８および図９を用いて、本実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する。

図８は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作を示すフローチャートである。なお、図８は、読み出し動作において最初のページＰＡＧＥにアクセスする場合を示している。すなわち、読み出し対象として選択されたブロックＢＬＫにおける最初のページＰＡＧＥにアクセスする場合を示している。この場合、まず内部では多値メモリの読み出し動作として、ＬＰアドレスから読み出し動作が行われる。以下に、詳細に説明する。

図８に示すように、まず、ステップＳ１１において、ＢＲ動作が行われる。より具体的には、ホストからコマンド・インターフェイス７を介してステートマシン８に入力されるコマンド信号（専用コマンド）に応じて、ステートマシン８は読み出し対象のブロックＢＬＫに対してＢＲ動作を行う。すなわち、ＢＲの閾値電圧によりメモリ領域４０に書き込まれたデータを読み出す。このとき、同時にフラグ領域４１に書き込まれたＵＰフラグも読み出される。

次に、ステップＳ１２において、ＵＰフラグが“Ｈ”レベルであるか否か（ＵＰフラグが書き込まれているか否か）が判定される。すなわち、メモリ領域４０において、データがＵＰアドレスまで書き込まれているか否かが判定される。

ステップＳ１２において、ＵＰフラグが“Ｈ”レベルであると判定された場合、ステップＳ１３において、ＡＲ動作およびＣＲ動作が行われる。すなわち、ＡＲの閾値電圧およびＣＲの閾値電圧によりメモリ領域４０に書き込まれたデータを読み出すことで、ＵＰアドレスの読み出し動作が行われる。このように、ＵＰフラグが“Ｈ”レベルであると判定されることで、ＵＰアドレスまでデータが書き込まれていることがわかる。その結果、読み出し対象として選択されたブロックＢＬＫにデータが多値で書き込まれていると判定される。

一方、ステップＳ１２において、ＵＰフラグが“Ｈ”レベルではない（“Ｌ”レベルである）と判定された場合、ステップＳ１４において、ＡＲ動作が行われる。すなわち、ＡＲの閾値電圧によりメモリ領域４０に書き込まれたデータを読み出すことで、ＬＰアドレスの読み出し動作が行われる。このように、読み出し電圧を変更（ＢＲからＡＲに変更）して再読み出しを行い、ＬＰアドレスの正しいデータを読み出す。

このとき、ＬＰアドレスまでしか書かれていないデータの分布は、２値として書かれているものと相違がない。このため、読み出し対象として選択されたブロックＢＬＫが多値としてＬＰアドレスまで書き込まれたものか２値として書き込まれたものかを判別する必要がある。

このため、次に、ステップＳ１５において、ＬＰフラグが“Ｈ”レベルであるか否か（ＬＰフラグが書き込まれているか否か）が判定される。すなわち、メモリ領域４０において、データがＬＰアドレスに書き込まれているか否かが判定される。言い換えると、読み出し対象として選択されたブロックＢＬＫにデータが多値として書き込まれているか２値として書き込まれているかが判定される。

ステップＳ１５において、ＬＰフラグが“Ｈ”レベルであると判定された場合、ＬＰアドレスにデータが書き込まれていることがわかる。その結果、読み出し対象として選択されたブロックＢＬＫにデータが多値で書き込まれていると判定される。

一方、ステップＳ１５において、ＬＰフラグが“Ｈ”レベルではない（“Ｌ”レベルである）と判定された場合、次にステップＳ１６において、ＳＬＣモードがオンされる。すなわち、読み出し対象として選択されたブロックＢＬＫにデータが２値で書き込まれていると判定される。これにより、ＳＬＣ判定回路８０は、フリップフロップ回路８１にＳＬＣモード情報を記憶する。

図９は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作を示すフローチャートである。なお、図９は、読み出し動作において、図８に続くページＰＡＧＥにアクセスする場合を示している。すなわち、読み出し対象として選択されたブロックＢＬＫにおける最初のページＰＡＧＥ以降のページＰＡＧＥにアクセスする場合を示している。

図９に示すように、まず、ステップＳ２１において、読み出しページアドレスが選択される。

次に、ステップＳ２２において、ブロックアドレス制御回路７０により、読み出しブロックアドレスが変更したか否かが判定される。すなわち、ステップＳ２１で読み出し対象として選択されたページアドレスの属するブロックアドレスが、前に読み出し対象として選択されたブロックアドレスから変更したか否かが判定される。

ステップＳ２２において、読み出し対象のブロックアドレスが変更していないと判定された場合（ブロックアドレス変更パルス信号が出力されない場合）、ステップＳ２３において、ＳＬＣモード判定回路８０により、その読み出し対象のブロックアドレスがＳＬＣモードであるか否かが判定される。

ステップＳ２３において、ＳＬＣモードであると判定された（ＳＬＣモードがオンされている）場合、２値メモリの読み出し動作が行われる。より具体的には、ステップＳ２４において、ＡＲ動作が行われる。すなわち、ＡＲの閾値電圧によりメモリ領域４０に書き込まれたデータを読み出すことで、２値の読み出し動作が行われる。

一方、ステップＳ２３において、ＳＬＣモードではない（ＳＬＣモードがオフされている）と判定された場合、多値の読み出し動作が行われる。すなわち、多値の読み出し動作として、ＬＰアドレスから読み出し動作が行われる。より具体的には、ステップＳ２５において、ＢＲ動作が行われる。すなわち、ＢＲの閾値電圧によりメモリ領域４０に書き込まれたデータを読み出す。このとき、同時にフラグ領域４１に書き込まれたＵＰフラグも読み出される。

次に、ステップＳ２６において、ＵＰフラグが“Ｈ”レベルであるか否か（ＵＰフラグが書き込まれているか否か）が判定される。すなわち、メモリ領域４０において、データがＵＰアドレスまで書き込まれているか否かが判定される。

ステップＳ２６において、ＵＰフラグが“Ｈ”レベルであると判定された場合、ステップＳ２７において、ＡＲ動作およびＣＲ動作が行われる。すなわち、ＡＲの閾値電圧およびＣＲの閾値電圧によりメモリ領域４０に書き込まれたデータを読み出すことで、ＵＰアドレスの読み出し動作が行われる。

一方、ステップＳ２６において、ＵＰフラグが“Ｈ”レベルではない（“Ｌ”レベルである）と判定された場合、ステップＳ２７において、ＡＲ動作が行われる。すなわち、ＡＲの閾値電圧によりメモリ領域４０に書き込まれたデータを読み出すことで、ＬＰアドレスの読み出し動作が行われる。

その後、ステップＳ２９において、読み出されたページＰＡＧＥが読み出し最終ページであるか否かが判定される。ステップＳ２９において読み出されたページＰＡＧＥが読み出し最終ページではない場合、ステップＳ３０において次のページアドレスが読み出され、その後、ステップＳ２２において読み出し対象のブロックアドレスが変更したか否かが判定される。ステップＳ２９において読み出されたページＰＡＧＥが読み出し最終ページである場合、読み出し動作は終了する。このステップＳ２９における読み出し最終ページであるか否かの判定、およびステップＳ３０におけるページインクリメントは、内部のステートマシン８が自動で行う場合と、外部からのコマンド信号に応じて行う場合とがあり得る。

一方、ステップＳ２２において、読み出し対象のブロックアドレスが変更したと判定された場合（ブロックアドレス変更パルス信号が出力された場合）、ステップＳ３１において、ＳＬＣモードがオフされる。すなわち、ＳＬＣ判定回路８０は、フリップフロップ回路８１に記憶されたＳＬＣモード情報をリセット（消去）する。その後、図８に示すステップＳ１１において、読み出し対象のブロックアドレスが多値であるか２値であるかの判定が再度行われる。なお、ステップＳ３１において、読み出し対象のブロックアドレスが多値である場合、ＳＬＣモードはもともとオフであるため、ステップＳ３１はスキップされてステップＳ１１の工程が行われる。

＜効果＞
上記実施形態によれば、２値および多値として書き込み可能な不揮発性半導体記憶装置において、多値書き込みの際、メモリ領域４０にデータを書き込むと同時に、フラグ領域４１にＵＰフラグおよび／またはＬＰフラグのデータが書き込まれる。これにより、読み出し動作時において、メモリ内部でＵＰフラグおよび／またはＬＰフラグを確認することにより、メモリセルに書かれているデータが多値か２値かを判定することができる。その判定結果をメモリ外部にステータスコマンドとして出力することにより、多値または２値に対応した読み出し制御を自動で行うことができ、誤読み出しを解消することができる。

また、判定結果を示す信号は、次にブロックアドレスが切り替わるまで有効となる。すなわち、同一ブロック内を読み出す間は、この判定結果は保持される。このため、２値書き込みされていると判定されたブロックアドレスにおいて、そのブロックアドレス内の次のページアドレスを読み出す時は、２値読み出しが行われる。２値読み出しは、多値読み出しに比べて、高速性および信頼性等において優れている。上記実施形態によれば、読み出し対象のブロックＢＬＫが２値読み出しと判定された場合、読み出し対象のブロックＢＬＫが変更されるまで２値読み出しの性能で実行することができる。

なお、本実施形態において、多値として４値の場合を例に説明したが、これに限らず、８値または１６値であってもよい。

＜変形例＞
以下に、図１０を用いて、本実施形態に係る不揮発性半導体記憶装置の変形例について説明する。

図１０は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作の変形例を示すフローチャートである。なお、図１０は、読み出し動作において最初のページＰＡＧＥにアクセスする場合を示している。すなわち、図８に示す読み出し動作のフローチャートの変形例を示している。

図１０に示すように、まず、ステップＳ４１において、ＢＲ動作が行われる。すなわち、ＢＲの閾値電圧によりメモリ領域４０に書き込まれたデータを読み出す。このとき、同時にフラグ領域４１に書き込まれたＵＰフラグも読み出される。

次に、ステップＳ４２において、ＵＰフラグが“Ｈ”レベルであるか否か（ＵＰフラグが書き込まれているか否か）が判定される。すなわち、メモリ領域４０において、データがＵＰアドレスまで書き込まれているか否かが判定される。

ステップＳ４２において、ＵＰフラグが“Ｈ”レベルであると判定された場合、ステップＳ４３において、ＡＲ動作およびＣＲ動作が行われる。すなわち、ＡＲの閾値電圧およびＣＲの閾値電圧によりメモリ領域４０に書き込まれたデータを読み出すことで、ＵＰアドレスの読み出し動作が行われる。このように、ＵＰフラグが“Ｈ”レベルであると判定されることで、ＵＰアドレスまでデータが書き込まれていることがわかる。その結果、読み出し対象として選択されたブロックＢＬＫにデータが多値で書き込まれていると判定される。

一方、ステップＳ４２において、ＵＰフラグが“Ｈ”レベルではない（“Ｌ”レベルである）と判定された場合、ステップＳ４４において、ＡＲ動作が行われる。すなわち、ＡＲの閾値電圧によりメモリ領域４０に書き込まれたデータを読み出すことで、ＬＰアドレスの読み出し動作が行われる。このように、読み出し電圧を変更（ＢＲからＡＲに変更）して再読み出しを行い、ＬＰアドレスの正しいデータを読み出す。

次に、ステップＳ４５において、使用モードであるか否かが判定される。すなわち、読み出し対象として選択されたブロックＢＬＫにデータが２値で書き込まれているか多値で書き込まれているかを認識する必要があるか否かが判定される。言い換えると、ＳＬＣモード判定回路８０を動作させるか否かが判定される。このような使用モードであるか否かの判定は、例えば１ビットの使用モードフラグをたてることによって実現することが可能である。

例えば、読み出し対象として選択されたブロックＢＬＫにデータを２値で書き込むか多値で書き込むかは、外部からの専用コマンドを受信したステートマシン８内の図示せぬコントローラが実行する。すなわち、コントローラがブロックＢＬＫに書き込まれたデータが２値であるか多値であるかを認識している場合等は、改めて２値か多値かを判定する必要はなく、使用モードはオフされる。一方、コントローラがブロックＢＬＫに書き込まれたデータが２値であるか多値であるかを認識していない場合等は、２値か多値かを判定する必要があり、使用モードはオンされる。このようにコントローラからのコマンドによって、使用モードのオン／オフが制御される。

または、使用モードのオン／オフを予め不揮発性半導体記憶装置９内の特殊な記憶領域（ＲＡＭ等）に記憶させておき、読み出し動作時においてステートマシン８内の図示せぬレジスタにセットすることで使用モードのオン／オフが制御してもよい。また、メモリセルアレイ１内の一部に記憶してもよい。

このように、ステップＳ４５において、使用モードではないと判定された場合は、読み出し動作は終了する。このとき、ＳＬＣモード判定回路８０は、ＬＰフラグ信号を受信しないため、読み出し対象のブロックＢＬＫがＳＬＣモードであるか否か（２値か多値か）を判定しない。

一方、ステップＳ４５において使用モードである判定された場合、図８と同様に、読み出し対象として選択されたブロックＢＬＫが多値か２値かを判別する。

このため、次に、ステップＳ４６において、ＬＰフラグが“Ｈ”レベルであるか否か（ＬＰフラグが書き込まれているか否か）が判定される。すなわち、メモリ領域４０において、データがＬＰアドレスに書き込まれているか否かが判定される。言い換えると、データが多値として書き込まれているか２値として書き込まれているかが判定される。

ステップＳ４６において、ＬＰフラグが“Ｈ”レベルであると判定された場合、ＬＰアドレスにデータが書き込まれていることがわかる。その結果、読み出し対象として選択されたブロックＢＬＫにデータが多値で書き込まれていると判定される。

一方、ステップＳ４６において、ＬＰフラグが“Ｈ”レベルではない（“Ｌ”レベルである）と判定された場合、次にステップＳ４７において、ＳＬＣモードがオンされる。すなわち、読み出し対象として選択されたブロックＢＬＫにデータが２値で書き込まれていると判定される。これにより、ＳＬＣ判定回路８０は、フリップフロップ回路８１にＳＬＣモード情報を記憶する。

＜効果＞
上記変形例によれば、読み出し対象として選択されたブロックＢＬＫに書き込まれたデータが２値か多値かの判定を必要に応じて実行しない。これにより、２値か多値かを判定することで劣化する性能（高速性または信頼性等）を最小限に抑えることができる。

その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１…メモリセルアレイ、２…ロウ制御回路、３…カラム制御回路、４…ソース線制御回路、５…Ｐウェル制御回路、６…データ入出力バッファ、７…コマンド・インターフェイス、８…ステートマシン、７０…ブロックアドレス制御回路、７３…ブロックアドレス変更判定回路、８０…ＳＬＣモード判定回路、ＭＣ…メモリセル、ＢＬＫ１〜ＢＬＫｍ…ブロック、ＰＡＧＥ１〜ＰＡＧＥ３１…ページ。

Claims (8)

1. ２値または多値で書き込み可能なメモリセルを有する第１メモリブロックおよび第２メモリブロックと、
   外部からのコマンドに応じて、前記第１メモリブロックおよび第２メモリブロックにデータを書き込み、前記第１メモリブロックおよび第２メモリブロックからデータを読み出す制御回路と、
   を具備し、
   前記制御回路は、
   書き込み動作において、書き込み対象ブロックが前記第１メモリブロックである場合、前記第１メモリブロックが２値であるか多値であるかを識別する第１フラグを前記第１メモリブロック内のメモリセルに書き込み、書き込み対象ブロックが前記第２メモリブロックである場合、前記第２メモリブロックが２値であるか多値であるかを識別する第２フラグを前記第２メモリブロック内のメモリセルに書き込み、
   読み出し動作において、読み出し対象ブロックが前記第１メモリブロックである場合、前記第１フラグに応じて前記第１メモリブロックが２値であるか多値であるかを判定してその第１判定結果を記憶し、読み出し対象ブロックが前記第１メモリブロックである間、前記第１判定結果に応じて前記第１メモリブロックを２値または多値で読み出し、読み出し対象ブロックが前記第１メモリブロックから前記第２ブロックに変更された場合、前記第１判定結果を消去し、前記第２フラグに応じて前記第２メモリブロックが２値であるか多値であるかを判定してその第２判定結果を記憶し、読み出し対象ブロックが前記第２メモリブロックである間、前記第２判定結果に応じて前記第２メモリブロックを２値または多値で読み出す
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第１メモリブロックおよび前記第２メモリブロックはそれぞれページを含み、前記制御回路は前記ページ毎にデータの書き込みおよび読み出しを行い、
   前記第１判定結果は前記第１メモリブロック内において最初に読み出されるページに含まれる前記第１フラグに応じて判定された結果であり、前記第２判定結果は前記第２メモリブロック内において最初に読み出されるページに含まれる前記第２フラグに応じて判定された結果である
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記制御回路は、前記第１判定結果および前記第２判定結果を前記外部に出力することを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
4. 前記第１フラグは前記第１メモリブロックが多値である場合に書き込まれるフラグであり、前記第２フラグは前記第２メモリブロックが多値である場合に書き込まれるフラグであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
5. ２値または多値で書き込み可能なメモリセルを有する第１メモリブロックおよび第２メモリブロックと、
   外部からのコマンドに応じて、前記第１メモリブロックおよび第２メモリブロックにデータを書き込み、前記第１メモリブロックおよび第２メモリブロックからデータを読み出す制御回路と、
   を具備し、
   前記制御回路は、
   読み出し動作において、読み出し対象ブロックが前記第１メモリブロックである場合、前記第１メモリブロックに書き込まれた第１フラグに応じて前記第１メモリブロックが２値であるか多値であるかを判定してその第１判定結果を記憶し、読み出し対象ブロックが前記第１メモリブロックである間、前記第１判定結果に応じて前記第１メモリブロックを２値または多値で読み出し、読み出し対象ブロックが前記第１メモリブロックから前記第２ブロックに変更された場合、前記第１判定結果を消去し、前記第２メモリブロックに書き込まれた第２フラグに応じて前記第２メモリブロックが２値であるか多値であるかを判定してその第２判定結果を記憶し、読み出し対象ブロックが前記第２メモリブロックである間、前記第２判定結果に応じて前記第２メモリブロックを２値または多値で読み出す
   ことを特徴とする不揮発性半導体記憶装置。
6. 前記第１メモリブロックおよび前記第２メモリブロックはそれぞれページを含み、前記制御回路は前記ページ毎にデータの書き込みおよび読み出しを行い、
   前記第１判定結果は前記第１メモリブロック内において最初に読み出されるページに含まれる前記第１フラグに応じて判定された結果であり、前記第２判定結果は前記第２メモリブロック内において最初に読み出されるページに含まれる前記第２フラグに応じて判定された結果である
   ことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
7. 前記制御回路は、前記第１判定結果および前記第２判定結果を前記外部に出力することを特徴とする請求項５または請求項６に記載の不揮発性半導体記憶装置。
8. 前記第１フラグは前記第１メモリブロックが多値である場合に書き込まれるフラグであり、前記第２フラグは前記第２メモリブロックが多値である場合に書き込まれるフラグであることを特徴とする請求項５乃至請求項７のいずれか１項に記載の不揮発性半導体記憶装置。

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