JP2009016021A - Ｎａｎｄ型フラッシュメモリ - Google Patents

Ｎａｎｄ型フラッシュメモリ Download PDF

Info

Publication number
JP2009016021A
JP2009016021A JP2008027835A JP2008027835A JP2009016021A JP 2009016021 A JP2009016021 A JP 2009016021A JP 2008027835 A JP2008027835 A JP 2008027835A JP 2008027835 A JP2008027835 A JP 2008027835A JP 2009016021 A JP2009016021 A JP 2009016021A
Authority
JP
Japan
Prior art keywords
page
memory cell
parameter
cell transistor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008027835A
Other languages
English (en)
Inventor
Hitoshi Shiga
仁 志賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JP2009016021A publication Critical patent/JP2009016021A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels

Abstract

【課題】隣接するメモリセルの閾値変動によるカップリング効果を抑制する。
【解決手段】第１のメモリセルトランジスタは第１の選択トランジスタに隣接し、第２のメモリセルトランジスタは第２の選択トランジスタに隣接し、第３のメモリセルトランジスタは第１及び第２の選択トランジスタに隣接せずに第１及び第２のメモリセルトランジスタ間に位置し、第３のメモリセルトランジスタは３ビット以上のデータを保持し、第１のメモリセルトランジスタは下位ページをスキップして中位ページ及び上位ページが書き込まれた２ビットのデータを保持し、中位ページの書き込みでは下位ページ用のベリファイ電圧を設定し、上位ページの書き込みでは中位ページ用のベリファイ電圧を設定することで、第１のメモリセルトランジスタの閾値分布の位置を変化させる。
【選択図】図４

Description

本発明は、多値ＮＡＮＤ型フラッシュメモリに関する。
ＮＡＮＤ型フラッシュメモリは、大容量の不揮発性メモリとして有用である（例えば、特許文献１：特開２００５−２３５２６０号公報参照）。近年、１つのメモリセルに複数のビットデータを記憶させる多値ＮＡＮＤ型フラッシュメモリが提案されている。
しかし、多値ＮＡＮＤ型フラッシュメモリは、メモリセルで保持する閾値分布において、個々のデータに相当する閾値分布の幅や異なるデータの閾値分布との間隔が狭く、データ信頼性の保証が困難である。特に、メモリセルの微細化に伴い、ソース線側の選択ゲート線に隣接するワード線ＷＬ０に接続されたメモリセルの信頼性保証が最も困難である。
また、微細化に伴い、隣接するメモリセルの電荷蓄積層間のカップリングの影響も厳しくなり、先に書き込んだメモリセルの閾値が後に書き込んだ隣接メモリセルの閾値の変動による影響を受ける。
１つのメモリセルに３ビット以上のデータを保持する多値ＮＡＮＤ型フラッシュメモリにおいては、この選択ゲート線に隣接するメモリセルの信頼性及び隣接メモリセル間とのカップリング効果が深刻な問題となっている。
特開２００５−２３５２６０号公報
本発明は、隣接するメモリセルの閾値変動によるカップリング効果を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。
本発明の一態様によるＮＡＮＤ型フラッシュメモリは、第１の選択トランジスタと、第２の選択トランジスタと、前記第１の選択トランジスタの電流経路の一端と前記第２の選択トランジスタの電流経路の一端との間に電流経路が直列接続され、制御ゲートと電荷蓄積層とをそれぞれ有する第１乃至第３のメモリセルトランジスタとを具備し、前記第１のメモリセルトランジスタは、前記第１の選択トランジスタに隣接し、前記第２のメモリセルトランジスタは、前記第２の選択トランジスタに隣接し、前記第３のメモリセルトランジスタは、前記第１及び第２の選択トランジスタに隣接せずに前記第１及び第２のメモリセルトランジスタ間に位置し、前記第３のメモリセルトランジスタは、３ビット以上のデータを保持し、前記第１のメモリセルトランジスタは、下位ページをスキップして中位ページ及び上位ページが書き込まれた２ビットのデータを保持し、前記中位ページの書き込みでは下位ページ用のベリファイ電圧を設定し、前記上位ページの書き込みでは中位ページ用のベリファイ電圧を設定することで、前記第１のメモリセルトランジスタの閾値分布の位置を変化させる。
本発明によれば、隣接するメモリセルの閾値変動によるカップリング効果を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
以下の実施形態では、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。
［１］全体構成
図１は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成のブロック図を示す。以下に、本実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成について説明する。
図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御信号及び制御電圧発生回路１７、制御信号入力端子１８、及びフラグ回路１９により構成されている。
メモリセルアレイ１１は、複数のブロックにより構成されている。このメモリセルアレイ１１には、ビット線を制御するためのビット線制御回路１２とワード線を制御するためのワード線制御回路１６とが接続されている。メモリセルアレイ１１に隣接してフラグ用メモリセル（フラグ回路）１９が設けられ、このフラグ回路１９はメモリセルアレイ１１と同様のメモリセルアレイで構成されている。
ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタの状態を検出する。また、ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタに書き込み制御電圧を印加してメモリセルに書き込みを行なう。
ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４が接続されている。ビット線制御回路１２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。上記データ記憶回路（図示せず）に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。
データ入出力端子１５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子１５に入力された書き込みデータは、データ入出力バッファ１４を介して、カラムデコーダ１３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンドＣＭＤ及びアドレスＡＤＤは、制御信号及び制御電圧発生回路１７に供給される。
ワード線制御回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
制御信号及び制御電圧発生回路１７は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、ワード線制御回路１７、及びフラグ回路１９に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路１７によって制御される。制御信号及び制御電圧発生回路１７は、制御信号入力端子１８に接続され、ホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。
ここで、ビット線制御回路１２、カラムデコーダ１３、ワード線制御回路１６、制御信号及び制御電圧発生回路１７は、書き込み回路及び読み出し回路を構成している。
［２］ブロックの構成例
図２は、本発明の一実施形態に係るメモリセルアレイの１ブロックの構成例を示す。以下に、本実施形態に係るメモリセルアレイを構成する１つのブロックＢＬＯＣＫ１を例に挙げて説明する。
図２に示すように、ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置された複数のメモリセル列２０から構成される。
このメモリセル列２０は、例えば３２個のメモリセルトランジスタＭＴ、選択トランジスタＳ１、Ｓ２で構成される。３２個のメモリセルトランジスタＭＴは電流経路が直列接続されたＮＡＮＤストリングを構成する。このＮＡＮＤストリングの一端に選択トランジスタＳ１の電流経路の一端が接続され、ＮＡＮＤストリングの他端に選択トランジスタＳ２の電流経路の一端が接続される。選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続され、選択トランジスタＳ２の電流経路の他端はビット線ＢＬｍに接続される。尚、本例では、ＮＡＮＤストリングは、３２個のメモリセルトランジスタＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、３２個に限定されるというものではない。
ワード線ＷＬ０〜ＷＬ３１は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタＭＴに共通に接続される。選択ゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。選択ゲート線ＳＧＤは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。尚、本例では、選択ゲート線ＳＧＳに隣接するワード線をＷＬ０と付し、選択ゲート線ＳＧＳから遠ざかるようにワード線番号をＷＬ０→ＷＬ３０と付し、選択ゲート線ＳＧＤに隣接するワード線をＷＬ３１と付す。
ワード線ＷＬ０〜ＷＬ３１毎にページ２１が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ３１には、ｍ個のセルからなるページ２１が存在する。このページ２１ごとに読み出し動作、書き込み動作が行われるため、ページ２１は読み出し単位であり、書き込み単位である。
１つのブロックＢＬＯＣＫ１内のメモリセルトランジスタＭＴは、一括して消去される。すなわち、ブロックは消去単位である。
尚、本例におけるメモリセルアレイ１１は、図２のブロックＢＬＯＣＫ１を複数個備えている。そして、１つのメモリセルトランジスタＭＴに多ビットのデータを記録することが可能なＭＬＣ（Multi Level Cell）として機能する。
［３］ビット線方向の断面構造例
図３は、本発明の一実施形態に係るメモリセルアレイのビット線方向の一部断面図を示す。以下に、本実施形態に係るメモリセルアレイのビット線方向の断面構造の一部を説明する。ここでは、図２中のビット線ＢＬｍにおけるメモリセル列２０の断面構造を一例に挙げる。
図３に示すように、メモリセル列２０は、このメモリセル列２０を選択する選択トランジスタＳ１、Ｓ２と複数のメモリセルトランジスタＭＴとで構成されている。メモリセルトランジスタＭＴ、選択トランジスタＳ１、Ｓ２は、例えばシリコンからなる半導体基板３０上にそれぞれ形成されている。
メモリセルトランジスタＭＴは、制御ゲートＣＧと電荷蓄積層（浮遊ゲート）ＦＧ（ワード線ＷＬ）とを有する積層構造である。制御ゲートＣＧ下にはゲート絶縁膜３２が形成され、制御ゲートＣＧと電荷蓄積層ＦＧとの間にはゲート間絶縁膜３３が形成されている。メモリセルトランジスタＭＴの積層構造の側面にはスペーサ３４が形成されている。半導体基板３１内には、メモリセルトランジスタＭＴの積層構造を挟むソース拡散層Ｓ及びドレイン拡散層Ｄが形成されている。
選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜３２、ゲート間絶縁膜３３、ゲート電極Ｇを備えている。選択トランジスタＳ１、Ｓ２のゲート間絶縁膜３３の中央は分離され、ゲート間絶縁膜３３の上下のゲート電極Ｇの層が電気的に接続される。ゲート電極Ｇは、例えば、ポリシリコン層からなり、このポリシリコン層上にさらにシリサイド層を設けていてもよい。ゲート電極Ｇの側面にはスペーサ３４が形成されている。半導体基板３１内には、選択トランジスタＳ１、Ｓ２のゲート電極Ｇを挟むソース拡散層Ｓ及びドレイン拡散層Ｄが形成されている。
メモリセルトランジスタＭＴの電流経路であるソース拡散層Ｓ及びドレイン拡散層Ｄは隣接するメモリセルトランジスタＭＴのソース拡散層Ｓ及びドレイン拡散層Ｄと共有することで、互いに直列接続されている。これにより、複数のメモリセルトランジスタＭＴが直列接続されたＮＡＮＤストリングが構成されている。このＮＡＮＤストリングの電流経路の一端は、選択トランジスタＳ１及びソース線コンタクトＳＣ−１、ＳＣ−２を介し、ソース線ＳＬに接続されている。一方、ＮＡＮＤストリングの電流経路の他端は、選択トランジスタＳ２及びビット線コンタクトＢＣ−１〜ＢＣ−３を介して、ビット線ＢＬｍに接続されている。
［４］書き込み方法
［４−１］概要
図４は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み方法の概要を説明するための図を示す。以下に、本実施形態の書き込み方法の概要について説明する。
本実施形態の多値ＮＡＮＤ型フラッシュメモリでは、特に、選択トランジスタＳ１、Ｓ２に隣接するメモリセルトランジスタＭＴの信頼性を高めるために、次のような書き込みを行う。
（１）選択トランジスタＳ１、Ｓ２に隣接するメモリセルトランジスタは２ビット（４値）のデータを保持し、それ以外のメモリセルトランジスタは３ビット（８値）のデータを保持する。尚、選択トランジスタＳ１、Ｓ２に隣接しないメモリセルトランジスタは、３ビット以上のデータを保持することも可能である。
（２）ソース線ＳＬ側の選択トランジスタＳ１に隣接するメモリセルに２ビットを書き込むとき、下位ページの書き込みをスキップさせ、中位ページ及び上位ページを書き込む。この際、ベリファイ読み出しレベルの閾値分布の位置を変化させ、中位ページの書き込みでは下位ページ用のベリファイ電圧Ｖｖｆｙを設定し、上位ページの書き込みでは中位ページ用のベリファイ電圧Ｖｖｆｙを設定する。
（３）ビット線ＢＬ側の選択トランジスタＳ２に隣接するメモリセルに２ビットを書き込むとき、上位ページの書き込みをスキップさせ、下位ページ及び中位ページを書き込む。尚、ビット線ＢＬ側の選択トランジスタＳ２に隣接するメモリセルには、３ビット以上のデータを書き込んでもよい。
［４−２］８値書き込み
図５は、本発明の一実施形態に係る８値書き込み時におけるメモリセルの閾値電圧の変化の様子を示す。本図において、横軸は閾値電圧Ｖｔｈを示し、縦軸はメモリセルの存在確率を示す。以下に、１つのメモリセルに３ビット（８値）のデータを記憶する方法を説明する。
本実施形態に係る８値ＮＡＮＤ型フラッシュメモリの閾値分布は、図５に示すようになる。図示するように、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に“１１１”、“０１１”、“００１”、“１０１”、“１００”、“０００”、“０１０”、“１１０”の８つのデータを保持できる。
ここで、“１１１”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ＜Ｖｔｈ０（本例ではＶｔｈ０＝０Ｖ）である。“０１１”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ０＜Ｖｔｈ＜Ｖｔｈ１である。“００１”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ１＜Ｖｔｈ＜Ｖｔｈ２である。“１０１”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ２＜Ｖｔｈ＜Ｖｔｈ３である。“１００”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ３＜Ｖｔｈ＜Ｖｔｈ４である。“０００”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ４＜Ｖｔｈ＜Ｖｔｈ５である。“０１０”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ５＜Ｖｔｈ＜Ｖｔｈ６である。“１１０”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ６＜Ｖｔｈである。
このような８値モードのデータ書き込みは、下位ページ（Lower Page）、中位ページ（Middle Page）、上位ページ（Upper Page）の順で行われる。尚、本例では、下位ページのみが書き込まれた状態は２ＬＣ（Level Cell）状態と称し、下位ページ及び中位ページのみが書き込まれた状態は４ＬＣ状態と称し、下位ページ、中位ページ及び上位ページの全てが書き込まれた状態は８ＬＣ状態と称する。
（２ＬＣ状態）
書き込みにあたって、メモリセルは消去状態にある。すなわち、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは負の値であり、“１１１”（“−−−”、−は不定の意味）データを保持した状態である。この状態で、まず、下位ページについてデータの書き込みを行い、２つの閾値分布を作る。具体的には、次のような書き込みが行われる。
まず、下位ページが“１”の場合には、電荷蓄積層ＦＧに電子は注入されず、閾値電圧Ｖｔｈは不変である。つまり、メモリセルトランジスタＭＴは、“１１１”（“−−１”）データを保持したままである。一方、下位ページが“０”の場合には、電荷蓄積層ＦＧに電子が注入され、閾値電圧Ｖｔｈは正の方向へ変化し、約Ｖｔｈ０＜Ｖｔｈ＜Ｖｔｈ３となる。つまり、メモリセルトランジスタＭＴには、“１１０”（“−−０”）が書き込まれる。
（４ＬＣ状態）
次に、中位ページの書き込みを行う。これにより、下位ページの２つの閾値分布がそれぞれ２つに分かれ、その結果、４つの閾値分布ができる。具体的には、次のような書き込みが行われる。
まず、下位ページが“１”であった場合について説明する。中位ページが“１”である場合、中位ページの書き込み時においても電荷蓄積層ＦＧに電子は注入されず、閾値電圧Ｖｔｈは負の値を維持する。その結果、メモリセルトランジスタＭＴには、“１１１”（“−１１”）が書き込まれる。一方、中位ページが“０”の場合、電荷蓄積層ＦＧに電子が注入される。その結果、閾値電圧Ｖｔｈは負から正の方向へ変化し、Ｖｔｈ０＜Ｖｔｈ＜Ｖｔｈ２となる。すなわち、メモリセルトランジスタＭＴには、“１０１”（“−０１”）が書き込まれる。
次に、下位ページが“０”であった場合について説明する。中位ページが“１”である場合、さらに電荷蓄積層ＦＧに電子が注入される。その結果、閾値電圧Ｖｔｈはさらに正の方向へ変化し、Ｖｔｈ４＜Ｖｔｈ＜Ｖｔｈ６となる。すなわち、メモリセルトランジスタＭＴには、“１１０”（“−１０”）が書き込まれる。一方、中位ページが“０”の場合、さらに電荷蓄積層ＦＧに電子が注入される。その結果、閾値電圧Ｖｔｈはさらに正の方向へ変化し、Ｖｔｈ２＜Ｖｔｈ＜Ｖｔｈ４となる。すなわち、メモリセルトランジスタＭＴには、“１００”（“−００”）が書き込まれる。
（８ＬＣ状態）
最後に、上位ページの書き込みを行う。これにより、中位ページの４つの閾値分布がそれぞれ２つに分かれ、その結果、８つの閾値分布ができる。具体的には、次のような書き込みが行われる。
まず、下位ページが“１”で、かつ、中位ページが“１”であった場合について説明する。上位ページが“１”である場合、上位ページの書き込み時においても電荷蓄積層ＦＧに電子は注入されず、閾値電圧Ｖｔｈは負の値を維持する。その結果、メモリセルトランジスタＭＴには、“１１１”が書き込まれる。一方、上位ページが“０”の場合、電荷蓄積層ＦＧに電子が注入される。その結果、閾値電圧Ｖｔｈは負から正の方向へ変化し、Ｖｔｈ０＜Ｖｔｈ＜Ｖｔｈ１となる。すなわち、メモリセルトランジスタＭＴには、“０１１”が書き込まれる。
次に、下位ページが“１”で、かつ、中位ページが“０”であった場合について説明する。上位ページが“１”である場合、さらに電荷蓄積層ＦＧに電子が注入される。その結果、閾値電圧Ｖｔｈはさらに正の方向へ変化し、Ｖｔｈ２＜Ｖｔｈ＜Ｖｔｈ３となる。すなわち、メモリセルトランジスタＭＴには、“１０１”が書き込まれる。一方、上位ページが“０”の場合、さらに電荷蓄積層ＦＧに電子が注入される。その結果、閾値電圧Ｖｔｈはさらに正の方向へ変化し、Ｖｔｈ１＜Ｖｔｈ＜Ｖｔｈ２となる。すなわち、メモリセルトランジスタＭＴには、“００１”が書き込まれる。
次に、下位ページが“０”で、かつ、中位ページが“０”であった場合について説明する。上位ページが“１”である場合、さらに電荷蓄積層ＦＧに電子が注入される。その結果、閾値電圧Ｖｔｈはさらに正の方向へ変化し、Ｖｔｈ３＜Ｖｔｈ＜Ｖｔｈ４となる。すなわち、メモリセルトランジスタＭＴには、“１００”が書き込まれる。一方、上位ページが“０”の場合、さらに電荷蓄積層ＦＧに電子が注入される。その結果、閾値電圧Ｖｔｈはさらに正の方向へ変化し、Ｖｔｈ４＜Ｖｔｈ＜Ｖｔｈ５となる。すなわち、メモリセルトランジスタＭＴには、“０００”が書き込まれる。
次に、下位ページが“０”で、かつ、中位ページが“１”であった場合について説明する。上位ページが“１”である場合、さらに電荷蓄積層ＦＧに電子が注入される。その結果、閾値電圧Ｖｔｈはさらに正の方向へ変化し、Ｖｔｈ６＜Ｖｔｈとなる。すなわち、メモリセルトランジスタＭＴには、“１１０”が書き込まれる。一方、上位ページが“０”の場合、さらに電荷蓄積層ＦＧに電子が注入される。その結果、閾値電圧Ｖｔｈはさらに正の方向へ変化し、Ｖｔｈ５＜Ｖｔｈ＜Ｖｔｈ６となる。すなわち、メモリセルトランジスタＭＴには、“０１０”が書き込まれる。
（フラグセル）
本例では、図１に示すように、メモリセルアレイ１１の周辺にフラグ回路１９を設ける。このフラグ回路１９に、第１のフラグセルＦｌａｇＭと第２のフラグセルＦｌａｇＵを用意する。
上述する書き込みにおいて、下位ページのみが書き込まれた段階（２ＬＣ状態）では、第１及び第２のフラグセルＦｌａｇＭ、ＦｌａｇＵの両方に書き込みは行われない。すなわち、“１１１”（“−−−”）の状態である。
下位ページ及び中位ページのみが書き込まれた段階（４ＬＣ状態）では、第１のフラグセルＦｌａｇＭに、図５の“１００”（“−００”）の閾値分布となるように書き込みが行われる。
下位ページ、中位ページ及び上位ページの全てが書き込まれた段階（８ＬＣ状態）では、第１のフラグセルＦｌａｇＭには図５の“１００”の閾値分布となるように書き込みが行われ、第２のフラグセルＦｌａｇＵには図５の“０００”の閾値分布となるように書き込みが行われる。
このようにフラグ回路１９を用いるのは、メモリセルが２ＬＣ状態、４ＬＣ状態、８ＬＣ状態のいずれの状態まで書き込みが行われたかを調べるためである。尚、フラグ回路１９の利用方法については、［５］読み出し方法の欄において詳説する。
［４−３］書き込みページアドレスの順序
書き込みページアドレスの順序については、例１〜例３に分けて説明する。例１は、選択ゲート線ＳＧＳ、ＳＧＤに隣接しないワード線ＷＬ１〜ＷＬ３０の場合である。例２は、ソース線側の選択ゲート線ＳＧＳに隣接するワード線ＷＬ０の場合である。例３は、ビット線側の選択ゲート線ＳＧＤに隣接するワード線ＷＬ３１の場合である。
（例１：ＷＬ１〜ＷＬ３０の場合）
図６は、本発明の一実施形態に係る書き込み時におけるページアドレスの順序の例１を説明するための図を示す。以下に、ワード線ＷＬ１〜ＷＬ３０に対応するメモリセルトランジスタの書き込みページの順序について説明する。
例１の書き込みページの順序は、次のようにページアドレスをアサインする。まず、ワード線ＷＬｎの下位ページ及び中位ページを書き込んだ後、ワード線ＷＬｎ＋１の下位ページ及び中位ページを書き込み、その後、ワード線ＷＬｎの上位ページを書き込む。
具体的には、図６に示すように、ワード線ＷＬ１の下位ページ（ページ１）及び中位ページ（ページ２）を書き込んだ後、ワード線ＷＬ２の下位ページ（ページ４）及び中位ページ（ページ５）を書き込み、その後、ワード線ＷＬ１の上位ページ（ページ６）を書き込む。
このような書き込み順序によれば、図示するように、ワード線ＷＬ１の８つの分布に影響を与えるワード線ＷＬ２の閾値変動による影響は、ワード線ＷＬ１のページ６（上位ページ）の書き込みだけとなる。また、その閾値変動は、ワード線ＷＬ２のページ９を書いたときの閾値変動に影響されるカップリング効果だけとなる。従って、ワード線ＷＬ１の８つの閾値分布のカップリングによる閾値変動を小さく抑えることができる。
（例２：ＷＬ０の場合）
図７は、本発明の一実施形態に係る書き込み時におけるページアドレスの順序の例２を説明するための図を示す。以下に、ワード線ＷＬ０に対応するメモリセルトランジスタの書き込みページの順序について説明する。
ワード線ＷＬ０に対応するメモリセルトランジスタＭＴは、ソース線側の隣接ゲートがメモリセルでなく選択ゲートのため、信頼性が悪い。そこで、ワード線ＷＬ０に対応するメモリセルには、８つの閾値分布を設けずに、４つの閾値分布にしておく。
そこで、例２では、ワード線ＷＬ１の書き込みによる隣接カップリングの影響を他のワード線ＷＬと同等にできるよう、見かけ上、ワード線ＷＬ０の下位ページをスキップしたアドレスアサインにする。すなわち、ワード線ＷＬ０の中位ページ（ページ０）を書き込み、ワード線ＷＬ１の下位ページ（ページ１）及び中位ページ（ページ２）を書き込んだ後に、ワード線ＷＬ０の上位ページ（ページ３）を書き込む。
このような書き込み動作により、ワード線ＷＬ０には４レベルの閾値が生成される。そして、例２の場合も、例１と同様、ワード線ＷＬ０上のメモリセルがワード線ＷＬ１上のセル書き込み時に受けるカップリング効果は、ワード線ＷＬ１の上位ページ（ページ６）の書き込み時の閾値変動分だけとなる。従って、ワード線ＷＬ０において、信頼性の高い４つの閾値分布を得つつ、この４つの閾値分布のカップリングによる閾値変動を小さく抑えることができる。
（例３：ＷＬ３１の場合）
図８は、本発明の一実施形態に係る書き込み時におけるページアドレスの順序の例１を説明するための図を示す。以下に、ワード線ＷＬ３１に対応するメモリセルトランジスタの書き込みページの順序について説明する。
ワード線ＷＬ３１に対応するメモリセルトランジスタＭＴは、ビット線側の隣接ゲートがメモリセルでなく選択ゲートのため、信頼性が悪い。そこで、ワード線ＷＬ３１には、８つの閾値分布を設けずに、４つの閾値分布にしておく。
そこで、例３では、ワード線ＷＬ３１の上位ページをスキップしたアドレスアサインにする。すなわち、ワード線ＷＬ３１の下位ページ（ページ９１）及び中位ページ（ページ９２）を書き込み、ワード線ＷＬ３０の上位ページ（ページ９３）を書き込んで終了する。このような書き込み動作により、ワード線ＷＬ３１には信頼性の高い４レベルの閾値が生成される。
［４−４］ベリファイ読み出し
本実施形態の書き込み動作では、下位／中位／上位ページ毎にベリファイ電圧Ｖｖｆｙを設定し、ベリファイ読み出しを採用する。
（例１）
図９は、本発明の一実施形態に係るベリファイ読み出し例１のベリファイ電圧選択回路の模式図を示す。図１０は、本発明の一実施形態に係るベリファイ読み出しの例１を説明するための図を示す。以下に、例１におけるベリファイ電圧選択回路を用いたベリファイ読み出しについて説明する。尚、このベリファイ電圧選択回路は、例えば、４レベルの書き込みを行うワード線ＷＬ０に対応するメモリセルトランジスタの書き込み用の回路として用いられる。
図９に示すように、例１のベリファイ電圧選択回路は、ベリファイレベルパラメータレジスタ４０、マルチプレクサ（ＭＵＸ）４１、ベリファイ電圧生成回路４２、アドレスレジスタ４３を備えている。ここで、ベリファイレベルパラメータレジスタ４０、マルチプレクサ４１、ベリファイ電圧生成回路４２は、図１の制御信号及び制御電圧発生回路１７に含まれる。アドレスレジスタ４３は、図１のデータ入出力バッファ１４に含まれる。
ベリファイレベルパラメータレジスタ４０は、下位ページ用パラメータ４０ａ、中位ページ用パラメータ４０ｂ、上位ページ用パラメータ４０ｃを有している。
マルチプレクサ４１には、ベリファイレベルパラメータレジスタ４０の出力とアドレスレジスタ４３の出力とが入力され、ベリファイレベルパラメータを出力する。
ベリファイ電圧生成回路４２は、ベリファイレベルパラメータに基づいてワード線電圧を出力する。このベリファイ電圧生成回路４２は、一般的な電圧発生回路で構成される。
このようなベリファイ電圧選択回路では、ワード線ＷＬ０の中位ページ（ページ０）の書き込み時は下位ページ用パラメータ４０ａがマルチプレクサ４１から出力されるように制御され、ワード線ＷＬ０の上位ページ（ページ３）の書き込み時は、中位ページ用パラメータ４０ｂがマルチプレクサ４１から出力されるように制御されている。
次に、上記ベリファイ電圧選択回路を用いて、４レベルの書き込みを行うワード線ＷＬ０に対応するメモリセルトランジスタの場合のベリファイ読み出しについて説明する。
ワード線ＷＬ０の４レベルの書き込みでは、上述するように下位ページをスキップする。この場合、ワード線ＷＬ０上のメモリセルトランジスタの信頼性を中位ページ相当にするには、閾値分布の位置を中位ページ相当にするとよい。そこで、図９のベリファイ電圧選択回路を用いて、書き込みベリファイ時のワード線電圧を切り替える。
具体的には、書き込み時、書き込みとベリファイ読み出しとを交互に行う。そして、ベリファイ読み出しを行った後、所定のベリファイ電圧Ｖｖｆｙに達したかどうかを判定し、ベリファイ電圧Ｖｖｆｙを超えるまで書き込みを繰り返す。ここで、ベリファイ読み出し時にワード線ＷＬ０に印加するワード線電圧がベリファイ電圧Ｖｖｆｙであり、図１０に示すように、このベリファイ電圧Ｖｖｆｙは書き込んだメモリセルの閾値の下限に相当する。
ベリファイ電圧Ｖｖｆｙは、閾値分布毎に切り替えが行われる。具体的には、図９に示すように、ベリファイレベルパラメータレジスタ４０にベリファイレベルをバイナリ値で保持しておく。そして、アドレスレジスタ４３からの書き込むページアドレスに応じて、マルチプレクサ４１でベリファイレベルパラメータを切り替えて、ベリファイ電圧生成回路４２に入力する。このベリファイ電圧生成回路４２は、入力されたバイナリ値に応じたワード線電圧を出力する。
ここで、通常、上位ページを書き込む時には、上位ページ用のベリファイレベルを使用する。しかし、本実施形態では、ワード線ＷＬ０の中位ページ（ページ０）の書き込み時は下位ページ用パラメータ４０ａを使用し、ワード線ＷＬ０の上位ページ（ページ３）の書き込み時は、中位ページ用パラメータ４０ｂを使用する。これにより、閾値の位置が中位ページと同じになり、信頼性が向上する。
尚、ベリファイレベルのバイナリ値は、ベリファイレベルパラメータレジスタ４０で保持することに限定されず、単に固定データとしてもよい。
（例２）
例２は、例１の変形例であり、ベリファイレベルの制御のバリエーションを示す。
例２は、図９のベリファイ電圧選択回路において、ワード線ＷＬ０専用のオフセットパラメータを有するレジスタＲをさらに備える。このレジスタＲは、ページ０用のシフト値とページ３用のシフト値とを有する。
このような例２において、ページ０（中位ページ）の書き込み時は、図９のマルチプレクサ４１から出力される「下位ページ用のベリファイレベル」に、上記レジスタＲから出力される「ページ０用のシフト値」が加えられたデータが、ベリファイ電圧生成回路４２に入力される。
同様に、ページ３の書き込み時は、図９のマルチプレクサ４１から出力される「中位ページ用のベリファイレベル」に、上記レジスタＲから出力される「ページ３用のシフト値」が加えられたデータが、ベリファイ電圧生成回路４２に入力される。
尚、完全別パラメータにしてもよいが、単なるオフセットの方がレジスタ数を削減できる。
［４−５］書き込み
本実施形態の書き込み動作では、下位／中位／上位ページ毎にプログラム（プログラムベリファイ）電圧Ｖｐｇｍを設定してもよい。
図１１は、本発明の一実施形態に係る書き込みのベリファイ電圧選択回路の模式図を示す。図１２は、本発明の一実施形態に係る書き込みを説明するための図を示す。以下に、ベリファイ電圧選択回路を用いた書き込みについて説明する。尚、このベリファイ電圧選択回路は、例えば、４レベルの書き込みを行うワード線ＷＬ０に対応するメモリセルトランジスタの書き込み用の回路として用いられる。
図１１に示すように、ベリファイ電圧選択回路は、ベリファイレベルパラメータレジスタ５０、マルチプレクサ（ＭＵＸ）５１、プログラム電圧ポンプ回路５２、アドレスレジスタ５３を備えている。ここで、ベリファイレベルパラメータレジスタ５０、マルチプレクサ（ＭＵＸ）５１、プログラム電圧ポンプ回路５２は、図１の制御信号及び制御電圧発生回路１７に含まれる。アドレスレジスタ５３は、図１のデータ入出力バッファ１４に含まれる。
ベリファイレベルパラメータレジスタ５０は、下位ページ用パラメータ５０ａ、中位ページ用パラメータ５０ｂ、上位ページ用パラメータ５０ｃを有している。下位ページ用パラメータ５０ａ、中位ページ用パラメータ５０ｂ、上位ページ用パラメータ５０ｃは、プログラムベリファイ電圧Ｖｐｇｍとシフト電圧ｄＶｐｇｍとをそれぞれ有している。
マルチプレクサ５１には、ベリファイレベルパラメータレジスタ５０の出力とアドレスレジスタ５５の出力とが入力され、プログラムレベルパラメータを出力する。
プログラム電圧ポンプ回路５２は、プログラムレベルパラメータに基づいてワード線電圧を出力する。このプログラム電圧ポンプ回路５２は、一般的なポンプ回路で構成される。
このようなベリファイ電圧選択回路を用いて、ベリファイ時のベリファイ読み出しレベルの閾値分布の位置Ｖｖｆｙだけでなく、閾値分布の幅Ｗも中位ページに揃える。具体的には、ワード線ＷＬ０の中位ページ（ページ０）の書き込み時は下位ページ用パラメータ４０ａのワード線印加電圧を使用し、ワード線ＷＬ０の上位ページ（ページ３）の書き込み時は、中位ページ用パラメータ４０ｂのワード線印加電圧を使用する。これにより、図１２に示すように、閾値分布の位置Ｖｖｆｙに加えて、閾値分布の幅Ｗも中位ページと同じになり、書き込みスピードが向上する。
［５］読み出し方法
ここでは、１つのメモリセルに多値データを記憶した場合の読み出し方法について説明する。この読み出し動作では、下位ページ、中位ページ、上位ページの順に読み出しが行われる。以下に、各ページの読み出し方法について説明する。
［５−１］下位ページの読み出し方法
図１３は、本発明の一実施形態に係る下位ページの読み出し方法を説明するためのメモリセルの閾値電圧の設定の様子を示す。本図において、横軸は閾値電圧Ｖｔｈを示し、縦軸はメモリセルの存在確率を示す。以下に、図１３を用いて、下位ページの読み出し方法を説明する。
図１３に示すように、下位／中位／上位ページの全てが書き込まれている８ＬＣ状態では８つの閾値分布となり、下位／中位ページのみが書き込まれた４ＬＣ状態では４つの閾値分布となり、下位ページのみが書き込まれた２ＬＣ状態では２つの閾値分布となっている。このため、１つのメモリセルにおいて、下位／中位／上位ページのどのページまで書き込まれたか、つまり、２、４、８のいくつの閾値分布の状態になっているかを判断するために、フラグセルＦｌａｇＭ、ＦｌａｇＵを使う。具体的には、以下の手順で読み出しが行われる。
まず、閾値電圧Ｖｔｈ３で読み出しを行う。
このとき、フラグセルＦｌａｇＵが書き込み状態にある場合は、８つの閾値分布が作られ、すなわち、下位／中位／上位ページの全てが書き込まれた８ＬＣ状態となっている。従って、閾値電圧Ｖｔｈ３のセンス結果が、そのまま下位ページデータとなる。
一方、フラグセルＦｌａｇＵが書き込み状態にない場合は、下位ページのみが書き込まれた２ＬＣ状態又は下位／中位ページが書き込まれた４ＬＣ状態にあるため、読み直しが必要となる。そこで、閾値電圧Ｖｔｈ２で読み出しを行う。
このとき、フラグセルＦｌａｇＭが書き込み状態にある場合は、４つの閾値分布が作られ、すなわち、下位／中位ページの全てが書き込まれた４ＬＣ状態となっている。従って、閾値電圧Ｖｔｈ２のセンス結果が、下位ページデータとなる。
一方、フラグセルＦｌａｇＵもフラグセルＦｌａｇＭも書き込み状態にない場合は、下位ページのみが書き込まれた２ＬＣ状態、すなわち２つの閾値分布が書かれている。そこで、閾値電圧Ｖｔｈ０で読み直しを行う。この結果が、下位ページのデータとなる。
［５−２］中位ページの読み出し方法
図１４は、本発明の一実施形態に係る中位ページの読み出し方法を説明するためのメモリセルの閾値電圧の設定の様子を示す。本図において、横軸は閾値電圧Ｖｔｈを示し、縦軸はメモリセルの存在確率を示す。以下に、図１４を用いて、中位ページの読み出し方法を説明する。
中位ページの読み出しでは、下位ページの読み出しと同様、フラグセルＦｌａｇＭ／フラグセルＦｌａｇＵの書き込み状態で閾値分布がいくつあるかを判断して、必要ならば読み直しを行う。
まず、閾値電圧Ｖｔｈ１又は閾値電圧Ｖｔｈ５で読み出しを行う。このうち、閾値電圧Ｖｔｈ１で読み出したときのフラグセルＦｌａｇＵの状態を確認する。
このとき、フラグセルＦｌａｇＵが書き込み状態にある場合は、８つの閾値分布が作られ、すなわち、下位／中位／上位ページの全てが書き込まれた８ＬＣ状態となっている。従って、閾値電圧Ｖｔｈ１のセンス結果が、そのまま中位ページデータとなる。
一方、フラグセルＦｌａｇＵが書き込み状態にない場合は、閾値電圧Ｖｔｈ０又は閾値電圧Ｖｔｈ４で読み出しを行う。このうち、閾値電圧Ｖｔｈ０で読み出したときのフラグセルＦｌａｇＭの状態を確認する。
このとき、フラグセルＦｌａｇＭが書き込み状態にある場合は、４つの閾値分布が作られ、すなわち、下位／中位ページの全てが書き込まれた４ＬＣ状態となっている。従って、閾値電圧Ｖｔｈ０又は閾値電圧Ｖｔｈ４のセンス結果が、中位ページデータとなる。
一方、フラグセルＦｌａｇＭが書き込み状態にない場合は、メモリセルは下位ページのみが書き込まれた２ＬＣ状態、つまり、２つの閾値分布だけが存在する状態である。従って、中位ページデータは全て“１”であることが分かる。
［５−３］上位ページの読み出し方法
図１５は、本発明の一実施形態に係る上位ページの読み出し方法を説明するためのメモリセルの閾値電圧の設定の様子を示す。本図において、横軸は閾値電圧Ｖｔｈを示し、縦軸はメモリセルの存在確率を示す。以下に、図１５を用いて、上位ページの読み出し方法を説明する。
図１５に示すように、上位ページの読み出しでは、下位ページデータ及び中位ページデータに応じて、閾値電圧Ｖｔｈ０、Ｖｔｈ２、Ｖｔｈ４、Ｖｔｈ６のいずれかで読み出しを行う。そして、閾値電圧Ｖｔｈ０、Ｖｔｈ２、Ｖｔｈ４、Ｖｔｈ６のそれぞれのセンス結果が、そのまま上位ページデータとなる。
一方、フラグセルＦｌａｇＵが書き込み状態にない場合は、メモリセルは下位ページのみが書き込まれた２ＬＣ状態、あるいは４ＬＣ状態である。従って、中位ページデータ及び下位ページデータは、全て“１”であることが分かる。
［６］効果
本発明の一実施形態に係る多値ＮＡＮＤ型フラッシュメモリにおいては、選択トランジスタＳ１、Ｓ２に隣接するメモリセルトランジスタは２ビット（４値）のデータを保持し、それ以外のメモリセルトランジスタは３ビット（８値）以上のデータを保持する。ここで、ソース線ＳＬ側の選択トランジスタＳ１に隣接するメモリセルに２ビットを書き込むとき、下位ページの書き込みをスキップさせる。この際、ベリファイ読み出しレベルの閾値分布の位置を変化させ、中位ページの書き込みでは下位ページ用のベリファイ電圧Ｖｖｆｙを設定し、上位ページの書き込みでは中位ページ用のベリファイ電圧Ｖｖｆｙを設定する。このような書き込みを行うことで、１回の書き込みにおける閾値変動幅を小さく抑えることができ、隣接するメモリセルの閾値変動によるカップリング効果を削減できる。また、特に、ソース線ＳＬ側の選択トランジスタＳ１に隣接するメモリセルトランジスタＭＴの信頼性を向上させることができる。
［７］その他
本発明の第１の態様によるＮＡＮＤ型フラッシュメモリは、第１の選択トランジスタと、第２の選択トランジスタと、前記第１の選択トランジスタの電流経路の一端と前記第２の選択トランジスタの電流経路の一端との間に電流経路が直列接続され、制御ゲートと電荷蓄積層とをそれぞれ有する第１乃至第３のメモリセルトランジスタとを具備し、前記第１のメモリセルトランジスタは、前記第１の選択トランジスタに隣接し、前記第２のメモリセルトランジスタは、前記第２の選択トランジスタに隣接し、前記第３のメモリセルトランジスタは、前記第１及び第２の選択トランジスタに隣接せずに前記第１及び第２のメモリセルトランジスタ間に位置し、前記第３のメモリセルトランジスタは、３ビット以上のデータを保持し、前記第１のメモリセルトランジスタは、下位ページをスキップして中位ページ及び上位ページが書き込まれた２ビットのデータを保持し、前記中位ページの書き込みでは下位ページ用のベリファイ電圧を設定し、前記上位ページの書き込みでは中位ページ用のベリファイ電圧を設定することで、前記第１のメモリセルトランジスタの閾値分布の位置を変化させる。
上記第１の態様によるＮＡＮＤ型フラッシュメモリにおいて、前記第２のメモリセルトランジスタは、前記電流経路の他端がビット線に接続された前記第２の選択トランジスタに隣接してもよい。この場合、前記第２のメモリセルトランジスタは、上位ページをスキップして下位ページ及び中位ページが書き込まれた２ビットのデータを保持してもよい。
上記第１の態様によるＮＡＮＤ型フラッシュメモリにおいて、前記第１及び第２のメモリセルトランジスタは、２ビットのデータを保持し、前記第３のメモリセルトランジスタは、３ビットのデータを保持してもよい。
本発明の第２の態様によるＮＡＮＤ型フラッシュメモリの書き込み方法は、第１の選択トランジスタと、第２の選択トランジスタと、前記第１の選択トランジスタの電流経路の一端と前記第２の選択トランジスタの電流経路の一端との間に電流経路が直列接続され、制御ゲートと電荷蓄積層とをそれぞれ有する第１乃至第３のメモリセルトランジスタとを具備し、前記第１のメモリセルトランジスタは前記第１の選択トランジスタに隣接し、前記第２のメモリセルトランジスタは前記第２の選択トランジスタに隣接し、前記第３のメモリセルトランジスタは前記第１及び第２の選択トランジスタに隣接せずに前記第１及び第２のメモリセルトランジスタ間に位置し、前記第３のメモリセルトランジスタには、３ビット以上のデータが書き込まれ、前記第１のメモリセルトランジスタには、下位ページをスキップして中位ページを書き込んだ後に上位ページを書き込むことで、２ビットのデータが書き込まれ、前記中位ページの書き込みでは下位ページ用のベリファイ電圧を設定し、前記上位ページの書き込みでは中位ページ用のベリファイ電圧を設定することで、前記第１のメモリセルトランジスタの閾値分布の位置を変化させる。
上記第２の態様によるＮＡＮＤ型フラッシュメモリの書き込み方法において、前記第１のメモリセルトランジスタは、前記電流経路の他端がソース線に接続された前記第１の選択トランジスタに隣接してもよい。
上記第２の態様によるＮＡＮＤ型フラッシュメモリの書き込み方法において、ＮＡＮＤ型フラッシュメモリは、ベリファイレベルパラメータレジスタとマルチプレクサとベリファイ電圧生成回路とを有するベリファイ電圧選択回路をさらに具備し、前記ベリファイレベルパラメータレジスタは、下位ページ用パラメータと中位ページ用パラメータと上位ページ用パラメータとを有し、前記マルチプレクサは、前記ベリファイレベルパラメータレジスタから前記下位ページ用パラメータ、前記中位ページ用パラメータ、及び前記上位ページ用パラメータが入力され、前記中位ページの書き込みでは前記下位ページ用パラメータを出力し、前記上位ページの書き込みでは前記中位ページ用パラメータを出力し、前記ベリファイ電圧生成回路は、前記マルチプレクサから出力された前記下位ページ用パラメータ及び前記中位ページ用パラメータに応じてベリファイ電圧を前記第１のメモリセルトランジスタのゲートに印加し、前記第１のメモリセルトランジスタの前記閾値分布の前記位置を変化させてもよい。
上記第２の態様によるＮＡＮＤ型フラッシュメモリの書き込み方法において、前記中位ページの書き込みでは下位ページ用の印加電圧を使用し、前記上位ページの書き込みでは中位ページ用の印加電圧を使用することで、前記第１のメモリセルトランジスタの前記閾値分布の幅を変化させてもよい。この場合、ＮＡＮＤ型フラッシュメモリはベリファイレベルパラメータレジスタとマルチプレクサとポンプ回路とを有するベリファイ電圧選択回路をさらに具備し、前記ベリファイレベルパラメータレジスタは、下位ページ用パラメータと中位ページ用パラメータと上位ページ用パラメータとを有し、前記マルチプレクサは、前記ベリファイレベルパラメータレジスタから前記下位ページ用パラメータ、前記中位ページ用パラメータ、及び前記上位ページ用パラメータが入力され、前記中位ページの書き込みでは前記下位ページ用パラメータを出力し、前記上位ページの書き込みでは前記中位ページ用パラメータを出力し、前記ポンプ回路は、前記マルチプレクサから出力された前記下位ページ用パラメータ及び前記中位ページ用パラメータに応じてベリファイ電圧を前記第１のメモリセルトランジスタのゲートに印加し、前記第１のメモリセルトランジスタの前記閾値分布の前記幅を変化させてもよい。
上記第２の態様によるＮＡＮＤ型フラッシュメモリの書き込み方法において、前記第２のメモリセルトランジスタは、前記電流経路の他端がビット線に接続された前記第２の選択トランジスタに隣接してもよい。この場合、前記第２のメモリセルトランジスタは、上位ページをスキップして下位ページ及び中位ページが書き込まれた２ビットのデータを保持してもよい。
上記第２の態様によるＮＡＮＤ型フラッシュメモリの書き込み方法において、前記第１及び第２のメモリセルトランジスタには、２ビットのデータが書き込まれ、前記第３のメモリセルトランジスタには、３ビットのデータが書き込まれてもよい。
上記第２の態様によるＮＡＮＤ型フラッシュメモリの書き込み方法において、前記第１のメモリセルトランジスタは、前記電流経路の他端がソース線に接続された前記第１の選択トランジスタに隣接し、かつ、前記第３のメモリセルトランジスタに隣接し、前記第１のメモリセルトランジスタの前記中位ページを書き込み、前記第３のメモリセルトランジスタの下位ページ及び中位ページを順に書き込んだ後に、前記第１のメモリセルトランジスタの前記上位ページを書き込んでもよい。
上記第２の態様によるＮＡＮＤ型フラッシュメモリの書き込み方法において、前記第２のメモリセルトランジスタは、前記電流経路の他端がビット線に接続された前記第２の選択トランジスタに隣接し、かつ、前記第３のメモリセルトランジスタに隣接し、前記第２のメモリセルトランジスタの下位ページ及び中位ページを順に書き込んだ後に、前記第３のメモリセルトランジスタの上位ページを書き込んでもよい。
上記第２の態様によるＮＡＮＤ型フラッシュメモリの書き込み方法において、ＮＡＮＤ型フラッシュメモリは第１及び第２のフラグセルをさらに具備し、前記第３のメモリセルトランジスタに下位ページ、中位ページ及び上位ページからなる３ビットのデータが書き込まれる場合、前記第３のメモリセルトランジスタに前記下位ページ及び前記中位ページのみが書き込まれたとき、前記第１のフラグセルが第１の閾値分布となるように書き込まれ、前記第３のメモリセルトランジスタに前記下位ページ、前記中位ページ及び前記上位ページの全てが書き込まれたとき、前記第２のフラグセルが第２の閾値分布となるように書き込まれてもよい。この場合、前記第１及び第２のフラグセルを用いて、前記第３のメモリセルトランジスタが２ビット、４ビット、８ビットのいずれの書き込み状態であるかを判断してもよい。
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成のブロック図。 本発明の一実施形態に係るメモリセルアレイの１ブロックの構成例を示す図。 本発明の一実施形態に係るメモリセルアレイのビット線方向の一部断面図。 本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み方法の概要を説明するための図。 本発明の一実施形態に係る８値書き込み時におけるメモリセルの閾値電圧の変化の様子を示す図。 本発明の一実施形態に係る書き込み時におけるページアドレスの順序の例１を説明するための図。 本発明の一実施形態に係る書き込み時におけるページアドレスの順序の例２を説明するための図。 本発明の一実施形態に係る書き込み時におけるページアドレスの順序の例３を説明するための図。 本発明の一実施形態に係るベリファイ読み出し例１のベリファイ電圧選択回路の模式図。 本発明の一実施形態に係るベリファイ読み出しの例１を説明するための図。 本発明の一実施形態に係る書き込みのベリファイ電圧選択回路の模式図。 本発明の一実施形態に係る書き込みを説明するための図。 本発明の一実施形態に係る下位ページの読み出し方法を説明するためのメモリセルの閾値電圧の設定の様子を示す図。 本発明の一実施形態に係る中位ページの読み出し方法を説明するためのメモリセルの閾値電圧の設定の様子を示す図。 本発明の一実施形態に係る上位ページの読み出し方法を説明するためのメモリセルの閾値電圧の設定の様子を示す図。
符号の説明
１１…メモリセルアレイ、１２…ビット線制御回路、１３…、１４…データ入出力バッファ、１５…データ入出力端子、１６…ワード線制御回路、１７…制御信号及び制御電圧発生回路、１８…制御信号入力端子、１９…フラグ回路、２０…メモリセル列、２１…ページ、３１…半導体基板、３２…ゲート絶縁膜、３３…ゲート間絶縁膜、３４…スペーサ、４０、５０…ベリファイレベルパラメータレジスタ、４０ａ、５０ａ…下位ページ用パラメータ、４０ｂ、５０ｂ…中位ページ用パラメータ、４０ｃ、５０ｃ…上位ページ用パラメータ、４１、５１…マルチプレクサ（ＭＵＸ）、４２…ベリファイ電圧生成回路、４３、５３…アドレスレジスタ、５２…プログラム電圧ポンプ回路、ＢＬｎ…ビット線、ＷＬｎ…ワード線、ＳＬ…ソース線、ＳＧＤ、ＳＧＳ…選択ゲート線、ＭＴ…メモリセルトランジスタ、Ｓ１、Ｓ２…選択トランジスタ。

Claims (5)

  1. 第１の選択トランジスタと、
    第２の選択トランジスタと、
    前記第１の選択トランジスタの電流経路の一端と前記第２の選択トランジスタの電流経路の一端との間に電流経路が直列接続され、制御ゲートと電荷蓄積層とをそれぞれ有する第１乃至第３のメモリセルトランジスタと
    を具備し、
    前記第１のメモリセルトランジスタは、前記第１の選択トランジスタに隣接し、
    前記第２のメモリセルトランジスタは、前記第２の選択トランジスタに隣接し、
    前記第３のメモリセルトランジスタは、前記第１及び第２の選択トランジスタに隣接せずに前記第１及び第２のメモリセルトランジスタ間に位置し、
    前記第３のメモリセルトランジスタは、３ビット以上のデータを保持し、
    前記第１のメモリセルトランジスタは、下位ページをスキップして中位ページ及び上位ページが書き込まれた２ビットのデータを保持し、
    前記中位ページの書き込みでは下位ページ用のベリファイ電圧を設定し、前記上位ページの書き込みでは中位ページ用のベリファイ電圧を設定することで、前記第１のメモリセルトランジスタの閾値分布の位置を変化させることを特徴とするＮＡＮＤ型フラッシュメモリ。
  2. 前記第１のメモリセルトランジスタは、前記電流経路の他端がソース線に接続された前記第１の選択トランジスタに隣接することを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
  3. ベリファイレベルパラメータレジスタとマルチプレクサとベリファイ電圧生成回路とを有するベリファイ電圧選択回路をさらに具備し、
    前記ベリファイレベルパラメータレジスタは、下位ページ用パラメータと中位ページ用パラメータと上位ページ用パラメータとを有し、
    前記マルチプレクサは、前記ベリファイレベルパラメータレジスタから前記下位ページ用パラメータ、前記中位ページ用パラメータ及び前記上位ページ用パラメータが入力され、前記中位ページの書き込みでは前記下位ページ用パラメータを出力し、前記上位ページの書き込みでは前記中位ページ用パラメータを出力し、
    前記ベリファイ電圧生成回路は、前記マルチプレクサから出力された前記下位ページ用パラメータ及び前記中位ページ用パラメータに応じてベリファイ電圧を前記第１のメモリセルトランジスタのゲートに印加し、前記第１のメモリセルトランジスタの前記閾値分布の前記位置を変化させることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
  4. 前記中位ページの書き込みでは下位ページ用の印加電圧を使用し、前記上位ページの書き込みでは中位ページ用の印加電圧を使用することで、前記第１のメモリセルトランジスタの前記閾値分布の幅を変化させることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
  5. ベリファイレベルパラメータレジスタとマルチプレクサとポンプ回路とを有するベリファイ電圧選択回路をさらに具備し、
    前記ベリファイレベルパラメータレジスタは、下位ページ用パラメータと中位ページ用パラメータと上位ページ用パラメータとを有し、
    前記マルチプレクサは、前記ベリファイレベルパラメータレジスタから前記下位ページ用パラメータ、前記中位ページ用パラメータ、及び前記上位ページ用パラメータが入力され、前記中位ページの書き込みでは前記下位ページ用パラメータを出力し、前記上位ページの書き込みでは前記中位ページ用パラメータを出力し、
    前記ポンプ回路は、前記マルチプレクサから出力された前記下位ページ用パラメータ及び前記中位ページ用パラメータに応じてベリファイ電圧を前記第１のメモリセルトランジスタのゲートに印加し、前記第１のメモリセルトランジスタの前記閾値分布の前記幅を変化させることを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリ。
JP2008027835A 2007-07-05 2008-02-07 Ｎａｎｄ型フラッシュメモリ Withdrawn JP2009016021A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/773,771 US7619920B2 (en) 2007-07-05 2007-07-05 NAND type flash memory and write method of the same

Publications (1)

Publication Number Publication Date
JP2009016021A true JP2009016021A (ja) 2009-01-22

Family

ID=40221299

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008027835A Withdrawn JP2009016021A (ja) 2007-07-05 2008-02-07 Ｎａｎｄ型フラッシュメモリ

Country Status (2)

Country Link
US (2) US7619920B2 (ja)
JP (1) JP2009016021A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8879320B2 (en) 2011-11-30 2014-11-04 Samsung Electronics Co., Ltd. Method of programming multi-level cells in non-volatile memory device
US8902666B2 (en) 2011-04-19 2014-12-02 Samsung Electronics Co., Ltd. Programming method for nonvolatile memory device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008084485A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 不揮発性半導体記憶装置及びデータ読出方法
US8089805B2 (en) 2008-11-20 2012-01-03 Micron Technology, Inc. Two-part programming methods and memories
US8180994B2 (en) * 2009-07-08 2012-05-15 Sandisk Technologies Inc. Optimized page programming order for non-volatile memory
US9307674B2 (en) 2011-05-06 2016-04-05 International Business Machines Corporation Cooled electronic system with liquid-cooled cold plate and thermal spreader coupled to electronic component
US9879926B2 (en) 2012-06-20 2018-01-30 International Business Machines Corporation Controlled cooling of an electronic system for reduced energy consumption
US9594516B2 (en) * 2014-02-14 2017-03-14 Sony Semiconductor Solutions Corporation Memory device with variable trim parameters
KR102234592B1 (ko) 2014-07-29 2021-04-05 삼성전자주식회사 불휘발성 메모리, 데이터 저장 장치, 및 데이터 저장 장치의 동작 방법
KR102320955B1 (ko) 2015-02-02 2021-11-05 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 읽기 방법
US9679652B2 (en) * 2015-05-04 2017-06-13 Phison Electronics Corp. Threshold based multi-level cell programming for reliability improvement
GB2546543B (en) * 2016-01-22 2019-01-02 Dyson Technology Ltd Separating apparatus and vacuum cleaner

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3930074B2 (ja) * 1996-09-30 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路及びデータ処理システム
JP3935139B2 (ja) * 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
US6882567B1 (en) * 2002-12-06 2005-04-19 Multi Level Memory Technology Parallel programming of multiple-bit-per-cell memory cells on a continuous word line
US6917542B2 (en) * 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
US6914823B2 (en) * 2003-07-29 2005-07-05 Sandisk Corporation Detecting over programmed memory after further programming
JP4398750B2 (ja) 2004-02-17 2010-01-13 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
JP4768298B2 (ja) * 2005-03-28 2011-09-07 株式会社東芝 不揮発性半導体記憶装置
US7539052B2 (en) * 2006-12-28 2009-05-26 Micron Technology, Inc. Non-volatile multilevel memory cell programming

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8902666B2 (en) 2011-04-19 2014-12-02 Samsung Electronics Co., Ltd. Programming method for nonvolatile memory device
US8879320B2 (en) 2011-11-30 2014-11-04 Samsung Electronics Co., Ltd. Method of programming multi-level cells in non-volatile memory device

Also Published As

Publication number Publication date
US20100002510A1 (en) 2010-01-07
US20090010063A1 (en) 2009-01-08
US7839678B2 (en) 2010-11-23
US7619920B2 (en) 2009-11-17

Similar Documents

Publication Publication Date Title
JP4936914B2 (ja) 半導体記憶装置
JP4907925B2 (ja) 不揮発性半導体記憶装置
JP4886434B2 (ja) 不揮発性半導体記憶装置
US7508704B2 (en) Non-volatile semiconductor storage system
US7619920B2 (en) NAND type flash memory and write method of the same
JP5150245B2 (ja) 半導体記憶装置
US7518909B2 (en) Non-volatile memory device adapted to reduce coupling effect between storage elements and related methods
JP2008251138A (ja) 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード
JP2009230818A (ja) 半導体記憶装置
JP3977799B2 (ja) 不揮発性半導体記憶装置
JP2009104729A (ja) 不揮発性半導体記憶装置
US7522452B2 (en) Non-volatile semiconductor storage device
JP2008010076A (ja) 半導体記憶装置
JP2009151865A (ja) 不揮発性半導体記憶装置とその書き込み方法
JP2011198413A (ja) 不揮発性半導体記憶装置
JP2012027966A (ja) 不揮発性半導体記憶装置
JP2010079774A (ja) 半導体記憶システム
JP2020047330A (ja) 半導体記憶装置
JP2008091011A (ja) フラッシュメモリ素子とそのプログラム方法
JP2010134992A (ja) 不揮発性半導体記憶装置とその書き込み方法
JP2006164408A (ja) 不揮発性半導体記憶装置及びそのデータ消去方法。
JP2009134799A (ja) メモリシステム
JP2011040136A (ja) 半導体記憶装置
TWI564899B (zh) 半導體儲存裝置以及資料處理方法
JP5242603B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20110510