JP2008091011A - フラッシュメモリ素子とそのプログラム方法 - Google Patents

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Abstract

【課題】マルチレベルチップのプログラム動作において、ビット線にしきい値電圧との電圧差に相当する異なる電圧を印加し、異なるしきい電圧値区間を有するプログラム動作を同時実行してプログラム動作回数を減らし、プログラム動作時間を短く減らすフラッシュメモリ素子とプログラム方法を提供する。
【解決手段】MSBプログラムである第2プログラム動作を行い、第3セルをPV3状態にし、同時に第2セルおよび第kセルをPV2状態にプログラムする。選択されたワード線にプログラム電圧を印加し、第3セルに連結されたビット線BL3には第1電圧(例えば0V)を印加して第3セルをPV3状態にプログラムする。同時に、第2セルに連結されたビット線BL2には第3電圧Vdを印加してPV1状態より高く、PV3状態より低いしきい電圧の分布を有するPV2状態となるようにプログラムする。
【選択図】図5F

Description

本発明は、特にプログラム速度を向上させることが可能なフラッシュメモリ素子およびそのプログラム方法に関する。
一般に、フラッシュメモリ素子は、半導体基板上に積層されたゲート絶縁膜、フローティングゲート、誘電体膜およびコントロールゲートなどによって構成される。
上記フローティングゲートは電荷の蓄積層として用いられる。すなわち、選択されたワード線を介してコントロールゲートにプログラム電圧が印加されると、半導体基板とフローティングゲートとの間にFN(Flowler-Nordheim)トンネリング現象が発生する。それによって、半導体基板から電子がフローティングゲートに流入して蓄えられることでプログラム動作が行われる。電子が蓄えられたフローティングゲートはプログラムされたセルになって、消去セルのしきい値電圧よりも高くなる。そうしたしきい値電圧分布の差異を読み出すことで消去セルとプログラムセルとを区分することができる。
一般に、フラッシュメモリ素子は、消去状態とプログラム状態を有し、1つの消去状態と1つのプログラム状態で駆動される素子をシングルレベルセル(single level cell:SLC)と呼んでいる。一方、そうしたSLCよりも大容量のデータを格納するために、それぞれのメモリセルをマルチレベルでプログラムする方式が開発され、それをマルチレベルセル(multilevel cell:MLC)と呼んでいる。このMLCは、分布区間の異なるそれぞれのしきい値電圧の区間ごとに相異なるデータ状態を定義する方式で動作する。
MLCにデータを格納する場合、メモリセルの1つが保持できる状態を消去状態、PV1状態、PV2状態、そしてPV3状態に区分するものとする。PV1状態をプログラムされたしきい値電圧のうちで最も低い区間にプログラムされた状態とすると、PV2状態はPV1状態よりもしきい電圧分布が高い状態、PV3状態はPV2状態よりもしきい電圧分布が高い状態に区分できる。このようにそれぞれのしきい値電圧区間に対してマルチビットのデータ(例えば、11、01、00および01)を順に設定できる。
図1A〜図1Dは、フラッシュメモリ素子のプログラム方法において、その工程順を示す従来例である。
メモリセルが保持し得るそれぞれのしきい電圧区間を消去状態、PV1状態、PV2状態およびPV3状態に区分して、それら各状態にそれぞれ2ビット(マルチビット)のデータ値を設定する。2ビットのデータ値のうち下位ビットを”L”ページ(low page)とし、上位ビットを”H”ページ(high page)とする。”L”ページのプログラム動作は”L”ページプログラム(以下、「LSBプログラム」という)とし、”H”ページのプログラム動作は”H”ページプログラム(以下、「MSBプログラム」という)とする。
MLCは、つぎの順にプログラムされる。まず、ブロック単位で構成されたメモリセルアレイにおいて、図1Aに示すように、選択されたブロックの全メモリセルを消去する。その後、LSBプログラム動作を行う。LSBプログラム動作において、消去状態のメモリセルのうち、選択されたメモリセルのビット線には接地電圧を印加し、選択されていないメモリセルのビット線には電源電圧を印加する。そして、選択されたワード線にプログラム電圧を印加し、選択されていないワード線にはパス電圧を印加してLSBプログラム動作を行う。このようにLSBプログラム動作を行うことにより、選択された消去状態のメモリセルは図1Bに示すPV1状態となる。
MSBプログラム動作は、第1MSBプログラムと第2MSBプログラム動作に区分できる。
第1MSBプログラム動作は、選択されたメモリセルをPV2状態にプログラムする動作である。消去状態のメモリセルをPV2状態にプログラムするためには、選択されたメモリセルを消去状態からPV1状態にLSBプログラムし、次いで第1MSBプログラムを行い、選択されたメモリセルを図1Cに示すPV2状態とする。
第2MSBプログラム動作は、選択されたメモリセルを図1Dに示すPV3状態にプログラムする動作である。消去状態のメモリセルのうち選択されたメモリセルのビット線に接地電圧を印加し、選択されたメモリセルに連結されたワード線にはプログラム電圧を印加して第2MSBプログラムを行う。
前述のように、マルチレベルセル(MLC)のプログラムは、消去状態のメモリセルに対して、たとえばPV1、PV2、PV3状態といったそれぞれのプログラム状態に合わせたプログラム動作を行う必要がある。そのため、プログラム動作速度が遅くなるといった問題がある。
本発明の目的は、マルチレベルチップのプログラム動作において、ビット線にしきい値電圧との電圧差に相当する異なる電圧を印加し、異なるしきい電圧値区間を有するプログラム動作を同時実行してプログラム動作回数を減らし、プログラム動作時間を短く減らすのに有効なフラッシュメモリ素子とそのプログラム方法を提供することにある。
上記目的を達成するために本発明に係る代表的なフラッシュメモリ素子のプログラム方法は、第1状態にプログラムするとともに、その第1状態よりも高い第2状態にプログラムするための第1プログラム動作を実行する工程と、前記第2状態にプログラムするとともに、その第2状態よりも高い第3状態にプログラムするための第2プログラム動作を前記第1プログラム動作と同時実行する工程と、を含むことを特徴とする。
また、本発明の代表的なフラッシュメモリ素子は、データが格納されるメモリセルアレイと、ビット線を介して前記メモリセルアレイに接続され、プログラム動作時に各ビット線に第1電圧、第2電圧、そしてそれら第1,第2電圧間の電圧値である第3電圧、のいずれか1つの電圧を印加するページバッファと、を含むことを特徴とするものである。
本発明のフラッシュメモリ素子とそのプログラム方法によれば、複数のしきい値電圧区間を有するマルチレベルチップがプログラム動作する際、ビット線にしきい値電圧との電圧差に相当するだけの異なる電圧を印加する。それによって、異するしきい値電圧区間を有するプログラム動作を同時に実行できるので、プログラム動作の回数を減少でき、プログラム動作時間を短く減らせる効果がある。
以下、本発明に係るフラッシュメモリ素子とそのプログラム方法についてそれぞれ好適な実施形態を図面に基づいて詳記する。
図2は、本実施形態によるフラッシュメモリ素子のプログラム方法を実行するにあたり、メモリセルアレイを構成する任意の1つのセルブロック100と、これに接続されたページバッファPBを示す回路図である。
セルブロック100は、複数のストリングS0〜Skを含む。それら各ストリングは、ドレインセレクトトランジスタDST、メモリセルF0〜Fn、およびソースセレクトトランジスタ(source select transistor:SST)を直列に接続して構成される。それぞれのドレインセレクトトランジスタDSTは、それぞれのビット線BL0〜BLkに連結され、ストリングS0〜Skに対してページバッファPBの電圧を伝達したり受け取ったりする。それぞれのソースセレクトトランジスタSSTは、共通ソースライン(common source line:CSL)に接続される。複数のメモリセルF0〜Fnは、ドレインセレクトトランジスタDSTとソースセレクトトランジスタSSTとの間に直列に配列される。
ドレインセレクトトランジスタDSTのゲート電極はドレインセレクトラインDSLを共有する。ソースセレクトトラジスタSSTの各ゲート電極はソースセレクトラインSSLを共有して連結されている。
ページバッファPBは、プログラム(program)動作と消去(erase)動作の際にビット線BL0〜BLkにそれぞれの動作に相当する電圧を伝達し、読み出し(read)動作の際にはビット線BL0〜BLkから印加電圧を受け取る。
本実施形態にあっては、ページバッファPBが、通常のプログラム動作の際に発生するたとえば0V(ボルト)による第1電圧と、たとえばVccによる第2電圧以外にも、それら第1,第2電圧間の電圧である第3電圧Vdをさらに発生する。第3電圧Vdは第1電圧と第2電圧の間の正(+)電圧である。
図3は、ページバッファの動作を説明するための回路図である。本実施形態によるページバッファPBは、上記した第3電圧をさらに発生するページバッファPBであり、その構成は一般的ページバッファと同様なものである。但し、ページバッファPBを構成する素子のうち一部素子のターンオン電圧を調節することで、ページバッファPBからビット線BLに第1〜第3電圧のうちいずれか1つの電圧を選択的に伝達することができる。
すなわち、図3に示すように、ページバッファPBは複数のビット線を選択するための選択回路32を含み、デュアルラッチ(dual latch)構造で構成されている。
プリチャージ素子P1は、プリチャージ信号PRECHbに応答して動作するPMOSトランジスタで形成でき、電源電圧VccとセンシングノードS0との間に接続される。プログラム素子P2は、プログラム信号PGMに応答して動作し、センシングノードS0と第1ノードE1との間に接続される。第1制御素子P3と第2制御素子P4は第2ノードE2と接地Vssとの間に直列に接続され、第1制御素子P3はセンシングノードSOの電位に応答して動作し、第2制御素子P4は第1ラッチ信号LAT1に応答して動作する。第1リセット素子P5は第1リセット信号RST1に応答して動作し、第1ノードE1と接地Vssとの間に接続される。第1ラッチ33は第1ノードE1と第2ノードE2との間に連結され、2つのインバータI3,I4によって構成される。伝達素子P6は伝達信号PDUMPに応答して動作し、センシングノードS0と第3ノードE3との間に接続される。第3制御素子P7と第4制御素子P8は第3ノードE3と接地Vssとの間に直列に接続され、第3制御素子P7はセンシングノードS0に印加される電位に応答して動作し、第4制御素子P8は第2ラッチ信号LAT2に応答して動作する。第2リセット素子P9は第2リセット素子RST2に応答して動作し、第4ノードE4と接地Vssとの間に接続される。第2ラッチ34は第3ノードE3と第4ノードE4との間に連結され、2つのインバータI5およびI6から構成される。第2ラッチ34に入力されるデータは第1入力素子P10と第2入力素子P11の動作に応じて格納される。第1入力素子P10は第1入力信号DIに応答して動作し、第4ノードE4と第5ノードE5との間に連結される。第2入力素子P11は第2入力信号nDIに応答して動作し、第3ノードE3と第5ノードE5との間に接続される。入出力素子P12は入出力信号BPD0に応答して動作し、第1ノードE1と第5ノードE5との間に接続され、第5ノードE5は入出力ラインDI0に接続される。
選択回路32は、ビット線BLe〜BLoとページバッファPBを接続させるためのイブン(偶数)チャージ素子P13、オッド(奇数)チャージ素子P14、イーブン選択素子P15、およびオッド選択素子P16から構成される。イーブンチャージ素子P13とオッドチャージ素子P14は第6ノードE6を介してビット線BLeおよびBLoの間に直列に接続される。イーブンチャージ素子P13はイーブンチャージ信号DISCHeに応答して動作し、イーブンビット線BLeと第6ノードE6との間に接続され、オッドチャージ素子P14はオッドチャージ信号DISCHoに応答して動作し、オッドビット線BLoと第6ノードE6との間に連結される。第6ノードE6にはチャージ電圧VIRPWRが印加される。イーブン選択素子P15はイーブン選択信号BSLeに応答して動作し、センシングノードS0とイーブンビット線BLeとを連結する。オッド選択素子P16はオッド選択信号BSLoに応答して動作し、センシングノードS0とオッドビット線BLoとを連結する。
プログラム動作の際に、プログラム信号PGMが活性化されると、プログラム素子P2がターンオンされて第1ラッチ33の電圧がセンシングノードS0に伝達される。センシングノードS0に伝達された電圧は、選択回路32のイーブン選択素子P15またはオッド選択素子P16を介してイーブンビット線BLeまたはオッドビット線BLoに伝達される。
一方、イーブンまたはオッドビット線BLeまたはBLoに第3電圧を伝達する場合、プログラム素子P2を完全にターンオンさせるのではなく、弱くターンオンさせ、選択された選択信号BSLeまたはBSLoを活性化させると、第1電圧と第2電圧の間の陽電圧である第3電圧をビット線に出力することができる。または、プログラム信号PGMを活性化し、選択された選択信号BSLeまたはBSLoを弱くターンオンさせても、ビット線BLeまたはBLoに第3電圧を出力することができる。この際、ビット線BLeまたはBLoの電位が0Vの状態でプログラム動作を行うことが好ましい。
つぎに、本実施形態のプログラム方法について、図2中の任意の1つのページ110を具体例に示す図4を参照して説明する。
図4は、図2の一部を示す回路図である。選択されたページ110のメモリセルOF〜kFのうち、第0セルOFは消去状態、第1セル1FはPV1状態、第2セル2FはPV2状態、第3セル3FはPV3状態、第kセルkFはPV2状態となるようにプログラムする場合とする。
その際、消去状態、PV1状態、PV2状態およびPV3状態を一般に11、10、00および01に区分するが、これは定義によって変わり得るので、本実施形態においてはしきい値電圧が高くなる順序によって消去状態、PV1状態、PV2状態およびPV3状態にプログラム状態を設定する。図5A〜図5Fは、それらのプログラム状態を示している。
まず、図5Aに示すように、プログラム動作を行うにあたって予めセルブロック単位の消去動作を行い、メモリセル(OF〜kFを含んだセルブロックの全てのメモリセル)を消去状態の第1メモリセルとなるようにする。消去動作は、選択されたワード線WL0には第1電圧(例えば0V)を印加し、全てのビット線BL0〜BLkには第2電圧(例えばVcc)を連結して行うことができる。消去動作に応じて、しきい値電圧の分布が図5Bで示す消去状態となるようにする。
続いて、図5Cに示すように、LSBプログラム動作である第1プログラム動作を行い、第1セル1FをPV1状態の第2メモリセルとなるようにプログラムする。この際、PV2状態にプログラムされる第2および第kセル2FおよびkFにも同時にLSBプログラム動作を行ってPV1状態に作る。
具体的には、LSBプログラムの際に、選択されたワード線WL0にはプログラム電圧を印加し、選択されたビット線BL1、BL2およびBLkには第1電圧(例えば0V)を印加するが、選択されていないビット線BL0およびBL3には第2電圧(例えばVcc)を印加する。これにより、第0セルOFは消去状態を維持し、第1セル1F、第2セル2Fおよび第kセルkFは図5Dに示すPV1状態となる。
つぎに、図5Eに示すように、MSBプログラムである第2プログラム動作を行い、第3セル3FをPV3状態となるようにし、これと同時に第2セル2Fおよび第kセルkFをPV2状態にプログラムする。次に、これについて具体的に説明する。
選択されたワード線WL0にプログラム電圧を印加し、第3セル3Fに連結されたビット線BL3には第1電圧(例えば0V)を印加して第3セル3FをPV3状態にプログラムする。これと同時に、第2セル2Fに連結されたビット線BL2には第3電圧Vdを印加してPV1状態より高く、PV3状態より低いしきい電圧の分布を有する図5Fに示すPV2状態となるようにプログラムする。
その際、PV1状態にあるベリファイ電圧をVaとし、PV2状態にあるベリファイ電圧をVbとし、PV3状態にあるベリファイ電圧をVcとする場合、第3電圧VdはVcとVbの電圧差に相当するだけの電圧で印加することが好ましい。なぜなら、PV2状態のしきい値電圧の分布がPV1状態とPV3状態のしきい値電圧の間に分布しなければならないためである。
しきい値電圧分布を決定付ける要素としては種々の要因があり得、主にフローティングゲートに格納される電子の量によって異なる。フローティングゲートに格納される電子の量はワード線と半導体基板間の電圧差によって決定できる。次に、これについて具体的に説明する。
ワード線にプログラム電圧が印加され、ビット線を介して半導体基板のチャネルに接地電圧が印加されると、プログラム電圧によってコントロールゲートとフローテイングゲート間にカップリング現象が発生する。このようなカップリング現象は、半導体基板からフローティングゲートに電子が流入できるトンネリング現象を誘導し、このようにトンネリングされた電子の量によって、プログラムされたセルのしきい電圧は異なる。したがって、プログラムされたセルのしきい電圧を決定付ける重要な要素は、ワード線に印加されるプログラム電圧とビット線に印加される電圧間の電圧差であると言える。次に、これについてグラフを参照して詳細に説明する。
図6は、しきい値電圧とプログラム回数との相関について、本実施形態と従来例とを比較して示す特性図である。同図のx軸はプログラム回数を示し、y軸はしきい値電圧を示す。従来の技術では、PV3状態となるようにプログラムするためにはPV2状態まで到達するプログラム動作(a)を行い、次いでしきい値電圧をさらに高めてPV3状態になれるプログラム動作(b)をさらに行わなければならない。
本実施形態にあっては、PV3状態とPV2状態のしきい電圧の差に相当するだけの電圧Vdを、PV2状態にプログラムされたセルに連結されたビット線に同時に印加する。それによって、1回のプログラム動作AでPV3状態とPV2状態のプログラムを行うことができるので、プログラム動作時間を短く減らすことができるのである。
なお、前述した本発明の技術的思想は好適な実施形態で具体的に述べられたが、前述した実施形態は本発明を説明するためのもので、制限するためのものではないことに注意すべきである。また、本発明は、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において多様な実施を加え得るのを理解することができるであろう。
従来例のフラッシュメモリ素子のプログラム方法を示す図。 同従来例のプログラム方法の次工程を示す図。 同従来例のプログラム方法の次工程を示す図。 同従来例のプログラム方法の次工程を示す図。 本発明に係るフラッシュメモリ素子のプログラム方法の好適な実施形態を説明するための回路図。 同実施形態においてページバッファの動作を説明するための回路図。 同実施形態における図2の一部を示す回路図。 同実施形態におけるプログラム方法の工程を示す図。 同実施形態におけるプログラム方法の次工程を示す図。 同実施形態におけるプログラム方法の次工程を示す図。 同実施形態におけるプログラム方法の次工程を示す図。 同実施形態におけるプログラム方法の次工程を示す図。 同実施形態におけるプログラム方法の次工程を示す図。 しきい値電圧とプログラム回数との相関を本実施形態と従来例との比較において示す特性図。
符号の説明
100 メモリセルアレイ
110 選択されたページ
S0〜Sk ストリング
BL0〜BLk、BL、BLe、BLo ビット線
WL0〜WLn ワード線
PB ページバッファ

Claims (16)

  1. 第1状態にプログラムするとともに、その第1状態よりも高い第2状態にプログラムするための第1プログラム動作を実行する工程と、
    前記第2状態にプログラムするとともに、その第2状態よりも高い第3状態にプログラムするための第2プログラム動作を前記第1プログラム動作と同時実行する工程と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  2. 前記第1プログラム動作は、消去状態にあるセルのなかで選択されたセルが前記第1状態となるようにプログラムすることを特徴とする請求項1に記載のフラッシュメモリ素子のプログラム方法。
  3. 前記選択されたセルは、前記第1状態および前記第2状態にプログラムされるセルであることを特徴とする請求項2に記載のフラッシュメモリ素子のプログラム方法。
  4. 前記第1プログラム動作時、前記第2状態にプログラムされるセルが前記第1状態にプログラムされるセルと同時に前記第1状態にプログラムされることを特徴とする請求項1に記載のフラッシュメモリ素子のプログラム方法。
  5. 前記第2プログラム動作は、消去状態にあるセルのなかで選択されたセルを前記第3状態にプログラムし、これと同時に前記第1プログラムされたセルのうち前記第2状態にプログラムされるセルを前記第2状態にプログラムすることを特徴とする請求項1に記載のフラッシュメモリ素子のプログラム方法。
  6. 前記第2プログラム動作時、前記第2状態にプログラムされるセルに接続されたビット線に正電圧を印加することを特徴とする請求項1に記載のフラッシュメモリ素子のプログラム方法。
  7. 前記正電圧は、前記第2状態のしきい値電圧と前記第3状態のしきい値電圧との差に相当するだけの電圧で印加されることを特徴とする請求項6に記載のフラッシュメモリ素子のプログラム方法。
  8. 消去状態、第1状態、第2状態および第3状態のいずれか1つの状態を有するフラッシュメモリ素子のプログラム方法において、
    前記消去状態の第1メモリセルの一部が前記第1状態の第2メモリセルとなるように第1プログラム動作を行う工程と、
    前記第1メモリセルを含むストリングに接続された第1ビット線に接地電圧を印加し、前記第2メモリセルを含むストリングに接続された第2ビット線に正電圧を印加することによって、第1メモリセルが前記第2状態の第3メモリセルとなり、前記第2メモリセルが前記第3状態の第4メモリセルとなるように第2プログラム動作を行う工程と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  9. 前記第2状態は、前記第2プログラム動作によってしきい値電圧が前記第1状態のしきい値電圧よりも高く、
    前記第3状態は、前記第2プログラム動作によってしきい値電圧が前記第2状態のしきい電圧よりも高いことを特徴とする請求項8に記載のフラッシュメモリ素子のプログラム方法。
  10. 前記正電圧は、接地による電位よりも高く、選択されたワード線に印加されるプログラム電圧と前記ストリングに含まれたドレインセレクトトランジスタ間のしきい値電圧の差よりも低い電圧であることを特徴とする請求項8に記載のフラッシュメモリ素子のプログラム方法。
  11. 消去状態にあるメモリセルのなかで、第1状態のメモリセルと、この第1状態よりも高い第2状態のメモリセルをプログラムするために、第1状態となるように第1プログラム動作を行う工程と、
    消去状態のメモリセルのなかで、前記第2状態よりも高い第3状態にプログラムするために、選択されたメモリセルを含むストリングに接続された第1ビット線に接地電圧を印加し、これと同時に第1プログラム動作が行われたメモリセルのなかで前記第2状態にプログラムするためのメモリセルに接続された第2ビット線に正電圧を印加する第2プログラム動作を行う工程と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  12. 前記正電圧は、前記第2状態のしきい値電圧と前記第3状態のしきい値電圧との電圧差に相当する電圧でもって印加される電位であることを特徴とする請求項11に記載のフラッシュメモリ素子のプログラム方法。
  13. データが格納されるメモリセルアレイと、
    ビット線を介して前記メモリセルアレイに接続され、プログラム動作時に各ビット線に第1電圧、第2電圧、そしてそれら第1,第2電圧間の電圧値である第3電圧、のいずれか1つの電圧を印加するページバッファと、
    を含むことを特徴とするフラッシュメモリ素子。
  14. 前記第1電圧は電源電圧であり、前記第2電圧が接地電圧である場合に、前記第3電圧は正電圧であることを特徴とする請求項13に記載のフラッシュメモリ素子。
  15. 前記正電圧は、前記第2状態のしきい値電圧と前記第3状態のしきい値電圧との電圧差に相当する電圧でもって印加される電位であることを特徴とする請求項14に記載のフラッシュメモリ素子。
  16. 前記正電圧は、前記ページバッファから前記ビット線に電圧を伝達する素子のターンオン電圧を完全にターンオンさせず、弱くターンオンさせて伝達することを特徴とする請求項14に記載のフラッシュメモリ素子。
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