JP2008091011A - フラッシュメモリ素子とそのプログラム方法 - Google Patents

Abstract

【課題】マルチレベルチップのプログラム動作において、ビット線にしきい値電圧との電圧差に相当する異なる電圧を印加し、異なるしきい電圧値区間を有するプログラム動作を同時実行してプログラム動作回数を減らし、プログラム動作時間を短く減らすフラッシュメモリ素子とプログラム方法を提供する。
【解決手段】ＭＳＢプログラムである第２プログラム動作を行い、第３セルをＰＶ３状態にし、同時に第２セルおよび第ｋセルをＰＶ２状態にプログラムする。選択されたワード線にプログラム電圧を印加し、第３セルに連結されたビット線ＢＬ３には第１電圧（例えば０Ｖ）を印加して第３セルをＰＶ３状態にプログラムする。同時に、第２セルに連結されたビット線ＢＬ２には第３電圧Ｖｄを印加してＰＶ１状態より高く、ＰＶ３状態より低いしきい電圧の分布を有するＰＶ２状態となるようにプログラムする。
【選択図】図５Ｆ

Description

本発明は、特にプログラム速度を向上させることが可能なフラッシュメモリ素子およびそのプログラム方法に関する。

一般に、フラッシュメモリ素子は、半導体基板上に積層されたゲート絶縁膜、フローティングゲート、誘電体膜およびコントロールゲートなどによって構成される。

上記フローティングゲートは電荷の蓄積層として用いられる。すなわち、選択されたワード線を介してコントロールゲートにプログラム電圧が印加されると、半導体基板とフローティングゲートとの間にＦＮ(Flowler-Nordheim)トンネリング現象が発生する。それによって、半導体基板から電子がフローティングゲートに流入して蓄えられることでプログラム動作が行われる。電子が蓄えられたフローティングゲートはプログラムされたセルになって、消去セルのしきい値電圧よりも高くなる。そうしたしきい値電圧分布の差異を読み出すことで消去セルとプログラムセルとを区分することができる。

一般に、フラッシュメモリ素子は、消去状態とプログラム状態を有し、１つの消去状態と１つのプログラム状態で駆動される素子をシングルレベルセル（single level cell：ＳＬＣ）と呼んでいる。一方、そうしたＳＬＣよりも大容量のデータを格納するために、それぞれのメモリセルをマルチレベルでプログラムする方式が開発され、それをマルチレベルセル（multilevel cell：ＭＬＣ）と呼んでいる。このＭＬＣは、分布区間の異なるそれぞれのしきい値電圧の区間ごとに相異なるデータ状態を定義する方式で動作する。

ＭＬＣにデータを格納する場合、メモリセルの１つが保持できる状態を消去状態、ＰＶ１状態、ＰＶ２状態、そしてＰＶ３状態に区分するものとする。ＰＶ１状態をプログラムされたしきい値電圧のうちで最も低い区間にプログラムされた状態とすると、ＰＶ２状態はＰＶ１状態よりもしきい電圧分布が高い状態、ＰＶ３状態はＰＶ２状態よりもしきい電圧分布が高い状態に区分できる。このようにそれぞれのしきい値電圧区間に対してマルチビットのデータ（例えば、１１、０１、００および０１）を順に設定できる。

図１Ａ〜図１Ｄは、フラッシュメモリ素子のプログラム方法において、その工程順を示す従来例である。

メモリセルが保持し得るそれぞれのしきい電圧区間を消去状態、ＰＶ１状態、ＰＶ２状態およびＰＶ３状態に区分して、それら各状態にそれぞれ２ビット（マルチビット）のデータ値を設定する。２ビットのデータ値のうち下位ビットを”Ｌ”ページ(low page)とし、上位ビットを”Ｈ”ページ(high page)とする。”Ｌ”ページのプログラム動作は”Ｌ”ページプログラム（以下、「ＬＳＢプログラム」という）とし、”Ｈ”ページのプログラム動作は”Ｈ”ページプログラム（以下、「ＭＳＢプログラム」という）とする。

ＭＬＣは、つぎの順にプログラムされる。まず、ブロック単位で構成されたメモリセルアレイにおいて、図１Ａに示すように、選択されたブロックの全メモリセルを消去する。その後、ＬＳＢプログラム動作を行う。ＬＳＢプログラム動作において、消去状態のメモリセルのうち、選択されたメモリセルのビット線には接地電圧を印加し、選択されていないメモリセルのビット線には電源電圧を印加する。そして、選択されたワード線にプログラム電圧を印加し、選択されていないワード線にはパス電圧を印加してＬＳＢプログラム動作を行う。このようにＬＳＢプログラム動作を行うことにより、選択された消去状態のメモリセルは図１Ｂに示すＰＶ１状態となる。

ＭＳＢプログラム動作は、第１ＭＳＢプログラムと第２ＭＳＢプログラム動作に区分できる。

第１ＭＳＢプログラム動作は、選択されたメモリセルをＰＶ２状態にプログラムする動作である。消去状態のメモリセルをＰＶ２状態にプログラムするためには、選択されたメモリセルを消去状態からＰＶ１状態にＬＳＢプログラムし、次いで第１ＭＳＢプログラムを行い、選択されたメモリセルを図１Ｃに示すＰＶ２状態とする。

第２ＭＳＢプログラム動作は、選択されたメモリセルを図１Ｄに示すＰＶ３状態にプログラムする動作である。消去状態のメモリセルのうち選択されたメモリセルのビット線に接地電圧を印加し、選択されたメモリセルに連結されたワード線にはプログラム電圧を印加して第２ＭＳＢプログラムを行う。

前述のように、マルチレベルセル（ＭＬＣ）のプログラムは、消去状態のメモリセルに対して、たとえばＰＶ１、ＰＶ２、ＰＶ３状態といったそれぞれのプログラム状態に合わせたプログラム動作を行う必要がある。そのため、プログラム動作速度が遅くなるといった問題がある。

本発明の目的は、マルチレベルチップのプログラム動作において、ビット線にしきい値電圧との電圧差に相当する異なる電圧を印加し、異なるしきい電圧値区間を有するプログラム動作を同時実行してプログラム動作回数を減らし、プログラム動作時間を短く減らすのに有効なフラッシュメモリ素子とそのプログラム方法を提供することにある。

上記目的を達成するために本発明に係る代表的なフラッシュメモリ素子のプログラム方法は、第１状態にプログラムするとともに、その第１状態よりも高い第２状態にプログラムするための第１プログラム動作を実行する工程と、前記第２状態にプログラムするとともに、その第２状態よりも高い第３状態にプログラムするための第２プログラム動作を前記第１プログラム動作と同時実行する工程と、を含むことを特徴とする。

また、本発明の代表的なフラッシュメモリ素子は、データが格納されるメモリセルアレイと、ビット線を介して前記メモリセルアレイに接続され、プログラム動作時に各ビット線に第１電圧、第２電圧、そしてそれら第１，第２電圧間の電圧値である第３電圧、のいずれか１つの電圧を印加するページバッファと、を含むことを特徴とするものである。

本発明のフラッシュメモリ素子とそのプログラム方法によれば、複数のしきい値電圧区間を有するマルチレベルチップがプログラム動作する際、ビット線にしきい値電圧との電圧差に相当するだけの異なる電圧を印加する。それによって、異するしきい値電圧区間を有するプログラム動作を同時に実行できるので、プログラム動作の回数を減少でき、プログラム動作時間を短く減らせる効果がある。

以下、本発明に係るフラッシュメモリ素子とそのプログラム方法についてそれぞれ好適な実施形態を図面に基づいて詳記する。

図２は、本実施形態によるフラッシュメモリ素子のプログラム方法を実行するにあたり、メモリセルアレイを構成する任意の１つのセルブロック１００と、これに接続されたページバッファＰＢを示す回路図である。

セルブロック１００は、複数のストリングＳ０〜Ｓｋを含む。それら各ストリングは、ドレインセレクトトランジスタＤＳＴ、メモリセルＦ０〜Ｆｎ、およびソースセレクトトランジスタ（source select transistor：ＳＳＴ）を直列に接続して構成される。それぞれのドレインセレクトトランジスタＤＳＴは、それぞれのビット線ＢＬ０〜ＢＬｋに連結され、ストリングＳ０〜Ｓｋに対してページバッファＰＢの電圧を伝達したり受け取ったりする。それぞれのソースセレクトトランジスタＳＳＴは、共通ソースライン（common source line：ＣＳＬ）に接続される。複数のメモリセルＦ０〜Ｆｎは、ドレインセレクトトランジスタＤＳＴとソースセレクトトランジスタＳＳＴとの間に直列に配列される。

ドレインセレクトトランジスタＤＳＴのゲート電極はドレインセレクトラインＤＳＬを共有する。ソースセレクトトラジスタＳＳＴの各ゲート電極はソースセレクトラインＳＳＬを共有して連結されている。

ページバッファＰＢは、プログラム(program)動作と消去(erase)動作の際にビット線ＢＬ０〜ＢＬｋにそれぞれの動作に相当する電圧を伝達し、読み出し(read)動作の際にはビット線ＢＬ０〜ＢＬｋから印加電圧を受け取る。

本実施形態にあっては、ページバッファＰＢが、通常のプログラム動作の際に発生するたとえば０Ｖ（ボルト）による第１電圧と、たとえばＶｃｃによる第２電圧以外にも、それら第１，第２電圧間の電圧である第３電圧Ｖｄをさらに発生する。第３電圧Ｖｄは第１電圧と第２電圧の間の正（＋）電圧である。

図３は、ページバッファの動作を説明するための回路図である。本実施形態によるページバッファＰＢは、上記した第３電圧をさらに発生するページバッファＰＢであり、その構成は一般的ページバッファと同様なものである。但し、ページバッファＰＢを構成する素子のうち一部素子のターンオン電圧を調節することで、ページバッファＰＢからビット線ＢＬに第１〜第３電圧のうちいずれか１つの電圧を選択的に伝達することができる。

すなわち、図３に示すように、ページバッファＰＢは複数のビット線を選択するための選択回路３２を含み、デュアルラッチ(dual latch)構造で構成されている。

プリチャージ素子Ｐ１は、プリチャージ信号ＰＲＥＣＨｂに応答して動作するＰＭＯＳトランジスタで形成でき、電源電圧ＶｃｃとセンシングノードＳ０との間に接続される。プログラム素子Ｐ２は、プログラム信号ＰＧＭに応答して動作し、センシングノードＳ０と第１ノードＥ１との間に接続される。第１制御素子Ｐ３と第２制御素子Ｐ４は第２ノードＥ２と接地Ｖｓｓとの間に直列に接続され、第１制御素子Ｐ３はセンシングノードＳＯの電位に応答して動作し、第２制御素子Ｐ４は第１ラッチ信号ＬＡＴ１に応答して動作する。第１リセット素子Ｐ５は第１リセット信号ＲＳＴ１に応答して動作し、第１ノードＥ１と接地Ｖｓｓとの間に接続される。第１ラッチ３３は第１ノードＥ１と第２ノードＥ２との間に連結され、２つのインバータＩ３，Ｉ４によって構成される。伝達素子Ｐ６は伝達信号ＰＤＵＭＰに応答して動作し、センシングノードＳ０と第３ノードＥ３との間に接続される。第３制御素子Ｐ７と第４制御素子Ｐ８は第３ノードＥ３と接地Ｖｓｓとの間に直列に接続され、第３制御素子Ｐ７はセンシングノードＳ０に印加される電位に応答して動作し、第４制御素子Ｐ８は第２ラッチ信号ＬＡＴ２に応答して動作する。第２リセット素子Ｐ９は第２リセット素子ＲＳＴ２に応答して動作し、第４ノードＥ４と接地Ｖｓｓとの間に接続される。第２ラッチ３４は第３ノードＥ３と第４ノードＥ４との間に連結され、２つのインバータＩ５およびＩ６から構成される。第２ラッチ３４に入力されるデータは第１入力素子Ｐ１０と第２入力素子Ｐ１１の動作に応じて格納される。第１入力素子Ｐ１０は第１入力信号ＤＩに応答して動作し、第４ノードＥ４と第５ノードＥ５との間に連結される。第２入力素子Ｐ１１は第２入力信号ｎＤＩに応答して動作し、第３ノードＥ３と第５ノードＥ５との間に接続される。入出力素子Ｐ１２は入出力信号ＢＰＤ０に応答して動作し、第１ノードＥ１と第５ノードＥ５との間に接続され、第５ノードＥ５は入出力ラインＤＩ０に接続される。

選択回路３２は、ビット線ＢＬｅ〜ＢＬｏとページバッファＰＢを接続させるためのイブン（偶数）チャージ素子Ｐ１３、オッド（奇数）チャージ素子Ｐ１４、イーブン選択素子Ｐ１５、およびオッド選択素子Ｐ１６から構成される。イーブンチャージ素子Ｐ１３とオッドチャージ素子Ｐ１４は第６ノードＥ６を介してビット線ＢＬｅおよびＢＬｏの間に直列に接続される。イーブンチャージ素子Ｐ１３はイーブンチャージ信号ＤＩＳＣＨｅに応答して動作し、イーブンビット線ＢＬｅと第６ノードＥ６との間に接続され、オッドチャージ素子Ｐ１４はオッドチャージ信号ＤＩＳＣＨｏに応答して動作し、オッドビット線ＢＬｏと第６ノードＥ６との間に連結される。第６ノードＥ６にはチャージ電圧ＶＩＲＰＷＲが印加される。イーブン選択素子Ｐ１５はイーブン選択信号ＢＳＬｅに応答して動作し、センシングノードＳ０とイーブンビット線ＢＬｅとを連結する。オッド選択素子Ｐ１６はオッド選択信号ＢＳＬｏに応答して動作し、センシングノードＳ０とオッドビット線ＢＬｏとを連結する。

プログラム動作の際に、プログラム信号ＰＧＭが活性化されると、プログラム素子Ｐ２がターンオンされて第１ラッチ３３の電圧がセンシングノードＳ０に伝達される。センシングノードＳ０に伝達された電圧は、選択回路３２のイーブン選択素子Ｐ１５またはオッド選択素子Ｐ１６を介してイーブンビット線ＢＬｅまたはオッドビット線ＢＬｏに伝達される。

一方、イーブンまたはオッドビット線ＢＬｅまたはＢＬｏに第３電圧を伝達する場合、プログラム素子Ｐ２を完全にターンオンさせるのではなく、弱くターンオンさせ、選択された選択信号ＢＳＬｅまたはＢＳＬｏを活性化させると、第１電圧と第２電圧の間の陽電圧である第３電圧をビット線に出力することができる。または、プログラム信号ＰＧＭを活性化し、選択された選択信号ＢＳＬｅまたはＢＳＬｏを弱くターンオンさせても、ビット線ＢＬｅまたはＢＬｏに第３電圧を出力することができる。この際、ビット線ＢＬｅまたはＢＬｏの電位が０Ｖの状態でプログラム動作を行うことが好ましい。

つぎに、本実施形態のプログラム方法について、図２中の任意の１つのページ１１０を具体例に示す図４を参照して説明する。

図４は、図２の一部を示す回路図である。選択されたページ１１０のメモリセルＯＦ_０〜ｋＦ_０のうち、第０セルＯＦ_０は消去状態、第１セル１Ｆ_０はＰＶ１状態、第２セル２Ｆ_０はＰＶ２状態、第３セル３Ｆ_０はＰＶ３状態、第ｋセルｋＦ_０はＰＶ２状態となるようにプログラムする場合とする。

その際、消去状態、ＰＶ１状態、ＰＶ２状態およびＰＶ３状態を一般に１１、１０、００および０１に区分するが、これは定義によって変わり得るので、本実施形態においてはしきい値電圧が高くなる順序によって消去状態、ＰＶ１状態、ＰＶ２状態およびＰＶ３状態にプログラム状態を設定する。図５Ａ〜図５Ｆは、それらのプログラム状態を示している。

まず、図５Ａに示すように、プログラム動作を行うにあたって予めセルブロック単位の消去動作を行い、メモリセル（ＯＦ_０〜ｋＦ_０を含んだセルブロックの全てのメモリセル）を消去状態の第１メモリセルとなるようにする。消去動作は、選択されたワード線ＷＬ０には第１電圧（例えば０Ｖ）を印加し、全てのビット線ＢＬ０〜ＢＬｋには第２電圧（例えばＶｃｃ）を連結して行うことができる。消去動作に応じて、しきい値電圧の分布が図５Ｂで示す消去状態となるようにする。

続いて、図５Ｃに示すように、ＬＳＢプログラム動作である第１プログラム動作を行い、第１セル１Ｆ_０をＰＶ１状態の第２メモリセルとなるようにプログラムする。この際、ＰＶ２状態にプログラムされる第２および第ｋセル２Ｆ_０およびｋＦ_０にも同時にＬＳＢプログラム動作を行ってＰＶ１状態に作る。

具体的には、ＬＳＢプログラムの際に、選択されたワード線ＷＬ０にはプログラム電圧を印加し、選択されたビット線ＢＬ１、ＢＬ２およびＢＬｋには第１電圧（例えば０Ｖ）を印加するが、選択されていないビット線ＢＬ０およびＢＬ３には第２電圧（例えばＶｃｃ）を印加する。これにより、第０セルＯＦ_０は消去状態を維持し、第１セル１Ｆ_０、第２セル２Ｆ_０および第ｋセルｋＦ_０は図５Ｄに示すＰＶ１状態となる。

つぎに、図５Ｅに示すように、ＭＳＢプログラムである第２プログラム動作を行い、第３セル３Ｆ_０をＰＶ３状態となるようにし、これと同時に第２セル２Ｆ_０および第ｋセルｋＦ_０をＰＶ２状態にプログラムする。次に、これについて具体的に説明する。

選択されたワード線ＷＬ０にプログラム電圧を印加し、第３セル３Ｆ_０に連結されたビット線ＢＬ３には第１電圧（例えば０Ｖ）を印加して第３セル３Ｆ_０をＰＶ３状態にプログラムする。これと同時に、第２セル２Ｆ_０に連結されたビット線ＢＬ２には第３電圧Ｖｄを印加してＰＶ１状態より高く、ＰＶ３状態より低いしきい電圧の分布を有する図５Ｆに示すＰＶ２状態となるようにプログラムする。

その際、ＰＶ１状態にあるベリファイ電圧をＶａとし、ＰＶ２状態にあるベリファイ電圧をＶｂとし、ＰＶ３状態にあるベリファイ電圧をＶｃとする場合、第３電圧ＶｄはＶｃとＶｂの電圧差に相当するだけの電圧で印加することが好ましい。なぜなら、ＰＶ２状態のしきい値電圧の分布がＰＶ１状態とＰＶ３状態のしきい値電圧の間に分布しなければならないためである。

しきい値電圧分布を決定付ける要素としては種々の要因があり得、主にフローティングゲートに格納される電子の量によって異なる。フローティングゲートに格納される電子の量はワード線と半導体基板間の電圧差によって決定できる。次に、これについて具体的に説明する。

ワード線にプログラム電圧が印加され、ビット線を介して半導体基板のチャネルに接地電圧が印加されると、プログラム電圧によってコントロールゲートとフローテイングゲート間にカップリング現象が発生する。このようなカップリング現象は、半導体基板からフローティングゲートに電子が流入できるトンネリング現象を誘導し、このようにトンネリングされた電子の量によって、プログラムされたセルのしきい電圧は異なる。したがって、プログラムされたセルのしきい電圧を決定付ける重要な要素は、ワード線に印加されるプログラム電圧とビット線に印加される電圧間の電圧差であると言える。次に、これについてグラフを参照して詳細に説明する。

図６は、しきい値電圧とプログラム回数との相関について、本実施形態と従来例とを比較して示す特性図である。同図のｘ軸はプログラム回数を示し、ｙ軸はしきい値電圧を示す。従来の技術では、ＰＶ３状態となるようにプログラムするためにはＰＶ２状態まで到達するプログラム動作（ａ）を行い、次いでしきい値電圧をさらに高めてＰＶ３状態になれるプログラム動作（ｂ）をさらに行わなければならない。

本実施形態にあっては、ＰＶ３状態とＰＶ２状態のしきい電圧の差に相当するだけの電圧Ｖｄを、ＰＶ２状態にプログラムされたセルに連結されたビット線に同時に印加する。それによって、１回のプログラム動作ＡでＰＶ３状態とＰＶ２状態のプログラムを行うことができるので、プログラム動作時間を短く減らすことができるのである。

なお、前述した本発明の技術的思想は好適な実施形態で具体的に述べられたが、前述した実施形態は本発明を説明するためのもので、制限するためのものではないことに注意すべきである。また、本発明は、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において多様な実施を加え得るのを理解することができるであろう。

従来例のフラッシュメモリ素子のプログラム方法を示す図。 同従来例のプログラム方法の次工程を示す図。 同従来例のプログラム方法の次工程を示す図。 同従来例のプログラム方法の次工程を示す図。 本発明に係るフラッシュメモリ素子のプログラム方法の好適な実施形態を説明するための回路図。 同実施形態においてページバッファの動作を説明するための回路図。 同実施形態における図２の一部を示す回路図。 同実施形態におけるプログラム方法の工程を示す図。 同実施形態におけるプログラム方法の次工程を示す図。 同実施形態におけるプログラム方法の次工程を示す図。 同実施形態におけるプログラム方法の次工程を示す図。 同実施形態におけるプログラム方法の次工程を示す図。 同実施形態におけるプログラム方法の次工程を示す図。 しきい値電圧とプログラム回数との相関を本実施形態と従来例との比較において示す特性図。

符号の説明

１００ メモリセルアレイ
１１０ 選択されたページ
Ｓ０〜Ｓｋ ストリング
ＢＬ０〜ＢＬｋ、ＢＬ、ＢＬｅ、ＢＬｏ ビット線
ＷＬ０〜ＷＬｎ ワード線
ＰＢ ページバッファ

Claims (16)

1. 第１状態にプログラムするとともに、その第１状態よりも高い第２状態にプログラムするための第１プログラム動作を実行する工程と、
   前記第２状態にプログラムするとともに、その第２状態よりも高い第３状態にプログラムするための第２プログラム動作を前記第１プログラム動作と同時実行する工程と、
   を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
2. 前記第１プログラム動作は、消去状態にあるセルのなかで選択されたセルが前記第１状態となるようにプログラムすることを特徴とする請求項１に記載のフラッシュメモリ素子のプログラム方法。
3. 前記選択されたセルは、前記第１状態および前記第２状態にプログラムされるセルであることを特徴とする請求項２に記載のフラッシュメモリ素子のプログラム方法。
4. 前記第１プログラム動作時、前記第２状態にプログラムされるセルが前記第１状態にプログラムされるセルと同時に前記第１状態にプログラムされることを特徴とする請求項１に記載のフラッシュメモリ素子のプログラム方法。
5. 前記第２プログラム動作は、消去状態にあるセルのなかで選択されたセルを前記第３状態にプログラムし、これと同時に前記第１プログラムされたセルのうち前記第２状態にプログラムされるセルを前記第２状態にプログラムすることを特徴とする請求項１に記載のフラッシュメモリ素子のプログラム方法。
6. 前記第２プログラム動作時、前記第２状態にプログラムされるセルに接続されたビット線に正電圧を印加することを特徴とする請求項１に記載のフラッシュメモリ素子のプログラム方法。
7. 前記正電圧は、前記第２状態のしきい値電圧と前記第３状態のしきい値電圧との差に相当するだけの電圧で印加されることを特徴とする請求項６に記載のフラッシュメモリ素子のプログラム方法。
8. 消去状態、第１状態、第２状態および第３状態のいずれか１つの状態を有するフラッシュメモリ素子のプログラム方法において、
   前記消去状態の第１メモリセルの一部が前記第１状態の第２メモリセルとなるように第１プログラム動作を行う工程と、
   前記第１メモリセルを含むストリングに接続された第１ビット線に接地電圧を印加し、前記第２メモリセルを含むストリングに接続された第２ビット線に正電圧を印加することによって、第１メモリセルが前記第２状態の第３メモリセルとなり、前記第２メモリセルが前記第３状態の第４メモリセルとなるように第２プログラム動作を行う工程と、
   を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
9. 前記第２状態は、前記第２プログラム動作によってしきい値電圧が前記第１状態のしきい値電圧よりも高く、
   前記第３状態は、前記第２プログラム動作によってしきい値電圧が前記第２状態のしきい電圧よりも高いことを特徴とする請求項８に記載のフラッシュメモリ素子のプログラム方法。
10. 前記正電圧は、接地による電位よりも高く、選択されたワード線に印加されるプログラム電圧と前記ストリングに含まれたドレインセレクトトランジスタ間のしきい値電圧の差よりも低い電圧であることを特徴とする請求項８に記載のフラッシュメモリ素子のプログラム方法。
11. 消去状態にあるメモリセルのなかで、第１状態のメモリセルと、この第１状態よりも高い第２状態のメモリセルをプログラムするために、第１状態となるように第１プログラム動作を行う工程と、
    消去状態のメモリセルのなかで、前記第２状態よりも高い第３状態にプログラムするために、選択されたメモリセルを含むストリングに接続された第１ビット線に接地電圧を印加し、これと同時に第１プログラム動作が行われたメモリセルのなかで前記第２状態にプログラムするためのメモリセルに接続された第２ビット線に正電圧を印加する第２プログラム動作を行う工程と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
12. 前記正電圧は、前記第２状態のしきい値電圧と前記第３状態のしきい値電圧との電圧差に相当する電圧でもって印加される電位であることを特徴とする請求項１１に記載のフラッシュメモリ素子のプログラム方法。
13. データが格納されるメモリセルアレイと、
    ビット線を介して前記メモリセルアレイに接続され、プログラム動作時に各ビット線に第１電圧、第２電圧、そしてそれら第１，第２電圧間の電圧値である第３電圧、のいずれか１つの電圧を印加するページバッファと、
    を含むことを特徴とするフラッシュメモリ素子。
14. 前記第１電圧は電源電圧であり、前記第２電圧が接地電圧である場合に、前記第３電圧は正電圧であることを特徴とする請求項１３に記載のフラッシュメモリ素子。
15. 前記正電圧は、前記第２状態のしきい値電圧と前記第３状態のしきい値電圧との電圧差に相当する電圧でもって印加される電位であることを特徴とする請求項１４に記載のフラッシュメモリ素子。
16. 前記正電圧は、前記ページバッファから前記ビット線に電圧を伝達する素子のターンオン電圧を完全にターンオンさせず、弱くターンオンさせて伝達することを特徴とする請求項１４に記載のフラッシュメモリ素子。