JP2003323794A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP2003323794A JP2003323794A JP2003139074A JP2003139074A JP2003323794A JP 2003323794 A JP2003323794 A JP 2003323794A JP 2003139074 A JP2003139074 A JP 2003139074A JP 2003139074 A JP2003139074 A JP 2003139074A JP 2003323794 A JP2003323794 A JP 2003323794A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- bit line
- write
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
ること。 【解決手段】 3値以上の多値を記憶する電気的書き替
え可能な複数のメモリセルがマトリックス配置されたメ
モリセルアレイ(30)、前記メモリセルとデータの授受を
行う複数のビット線(31)、前記ビット線の電位をセンス
する複数のセンスアンプ(32)、前記メモリセルに書き込
むデータを保持する複数のデータラッチ(33)、前記メモ
リセルにデータへの書き込みの正否かをチェックする複
数のベリファイ手段(34)を具備し、前記複数のデータラ
ッチ回路のデータは、前記メモリセルの状態を書き込み
動作前の状態から変えるように制御する複数のデータの
内の1つであり、メモリセルの状態を書き込み動作前の
状態から変えるよう制御する前記複数のデータのそれぞ
れは、メモリセルの状態を書き込み動作前の状態に保持
するよう制御する前記データに対し、ハミング距離が1
である。
Description
な不揮発性半導体記憶装置(EEPROM)に係わり、
特に1つのメモリセルに1ビットより多い情報を記憶さ
せる多値記憶を行うEEPROMに関する。
可能なNANDセル型EEPROMが知られている。N
ANDセルは、複数のメモリセルがそれらのソース、ド
レインが隣接するもの同士で共用する形で直列接続され
ており、その一端がビット線に接続される。メモリセル
は通常、浮遊ゲート(電荷蓄積層)と制御ゲートが積層
された構造を有する。メモリセルアレイは、p型基板内
(又はn型基板に形成されたp型ウェル内)に集積形成
される。NANDセルのドレイン側は一方の選択トラン
ジスタを介してビット線に接続され、ソース側は他方の
選択トランジスタを介して共通ソース線に接続される。
メモリセルの制御ゲートは、行方向に連続的に配設され
たワード線と接続される。
通りである。
メモリセルから順に書き込まれる。データ書き込みは、
高電圧Vpp(=20V程度)が選択されたメモリセルの
制御ゲートに、中間電圧Vppm (=10V程度)が選択
されたメモリセルよりビット線側にあるメモリセルの制
御ゲート及び選択ゲートに、0V又は中間電圧Vm (=
8V程度)が書き込まれるデータに応じてビット線に与
えられることによって行われる。
場合には、その電位が選択メモリセルのドレインまで転
送されて、ドレイン、ソース、チャネルから電荷畜積層
に電子注入が生じる。これにより、選択されたメモリセ
ルのしきい値は当初の負の値から正方向にシフトする。
この状態を例えば“1”とする。ビット線に中間電圧V
m が与えられた場合には電子注入が実効的に起こらない
ので、しきい値は変化せずに、負に留まる。この状態を
“0”とする。データ書き込みは制御ゲートを共有する
メモリセルに対して同時に行われる。
モリセルに対して同時に行われる。
し、p型ウェルを20Vとする。この時、選択ゲート、
ビット線、ソース線も20Vになる。これにより、電荷
蓄積層の電子がp型ウェルに放出され、しきい値は負方
向にシフトし、全てのメモリセルが状態“0”になる。
の制御ゲートを0Vとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Vcc(以下、単にVcc
とのみ記載)として、選択メモリセルで電流が流れる
(状態“0”)か否(状態“1”)かを検出することに
より行われる。
後のしきい値は0VからVccの間に制御しなければなら
ない。このため書き込みベリファイが行われ、“1”書
き込み不足のメモリセルを検出し、“1”書き込み不足
のメモリセルに対してのみ再書き込みが行われるよう再
書き込みデータを設定する(ビット毎ベリファイ)。
“1”書き込み不足のメモリセルは、選択された制御ゲ
ートを例えば0.5V(ベリファイ電圧)にして読み出
すこと(ベリファイ読み出し)で検出される。
Vに対してマージンを持つことにより、0.5V以上に
なっていないと、選択メモリセルで電流が流れ、“1”
書き込み不足と検出される。“0”書き込み状態にする
メモリセルでは電流が流れるので、このメモリセルが
“1”書き込み不足と誤認されないよう、メモリセルを
流れる電流を補償するベリファイ回路と呼ばれる回路が
設けられる。このベリファイ回路によって高速に書き込
みベリファイは実行される。
リファイを繰り返しながらデータ書き込みをすることに
より、個々のメモリセルに対して書き込み時間が最適化
され、“1”書き込み後のしきい値は0VからVccの間
に制御される。
て、例えば書き込み後の状態を“0”、“1”、
“2”、…、“n”のn個にする、いわゆる多値記憶セ
ルが提案されている。3値記憶セル(n=3の場合)で
は、3つの書き込み後の状態をそれぞれ、例えば“0”
書き込み状態ではしきい値が負、“1”書き込み状態で
はしきい値が0V〜Vcc/2、“2”書き込み状態では
しきい値がVcc/2〜Vccである。
3値記憶のNANDセル型EEPROMの構成例を示
す。
み出し/書き込み時にメモリセルアレイ1a及び1bの
ビット線を制御するビット線制御回路2と、メモリセル
アレイ1a及び1bのワード線電位を制御するワード線
駆動回路6を有する。
に基づいて所定のビット線を選択する。更に、ビット線
制御回路2は、データ入出力線(I/O線)を介して入
出力データ変換回路4と書き込み/読み出しデータのや
り取りを行う。
メモリセルの多値情報を外部に出力するために2値情報
に変換し、外部から入力された書き込みデータの2値情
報をメモリセルの多値情報に変換する。入出力データ変
換回路4は、外部とのデータ入出力を制御するデータ入
出力バッファ5に接続される。
ROMのメモリセルアレイ1a及び1bとビット線制御
回路2を示す。NANDセルの一端はビット線BLa 、
BLb に接続され、他端は共通ソース線Vsa、Vsbと接
続される。選択ゲートSG1a、SG2a、SG1b、SG2
b、制御ゲートCG1a〜CG8a、CG1b〜CG8bは、複
数個のNANDセルで共有され、1本の制御ゲートを共
有するメモリセルMはページを構成する。
を記憶し、“0”、“1”、“2”のデータを記憶す
る。1つのメモリセルで3つの状態を持つので、2つの
メモリセルで9通りの組み合わせができる。この内、8
通りの組み合わせを用いて、2つのメモリセルで3ビッ
ト分のデータを記憶する。この例では、制御ゲートを共
有する隣合う2つのメモリセルの組で3ビット分のデー
タを記憶する。また、メモリセルアレイ1a及び1bは
それぞれ専用のpウェル上に形成されている。
0 とpチャネルMOSトランジスタQp3〜Qp5で構成さ
れるフリップフロップFF1 、nチャネルMOSトラン
ジスタQn11 〜Qn13 とpチャネルMOSトランジスタ
Qp6〜Qp8で構成されるフリップフロップFF2 は、書
き込み/読み出しデータをラッチする。更に、フリップ
フロップFF1 、FF2 はセンスアンプとしても動作す
る。フリップフロップFF1 は、「“0”書き込みをす
るか、又は“1”書き込み及び“2”書き込みの一方を
するか」を書き込みデータ情報としてラッチし、メモリ
セルが「“0”の情報を保持しているか、又は“1”の
情報及び“2”の情報の一方の情報を保持しているか」
を読み出しデータ情報としてラッチする。フリップフロ
ップFF2 は、「“1”書き込みをするか、又は“2”
書き込みをするか」、を書き込みデータ情報としてラッ
チし、メモリセルが「“2”の情報を保持しているか、
又は“0”の情報及び“1”の情報の一方の情報を保持
しているか」、を読み出しデータ情報としてラッチす
る。
リチャージ信号φpaが“H”になると電圧Va をビット
線BLa に転送する。nチャネルMOSトランジスタQ
n20は、プリチャージ信号φpbが“H”になると電圧Vb
をビット線BLb に転送する。nチャネルMOSトラ
ンジスタQn4〜Qn7、pチャネルMOSトランジスタQ
p1〜Qp2は、フリップフロップFF1 、FF2 にラッチ
されているデータに応じて、電圧VBHa 、VBMa 、VBL
a を選択的にビット線BLa に転送する。nチャネルM
OSトランジスタQn14 〜Qn17 、pチャネルMOSト
ランジスタQp9〜Qp10 は、フリップフロップFF1 、
FF2 にラッチされているデータに応じて、電圧VBHb
、VBMb 、VBLb を選択的にビット線BLb に転送す
る。
φa1が“H”になることによりフリップフロップFF1
とビット線BLa を接続する。nチャネルMOSトラン
ジスタQn3は、信号φa2が“H”になることによりフリ
ップフロップFF2 とビット線BLa を接続する。nチ
ャネルMOSトランジスタQn19 は、信号φb1が“H”
になることによりフリップフロップFF1 とビット線B
Lb を接続する。nチャネルMOSトランジスタQn18
は、信号φb2が“H”になることによりフリップフロッ
プFF2 とビット線BLb を接続する。
作を図29〜図31を参照して説明する。図29は読み
出し動作のタイミング、図30は書き込み動作のタイミ
ング、図31はベリファイ読み出し動作のタイミングを
それぞれ示す図である。以下の説明では、いずれも制御
ゲートCG2aが選択された場合を示す。
る。読み出し動作は、2つの基本サイクルで実行され
る。
Vになることによりリファレンスビット線になるビット
線BLb がプリチャージされる。また、プリチャージ信
号φpaが“L”になることにより選択ビット線BLa は
フローティングにされ、共通ソース線Vsaが6Vにな
る。続いて、選択ゲートSG1a、SG2a、制御ゲートC
G1a、CG3a〜CG8aは、6Vになる。それと同時に、
選択された制御ゲートCG2aは、2Vになる。選択され
たメモリセルのデータに応じて、ビット線BLaが所定
の電圧に充電される。
1、φp1がそれぞれ“L”、“H”になることにより、
フリップフロップFF1 はリセットされる。信号φa1、
φb1がそれぞれ“H”になることによりフリップフロッ
プFF1 とビット線BLa 、BLb は接続され、信号φ
n1、φp1がそれぞれ“H”、“L”になることによりリ
ファレンスビット線BLb の電位を参照してビット線B
La の電位がセンスされ、フリップフロップFF1 に、
「“0”データか、“1”データ及び“2”データの一
方か」の情報がラッチされる。
イクルと、リファレンスビット線BLb の電圧が3Vで
なく1Vであること、及び、信号φa1、φb1、φn1、φ
p1の代わりに信号φa2、φb2、φn2、φp2が出力されフ
リップフロップFF2 が動作することが違う。従って、
第2読み出しサイクルでは、「“2”データか、“1”
データ及び“0”データの一方か」の情報がフリップフ
ロップFF2 にラッチされる。
メモリセルに書き込まれたデータが読み出される。
ータは消去され、メモリセルのしきい値Vt は−1.5
V以下である。消去はpウェル、共通ソース線Vsa、選
択ゲートSG1a、SG2aを20Vにし、制御ゲートCG
1a〜CG8aを0Vとして行われる。
る。
フリップフロップFF1 、FF2 にラッチされる。data
1 は「“0”書き込みか、又は“1”書き込み及び
“2”書き込みの一方か」を制御するためのデータであ
る。“0”書き込みの場合はノードN1 は“L”、
“1”書き込み及び“2”書き込みの一方の場合はノー
ドN1は“H”である。data2 は「“1”書き込みか、
又は“2”書き込みか」を制御するためのデータであ
る。“1”書き込みの場合はノードN3 は“L”、
“2”書き込みの場合はノードN3 は“H”である。
によりビット線BLa がフローティングになる。選択ゲ
ートSG1aがVcc、制御ゲートCG1a〜CG8aがVccに
なる。選択ゲートSG2aは書き込み動作中0Vである。
それと同時に、信号VRFYa が“H”、PBaが
“L”になる。“0”書き込みの場合は、フリップフロ
ップFF1 のノードN1 に“L”のデータがラッチされ
ているため、ビット線BLa は電圧VBHa によりVccに
充電される。“1”書き込み及び“2”書き込みの一方
の場合は、ビット線BLa はフローティングである。
G1a〜CG8aが10V、電圧VBHa及びVrwが8V、電
圧VBMa が1Vになる。この時、“0”書き込みであれ
ばビット線BLa は8Vに充電される。“1”書き込み
の場合は、フリップフロップFF2 のノードN3 が
“L”になるようにデータがラッチされているため、ビ
ット線BLa には電圧VBMa により1Vが印加される。
“2”書き込みの場合はビット線BLa は電圧VBLa に
より0Vになる。この後、選択された制御ゲートCG2a
が20Vになる。
の場合は、電子が、ビット線BLaと制御ゲートCG2a
の電位差によってメモリセルの電荷蓄積層に注入され、
メモリセルのしきい値は上昇する。“1”書き込みの場
合は、“2”書き込みに比較してメモリセルの電荷蓄積
層に注入すべき電荷量を少なくしなければならないの
で、ビット線BLa を1Vにして制御ゲートCG2aとの
電位差を19Vに緩和している。“0”書き込み時は、
ビット線電圧(=8V)によって電子の注入が抑制され
メモリセルのしきい値は変わらない。
G1a、制御ゲートCG1a〜CG8aが0Vになり、続いて
“0”書き込み時のビット線BLa の電圧(=8V)が
0Vにリセットされる。この順序が反転すると一時的に
“2”書き込み動作の状態ができて、“0”書き込み時
に間違ったデータを書いてしまう。
状態を確認して、書き込み不足のメモリセルにのみ追加
書き込みを行うため、ベリファイ読み出しが行われる。
ベリファイ読み出しを図31を参照して説明する。
クルに似ているが、フリップフロップFF1 のデータを
反転することと、電圧Vb がVccになることと、信号V
RFYa 、VRFYb が出力され、その時電圧VBLb 、
VBMb がそれぞれ2.5V、0.5Vになることが、第
1読み出しサイクルと異なる。リファレンスビット線B
Lb の電圧は、電圧Vb 、VBLb 、VBMb とフリップフ
ロップFF1 、FF2のデータによって決定される。信
号VRFYa 、VRFYb は、選択ゲートSG1a、SG
2a、制御ゲートCG1a〜CG8aが0Vにリセットされた
後で信号φn1、φp1がそれぞれ“L”、“H”になる前
に出力される。すなわち、信号VRFYa 、VRFYb
は、ビット線BLa の電位がメモリセルのしきい値によ
って決定した後、かつ、フリップフロップFF1 がリセ
ットされる前に出力される。
作を説明する。
ファレンスビット線になるビット線BLb がプリチャー
ジされる。また、プリチャージ信号φpa、φpbが“L”
になることにより、ビット線BLa 、BLb がフローテ
ィングになる。続いて、信号PBaが“L”になること
により、ノードN1 が“L”の場合のみビット線BLa
は2.5V以上に充電される。その後、フリップフロッ
プ活性化信号φn1、φp1がそれぞれ“L”、“H”にな
ることにより、フリップフロップFF1 はリセットされ
る。信号φa1、φb1が“H”になることによりフリップ
フロップFF1とビット線BLa 、BLb は接続され、
信号φn1、φp1がそれぞれ“H”、“L”になることに
よりビット線電位がセンスされる。
1 のデータが反転される。この時、フリップフロップF
F1 、FF2 において、ノードN1 は“0”書き込みの
場合はデータ反転動作後に“H”、“1”書き込み及び
“2”書き込みの一方の場合はデータ反転動作後に
“L”となり、ノードN3 は“1”書き込みの場合は
“L”、“2”書き込みの場合は“H”である。
出し動作では、ノードN1 が“H”でnチャネルMOS
トランジスタQn5がONであるので、メモリセルの状態
によらず、信号VRFYa が“H”になることにより0
Vの電圧VBLa 又はVBMa によってビット線BLa は
“L”になる。従って、フリップフロップFF1 によっ
てノードN1 が“L”になるようにビット線BLa がセ
ンスされ、再書き込みデータ“0”がラッチされる。
出し動作では、ノードN2 、N4 が“H”であるので、
信号VRFYb が“H”になることによりリファレンス
ビット線BLb は2.5Vになる。従って、メモリセル
が“1”書き込み状態に達していない場合には、ビット
線BLa は2.5V以上で、フリップフロップFF1に
よってノードN1 が“H”になるようにビット線BLa
はセンスされ、再書き込みデータ“1”がラッチされ
る。メモリセルが“1”書き込み状態に達している場合
には、ビット線BLa は2.5V以下で、フリップフロ
ップFF1 によってノードN1 が“L”になるようにビ
ット線BLa はセンスされ、再書き込みデータ“0”が
ラッチされ、再書き込みではしきい値は変わらない。
出し動作では、ノードN2 、N3 が“H”であるので、
信号VRFYb が“H”になることによりリファレンス
ビット線BLb は0.5Vになる。従って、メモリセル
が“2”書き込み状態に達していない場合には、ビット
線BLa は0.5V以上で、フリップフロップFF1に
よってノードN1 が“H”になるようにビット線BLa
はセンスされ、再書き込みデータ“2”がラッチされ
る。メモリセルが“2”書き込み状態に達している場合
には、ビット線BLa は0.5V以下で、フリップフロ
ップFF1 によってノードN1 が“L”になるようにビ
ット線BLa はセンスされ、再書き込みデータ“0”が
ラッチされ、再書き込みではしきい値は変わらない。
き込みデータとメモリセルの書き込み状態から再書き込
みデータが表1のように設定される。
態になるべきにも拘らず“1”書き込み不足のメモリセ
ルのみ再度“1”書き込みが行われ、“2”書き込み状
態になるべきにも拘らず“2”書き込み不足のメモリセ
ルにのみ再度“2”書き込みが行われる。
繰り返し行うことによって、個々のメモリセルに対し
て、書き込み時間が最適化されてデータ書き込みが行わ
れる。
ファイ読み出し時のメモリセルアレイ各部の電位を示
す。
線制御回路によって、3値記憶するEEPROMのメモ
リセルへのデータの書き込み、ベリファイ読み出し、読
み出し、消去ができる。
“1”及び“2”の一方か」を判定する第1読み出しサ
イクルと「“2”か、又は“1”及び“0”の一方か」
を判定する第2読み出しサイクルの2つの基本サイクル
が必要であり、ベリファイ読み出しサイクルにおいて
も、反転サイクルとベリファイサイクルの2つの基本サ
イクルを必要とし、それぞれの動作に時間がかかる。
を有する3値(多値)のEEPROMにおいては、読み
出しでは第1読み出しサイクルと第2読み出しサイクル
の2つの基本サイクルが必要であり、またベリファイ読
み出しサイクルでも反転サイクルとベリファイサイクル
の2つの基本サイクルを必要とし、それぞれの動作に時
間がかかる。
記憶セルを用いたEEPROMへのデータの書き込み、
ベリファイ読み出し、読み出し、消去をそれぞれ1つの
基本サイクルを繰り返すことにより行うことができ、ビ
ット線制御回路の高速な動作を実現できる多値記憶のE
EPROMを提供することにある。
高集積化を可能とする多値記憶のEEPROMを提供す
ることにある。
解決するために次のような手段を講じた。
装置は、3値以上の多値を記憶する電気的書換可能な複
数のメモリセルがマトリックスに配置されたメモリセル
アレイと、前記複数のメモリセルにそれぞれ接続され、
前記メモリセルとデータの授受を行う複数のビット線
と、前記メモリセルに記憶された情報をセンスする複数
のセンス手段と、前記メモリセルに書き込むデータを保
持する複数のデータラッチ回路と、前記メモリセルにデ
ータの書き込みが正しく行われたか否かをチェックする
する複数のベリファイ手段と、を具備し、前記複数のデ
ータラッチ回路のデータは、前記メモリセルの状態を書
き込み動作前の状態から変えるように制御する複数のデ
ータの内の1つであり、メモリセルの状態を書き込み動
作前の状態から変えるよう制御する前記複数のデータの
それぞれは、メモリセルの状態を書き込み動作前の状態
に保持するよう制御する前記データに対し、ハミング距
離が1であることを特徴とする。
憶装置は、3値以上の多値を記憶する電気的書換可能な
複数のメモリセルがマトリックスに配置されたメモリセ
ルアレイと、前記複数のメモリセルにそれぞれ接続さ
れ、前記メモリセルとデータの授受を行う複数のビット
線と、前記メモリセルに記憶された情報をセンスする複
数のセンス手段と、前記メモリセルに書き込むデータを
保持する複数のデータラッチ回路と、前記メモリセルに
データの書き込みが正しく行われたか否かをチェックす
るする複数のベリファイ手段と、前記メモリセルのデー
タを消去する手段と、を具備し、前記メモリセルの状態
を消去の状態から変えるように制御する前記データラッ
チ回路のデータのそれぞれは、メモリセルの状態を消去
の状態に保持するよう制御する前記データに対し、ハミ
ング距離が1であることを特徴とする。
る。
EEPROMメモリセルへのデータの書き込み、ベリフ
ァイ読み出し、読み出し、消去を行うことができる。こ
れに加えて本発明では、複数のスイッチの開閉動作によ
り、読み出しやベリファイ読み出しに際して、単一のサ
イクル動作でこれらを実行することができ、短時間でデ
ータの読み出し書き込みを行うことが可能になる。
では、読み出しでは「“0”か、又は“1”及び“2”
の一方か」を判定する第1読み出しサイクルと「“2”
か、又は“1”及び“0”の一方か」を判定する第2読
み出しサイクルの2つの基本サイクルが必要であり、ベ
リファイ読み出しサイクルでも反転サイクルとベリファ
イサイクルの2つの基本サイクルを必要とする。これに
対し本発明は、いずれも単一のサイクル動作でこれらを
実行することができるので、短時間でデータの読み出し
書き込みを行うことが可能になる。
基本になる多値記憶のNANDセル型EEPROMのメ
モリセルアレイについて説明する。以下の説明において
は、それぞれ3値記憶及び4値記憶のNANDセル型E
EPROMのメモリセルアレイについて説明する。
ROMのメモリセルアレイ1を示す。メモリセルアレイ
1はpウェル上又はp基板上(図示しない)に形成さ
れ、ビット線BLに接続される選択トランジスタS1
と、共通ソース線VSに接続される選択トランジスタS
2 との間に、8つのメモリセルM1 〜M8 が直列接続さ
れて1つのNANDセルを構成する。各選択トランジス
タS1 、S2 は、選択ゲートSG1 、SG2 を有する。
各メモリセルM1 〜M8 は、積層形成された浮遊ゲート
(電荷蓄積層)と制御ゲートCG1 〜CG8 を有し、浮
遊ゲートに蓄えられる電荷の量で情報を記憶する。この
蓄えられた電荷の量は、メモリセルのしきい値として読
み出すことができる。
出しは、図2に示されるようにして行われる。以下、制
御ゲートCG2 を有するメモリセルM2 が選択されてい
るとして説明する。
印加され、ビット線BLは前もって0Vにセットした後
フローティングになる。ビット線BLは、共通ソース線
VSからNANDセルを通して充電される。この充電さ
れたビット線BLの電位が選択されたメモリセルM2 の
しきい値によって決まるように、各選択ゲートSG1、
SG2 、制御ゲートCG1 〜CG8 の電圧が制御され
る。ビット線BLには、制御ゲートCG2 の電圧からセ
ルのしきい値を減じた電圧が現れる。
1 、SG2 、制御ゲートCG1 、CG3 〜CG8 を6V
に、選択された制御ゲートCG2 を2Vに、共通ソース
線VSを6Vにする。各部の電圧波形を図2(b)に示
す。また、セルのしきい値は、“0”書き込みセルが−
2.5V〜−1.5V、“1”書き込みセルが−0.5
V〜0.5V、“2”書き込みセルが1.5V〜2.5
Vとする。この条件で読み出しを行うと、ビット線には
“0”セルの場合には3.5V〜4.5V、“1”セル
の場合は1.5V〜2.5V、“2”セルの場合は0V
〜0.5Vの電圧が出力される。この様子を図3に示
す。
メモリセルアレイ1の構成は、図1に示す3値の場合と
同様であるので、図示及び詳細な説明を省略する。
場合と同様に行われるが、この場合には、3値の場合と
異なり選択された制御ゲートCG2 を、例えば4Vとす
る。そして、セルのしきい値は、“0”書き込みセルが
−2.5V〜−1.5V、“1”書き込みセルが−0.
5V〜0.5V、“2”書き込みセルが1.5V〜2.
5V、“3”書き込みセルが3.5V〜4.5Vとす
る。この条件で読み出しを行うと、ビット線には“0”
セルの場合には5.5V〜6V、“1”セルの場合は
3.5V〜4.5V、“2”セルの場合は1.5V〜
2.5V、“3”セルの場合は0V〜0.5Vの電圧が
出力される。この様子を図4に示す。
明する。
値記憶のNANDセル型EEPROMの基本構成を示す
ブロック図である。図5では、1本のビット線に関する
構造のみを示しているが、実際には各ビット線毎に同様
の構成が設けられている。
モリセル30は複数個直列接続され、図1及び図2に示
すようなNANDセルを構成している。
れぞれ接続され、前記メモリセルとデータの授受を行
う。
プ322 は、ビット線31の電位をセンス・増幅する。
チ332 はメモリセル30に書き込むデータを保持す
る。
イ手段342 はメモリセル30にデータの書き込みが正
しく行われたか否かをチェックする。
21 、第1データラッチ331 及び第1ベリファイ手段
341 とビット線31との接続を制御する。
22 、第2データラッチ332 及び第2ベリファイ手段
342 とビット線31との接続を制御する。
データラッチ331 、332 の内容に従ってビット線3
1に電位を設定する。
351 、352 を導通状態にしてメモリセル30からビ
ット線31にデータを取り出した後、第1、第2スイッ
チ351 、352 を解放状態にし、第1、第2センスア
ンプ321 、322 をほぼ同時に作動してデータセンス
・増幅する。更に、第1ベリファイ手段341 、第2ベ
リファイ手段342 もほぼ同時に作動して書き込みデー
タのベリファイを行う。
する。
ANDセル型EEPROMのメモリセルアレイ1とビッ
ト線制御回路2を示す図である。
され、他端は共通ソース線VSと接続される。選択ゲー
トSG1 、SG2 、制御ゲートCG1 〜CG8 は、複数
個のNANDセルで共有され、1本の制御ゲートを共有
するメモリセルMはページを構成する。メモリセルはそ
のしきい値Vt で、“0”、“1”、“2”データを記
憶することは図3と同様である。また、メモリセルアレ
イ1はpウェル上に形成されている。
n23 とpチャネルMOSトランジスタQp21〜Qp23 で
構成されるフリップフロップFF11と、nチャネルMO
SトランジスタQn24 〜Qn26 とpチャネルMOSトラ
ンジスタQp24 〜Qp26 で構成されるフリップフロップ
FF12とは、書き込み/読み出しデータをラッチする。
また、フリップフロップFF11及びFF12はセンスアン
プとしても動作する。フリップフロップFF11は、
「“0”書き込みをするか、又は“1”書き込み及び
“2”書き込みのいずれか一方の書き込みをするか」、
を書き込みデータ情報としてラッチし、メモリセルが
「“0”の情報を保持しているか、又は“1”の情報及
び“2”の情報のいずれか一方の情報を保持している
か」、を読み出しデータ情報としてラッチする。フリッ
プフロップFF12は、「“1”書き込みをするか、又は
“2”書き込みをするか」、を書き込みデータ情報とし
てラッチし、メモリセルが「“2”の情報を保持してい
るか、又は“0”の情報及び“1”の情報のいずれか一
方の情報を保持しているか」、を読み出しデータ情報と
してラッチする。
n30 は、信号Rが“H”になるとフリップフロップFF
11とノードVN1 及び/VN1 、FF12とノードVN2
及び/VN2 とをそれぞれ接続する。nチャネルMOS
トランジスタQn31 とQn33は、信号LTによりノード
/VN1 を参照電圧VRF1に、ノード/VN2 を参照
電圧VRF2にそれぞれ接続する。nチャネルMOSト
ランジスタQn32 とQn34 は信号LTによりノードVN
1 とVN2 をBLに接続する。nチャネルMOSトラン
ジスタQn35 、Qn36 はベリファイ読み出し時にFF12
にラッチされているデータに応じてFF11の参照電圧を
VRF2に変更する。nチャネルMOSトランジスタQ
n37 〜Qn40 はベリファイ時にノードVN1 とVN2 を
それぞれFF11、FF12にラッチされているデータに応
じてリセットする。
n44 、pチャネルMOSトランジスタQp27 、Qp28 は
書き込み時に、フリップフロップFF11、FF12にラッ
チされているデータに応じて、電圧VPH、VPM、VPLを
選択的にビット線BLに転送する。nチャネルMOSト
ランジスタQn45 は信号RSTが“H”になることによ
り、ビット線BLを0Vにリセットする。nチャネルM
OSトランジスタQn46 〜Qn49 は、信号CSLが
“H”になることにより、フリップフロップFF11とF
F12をデータ入出力線IO1 、/IO1 とIO2 、/I
O2 とにそれぞれ接続する。
作を図7〜図9を参照して説明する。図7は読み出し動
作のタイミング、図8は書き込み動作のタイミング、図
9はベリファイ読み出し動作のタイミングを示す図であ
る。以下の説明では、いずれも制御ゲートCG2 が選択
された場合を示す。
体がリセットされる。信号/SAPが“H”、SANが
“L”となり、フリップフロップFF11、FF12が非活
性化される。続いて、信号RSTが“H”になることに
よりビット線BLは0Vにリセットされる。この時、信
号LTとRも“H”でノードVL1 、VN1 、VL2、
VN2 がビット線と接続されており、これらのノードも
0Vになる。一方、ノード/VL1 、/VN1 は参照電
圧VRF1(読み出しの時は例えば3V)に接続され、
3Vに充電される。同様に、ノード/VL2 、/VN2
は参照電圧VRF2(読み出しの時は例えば1V)に接
続され、1Vに充電される。
いて、選択ゲートSG1 、SG2 、制御ゲートCG1 、
CG3 〜CG8 が6Vになる。それと同時に、選択され
た制御ゲートCG2 が2Vになる。選択されたメモリセ
ルのデータに応じて、ビット線BLが充電される。
ース線VS、選択ゲートSG1 、SG2 、制御ゲートC
G1 〜CG8 がそれぞれ0Vとなり、続いて信号LTが
“L”になることによりセルのデータに従ったビット線
BLの電位がノードVN1 、VN2 に取り込まれる。
AP、SANがそれぞれ“L”、“H”になることによ
り、フリップフロップFF11、FF12は活性化され、ビ
ット線BLの電位がセンスされる。セルのデータが
“0”の場合にはビット線BLの電位は3.5V〜4.
5Vであるので、VL1 =“H”、/VL1 =“L”、
VL2 =“H”、/VL2 =“L”がフリップフロップ
FF11、FF12でセンス、ラッチされる。
位は1.5V〜2.5Vで、VL1=“L”、/VL1
=“H”、VL2 =“H”、/VL2 =“L”のデータ
がフリップフロップFF11、FF12でセンス、ラッチさ
れる。データが“2”の場合は0V〜0.5Vの電圧が
ビット線BLに出力され、VL1 =“L”、/VL1=
“H”、VL2 =“L”、/VL2 =“H”のデータが
フリップフロップFF11、FF12でセンス、ラッチされ
る。
1、FF12にラッチされたデータを信号CSLを“H”
にしてデータ入出力線IO1 、/IO1 、IO2 、/I
O2 に送出することにより読み出しが行われる。
み出しサイクルによって、メモリセルに書き込まれた3
値のデータを読み出すことができる。
ータは消去され、メモリセルのしきい値Vt は−1.5
V以下になる。消去はpウェル、共通ソース線VS、選
択ゲートSG1 、SG2 を20Vに、制御ゲートCG1
〜CG8 を0Vとして電荷蓄積層から電子を放出するこ
とにより行われる。
データ入出力線IO1 、/IO1 、IO2 、/IO2 か
ら入力されフリップフロップFF11、FF12にラッチさ
れる。data11は「“0”書き込みか、又は“1”書き込
み及び“2”書き込みの一方か」を制御するためのデー
タである。“0”書き込みの場合はノードVL1 は
“L”、“1”書き込み及び“2”書き込みの一方の場
合はノードVL1 は“H”である。data12は「“1”書
き込みか、“2”書き込みか」を制御するためのデータ
である。“1”書き込みの場合はノードVL2 は
“L”、“2”書き込みの場合はノードVL2 は“H”
である。
OSトランジスタQn45 が導通しビット線BLが0Vに
リセットされる。この時、信号LT、Rは“L”でフリ
ップフロップFF11、FF12とビット線BL、参照電圧
VRF1、VRF2は分離されている。次に、信号Wが
“H”になる。
プFF11にノードVL1 が“L”のデータがラッチされ
ているため、pチャネルMOSトランジスタQp27 、Q
p28が導通しビット線BLは電圧VPHによりVccに充電
される。“1”書き込みの場合は、ノードVL1 が
“H”、フリップフロップFF12のノード/VL2 に
“H”のデータがラッチされているため、nチャネルM
OSトランジスタQn41 、Qn43 、Qn44 が導通しビッ
ト線BLには電圧VPMにより1Vが印加される。“2”
書き込みの場合は、VL2 が“H”であるので、nチャ
ネルMOSトランジスタQn42 ,Qn43 、Qn44 が導通
しビット線BLは電圧VPLにより0Vになる。この時、
選択ゲートSG1 がVcc、制御ゲートCG1 〜CG8 が
Vccになる。選択ゲートSG2 は書き込み動作中0Vで
ある。
G1 〜CG8 が10V、電圧VPHが8Vになる。この
時、“0”書き込みであればビット線BLは8Vに充電
される。この後、選択された制御ゲートCG2 が20V
になる。
の場合は、ビット線BLと制御ゲートCG2 の電位差に
よって電子がメモリセルの電荷蓄積層に注入され、メモ
リセルのしきい値は上昇する。“1”書き込みの場合
は、“2”書き込みに比較してメモリセルの電荷蓄積層
に注入すべき電荷量を少なくしなければならないので、
ビット線BLを1Vにして制御ゲートCG2 との電位差
を19Vに緩和している。“0”書き込み時は、ビット
線電圧(=8V)によって電子の注入が抑制されメモリ
セルのしきい値は変わらない。
SG1 、制御ゲートCG1 〜CG8を0Vとし、“0”
書き込み時のビット線BLの電圧(=8V)は遅れて0
Vにリセットされる。この順序が反転すると一時的に
“2”書き込み動作の状態ができて、“0”書き込み時
に間違ったデータを書いてしまう。
う。ベリファイ読み出しを図9を参照して説明する。
込み状態を確認し、全てのセルに充分な書き込みがされ
ていれば書き込み動作を終了し、書き込み不足のメモリ
セルがあれば不足のセルにのみ追加書き込みを行うため
のデータを作る。フリップフロップFF11、FF12にda
ta11、data12をラッチしたままセルの読み出しを行い、
data11、data12とビット線BL上のデータから次に書き
込むデータである新しいdata11、data12を作成しフリッ
プフロップFF11、FF12にラッチする。
T、LTが“H”になることによりビット線BLとノー
ドVN1 、VN2 は0Vにリセットされる。ノード/V
N1 は参照電圧VRF1に、/VN2 はVRF2に接続
される。VRF1、VRF2の電圧は、読み出し時の3
V、1Vに対応して、それぞれ2.5V、0.5Vのよ
うに、0.5Vの書き込みしきい値マージンを確保する
ために低く設定する。この時、信号Rは“L”で、ビッ
ト線BLはノードVL1 、VL2 から切り離されてい
る。同様に参照電圧VFR1、VFR2も/VL1 、/
VL2 から切り離されており、フリップフロップFF1
1、FF12はdata11、data12をラッチするよう活性化さ
れたままである。
いて、選択ゲートSG1 、SG2 、制御ゲートCG1 、
CG3 〜CG8 が6Vになる。それと同時に、選択され
た制御ゲートCG2 が2Vになる。選択されたメモリセ
ルのデータに応じて、ビット線BLが所定の電圧に充電
される。
保するために、参照電圧VRF1、VRF2を読み出し
時に比べ0.5V低く設定したが、VRF1、VRF2
を読み出し時と同様3V、1Vとして、代わりに選択さ
れた制御ゲートCG2 の電圧を2.5Vと高くしても同
様の効果が得られる。
ース線VS、選択ゲートSG1 、SG2 、制御ゲートC
G1 〜CG8 がそれぞれ0Vとなり、続いてLTが
“L”になることによりセルのデータに従ったビット線
BLの電位がノードVN1 、VN2 に取り込まれる。
VN1 、VN2 の電位がFF11、FF12にラッチされた
データによりモディファイされる。その後に、FF11、
FF12は非活性化されリセットされる。続いて信号Rが
“H”となり、ノードVN1、/VN1 、VN2 、/V
N2 の電位がそれぞれノードVL1 、/VL1 、VL2
、/VL2 に転送され、フリップフロップFF11、F
F12が再び活性化され新たなデータがセンス、ラッチさ
れる。
出し動作では、ノード/VL1 が“H”でnチャネルM
OSトランジスタQn38 がONであるので、メモリセル
の状態、つまりビット線BLの電位によらず、信号VE
が“H”になってnチャネルMOSトランジスタQn37
が導通するとノードVN1 は0Vになる。従って、フリ
ップフロップFF11がリセットされた後に活性化される
と、ノードVL1 が“L”になるようにフリップフロッ
プFF11によってセンスされ、再書き込みデータ“0”
がdata11としてラッチされる。
出し動作では、ノード/VL1 が“L”であるので、n
チャネルMOSトランジスタQn38 はOFFで、信号V
Eが“H”になってnチャネルMOSトランジスタQn3
7 が導通してもノードVN1の電位は変化しない。従っ
て、メモリセルが“1”書き込み状態に達していない場
合には、ノードVN1 は2.5V以上で、フリップフロ
ップFF11がリセットされた後に活性化されるとノード
VL1 が“H”になるようにフリップフロップFF11に
よってセンス、ラッチされる。メモリセルが“1”書き
込み状態に達している場合には、ノードVN1 は2.5
V以下で、ノードVL1 が“L”になるようにフリップ
フロップFF11によってセンス、ラッチされる。
ルMOSトランジスタQn40 がONであるので、ビット
線BLの電位によらず、信号VEが“H”になってnチ
ャネルMOSトランジスタQn39 が導通するとノードV
N2 は0Vになる。従って、フリップフロップFF12が
リセットされた後に活性化されると、ノードVL2 が
“L”になるようにフリップフロップFF12によってセ
ンスされる。
き込み状態に達していない場合には、再書き込みデータ
“1”がdata11、data12としてラッチされ、セルが
“1”書き込み状態に達している場合には、再書き込み
データ“0”がラッチされ、再書き込みではしきい値は
変わらない。
出し動作では、ノード/VL1 が“L”であるので、n
チャネルMOSトランジスタQn38 はOFFで、信号V
Eが“H”になってnチャネルMOSトランジスタQn3
7 が導通してもノードVN1の電位は変化しない。ま
た、ノードVL2 が“H”でnチャネルMOSトランジ
スタQn36 がONであるので、信号VEが“H”になっ
てnチャネルMOSトランジスタQn35 が導通するとノ
ード/VN1 は参照電圧VRF2と接続されてノード/
VN2 と同様に0.5Vになる。従って、メモリセルが
“2”書き込み状態に達していない場合には、ノードV
N1 は0.5V以上で、ノードVL1 が“H”になるよ
うにフリップフロップFF11センスされる。メモリセル
が“2”書き込み状態に達している場合には、ノードV
N1 は0.5V以下で、ノードVL1 が“L”になるよ
うにフリップフロップFF11によってセンスされる。
nチャネルMOSトランジスタQn40 はOFFで、信号
VEが“H”になってnチャネルMOSトランジスタQ
n39が導通してもノードVN2 の電位は変化しない。従
って、メモリセルが“2”書き込み状態に達していない
場合には、ノードVN2 は0.5V以上で、ノードVL
2 が“H”になるようにフリップフロップFF12によっ
てセンスされる。メモリセルが“2”書き込み状態に達
している場合には、ノードVN2 は0.5V以下で、ノ
ードVL2 が“L”になるようにフリップフロップFF
12によってセンスされる。
き込み状態に達していない場合には、再書き込みデータ
“2”がdata11、data12としてラッチされ、セルが
“2”書き込み状態に達している場合には、再書き込み
データ“0”がラッチされて、再書き込みではしきい値
は変わらない。
き込みデータとメモリセルの書き込み状態から再書き込
みデータが表1のように設定される。表1から分かるよ
うに、“1”書き込み状態になるべきにも拘らず“1”
書き込み不足のメモリセルのみ再度“1”書き込みが行
われ、“2”書き込み状態になるべきにも拘らず“2”
書き込み不足のメモリセルにのみ再度“2”書き込みが
行われる。
み出し動作を繰り返し行うことによって、個々のメモリ
セルに対して、書き込み時間が最適化されてデータ書き
込みが行われる。
に係わる3値記憶のNANDセル型EEPROMのメモ
リセルアレイ1とビット線制御回路2−1及び2−2を
示す図である。
ROMメモリセルへのデータの書き込み、ベリファイ読
み出し、読み出し、消去がそれぞれ単一のサイクルでで
きることは上記の通りである。しかし、第1実施例では
ビット線制御回路2の規模が大きく、ビット線のピッチ
を考えたときにSi基板上に効率よくレイアウトするこ
とが難しい場合がある。図10及び図11に示す第2実
施例は、ビット線制御回路2を2つの部分(ビット線制
御回路2−1及び2−2)に分けて、ビット線の両端に
分離して配置することが可能で、レイアウトの困難さを
軽減できる特徴を更に有する。
され、他端は共通ソース線VSと接続される。選択ゲー
トSG1 、SG2 、制御ゲートCG1 〜CG8 は、複数
個のNANDセルで共有され、1本の制御ゲートを共有
するメモリセルMはページを構成する。メモリセルはそ
のしきい値Vt で、“0”、“1”、“2”データを記
憶することは図3及び図6と同様である。また、メモリ
セルアレイ1はpウェル上に形成されている。
n53 とpチャネルMOSトランジスタQp51 〜Qp53 で
構成されるフリップフロップFF21と、nチャネルMO
SトランジスタQn54 〜Qn56 とpチャネルMOSトラ
ンジスタQp54 〜Qp56 で構成されるフリップフロップ
FF22は、書き込み/読み出しデータをラッチする。ま
た、フリップフロップFF21、FF22はセンスアンプと
しても動作する。
込み及び“2”書き込みの一方をするか、又は“1”書
き込みをするか」、を書き込みデータ情報としてラッチ
し、メモリセルが「“0”の情報を保持しているか、又
は“1”の情報及び“2”の情報の一方の情報を保持し
ているか」、を読み出しデータ情報としてラッチする。
フリップフロップFF22は、「“1”書き込みをする
か、又は“2”書き込みをするか」、を書き込みデータ
情報としてラッチし、メモリセルが「“2”の情報を保
持しているか、又は“0”の情報及び“1”の情報の一
方の情報を保持しているか」、を読み出しデータ情報と
してラッチする。
n60 は、信号Rが“H”になるとFF21とノードVN3
、/VN3 、FF22とノードVN4 、/VN4 をそれ
ぞれ接続する。nチャネルMOSトランジスタQn61 と
Qn63 は、信号LTによりノード/VN3 を参照電圧V
RF1、ノード/VN4 を参照電圧VRF2にそれぞれ
接続する。nチャネルMOSトランジスタQn62 とQn6
4 は信号LTによりノードVN3 とVN4 をBLに接続
する。nチャネルMOSトランジスタQn65 〜Qn68 は
ベリファイ時にノードVN3 とVN4 をそれぞれフリッ
プフロップFF21、FF22にラッチされているデータに
応じてリセットする。
n74 、pチャネルMOSトランジスタQp57 〜Qp59 、
及びインバータINVは、書き込み時に、フリップフロ
ップFF21、FF22にラッチされているデータに応じ
て、電圧VPH、VPM、VPLを選択的にビット線BLに転
送する。nチャネルMOSトランジスタQn75 は信号R
STが“H”になることによりビット線BLを0Vにリ
セットする。nチャネルMOSトランジスタQn76 〜Q
n79 は、信号CSLが“H”になることにより、フリッ
プフロップFF21をデータ入出力線IO1 、/IO1
に、フリップフロップFF22をデータ入出力線IO2 、
/IO2 に接続する。
作を図12〜図14を参照して説明する。図12は読み
出し動作のタイミング、図13は書き込み動作のタイミ
ング、図14はベリファイ読み出し動作のタイミングを
示す。以下の説明では、いずれも制御ゲートCG2 が選
択された場合を示す。
る。
体がリセットされる。信号/SAPが“H”、SANが
“L”となり、フリップフロップFF21、FF22が非活
性化される。続いて、信号RSTが“H”になることに
より、ビット線BLは0Vにリセットされる。この時、
信号LTとRも“H”でノードVL3 、VN3 、VL4
、VN4 がビット線と接続されておりこれらのノード
も0Vになる。一方、ノード/VL3 、/VN3 は参照
電圧VRF1(読み出しの時は例えば3V)に接続さ
れ、3Vに充電される。同様に、ノード/VL4 、/V
N4 は参照電圧VRF2(読み出しの時は例えば1V)
に接続され、1Vに充電される。
いて、選択ゲートSG1 、SG2 、制御ゲートCG1 、
CG3 〜CG8 が6Vになる。それと同時に、選択され
た制御ゲートCG2 は2Vになる。選択されたメモリセ
ルのデータに応じて、ビット線BLが所定の電位に充電
される。
ース線VS、選択ゲートSG1 、SG2 、制御ゲートC
G1 〜CG8 がそれぞれ0Vとなり、続いてLTが
“L”になることによりセルのデータに応じたビット線
BLの電位がノードVN3 、VN4 に取り込まれる。
AP、SANがそれぞれ“L”、“H”になることによ
り、フリップフロップFF21、FF22は活性化され、ビ
ット線BLの電位がセンスされる。セルのデータが
“0”の場合にはビット線BLの電位は3.5V〜4.
5Vであるので、VL3 =“H”、/VL3 =“L”、
VL4 =“H”、/VL4 =“L”になるように、フリ
ップフロップFF21、FF22でセンス、ラッチされる。
位は1.5V〜2.5Vで、VL3=“L”、/VL3
=“H”、VL4 =“H”、/VL4 =“L”のデータ
がセンス、ラッチされる。データが“2”の場合は0V
〜0.5Vの電圧がビット線BLに出力され、VL3 =
“L”、/VL3 =“H”、VL4 =“L”、/VL4
=“H”のデータがセンス、ラッチされる。
1、FF22にラッチされたデータを信号CSLを“H”
にしてデータ入出力線IO1 、/IO1 、IO2 、/I
O2 に送出することにより読み出しが行われる。
って、メモリセルに書き込まれた3値のデータを読み出
すことができる。
ータは消去され、メモリセルのしきい値Vt は−1.5
V以下である。消去はpウェル、共通ソース線VS、選
択ゲートSG1 、SG2 を20Vに、制御ゲートCG1
〜CG8 を0Vとして電荷蓄積層から電子を放出するこ
とにより行われる。
る。
れぞれデータ入出力線IO1 、/IO1 、IO2 、/I
O2 から入力され、フリップフロップFF21、FF22に
ラッチされる。data21は「“0”書き込み及び“2”書
き込みの一方か、又は“1”書き込みか」を制御し、
“0”書き込み及び“2”書き込みの一方の場合はノー
ドVL3 は“L”、“1”書き込みの場合はノードVL
3 は“H”である。data22は「“0”書き込み及び
“1”書き込みの一方か、又は“2”書き込みか」を制
御し、“0”書き込み及び“1”書き込みの一方の場合
はノードVL4 は“L”、“2”書き込みの場合はノー
ドVL4 は“H”である。
“H”になってnチャネルMOSトランジスタQn75 が
導通しビット線BLが0Vにリセットされる。この時、
信号LT、Rは“L”でフリップフロップFF21、FF
22とビット線BL、参照電圧VRF1、VRF2は分離
されている。次に、信号W1が“H”になる。“0”又
は“2”書き込みの場合は、フリップフロップFF21に
ノード/VL3 が“H”のデータがラッチされているた
め、nチャネルMOSトランジスタQn69 、Qn70が導
通しビット線BLはVccに充電される。“1”書き込み
の場合は、ビット線BLは0Vのままである。インバー
タINVの出力は、ビット線がVccになる“0”書き込
み及び“2”書き込みの一方の場合は“L”、ビット線
が0Vである“1”書き込みの場合は“H”になる。
“H”になる。“0”書き込みの場合は、インバータI
NVの出力が“L”、ノードVL4 が“L”であるの
で、pチャネルMOSトランジスタQp57 〜Qp59 が導
通し、ビット線BLは電圧VPHによりVccに保持され
る。“1”書き込みの場合は、インバータINVの出力
が“H”、フリップフロップFF22にノード/VL4 が
“H”のデータがラッチされているため、nチャネルM
OSトランジスタQn71 、Qn72 、Qn74 が導通しビッ
ト線BLには電圧VPMにより1Vが印加される。“2”
書き込みの場合は、VL4 が“H”であるので、nチャ
ネルMOSトランジスタQn73 、Qn74 が導通しビット
線BLは電圧VPLにより0Vになる。この時、選択ゲー
トSG1 がVcc、制御ゲートCG1 〜CG8 がVccにな
る。選択ゲートSG2 は書き込み動作中0Vである。
G1 〜CG8 が10V、電圧VPHが8Vになる。この
時、“0”書き込みであればビット線BLは8Vに充電
される。この後、選択された制御ゲートCG2 が20V
になる。
の場合は、ビット線BLと制御ゲートCG2 の電位差に
よって電子がメモリセルの電荷蓄積層に注入され、メモ
リセルのしきい値は上昇する。“1”書き込みの場合
は、“2”書き込みに比較してメモリセルの電荷蓄積層
に注入すべき電荷量を少なくしなければならないため、
ビット線BLを1Vにして制御ゲートCG2 との電位差
を19Vに緩和している。“0”書き込み時は、ビット
線電圧(=8V)によって電子の注入が抑制されメモリ
セルのしきい値は変わらない。
SG1 、制御ゲートCG1 〜CG8を0Vとし、“0”
書き込み時のビット線BLの電圧(=8V)は遅れて0
Vにリセットされる。この順序が反転すると一時的に
“2”書き込み動作の状態ができて、“0”書き込み時
に間違ったデータを書いてしまう。
う。ベリファイ読み出しを図14を参照して説明する。
込み状態を確認し、全てのセルに充分な書き込みがされ
ていれば書き込み動作を終了し、書き込み不足のメモリ
セルがあれば不足のセルにのみ追加書き込みを行うため
のデータを作る。フリップフロップFF21、FF22にda
ta21、data22をラッチしたままセルの読み出しを行い、
data21、data22とビット線BL上のデータから次に書き
込むデータである新しいdata21、data22を作成しフリッ
プフロップFF21、FF22にラッチする。
T、LTが“H”になることによりビット線BLとノー
ドVN3 、VN4 は0Vにリセットされる。ノード/V
N3 は参照電圧VRF1に、/VN4 は参照電圧VRF
2に接続される。参照電圧VRF1、VRF2の電圧は
読み出し時の3V、1Vに対応して、それぞれ2.5
V、0.5Vのように、0.5Vの書き込みしきい値マ
ージンを確保するために低く設定する。この時、信号R
は“L”でビット線BLはノードVL3 、VL4 から切
り離されている。同様に参照電圧VFR1、VFR2も
/VL3 、/VL4から切り離されており、フリップフ
ロップFF21、FF22は、data21、data22をラッチする
よう活性化されたままである。
いて、選択ゲートSG1 、SG2 、制御ゲートCG1 、
CG3 〜CG8 が6Vになる。それと同時に、選択され
た制御ゲートCG2 は2Vになる。選択されたメモリセ
ルのデータに応じて、ビット線BLが充電される。
保するために、参照電圧VRF1、VRF2を読み出し
時に比べ0.5V低く設定したが、参照電圧VRF1、
VRF2を読み出し時と同様3V、1Vとして、代わり
に選択された制御ゲートCG2 の電圧を2.5Vと高く
しても同様の効果が得られる。
ース線VS、選択ゲートSG1 、SG2 、制御ゲートC
G1 〜CG8 がそれぞれ0Vとなり、続いてLTが
“L”になることによりセルのデータに従ったビット線
BLの電位がノードVN3 、VN4 に取り込まれる。
VN3 、VN4 の電位がFF21、FF22にラッチされた
データによりモディファイされる。その後に、FF21、
FF22は非活性化されリセットされる。続いて信号Rが
“H”となり、ノードVN3、/VN3 、VN4 、/V
N4 の電位がそれぞれノードVL3 、/VL3 、VL4
、/VL4 に転送され、フリップフロップFF21、F
F22が再び活性化され新たなデータがセンス、ラッチさ
れる。
出し動作では、ノード/VL3 が“H”でnチャネルM
OSトランジスタQn66 がONであるので、メモリセル
の状態、つまりビット線BLの電位によらず、信号VE
が“H”になってnチャネルMOSトランジスタQn65
が導通するとノードVN3 は0Vになる。従って、フリ
ップフロップFF21がリセットされた後に活性化される
と、ノードVL3 が“L”になるようにフリップフロッ
プFF21によってセンスされる。
ルMOSトランジスタQn68 がONであるので、ビット
線BLの電位によらず、信号VEが“H”になって、n
チャネルMOSトランジスタQn67 が導通するとノード
VN4 は0Vになる。従って、フリップフロップFF22
がリセットされた後に活性化されると、ノードVL4が
“L”になるようにフリップフロップFF22によってセ
ンスされる。上記のようにして、再書き込みデータ
“0”がdata21、data22としてラッチされる。
出し動作では、ノード/VL3 が“L”であるので、n
チャネルMOSトランジスタQn66 はOFFで、信号V
Eが“H”になってnチャネルMOSトランジスタQn6
5 が導通してもノードVN3の電位は変化しない。従っ
て、メモリセルが“1”書き込み状態に達していない場
合には、ノードVN3 は2.5V以上で、フリップフロ
ップFF21がリセットされた後に活性化されるとノード
VL3 が“H”になるようにフリップフロップFF21に
よってセンス、ラッチされる。メモリセルが“1”書き
込み状態に達している場合には、ノードVN3 は2.5
V以下で、ノードVL3 が“L”になるようにフリップ
フロップFF21によってセンス、ラッチされる。
ルMOSトランジスタQn68 がONであるので、ビット
線BLの電位によらず、信号VEが“H”になってnチ
ャネルMOSトランジスタQn67 が導通するとノードV
N4 は0Vになる。従って、フリップフロップFF22が
リセットされた後に活性化されると、ノードVL4 が
“L”になるようにフリップフロップFF22によってセ
ンスされる。
き込み状態に達していない場合には、再書き込みデータ
“1”がdata21、data22としてラッチされ、セルが
“1”書き込み状態に達している場合には、再書き込み
データ“0”がラッチされ、再書き込みではしきい値は
変わらない。
出し動作では、ノード/VL3 が“H”でnチャネルM
OSトランジスタQn66 がONであるので、ビット線B
Lの電位によらず、信号VEが“H”になってnチャネ
ルMOSトランジスタQn65が導通するとノードVN3
は0Vになる。従って、フリップフロップFF21がリセ
ットされた後に活性化されると、ノード/VL3 が
“L”になるようにフリップフロップFF21によってセ
ンスされる。
で、nチャネルMOSトランジスタQn68 はOFFで、
信号VEが“H”になってnチャネルMOSトランジス
タQn67 が導通してもノードVN4 の電位は変化しな
い。従って、メモリセルが“2”書き込み状態に達して
いない場合には、ノードVN4 は0.5V以上で、ノー
ドVL4 が“H”になるようにフリップフロップFF22
によってセンスされる。メモリセルが“2”書き込み状
態に達している場合には、ノードVN4 は0.5V以下
で、ノードVL4 が“L”になるようにフリップフロッ
プFF22によってセンスされる。
き込み状態に達していない場合には、再書き込みデータ
“2”がdata21、data22としてラッチされ、セルが
“2”書き込み状態に達している場合には、再書き込み
データ“0”がラッチされ、再書き込みではしきい値は
変わらない。
“1”書き込み状態になるべきにも拘らず“1”書き込
み不足のメモリセルのみ再度“1”書き込みが行われ、
“2”書き込み状態になるべきにも拘らず“2”書き込
み不足のメモリセルにのみ再度“2”書き込みが行われ
る。
み出し動作を繰り返し行うことによって、個々のメモリ
セルに対して、書き込み時間が最適化されてデータ書き
込みが行われる。
リファイ読み出しを行うには、ビット線制御回路内の2
つのフリップフロップにラッチされているデータの演算
が通常不可欠である。このためには、フリップフロップ
間で信号のやりとりが必要で、図6の実施例ではFF11
のデータがnチャネルMOSトランジスタQn43 に供給
され、フリップフロップFF12のデータがnチャネルM
OSトランジスタQn36 に供給されている。
ようにビット線の両端に2つのフリップフロップを分離
して配置した場合には、両者を結線することが実際上困
難である。そこで、図10及び図11では、書き込み時
にはビット線をデータをやりとりする配線として活用
し、フリップフロップFF21のデータをビット線BLを
介してpチャネルMOSトランジスタQp57 、nチャネ
ルMOSトランジスタQn71 に供給している。ベリファ
イ読み出しの場合には、データの演算が不要になるよう
に“0”、“1”、”2”に対応するデータの組み合わ
せを工夫してある。このために2つのフリップフロップ
間に余分な配線がなく、簡潔な回路構成である。
線制御回路2によって、3値記憶するEEPROMメモ
リセルへのデータの書き込み、ベリファイ読み出し、読
み出し、消去ができる。しかも、関連技術では、読み出
しでは「“0”か、又は“1”及び“2”の一方か」を
判定する第1読み出しサイクルと「“2”か、又は
“1”及び“0”の一方か」を判定する第2読み出しサ
イクルの2つの基本サイクルが必要であり、またベリフ
ァイ読み出しサイクルでも反転サイクルとベリファイサ
イクルの2つの基本サイクルを必要としたのに対し、本
第2実施例ではいずれもそれぞれ単一のサイクル動作で
実行できる特徴があり、短時間でデータの読み出し書き
込みを行うことができる。更に、ビット線制御回路2を
2つに分け、ビット線の両端に分離して配置しており、
Si基板上に効率よく配列することができる。
2を用いた3値記憶式EEPROMの全体構成例を示す
ブロック図である。
て、アレイの両側に分割して配置された読み出し/書き
込み時のビット線を制御するためのビット線制御回路2
−1及び2−2と、ワード線電位を制御するためのワー
ド線駆動回路6が設けられる。ビット線制御回路2−1
及び2−2は、カラムデコーダ3によって選択される。
ビット線制御回路2−1及び2−2は、データ入出力線
(I/O線)を介して入出力データ変換回路4と書き込
み/読み出しデータのやり取りを行う。入出力データ変
換回路4は、読み出されたメモリセルの多値情報を外部
に出力するため2値情報に変換し、外部から入力された
書き込みデータの2値情報をメモリセルの多値情報に変
換する。入出力データ変換回路4は、外部とのデータ入
出力を制御するデータ入出力バッファ5に接続される。
2−1及び2−2を用いた3値記憶式EEPROMの他
の構成例のメモリセルアレイとビット線制御回路部分を
示す。
メモリセルアレイを複数のブロックに分割し、複数のブ
ロックの内の一部のブロックのみを同時に動作させるア
レイ分割動作が一般的に行われる。この時、第2実施例
に示すビット線制御回路2を用いれば、ブロックとブロ
ックの間に図16に示すようにビット線制御回路2−1
及び2−2を交互に配置することができる。
アレイ1−2が動作する時には、ビット線制御回路2−
1Bはビット線制御回路2−2Aとペアとなって動作
し、セルアレイ1−3が動作する時には、ビット線制御
回路2−1Bはビット線制御回路2−2Bとペアとなっ
て動作する。ビット線制御回路2−1Bはセルアレイ1
−2と1−3で共有される。このように、本構成例では
分割配置されたビット線制御回路が2つのセルアレイで
共有することができ、Si基板に集積したときにチップ
サイズを小さくすることができる。
のNAND型EEPROMに本発明を適用した実施例を
示したが、本発明は3値記憶のみでなく、3値以上の多
値記憶のEEPROMにも適用可能である。以下、本発
明を多値記憶のNAND型EEPROMに適用した場合
の実施例を説明する。
NDセル型EEPROMの基本構成を示すブロック図で
ある。図17では、1本のビット線に関する構造のみを
示しているが、第1実施例と同様に、実際には各ビット
線毎に同様の構成が設けられている。
モリセル30は複数個直列接続され、図1及び図2に示
すようなNANDセルを構成している。
ぞれ接続され、前記セルとデータの授受を行う。
プ322 、…、第(n−1)センスアンプ32n-1 は、
ビット線31の電位をセンス・増幅する。
チ332 、…、第(n−1)データラッチ33n-1 はメ
モリセル30に書き込むデータを保持する。
イ手段342 、…、第(n−1)ベリファイ手段34n-
1 はメモリセル30にデータの書き込みが正しく行われ
たか否かをチェックする。
21 、第1データラッチ331 及び第1ベリファイ手段
341 とビット線31との接続を制御する。
22 、第2データラッチ332 及び第2ベリファイ手段
342 とビット線31との接続を制御する。
1)センスアンプ32n-1 、第(n−1)データラッチ
33n-1 及び第(n−1)ベリファイ手段34n-1 とビ
ット線31との接続を制御する。
2、…、第(n−1)データラッチ331 、332 、
…、33n-1 の内容によってビット線31に電位を設定
する。
…、第(n−1)スイッチ351 、352 、…、35n-
1 を導通状態にしてメモリセル30からビット線31に
データを取り出した後、第1、第2、…、第(n−1)
スイッチ351 、352 、…、35n-1 を解放状態に
し、第1、第2、…、第(n−1)センスアンプ321
、322 、…、32n-1 をほぼ同時に作動してデータ
センス・増幅する。センス・増幅されたデータは、カラ
ム選択信号115によって第1、第2、第(n−1)ト
ランジスタ361 、362 、…、36n-1 が導通し、デ
ータ入出力線37へ送られる。同様に、第1、第2、
〜、第(n−1)ベリファイ手段341 、342、…、
34n-1 もほぼ同時に作動して書き込みデータのベリフ
ァイを行う。
る。以下の説明においては、3値以上の多値記憶として
4値記憶のNANDセル型EEPROMを例にとって説
明する。
NANDセル型EEPROMのメモリセルアレイ1とビ
ット線制御回路2を示す。NANDセルの一端はビット
線BLに接続され、他端は共通ソース線VSと接続され
る。選択ゲートSG1 、SG2 、制御ゲートCG1 〜C
G8 は、複数個のNANDセルで共有され、1本の制御
ゲートを共有するメモリセルMはページを構成する。メ
モリセルはそのしきい値Vt で、“0”、“1”、
“2”、“3”データを記憶することは図4と同様であ
る。また、メモリセルアレイ1はpウェル(図示しな
い)上に形成されている。
n113とpチャネルMOSトランジスタQp111〜Qp113と
で構成されるフリップフロップFF111 、nチャネルM
OSトランジスタQn121〜Qn123とpチャネルMOSト
ランジスタQp121〜Qp123とで構成されるフリップフロ
ップFF112 、nチャネルMOSトランジスタQn131〜
Qn133とpチャネルMOSトランジスタQp131〜Qp133
とで構成されるフリップフロップFF113 は、書き込み
/読み出しデータをラッチする。また、フリップフロッ
プFF111 、FF112 、FF113 は、センスアンプとし
ても動作する。
n117、Qn126、Qn127、Qn136、Qn137は、信号Rが
“H”になるとフリップフロップFF111 とノードVN
11、/VN11、FF112 とノードVN12、/VN12、F
F113 とノードVN13、/VN13をそれぞれ接続する。
n125、Qn135は、信号LTによりノード/VN11を参照
電圧Vref1、ノード/VN12を参照電圧Vref2、ノード
/VN13を参照電圧Vref3にそれぞれ接続する。
n124、Qn134は信号LTによりノードVN11、VN12、
VN13をBLに接続する。
n119、Qn128、Qn129、Qn138、Qn139はベリファイ読
み出し時にノードVN11、VN12、VN13を、それぞれ
フリップフロップFF111 、FF112 、FF113 にラッ
チされているデータに応じて、接地電位にする。
n146、pチャネルMOSトランジスタQp141〜Qp146は
書き込み時に、フリップフロップFF111 、FF112 、
FF113 にラッチされているデータに応じて、電圧Vpp
0 、Vpp1 、Vpp2 、Vpp3を選択的にビット線BLに
転送する。nチャネルMOSトランジスタQn147は信号
RSTが“H”になることによりビット線BLを0Vに
リセットする。nチャネルMOSトランジスタQn151〜
Qn156は信号CSLが“H”になることによりフリップ
フロップFF111 、FF112 、FF113 をデータ入出力
線IO1 及び/IO1 、IO2 及び/IO2 、IO3 及
び/IO3 、にそれぞれ接続する。
作を図19〜図21を参照して説明する。図19は読み
出し動作のタイミング、図20は書き込み動作のタイミ
ング、図21はベリファイ読み出し動作のタイミングを
示す。以下の説明では、いずれも制御ゲートCG2 が選
択された場合を示す。
る。
体がリセットされる。信号/SAPが“H”、SANが
“L”となり、フリップフロップFF111 、FF112 、
FF113 が非活性化される。続いて、信号RSTが
“H”になることによりビット線BLは0Vにリセット
される。この時、信号LTとRも“H”でノードVL1
1、VN11、VL12、VN12、VL13、VN13がビット
線と接続されておりこれらのノードも0Vになる。一
方、ノード/VL11、/VN11は参照電圧Vref1(読み
出しの時は例えば5V)に接続され、5Vに充電され
る。同様に、ノード/VL12、/VN12は参照電圧Vre
f2(読み出しの時は例えば3V)に接続され、3Vに、
ノード/VL13、/VN13は参照電圧Vref3(読み出し
の時は例えば1V)に接続され、1Vに充電される。
いて、選択ゲートSG1 、SG2 、制御ゲートCG1 、
CG3 〜CG8 が6Vになる。それと同時に、選択され
た制御ゲートCG2 は4Vになる。選択されたメモリセ
ルのデータに応じて、ビット線BLが充電される。
ース線VS、選択ゲートSG1 、SG2 、制御ゲートC
G1 〜CG8 がそれぞれ0Vとなり、続いてLTが
“L”になることによりセルのデータに従ったビット線
BLの電位がノードVN11、VN12、VN13に取り込ま
れる。
AP、SANがそれぞれ“L”、“H”になることによ
り、フリップフロップFF111 、FF112 、FF113 が
活性化され、ビット線BLの電位がセンスされる。セル
のデータが“0”の場合にはビット線BLの電位は5.
5V〜6Vであるので、ノードVL11=“H”、/VL
11=“L”、VL12=“H”、/VL12=“L”、VL
13=“H”、/VL13=“L”が、フリップフロップF
F111 、FF112 、FF113 でセンスされラッチされ
る。
電位は3.5V〜4.5Vであるので、ノードVL11=
“L”、/VL11=“H”、VL12=“H”、/VL12
=“L”、VL13=“H”、/VL13=“L”のデータ
がフリップフロップFF111、FF112 、FF113 でセ
ンス、ラッチされる。データが“2”の場合はビット線
BLの電位は1.5V〜2.5Vで、ノードVL11=
“L”、/VL11=“H”、VL12=“L”、/VL12
=“H”、VL13=“H”、/VL13=“L”のデータ
がフリップフロップFF111 、FF112 、FF113 でセ
ンス、ラッチされる。データが“3”の場合はビット線
BLの電位は0V〜0.5Vで、ノードVL11=
“L”、/VL11=“H”、VL12=“L”、/VL12
=“H”、VL13=“L”、/VL13=“H”のデータ
がフリップフロップFF111 、FF112 、FF113 でセ
ンス、ラッチされる。
1 、FF112 、FF113 にラッチされたデータを信号C
SLを“H”にしてデータ入出力線IO1 、/IO1 、
IO2 、/IO2 、IO3 、/IO3 に送出することに
より読み出しが行われる。
って、メモリセルに書き込まれた4値のデータを読み出
すことができる。
る。
ータは消去され、メモリセルのしきい値Vt は−1.5
V以下である。消去はpウェル、共通ソース線VS、選
択ゲートSG1 、SG2 を20Vに、制御ゲートCG1
〜CG8 を0Vとして電荷蓄積層から電子を放出するこ
とにより行われる。
、IO2 、/IO2 、IO3 、/IO3 から入力され
フリップフロップFF111 、FF112 、FF113 にラッ
チされる。
F111 ではノードVL11は“L”、/VL11は“H”の
データが、フリップフロップFF112 ではノードVL12
は“L”、/VL12は“H”のデータが、フリップフロ
ップFF113 ではノードVL13は“L”、/VL13は
“H”のデータがそれぞれラッチされる。
“H”、/VL11は“L”のデータが、ノードVL12は
“L”、/VL12は“H”のデータが、ノードVL13は
“L”、/VL13は“H”のデータが、“2”書き込み
の場合はノードVL11は“L”、/VL11は“H”のデ
ータが、ノードVL12は“H”、/VL12は“L”のデ
ータが、ノードVL13は“L”、/VL13は“H”のデ
ータが、“3”書き込みの場合はノードVL11は
“L”、/VL11は“H”のデータが、ノードVL12は
“L”、/VL12は“H”のデータが、ノードVL13は
“H”、/VL13は“L”のデータが、それぞれラッチ
される。
“H”になってnチャネルMOSトランジスタQn147が
導通し、ビット線BLが0Vにリセットされる。この
時、信号LT、Rは“L”でフリップフロップFF111
、FF112 、FF113 とビット線BL、参照電圧Vref
1、Vref2、Vref3は分離されている。次に、信号Wが
“H”になる。
VL12、VL13に“L”のデータがラッチされ、信号/
Wが“L”であるので、pチャネルMOSトランジスタ
Qp141、Qp142、Qp143、Qp144が導通し、ビット線B
Lは電圧Vpp0H(8V)に充電される。“1”書き込み
の場合は、ノードVL11が“H”、信号Wが“H”であ
るので、nチャネルMOSトランジスタQn141、Qn142
が導通しビット線BLには電圧Vpp1 (2V)が印加さ
れる。“2”書き込みの場合は、ノードVL12が“H”
であるので、nチャネルMOSトランジスタQn143、
Qn144が導通しビット線BLは電圧Vpp2 (1V)が印
加される。“3”書き込みの場合は、ノードVL13が
“H”、nチャネルMOSトランジスタQn145、Qn14
6が導通しビット線BLは電圧Vpp3 (0V)が印加さ
れる。この時、選択ゲートSG1 がVcc、制御ゲートC
G1 〜CG8 がVccになる。選択ゲートSG2 は書き込
み動作中0Vである。
G1 〜CG8 が10Vとなり、ビット線の電位がメモリ
セルのドレインに転送される。この後、選択された制御
ゲートCG2 が20Vとされ、選択されたメモリセルに
書き込みが行われる。
れかの場合は、ビット線BLと制御ゲートCG2 の電位
差によって電子がメモリセルの電荷蓄積層に注入され、
メモリセルのしきい値は上昇する。メモリセルのドレイ
ン電圧は、“1”、“2”、“3”書き込みの場合それ
ぞれ2V、1V、0Vであるので、制御ゲートCG2と
の電位差は“1”書き込み<“2”書き込み<“3”書
き込みの順で大きくなるから、メモリセルの電荷蓄積層
に注入される電荷量(言い換えればしきい値の上昇)
は、この順で大きくなり、データに対応した書き込みが
行われる。“0”書き込み時は、メモリセルのドレイン
電圧は8Vで制御ゲートとの電位差が小さく、電子の注
入が抑制されたメモリセルのしきい値は変わらない。
う。ベリファイ読み出しを図21を参照して説明する。
込み状態を確認し、全てのセルに充分な書き込みがされ
ていれば書き込み動作を終了し、書き込み不足のメモリ
セルがあれば不足のセルにのみ追加書き込みを行うため
のデータを作る。フリップフロップFF111 、FF112
、FF113 にデータをラッチしたままセルの読み出し
を行い、ラッチされたデータとビット線BL上の読み出
されたデータから次に書き込む新しいデータを作成し
て、フリップフロップFF111 、FF112 、FF113 に
ラッチする。
T、LTが“H”になることにより、ビット線BLとノ
ードVN11、VN12、VN13は0Vにリセットされる。
ノード/VN11、/VN12、/VN13は、それぞれ参照
電圧Vref1、Vref2、Vref3に接続される。参照電圧V
ref1、Vref2、Vref3の電圧は、読み出し時の5V、3
V、1Vに対応して、それぞれ4.5V、2.5V、
0.5Vと0.5Vの書き込みしきい値マージンを確保
するために低く設定する。この時、信号Rは“L”でビ
ット線BLはノードVL11、VL12、VL13から切り離
されている。同様にノード/VL11、/VL12、/VL
13も参照電圧Vref1、Vref2、Vref3から切り離されて
おり、フリップフロップFF111 、FF112 、FF113
はデータをラッチするよう活性化されたままである。
いて、選択ゲートSG1 、SG2 、制御ゲートCG1 、
CG3 〜CG8 が6Vになる。それと同時に、選択され
た制御ゲートCG2 は4Vになる。選択されたメモリセ
ルのデータに応じて、ビット線BLが所定の電位に充電
される。
保するために、参照電圧Vref1、Vref2、Vref3を読み
出し時に比べ0.5V低く設定したが、参照電圧Vref
1、Vref2、Vref3を読み出し時と同様5V、3V、1
Vとして、代わりに選択された制御ゲートCG2 の電圧
を4.5Vと高くしても同様の効果が得られる。
ース線VS、選択ゲートSG1 、SG2 、制御ゲートC
G1 〜CG8 がそれぞれ0Vとなり、続いて信号LTが
“L”になることにより、セルのデータに応じたビット
線BLの電位がノードVN11、VN12、VN13に取り込
まれる。
VN11、VN12、VN13の電位が、フリップフロップF
F111 、FF112 、FF113 にラッチされたデータによ
りモディファイされる。その後に、フリップフロップF
F111 、FF112 、FF113は非活性化され、リセット
される。続いて信号Rが“H”となり、ノードVN11、
/VN11、VN12、/VN12、VN13、/VN13の電位
がそれぞれノードVL11、/VL11、VL12、/VL1
2、VL13、/VL13に転送され、フリップフロップF
F111 、FF112 、FF113 が再び活性化されて、新た
なデータがフリップフロップFF111 、FF112 、FF
113 によってセンス、ラッチされる。
出し動作では、ノード/VL11、/VL12、/VL13が
“H”であり、nチャネルMOSトランジスタQn119、
Qn129、Qn139がONであるので、メモリセルの状態
(すなわちビット線BLの電位)によらず、信号VEが
“H”になって、nチャネルMOSトランジスタQn11
8、Qn128、Qn138が導通すると、ノードVN11、VN1
2、VN13は0Vになる。従って、フリップフロップF
F111 、FF112 、FF113 がリセットされた後に活性
化されると、ノードVL11、VL12、VL13が“L”に
なるようにビット線電位がフリップフロップFF111 、
FF112 、FF113 によってセンスされ、再書き込みデ
ータ“0”が新たなデータとしてフリップフロップFF
111 、FF112 、FF113 にラッチされる。
出し動作では、ノード/VL11が“L”であるので、n
チャネルMOSトランジスタQn119はOFFで、信号V
Eが“H”になって、nチャネルMOSトランジスタQ
n118が導通してもノードVN11の電位は変化しない。従
って、メモリセルが“1”書き込み状態に達していない
場合には、ノードVN11は4.5V以上で、フリップフ
ロップFF111 がリセットされた後に活性化されると、
ノードVL11が“H”になるようにフリップフロップF
F111 によってセンス、ラッチされる。メモリセルが
“1”書き込み状態に達している場合には、ノードVN
11は4.5V以下で、ノードVL11が“L”になるよう
にフリップフロップFF111 によってセンス、ラッチさ
れる。
でnチャネルMOSトランジスタQn129、Qn139がON
であるので、信号VEが“H”になって、nチャネルM
OSトランジスタQn128、Qn138が導通すると、ノード
VN12、VN13は、ビット線BLの電位によらず、0V
になる。従って、フリップフロップFF112 、FF113
がリセットされた後に活性化されると、ノードVL12、
VL13が“L”になるように、フリップフロップFF11
2 、FF113 によってセンスされる。
き込み状態に達していない場合には、再書き込みデータ
“1”が再度データとしてとしてラッチされ、セルが
“1”書き込み状態に達している場合には、再書き込み
データ“0”が新たなデータとしてラッチされ、再書き
込みではしきい値は変わらない。
出し動作では、ノード/VL11が“H”であり、nチャ
ネルMOSトランジスタQn119はONであるので、ビッ
ト線BLの電位によらず、信号VEが“H”になって、
nチャネルMOSトランジスタQn118が導通すると、ノ
ードVN11は0Vになる。従って、フリップフロップF
F111 がリセットされた後に活性化されると、ノードV
L11が“L”になるようにフリップフロップFF111 に
よってセンスされる。
で、nチャネルMOSトランジスタQn129はOFFで、
信号VEが“H”になってnチャネルMOSトランジス
タQn128が導通してもノードVN12の電位は変化しな
い。メモリセルが“2”書き込み状態に達していない場
合には、ノードVN12は2.5V以上で、ノードVL12
が“H”になるようにフリップフロップFF112 によっ
てセンスされる。メモリセルが“2”書き込み状態に達
している場合には、ノードVN12は2.5V以下で、ノ
ードVL12が“L”になるようにフリップフロップFF
112 によってセンスされる。
ネルMOSトランジスタQn139がONであるので、メモ
リセルの状態、つまりビット線BLの状態によらず、信
号VEが“H”になって、nチャネルMOSトランジス
タQn138が導通すると、VN13は0Vとになる。従っ
て、フリップフロップFF113 がリセットされた後に活
性化されると、ノードVL13が“L”になるようにフリ
ップフロップFF113 によってセンスされる。
き込み状態に達していない場合には、再書込みデータ
“2”が再度データとしてラッチされ、セルが“2”書
き込み状態に達している場合には、再書込みデータ
“0”が新たなデータとしてラッチされ、再書込みでは
しきい値は変わらない。
作では、ノード/VL11、/VL12が“H”でnチャネ
ルMOSトランジスタQn119、Qn129がONであるの
で、ビット線BLの電位によらず、信号VEが“H”に
なって、nチャネルMOSトランジスタQn118、Qn128
が導通すると、ノードVN11、VN12は0Vになる。従
って、フリップフロップFF111 、FF112 がリセット
された後に活性化されると、ノードVL11、VL12が
“L”になるようにフリップフロップFF111 、FF11
2 によってセンスされる。
で、nチャネルMOSトランジスタQn139はOFFで、
信号VEが“H”になってnチャネルMOSトランジス
タQn138が導通してもノードVN13の電位は変化しな
い。メモリセルが“3”書き込み状態に達していない場
合には、ノードVN13は0.5V以上で、フリップフロ
ップFF113 がリセットされた後に活性化されるとノー
ドVL13が“H”になるようにフリップフロップFF11
3 によってセンス、ラッチされる。メモリセルが“3”
書き込み状態に達している場合には、ノードVN13は
0.5V以下で、ノードVL13が“L”になるようにフ
リップフロップFF113 によってセンス、ラッチされ
る。
き込み状態に達していない場合には、再書込みデータ
“3”が再度データとしてラッチされる、セルが“3”
書き込み状態に達している場合には、再書込みデータ
“0”が新たなデータとしてラッチされ、再書込みでは
しきい値は変わらない。
き込みデータとメモリセルの書き込み状態から再書き込
みデータが表3のように設定される。表3から分かるよ
うに、“1”書き込み状態になるべきにも拘らず“1”
書き込み不足のメモリセルのみ再度“1”書き込みが行
われ、“2”書き込み状態になるべきにも拘らず“2”
書き込み不足のメモリセルにのみ再度“2”書き込みが
行われ、“3”書き込み状態になるべきにも拘らず
“3”書き込み不足のメモリセルにのみ再度“3”書き
込みが行われる。
み出し動作を繰り返し行うことによって、個々のメモリ
セルに対して、書き込み時間が最適化されてデータ書き
込みが行われる。
ビット線制御回路2によって、4値記憶するEEPRO
Mのメモリセルへのデータの書き込み、ベリファイ読み
出し、読み出し、消去ができる。しかも、関連技術の3
値記憶EEPROMでは、読み出しでは、「“0”か、
“1”又は“2”か」を判定する第1読み出しサイクル
と、「“2”か、“1”又は“0”か」を判定する第2
読み出しサイクルの2つの基本サイクルが必要であり、
また、ベリファイ読み出しサイクルでも反転サイクルと
ベリファイサイクルの2つの基本サイクルを必要とした
のに対し、第3実施例では更に、データの弁別が複雑な
4値記憶EEPROMであるが、いずれもそれぞれ単一
のサイクル動作で実行できる特徴があり、短時間でデー
タの読み出し、書き込みを行うことができる。
記憶のNANDセル型EEPROMの基本構成を示すブ
ロック図である。
タラッチ、ベリファイ手段、スイッチ、書き込み制御手
段からなるビット線制御回路2を各ビット線毎に設けて
いた。これは、同時に多数のセルのデータを読み書きす
ることが可能になるが、ビット線制御回路がチップに占
める面積が大きくなる欠点がある。
のビット線制御回路を設けている。K本のビット線の中
から1本のビット線を、カラム選択信号115により選
択的にビット線制御回路2に接続する。これにより、ビ
ット線制御回路がチップに占める面積を大きくすること
なしに多値記憶EEPROMを実現することができる。
図18と同様なビット線制御回路を用いることにより、
4値記憶するEEPROMのメモリセルへのデータの書
き込み、ベリファイ読み出し、読み出し、消去をそれぞ
れ単一のサイクル動作で実行できる。
を表4に示す。
“1”、“2”、“3”を、チップ外部とのやり取りは
2つの2値信号Di 、Dj で表し、チップ内部では3つ
の2値信号IO1 、IO2 、IO3 で表す。内部データ
IO1 、IO2 、IO3 は読み出し時と書き込み時で異
なった値をとる。
、IO2 、IO3 は図27の入出力データ変更回路4
で相互変換される。図23に入出力データ変換回路の回
路例を示す。図23(a)は、メモリセルから読み出し
た内部データIO1 、IO2 、IO3 を外部データDi
、Dj に変換する回路である。図23(b)は外部か
ら入力されたDi 、Dj をメモリセルへ書き込むための
IO1 、IO2 、IO3 の変換する回路である。
記憶を例に本発明を説明してきたが、nの値を更に大き
くしても本発明は有効である。表5にn=8とした8記
憶の場合のセルデータ、外部データ、内部データの対応
例を示す。各データを表5の見られる規則で対応させる
ことにより、いかなるnの値にも本発明を適用できる。
み時にしきい値を変化させないデータ“0”の時が全て
の信号(IO1 〜IO7 )が“L”であるのに対し、、
それ以外のデータの時には、7個ある信号(IO1 〜I
O7 )のうち互いに異なる1個のみが“H”となるデー
タを当てている、すなわち、データ“1”〜“7”は、
データ“0”に対して、ハミング距離が1である。これ
により、書き込みベリファイ時に、データが、“1”〜
“7”のいずれであっても、書き込み状態に達したと判
定した場合に、“H”であった信号1個を“L”と変え
るだけで、データ“0”に容易に変更できる。例えば、
データ“3”から“2”、“1”を経ることなく、間違
いなく“0”に変えることができ、安定なベリファイ動
作を行うことが可能となる。
ではない。これまでNANDセル型EEPROMを例に
とり本発明を説明してきたが、図24に示すセルを用い
た3値記憶のNORセル型EEPROMでも本発明は有
効である。図24(a)はNORセルの構成、図24
(b)は各部の電圧波形を示す。
は、3値に対応するセルのしきい値は、例えば“0”書
き込みセルが5.5V〜6.5V、“1”書き込みセル
が3.5V〜4.5V、“2”書き込みセルが1.5V
〜2.5Vとすればよい。また、各動作におけるメモリ
セルアレイ各部の電位は下記の表6に示すようにすれば
よい。
電圧が6Vであるので、ビット線には“0”セルの場合
には0V〜0.5V、“1”セルの場合は1.5V〜
2.5V、“2”セルの場合は3.5V〜4.5Vの電
圧が出力される。
きい値の大小関係がNANDセル型と逆であるので、ベ
リファイ読み出し時の参照電圧VRF1、VRF2は、
0.5Vの書き込みしきい値マージンを確保するために
読み出し時に比べ0.5V高く設定するとよい。また、
VRF1、VRF2を読み出し時と同様3V、1Vとし
て、代わりに選択されたワード線WLの電圧を5.5V
と低くしても同様の効果が得られる。
Mにも本発明は適用可能であって、NORセルの構成及
び各部の電圧波形は、図24に示す3値記憶のNOR型
EEPROMとほぼ同様である。
値に対応するセルのしきい値は、例えば“0”書き込み
セルが6.5V〜7.5V、“1”書き込みセルが4.
5V〜5.5V、“2”書き込みがセルが2.5V〜
3.5V、“3”書き込みセルが0.5V〜1.5Vと
すれば良い。また各動作におけるメモリセルアレイ各部
の電位は表7に示すようにすれば良い。
電圧が7Vであるので、ビット線には“0”セルの場合
には0V〜0.5V、“1”セルの場合には1.5V〜
2.5V、“2”セルの場合には3.5V〜4.5V、
“1”セルの場合には5.5V〜6Vの電圧が出力され
る。
4値に対応するセルのしきい値の大小関係がNAND型
と逆であるので、ベリファイ読み出し時の参照電圧Vre
f1、Vref2、Vref3は0.5Vの書き込みしきい値マー
ジンを確保するために読み出し時に比べ、0.5V高く
設定すると良い。また、参照電圧Vref1、Vref2、Vre
f3を読み出し時と同様に5V、3V、1Vとして、代わ
りに選択されたワード線WLの電圧を6.5Vと低くし
ても同様の効果が得られる。
すようなNOR型セルの改良型セルも開発されている。
その1つはDINOR型セルであり、他の1つはAND
型セルである。
れ、DINOR型セルの構成及び各部の電圧波形を示
す。また、図26(a)及び図26(b)にそれぞれ、
AND型セルの構成及び各部の電圧波形を示す。
も、グローバルビット線に対して複数のセルが接続され
たメモリセルユニットの端部が接続され、ビット線コン
タクトを少なくして高密度化を図っている点はNAND
型セルと同様である。これらのDINOR型セル及びA
ND型セルがNAND型セルと異なっている点は、NA
ND型セルはメモリセルがビット線に対して直列接続さ
れているのに対し、DINOR型セル及びAND型セル
はビット線に対してメモリセルが並列接続されている点
である。
又はAND型EEPROMを本発明に適用した場合で
も、上記のNOR型EEPROMと同様の効果が得られ
る。
で、種々変形して実施することができる。
はなく、本発明の要旨を変更しない範囲で種々変形して
実施できるのは勿論である。
る。
EEPROMメモリセルへのデータの書き込み、ベリフ
ァイ読み出し、読み出し、消去を行うことができる。こ
れに加えて本発明では、複数のスイッチの開閉動作によ
り、読み出しやベリファイ読み出しに際して、単一のサ
イクル動作でこれらを実行することができ、短時間でデ
ータの読み出し書き込みを行うことが可能になる。
では、読み出しでは「“0”か、又は“1”及び“2”
の一方か」を判定する第1読み出しサイクルと「“2”
か、又は“1”及び“0”の一方か」を判定する第2読
み出しサイクルの2つの基本サイクルが必要であり、ベ
リファイ読み出しサイクルでも反転サイクルとベリファ
イサイクルの2つの基本サイクルを必要とする。これに
対し本発明は、いずれも単一のサイクル動作でこれらを
実行することができるので、短時間でデータの読み出し
書き込みを行うことが可能になる。
図。
の模式図。
線出力電圧の関係を示す模式図。
線出力電圧の関係を示す模式図。
OMの基本構成を示すブロック図。
ト線制御回路を具体的に示す回路構成図。
ミング図。
ミング図。
を示すタイミング図。
ット線制御回路を具体的に示す回路の一部を示す構成
図。
ット線制御回路を具体的に示す回路の他の一部を示す構
成図。
イミング図。
イミング図。
作を示すタイミング図。
EPROMの構成例を示すブロック図。
EPROMの他の構成例を示すブロック図。
ROMの基本構成を示すブロック図。
ット線制御回路を具体的に示す回路構成図。
イミング図。
イミング図。
作を示すタイミング図。
ット線制御回路を具体的に示す回路構成図。
の一例を示す図。
作を説明するための模式図。
形を示す図。
示す図。
図。
回路を具体的に示す回路構成図。
ング図。
ング図。
示すタイミング図。
ラムデコーダ、4…入出力データ変換回路、5…データ
入出力バッファ、6…ワード線駆動回路、31…ビット
線、32…センスアンプ、33…データラッチ、34…
ベリファイ手段、35…スイッチ、36…トランジス
タ、37…データ入出力線、40…書き込み制御手段、
BL…ビット線、S1、S2…選択トランジスタ、M1〜
M8…メモリセル、SG1、SG2…選択ゲート、CG1〜
CG8…制御ゲート、VS…ソース線、FF…フリップ
フロップ、Qp…pチャネルMOSトランジスタ、Qn…
nチャネルMOSトランジスタ。
Claims (2)
- 【請求項1】 3値以上の多値を記憶する電気的書換可
能な複数のメモリセルがマトリックスに配置されたメモ
リセルアレイと、 前記複数のメモリセルにそれぞれ接続され、前記メモリ
セルとデータの授受を行う複数のビット線と、 前記メモリセルに記憶された情報をセンスする複数のセ
ンス手段と、 前記メモリセルに書き込むデータを保持する複数のデー
タラッチ回路と、 前記メモリセルにデータの書き込みが正しく行われたか
否かをチェックするする複数のベリファイ手段と、を具
備し、 前記複数のデータラッチ回路のデータは、前記メモリセ
ルの状態を書き込み動作前の状態から変えるように制御
する複数のデータの内の1つであり、メモリセルの状態
を書き込み動作前の状態から変えるよう制御する前記複
数のデータのそれぞれは、メモリセルの状態を書き込み
動作前の状態に保持するよう制御する前記データに対
し、ハミング距離が1であることを特徴とする不揮発性
半導体記憶装置。 - 【請求項2】 3値以上の多値を記憶する電気的書換可
能な複数のメモリセルがマトリックスに配置されたメモ
リセルアレイと、 前記複数のメモリセルにそれぞれ接続され、前記メモリ
セルとデータの授受を行う複数のビット線と、 前記メモリセルに記憶された情報をセンスする複数のセ
ンス手段と、 前記メモリセルに書き込むデータを保持する複数のデー
タラッチ回路と、 前記メモリセルにデータの書き込みが正しく行われたか
否かをチェックするする複数のベリファイ手段と、 前記メモリセルのデータを消去する手段と、を具備し、 前記メモリセルの状態を消去の状態から変えるように制
御する前記データラッチ回路のデータのそれぞれは、メ
モリセルの状態を消去の状態に保持するよう制御する前
記データに対し、ハミング距離が1であることを特徴と
する不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003139074A JP3910936B2 (ja) | 1994-03-15 | 2003-05-16 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6-44447 | 1994-03-15 | ||
JP4444794 | 1994-03-15 | ||
JP2003139074A JP3910936B2 (ja) | 1994-03-15 | 2003-05-16 | 不揮発性半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04959495A Division JP3476952B2 (ja) | 1994-03-15 | 1995-03-09 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003323794A true JP2003323794A (ja) | 2003-11-14 |
JP3910936B2 JP3910936B2 (ja) | 2007-04-25 |
Family
ID=29551503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003139074A Expired - Fee Related JP3910936B2 (ja) | 1994-03-15 | 2003-05-16 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3910936B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091011A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | フラッシュメモリ素子とそのプログラム方法 |
JP2009266366A (ja) * | 2008-04-14 | 2009-11-12 | Samsung Electronics Co Ltd | ナンドフラッシュメモリ装置及びその動作方法 |
JP2012507819A (ja) * | 2008-10-30 | 2012-03-29 | マイクロン テクノロジー, インク. | マルチレベルセルメモリに対するデータパス、格納方法およびメモリアレイの使用方法 |
-
2003
- 2003-05-16 JP JP2003139074A patent/JP3910936B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091011A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | フラッシュメモリ素子とそのプログラム方法 |
JP2009266366A (ja) * | 2008-04-14 | 2009-11-12 | Samsung Electronics Co Ltd | ナンドフラッシュメモリ装置及びその動作方法 |
JP2012507819A (ja) * | 2008-10-30 | 2012-03-29 | マイクロン テクノロジー, インク. | マルチレベルセルメモリに対するデータパス、格納方法およびメモリアレイの使用方法 |
US8482979B2 (en) | 2008-10-30 | 2013-07-09 | Micron Technology, Inc. | Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array |
US8787081B2 (en) | 2008-10-30 | 2014-07-22 | Micron Technology, Inc. | Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array |
Also Published As
Publication number | Publication date |
---|---|
JP3910936B2 (ja) | 2007-04-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3476952B2 (ja) | 不揮発性半導体記憶装置 | |
KR0169267B1 (ko) | 불휘발성 반도체 기억장치 | |
KR100256616B1 (ko) | 불휘발성 반도체 기억장치 | |
US7095657B2 (en) | Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array | |
US5768190A (en) | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller | |
KR100515543B1 (ko) | 불휘발성 반도체 메모리 | |
JP3652826B2 (ja) | 多値記憶不揮発性半導体メモリ | |
KR100458408B1 (ko) | 비휘발성 반도체 기억 장치 | |
US20060181923A1 (en) | Nonvolatile semiconductor memory device | |
JP3226677B2 (ja) | 不揮発性半導体記憶装置 | |
WO2009081745A1 (ja) | 不揮発性半導体記憶装置 | |
US10026484B2 (en) | High-speed readable semiconductor storage device | |
JP3662725B2 (ja) | 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置 | |
JP2000149578A (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
EP0908894A2 (en) | Nonvolatile semiconductor storage device and writing method thereof | |
JP3181454B2 (ja) | 不揮発性半導体記憶装置 | |
JP3472271B2 (ja) | 不揮発性半導体記憶装置 | |
JPH09198882A (ja) | 不揮発性半導体記憶装置 | |
JP3225024B2 (ja) | 不揮発性半導体記憶装置 | |
JP3910936B2 (ja) | 不揮発性半導体記憶装置 | |
JP3913800B2 (ja) | 不揮発性半導体記憶装置 | |
JP4060827B2 (ja) | 不揮発性半導体記憶装置 | |
JP3730425B2 (ja) | 不揮発性半導体記憶装置 | |
JP2007184102A (ja) | 不揮発性半導体記憶装置 | |
JP2007184103A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060407 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060411 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060612 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061013 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070123 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070125 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110202 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120202 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120202 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130202 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |