JP3662725B2

JP3662725B2 - 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置

Info

Publication number: JP3662725B2
Application number: JP27095797A
Authority: JP
Inventors: 鐘 ▲ウォク▼ 朴
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-10-04
Filing date: 1997-10-03
Publication date: 2005-06-22
Anticipated expiration: 2017-10-03
Also published as: TW371791B; KR100204803B1; KR19980025698A; JPH10125083A

Description

【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置（ｎｏｎｖｏｌａｔｉｌｅｓｅｍｉｃｏｎｄｕｃｔｏｒｍｅｍｏｒｙｄｅｖｉｃｅ）に係り、より具体的には、一つの基板（ａｓｕｂｓｔｒａｔｅ）上から単一ビットセル動作（ｓｉｎｇｌｅｂｉｔｃｅｌｌｏｐｅｒａｔｉｏｎ）と多重ビット（ｍｕｌｔｉｂｉｔ）セル動作とが同時に遂行可能なＮＡＮＤフラッシュＥＥＰＲＯＭ（ｆｌａｓｈｅｌｅｃｔｒｉｃａｌｌｙｅｒａｓａｂｌｅａｎｄｐｒｏｇｒａｍｍａｂｌｅｒｅａｄ−ｏｎｌｙｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
最近、高集積度（ｈｉｇｈｄｅｎｓｉｔｙ）不揮発性メモリ装置、特に、その中でもフラッシュＥＥＰＲＯＭ装置は高いプログラミング速度（ｈｉｇｈｅｒｐｒｏｇｒａｍｍｉｎｇｓｐｅｅｄ）、そして、低い電力消費（ｌｏｗｅｒｐｏｗｅｒｃｏｎｓｕｍｐｔｉｏｎ）等の長所を持つので、ディジタルカメラ（ｄｉｇｉｔａｌｃａｍｅｒａ）、ＰＣカード等のようなポータブルハンディターミナル（ｐｏｒｔａｂｌｅｈａｎｄｙｔｅｒｍｉｎａｌ）用の大量貯蔵用媒体（ｍｅｄｉａｆｏｒｍａｓｓｓｔｏｒａｇｅ）として、又は、従来のハードディスク（ｈａｒｄｄｉｓｋ）の代りとして使用されている。
【０００３】
フラッシュＥＥＰＲＯＭ装置は、メモリセル構造の観点で、一般的にＮＡＮＤ構造になる（ｓｔｒｕｃｔｕｒｅｄ）装置とＮＯＲ構造になる装置とに区分される。これらの中、集積度の観点で優秀な特性を持つのはＮＡＮＤ構造装置であり、ランダムアクセス（ｒａｎｄｏｍａｃｃｅｓｓ）時間特性が優秀なものはＮＯＲ構造装置である。ＮＯＲ構造装置は、メモリセル各々が独立的にビットライン（ｂｉｔｌｉｎｅ）とワードライン（ｗｏｒｄｌｉｎｅ）とに連結される構造を持つので、あるセルの書込動作（ｗｒｉｔｉｎｇｏｐｅｒａｔｉｏｎ）や読出動作（ｒｅａｄｉｎｇｏｐｅｒａｔｉｏｎ）の間に、該当セルが他のセルにより干渉をあまり受けない長所を持つ。しかし、ＮＯＲ構造装置は、各セルとこれに対応するビットラインとの間に、それらを相互連結するためのコンタクト（ｃｏｎｔａｃｔ）を必要とするので、集積度の観点で、複数のセルが直列に連結された一つのユニット（ｕｎｉｔ）、すなわち、ストリング（ｓｔｒｉｎｇ）あたり、一つのコンタムだけを必要とするＮＡＮＤ構造装置と比較する時、短所を持つ。
【０００４】
最近、このようなフラッシュＥＥＰＲＯＭ装置の集積度向上のため、一つのメモリセルに多数のビットのデータを貯蔵する技術として、多重ビット（ｍｕｌｔｉｂｉｔ）、多重レベル（ｍｕｌｔｉｌｅｖｅｌ）、あるいは、多重状態（ｍｕｌｔｉｓｔａｔｅ）フラッシュＥＥＰＲＯＭ技術による研究が活発に行なわれている。大量貯蔵用装置の重要な必須要件はビット当りの値段（ｌｏｗｃｏｓｔｐｅｒｂｉｔ）を低減させなければならないことである。このような要求により、フラッシュＥＥＰＲＯＭ装置のビット当りの値段を画期的に減らすことができる技術が１９９５年２月、ＩＥＥＥ，ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．１３２−１３３に、Ｍ．Ｂａｕｅｒ外の多数により、“ＡＭｕｌｔｉｌｅｖｅｌ−Ｃｅｌｌ３２ＭｂＦｌａｓｈＭｅｍｏｒｙ”という題目で掲載されたことがある。前記文献に開示されたフラッシュメモリ装置はＮＯＲ構造のセルアレイを持つ装置であり、セルの大きさの減少と共に、２ビット当り４レベル（４ｌｅｖｅｌｓｐｅｒ２ｂｉｔｓ）を持つ。フラッシュメモリ装置において、２ビット当り４レベルに該当するデータを２進法で示すと、“００”、“０１”、“１０”、“１１”になり、各々のデータには特定なスレッショルド電圧レベル（ｔｈｒｅｓｈｏｌｄｖｏｌｔａｇｅｌｅｖｅｌ）、たとえば、“００”＝２．５Ｖ、“０１”＝１．５Ｖ、“１０”＝０．５Ｖ、“１１”＝−３Ｖが付与される。各メモリセルが４レベルのスレッショルド電圧中、特定な一つのスレッショルド電圧レベルを持つことにより、００、０１、１０、１１の２進データ中、特定スレッショルド電圧に該当する一つの２進データが各メモリセルに貯蔵される。このように、多重状態フラッシュメモリ装置は、通常的に２つ以上のスレッショルド電圧分布（ｔｈｒｅｓｈｏｌｄｖｏｌｔａｇｅｄｉｓｔｒｉｂｕｔｉｏｎ）と各々のスレッショルド電圧（Ｖｔｈ）に対応する状態を持つ。
【０００５】
一方、文献に開示された多重状態（あるいは多重ビット）フラッシュメモリ装置は、１６メガビット（Ｍｂ）の物理的なセルアレイ（ｐｈｙｓｉｃａｌｃｅｌｌａｒｒａｙ）を持つが、多重ビットセル動作モード（ｍｕｌｔｉｂｉｔｃｅｌｌｏｐｅｒａｔｉｏｎｍｏｄｅ）では、３２Ｍｂの仮想的なセルアレイ（ｖｉｒｔｕａｌｃｅｌｌａｒｒａｙ）を持つ。この装置では、モード選択信号（ｍｏｄｅｏｐｔｉｏｎｓｉｇｎａｌ）により、セルアレイ全体が択一的に単一あるいは多重ビットセル動作モードになり、１６Ｍｂあるいは３２Ｍｂの容量を持つ。なお詳細については、前記文献を参照することが望ましい。これらは、本発明の範囲外であるので、ここではこれ以上の説明は省略する。
【０００６】
多重状態フラッシュメモリで、隣接した状態の間のウィンドゥ（ｓｔａｇｅ−ｔｏ−ｓｔａｔｅｗｉｎｄｏｗ）は、一般フラッシュメモリ装置（ｎｏｒｍａｌｆｌａｓｈｍｅｍｏｒｙｄｅｖｉｃｅ）に比較して、その幅が狭く（たとえば、４状態フラッシュメモリの場合には、約０．６Ｖ程度）、読出し動作の間に選択されたワードライン（ｓｅｌｅｃｔｅｄｗｏｒｄｌｉｎｅ）に印加される電圧と、スレッショルド電圧分布の端（ｅｄｇｅ）との間のマージン（ｍａｒｇｉｎ）はウィンドゥの中間（たとえば、約０．３Ｖ程度）になる。従って、多重ビットセルアレイの場合、工程変化（ｐｒｏｃｅｓｓｖａｒｉａｔｉｏｎ）や選択されたワードラインの電圧レベル、動作電圧、温度等の変化による無効感知（ｉｎｖａｌｉｄｓｅｎｓｉｎｇ）の可能性が一般フラッシュメモリ装置に比べてより高くなる。そこで、バイオス（ｂａｓｉｃｉｎｐｕｔ／ｏｕｔｐｕｔｓｙｓｔｅｍ；ＢＩＯＳ）情報、フォント（ｆｏｎｔ）情報等のように、優秀な保存特性（ｓｔｏｒａｇｅｃｈａｒａｃｔｅｒｉｓｔｉｃ）が要求される情報の貯蔵のための装置としては、一般フラッシュメモリが有利であるが、音声情報等のように大量の連続的な情報中で一つのビットあるいはいくつのビットについて情報の貯蔵失敗（ｓｔｏｒａｇｅｆａｉｌｕｒｅ）が発生したとしても大きな問題がない情報の貯蔵のための大容量の装置としては、多重状態フラッシュメモリが有利である。
【０００７】
【発明が解決しようとする課題】
一般的に、一般フラッシュメモリの特性と多重状態フラッシュメモリの特性とが適切な比率で必要となる場合がたびたび発生する。このような場合、従来は単一ビットメモリ基板と多重ビットメモリ基板とを各々別に使用してきた。前述の文献に開示された多重状態フラッシュメモリ装置でも、チップ（ｃｈｉｐ）のセルアレイ全体を対象に、単一あるいは多重ビット動作のための選択が行なわれるので、チップの局部的なセルアレイだけで、単一あるいは多重ビット動作を遂行することは不可能である。
【０００８】
本発明の目的は、一つの基板上の局部的なセルアレイ領域で、単一ビットセル動作あるいは多重ビットセル動作の遂行が可能な不揮発性半導体メモリを提供することである。
【０００９】
本発明の他の目的は一つの基板上で、単一ビットセル動作及び多重ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリを提供することである。
【００１０】
【課題を解決するための手段】
このような目的を達成するための本発明の一つの特徴によると、不揮発性半導体メモリ装置は：行と列とを定義するように基板上に形成されたメモリセルのアレイと；各行に従って伸張する複数のワードラインと；各列に従って伸張する複数のビットライン対と；各ビットライン対に各々対応する複数の各部データライン対と；前記各ビットライン対及び前記各外部データライン対に対応し、プログラミング及びプログラミング検証動作の間に前記対応するビットライン対に対応する前記外部データライン対からのデータを伝達し、プログラミング状態に検証し、読出動作の間に対応する前記外部データライン対で対応する前記ビットライン対上のデータを伝達する複数のページバッファとを含み；前記各ページバッファは、第１ノードと、第２ノードと、対応するビットライン対中の第１ビットラインと第１ノードとの間に連結され、第１制御信号に応答し、選択的に前記第１ビットラインと前記第１ノードとを電気的に連結する第１分離手段と、対応するビットライン対中の第２ビットラインと第２ノードとの間に連結され、前記第１制御信号に応答し、選択的に前記第２ビットラインと前記第２ノードとを電気的に連結する第２分離手段と、第２及び第３制御信号に応答し、プログラミング動作の間に前記第１及び第２ノードに選択的にプログラム防止電圧を供給すると共に、読出動作の間に前記第１及び第２ノードに選択的に接地電圧を供給する第１電圧供給手段と、第３ノード、第４ノードと、第１及び第３ノード間に連結され、第２制御信号に応答し、選択的に第１ノードと前記第３ノードとを相互に電気的に連結する第３分離手段と、前記第２及び第４ノードの間に連結され、第３制御信号に応答し、選択的に第２ノードと前記第４ノードとを相互に電気的に連結する第４分離手段と、対応する外部データライン対中の第１データラインに連結される第５ノードと、対応する外部データライン対中の第２データラインに連結される第６ノードと、前記第３及び第５ノードの間に連結され、第４制御信号に応答し、選択的に第３ノードと前記第５ノードとを相互に電気的に連結する第５分離手段と、前記第４及び第６ノードの間に連結され、第５制御信号に応答し、選択的に前記第４ノードと前記第６ノードとを相互に電気的に連結する第６分離手段と、第６制御信号に応答し、選択的に前記第３ノードと前記第４ノードとに前記接地電圧を供給する第２電圧供給手段と、第７制御信号に応答し、選択的に前記第３ノードと前記第４ノードとに定電流を供給する電流供給手段と、第８制御信号に応答し、選択的に前記第３ノードと前記第４ノードとを相互に電気的に連結する第７分離手段と、第７ノードと、第８ノードと、前記第５ノードと前記第７ノードとの間に連結され、前記第５及び第７ノード上の情報をラッチすると共に、前記第５及び第７ノードに相補的な信号を各々出力する第１ラッチと、前記第６ノードと前記第８ノードとの間に連結され、前記第６及び第８ノード上の情報をラッチすると共に、前記第６及び第８ノードに相補的な信号を各々出力する第２ラッチと、第９ないし第１１制御信号に応答し、前記プログラミング動作と、前記プログラミング検証動作及び読出動作との間に前記第１及び第２ラッチの出力状態を各々制御するラッチ制御手段とを含む。
【００１１】
このように、第７分離手段により、多重ビット動作モードの間に、第１及び第２ラッチが相互に電気的に連結され、単一ビット動作モードの間に、それらが相互に電気的に分離されることにより、一つの基板上の局部的な領域で、多重ビット動作モードと単一ビット動作モードとの同時的な遂行が可能になる。
【００１２】
【発明の実施の形態】
以下本発明の実施の形態に係る不揮発性半導体メモリ装置について詳細に説明する。以下の説明において、増加型ＭＯＳ電界効果トランジスタ（ｅｎｈａｎｃｅｍｅｎｔｍｏｄｅｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄｅｆｆｅｃｔｔａｎｓｉｓｔｏｒ）は単純にＭＯＳトランジスタと記述し、空乏型（ｄｅｐｌｅｔｉｏｎｍｏｄｅ）ＭＯＳ電界効果トランジスタは空乏型ＭＯＳトランジスタと記述する。
【００１３】
図１は本発明の望ましい実施形態によるＮＡＮＤ構造のセルを持つフラッシュＥＥＰＲＯＭ装置を示している。図１を参照すると、本発明の実施形態による新規なフラッシュメモリ装置はビットライン対（ｂｉｔｌｉｎｅｐａｉｒ）ＢＬ１，ＢＬ２に連結されたラッチ３１１、３１１ａが動作モードにより、伝達ゲート（ｔｒａｎｓｍｉｓｓｉｏｎｇａｔｅ）３６０によって相互に電気的に分離されたり、連結されたりする構造を持つ。この装置では、２つのラッチ３１１、３１１ａ中の一つにより、他の一つが制御されることにより、多重ビットデータ読出及びプログラミング検証動作が遂行される。この装置では、多重ビット読出動作の間に、一定量のビットライン電流と階段波形（ｓｔａｉｒｃａｓｅｗａｖｅｆｏｒｍ）のワードライン電圧とにより、選択されたメモリセルを通じて流れるセル電流の差により、多重ビットデータが感知される。又、多重ビットプログラム検証動作の間の選択されたワードラインの電圧が、多重ビット読出動作の間の選択されたワードラインの電圧より一定な電位差だけより高く設定され、読出動作の間のワードライン電圧レベルよりプログラムされるセルのスレッショルド電圧レベルをより高く分布させ、読出動作マージンを改善する。
【００１４】
図１を参照すると、行と列を定義する基板上には、行に従って伸長する複数のワードラインＷＬ１〜ＷＬｍと、列に従って伸張する複数のビットラインＢＬ１〜ＢＬｎと、基板上に形成された複数のメモリセルのアレイ１００とが形成されている。メモリセルアレイ１００はＮＡＮＤ構造のフラッシュＥＥＰＲＯＭ装置の典型的なメモリセルアレイ構造を有している。このＮＡＮＤ構造メモリセルアレイ１００は複数のメモリブロックに区分され、各メモリブロックは複数のビットラインＢＬ１〜ＢＬｎに各々対応する複数のセルストリング１１０（ｃｅｌｌｓｔｒｉｎｇｓ）を持つ。前記メモリセルアレイ１００の行によっては、ストリング選択ラインＳＳＬと共通ソースライン及び複数のワードラインＷＬ１〜ＷＬｍが伸張し、それらの列に従って、メモリストリングに各々対応するように、複数のビットラインＢＬ１〜ＢＬｎが伸張する。各ストリング１１０はＮＭＯＳトランジスタからなる２つの選択トランジスタＳＴ１、ＳＴ２と、この選択トランジスタＳＴ１、ＳＴ２の間に各々のソースドレインチャンネル、すなわち、電流通路が直列に連結される。各々はフローティングゲートとコントロールゲートとを持つ複数のセルトランジスタＭ１〜Ｍｍで構成される。各ストリング１１０のストリング選択トランジスタＳＴ１の電流通路は対応するビットラインとセルトランジスタＭ１の電流通路と連結され、接地選択トランジスタＳＴ２の電流通路は仮想接地ライン（ｖｉｒｔｕａｌｇｒｏｕｎｄｌｉｎｅ）である共通ソースライン（ｃｏｍｍｏｎｓｏｕｒｃｅｌｉｎｅ）ＣＳＬとセルトランジスタＭｍとの電流通路の間に連結される。各ストリング１１０のストリング選択トランジスタＳＴ１のゲート、メモリセルトランジスタＭ１〜Ｍｍのコントロールゲート及び接地選択トランジスタＳＴ２のゲートは各々ストリング選択ラインＳＳＬ、ワードラインＷＬ１〜ＷＬｍ及び、共通ソースラインＣＳＬに連結される。このような、メモリセルトランジスタの構造は、一例に過ぎないし、この技術分野に通常的な知識を持つ者は、ストリングが多様な構造を持つことが出来ることをよく理解しなければならない。
【００１５】
再度、図１を参照すると、メモリセルアレイ１００の一方には、ストリング選択ラインＳＳＬ、ワードラインＷＬ１〜ＷＬｍ及び、共通ソースラインＣＳＬと連結されるよく知られている行ディコーダ回路２００が位置する。又、メモリセルアレイ１００の他方側には、複数のビットラインＢＬ１〜ＢＬｎに連結されるページバッファ回路３００が位置する。図１には、一対のビットラインＢＬ１、ＢＬ２に対応するページバッファ回路だけが図示されている。図面を参照すると、ビットラインＢＬ１にはラッチ感知増幅器３１０が対応し、ビットラインＢＬ２にはラッチ感知増幅器３１０ａが対応する。
【００１６】
各ラッチ感知増幅器３１０あるいは３１０ａは外部から電流通路を介して送られてきたデータをラッチし、プログラミング動作の間には、対応するビットラインＢＬ１（あるいはＢＬ２）にラッチした情報に該当する電圧を供給するページバッファとして、プログラミング検証動作の間には、プログラミングが適正に行なわれたか判断するための検証検出器として、読出動作の間には、対応するビットライン上の情報を感知して増幅する増幅器として各々動作する。各ラッチ感知増幅器３１０あるいは３１０ａは交差接続された２つのインバータからで構成されるラッチ３１１あるいは３１１ａを具備している。各ラッチ３１１あるいは３１１ａの一方のノード３１２あるいは３１２ａは対応するビットラインＢＬ１あるいはＢＬ２と、外部回路との間のデータ交換のための対応する入出力データラインＩＯ１あるいはＩＯ２とに共通的に連結され、それらの他方のノード３１３あるいは３１３ａはラッチ制御器３２０あるいは３２０ａに連結される。又、各ラッチ感知増幅器３１０あるいは３１０ａは、ノード３１５あるいは３１５ａとノード３１２あるいは３１２ａとの間に連結される電流通路を持つ分離ゲートトランジスタ３１４あるいは３１４ａと、ノード３１５あるいは３１５ａと接地電圧との間に連結される電流通路を持つＮＭＯＳトランジスタ３１６あるいは３１６ａと、電源電圧とノード３１５あるいは３１５ａとの間に連結される電流通路を持つＰＭＯＳトランジスタ３１７あるいは３１７ａとを具備している。ＮＭＯＳトランジスタ３１６あるいは３１６ａは読出動作の遂行の前にラッチ３１１あるいは３１１ａを初期化させるとともに、ビットラインＢＬ１あるいはＢＬ２に接地電圧を供給する。トランジスタ３１６あるいは３１６ａのゲートは制御信号ＤＣＢに連結される。ＰＭＯＳトランジスタ３１７あるいは３１７ａは読出動作の間に選択されたビットラインに定電流を供給するためのもので、そのゲートは制御信号（Ｖｒｅｆ）に連結される。一方、ラッチ感知増幅器３１０、３１０ａで、分離ゲートトランジスタ３１４、３１４ａのゲートは制御信号ＰＧＭ１、ＰＧＭ２に各々連結される。分離ゲートトランジスタ３１４、３１４ａはプログラミング動作の間にターンオンし、ラッチ３１０、３１０ａによりラッチされたデータをビットラインに伝達する。
【００１７】
ラッチ制御器３２０はＮＭＯＳトランジスタ３２１〜３２５で構成される。トランジスタ３２１、３２２、３２３の電流通路はラッチ３１１のノード３１３と接地電圧との間に直列に連結される。トランジスタ３２４、３２５の電流通路はトランジスタ３２１のソースとトランジスタ３２２とのドレイン接続ノード３２６と、接地電圧との間に直列に連結される。トランジスタ３２１のゲートはラッチ感知増幅器３１０のノード３１５と連結される。トランジスタ３２２のゲートはラッチ３１１ａの一方のノード３１２ａと連結され、トランジスタ３２４のゲートはラッチ３１１ａの他方のノード３１３ａと連結される。トランジスタ３２３、３２５のゲートはラッチ制御信号φＶ１、φＲ１に各々連結される。
【００１８】
ラッチ制御器３２０ａはＮＭＯＳトランジスタ３２１ａ、３２２ａで構成される。ＮＭＯＳトランジスタ３２１ａ、３２２ａの電流通路はラッチ３１１ａのノード３１３ａと接地電圧との間に直列に連結される。トランジスタ３２１ａのゲートはラッチ感知増幅器３１０ａのノード３１５ａと連結され、トランジスタ３２２ａのゲートはラッチ制御信号φＶ２に連結される。
【００１９】
ラッチ制御器３２０、３２０ａは読出動作の間にビットラインレベルにより対応するラッチ３１１、３１１ａの状態を反転させたり、あるいはそのまま維持させる機能を持つ。ラッチ制御器３２０、３２０ａに入力されるラッチ制御信号φＶ１、φＶ２、φＲ１は読出動作の開始から所定の時間が経過した後、すなわち、ラッチ３１１、３１１ａの状態を反転させる時間になった時、エンネーブルされるパルス波形を持つ。
【００２０】
各ラッチ感知増幅器３１０あるいは３１０ａのノード３１５あるいは３１５ａは分離ゲートトランジスタ３３０、３４０あるいは３３０ａ、３４０ａを通じて対応するビットラインＢＬ１あるいはＢＬ２に連結される。分離ゲートトランジスタ３３０、３３０ａは空乏型ＮＭＯＳトランジスタで構成され、これらのゲートは制御信号（ＢＬＳＨＦ）に共通的に連結される。分離ゲートトランジスタ３４０、３４０ａはビットライン対ＢＬ１、ＢＬ２中、一つのビットラインを選択するためのものであり、それらのゲートはアドレス信号Ａｉ、Ａｉ／バーに各々連結される。
【００２１】
各ビットラインＢＬ１あるいはＢＬ２に対応する分離ゲートトランジスタ３３０、３４０あるいは３３０ａ、３４０ａの間には動作モードにより、対応するビットラインで必要とする電圧を供給するトランジスタ３５０あるいは３５０ａが連結される。このトランジスタ３５０、３５０ａのゲートは制御信号Ｉｎｈｉｂｉｔ１、Ｉｎｈｉｂｉｔ２に各々連結される。トランジスタ３５０、３５０ａはプログラミング動作の間には一対のビットラインＢＬ１、ＢＬ２中、非選択された一つのビットラインＢＬ１あるいはＢＬ２にプログラミング防止電圧を供給し、読出動作の間には、非選択された一つのビットラインＢＬ１あるいはＢＬ２に接地電圧を供給し、消去動作の間には全てのビットラインをフローティング状態にする。
【００２２】
ラッチ感知増幅器３１０のノード３１５と、ラッチ感知増幅器３１０ａのノード３１５ａとの間にはＣＭＯＳ伝達ゲート３６０が連結される。この伝達ゲート３６０は制御信号（Ｓｅｐｅｒａｔｅ）により制御される。
【００２３】
この実施の形態のメモリ装置で、与えられたアドレスにより該当メモリブロックを選択するディコーディングと一つの選択されたストリング内のワードラインＷＬ１〜ＷＬｍ中、一つのワードラインを選択するディコーディングとの組合せにより、ワードライン選択が成立する。
【００２４】
次に、本実施の形態によるフラッシュメモリ装置の消去、読出、プログラミング及び、プログラミング検証動作を、添付したタイミング図を参照して説明する。ここでは、３．３Ｖの動作電圧を持つ装置の動作を例として説明する。
【００２５】
まず、多重ビット動作モードに対して説明する。
図２はメモリセルの各データに対応するスレッショルド電圧分布を示している。まず、図２（Ａ）はビット読出動作の間の選択されたワードラインの電圧レベルを示している。この多重ビット読出動作の間に選択されたワードラインとしては、スレッショルド電圧分布が図２（Ａ）に示すように、区分することができるように各スレッショルド電圧分布の中間値の電圧２Ｖ、１Ｖ、０Ｖがワードライン電圧として順次印加される。図２（Ａ）に示されたようなスレッショルド電圧分布を得るため、効果的なプログラミング方法を使用すると、各状態のスレッショルド電圧は−２．７Ｖ以下、０．３Ｖ〜０．７Ｖ、１．３Ｖ〜１．７Ｖ、２．３Ｖ〜２．７Ｖの分布を持つようになるので、互いに他の４つの状態を一つのメモリセルに貯蔵することができる。次に、図２（Ｂ）はプログラミング検証動作の間の選択されたワードラインの電圧レベルを示している。この多重ビットプログラミング検出動作の間に選択されたワードラインとしては、スレッショルド電圧分布が図２（Ｂ）に示すように、電圧０．３Ｖ、１．３Ｖ、２．３Ｖが順次印加される。
【００２６】
Ｉ．多重ビット読出動作
図３は本実施の形態による多重ビット読出動作のタイミングを示している。図３を参照すると、読出動作は２つのラッチ３１１、３１１ａをリセットさせることに（期間▲１▼参照）により開始される。この時、伝達ゲート３６０の制御信号（Ｓｅｐａｒａｔｅ）はローレベルに維持される。従って、ノード３１５、３１５ａは相互に電気的に連結される。次に、与えられた行アドレスにより、一対のビットラインＢＬ１、ＢＬ２中の一方を選択するためのアドレス信号ＡｉあるいはＡｉ／バーがパンピングレベル（動作電圧３．３Ｖの装置では、約６Ｖ）に遷移する。ここで、パンピングレベルとはチップ内部のチャージパンプにより動作電圧（３．３Ｖ）より昇圧された電圧レベルを言う。図３には、アドレス信号（Ａｉ）がパンピングレベルに遷移し、ビットラインＢＬ２が選択される場合が例として図示されている。図示したように、アドレス信号Ａｉがパンピングレベルに遷移すると、それの相補信号Ａｉ／バーはローレベルに維持され、プログラミング防止信号Ｉｎｈｉｂｉｔ１、Ｉｎｈｉｂｉｔ２も、又、ローレベルに各々維持される。従って、非選択されたビットラインＢＬ１の電圧レベルは仮想接地ラインのそれと同一になる。選択されたメモリブロックで、非選択されたビットラインは選択されたビットラインに対し、シールド線として作用し、選択されたビットラインがカップリングされるのを防止する。一方、感知が必要なビットライン、すなわち、選択されたビットラインＢＬ２を通じて感知電流が流れるようにするため、トランジスタ３１７、３１７ａのゲートには所定レベルの基準電圧（Ｖｒｅｆ）が各々印加される。基準電圧（Ｖｒｅｆ）はよく知られているように基準電圧発生装置から供給される。ここでは、これに対する詳細な説明は省略する。ただし、この多重ビット動作モードの間に、活性化されるビットラインの数は単一ビット動作モードの間に活性化されるビットラインの数の半分であるので、この時の基準電圧（Ｖｒｅｆ）はトランジスタ３１７、３１７ａを通じて流れるロード電流が単一ビット動作モードの間のロード電流の半分になるレベルで維持するのが望ましい。
【００２７】
与えられた行アドレスにより、選択されたメモリブロックのストリング選択ラインＳＳＬと共通接地ラインＧＳＬ及び、非選択されたワードラインにはパンピンレベルのパス電圧（Ｖｐａｓｓ）（たとえば、６Ｖ）が各々印加される。メモリセルデータの感知は３つのサイクルにかけて遂行される。この時、選択されたワードラインの電圧レベルは一定した感知時間（たとえば、８μｓ）を単位として２Ｖ→１Ｖ→０Ｖの順序に変わる。選択されたセルのスレッショルド電圧レベルにより、該当セルがターンオフするワードライン電圧レベルが変り、ノード３４２ａが電源電圧（Ｖｃｃ）レベルにチャージされる時点も変わる。この時、各ワードライン電圧レベル２Ｖ、１Ｖ、０Ｖで、ラッチ制御信号φＲ１、φＶ２が図３に示すように印加されると、４つの状態のセルデータの感知が可能になる。これを、具体的に説明すると、次のようである。
【００２８】
まず、選択されたワードラインに２Ｖの電圧が印加される一番目のサイクルでは、データＱ１／バー、Ｑ２／バーが“００”であるかが感知される。図２（Ａ）を参照すると、選択されたワードラインに２Ｖの電圧が印加される時、選択されたワードラインに連結されたセルトランジスタがデータ“００”以外のデータが書込まれた（あるいはプログラムされた）セルである場合、該当セルトランジスタはターンオン条件で動作する。従って、ラッチ制御信号φＲ１、φＶ２が、図３に示されるように、エンネーブルされ、パルス形態を各々持つ時点で、トランジスタ３２１ａ、３２４がターンオフされることにより、ラッチ３１１、３１１ａのデータは変わらない。しかし、選択されたワードラインに連結されたセルトランジスタに“００”のデータがプログラムされたセルの場合、該当セルトランジスタがターンオフし、選択されたビットラインＢＬ２の電圧レベルが上昇する。この時、選択されたビットラインＢＬ２の電圧は空乏型ＮＭＯＳトランジスタ３３０ａのシャット・オフレベルまで上昇する。選択されたビットラインＢＬ２の電圧がシャット・オフレベルに到達すると、空乏型トランジスタ３３０ａはターンオフされる。これで、トランジスタ３１７ａを通じて選択されたビットラインＢＬ２に供給される電荷はビットラインＢＬ２に比べて、相対的に小さいローディングのノード３１５ｂに大部分供給される。その結果、ノード３１５ｂは速く電源電圧（Ｖｃｃ）レベルにチャージされる。この時、ラッチ制御信号φＲ１、φＶ２がエンネーブルされ、パルス形態を各々持つ時点で、トランジスタ３２１ａ、３２４がターンオンされることにより、ラッチ３１１、３１１ａの出力Ｑ１、Ｑ１／バー、Ｑ２、Ｑ２／バーが各々反転される。だが、この時、ラッチ制御信号φＶ２がエンネーブルされ、ラッチ３１１ａの出力Ｑ２／バーがまず、ローレベルに反転されると、トランジスタ３２４がターンオフされ、他のラッチ３１１の出力Ｑ１、Ｑ１／バーが反転できない。従って、ラッチ制御信号φＲ１のパルスをラッチ制御信号φＶ２のパルスより先行して発生させ、ラッチ３１１の出力Ｑ１、Ｑ１／バーが先に反転するようにした後、ラッチ制御信号φＶ２により、ラッチ３１１ａの出力Ｑ２、Ｑ２／バーを反転させる。
【００２９】
次に選択されたセルトランジスタに“０１”のデータが書込されたセルの場合、選択されたワードラインに１Ｖの電圧が印加される時、該当セルトランジスタはターンオフされる。従って、図３の期間▲４▼の間、ノード３４２ａは電源電圧（Ｖｃｃ）レベルに変る。前記期間▲４▼の間には、ラッチ制御信号φＶ２だけがエンネーブルされ、これでラッチ３１１ａの出力Ｑ２／バーがローレベルに反転される。このように、ラッチ３１１ａの出力Ｑ２／バーがローレベルになると、期間▲５▼の間、ラッチ制御信号φＲ１がエンネーブルされても、トランジスタ３２４がターンオフ状態に維持されるので、期間▲４▼でラッチされたラッチ３１１ａの出力がそのまま維持される。
【００３０】
次に選択されたセルトランジスタに“１０”のデータが書込されたセルの場合、選択されたワードラインに０Ｖの電圧が印加される時、該当セルトランジスタはターンオフされる。従って、図３の期間▲５▼の間、ノード３４２ａはＶｃｃレベルに変わる。期間▲５▼の間には、ラッチ制御信号φＲ１だけがエンネーブルされ、これでラッチ３１１の出力Ｑ１／バーが反転され、ローレベルになる。
【００３１】
最後に選択されたセルトランジスタに“１１”のデータがプログラムされたセルである場合には、図２（Ａ）を参照すると、セルトランジスタのスレッショルド電圧が−２．７Ｖ以下であるので、該当セルトランジスタは感知動作の全期間でターンオンされる。従って、ラッチ制御信号φＲ１、φＶ２に関係なしに、ノード３４２ａはトランジスタ３２１ａ、３２４のターンオン電圧以下に維持され、ラッチ３１１、３１１ａの出力Ｑ１、Ｑ１／バー、Ｑ２、Ｑ２／バーは変わらない。
【００３２】
II．多重ビットプログラミング及びプログラミング検証動作
図４は本実施の形態による多重ビットプログラミング及びプログラミング検証動作のタイミングを示している。図４を参照すると、各プログラミングサイクルは選択されたメモリセルトランジスタのフローティングゲートに電子を注入するプログラミング動作と、プログラムされたメモリセルトランジスタが適定スレッショルド電圧に到達したかを検証するプログラミング検証動作とからなる。プログラミングとプログラミング検証動作とはあらかじめ定められたプログラミング反復回数の範囲内で選択された全てのメモリセル各々が所定のスレッショルド電圧に到達するまで、反復的に遂行される。Ｆ−Ｎトンネリングを利用して選択されたメモリセルをプログラミングするためには、該当セルのゲートに所定のプログラム電圧（Ｖｐｇｍ）（たとえば、１４Ｖ〜１９Ｖ）が各々印加されるようにし、該当セルのチャンネルには接地電圧が各々印加されるようにする。従って、プログラムされるセルのフローティングゲートとチャンネルとの間には、高い電界が印加される。このような電界によりチャンネルの電子がフローティングゲートとチャンネルとの間の酸化膜を通過するトンネリングが発生し、該当セルのフローティングゲートに電子が蓄積され、このようなフローティングゲートからの電子の蓄積により、プログラムされるセルのスレッショルド電圧が上昇する。
【００３３】
複数のメモリセルからなる不揮発性半導体メモリ装置で、プログラミング動作により各メモリセルがプログラムされる程度には差がある。従って、選択された各メモリセルに対して一回目のプログラミング動作が遂行された後、各セルが所望の状態に到達したか否かを検証し、すでに、所望状態に到達したセルには影響を与えることなく、所望状態に到達しない残りのセルに対してだけ、再びプログラミング動作が遂行されるようにしなければならない。このような、プログラミング及びプログラミング検証動作は選択された全てのメモリセルが所望のスレッショルド電圧に到達するまで、反復的に遂行される。
【００３４】
図１に示された本実施の形態の不揮発性メモリ装置は、選択されたワードラインに連結されたセル中、半分だけがプログラムされる構造を持つ。すなわち、アドレス選択信号Ａｉ、Ａｉ／バー一対のビットラインＢＬ１、ＢＬ２中、１つのビットライン、例えば、ＢＬ１が選択される場合、選択されない他のビットラインＢＬ２には、対応するプログラミング防止信号Ｉｎｈｉｂｉｔ２により、電源電圧（Ｖｃｃ）が印加され、非選択されたビットラインＢＬ２の選択されたワードラインに連結されたセルがプログラミングされるのが防止される。これとは反対の場合にも同一である。
【００３５】
一方、プログラミング動作の間、外部から与えられるプログラミングデータ情報は２つのビットラインと各々連結される２つのラッチで入力される。図１に示された本実施の形態の回路では、プログラムされているあるセルのスレッショルド電圧がそれに対応するラッチ感知増幅器により、ラッチされたデータに該当するレベルに到達すると、２つのラッチ３１１、３１１ａの出力Ｑ１、Ｑ２は各々ハイレベルに変わる。これにより、プログラミングが完了されたメモリセルが連結されたビットラインは、対応するラッチから供給される電源電圧（Ｖｃｃ）により、チャージされるため、充分にプログラムされていないセルのために、プログラミング動作が継続的に進行しても、すでにプログラミングが完了された各セルのスレッショルド電圧は影響を受けない。
【００３６】
次に、図４のタイミング図を参照し、プログラミング動作とプログラミング検証動作とを具体的に説明する。
【００３７】
図４で、サイクルＡは一つのプログラミング期間と一つのプログラミング検証期間とからなり、このサイクルの間にはラッチ３１１にラッチされたデータによるプログラミング動作が進行される。サイクルＡは、設計する時、定められた回数（たとえば、１６回）くらい反復され、各プログラミングサイクルで、次のプログラミングサイクルに進行しながら、プログラミング電圧は設計時、定められた電圧、たとえば、０．２Ｖぐらいずつ増加される。
【００３８】
プログラミング検証のための感知動作は、前述した読出動作とほとんど類似するが、図２（Ａ）に示すように、読出動作の間、選択されたワードラインの電圧とスレッショルド電圧との間のマージンを確保するため、選択されたワードラインとしては読出動作の間に、それに印加される電圧より、所定レベル、たとえば、０．３Ｖ位高い電圧が印加される。又、サイクルＡの間には、ラッチ３１１に出力Ｑ１によるプログラミング動作が遂行されるので、プログラミング検証の間にはラッチ３１１と関連するラッチ制御信号φＶ１だけがエンネーブルされる。このような、サイクルＡに対する１６回のルーピングが完了すると、次のサイクルＢに対する１６回のルーピングが進行される。この時は、分離ゲート３１４ａの制御信号ＰＧＭ２がエンネーブルされ、ハイレベルになる。これで、ラッチ３１１ａの出力Ｑ２によるプログラミング動作が進行される。このサイクルのプログラミング検証の間には、ラッチ制御信号φＶ２だけがエンネーブルされる。サイクルＢに対するルーピングが完了すると、最後のサイクルＣに対するルーピングが進行され、このサイクルＣのルーピングが完了すると、プログラミングが完了する。
【００３９】
図５は本発明の実施の形態による多重ビットプログラミング動作の各サイクルに対するルーピングが順次に進行される間、各データ状態に各々対応するスレッショルド電圧とラッチ３１１、３１１ａの出力Ｑ１、Ｑ２とが変わる状態を示したものである。
【００４０】
まず、データ“１１”の状態、図５（Ａ）を参照すると、ラッチ３１１、３１１ａの出力Ｑ１、Ｑ２が全て‘論理値１’であるので、全体プログラミング期間の間、二つのビットラインは電源電圧レベルにチャージされる。従って、このような場合には、メモリセルのプログラミングが防止される。
【００４１】
次に、データ“１０”の場合、図５（Ｂ）を参照すると、ラッチ３１１の出力Ｑ１だけが‘論理値０’であるので、サイクルＡの間だけ、プログラミングが遂行される。サイクルＡで、該当メモリセルのスレッショルド電圧が所望のレベルに移ると、すなわち、プログラミングが完了すると、ラッチ３１１の出力Ｑ１が‘論理値１’に変わって、残りのサイクルＢ、Ｃの間は、プログラミングが防止され、それ以上のプログラミング動作は遂行されない。
【００４２】
次にデータ“０１”の場合、図５（Ｃ）を参照すると、ラッチ３１１の出力Ｑ１が‘論理値１’であるので、一番目のサイクルＡの間には、プログラミング動作は遂行されないが、次のサイクルＢの間にプログラミングが遂行される。前の場合と同じように、サイクルＢで、プログラミングが完了すると、ラッチ３１１ａの出力Ｑ２が‘論理値１’に変わって、最後のサイクルＣの間は、プログラミングが防止され、それ以上のプログラミング動作は遂行されない。
【００４３】
最後に、データ“００”の場合、図５（Ｄ）を参照すると、まず、サイクルＡの間には、ラッチ３１１の出力Ｑ１によるプログラミングが遂行される。これは、たとえ該当メモリセルのスレッショルド電圧がプログラミング検証の基準電圧、たとえば、０．３Ｖ以上になっても、ラッチ３１１ａの出力Ｑ２が‘論理値０’により、トランジスタ３２２がターンオフされ、ラッチ３１１の出力Ｑ１が‘論理値１’に変わらないからである。それで、プログラミング速度が速いメモリセルの場合には、図５（Ｄ）に示されたように、セルのスレッショルド電圧が０．７Ｖ以上である場合にも存在する。つづいて、サイクルＢの間に、ラッチ３１１ａの出力Ｑ２によるプログラミングが遂行される。この時、メモリセルのスレッショルド電圧が１．３Ｖ以上になると、プログラミング検証段階でラッチ３１１ａの出力Ｑ２が‘論理値１’に変わり、プログラミングが防止される。しかし、この時は該当メモリセルのスレッショルド電圧はまだデータ“００”に対応するレベルまで到達できない状態にある。再び、最後のサイクルＣの間に、ラッチ３１１の出力Ｑ１によるプログラミングループが進行しながら、該当メモリセルのスレッショルド電圧は正（＋）の値に増加する。この時、スレッショルド電圧が２．３Ｖ以上になると、ラッチ３１１の出力Ｑ１は‘論理値１’に変わり、残りのルーピング期間の間にはプログラミングが防止され、それ以上のプログラミング動作は遂行されない。これで、該当メモリセルのプログラミングが完了する。
【００４４】
III.多重ビット消去及び消去検証動作
図６及び図７は本発明の実施の形態による多重ビット消去及び消去検証動作のタイミングを各々示している。消去動作はメモリブロックを単位として遂行される。消去動作の間に、ストリング選択ライン（ＳＳＬ）及び接地選択ライン（ＧＳＬ）が各々フローティングされ、選択されたブロックのワードラインＷＬ１〜ＷＬｍには接地電圧０Ｖが印加される。選択された複数のワードラインＷＬ１〜ＷＬｍに連結されたメモリセルＭ１〜Ｍｍは同時に消去される。この時、メモリセルが形成されている基板には、消去電圧（Ｖｅｒｓ）（通常的に２１Ｖ〜２４Ｖ）が印加される。これにより、各セルのフローティングゲートと基板との間に高電界が形成される。従って、フローティングゲートに貯蔵されていた電子は高電界によるＦ−Ｎトンネリングにより、フローティングゲートから基板に流出される。これにより、各々の選択されたメモリセルのスレッショルド電圧は負（−）の値に移動する。この消去動作でもプログラミング動作と類似して、消去動作と消去検証動作とが反復的に遂行され、各々の選択されたメモリセルが所望のスレッショルド電圧に到達すると、消去動作は終了する。
【００４５】
図６を参照すると、消去動作の間に、基板に高い消去電圧（Ｖｅｒｓ）が印加されると、ストリング選択トランジスタＳＴ１のソースのＰ−Ｎ接合が順方向バイアスされ、該当ビットラインの電圧レベルも消去電圧ほど上昇する。この消去動作の間に、ビットライン選択信号であるアドレス信号Ａｉ、Ａｉ／バーは接地電圧レベルに、そして、空乏型トランジスタ３３０、３３０ａの制御信号ＦＢＬＳＨＦは所定のバイアスレベル、たとえば、６Ｖに各々維持される。
【００４６】
図７を参照すると、消去検証動作の間、選択されたメモリブロックのストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬには６Ｖの電圧が印加され、選択されたブロックの全てのワードラインには接地電圧０Ｖが印加される。消去検証動作は前述した読出動作と類似するが、消去検証動作ではストリング内の全てのメモリセルによりビットラインの電圧レベルが決定される。上述したように、消去動作は選択されたブロック内の全てのビットラインに対して同時に遂行されるので、消去検証も、又、偶数番目のビットラインと奇数番目のビットラインとに対して全て遂行しなければならないので、図７に示されたように２番目の読出動作が遂行される。まず、ラッチ３１１、３１１ａがリセットされた状態で、ハイレベルのアドレス信号Ａｉ／バーにより、ビットラインＢＬ１が選択され、これに対する消去検証動作が開始される。万一、ビットラインＢＬ１に連結されたストリング内の全てのセルトランジスタが消去された状態であると、各ワードラインの電圧が０Ｖである時、ストリング内の全てのセルはターンオンされる。従って、ノード３４２はローレベルになる。このような状態は一般的にパス状態と呼ばれる。反対に、ストリング内にある一つのセルでも完全に消去されないと、ノード３４２はハイレベルになり、ラッチ制御信号φＲ１がエンネーブルされた時、ラッチ３１１の出力Ｑ１がハイレベルに変わり、消去失敗状態が表示される。以上のような、プログラム検証動作はハイレベルのアドレス信号Ａｉにより、ビットラインＢＬ２が選択された場合にも、同様に遂行される。消去検証は一つの消去状態データ“１１”に対する読出動作であるので、一つのビットラインで、一つのデータだけを読出すればよい。従って、消去検証のための読出の結果は、各ビットラインに連結された各々のラッチ感知増幅器に貯蔵することができる。
【００４７】
以上、多重ビット動作モードからの読出、プログラミング、プログラミング検証、消去、消去検証動作について説明した。このモードでは伝達ゲート３６０がいつもターンオン状態にあり、ノード３１５、３１５ａが相互に電気的に連結される。
【００４８】
しかし、単一ビット動作モードでは、伝達ゲート３６０がハイレベルの制御信号（Ｓｅｐａｒａｔｅ）により、いつもターンオフ状態にあるようになる。この時、ラッチ制御信号φＶ１、φＶ２、φＲ１がいつも同時にエンネーブルされる。
【００４９】
図８は本発明の実施の形態による単一ビット読出動作のタイミングを示し、図９は本発明の実施の形態による単一ビットプログラミング及びプログラミング動作のタイミングを示し、図１０は本発明の実施の形態による単一ビット消去動作のタイミングをそれぞれ示している。
【００５０】
図８ないし図１０を参照すると、この単一ビットの読出、プログラミング、プログラミング検証、消去、消去検証動作は伝達ゲート３６０により、２つのラッチ３１１、３１１ａが電気的に分離され、ラッチ３１１、３１１ａの制御信号φＶ１、φＶ２、φＲ１が同時にエンネーブルされることを除外しては、すでによく知られている従来の単一ビットナンドフラッシュメモリの動作と同一である。従って、ここではこれらに対する詳細な説明は省略する。
【００５１】
【発明の効果】
本発明によると、ビットライン対に連結された２つのラッチが、動作モードにより、伝達ゲートにより相互に電気的に分離されたり連結されたりするので、多重ビット動作と単一ビット動作とがメモリセルアレイの局部的な領域で同時に遂行することができる。又、多重ビットプログラム検証動作の間の選択されたワードラインの電圧が多重ビット読出動作の間の選択されたワードラインの電圧より一定の電位差だけ、高く設定され、読出動作の間のワードライン電圧レベルより、プログラムされるセルのスレッショルド電圧レベルをより高く分布させ、読出動作マージンが改善される。
【図面の簡単な説明】
【図１】本発明による不揮発性半導体メモリ装置の望しい実施の形態を示す回路図。
【図２】本発明の実施の形態による多重ビット動作の間、データ状態に各々対応するスレッショルド電圧の分布と選択されたワードラインの電圧レベルとを各々示す図で、図２（Ａ）は多重ビット読出動作の間の選択されたワードラインの電圧レベルを、図２（Ｂ）は多重ビットプログラミング検証動作の間の選択されたワードラインの電圧レベルをそれぞれ示す図。
【図３】本発明の実施の形態による多重ビット読出動作のタイミング図。
【図４】本発明の実施の形態による多重ビットプログラミング動作及びプログラミング検証動作のタイミング図。
【図５】本発明の実施の形態による多重ビットプログラミング動作の間、各データ状態に各々対応するスレッショルド電圧と、ラッチ感知増幅器の出力とが変る様相を示す図。
【図６】本発明の実施の形態による多重ビット消去動作のタイミング図。
【図７】本発明の実施の形態による多重ビット消去検証動作のタイミング図。
【図８】本発明の実施の形態による単一ビット読出動作のタイミング図。
【図９】本発明の実施の形態による単一ビットプログラミング及びプログラミング動作のタイミング図。
【図１０】本発明の実施の形態による単一ビット消去動作のタイミング図。
【符号の説明】
１００メモリセルアレイ
２００行ディコーダ回路
３００ページバッファ回路
３１０，３１０ａラッチ感知増幅器
３２０，３２０ａラッチ制御器
３６０伝達ゲート

Claims

行と列とを定義するように基板上に形成されたメモリセルのアレイと；
各行に従って伸張する複数のワードラインと；
各列に従って伸張する複数のビットライン対と；
各ビットライン対に各々対応する複数の外部データライン対と；
前記各ビットライン対及び前記各外部データライン対に対応し、プログラミング及びプログラミング検証動作の間に前記対応するビットライン対に対応する前記外部データライン対からのデータを伝達し、プログラミング状態を検証し、読出動作の間に対応する前記外部データライン対に対応する前記ビットライン対上のデータを伝達する複数のページバッファとを含み；
前記各ページバッファは、
第１ノードと、
第２ノードと、
対応するビットライン対中の第１ビットラインと第１ノードとの間に連結され、第１制御信号（ＢＬＳＨＦ）に応答し、選択的に前記第１ビットラインと前記第１ノードとを電気的に連結する第１分離手段と、
対応するビットライン対中の第２ビットラインと第２ノードとの間に連結され、前記第１制御信号に応答し、選択的に前記第２ビットラインと前記第２ノードとを電気的に連結する第２分離手段と、
第２及び第３制御信号Ｉｎｈｉｂｉｔ１、Ｉｎｈｉｂｉｔ２に応答し、前記プログラミング動作の間に前記第１及び第２ノードに選択的にプログラム防止電圧を供給すると共に、前記読出動作の間に前記第１及び第２ノードに選択的に接地電圧を供給する第１電圧供給手段と、
第３ノード及び第４ノードと、
前記第１及び第３ノードの間に連結され、第２制御信号Ａｉ／バーに応答し、選択的に前記第１ノードと前記第３ノードとを相互に電気的に連結する第３分離手段と、
前記第２及び第４ノードの間に連結され、第３制御信号Ａｉに応答し、選択的に前記第２ノードと前記第４ノードとを相互に電気的に連結する第４分離手段と、
前記対応する外部データライン対中の第１データラインに連結される第５ノードと、
前記対応する外部データライン対中の第２データラインに連結される第６ノードと、
前記第３及び第５ノードの間に連結され、第４制御信号ＰＧＭ１に応答し、選択的に前記第３ノードと前記第５ノードとを相互に電気的に連結する第５分離手段と、
前記第４及び第６ノードの間に連結され、第５制御信号ＧＰＭ２に応答し、選択的に前記第４ノードと前記第６ノードとを相互に電気的に連結する第６分離手段と、
第６制御信号ＤＣＢに応答し、選択的に前記第３ノードと前記第４ノードとに前記接地電圧を供給する第２電圧供給手段と、
第７制御信号（Ｖｒｅｆ）に応答し、選択的に前記第３ノードと前記第４ノードとに定電流を供給する電流供給手段と、
第８制御信号（Ｓｅｐａｒａｔｅ）に応答し、選択的に前記第３ノードと前記第４ノードとを相互に電気的に連結する第７分離手段と、
第７ノードと、
第８ノードと、
前記第５ノードと前記第７ノードとの間に連結され、前記第５及び第７ノード上の情報をラッチすると共に、前記第５及び第７ノードに相補的な信号を各々出力する第１ラッチと、
前記第６ノードと前記第８ノードとの間に連結され、前記第６及び第８ノード上の情報をラッチすると共に、前記第６及び第８ノードに相補的な信号を各々出力する第２ラッチと、
第９ないし第１１制御信号φＶ１、φＲ１、φＶ２に応答し、前記プログラミング動作と、前記プログラミング検証動作及び前記読出動作との間に前記第１及び第２ラッチの出力状態を各々制御するラッチ制御手段と
を具備することを特徴とする不揮発性半導体メモリ装置。
前記第１分離手段は、前記第１ビットラインと前記第１ノードとの間に連結される電流通路と前記第１制御信号に連結される制御端子とを持つトランジスタを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
前記トランジスタは、空乏型ＮＭＯＳトランジスタであることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
前記第２分離手段は、前記第２ビットラインと前記第２ノードとの間に連結される電流通路と前記第１制御信号に連結される制御端子とを持つトランジスタを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
前記トランジスタは、空乏型ＮＭＯＳトランジスタであることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
前記第７分離手段は、前記第８制御信号に応答して多重ビット動作モードの間に前記第３及び第４ノードを相互に電気的に連結し、単一ビット動作モードの間に前記第３及び第４ノードを相互に電気的に分離することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
第７分離手段は、前記第３及び第４ノードの間に連結される電流通路と前記第８制御信号に連結される相補的なゲートとを持つＣＭＯＳ伝達ゲートを含むことを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
前記ラッチ制御手段は、
前記第７ノードに連結される電流通路と前記第３ノードに連結される制御端子とを持つ第１トランジスタと、
前記第１トランジスタの前記電流通路に連結される電流通路と前記第６ノードに連結される制御端子とを持つ第２トランジスタと、
前記第２トランジスタの前記電流通路と前記接地電圧との間に連結される電流通路と前記第９制御信号φＶ１に連結される制御端子とを持つ第３トランジスタと、
前記第１トランジスタの前記電流通路に連結される電流通路と前記第８ノードに連結される制御端子とを持つ第４トランジスタと、
前記第４トランジスタの前記電流通路と前記接地電圧との間に連結される電流通路と前記第１０制御信号φＲ１に連結される制御端子とを持つ第５トランジスタと、
前記第８ノードに連結される電流通路と前記第４ノードに連結される制御端子とを持つ第６トランジスタと、
前記第６トランジスタの前記電流通路と前記接地電圧との間に連結される電流通路と前記第１１制御信号φＶ２に連結される制御端子とを持つ第７トランジスタと、
を含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
前記第９ないし第１１制御信号の各々は、パルス波形を持つことを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
前記メモリセルアレイは、ＮＡＮＤ構造であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
多重ビット読出動作モードの間に、階段波形の第１ワードライン信号が選択されたワードラインに印加され、パンピンでレベルの第２ワードライン信号が非選択されたワードラインに各々印加されることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
前記第１ワードライン信号は、所定の時間間隔に第１電圧レベルから第３電圧レベルに順次遷移することを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
前記第１電圧レベルは前記第２電圧レベルより高く、前記第２電圧レベルは前記第３電圧レベルより高いことを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
前記第１ないし第３電圧レベルは各々２Ｖ、１Ｖ、０Ｖであることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
多重ビットプログラミング動作の間、前記ラッチ中の一つによりラッチされたデータを利用したプログラミングが完了された後、他の一つによりラッチされたデータを利用したプログラミングが遂行されることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
多重ビットプログラミング検証動作の間、選択されたワードラインに印加される電圧は、前記多重ビット読出動作の間に前記選択されたワードラインに印加される電圧より高いことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。