CN102789807B

CN102789807B - 具有二极管在存储串列中的三维阵列存储器架构

Info

Publication number: CN102789807B
Application number: CN201110135848.1A
Authority: CN
Inventors: 洪俊雄; 罗棋
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2011-05-20
Filing date: 2011-05-20
Publication date: 2015-01-28
Anticipated expiration: 2031-05-20
Also published as: CN102789807A

Abstract

本发明公开了具有二极管在存储串列中的三维阵列存储器架构。本发明所描述的不同的实施例中是解决在例如是三维垂直栅极闪存与多阶存储单元存储器的不同存储器架构中源极端感测所遭遇的许多困难。一个困难例如是，源极端感测到的信号大小是远小于漏极端感测到的信号大小。而另一个困难是与多阶存储单元存储器相关的减少感测边界与噪声。在某些实施例中，在施加读取调整偏压之前位线被选择性地放电。

Description

具有二极管在存储串列中的三维阵列存储器架构

技术领域

本发明的技术是关于存储器中的数据感测。

背景技术

在读取操作时的高位线电流会导致噪声。如此的噪声导致感测边界的减少或甚至感测失效。

特别是在每一个实体存储位置存储多重位的多阶存储单元的存储器架构中，在大栅极电压之间的较大差值-即较大临界电压分布之间的位置-倾向于导致如此的高位线电流。

发明内容

本发明不同的实施例中解决在例如是三维垂直栅极闪存与多阶存储单元存储器的不同存储器架构中源极端感测所遭遇的许多困难。一个困难例如是，源极端感测到的信号大小远小于漏极端感测到的信号大小；而另一个困难是，与多阶存储单元存储器相关的减少感测边界与噪声。

本发明的一目的为提供一种操作存储装置的方法。此方法具有一个或多个步骤，包含下列步骤：

此步骤是响应一第二读取操作而在一与一位线耦接的第二存储单元执行一读取操作，该第二读取操作是在一与该位线耦接的第一存储单元执行该读取操作之后进行。此步骤包括执行以下的一个或多个步骤，包含下列步骤：

施加一读取调整偏压至该第二存储单元而不需要在施加该读取调整偏压之前对该位线放电，该读取调整偏压根据是否有电流自第二存储单元的一源极线流至与该第二存储单元耦接的该位线而读取该第二存储单元上的一数据值。

在一实施例中，该第一存储单元具有一临界电压在多个可选择临界电压分布中的一较小临界电压分布。

在一实施例中，该读取调整偏压导致电流通过介于该源极线与该位线之间的一个二极管，该二极管防止电流自位线至源极线。

在一实施例中，该第一存储单元及该第二存储单元包含在一三维存储阵列中。

在一实施例中，该第一存储单元及该第二存储单元包含在一多阶存储单元的存储阵列中。在一多阶存储单元的存储阵列中，存储材料中的一特定实体存储位置存储超过一个位。

在一实施例中包括响应该第二读取操作，还执行：在施加该读取调整偏压之前，对该位线预充电。

在一实施例中包括响应该第二读取操作，还执行：在施加该读取调整偏压之前，对该位线充分地预充电，使得对具有一临界电压在多个可选择临界电压分布中的一较小临界电压分布内的该第二存储单元响应，该电流无法响应施加至第二存储单元的读取调整偏压而流动。

在一实施例中包括响应该第二读取操作，还执行：施加一系列的递增大小的电压至该第二存储单元的一栅极。

在一实施例中包括响应该第二读取操作，还执行：施加一系列的递增大小的电压至该第二存储单元的一栅极，包括：响应该系列中先前的栅极电压导致该电流指示该第二存储单元上的该数据值没有与具有低于该先前栅极电压大小的临界电压分布对应，施加该系列中的下一个栅极电压至该第二存储单元的栅极。

在一实施例中，该读取调整偏压使用差动感测放大器读取该数据值。

本发明的另一目的为提供一种存储装置，其包含多个存储单元、多个位线与该多个存储单元耦接、多个源极线与该多个存储单元耦接以及控制电路。

此多个存储单元包含一第一存储单元及一第二存储单元。该多个位线包括与该第一存储单元及该第二存储单元耦接的一位线。该多个位线包括与该第二存储单元耦接的一源极线。

此控制电路，是响应一第二读取操作而在一与一位线耦接的第二存储单元执行一读取操作，该第二读取操作是在一与该位线耦接的第一存储单元执行该读取操作之后进行。此控制电路是执行下列步骤而响应：

该控制电路施加一读取调整偏压至该第二存储单元而不需要在施加该读取调整偏压之前对该位线放电，该读取调整偏压根据是否有电流自与第二存储单元耦接的该源极线流至与该第二存储单元耦接的该位线而读取该第二存储单元上的一数据值。

在一实施例中，该第一存储单元及该第二存储单元包含在一多阶存储单元的存储阵列中。

在一实施例中，该控制电路，响应该第二读取操作，还执行：在施加该读取调整偏压之前，对该位线预充电。

在一实施例中，该控制电路，响应该第二读取操作，还执行：在施加该读取调整偏压之前，对该位线充分地预充电，使得对具有一临界电压在多个可选择临界电压分布中的一较小临界电压分布内的该第二存储单元响应，该电流无法响应施加至第二存储单元的读取调整偏压而流动。

在一实施例中，该控制电路，响应该第二读取操作，还执行：施加一系列的递增大小的电压至该第二存储单元的一栅极。

在一实施例中，该控制电路，响应该第二读取操作，还执行：施加一系列的递增大小的电压至该第二存储单元的一栅极，包括：响应该系列中先前的栅极电压导致该电流指示在该第二存储单元上的该数据值没有与具有低于该先前栅极电压大小的临界电压分布对应，施加该系列中的下一个栅极电压至该第二存储单元的栅极。

本发明的另一目的为提供一种页面缓冲电路，包含一差动感测放大器及一页面缓冲逻辑电路。该动感测放大器包括一具有一先前感测过逻辑状态的存储元件。该页面缓冲逻辑电路与该差动感测放大器的该存储元件耦接。

在一实施例中，该差动感测放大器感测该具有至少一较低临界电压状态及一较低临界电压状态的存储单元的该逻辑状态；以及该页面缓冲逻辑电路接收与该先前感测过逻辑状态作输入，其中响应与该较低临界电压状态对应的该先前感测过逻辑状态，该页面缓冲逻辑电路允许对一存储单元进行一读取操作而不需要将与该存储单元耦接的一位线放电。

本发明的再一目的为提供一种制造此处所描述的存储装置的方法。

本发明的目的，特征，和实施例，会在下列实施方式的章节中搭配附图被描述。

附图说明

图1显示一三维与非门快闪存储结构中具有二极管在此串行的源极线结构与存储串行之间的剖面图。

图2显示一三维与非门快闪存储结构中具有二极管在此串行的源极线结构与存储串行之间的示意图，其显示两个存储单元平面。

图3显示于类似于图2中阵列的读取操作的时序图。

图4是显示出三维存储器问题的电路图。

图5显示临界电压的图标，其显示临界电压分布及字线之间临界电压。

图6显示本发明第一实施例的页面缓冲器电路的电路图。

图7显示本发明第二实施例的页面缓冲器电路的电路图。

图8显示于第6及图7中所示的低电压感测放大器的电路图。

图9显示图6中所示的第一实施例的页面缓冲器电路中的一页面缓冲器逻辑电路的电路图。

图10显示图7中所示的第二实施例的页面缓冲器电路中的一页面缓冲器逻辑电路的电路图。

图11显示具有图6中所示的第一实施例的页面缓冲器电路的多阶存储单元读取操作的时序图。

图12显示具有图7中所示的第二实施例的页面缓冲器电路的多阶存储单元读取操作的时序图。

图13显示具有图7中所示的第二实施例的页面缓冲器电路的多阶存储单元读取操作的时序图。

图14显示具有图7中所示的第二实施例的页面缓冲器电路的多阶存储单元写入及验证操作的时序图。

图15显示根据本发明一实施例的集成电路的简化示意图，其中包括一具有行、列及平面译码电路的三维与非门闪存阵列阵列。

【主要元件符号说明】

975：集成电路；

960：有二极管在存储串行中的三维与非门闪存阵列；

961：列译码器；

962：字线；

963：平面译码器/行译码器；

964：位线；

965、967：总线；

966：感测放大器/数据输入结构；

974：其它电路；

969：状态机构；

968：偏压供应电压；

971：数据输入线；

972：数据输出线。

具体实施方式

图1显示一个三维与非门快闪存储结构的示意图，在此图示中包括二极管形成于存储单元串行的共同源极线端。因此，每一个平面的源极线可以通过P+线或注入区域而耦接在一起，以形成PN二极管在每一条串行线的共同源极线译码器与接地选择线GSL之间。

这些二极管是位于此与非门串行的半导体主体内。此结构包括多个山脊状叠层，其包括长条半导体材料在各自山脊状叠层平面的基板上。多条作为字线的导线(为简化起见图中仅显示两条)与叠层正交且延伸穿越，及顺形地形成于存储层之上。作为串行选择线SSL的另一导线及作为整体源极线GSL的又一导线和其它的如此线安排成与作为字线的多条导线平行。这些导线可以利用例如是具有n型或p型掺杂多晶硅的导电材料形成，以供用来作为字线的导线使用。硅化物层可以形成于作为字线、串行选择线SSL及共同源极选择线的多条导线之上。

长条半导体材料经由整体源极线内连线而与相同平面中的其它长条半导体材料连接，及与一平面译码器(未示)连接。长条半导体材料是使用阶梯接触区域而在整体源极线内连线中延伸。

二极管放置于与导线连接的存储单元及将位线与长条半导体材料连接的栓塞之间。在此例示范例中，二极管是由长条半导体材料中的P+注入区域形成。栓塞可以包括掺杂多晶硅、钨或是其它垂直内连接技术。上方位线连接介于栓塞与行译码电路(未示)之间。每一层中的源极线是分别解码。串行选择线SSL/接地选择线GSL、字线WL及位线BL是共同地在此多层叠层中垂直方向上。

在所示的结构中，并不需要在阵列中的串行选择栅极与共同源极选择栅极上形成接触。

图1显示将二极管放置于此存储单元串行共同源极线端的应用。因此，在共同源极线的区域CSL1/CSL2/CSL3中，在每一平面中的源极线通过p+线或注入而耦接在一起，形成PN二极管在每一串行线中介于共同源极线译码器与接地选择线GSL之间。在不同的实施例中，此二极管在读取及写入抑制操作时抑制散失的电流路径。

图2显示一个三维与非门快闪存储结构的示意图，在此图示中包括二极管形成于存储单元串行的源极线结构与此存储串行之间，且在此图标中显示存储单元的两个平面。

在共同源极线CSL上的二极管防止电流在读取及写入操作时回到共同源极线。因为二极管限制电流自在共同源极线CSL至位线的流动，可以进行源极端感测。

这两个平面对应于共同源极线CSL0和共同源极线CSL1，存储单元的两行，对应位线BL0和位线BL1，而存储单元的四列，分别对应于附图中的字线。此立方体中的串行选择线SSL与串行选择栅极耦接，而接地选择线GSL与接地选择栅极的供同源极线耦接。二极管耦接至对应的存储单元串行与共同源极线CSL0或共同源极线CSL1之间。

对一与非门快闪存储单元而言，可以使用富勒-诺德汉电子隧穿对(Fowler Nordheim tunneling)所选取存储单元进行写入。为了抑制非选取存储单元的写入，应该施加高电压至此存储单元的区域位线或是信道。

以下将会讨论相关的技术。在许多情况下，对漏极端感测，在存储单元源极侧的共同源极线CSL被读取，且会施加源极电压至共同源极线CSL。

然而，因为在许多实施例中是使用反向读取，在存储单元漏极侧的共同源极线CSL被读取，且会施加漏极电压至共同源极线CSL。此结果会被位线BL感测为存储单元源极侧的共同源极线CSL被读取。

图3显示于类似于图2中阵列的读取操作的时序图。

此存储单元的漏极端电压自共同源极线CSL经由二极管提供，且由接地选择线GSL夹钳(clamped)。此共同源极线CSL的阻值是一个严重的问题。共同源极线CSL的电压因为线电阻及通过此线电阻压降的关系会随着位置变动。

存储单元电流会流至位线，且将位线电容进行充电。此位线刚开始是在地电位，且根据所选取存储单元的临界电压来决定此电流对电容最终充电的大小。

在接地选择线GSL使能之后，对低临界电压的存储单元而言，此位线会充电到大约100毫伏左右。对高临界电压的存储单元而言，此位线仍保持接地。

图4是显示出三维存储器问题的电路图。

所显示出的问题是共同源极线CSL的压降及位线的耦合。大电流会因为当读取具有高栅极电压V_G的低临界电压存储单元时过度驱动这些存储单元(V_GS-V_t，栅极至源极的电压差减去临界电压)而产生。此存储单元的电流通过共同源极线CSL，且导致沿着此共同源极线CSL路径的一个高压降(IR电流乘上电阻)。此图指示多重与非门串行在位线的两侧且每一侧具有三个点。每一个垂直箭头代表电流通过另一个如此的与非门串行。

高存储单元电流诱发奇数/偶数位线的快速充电，其会与相邻的偶数/奇数位线耦合。如此的噪声会降低感测边界，而且甚至会导致感测失效。

在一实施例中，当偶数位线被感测时，奇数位线与地耦接以避免此耦合效应。然而，仍会存在偶数位线与偶数位线间的耦合而导致读取区间的损失或甚至读取失败。一个全位线页面缓冲器的实施例中采用双重选通机制以防止偶数位线与偶数位线之间的耦合。

多阶存储单元MLC存储感测会受到更严重的偶数位线与偶数位线(或奇数位线与奇数位线)之间的耦合伤害，特别是当读取具有高栅极电压V_G的低临界电压存储单元时。具有一读取序列的页面缓冲器的实施例中，自低字线电压至高字线电压可以减少源极端感测时的位线之间的耦合与共同源极线的噪声。

图5显示临界电压的图标，其显示临界电压分布及字线之间临界电压。图中所示是一个自低字线电压至高字线电压的读取序列，以减少读取″1″时候的电流。

为了减少当读取具有高栅极电压V_G的低临界电压存储单元时的高存储单元电流，采用以下的机制：

自低字线电压至高字线电压来读取存储单元。

一旦感测放大器所感测的数据为高电平“H”时，指示感测到一个低临界电压的存储单元，将其纪录于栓锁中。

当下一个栅极电压V_G读取时，假如先前所感测的数据是高电平“H”，将位线充电至高电平“H”而不是将其放电至地。

因为此位线被充电至高电平“H”，并不会有位线放电的存储单元电流存在(栅极至源极的电压V_GS＜0)。

之前所提到与例如在三维垂直闪存的源极端感测困难相关的问题，由以下页面缓冲器电路的实施例解决。

因为源极端的感测，信号的大小远小于漏极端感测。较小信号的感测对减少位线耦合是很重要的。此外，因为在读取时会将成千上万的页面缓冲器使能，会导致共同源极线CSL上产生大存储单元电流在此存储单元的漏极端。会导致共同源极线CSL上产生较大的压降，特别是在读取具有高栅极电压V_G的低临界电压存储单元时。

一个以栓锁为基础的差动反测放大器可以感测50毫伏的差异。假如先前所感测的数据是低临界电压时，此页面缓冲器会将此位线预充电，大幅减少读取“1”的电流且减少位线间的耦合噪声与沿着共同源极线CSL上的压降。

以下所描述的页面缓冲器电路及方法可以减少位线间的耦合。

图6显示本发明第一实施例的页面缓冲器电路的电路图。此页面缓冲器电路包括一低电压感测放大器及一页面缓冲器逻辑电路。以下的图标及描述中会显示更多的细节。

图7显示本发明第二实施例的页面缓冲器电路的电路图。此页面缓冲器电路包括一低电压感测放大器及一页面缓冲器逻辑电路。以下的图标及描述中会显示更多的细节。

图8显示一低电压感测放大器的电路图。图8中的低电压感测放大器包括在第6及图7中所示的页面缓冲器实施例中。

此低电压感测放大器执行差动感测。

当所感测存储单元存储“1”时，此感测节点BL约为100毫伏左右。当所感测存储单元存储“0”时，此感测节点BL约为0伏特左右。

来自一稳定电压源的参考电压REF设定在50毫伏。

首先，栓锁LAT＝0，感测放大器SA通过M3～M6栓锁之前的数据。

在位线变化后，介于位线BL与参考线REF之间的电压差是足够大的约-50毫伏左右且之后此LAT脉冲将感测节点SAOUT和SAOUTB放电(B代表两个差动输入的另一者)。

在栓锁LAT变至高电平时，因为p型晶体管PMOS M1与M2的栅极至源极电压Vgs不同的过度驱动，节点A、B、SAOUT和SAOUTB迅速变化且栓锁对应的数据。

一个多阶存储单元MLC的读取操作执行如下：

在开始时，发出读取复位信号RD_RESET以复位数据DQ＝L；

假如SAOUT＝H，其代表低临界电压，数据DQ被设定为高电平；

对下一个读取的栅极电压VG，假如数据DQ＝H，预充电位线；

在预充电位线至高电平之后，SAOUT总是感测为高电平；

一个写入验证操作执行如下：

假如存储单元id被写入至高临界电压，在写入验证设定信号PV_SET发出时段，SAOUTB＝H且设定数据DQ＝H；

在一写入阶段，假如数据DQ＝H，位线充电至高电平且之后进行写入抑制；

或者电路决定验证通过或失败，当所有的数据DQ＝H，会决定写入验证通过。

一个多阶存储单元MLC的读取操作执行如下：

位线放电信号BLDISC将位线放电至地GND；

之后，假如SAOUT＝H，预充电PRE使能且位线预充电回到高电平；

在读取操作开始时，将SAOUT设定为低电平；

一个写入验证操作执行如下：

假如存储单元被写入至高临界电压，在写入验证设定信号PV_SET发出时段，SAOUTB＝H且设定数据DQ＝H；

在一写入阶段，页面缓冲器使能信号PBEN被使能且假如数据DQ＝H，位线充电至高电平，在之后并进行写入抑制；

其它的实施例包括不同的页面缓冲器逻辑，其也会根据先前所感测的数据将位线电压预充电。

举例而言，此预充电的位线电压并不仅局限于例如是在预充电位线路径上的n型晶体管NMOS，其可以使用任何型态的元件来取代，例如p型晶体管PMOS或是反向器。

在替代实施例中，此栓锁电路是一简单的反向器栓锁或是解码电源控制栓锁。某些与非门闪存的实施例中具有大数目的页面缓冲器。为了避免在栓锁数据时的大量交错电流，所有的栓锁并不会同时被使能。此解码电源控制栓锁可以通过在不同时间区间内使能这些栓锁而达成此要求。

替代实施例可以通过在源极端感测中对位线预充电且通过根据之前在漏极端感测时的数据对位线放电，而避免位线耦合。

漏极端感测的实施例中进行：(1)预充电位线(存储单元的漏极端)(2)然后通过存储单元电流将位线放电(假如存储单元是低临界电压)。因为读取操作或是写入验证操作的关系，传统的页面缓冲技术是使用漏极端感测且无法适用于源极端感测的实施例中。

三维虚拟接地与非门存储器的源极端感测的实施例中进行：(1)将位线放电(存储单元的源极端)(2)然后通过存储单元电流将位线充电(假如存储单元是低临界电压)。

不同的实施例中于用来减少存储单元电流对位线进行充电或放电时的位线的耦合。位线的耦合通常是在感测低临界电压的存储单元时发生。一旦低临界电压存储单元被感测，在下一个读取操作时，即对该位线不进行预充电或放电以减少位线的耦合。

其它的实施例包括一个或多个例如是失效位/字节计数、多阶存储单元数据译码、及备援信息等功能。

一个多阶存储单元读取操作以下列步骤执行，并使用相同的参考符号于时间轴：

(A)复位页面缓冲栓锁数据DQ＝0；

(B)位线放电及字线设置；

(C)接地选择线GSL使能及位线改变；

(D)感测放大器改变及感测；

(E)存储感测数据于页面缓冲栓锁。假如感测数据为“1”，设定数据DQ＝1；当读取VG2，在阶段(B)将位线充电至VCC以防止位线在阶段(C)被低临界电压Vt存储单元充电。

图12显示具有图6中所示的第一实施例的页面缓冲器电路的多阶存储单元写入与验证操作的时序图。

一个多阶存储单元写入验证操作以下列步骤执行，并使用相同的参考符号于时间轴：

(A)加载写入数据至页面缓冲器；

步骤(B)～(F)为写入验证程序：

(B)位线放电及字线设置，页面缓冲使能信号PBEN使能，假如数据DQ＝H，则将位线充电至H；

(C)接地选择线GSL使能及位线改变；

(D)感测放大器改变及感测；

(E)存储感测数据于页面缓冲栓锁。假如感测数据为“低临界电压Vt”，保持数据DQ＝0且进行下一个写入；假如感测数据为″高临界电压“Vt”，设定数据DQ＝1且停止此存储单元的写入。

(F)验证页面缓冲器数据；

(G)写入程序。

(A)复位SAOUT＝L；

(B)位线放电及字线设置；

(C)根据SAOUT数据将位线充电。假如先前的SAOUT＝L，则保持位线接地。假如先前的SAOUT＝H，则将位线充电至H；

(D)接地选择线GSL使能及位线改变；

(E)感测放大器改变及感测；

图14显示具有图7中所示的第二实施例的页面缓冲器电路的多阶存储单元写入与验证操作的时序图。

(A)加载写入数据至页面缓冲器；

步骤(B)～(F)为写入验证程序：

(B)复位SAOUT＝L；

(C)位线放电及字线设置；

(D)根据SAOUT数据将位线充电；

(E)接地选择线GSL使能及位线改变；

(F)感测放大器改变及感测；

(G)存储感测数据于页面缓冲栓锁。假如感测数据为“低临界电压Vt”，保持数据DQ＝0且进行下一个写入；假如感测数据为“高临界电压Vt”，设定数据DQ＝1且停止此存储单元的写入。

(H)验证页面缓冲器数据

(I)写入程序

使用感测放大器及页面缓冲器电路的源极端感测不仅可以使用在三维垂直栅及闪存，也可以稍作调整使用于其它存储器的源极端感测中。一般而言，多阶存储单元存储器实施例中施加减少的读取“1”存储单元电流以避免位线的耦合效应。

图15显示根据本发明一实施例的集成电路的简化示意图。其中集成电路975包括三维与非门闪存阵列960，其使用此处所描述的包括在一半导体基板之上的二极管在存储器串行中区域位线路径上。一列译码器961与沿着存储阵列960列方向安排的多条字线962耦接。电路963包括平面译码器及行译码器。行译码器与沿着存储阵列960行方向安排的多条位线964(或之前所描述的串行选择线)耦接以对自阵列960的存储单元进行数据读取。平面译码器经由共同源极线与此阵列960平面上的之前所描述的多个平面耦接以对阵列960的存储单元进行数据写入。地址是由总线965提供给电路963中的平面译码器和行译码器，其包括此处所公开的改良页面缓冲器，及列译码器961。在此范例中，方块966中的感测放大器与数据输入结构经由数据总线967与电路963耦接。数据由集成电路975上的输入/输出端口提供给数据输入线971，或者由集成电路975其它内部/外部的数据源，输入至方块966中的数据输入结构。在此例示实施例中，其它电路974是包含在集成电路975之内，例如通用目的处理器或特殊目的应用电路，或是模块组合以提供由与非门闪存阵列所支持的系统单芯片功能。数据由方块966中的感测放大器，经由数据输出线972，提供至集成电路975，或提供至集成电路975内部/外部的其它数据终端。

在本实施例中所使用的控制器使用了偏压调整状态机构969，并控制了由电压供应源或是方块868产生或提供的偏压供应电压的应用，例如读取、写入、抹除、抹除验证、以及写入验证电压。该控制器可利用特殊目的逻辑电路而应用，如本领域的普通技术人员所熟知。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器是由特殊目的逻辑电路与通用目的处理器组合而成。

本发明的优选实施例与范例详细公开如上，只是为了了解为上述实施例仅作为范例，并非用以限制本发明的范围。对于本领域的普通技术人员而言，应当可以轻易依据下列权利要求对相关技术进行修改与组合。

Claims

1.一种操作存储装置的方法，其特征在于，包含：

响应一第二读取操作而在一与一位线耦接的第二存储单元执行一读取操作，该第二读取操作是在一与该位线耦接的第一存储单元执行该读取操作之后进行，是执行：

施加一读取偏压至该第二存储单元而不需要在施加该读取偏压之前对该位线放电，其中，该读取偏压根据是否有电流自第二存储单元的一源极线流至与该第二存储单元耦接的该位线而读取该第二存储单元上的一数据值。

2.根据权利要求1的方法，其特征在于，该第一存储单元具有一临界电压在多个可选择临界电压分布中的一较小临界电压分布内。

3.根据权利要求1的方法，其特征在于，该读取偏压导致电流通过介于源极线与该位线之间的一个二极管，该二极管防止电流自位线至源极线。

4.根据权利要求1的方法，其特征在于，该第一存储单元及该第二存储单元包含在一三维存储阵列中。

5.根据权利要求1的方法，其特征在于，还执行：

在施加该读取偏压之前，对该位线预充电。

6.根据权利要求1的方法，其特征在于，响应该第二读取操作，还执行：

在施加该读取偏压之前，对该位线充分地预充电，使得对具有一临界电压在多个可选择临界电压分布中的一较小临界电压分布内的该第二存储单元响应，电流无法响应施加至该第二存储单元的读取偏压而流动。

7.根据权利要求1的方法，其特征在于，响应该第二读取操作，还执行：

施加一系列的递增大小的电压至该第二存储单元的一栅极。

8.根据权利要求1的方法，其特征在于，响应该第二读取操作，还执行：

施加一系列的递增大小的电压至该第二存储单元的一栅极，包括：响应该系列中先前的栅极电压导致电流指示该第二存储单元上的数据值没有与具有低于该先前栅极电压大小的临界电压分布对应，施加该系列中的下一个栅极电压至该第二存储单元的栅极。

9.一种存储装置，其特征在于，包含：

多个存储单元，其包含一第一存储单元及一第二存储单元；

多个位线与该多个存储单元耦接，该多个位线包括与该第一存储单元及该第二存储单元耦接的一位线；

多个源极线与该多个存储单元耦接，该多个位线包括与该第二存储单元耦接的一源极线；以及

控制电路，响应一第二读取操作而在一与一位线耦接的第二存储单元执行一读取操作，该第二读取操作是在一与该位线耦接的第一存储单元执行该读取操作之后进行，是执行：

该控制电路施加一读取偏压至该第二存储单元而不需要在施加该读取偏压之前对该位线放电，其中，该读取偏压根据是否有电流自第二存储单元的一源极线流至与该第二存储单元耦接的该位线而读取该第二存储单元上的一数据值。

10.根据权利要求9的存储装置，其特征在于，该第一存储单元具有一临界电压是在多个可选择临界电压分布中的一较小临界电压分布内。

11.根据权利要求9的存储装置，其特征在于，该读取偏压倒至电流通过介于该源极线与该位线之间的一个二极管，该二极管防止电流自位线至源极线。

12.根据权利要求9的存储装置，其特征在于，该第一存储单元及该第二存储单元包含在一三维存储阵列中。

13.根据权利要求9的存储装置，其特征在于，该第一存储单元及该第二存储单元包含在一多阶存储单元的存储阵列中。

14.根据权利要求9的存储装置，其特征在于，该控制电路响应该第二读取操作，还执行：

在施加该读取偏压之前，对该位线预充电。

15.根据权利要求9项的存储装置，其特征在于，该控制电路响应该第二读取操作，还执行：

16.根据权利要求9的存储装置，其特征在于，该控制电路响应该第二读取操作，还执行：

施加一系列的递增大小的电压至该第二存储单元的一栅极。

17.根据权利要求9的存储装置，其特征在于，该控制电路响应该第二读取操作，还执行：

施加一系列的递增大小的电压至该第二存储单元的一栅极，包括：响应该系列中先前的栅极电压导致电流指示于该第二存储单元上的数据值没有与具有低于该先前栅极电压大小的临界电压分布对应，施加该系列中的下一个栅极电压至该第二存储单元的栅极。

18.根据权利要求9的存储装置，其特征在于，该读取偏压根据是否有电流自与第二存储单元耦接的该源极线流至与该第二存储单元耦接的该位线而读取该第二存储单元上的一数据值。

19.一种页面缓冲电路，其特征在于，包含：

一差动感测放大器，其包括一具有一先前感测过逻辑状态的存储元件；

一页面缓冲逻辑电路与该差动感测放大器的该存储元件耦接，其中，该页面缓冲逻辑电路允许对一存储单元进行一读取操作而不需要将与该存储单元耦接的一位线放电，其中，该读取操作中，读取偏压根据是否有电流自该存储单元的一源极线流至与该存储单元耦接的该位线而读取该存储单元上的一数据值。

20.根据权利要求19的页面缓冲电路，其特征在于：

该差动感测放大器感测该具有至少一较低临界电压状态及一较低临界电压状态的存储单元知该逻辑状态；以及

该页面缓冲逻辑电路接收与该先前感测过逻辑状态作输入，其中响应与该较低临界电压状态对应的该先前感测过逻辑状态。