JP4133149B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、ラッチ回路および２つの磁気抵抗素子を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、低消費電力で不揮発的なデータ記憶が可能なメモリとして、磁気抵抗素子を用いたＭＲＡＭ（Magnetic Random Access Memory）が注目されている。図７は、従来のＭＲＡＭのメモリセル５１の構成を示す回路ブロック図である。このようなメモリセル５１は、たとえば米国特許第６３０４４７７号に開示されている。
【０００３】
図７において、このメモリセル５１は、ワード線ＷＬおよびディジット線ＤＬとビット線対ＢＬ，ＺＢＬおよび書込ビット線対ＷＢＬ，ＺＢＬとの交差部に配置され、ＰチャネルＭＯＳトランジスタ５２，５３、ＮチャネルＭＯＳトランジスタ５４〜５９およびトンネル磁気抵抗素子６０，６１を含む。
【０００４】
ＮチャネルＭＯＳトランジスタ５４は、ビット線ＢＬと記憶ノードＮ５１との間に接続され、そのゲートはワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ５５は、ビット線ＺＢＬと記憶ノードＮ５２との間に接続され、そのゲートはワード線ＷＬに接続される。ＰチャネルＭＯＳトランジスタ５２，５３は、それぞれ電源電位ＶＤＤのラインと記憶ノードＮ５１，Ｎ５２との間に接続され、それらのゲートはそれぞれ記憶ノードＮ５２，Ｎ５１に接続される。ＮチャネルＭＯＳトランジスタ５６，５７のドレインはそれぞれ記憶ノードＮ５１，Ｎ５２に接続され、それらのゲートはそれぞれ記憶ノードＮ５２，Ｎ５１に接続される。ＮチャネルＭＯＳトランジスタ５８，５９のドレインはそれぞれＮチャネルＭＯＳトランジスタ５６，５７のソースに接続され、それらのソースはそれぞれトンネル磁気抵抗素子６０，６１裏面の電極に接続され、それらのゲートはともに信号ＥＮを受ける。トンネル磁気抵抗素子６０，６１表面のプログラム線ＰＬ，ＺＰＬはそれぞれ書込ビット線ＷＢＬ，ＺＷＢＬに接続される。トンネル磁気抵抗素子６０，６１の裏面近傍にはディジット線ＤＬが配置される。
【０００５】
信号ＥＮを「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ５８，５９を導通させるとともに書込ビット線ＷＢＬ，ＺＷＢＬを「Ｌ」レベルにすると、このメモリセル５１はＳＲＡＭのメモリセルと同じ構成になる。記憶ノードＮ５１とＮ５２には、互いに相補な信号が保持される。各信号は、「Ｈ」レベルおよび「Ｌ」レベル（２値）のうちのいずれか一方のレベルになる。たとえば、記憶ノードＮ５１、Ｎ５２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルを保持することによってデータ「１」を記憶し、記憶ノードＮ５１、Ｎ５２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルを保持することによってデータ「０」を記憶する。記憶ノードＮ５１，Ｎ５２の信号の書込／読出動作は、通常のＳＲＡＭと同様に行なわれる。
【０００６】
記憶ノードＮ５１，５２の信号をトンネル磁気抵抗素子６０，６１に書込む場合は、記憶ノードＮ５１，Ｎ５２の信号をビット線対ＢＬ，ＺＢＬを介して外部に一旦読出した後、専用の書込回路を使用してディジット線ＤＬおよび書込ビット線ＷＢＬ，ＺＷＢＬに所定の電流を流してトンネル磁気抵抗素子６０，６１に信号を書込む。トンネル磁気抵抗素子６０，６１の各々の抵抗値は、書込まれた信号の論理レベルに応じた値になり、電源電圧ＶＤＤを遮断しても変化しない。
【０００７】
電源電位ＶＤＤを遮断し再投入した場合は、信号ＥＮを「Ｈ」レベルにすることにより、書込ビット線ＷＢＬ，ＺＷＢＬを「Ｌ」レベルにする。これにより、トンネル磁気抵抗素子６０，６１の抵抗値の差によって記憶ノードＮ５１，Ｎ５２を「Ｌ」レベルに引下げる電流駆動力に差が生じ、この差に応じた論理レベルの信号が記憶ノードＮ１，Ｎ２に読出される。したがって、このＭＲＡＭは不揮発性メモリとして動作する。
【０００８】
【特許文献１】
米国特許第６３０４４７７号明細書
【０００９】
【発明が解決しようとする課題】
しかし、従来のＭＲＡＭでは、記憶ノードＮ５１，Ｎ５２の信号をトンネル磁気抵抗素子６０，６１に書込む場合は、記憶ノードＮ５１，Ｎ５２の信号を外部に一旦読出した後に専用の書込回路および書込ビット線ＷＢＬ，ＺＷＢＬを用いてトンネル磁気抵抗素子６０，６１にそれらの信号を書込む必要があったので、信号の書込に長時間を要するという問題があった。また、専用の書込回路および書込ビット線ＷＢＬ，ＺＷＢＬの分だけレイアウト面積が大きくなるという問題があった。
【００１０】
それゆえに、この発明の主たる目的は、記憶ノードの信号を磁気抵抗素子に迅速に書込むことができ、かつレイアウト面積が小さな半導体記憶装置を提供することである。
【００１１】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、各々が、磁性体膜と、その表面および裏面にそれぞれ形成されたプログラム線および電極とを含み、プログラム線に所定のしきい値電流を超える電流が流されたことに応じてプログラム線および電極間の抵抗値が変化し、その抵抗値によって２値の信号を記憶する第１および第２の磁気抵抗素子と、電源電位と第２の磁気抵抗素子のプログラム線および電極を介して与えられる接地電位とによって駆動され、第１の記憶ノードに与えられた信号の反転信号を第２の記憶ノードに与える第１のインバータと、電源電位と第１の磁気抵抗素子のプログラム線および電極を介して与えられる接地電位とによって駆動され、第２の記憶ノードに与えられた信号の反転信号を第１の記憶ノードに与える第２のインバータと、第１および第２の記憶ノードの信号の第１および第２の磁気抵抗素子への書込を許可する書込許可信号に応答して、第１および第２の磁気抵抗素子のプログラム線をそれぞれ第１および第２の記憶ノードと基準電位のラインとの間に接続する第１の切換回路とを備えたものである。
【００１２】
好ましくは、第１のインバータは、電源電位のラインと第２の記憶ノードとの間に接続され、そのゲートが第１の記憶ノードに接続された第１のＰ型トランジスタと、第２の記憶ノードと第２の磁気抵抗素子のプログラム線との間に接続され、そのゲートが第１の記憶ノードに接続された第１のＮ型トランジスタを含む。第２のインバータは、電源電位のラインと第１の記憶ノードとの間に接続され、そのゲートが第２の記憶ノードに接続された第２のＰ型トランジスタと、第１の記憶ノードと第１の磁気抵抗素子のプログラム線との間に接続され、そのゲートが第２の記憶ノードに接続された第２のＮ型トランジスタを含む。第１および第２の磁気抵抗素子の電極は、ともに接地電位のラインに接続されている。基準電位は接地電位である。第１の切換回路は、第１の記憶ノードと第１の磁気抵抗素子のプログラム線の一方端との間に接続された第３のＮ型トランジスタと、第２の記憶ノードと第２の磁気抵抗素子のプログラム線の一方端との間に接続された第４のＮ型トランジスタと、それぞれ第１および第２の磁気抵抗素子のプログラム線の他方端と接地電位のラインとの間に接続された第５および第６のＮ型トランジスタを含む。第３〜第６のＮ型トランジスタの各々は、書込許可信号に応答して導通する。第３〜第６のＮ型トランジスタの電流駆動力は、第１および第２のＮ型トランジスタの電流駆動力よりも大きく設定されている。
【００１３】
また好ましくは、さらに、第１および第２の記憶ノード間に接続されたトランジスタと、電源電位が投入されたことに応じてトランジスタを導通させ、その後にトランジスタの抵抗値を徐々に上昇させてトランジスタを非導通にし、第１および第２の磁気抵抗素子に記憶された信号を第１および第２の記憶ノードに読出す読出制御回路とが設けられる。
【００１４】
また好ましくは、さらに、第１および第２の磁気抵抗素子の裏面近傍に延在するディジット線と、第１および第２の記憶ノードの信号を第１および第２の磁気抵抗素子に書込む際に、ディジット線に予め定められた電流を流して補助磁場を形成する書込制御回路と、ワード線と、第１および第２のビット線を含むビット線対と、ワード線が選択レベルにされたことに応じて、第１の記憶ノードと第１のビット線とを接続するとともに第２の記憶ノードと第２のビット線とを接続する第２の切換回路とが設けられる。第１の磁気抵抗素子、第２の磁気抵抗素子、第１のインバータ、第２のインバータ、第１の切換回路、トランジスタ、および第２の切換回路は１つのメモリセルを構成する。複数のメモリセルが複数行複数列に配列される。書込許可信号を伝達するための第１の信号線、読出制御回路の出力信号を伝達するための第２の信号線、ディジット線、およびワード線は各行に対応して設けられる。ビット線対は各列に対応して設けられる。半導体記憶装置は、さらに、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにする行選択回路と、列アドレス信号に従って複数のビット線対のうちのいずれかのビット線対を選択する列選択回路と、列選択回路によって選択されたビット線対を介して行選択回路によって選択されたワード線に対応するメモリセルの第１および第２の記憶ノードの信号の読出／書込を行なう読出／書込回路とを備える。
また、この発明に係る他の半導体記憶装置は、第１の電源電位と第２の電源電位の間に直列に接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と、直列接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と並列に、かつ第１の電源電位と第２の電源電位の間に直列に接続された第２のＰチャネルトランジスタ、第２のＮチャネルトランジスタおよび第２の磁気抵抗素子と、第１の磁気抵抗素子にプログラム磁場を与える第１のプログラム線と、第２の磁気抵抗素子にプログラム磁場を与える第２のプログラム線と、互いに対をなす第１および第２のビット線と、第１のＰチャネルトランジスタと第１のＮチャネルトランジスタの接続ノード、第２のＰチャネルトランジスタのゲート、および第２のＮチャネルトランジスタのゲートとが互いに接続された第１の記憶ノードと第１のビット線との間に接続された第３のＮチャネルトランジスタと、第２のＰチャネルトランジスタと第２のＮチャネルトランジスタの接続ノード、第１のＰチャネルトランジスタのゲート、および第１のＮチャネルトランジスタのゲートとが互いに接続された第２の記憶ノードと第２のビット線との間に接続された第４のＮチャネルトランジスタと、第１および第２の磁気抵抗素子へのデータ書込を許可する書込許可信号に応答して導通し、第１の記憶ノードの電位に応じて第１の記憶ノードと基準電位の間に第１のプログラム線を介した電流経路を形成する第１の切換回路と、書込許可信号に応答して導通し、第２の記憶ノードの電位に応じて第２の記憶ノードと基準電位の間に第２のプログラム線を介した電流経路を形成する第２の切換回路と、第１の記憶ノードと第２の記憶ノードの間に接続されたイコライズトランジスタとを備えたものである。
【００１５】
【発明の実施の形態】
図１は、この発明の一実施の形態によるＭＲＡＭのメモリセル１の構成を示す回路ブロック図である。図１において、このメモリセル１は、ワード線ＷＬおよびディジット線ＤＬとビット線対ＢＬ，ＺＢＬの交差部に配置され、ＰチャネルＭＯＳトランジスタ２，３、ＮチャネルＭＯＳトランジスタ４〜１２およびトンネル磁気抵抗素子１３，１４を含む。
【００１６】
トンネル磁気抵抗素子１３は、図２に示すように、電極１５と、電極１５の表面に順次積層された固定磁化層１６、トンネルバリア層１７および自由磁化層１８と、自由磁化層１８の表面に形成されたプログラム線ＰＬとを含む。固定磁化層１６は、固定された一定の磁化方向を有する強磁性体層である。トンネルバリア層１７は、絶縁体膜で形成される。自由磁化層１８は、外部からの印加磁界に応じた方向に磁化される強磁性体層である。これらの固定磁化層１６、トンネルバリア層１７および自由磁化層１８によって磁気トンネル接合が形成される。電極１５の下方にはディジット線ＤＬが配置される。ディジット線ＤＬとプログラム線ＰＬは、互いに直交する方向に延在している。
【００１７】
自由磁化層１８は、書込データ信号の論理レベルに応じて、固定磁化層１６と同一方向または反対方向に磁化される。プログラム線ＰＬと電極１５の間の電気抵抗値は、自由磁化層１８と固定磁化層１６の磁化方向が同一の場合は最小値になり、自由磁化層１８と固定磁化層１６の磁化方向が反対の場合は最大値になる。
【００１８】
ここでは、トンネル磁気抵抗素子１３，１４の製造時に強磁界を印加することにより、自由磁化層１８と固定磁化層１６の磁化方向が同一にされているものとする。ディジット線ＤＬに所定の電流を流し、かつプログラム線ＰＬに所定のしきい値電流を超える電流を流すと、自由磁化層１８の磁化方向が反転し、プログラム線ＰＬと電極１５の間の抵抗値が増大する。なお、ディジット線ＤＬに流す電流を大きくすると、自由磁化層１８の磁化方向を反転させるのに必要なしきい値電流は小さくなる。トンネル磁気抵抗素子１４もトンネル磁気抵抗素子１３と同じ構成である。
【００１９】
図１に戻って、ＰチャネルＭＯＳトランジスタ２，３は、電源電位ＶＤＤのラインと記憶ノードＮ１，Ｎ２との間にそれぞれ接続され、それらのゲートはそれぞれ記憶ノードＮ２，Ｎ１に接続される。ＮチャネルＭＯＳトランジスタ７は、記憶ノードＮ１とトンネル磁気抵抗素子１３のプログラム線の一方端との間に接続され、そのゲートは記憶ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ８は、記憶ノードＮ２とトンネル磁気抵抗素子１４のプログラム線ＰＬの一方端との間に接続され、そのゲートは記憶ノードＮ１に接続される。トンネル磁気抵抗素子１３，１４の電極は、ともに接地電位ＧＮＤのラインに接続される。トンネル磁気抵抗素子１３，１４の各々の抵抗値は３０ｋ〜６０ｋΩであり、この抵抗値は記憶ノードＮ１またはＮ２を「Ｌ」レベルに保つのに十分に低い値である。ＮチャネルＭＯＳトランジスタ５は、ビット線ＢＬと記憶ノードＮ１の間に接続され、そのゲートはワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ６は、ビット線ＺＢＬと記憶ノードＮ２の間に接続され、そのゲートはワード線ＷＬに接続される。これらの素子２，３，５〜８，１３，１４はＳＲＡＭのメモリセルを構成する。
【００２０】
ＰチャネルＭＯＳトランジスタ３およびＮチャネルＭＯＳトランジスタ８は、記憶ノードＮ１に与えられた信号の反転信号を記憶ノードＮ２に与える第１のインバータを構成する。ＰチャネルＭＯＳトランジスタ２およびＮチャネルＭＯＳトランジスタ７は、記憶ノードＮ２に与えられた信号の反転信号を記憶ノードＮ１に与える第２のインバータを構成する。第１および第２のインバータは、ラッチ回路を構成している。記憶ノードＮ１，Ｎ２には、互いに相補な信号がラッチされる。たとえば、記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルをラッチすることによってデータ「１」が記憶され、記憶ノードＮ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルをラッチすることによってデータ「０」が記憶される。
【００２１】
ＮチャネルＭＯＳトランジスタ９，１０は、それぞれＮチャネルＭＯＳトランジスタ７，８に並列接続され、それらのゲートはともに書込許可信号ＷＥを受ける。ＮチャネルＭＯＳトランジスタ１１，１２はそれぞれトンネル磁気抵抗素子１３，１４のプログラム線ＰＬの他方端と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはともに書込許可信号ＷＥを受ける。
【００２２】
信号ＷＥが活性化レベルの「Ｈ」レベルにされるとＮチャネルＭＯＳトランジスタ９〜１２が導通し、記憶ノードＮ１，Ｎ２のうちの「Ｈ」レベルにされているノード（たとえばＮ１）からＮチャネルＭＯＳトランジスタ９、トンネル磁気抵抗素子１３のプログラム線ＰＬおよびＮチャネルＭＯＳトランジスタ１１を介して接地電位ＧＮＤのラインに大電流が流れ、トンネル磁気抵抗素子１３の自由磁化層１８の磁化方向が反転し、トンネル磁気抵抗素子１３の抵抗値が増大する。
【００２３】
ＮチャネルＭＯＳトランジスタ４は、記憶ノードＮ１とＮ２の間に接続され、そのゲートが信号ＳＥを受ける。信号ＳＥは、電源投入時に「Ｈ」レベルにされ、その後に徐々に低下されて「Ｌ」レベルにされる信号である。これにより、トンネル磁気抵抗素子１３，１４の信号を記憶ノードＮ１，Ｎ２に安定に読出すことができる。
【００２４】
次に、このメモリセル１の動作について説明する。上述のように、素子２，３，５〜８，１３，１４は通常のＳＲＡＭのメモリセルを構成している。したがって、記憶ノードＮ１，Ｎ２へのデータ信号の書込は、通常のＳＲＡＭと同様の方法で行なわれる。
【００２５】
すなわち、信号ＳＥ，ＷＥを「Ｌ」レベルにするとともにディジット線ＤＬを「Ｌ」レベルにする。次いでワード線ＷＬを選択レベルの「Ｈ」レベルにするとともに、書込データ信号に従って、ビット線ＢＬ，ＺＢＬのうちのいずれか一方のビット線（たとえばＢＬ）を「Ｈ」レベルにするとともに他方のビット線（この場合はＺＢＬ）を「Ｌ」レベルにする。これにより、ＮチャネルＭＯＳトランジスタ５，６が導通するとともに、ＭＯＳトランジスタ２，３，７，８によってビット線ＢＬ，ＺＢＬの電位がそれぞれ記憶ノードＮ１，Ｎ２にラッチされる。ワード線ＷＬを非選択レベルの「Ｌ」レベルにすると、記憶ノードＮ１，Ｎ２にデータが記憶される。
【００２６】
記憶ノードＮ１，Ｎ２のデータをトンネル磁気抵抗素子１３，１４に書込む場合は、信号ＳＥ，ＷＥを「Ｌ」レベルにするとともに、ワード線ＷＬを「Ｌ」レベルにしておく。次に、ディジット線ＤＬに所定の電流を流して、いわゆる磁化難化方向の補助磁場を与える。次いで信号ＷＥを「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ９〜１２を導通させる。
【００２７】
記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルがラッチされている場合は、電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジスタ２、記憶ノードＮ１、ＮチャネルＭＯＳトランジスタ９、トンネル磁気抵抗素子１３表面のプログラム線ＰＬおよびＮチャネルＭＯＳトランジスタ１１を介して接地電位ＧＮＤのラインに電流が流れる。この電流により、いわゆる磁化容易化方向の磁場が発生してトンネル磁気抵抗素子１３の自由磁化層１８の磁化方向が反転し、トンネル磁気抵抗素子１３の抵抗値が増大する。
【００２８】
記憶ノードＮ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルがラッチされている場合は、電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジスタ３、記憶ノードＮ２、ＮチャネルＭＯＳトランジスタ１０、トンネル磁気抵抗素子１４表面のプログラム線ＰＬおよびＮチャネルＭＯＳトランジスタ１２を介して接地電位ＧＮＤのラインに電流が流れる。この電流により、磁化容易化方向の磁場が発生してトンネル磁気抵抗素子１４の自由磁化層１８の磁化方向が反転し、トンネル磁気抵抗素子１４の抵抗値が増大する。信号ＷＥを「Ｌ」レベルにすると、記憶ノードＮ１，Ｎ２からトンネル磁気抵抗素子１３，１４へのデータ転送は終了する。
【００２９】
自由磁化層１８の磁化方向が反転すると、トンネル磁気抵抗素子１３または１４の抵抗値は２０％程度高くなるが、記憶ノードＮ１，Ｎ２のレベルを保持することへの影響はない。したがって、記憶ノードＮ１，Ｎ２の信号の読出は、通常のＳＲＡＭと同様の方法で行われる。
【００３０】
すなわち、信号ＳＥ，ＷＥを「Ｌ」レベルにするとともに、ディジット線ＤＬを「Ｌ」レベルにする。ビット線ＢＬ，ＺＢＬの各々を「Ｈ」レベルに充電した後、ワード線ＷＬを選択レベルの「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ５，６を導通させる。
【００３１】
記憶ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ビット線ＺＢＬからＮチャネルＭＯＳトランジスタ６，８およびトンネル磁気抵抗素子１４を介して接地電位ＧＮＤのラインに電流が流出し、ビット線ＺＢＬの電位が低下する。
【００３２】
記憶ノードＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ビット線ＢＬからＮチャネルＭＯＳトランジスタ５，７およびトンネル磁気抵抗素子１３を介して接地電位ＧＮＤのラインに電流が流出し、ビット線ＢＬの電位が低下する。したがって、ビット線ＢＬとＺＢＬの電位を比較することにより、記憶ノードＮ１，Ｎ２の信号を読出すことができる。
【００３３】
電源電圧ＶＤＤを遮断すると、記憶ノードＮ１，Ｎ２はともに「Ｌ」レベルになって記憶ノードＮ１，Ｎ２の信号は消滅するが、トンネル磁気抵抗素子１３，１４の磁化方向は変化しない。電源電圧ＶＤＤを遮断し再投入した場合は、次の手順でトンネル磁気抵抗素子１３，１４に記憶させた信号を記憶ノードＮ１，Ｎ２に読出す。
【００３４】
すなわち、信号ＳＥを「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ４を導通させ、記憶ノードＮ１，Ｎ２の電位をイコライズする。次に、信号ＳＥを「Ｈ」レベルから「Ｌ」レベルに徐々に変化させていく。このとき、トンネル磁気抵抗素子１３，１４の抵抗値の差（６ｋ〜１２ｋΩ）により、記憶ノードＮ１，Ｎ２を「Ｌ」レベルに引下げる電流駆動力に差ができ、この差が検知および増幅される。
【００３５】
トンネル磁気抵抗素子１３の抵抗値がトンネル磁気抵抗素子１４の抵抗値よりも高い場合は記憶ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トンネル磁気抵抗素子１４の抵抗値がトンネル磁気抵抗素子１３の抵抗値よりも高い場合は記憶ノードＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。この関係は、記憶ノードＮ１，Ｎ２の信号をトンネル磁気抵抗素子１３，１４に書込んだときの記憶ノードＮ１，Ｎ２の電位とトンネル磁気抵抗素子１３，１４の抵抗値の関係と一致している。したがって、このＭＲＡＭは不揮発性メモリとして機能する。
【００３６】
図３は、図１および図２に示したメモリセル１を用いたＭＲＡＭの全体構成を示すブロック図である。図３において、このＭＲＡＭは、メモリアレイ２０、行デコーダ２１、制御回路２２、列デコーダ２３、ビット線周辺回路２４および読出／書込回路２５を備える。
【００３７】
メモリアレイ２０は、図４に示すように、ｎ行ｍ列（ただし、ｎ，ｍの各々は２以上の整数である）に配置されたｎ×ｍ個のメモリセル１と、それぞれｎ行に対応して設けられたｎ本のワード線ＷＬ１〜ＷＬｎと、それぞれｎ行に対応して設けられたディジット線ＤＬ１〜ＤＬｎと、それぞれｎ行に対応して設けられたｎ本の信号線ＷＳＬ１〜ＷＳＬｎと、それぞれｎ行に対応して設けられたｎ本の信号線ＳＳＬ１〜ＳＳＬｎと、それぞれｍ列に対応して設けられたｍ個のビット線対ＢＬ１，ＺＢＬ１〜ＢＬｍ，ＺＢＬｍとを含む。各メモリセル１は、対応の行のワード線ＷＬ、ディジット線ＤＬおよび信号線ＷＳＬ，ＳＳＬに接続されるとともに、対応の列のビット線ＢＬ，ＺＢＬに接続されている。
【００３８】
なお、ディジット線ＤＬ１〜ＤＬｎの各々は、図１および図２で示したように、対応の行の各メモリセル１のトンネル磁気抵抗素子１３，１４の裏面近傍を通過している。ディジット線ＤＬ１〜ＤＬｎの各々の一方端は行デコーダ２１に接続され、その他方端は直接または所定の抵抗値を有する抵抗素子などを介して接地されている。
【００３９】
図３に戻って、行デコーダ２１は、行アドレス信号ＲＡおよび制御回路２２からの内部制御信号に従って、ワード線ＷＬ、ディジット線ＤＬおよび信号線ＷＳＬ，ＳＳＬを駆動する。すなわち行デコーダ２１は、通常の書込／読出動作時は、行アドレス信号ＲＡに従ってｎ本のワード線ＷＬ１〜ＷＬｎのうちのいずれかのワード線ＷＬを選択し、そのワード線ＷＬ選択レベルの「Ｈ」レベルにしてそのワード線ＷＬに対応する各メモリセル１を活性化させる。
【００４０】
また、行デコーダ２１は、記憶ノードＮ１，Ｎ２の信号をトンネル磁気抵抗素子１３，１４に書込む場合は、各ディジット線ＤＬに所定の電流を流す。また、行デコーダ２１は、電源投入時にトンネル磁気抵抗素子１３，１４のデータ信号を記憶ノードＮ１，Ｎ２に読出す場合は、信号線ＳＳＬを介してその行の各メモリセル１に信号ＳＥを与える。信号ＳＥは、電源電位ＶＤＤが投入されたことに応じて「Ｈ」レベルにされ、その後に徐々に「Ｈ」レベルから「Ｌ」レベルに変化する。
【００４１】
制御回路２２は、外部制御信号ＣＮＴに従って種々の内部制御信号／ＢＬＥＱ，ＷＥ，ＳＥ，…を生成し、それらの内部制御信号／ＢＬＥＱ，ＷＥ，ＳＥ，…によってＭＲＡＭ全体を制御する。列デコーダ２３は、列アドレス信号ＣＡに従って、後述のｍ本の列選択線ＣＳＬ１〜ＣＳＬｍのうちのいずれかの列選択線ＣＳＬを選択し、その列選択線ＣＳＬを選択レベルの「Ｈ」レベルにする。
【００４２】
ビット線負荷回路２４は、図５に示すように、各ビット線ＢＬまたはＺＢＬに対応して設けられたビット線負荷３０と、各ビット線対ＢＬ，ＺＢＬに対応して設けられたイコライザ３１とを含む。ビット線負荷３０は、電源電位ＶＤＤのラインと対応のビット線ＢＬまたはＺＢＬの一方端との間にダイオード接続されたＮチャネルＭＯＳトランジスタを含み、対応のビット線ＢＬまたはＺＢＬを「Ｈ」レベルに充電する。イコライザ３１は、対応のビット線対ＢＬ，ＺＢＬ間に接続され、そのゲートがビット線イコライズ信号／ＢＬＥＱを受けるＰチャネルＭＯＳトランジスタを含む。ビット線イコライズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタが導通してビット線ＢＬとＺＢＬの電位がイコライズされる。
【００４３】
読出／書込回路２５は、データ入出力線対ＩＯ，ＺＩＯと、各ビット線対ＢＬ，ＺＢＬに対応して設けられたＮチャネルＭＯＳトランジスタ３２，３３と、書込回路３４と、読出回路３５とを含む。ＮチャネルＭＯＳトランジスタ３２は、対応のビット線ＢＬの他方端とデータ入出力線ＩＯの一方端との間に接続され、そのゲートは対応の列選択線ＣＳＬに接続される。ＮチャネルＭＯＳトランジスタ３３は、対応のビット線ＺＢＬの他方端とデータ入出力線ＺＩＯの一方端との間に接続され、そのゲートは対応の列選択線ＣＳＬに接続される。書込回路３４および読出回路３５は、ともにデータ入出力線対ＩＯ，ＺＩＯの他方端に接続される。書込回路３４は、外部から与えられたデータを、行デコーダ２１および列デコーダ２２によって選択されたメモリセル１に書込む。読出回路３５は、行デコーダ２１および列デコーダ２２によって選択されたメモリセル１からの読出データを外部に出力する。
【００４４】
次に、図３〜図５に示したＭＲＡＭの動作について説明する。通常の書込動作時は、行デコーダ２１によってたとえばワード線ＷＬ１が選択レベルの「Ｈ」れに立上げられて、そのワード線ＷＬに対応するｍ個のメモリセル１が活性化される。次いで、列デコーダ２２によってたとえば列選択線ＣＳＬ１が選択レベルの「Ｈ」レベルに立上げられてその列のＮチャネルＭＯＳトランジスタ３２，３３が導通し、活性化されたメモリセル１がビット線対ＢＬ１，ＺＢＬ１およびデータ入出力線対ＩＯ，ＺＩＯを介して書込回路３４に接続される。
【００４５】
書込回路３４は、外部から与えられたデータに従って、データ入出力線ＩＯ，ＺＩＯのうちの一方のデータ入出力線を「Ｈ」レベルにし、他方のデータ入出力線を「Ｌ」レベルにしてメモリセル１にデータを書込む。ワード線ＷＬ１および列選択線ＣＳＬ１が「Ｌ」レベルに立下げられると、１つのメモリセル１にデータが記憶される。
【００４６】
通常の読出動作時は、列デコーダ２２によってたとえば列選択線ＣＳＬ１が選択レベルの「Ｈ」レベルに立上げられてその列のＮチャネルＭＯＳトランジスタ３２，３３が導通し、ビット線対ＢＬ１，ＺＢＬ１がデータ入出力線対ＩＯ，ＺＩＯを介して読出回路３５に接続される。次いで、ビット線イコライズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベルにされて各イコライザ３１が導通し、ビット線ＢＬとＺＢＬの電位がイコライズされる。ビット線イコライズ信号／ＢＬＥＱが非活性化レベルの「Ｈ」レベルになってイコライザ３１が非導通になった後、行デコーダ２１によってたとえばワード線ＷＬ１が選択レベルの「Ｈ」レベルに立上げられて、そのワード線ＷＬ１に対応するｍ個のメモリセル１が活性化される。これにより、メモリセル１が記憶しているデータに応じてビット線ＢＬ１，ＺＢＬ１のうちの一方のビット線からメモリセル１に電流が流入し、これに応じてデータ入出力線ＩＯ，ＺＩＯのうちの一方のデータ入出力線の電位が低下する。読出回路３５は、データ入出力線ＩＯとＺＩＯの電位を比較し、比較結果に応じた論理のデータを外部に出力する。
【００４７】
記憶ノードＮ１，Ｎ２のデータをトンネル磁気抵抗素子１３，１４に書込む場合、およびトンネル磁気抵抗素子１３，１４のデータを記憶ノードＮ１，Ｎ２に読出す場合については、図１および図２を用いて詳述したので、その説明は繰返さない。
【００４８】
この実施の形態では、書込許可信号ＷＥを「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ９〜１２を導通させることにより、記憶ノードＮ１，Ｎ２の信号をトンネル磁気抵抗素子１３，１４に直接書込むので、記憶ノードＮ５１，Ｎ５２の信号をビット線対ＢＬ，ＺＢＬを介して外部に読出した後に、書込回路および書込ビット線対ＷＢＬ，ＺＷＢＬを介してトンネル磁気抵抗素子６０，６１に信号を書込んでいた従来に比べ、記憶ノードＮ１，Ｎ２の信号のトンネル磁気抵抗素子１３，１４への書込を迅速に行なうことができる。
【００４９】
また、従来のように、書込回路および書込ビット線対ＷＢＬ，ＺＷＢＬを設ける必要がないので、レイアウト面積を小さくすることができる。
【００５０】
なお、図６はメモリセル１におけるＭＯＳトランジスタ２〜１２のサイズ差を明確にしたものである。ＭＯＳトランジスタのシンボルの大きさは、そのＭＯＳトランジスタのサイズすなわち電流駆動力を示している。信号ＷＥによって制御されるＮチャネルＭＯＳトランジスタ９〜１２のサイズは、他のＭＯＳトランジスタ２〜８のサイズよりも大きく設定されている。これは、トンネル磁気抵抗素子１３，１４の自由磁化層１８の磁化方向を変える場合に、ＮチャネルＭＯＳトランジスタ９，１１または１０，１２に大きな電流を流す必要があるからである。一方、ＭＯＳトランジスタ２〜８は記憶ノードＮ１，Ｎ２の電位を保持すれば足りるので、ＭＯＳトランジスタ２〜８のサイズは小さくてもよい。このように、ＭＯＳトランジスタ２〜１２の各々のサイズをそのＭＯＳトランジスタの機能に応じて最適化することにより、安定したラッチ動作および書込動作を実現するとともにメモリセル１のレイアウト面積を小さく抑えることができる。
【００５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５２】
【発明の効果】
以上のように、この発明に係る半導体記憶装置では、各々が、磁性体膜と、その表面および裏面にそれぞれ形成されたプログラム線および電極とを含み、プログラム線に所定のしきい値電流を超える電流が流されたことに応じてプログラム線および電極間の抵抗値が変化し、その抵抗値によって２値の信号を記憶する第１および第２の磁気抵抗素子と、電源電位と第２の磁気抵抗素子のプログラム線および電極を介して与えられる接地電位とによって駆動され、第１の記憶ノードに与えられた信号の反転信号を第２の記憶ノードに与える第１のインバータと、電源電位と第１の磁気抵抗素子のプログラム線および電極を介して与えられる接地電位とによって駆動され、第２の記憶ノードに与えられた信号の反転信号を第１の記憶ノードに与える第２のインバータと、第１および第２の記憶ノードの信号の第１および第２の磁気抵抗素子への書込を許可する書込許可信号に応答して、第１および第２の磁気抵抗素子のプログラム線をそれぞれ第１および第２の記憶ノードと基準電位のラインとの間に接続する第１の切換回路とが設けられる。したがって、記憶ノードの信号を磁気抵抗素子に直接書込むので、記憶ノードの信号を一旦外部に読出した後に、書込回路および書込ビット線を用いて磁気抵抗素子に書込んでいた従来に比べ、記憶ノードの信号の磁気抵抗素子への書込を迅速に行なうことができる。また、書込回路および書込ビット線を設ける必要がないので、レイアウト面積の縮小化を図ることができる。
【００５３】
好ましくは、第１のインバータは、電源電位のラインと第２の記憶ノードとの間に接続され、そのゲートが第１の記憶ノードに接続された第１のＰ型トランジスタと、第２の記憶ノードと第２の磁気抵抗素子のプログラム線との間に接続され、そのゲートが第１の記憶ノードに接続された第１のＮ型トランジスタとを含む。第２のインバータは、電源電位のラインと第１の記憶ノードとの間に接続され、そのゲートが第２の記憶ノードに接続された第２のＰ型トランジスタと、第１の記憶ノードと第１の磁気抵抗素子のプログラム線との間に接続され、そのゲートが第２の記憶ノードに接続された第２のＮ型トランジスタとを含む。第１および第２の磁気抵抗素子の電極は、ともに接地電位のラインに接続されている。基準電位は接地電位である。第１の切換回路は、第１の記憶ノードと第１の磁気抵抗素子のプログラム線の一方端との間に接続された第３のＮ型トランジスタと、第２の記憶ノードと第２の磁気抵抗素子のプログラム線の一方端との間に接続された第４のＮ型トランジスタと、それぞれ第１および第２の磁気抵抗素子のプログラム線の他方端と接地電位のラインとの間に接続された第５および第６のＮ型トランジスタとを含む。第３〜第６のＮ型トランジスタの各々は、書込許可信号に応答して導通する。第３〜第６のＮ型トランジスタの電流駆動力は、第１および第２のＮ型トランジスタの電流駆動力よりも大きく設定されている。この場合は、書込許可信号に応答して、電源電位にされた方の記憶ノードから磁気抵抗素子を介して接地電位のラインに電流が流れ、その磁気抵抗素子の抵抗値が変化する。また、トランジスタサイズを最適化することにより、ラッチ動作および書込動作の安定化を図るとともに、レイアウト面積の増大を抑制することができる。
【００５４】
また好ましくは、さらに、第１および第２の記憶ノード間に接続されたトランジスタと、電源電位が投入されたことに応じてトランジスタを導通させ、その後にトランジスタの抵抗値を徐々に上昇させてトランジスタを非導通にし、第１および第２の磁気抵抗素子に記憶された信号を第１および第２の記憶ノードに読出す読出制御回路とが設けられる。この場合は、電源投入時は第１および第２の記憶ノードの電位をイコライズしておき、その後に第１および第２の記憶ノード間の抵抗値を増大させるので、第１および第２の磁気抵抗素子の記憶信号を第１および第２の記憶ノードに安定に読出すことができる。
【００５５】
また好ましくは、さらに、第１および第２の磁気抵抗素子の裏面近傍に延在するディジット線と、第１および第２の記憶ノードの信号を第１および第２の磁気抵抗素子に書込む際に、ディジット線に予め定められた電流を流して補助磁場を形成する書込制御回路と、ワード線と、第１および第２のビット線を含むビット線対と、ワード線が選択レベルにされたことに応じて、第１の記憶ノードと第１のビット線とを接続するとともに第２の記憶ノードと第２のビット線とを接続する第２の切換回路とが設けられる。第１の磁気抵抗素子、第２の磁気抵抗素子、第１のインバータ、第２のインバータ、第１の切換回路、トランジスタ、および第２の切換回路は１つのメモリセルを構成する。複数のメモリセルは複数行複数列に配列される。書込許可信号を伝達するための第１の信号線、読出制御回路の出力信号を伝達するための第２の信号線、ディジット線、およびワード線は各行に対応して設けられる。ビット線対は各列に対応して設けられる。半導体記憶装置は、さらに、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにする行選択回路と、列アドレス信号に従って複数のビット線対のうちのいずれかのビット線対を選択する列選択回路と、列選択回路によって選択されたビット線対を介して行選択回路によって選択されたワード線に対応するメモリセルの第１および第２の記憶ノードの信号の読出／書込を行なう読出／書込回路とを備える。この場合は、複数のメモリセルのうちの所望のメモリセルを選択し、そのメモリセルのデータ信号の読出／書込を行なうことができる。
また、この発明に係る他の半導体記憶装置では、第１の電源電位と第２の電源電位の間に直列に接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と、直列接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と並列に、かつ第１の電源電位と第２の電源電位の間に直列に接続された第２のＰチャネルトランジスタ、第２のＮチャネルトランジスタおよび第２の磁気抵抗素子と、第１の磁気抵抗素子にプログラム磁場を与える第１のプログラム線と、第２の磁気抵抗素子にプログラム磁場を与える第２のプログラム線と、互いに対をなす第１および第２のビット線と、第１のＰチャネルトランジスタと第１のＮチャネルトランジスタの接続ノード、第２のＰチャネルトランジスタのゲート、および第２のＮチャネルトランジスタのゲートとが互いに接続された第１の記憶ノードと第１のビット線との間に接続された第３のＮチャネルトランジスタと、第２のＰチャネルトランジスタと第２のＮチャネルトランジスタの接続ノード、第１のＰチャネルトランジスタのゲート、および第１のＮチャネルトランジスタのゲートとが互いに接続された第２の記憶ノードと第２のビット線との間に接続された第４のＮチャネルトランジスタと、第１および第２の磁気抵抗素子へのデータ書込を許可する書込許可信号に応答して導通し、第１の記憶ノードの電位に応じて第１の記憶ノードと基準電位の間に第１のプログラム線を介した電流経路を形成する第１の切換回路と、書込許可信号に応答して導通し、第２の記憶ノードの電位に応じて第２の記憶ノードと基準電位の間に第２のプログラム線を介した電流経路を形成する第２の切換回路と、第１の記憶ノードと第２の記憶ノードの間に接続されたイコライズトランジスタとが設けられる。したがって、記憶ノードの信号を磁気抵抗素子に直接書込むので、記憶ノードの信号を一旦外部に読出した後に、書込回路および書込ビット線を用いて磁気抵抗素子に書込んでいた従来に比べ、記憶ノードの信号の磁気抵抗素子への書込を迅速に行なうことができる。また、書込回路および書込ビット線を設ける必要がないので、レイアウト面積の縮小化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるＭＲＡＭのメモリセルの構成を示す回路ブロック図である。
【図２】 図１に示したトンネル磁気抵抗素子の構成を示す回路ブロック図である。
【図３】 図１に示したメモリセルを含むＭＲＡＭの全体構成を示すブロック図である。
【図４】 図３に示したメモリアレイの構成を示すブロック図である。
【図５】 図３に示したビット線周辺回路および読出／書込回路の構成を示す回路ブロック図である。
【図６】 この実施の形態の変更例を示す回路ブロック図である。
【図７】 従来のＭＲＡＭのメモリセルの構成を示す回路ブロック図である。
【符号の説明】
１，５１ メモリセル、２，３，３１，５２，５３ ＰチャネルＭＯＳトランジスタ、４〜１２，３０，３２，３３，５４〜５９ ＮチャネルＭＯＳトランジスタ、１３，１４，６０，６１ トンネル磁気抵抗素子、ＷＬ ワード線、ＢＬ，ＺＢＬ ビット線、ＰＬ プログラム線、ＤＬ ディジット線、１５ 電極、１６ 固定磁化層、１７ トンネルバリア層、１８ 自由磁化層、２０ メモリアレイ、２１ 行デコーダ、２２ 制御回路、２３ 列デコーダ、２４ ビット線負荷回路、２５ 読出／書込回路、ＷＳＬ，ＳＳＬ 信号線、ＣＳＬ 列選択線、３４ 書込回路、３５ 読出回路、ＷＢＬ，ＺＷＢＬ 書込ビット線。
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、ラッチ回路および２つの磁気抵抗素子を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、低消費電力で不揮発的なデータ記憶が可能なメモリとして、磁気抵抗素子を用いたＭＲＡＭ（Magnetic Random Access Memory）が注目されている。図７は、従来のＭＲＡＭのメモリセル５１の構成を示す回路ブロック図である。このようなメモリセル５１は、たとえば米国特許第６３０４４７７号に開示されている。
【０００３】
図７において、このメモリセル５１は、ワード線ＷＬおよびディジット線ＤＬとビット線対ＢＬ，ＺＢＬおよび書込ビット線対ＷＢＬ，ＺＢＬとの交差部に配置され、ＰチャネルＭＯＳトランジスタ５２，５３、ＮチャネルＭＯＳトランジスタ５４〜５９およびトンネル磁気抵抗素子６０，６１を含む。
【０００４】
ＮチャネルＭＯＳトランジスタ５４は、ビット線ＢＬと記憶ノードＮ５１との間に接続され、そのゲートはワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ５５は、ビット線ＺＢＬと記憶ノードＮ５２との間に接続され、そのゲートはワード線ＷＬに接続される。ＰチャネルＭＯＳトランジスタ５２，５３は、それぞれ電源電位ＶＤＤのラインと記憶ノードＮ５１，Ｎ５２との間に接続され、それらのゲートはそれぞれ記憶ノードＮ５２，Ｎ５１に接続される。ＮチャネルＭＯＳトランジスタ５６，５７のドレインはそれぞれ記憶ノードＮ５１，Ｎ５２に接続され、それらのゲートはそれぞれ記憶ノードＮ５２，Ｎ５１に接続される。ＮチャネルＭＯＳトランジスタ５８，５９のドレインはそれぞれＮチャネルＭＯＳトランジスタ５６，５７のソースに接続され、それらのソースはそれぞれトンネル磁気抵抗素子６０，６１裏面の電極に接続され、それらのゲートはともに信号ＥＮを受ける。トンネル磁気抵抗素子６０，６１表面のプログラム線ＰＬ，ＺＰＬはそれぞれ書込ビット線ＷＢＬ，ＺＷＢＬに接続される。トンネル磁気抵抗素子６０，６１の裏面近傍にはディジット線ＤＬが配置される。
【０００５】
信号ＥＮを「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ５８，５９を導通させるとともに書込ビット線ＷＢＬ，ＺＷＢＬを「Ｌ」レベルにすると、このメモリセル５１はＳＲＡＭのメモリセルと同じ構成になる。記憶ノードＮ５１とＮ５２には、互いに相補な信号が保持される。各信号は、「Ｈ」レベルおよび「Ｌ」レベル（２値）のうちのいずれか一方のレベルになる。たとえば、記憶ノードＮ５１、Ｎ５２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルを保持することによってデータ「１」を記憶し、記憶ノードＮ５１、Ｎ５２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルを保持することによってデータ「０」を記憶する。記憶ノードＮ５１，Ｎ５２の信号の書込／読出動作は、通常のＳＲＡＭと同様に行なわれる。
【０００６】
記憶ノードＮ５１，５２の信号をトンネル磁気抵抗素子６０，６１に書込む場合は、記憶ノードＮ５１，Ｎ５２の信号をビット線対ＢＬ，ＺＢＬを介して外部に一旦読出した後、専用の書込回路を使用してディジット線ＤＬおよび書込ビット線ＷＢＬ，ＺＷＢＬに所定の電流を流してトンネル磁気抵抗素子６０，６１に信号を書込む。トンネル磁気抵抗素子６０，６１の各々の抵抗値は、書込まれた信号の論理レベルに応じた値になり、電源電圧ＶＤＤを遮断しても変化しない。
【０００７】
電源電位ＶＤＤを遮断し再投入した場合は、信号ＥＮを「Ｈ」レベルにすることにより、書込ビット線ＷＢＬ，ＺＷＢＬを「Ｌ」レベルにする。これにより、トンネル磁気抵抗素子６０，６１の抵抗値の差によって記憶ノードＮ５１，Ｎ５２を「Ｌ」レベルに引下げる電流駆動力に差が生じ、この差に応じた論理レベルの信号が記憶ノードＮ１，Ｎ２に読出される。したがって、このＭＲＡＭは不揮発性メモリとして動作する。
【０００８】
【特許文献１】
米国特許第６３０４４７７号明細書
【０００９】
【発明が解決しようとする課題】
しかし、従来のＭＲＡＭでは、記憶ノードＮ５１，Ｎ５２の信号をトンネル磁気抵抗素子６０，６１に書込む場合は、記憶ノードＮ５１，Ｎ５２の信号を外部に一旦読出した後に専用の書込回路および書込ビット線ＷＢＬ，ＺＷＢＬを用いてトンネル磁気抵抗素子６０，６１にそれらの信号を書込む必要があったので、信号の書込に長時間を要するという問題があった。また、専用の書込回路および書込ビット線ＷＢＬ，ＺＷＢＬの分だけレイアウト面積が大きくなるという問題があった。
【００１０】
それゆえに、この発明の主たる目的は、記憶ノードの信号を磁気抵抗素子に迅速に書込むことができ、かつレイアウト面積が小さな半導体記憶装置を提供することである。
【００１１】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、各々が、磁性体膜と、その表面および裏面にそれぞれ形成されたプログラム線および電極とを含み、プログラム線に所定のしきい値電流を超える電流が流されたことに応じてプログラム線および電極間の抵抗値が変化し、その抵抗値によって２値の信号を記憶する第１および第２の磁気抵抗素子と、電源電位と第２の磁気抵抗素子のプログラム線および電極を介して与えられる接地電位とによって駆動され、第１の記憶ノードに与えられた信号の反転信号を第２の記憶ノードに与える第１のインバータと、電源電位と第１の磁気抵抗素子のプログラム線および電極を介して与えられる接地電位とによって駆動され、第２の記憶ノードに与えられた信号の反転信号を第１の記憶ノードに与える第２のインバータと、第１および第２の記憶ノードの信号の第１および第２の磁気抵抗素子への書込を許可する書込許可信号に応答して、第１および第２の磁気抵抗素子のプログラム線をそれぞれ第１および第２の記憶ノードと基準電位のラインとの間に接続する第１の切換回路とを備えたものである。
【００１２】
好ましくは、第１のインバータは、電源電位のラインと第２の記憶ノードとの間に接続され、そのゲートが第１の記憶ノードに接続された第１のＰ型トランジスタと、第２の記憶ノードと第２の磁気抵抗素子のプログラム線との間に接続され、そのゲートが第１の記憶ノードに接続された第１のＮ型トランジスタを含む。第２のインバータは、電源電位のラインと第１の記憶ノードとの間に接続され、そのゲートが第２の記憶ノードに接続された第２のＰ型トランジスタと、第１の記憶ノードと第１の磁気抵抗素子のプログラム線との間に接続され、そのゲートが第２の記憶ノードに接続された第２のＮ型トランジスタを含む。第１および第２の磁気抵抗素子の電極は、ともに接地電位のラインに接続されている。基準電位は接地電位である。第１の切換回路は、第１の記憶ノードと第１の磁気抵抗素子のプログラム線の一方端との間に接続された第３のＮ型トランジスタと、第２の記憶ノードと第２の磁気抵抗素子のプログラム線の一方端との間に接続された第４のＮ型トランジスタと、それぞれ第１および第２の磁気抵抗素子のプログラム線の他方端と接地電位のラインとの間に接続された第５および第６のＮ型トランジスタを含む。第３〜第６のＮ型トランジスタの各々は、書込許可信号に応答して導通する。第３〜第６のＮ型トランジスタの電流駆動力は、第１および第２のＮ型トランジスタの電流駆動力よりも大きく設定されている。
【００１３】
また好ましくは、さらに、第１および第２の記憶ノード間に接続されたトランジスタと、電源電位が投入されたことに応じてトランジスタを導通させ、その後にトランジスタの抵抗値を徐々に上昇させてトランジスタを非導通にし、第１および第２の磁気抵抗素子に記憶された信号を第１および第２の記憶ノードに読出す読出制御回路とが設けられる。
【００１４】
また好ましくは、さらに、第１および第２の磁気抵抗素子の裏面近傍に延在するディジット線と、第１および第２の記憶ノードの信号を第１および第２の磁気抵抗素子に書込む際に、ディジット線に予め定められた電流を流して補助磁場を形成する書込制御回路と、ワード線と、第１および第２のビット線を含むビット線対と、ワード線が選択レベルにされたことに応じて、第１の記憶ノードと第１のビット線とを接続するとともに第２の記憶ノードと第２のビット線とを接続する第２の切換回路とが設けられる。第１の磁気抵抗素子、第２の磁気抵抗素子、第１のインバータ、第２のインバータ、第１の切換回路、トランジスタ、および第２の切換回路は１つのメモリセルを構成する。複数のメモリセルが複数行複数列に配列される。書込許可信号を伝達するための第１の信号線、読出制御回路の出力信号を伝達するための第２の信号線、ディジット線、およびワード線は各行に対応して設けられる。ビット線対は各列に対応して設けられる。半導体記憶装置は、さらに、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにする行選択回路と、列アドレス信号に従って複数のビット線対のうちのいずれかのビット線対を選択する列選択回路と、列選択回路によって選択されたビット線対を介して行選択回路によって選択されたワード線に対応するメモリセルの第１および第２の記憶ノードの信号の読出／書込を行なう読出／書込回路とを備える。
また、この発明に係る他の半導体記憶装置は、第１の電源電位と第２の電源電位の間に直列に接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と、直列接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と並列に、かつ第１の電源電位と第２の電源電位の間に直列に接続された第２のＰチャネルトランジスタ、第２のＮチャネルトランジスタおよび第２の磁気抵抗素子と、第１の磁気抵抗素子にプログラム磁場を与える第１のプログラム線と、第２の磁気抵抗素子にプログラム磁場を与える第２のプログラム線と、互いに対をなす第１および第２のビット線と、第１のＰチャネルトランジスタと第１のＮチャネルトランジスタの接続ノード、第２のＰチャネルトランジスタのゲート、および第２のＮチャネルトランジスタのゲートとが互いに接続された第１の記憶ノードと第１のビット線との間に接続された第３のＮチャネルトランジスタと、第２のＰチャネルトランジスタと第２のＮチャネルトランジスタの接続ノード、第１のＰチャネルトランジスタのゲート、および第１のＮチャネルトランジスタのゲートとが互いに接続された第２の記憶ノードと第２のビット線との間に接続された第４のＮチャネルトランジスタと、第１および第２の磁気抵抗素子へのデータ書込を許可する書込許可信号に応答して導通し、第１の記憶ノードの電位に応じて第１の記憶ノードと基準電位の間に第１のプログラム線を介した電流経路を形成する第１の切換回路と、書込許可信号に応答して導通し、第２の記憶ノードの電位に応じて第２の記憶ノードと基準電位の間に第２のプログラム線を介した電流経路を形成する第２の切換回路と、第１の記憶ノードと第２の記憶ノードの間に接続されたイコライズトランジスタとを備えたものである。
【００１５】
【発明の実施の形態】
図１は、この発明の一実施の形態によるＭＲＡＭのメモリセル１の構成を示す回路ブロック図である。図１において、このメモリセル１は、ワード線ＷＬおよびディジット線ＤＬとビット線対ＢＬ，ＺＢＬの交差部に配置され、ＰチャネルＭＯＳトランジスタ２，３、ＮチャネルＭＯＳトランジスタ４〜１２およびトンネル磁気抵抗素子１３，１４を含む。
【００１６】
トンネル磁気抵抗素子１３は、図２に示すように、電極１５と、電極１５の表面に順次積層された固定磁化層１６、トンネルバリア層１７および自由磁化層１８と、自由磁化層１８の表面に形成されたプログラム線ＰＬとを含む。固定磁化層１６は、固定された一定の磁化方向を有する強磁性体層である。トンネルバリア層１７は、絶縁体膜で形成される。自由磁化層１８は、外部からの印加磁界に応じた方向に磁化される強磁性体層である。これらの固定磁化層１６、トンネルバリア層１７および自由磁化層１８によって磁気トンネル接合が形成される。電極１５の下方にはディジット線ＤＬが配置される。ディジット線ＤＬとプログラム線ＰＬは、互いに直交する方向に延在している。
【００１７】
自由磁化層１８は、書込データ信号の論理レベルに応じて、固定磁化層１６と同一方向または反対方向に磁化される。プログラム線ＰＬと電極１５の間の電気抵抗値は、自由磁化層１８と固定磁化層１６の磁化方向が同一の場合は最小値になり、自由磁化層１８と固定磁化層１６の磁化方向が反対の場合は最大値になる。
【００１８】
ここでは、トンネル磁気抵抗素子１３，１４の製造時に強磁界を印加することにより、自由磁化層１８と固定磁化層１６の磁化方向が同一にされているものとする。ディジット線ＤＬに所定の電流を流し、かつプログラム線ＰＬに所定のしきい値電流を超える電流を流すと、自由磁化層１８の磁化方向が反転し、プログラム線ＰＬと電極１５の間の抵抗値が増大する。なお、ディジット線ＤＬに流す電流を大きくすると、自由磁化層１８の磁化方向を反転させるのに必要なしきい値電流は小さくなる。トンネル磁気抵抗素子１４もトンネル磁気抵抗素子１３と同じ構成である。
【００１９】
図１に戻って、ＰチャネルＭＯＳトランジスタ２，３は、電源電位ＶＤＤのラインと記憶ノードＮ１，Ｎ２との間にそれぞれ接続され、それらのゲートはそれぞれ記憶ノードＮ２，Ｎ１に接続される。ＮチャネルＭＯＳトランジスタ７は、記憶ノードＮ１とトンネル磁気抵抗素子１３のプログラム線の一方端との間に接続され、そのゲートは記憶ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ８は、記憶ノードＮ２とトンネル磁気抵抗素子１４のプログラム線ＰＬの一方端との間に接続され、そのゲートは記憶ノードＮ１に接続される。トンネル磁気抵抗素子１３，１４の電極は、ともに接地電位ＧＮＤのラインに接続される。トンネル磁気抵抗素子１３，１４の各々の抵抗値は３０ｋ〜６０ｋΩであり、この抵抗値は記憶ノードＮ１またはＮ２を「Ｌ」レベルに保つのに十分に低い値である。ＮチャネルＭＯＳトランジスタ５は、ビット線ＢＬと記憶ノードＮ１の間に接続され、そのゲートはワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ６は、ビット線ＺＢＬと記憶ノードＮ２の間に接続され、そのゲートはワード線ＷＬに接続される。これらの素子２，３，５〜８，１３，１４はＳＲＡＭのメモリセルを構成する。
【００２０】
ＰチャネルＭＯＳトランジスタ３およびＮチャネルＭＯＳトランジスタ８は、記憶ノードＮ１に与えられた信号の反転信号を記憶ノードＮ２に与える第１のインバータを構成する。ＰチャネルＭＯＳトランジスタ２およびＮチャネルＭＯＳトランジスタ７は、記憶ノードＮ２に与えられた信号の反転信号を記憶ノードＮ１に与える第２のインバータを構成する。第１および第２のインバータは、ラッチ回路を構成している。記憶ノードＮ１，Ｎ２には、互いに相補な信号がラッチされる。たとえば、記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルをラッチすることによってデータ「１」が記憶され、記憶ノードＮ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルをラッチすることによってデータ「０」が記憶される。
【００２１】
ＮチャネルＭＯＳトランジスタ９，１０は、それぞれＮチャネルＭＯＳトランジスタ７，８に並列接続され、それらのゲートはともに書込許可信号ＷＥを受ける。ＮチャネルＭＯＳトランジスタ１１，１２はそれぞれトンネル磁気抵抗素子１３，１４のプログラム線ＰＬの他方端と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはともに書込許可信号ＷＥを受ける。
【００２２】
信号ＷＥが活性化レベルの「Ｈ」レベルにされるとＮチャネルＭＯＳトランジスタ９〜１２が導通し、記憶ノードＮ１，Ｎ２のうちの「Ｈ」レベルにされているノード（たとえばＮ１）からＮチャネルＭＯＳトランジスタ９、トンネル磁気抵抗素子１３のプログラム線ＰＬおよびＮチャネルＭＯＳトランジスタ１１を介して接地電位ＧＮＤのラインに大電流が流れ、トンネル磁気抵抗素子１３の自由磁化層１８の磁化方向が反転し、トンネル磁気抵抗素子１３の抵抗値が増大する。
【００２３】
ＮチャネルＭＯＳトランジスタ４は、記憶ノードＮ１とＮ２の間に接続され、そのゲートが信号ＳＥを受ける。信号ＳＥは、電源投入時に「Ｈ」レベルにされ、その後に徐々に低下されて「Ｌ」レベルにされる信号である。これにより、トンネル磁気抵抗素子１３，１４の信号を記憶ノードＮ１，Ｎ２に安定に読出すことができる。
【００２４】
次に、このメモリセル１の動作について説明する。上述のように、素子２，３，５〜８，１３，１４は通常のＳＲＡＭのメモリセルを構成している。したがって、記憶ノードＮ１，Ｎ２へのデータ信号の書込は、通常のＳＲＡＭと同様の方法で行なわれる。
【００２５】
すなわち、信号ＳＥ，ＷＥを「Ｌ」レベルにするとともにディジット線ＤＬを「Ｌ」レベルにする。次いでワード線ＷＬを選択レベルの「Ｈ」レベルにするとともに、書込データ信号に従って、ビット線ＢＬ，ＺＢＬのうちのいずれか一方のビット線（たとえばＢＬ）を「Ｈ」レベルにするとともに他方のビット線（この場合はＺＢＬ）を「Ｌ」レベルにする。これにより、ＮチャネルＭＯＳトランジスタ５，６が導通するとともに、ＭＯＳトランジスタ２，３，７，８によってビット線ＢＬ，ＺＢＬの電位がそれぞれ記憶ノードＮ１，Ｎ２にラッチされる。ワード線ＷＬを非選択レベルの「Ｌ」レベルにすると、記憶ノードＮ１，Ｎ２にデータが記憶される。
【００２６】
記憶ノードＮ１，Ｎ２のデータをトンネル磁気抵抗素子１３，１４に書込む場合は、信号ＳＥ，ＷＥを「Ｌ」レベルにするとともに、ワード線ＷＬを「Ｌ」レベルにしておく。次に、ディジット線ＤＬに所定の電流を流して、いわゆる磁化難化方向の補助磁場を与える。次いで信号ＷＥを「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ９〜１２を導通させる。
【００２７】
記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルがラッチされている場合は、電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジスタ２、記憶ノードＮ１、ＮチャネルＭＯＳトランジスタ９、トンネル磁気抵抗素子１３表面のプログラム線ＰＬおよびＮチャネルＭＯＳトランジスタ１１を介して接地電位ＧＮＤのラインに電流が流れる。この電流により、いわゆる磁化容易化方向の磁場が発生してトンネル磁気抵抗素子１３の自由磁化層１８の磁化方向が反転し、トンネル磁気抵抗素子１３の抵抗値が増大する。
【００２８】
記憶ノードＮ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルがラッチされている場合は、電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジスタ３、記憶ノードＮ２、ＮチャネルＭＯＳトランジスタ１０、トンネル磁気抵抗素子１４表面のプログラム線ＰＬおよびＮチャネルＭＯＳトランジスタ１２を介して接地電位ＧＮＤのラインに電流が流れる。この電流により、磁化容易化方向の磁場が発生してトンネル磁気抵抗素子１４の自由磁化層１８の磁化方向が反転し、トンネル磁気抵抗素子１４の抵抗値が増大する。信号ＷＥを「Ｌ」レベルにすると、記憶ノードＮ１，Ｎ２からトンネル磁気抵抗素子１３，１４へのデータ転送は終了する。
【００２９】
自由磁化層１８の磁化方向が反転すると、トンネル磁気抵抗素子１３または１４の抵抗値は２０％程度高くなるが、記憶ノードＮ１，Ｎ２のレベルを保持することへの影響はない。したがって、記憶ノードＮ１，Ｎ２の信号の読出は、通常のＳＲＡＭと同様の方法で行われる。
【００３０】
すなわち、信号ＳＥ，ＷＥを「Ｌ」レベルにするとともに、ディジット線ＤＬを「Ｌ」レベルにする。ビット線ＢＬ，ＺＢＬの各々を「Ｈ」レベルに充電した後、ワード線ＷＬを選択レベルの「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ５，６を導通させる。
【００３１】
記憶ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ビット線ＺＢＬからＮチャネルＭＯＳトランジスタ６，８およびトンネル磁気抵抗素子１４を介して接地電位ＧＮＤのラインに電流が流出し、ビット線ＺＢＬの電位が低下する。
【００３２】
記憶ノードＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ビット線ＢＬからＮチャネルＭＯＳトランジスタ５，７およびトンネル磁気抵抗素子１３を介して接地電位ＧＮＤのラインに電流が流出し、ビット線ＢＬの電位が低下する。したがって、ビット線ＢＬとＺＢＬの電位を比較することにより、記憶ノードＮ１，Ｎ２の信号を読出すことができる。
【００３３】
電源電圧ＶＤＤを遮断すると、記憶ノードＮ１，Ｎ２はともに「Ｌ」レベルになって記憶ノードＮ１，Ｎ２の信号は消滅するが、トンネル磁気抵抗素子１３，１４の磁化方向は変化しない。電源電圧ＶＤＤを遮断し再投入した場合は、次の手順でトンネル磁気抵抗素子１３，１４に記憶させた信号を記憶ノードＮ１，Ｎ２に読出す。
【００３４】
すなわち、信号ＳＥを「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ４を導通させ、記憶ノードＮ１，Ｎ２の電位をイコライズする。次に、信号ＳＥを「Ｈ」レベルから「Ｌ」レベルに徐々に変化させていく。このとき、トンネル磁気抵抗素子１３，１４の抵抗値の差（６ｋ〜１２ｋΩ）により、記憶ノードＮ１，Ｎ２を「Ｌ」レベルに引下げる電流駆動力に差ができ、この差が検知および増幅される。
【００３５】
トンネル磁気抵抗素子１３の抵抗値がトンネル磁気抵抗素子１４の抵抗値よりも高い場合は記憶ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トンネル磁気抵抗素子１４の抵抗値がトンネル磁気抵抗素子１３の抵抗値よりも高い場合は記憶ノードＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。この関係は、記憶ノードＮ１，Ｎ２の信号をトンネル磁気抵抗素子１３，１４に書込んだときの記憶ノードＮ１，Ｎ２の電位とトンネル磁気抵抗素子１３，１４の抵抗値の関係と一致している。したがって、このＭＲＡＭは不揮発性メモリとして機能する。
【００３６】
図３は、図１および図２に示したメモリセル１を用いたＭＲＡＭの全体構成を示すブロック図である。図３において、このＭＲＡＭは、メモリアレイ２０、行デコーダ２１、制御回路２２、列デコーダ２３、ビット線周辺回路２４および読出／書込回路２５を備える。
【００３７】
メモリアレイ２０は、図４に示すように、ｎ行ｍ列（ただし、ｎ，ｍの各々は２以上の整数である）に配置されたｎ×ｍ個のメモリセル１と、それぞれｎ行に対応して設けられたｎ本のワード線ＷＬ１〜ＷＬｎと、それぞれｎ行に対応して設けられたディジット線ＤＬ１〜ＤＬｎと、それぞれｎ行に対応して設けられたｎ本の信号線ＷＳＬ１〜ＷＳＬｎと、それぞれｎ行に対応して設けられたｎ本の信号線ＳＳＬ１〜ＳＳＬｎと、それぞれｍ列に対応して設けられたｍ個のビット線対ＢＬ１，ＺＢＬ１〜ＢＬｍ，ＺＢＬｍとを含む。各メモリセル１は、対応の行のワード線ＷＬ、ディジット線ＤＬおよび信号線ＷＳＬ，ＳＳＬに接続されるとともに、対応の列のビット線ＢＬ，ＺＢＬに接続されている。
【００３８】
なお、ディジット線ＤＬ１〜ＤＬｎの各々は、図１および図２で示したように、対応の行の各メモリセル１のトンネル磁気抵抗素子１３，１４の裏面近傍を通過している。ディジット線ＤＬ１〜ＤＬｎの各々の一方端は行デコーダ２１に接続され、その他方端は直接または所定の抵抗値を有する抵抗素子などを介して接地されている。
【００３９】
図３に戻って、行デコーダ２１は、行アドレス信号ＲＡおよび制御回路２２からの内部制御信号に従って、ワード線ＷＬ、ディジット線ＤＬおよび信号線ＷＳＬ，ＳＳＬを駆動する。すなわち行デコーダ２１は、通常の書込／読出動作時は、行アドレス信号ＲＡに従ってｎ本のワード線ＷＬ１〜ＷＬｎのうちのいずれかのワード線ＷＬを選択し、そのワード線ＷＬ選択レベルの「Ｈ」レベルにしてそのワード線ＷＬに対応する各メモリセル１を活性化させる。
【００４０】
また、行デコーダ２１は、記憶ノードＮ１，Ｎ２の信号をトンネル磁気抵抗素子１３，１４に書込む場合は、各ディジット線ＤＬに所定の電流を流す。また、行デコーダ２１は、電源投入時にトンネル磁気抵抗素子１３，１４のデータ信号を記憶ノードＮ１，Ｎ２に読出す場合は、信号線ＳＳＬを介してその行の各メモリセル１に信号ＳＥを与える。信号ＳＥは、電源電位ＶＤＤが投入されたことに応じて「Ｈ」レベルにされ、その後に徐々に「Ｈ」レベルから「Ｌ」レベルに変化する。
【００４１】
制御回路２２は、外部制御信号ＣＮＴに従って種々の内部制御信号／ＢＬＥＱ，ＷＥ，ＳＥ，…を生成し、それらの内部制御信号／ＢＬＥＱ，ＷＥ，ＳＥ，…によってＭＲＡＭ全体を制御する。列デコーダ２３は、列アドレス信号ＣＡに従って、後述のｍ本の列選択線ＣＳＬ１〜ＣＳＬｍのうちのいずれかの列選択線ＣＳＬを選択し、その列選択線ＣＳＬを選択レベルの「Ｈ」レベルにする。
【００４２】
ビット線負荷回路２４は、図５に示すように、各ビット線ＢＬまたはＺＢＬに対応して設けられたビット線負荷３０と、各ビット線対ＢＬ，ＺＢＬに対応して設けられたイコライザ３１とを含む。ビット線負荷３０は、電源電位ＶＤＤのラインと対応のビット線ＢＬまたはＺＢＬの一方端との間にダイオード接続されたＮチャネルＭＯＳトランジスタを含み、対応のビット線ＢＬまたはＺＢＬを「Ｈ」レベルに充電する。イコライザ３１は、対応のビット線対ＢＬ，ＺＢＬ間に接続され、そのゲートがビット線イコライズ信号／ＢＬＥＱを受けるＰチャネルＭＯＳトランジスタを含む。ビット線イコライズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタが導通してビット線ＢＬとＺＢＬの電位がイコライズされる。
【００４３】
読出／書込回路２５は、データ入出力線対ＩＯ，ＺＩＯと、各ビット線対ＢＬ，ＺＢＬに対応して設けられたＮチャネルＭＯＳトランジスタ３２，３３と、書込回路３４と、読出回路３５とを含む。ＮチャネルＭＯＳトランジスタ３２は、対応のビット線ＢＬの他方端とデータ入出力線ＩＯの一方端との間に接続され、そのゲートは対応の列選択線ＣＳＬに接続される。ＮチャネルＭＯＳトランジスタ３３は、対応のビット線ＺＢＬの他方端とデータ入出力線ＺＩＯの一方端との間に接続され、そのゲートは対応の列選択線ＣＳＬに接続される。書込回路３４および読出回路３５は、ともにデータ入出力線対ＩＯ，ＺＩＯの他方端に接続される。書込回路３４は、外部から与えられたデータを、行デコーダ２１および列デコーダ２２によって選択されたメモリセル１に書込む。読出回路３５は、行デコーダ２１および列デコーダ２２によって選択されたメモリセル１からの読出データを外部に出力する。
【００４４】
次に、図３〜図５に示したＭＲＡＭの動作について説明する。通常の書込動作時は、行デコーダ２１によってたとえばワード線ＷＬ１が選択レベルの「Ｈ」れに立上げられて、そのワード線ＷＬに対応するｍ個のメモリセル１が活性化される。次いで、列デコーダ２２によってたとえば列選択線ＣＳＬ１が選択レベルの「Ｈ」レベルに立上げられてその列のＮチャネルＭＯＳトランジスタ３２，３３が導通し、活性化されたメモリセル１がビット線対ＢＬ１，ＺＢＬ１およびデータ入出力線対ＩＯ，ＺＩＯを介して書込回路３４に接続される。
【００４５】
書込回路３４は、外部から与えられたデータに従って、データ入出力線ＩＯ，ＺＩＯのうちの一方のデータ入出力線を「Ｈ」レベルにし、他方のデータ入出力線を「Ｌ」レベルにしてメモリセル１にデータを書込む。ワード線ＷＬ１および列選択線ＣＳＬ１が「Ｌ」レベルに立下げられると、１つのメモリセル１にデータが記憶される。
【００４６】
通常の読出動作時は、列デコーダ２２によってたとえば列選択線ＣＳＬ１が選択レベルの「Ｈ」レベルに立上げられてその列のＮチャネルＭＯＳトランジスタ３２，３３が導通し、ビット線対ＢＬ１，ＺＢＬ１がデータ入出力線対ＩＯ，ＺＩＯを介して読出回路３５に接続される。次いで、ビット線イコライズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベルにされて各イコライザ３１が導通し、ビット線ＢＬとＺＢＬの電位がイコライズされる。ビット線イコライズ信号／ＢＬＥＱが非活性化レベルの「Ｈ」レベルになってイコライザ３１が非導通になった後、行デコーダ２１によってたとえばワード線ＷＬ１が選択レベルの「Ｈ」レベルに立上げられて、そのワード線ＷＬ１に対応するｍ個のメモリセル１が活性化される。これにより、メモリセル１が記憶しているデータに応じてビット線ＢＬ１，ＺＢＬ１のうちの一方のビット線からメモリセル１に電流が流入し、これに応じてデータ入出力線ＩＯ，ＺＩＯのうちの一方のデータ入出力線の電位が低下する。読出回路３５は、データ入出力線ＩＯとＺＩＯの電位を比較し、比較結果に応じた論理のデータを外部に出力する。
【００４７】
記憶ノードＮ１，Ｎ２のデータをトンネル磁気抵抗素子１３，１４に書込む場合、およびトンネル磁気抵抗素子１３，１４のデータを記憶ノードＮ１，Ｎ２に読出す場合については、図１および図２を用いて詳述したので、その説明は繰返さない。
【００４８】
この実施の形態では、書込許可信号ＷＥを「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ９〜１２を導通させることにより、記憶ノードＮ１，Ｎ２の信号をトンネル磁気抵抗素子１３，１４に直接書込むので、記憶ノードＮ５１，Ｎ５２の信号をビット線対ＢＬ，ＺＢＬを介して外部に読出した後に、書込回路および書込ビット線対ＷＢＬ，ＺＷＢＬを介してトンネル磁気抵抗素子６０，６１に信号を書込んでいた従来に比べ、記憶ノードＮ１，Ｎ２の信号のトンネル磁気抵抗素子１３，１４への書込を迅速に行なうことができる。
【００４９】
また、従来のように、書込回路および書込ビット線対ＷＢＬ，ＺＷＢＬを設ける必要がないので、レイアウト面積を小さくすることができる。
【００５０】
なお、図６はメモリセル１におけるＭＯＳトランジスタ２〜１２のサイズ差を明確にしたものである。ＭＯＳトランジスタのシンボルの大きさは、そのＭＯＳトランジスタのサイズすなわち電流駆動力を示している。信号ＷＥによって制御されるＮチャネルＭＯＳトランジスタ９〜１２のサイズは、他のＭＯＳトランジスタ２〜８のサイズよりも大きく設定されている。これは、トンネル磁気抵抗素子１３，１４の自由磁化層１８の磁化方向を変える場合に、ＮチャネルＭＯＳトランジスタ９，１１または１０，１２に大きな電流を流す必要があるからである。一方、ＭＯＳトランジスタ２〜８は記憶ノードＮ１，Ｎ２の電位を保持すれば足りるので、ＭＯＳトランジスタ２〜８のサイズは小さくてもよい。このように、ＭＯＳトランジスタ２〜１２の各々のサイズをそのＭＯＳトランジスタの機能に応じて最適化することにより、安定したラッチ動作および書込動作を実現するとともにメモリセル１のレイアウト面積を小さく抑えることができる。
【００５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５２】
【発明の効果】
以上のように、この発明に係る半導体記憶装置では、各々が、磁性体膜と、その表面および裏面にそれぞれ形成されたプログラム線および電極とを含み、プログラム線に所定のしきい値電流を超える電流が流されたことに応じてプログラム線および電極間の抵抗値が変化し、その抵抗値によって２値の信号を記憶する第１および第２の磁気抵抗素子と、電源電位と第２の磁気抵抗素子のプログラム線および電極を介して与えられる接地電位とによって駆動され、第１の記憶ノードに与えられた信号の反転信号を第２の記憶ノードに与える第１のインバータと、電源電位と第１の磁気抵抗素子のプログラム線および電極を介して与えられる接地電位とによって駆動され、第２の記憶ノードに与えられた信号の反転信号を第１の記憶ノードに与える第２のインバータと、第１および第２の記憶ノードの信号の第１および第２の磁気抵抗素子への書込を許可する書込許可信号に応答して、第１および第２の磁気抵抗素子のプログラム線をそれぞれ第１および第２の記憶ノードと基準電位のラインとの間に接続する第１の切換回路とが設けられる。したがって、記憶ノードの信号を磁気抵抗素子に直接書込むので、記憶ノードの信号を一旦外部に読出した後に、書込回路および書込ビット線を用いて磁気抵抗素子に書込んでいた従来に比べ、記憶ノードの信号の磁気抵抗素子への書込を迅速に行なうことができる。また、書込回路および書込ビット線を設ける必要がないので、レイアウト面積の縮小化を図ることができる。
【００５３】
好ましくは、第１のインバータは、電源電位のラインと第２の記憶ノードとの間に接続され、そのゲートが第１の記憶ノードに接続された第１のＰ型トランジスタと、第２の記憶ノードと第２の磁気抵抗素子のプログラム線との間に接続され、そのゲートが第１の記憶ノードに接続された第１のＮ型トランジスタとを含む。第２のインバータは、電源電位のラインと第１の記憶ノードとの間に接続され、そのゲートが第２の記憶ノードに接続された第２のＰ型トランジスタと、第１の記憶ノードと第１の磁気抵抗素子のプログラム線との間に接続され、そのゲートが第２の記憶ノードに接続された第２のＮ型トランジスタとを含む。第１および第２の磁気抵抗素子の電極は、ともに接地電位のラインに接続されている。基準電位は接地電位である。第１の切換回路は、第１の記憶ノードと第１の磁気抵抗素子のプログラム線の一方端との間に接続された第３のＮ型トランジスタと、第２の記憶ノードと第２の磁気抵抗素子のプログラム線の一方端との間に接続された第４のＮ型トランジスタと、それぞれ第１および第２の磁気抵抗素子のプログラム線の他方端と接地電位のラインとの間に接続された第５および第６のＮ型トランジスタとを含む。第３〜第６のＮ型トランジスタの各々は、書込許可信号に応答して導通する。第３〜第６のＮ型トランジスタの電流駆動力は、第１および第２のＮ型トランジスタの電流駆動力よりも大きく設定されている。この場合は、書込許可信号に応答して、電源電位にされた方の記憶ノードから磁気抵抗素子を介して接地電位のラインに電流が流れ、その磁気抵抗素子の抵抗値が変化する。また、トランジスタサイズを最適化することにより、ラッチ動作および書込動作の安定化を図るとともに、レイアウト面積の増大を抑制することができる。
【００５４】
また好ましくは、さらに、第１および第２の記憶ノード間に接続されたトランジスタと、電源電位が投入されたことに応じてトランジスタを導通させ、その後にトランジスタの抵抗値を徐々に上昇させてトランジスタを非導通にし、第１および第２の磁気抵抗素子に記憶された信号を第１および第２の記憶ノードに読出す読出制御回路とが設けられる。この場合は、電源投入時は第１および第２の記憶ノードの電位をイコライズしておき、その後に第１および第２の記憶ノード間の抵抗値を増大させるので、第１および第２の磁気抵抗素子の記憶信号を第１および第２の記憶ノードに安定に読出すことができる。
【００５５】
また好ましくは、さらに、第１および第２の磁気抵抗素子の裏面近傍に延在するディジット線と、第１および第２の記憶ノードの信号を第１および第２の磁気抵抗素子に書込む際に、ディジット線に予め定められた電流を流して補助磁場を形成する書込制御回路と、ワード線と、第１および第２のビット線を含むビット線対と、ワード線が選択レベルにされたことに応じて、第１の記憶ノードと第１のビット線とを接続するとともに第２の記憶ノードと第２のビット線とを接続する第２の切換回路とが設けられる。第１の磁気抵抗素子、第２の磁気抵抗素子、第１のインバータ、第２のインバータ、第１の切換回路、トランジスタ、および第２の切換回路は１つのメモリセルを構成する。複数のメモリセルは複数行複数列に配列される。書込許可信号を伝達するための第１の信号線、読出制御回路の出力信号を伝達するための第２の信号線、ディジット線、およびワード線は各行に対応して設けられる。ビット線対は各列に対応して設けられる。半導体記憶装置は、さらに、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにする行選択回路と、列アドレス信号に従って複数のビット線対のうちのいずれかのビット線対を選択する列選択回路と、列選択回路によって選択されたビット線対を介して行選択回路によって選択されたワード線に対応するメモリセルの第１および第２の記憶ノードの信号の読出／書込を行なう読出／書込回路とを備える。この場合は、複数のメモリセルのうちの所望のメモリセルを選択し、そのメモリセルのデータ信号の読出／書込を行なうことができる。
また、この発明に係る他の半導体記憶装置では、第１の電源電位と第２の電源電位の間に直列に接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と、直列接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と並列に、かつ第１の電源電位と第２の電源電位の間に直列に接続された第２のＰチャネルトランジスタ、第２のＮチャネルトランジスタおよび第２の磁気抵抗素子と、第１の磁気抵抗素子にプログラム磁場を与える第１のプログラム線と、第２の磁気抵抗素子にプログラム磁場を与える第２のプログラム線と、互いに対をなす第１および第２のビット線と、第１のＰチャネルトランジスタと第１のＮチャネルトランジスタの接続ノード、第２のＰチャネルトランジスタのゲート、および第２のＮチャネルトランジスタのゲートとが互いに接続された第１の記憶ノードと第１のビット線との間に接続された第３のＮチャネルトランジスタと、第２のＰチャネルトランジスタと第２のＮチャネルトランジスタの接続ノード、第１のＰチャネルトランジスタのゲート、および第１のＮチャネルトランジスタのゲートとが互いに接続された第２の記憶ノードと第２のビット線との間に接続された第４のＮチャネルトランジスタと、第１および第２の磁気抵抗素子へのデータ書込を許可する書込許可信号に応答して導通し、第１の記憶ノードの電位に応じて第１の記憶ノードと基準電位の間に第１のプログラム線を介した電流経路を形成する第１の切換回路と、書込許可信号に応答して導通し、第２の記憶ノードの電位に応じて第２の記憶ノードと基準電位の間に第２のプログラム線を介した電流経路を形成する第２の切換回路と、第１の記憶ノードと第２の記憶ノードの間に接続されたイコライズトランジスタとが設けられる。したがって、記憶ノードの信号を磁気抵抗素子に直接書込むので、記憶ノードの信号を一旦外部に読出した後に、書込回路および書込ビット線を用いて磁気抵抗素子に書込んでいた従来に比べ、記憶ノードの信号の磁気抵抗素子への書込を迅速に行なうことができる。また、書込回路および書込ビット線を設ける必要がないので、レイアウト面積の縮小化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるＭＲＡＭのメモリセルの構成を示す回路ブロック図である。
【図２】 図１に示したトンネル磁気抵抗素子の構成を示す回路ブロック図である。
【図３】 図１に示したメモリセルを含むＭＲＡＭの全体構成を示すブロック図である。
【図４】 図３に示したメモリアレイの構成を示すブロック図である。
【図５】 図３に示したビット線周辺回路および読出／書込回路の構成を示す回路ブロック図である。
【図６】 この実施の形態の変更例を示す回路ブロック図である。
【図７】 従来のＭＲＡＭのメモリセルの構成を示す回路ブロック図である。
【符号の説明】
１，５１ メモリセル、２，３，３１，５２，５３ ＰチャネルＭＯＳトランジスタ、４〜１２，３０，３２，３３，５４〜５９ ＮチャネルＭＯＳトランジスタ、１３，１４，６０，６１ トンネル磁気抵抗素子、ＷＬ ワード線、ＢＬ，ＺＢＬ ビット線、ＰＬ プログラム線、ＤＬ ディジット線、１５ 電極、１６ 固定磁化層、１７ トンネルバリア層、１８ 自由磁化層、２０ メモリアレイ、２１ 行デコーダ、２２ 制御回路、２３ 列デコーダ、２４ ビット線負荷回路、２５ 読出／書込回路、ＷＳＬ，ＳＳＬ 信号線、ＣＳＬ 列選択線、３４ 書込回路、３５ 読出回路、ＷＢＬ，ＺＷＢＬ 書込ビット線。
Claims (5)
- 半導体記憶装置であって、
各々が、磁性体膜と、その表面および裏面にそれぞれ形成されたプログラム線および電極とを含み、前記プログラム線に所定のしきい値電流を超える電流が流されたことに応じて前記プログラム線および前記電極間の抵抗値が変化し、その抵抗値によって２値の信号を記憶する第１および第２の磁気抵抗素子、
電源電位と前記第２の磁気抵抗素子のプログラム線および電極を介して与えられる接地電位とによって駆動され、第１の記憶ノードに与えられた信号の反転信号を第２の記憶ノードに与える第１のインバータ、
前記電源電位と前記第１の磁気抵抗素子のプログラム線および電極を介して与えられる前記接地電位とによって駆動され、前記第２の記憶ノードに与えられた信号の反転信号を前記第１の記憶ノードに与える第２のインバータ、および
前記第１および第２の記憶ノードの信号の前記第１および第２の磁気抵抗素子への書込を許可する書込許可信号に応答して、前記第１および第２の磁気抵抗素子のプログラム線をそれぞれ前記第１および第２の記憶ノードと基準電位のラインとの間に接続する第１の切換回路を備える、半導体記憶装置。 - 前記第１のインバータは、
前記電源電位のラインと前記第２の記憶ノードとの間に接続され、そのゲートが前記第１の記憶ノードに接続された第１のＰ型トランジスタ、および
前記第２の記憶ノードと前記第２の磁気抵抗素子のプログラム線との間に接続され、そのゲートが前記第１の記憶ノードに接続された第１のＮ型トランジスタを含み、
前記第２のインバータは、
前記電源電位のラインと前記第１の記憶ノードとの間に接続され、そのゲートが前記第２の記憶ノードに接続された第２のＰ型トランジスタ、および
前記第１の記憶ノードと前記第１の磁気抵抗素子のプログラム線との間に接続され、そのゲートが前記第２の記憶ノードに接続された第２のＮ型トランジスタを含み、
前記第１および第２の磁気抵抗素子の電極は、ともに前記接地電位のラインに接続され、
前記基準電位は前記接地電位であり、
前記第１の切換回路は、
前記第１の記憶ノードと前記第１の磁気抵抗素子のプログラム線の一方端との間に接続された第３のＮ型トランジスタ、
前記第２の記憶ノードと前記第２の磁気抵抗素子のプログラム線の一方端との間に接続された第４のＮ型トランジスタ、および
それぞれ前記第１および第２の磁気抵抗素子のプログラム線の他方端と前記接地電位のラインとの間に接続された第５および第６のＮ型トランジスタを含み、
前記第３〜第６のＮ型トランジスタの各々は、前記書込許可信号に応答して導通し、
前記第３〜第６のＮ型トランジスタの電流駆動力は、前記第１および第２のＮ型トランジスタの電流駆動力よりも大きく設定されている、請求項１に記載の半導体記憶装置。 - さらに、前記第１および第２の記憶ノード間に接続されたトランジスタ、および
前記電源電位が投入されたことに応じて前記トランジスタを導通させ、その後に前記トランジスタの抵抗値を徐々に上昇させて前記トランジスタを非導通にし、前記第１および第２の磁気抵抗素子に記憶された信号を前記第１および第２の記憶ノードに読出す読出制御回路を備える、請求項１または請求項２に記載の半導体記憶装置。 - さらに、前記第１および第２の磁気抵抗素子の裏面近傍に延在するディジット線、
前記第１および第２の記憶ノードの信号を前記第１および第２の磁気抵抗素子に書込む際に、前記ディジット線に予め定められた電流を流して補助磁場を形成する書込制御回路、
ワード線、
第１および第２のビット線を含むビット線対、および
前記ワード線が選択レベルにされたことに応じて、前記第１の記憶ノードと前記第１のビット線とを接続するとともに前記第２の記憶ノードと前記第２のビット線とを接続する第２の切換回路を備え、
前記第１の磁気抵抗素子、前記第２の磁気抵抗素子、前記第１のインバータ、前記第２のインバータ、前記第１の切換回路、前記トランジスタ、および前記第２の切換回路は１つのメモリセルを構成し、
複数のメモリセルが複数行複数列に配列され、
前記書込許可信号を伝達するための第１の信号線、前記読出制御回路の出力信号を伝達するための第２の信号線、前記ディジット線、および前記ワード線は各行に対応して設けられ、
前記ビット線対は各列に対応して設けられ、
前記半導体記憶装置は、
さらに、行アドレス信号に従って前記複数のワード線のうちのいずれかのワード線を選択し、そのワード線を前記選択レベルにする行選択回路、
列アドレス信号に従って前記複数のビット線対のうちのいずれかのビット線対を選択する列選択回路、および
前記列選択回路によって選択されたビット線対を介して前記行選択回路によって選択されたワード線に対応するメモリセルの前記第１および第２の記憶ノードの信号の読出／書込を行なう読出／書込回路を備える、請求項３に記載の半導体記憶装置。 - 第１の電源電位と第２の電源電位の間に直列に接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子、
前記直列接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と並列に、かつ前記第１の電源電位と前記第２の電源電位の間に直列に接続された第２のＰチャネルトランジスタ、第２のＮチャネルトランジスタおよび第２の磁気抵抗素子、
前記第１の磁気抵抗素子にプログラム磁場を与える第１のプログラム線、
前記第２の磁気抵抗素子にプログラム磁場を与える第２のプログラム線、
互いに対をなす第１および第２のビット線、
前記第１のＰチャネルトランジスタと前記第１のＮチャネルトランジスタの接続ノード、前記第２のＰチャネルトランジスタのゲート、および前記第２のＮチャネルトランジスタのゲートとが互いに接続された第１の記憶ノードと前記第１のビット線との間に接続された第３のＮチャネルトランジスタ、
前記第２のＰチャネルトランジスタと前記第２のＮチャネルトランジスタの接続ノード、前記第１のＰチャネルトランジスタのゲート、および前記第１のＮチャネルトランジスタのゲートとが互いに接続された第２の記憶ノードと前記第２のビット線との間に接続された第４のＮチャネルトランジスタ、
前記第１および第２の磁気抵抗素子へのデータ書込を許可する書込許可信号に応答して導通し、前記第１の記憶ノードの電位に応じて前記第１の記憶ノードと基準電位の間に前記第１のプログラム線を介した電流経路を形成する第１の切換回路、
前記書込許可信号に応答して導通し、前記第２の記憶ノードの電位に応じて前記第２の記憶ノードと前記基準電位の間に前記第２のプログラム線を介した電流経路を形成する第２の切換回路、および
前記第１の記憶ノードと前記第２の記憶ノードの間に接続されたイコライズトランジスタを備える、半導体記憶装置。
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| FR2871921A1 (fr) * | 2004-06-16 | 2005-12-23 | St Microelectronics Sa | Architecture de memoire a lignes d'ecriture segmentees |
| US7372728B2 (en) * | 2004-06-16 | 2008-05-13 | Stmicroelectronics, Inc. | Magnetic random access memory array having bit/word lines for shared write select and read operations |
| US7209383B2 (en) * | 2004-06-16 | 2007-04-24 | Stmicroelectronics, Inc. | Magnetic random access memory array having bit/word lines for shared write select and read operations |
| US7079415B2 (en) * | 2004-06-30 | 2006-07-18 | Stmicroelectronics, Inc. | Magnetic random access memory element |
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| DE102006017480B4 (de) * | 2006-04-13 | 2008-11-27 | Austriamicrosystems Ag | Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle und Verfahren |
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| US8295079B2 (en) | 2007-08-31 | 2012-10-23 | Tokyo Institute Of Technology | Nonvolatile SRAM/latch circuit using current-induced magnetization reversal MTJ |
| JP2010192053A (ja) * | 2009-02-19 | 2010-09-02 | Toshiba Corp | 半導体記憶装置 |
| US8218349B2 (en) * | 2009-05-26 | 2012-07-10 | Crocus Technology Sa | Non-volatile logic devices using magnetic tunnel junctions |
| US8605490B2 (en) * | 2009-10-12 | 2013-12-10 | Micron Technology, Inc. | Non-volatile SRAM cell that incorporates phase-change memory into a CMOS process |
| KR101611416B1 (ko) * | 2009-12-09 | 2016-04-12 | 삼성전자주식회사 | 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법 |
| JP5023167B2 (ja) * | 2010-02-08 | 2012-09-12 | 株式会社東芝 | スピンｍｏｓトランジスタを用いた不揮発性メモリ回路 |
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