JP2010192053A

JP2010192053A - 半導体記憶装置

Info

Publication number: JP2010192053A
Application number: JP2009036701A
Authority: JP
Inventors: Yoshihiro Ueda; 善寛上田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-02-19
Filing date: 2009-02-19
Publication date: 2010-09-02
Also published as: US20100208512A1

Abstract

【課題】抵抗変化素子に電流を直接印加して書き込む半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ドレインがノードｎ１に接続され、ゲートがノードｎ２に接続され、ソースが共通ノードＳＡＰに接続されたＰＴｒ１と、ドレインがノードｎ２に接続され、ゲートがノードｎ１に接続され、ソースが共通ノードＳＡＰに接続されたＰＴｒ２と、ドレインがノードｎ１に接続され、ゲートがノードｎ２に接続され、ソースが第１の入力ノードに接続されたＮＴｒ１と、ドレインがノードｎ２に接続され、ゲートがノードｎ１に接続され、ソースが第２の入力ノードに接続されたＮＴｒ２と、一端が第１及び第２の入力ノードに、他端が共通ノードＳＡＮに接続された第１及び第２の抵抗変化素子１０ａ、１０ｂとを具備し、第１データを記憶する場合は第２の抵抗変化素子に電流を直接印加し、第２データを記憶する場合は第１の抵抗変化素子に電流を直接印加する。
【選択図】図１

Description

本発明は、電流を直接印加して書き込む抵抗変化素子を備えた半導体記憶装置に関する。

抵抗変化素子を使用したメモリとして、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ（Resistance Random Access Memory）、ＰＲＡＭ（Phase-change Random Access Memory）などが知られている。これらのメモリの周辺回路に使用されるＲＯＭデータも、同じ抵抗変化素子を使用したメモリ（ＲＯＭ）に記録されるのが望ましい。このＲＯＭは、メモリの起動時に予め読み出し動作が行われ、ＲＯＭデータを出力できる状態になる。

特許文献１には、誘導磁場書き込み方式のＭＲＡＭ素子を使用したＲＯＭを実現する技術が公開されている。しかしながら、特許文献１の方法では、スピン注入方式のＭＲＡＭ素子、ＲｅＲＡＭ素子、ＰＲＡＭ素子などの、電流を直接印加して書き込む素子には適用することができない。

米国特許第6,515,895号明細書

本発明は、抵抗変化素子に電流を直接印加して書き込むことが可能な半導体記憶装置を提供する。

本発明の一態様による半導体記憶装置は、ドレインが第１の出力ノードに接続され、ゲートが第２の出力ノードに接続され、ソースが第１の共通ノードに接続された第１導電型の第１のトランジスタと、ドレインが前記第２の出力ノードに接続され、ゲートが前記第１の出力ノードに接続され、ソースが前記第１の共通ノードに接続された第１導電型の第２のトランジスタと、ドレインが前記第１の出力ノードに接続され、ゲートが前記第２の出力ノードに接続され、ソースが第１の入力ノードに接続された第２導電型の第３のトランジスタと、ドレインが前記第２の出力ノードに接続され、ゲートが前記第１の出力ノードに接続され、ソースが第２の入力ノードに接続された第２導電型の第４のトランジスタと、一端が前記第１の入力ノードに接続され、他端が第２の共通ノードに接続された第１の抵抗変化素子と、一端が前記第２の入力ノードに接続され、他端が前記第２の共通ノードに接続された第２の抵抗変化素子とを具備する記憶回路を備え、前記記憶回路に第１のデータを記憶する場合、前記第１の共通ノード、前記第２の共通ノード及び前記第１の出力ノードの電圧を第１の基準電圧に設定し、前記第２の出力ノードの電圧を第２の基準電圧に設定することで、前記第２の抵抗変化素子に電流を直接印加し、前記記憶回路に第２のデータを記憶する場合、前記第１の共通ノード、前記第２の共通ノード及び前記第２の出力ノードの電圧を前記第１の基準電圧に設定し、前記第１の出力ノードの電圧を前記第２の基準電圧に設定することで、前記第１の抵抗変化素子に電流を直接印加する。

本発明によれば、抵抗変化素子に電流を直接印加して書き込むことが可能な半導体記憶装置を提供できる。

本発明の第１の実施形態に係わるＲＯＭセルを示す回路構成図。本発明の第１の実施形態に係わるＲＯＭセルアレイを示す回路構成図。本発明の第１の実施形態に係わるＲＯＭセルを示すブロック図。本発明の第１の実施形態に係わる書き込み動作を示す模式図。本発明の第１の実施形態に係わる１書き込み動作及び読み出し動作を示すタイミングチャート。本発明の第１の実施形態に係わる０書き込み動作及び読み出し動作を示すタイミングチャート。本発明の第１の実施形態の初期化をＭＲＡＭに適用した場合を示す模式図。本発明の第２の実施形態に係わる１書き込み動作及び読み出し動作を示すタイミングチャート。本発明の第２の実施形態に係わる０書き込み動作及び読み出し動作を示すタイミングチャート。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］第１の実施形態
［１−１］セルの回路構成
図１を用いて、本発明の第１の実施形態に係るＲＯＭセルの回路構成について説明する。

図１に示すように、ＲＯＭセル１は、ＰＭＯＳトランジスタＰＴｒ１、ＰＴｒ２、ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２、電圧クランプＮＭＯＳトランジスタＣＮＴｒ１、ＣＮＴｒ２、抵抗変化素子１０ａ、１０ｂ、ＣＭＯＳ転送ゲートトランジスタＴＴｒ１、ＴＴｒ２を備えている。

ＰＭＯＳトランジスタＰＴｒ１、ＰＴｒ２は、互いに対となり、クロスカップルされている。ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２は、互いに対となり、クロスカップルされている。これらのクロスカップルされたＰＭＯＳトランジスタＰＴｒ１、ＰＴｒ２とＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２とは、ラッチ回路を構成している。

具体的には、ＰＭＯＳトランジスタＰＴｒ１において、ドレインは第１の出力ノードｎ１に接続され、ゲートは第２の出力ノードｎ２に接続され、ソースは第１の共通ノードＳＡＰに接続されている。ＰＭＯＳトランジスタＰＴｒ２において、ドレインは第２の出力ノードｎ２に接続され、ゲートは第１の出力ノードｎ１に接続され、ソースは第１の共通ノードＳＡＰに接続されている。ＮＭＯＳトランジスタＮＴｒ１において、ドレインは第１の出力ノードｎ１に接続され、ゲートは第２の出力ノードｎ２に接続されている。ＮＭＯＳトランジスタＮＴｒ２において、ドレインは第２の出力ノードｎ２に接続され、ゲートは第１の出力ノードｎ１に接続されている。

クロスカップルされたＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２のそれぞれのソースには、一対の電圧クランプＮＭＯＳトランジスタＣＮＴｒ１、ＣＮＴｒ２が接続されている。ここで、電圧クランプＮＭＯＳトランジスタＣＮＴｒ１のドレインはＮＭＯＳトランジスタＮＴｒ１のソースに接続され、電圧クランプＮＭＯＳトランジスタＣＮＴｒ２のドレインはＮＭＯＳトランジスタＮＴｒ２のソースに接続されている。電圧クランプＮＭＯＳトランジスタＣＮＴｒ１、ＣＮＴｒ２のゲートには、クランプ制御電圧ＣＬＰが印加される。

電圧クランプＮＭＯＳトランジスタＣＮＴｒ１、ＣＮＴｒ２のそれぞれのソースには、抵抗変化素子１０ａ、１０ｂの一端が接続されている。抵抗変化素子１０ａ、１０ｂの他端には、第２の共通ノードＳＡＮが接続されている。

ラッチ回路の相補の第１及び第２の出力ノードｎ１、ｎ２には、ＣＭＯＳ転送ゲートトランジスタＴＴｒ１、ＴＴｒ２を介して、ビット線ＢＬ、ｂＢＬが接続されている。ＣＭＯＳ転送ゲートトランジスタＴＴｒ１、ＴＴｒ２は、ワード線ＷＬ、ｂＷＬによって制御される。

［１−２］セルアレイの回路構成
図２及び図３を用いて、本発明の第１の実施形態に係るＲＯＭセルをアレイ状に配置したセルアレイについて説明する。尚、図２において、ビット線ＢＬ、ｂＢＬが延在する方向をカラム方向とし、ワード線ＷＬ、ｂＷＬが延在する方向をロウ方向とする。

図２に示すように、複数のＲＯＭセル１ａ、１ｂ、１ｃ、１ｄがアレイ状に配置され、セルアレイ１００が構成されている。ここで、同一のカラム方向に配置されたＲＯＭセル１ａ、１ｂはビット線ＢＬ＜０＞、ｂＢＬ＜０＞を共有し、同一のカラム方向に配置されたＲＯＭセル１ｃ、１ｄはビット線ＢＬ＜１＞、ｂＢＬ＜１＞を共有する。また、同一のロウ方向に配置されたＲＯＭセル１ａ、１ｃはワード線ＷＬ＜０＞、ｂＷＬ＜０＞を共有し、同一のロウ方向に配置されたＲＯＭセル１ｂ、１ｄはワード線ＷＬ＜１＞、ｂＷＬ＜１＞を共有する。

図３に示すように、セルアレイ１００の周辺には、カラム・デコーダ１０１、ロウ・デコーダ１０２、周辺回路１０３が配置されている。カラム・デコーダ１０１によって複数のカラムの中から一つのカラムが選択され、ロウ・デコーダ１０２によって複数のロウの中から一つのロウが選択されることで、一つのＲＯＭセル１が選択される。周辺回路１０３は、アドレス信号、データ信号、制御信号を受けて、アドレス選択、書き込み動作、読み出し動作の制御を行う。

［１−３］書き込み動作
図４（ａ）乃至（ｃ）、図５、図６を用いて、本発明の第１の実施形態に係るセルの書き込み動作について説明する。尚、図４（ａ）乃至（ｃ）において、図１に示す電圧クランプＮＭＯＳトランジスタＣＮＴｒ１、ＣＮＴｒ２は、書き込み動作には関係しないので省略している。また、図１に示すＣＭＯＳ転送ゲートトランジスタＴＴｒ１、ＴＴｒ２は、書き込み動作時はオン状態であるため省略している。すなわち、ワード線ＷＬはＨレベル（例えば電源電位ＶＤＤ）、ワード線ｂＷＬはＬレベル（例えば接地電位ＶＳＳ）に設定されている。

まず、書き込み動作を行う前に、ＲＯＭセル１の初期化を行う。この場合、図４（ａ）、図５、図６に示すように、第１の共通ノードＳＡＰ、ビット線ＢＬ、ｂＢＬをＨレベルに設定し、第２の共通ノードＳＡＮをＬレベルに設定する。このようにして、ビット線ＢＬから第２の共通ノードＳＡＮに向かう方向に書き込み電流が印加され、抵抗変化素子１０ａが高抵抗状態Ｒｍａｘに設定される。また、ビット線ｂＢＬから第２の共通ノードＳＡＮに向かう方向に書き込み電流が印加され、抵抗変化素子１０ｂが高抵抗状態Ｒｍａｘに設定される。従って、初期化によって、一対の抵抗変化素子１０ａ、１０ｂは、両方とも高抵抗状態Ｒｍａｘに設定される。

次に、１書き込みは、初期化を行った後に、次のように行われる。すなわち、図４（ｂ）、図５、図６に示すように、第１の共通ノードＳＡＰ、第２の共通ノードＳＡＮ、ビット線ＢＬをＨレベルに設定し、ビット線ｂＢＬをＬレベルに設定する。このようにして、第２の共通ノードＳＡＮからビット線ｂＢＬに向かう方向に書き込み電流が印加され、抵抗変化素子１０ｂが低抵抗状態Ｒｍｉｎに設定される。このとき、抵抗変化素子１０ａには書き込み電流が印加されないので、抵抗変化素子１０ａは高抵抗状態Ｒｍａｘのままである。

一方、０書き込みは、初期化を行った後に、次のように行われる。すなわち、図４（ｃ）、図５、図６に示すように、第１の共通ノードＳＡＰ、第２の共通ノードＳＡＮ、ビット線ｂＢＬをＨレベルに設定し、ビット線ＢＬをＬレベルに設定する。このようにして、第２の共通ノードＳＡＮからビット線ＢＬに向かう方向に書き込み電流が印加され、抵抗変化素子１０ａが低抵抗状態Ｒｍｉｎに設定される。このとき、抵抗変化素子１０ｂには書き込み電流が印加されないので、抵抗変化素子１０ｂは高抵抗状態Ｒｍａｘのままである。

尚、書き込み動作においては、初期化時に一対の抵抗変化素子１０ａ、１０ｂを両方とも低抵抗状態Ｒｍｉｎに設定し、１書き込み時に抵抗変化素子１０ａを低抵抗状態Ｒｍｉｎ、抵抗変化素子１０ｂを高抵抗状態Ｒｍａｘに設定し、０書き込み時に抵抗変化素子１０ａを高抵抗状態Ｒｍａｘ、抵抗変化素子１０ｂを低抵抗状態Ｒｍｉｎに設定するように、抵抗変化素子１０ａ、１０ｂの接続方向を変更してもよい。

例えば、図７（ａ）及び（ｂ）に示すように、スピン注入型ＭＲＡＭの場合、初期化時に高抵抗状態Ｒｍａｘに設定する場合と低抵抗状態Ｒｍｉｎに設定する場合とで抵抗変化素子１０ａ、１０ｂである磁気抵抗効果素子の接続を逆にすればよい。ここで、抵抗変化素子１０ａ、１０ｂは、少なくとも、固定層１１、記録層（自由層）１３、固定層１１及び記録層１３間に設けられた中間層１２を有している。

具体的には、図７（ａ）に示すように、初期化時に高抵抗状態Ｒｍａｘに設定するときは、固定層１１をＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２側に接続し、記録層１３を第２の共通ノードＳＡＮ側に接続する。そして、固定層１１の磁化方向に対して平行な方向を向いた記録層１３の磁化を反転させて、固定層１１の磁化方向に反平行な方向に向ける。この場合、固定層１１から記録層１３に向けて書き込み電流を流す。すなわち、記録層１３から固定層１１に向けて電子流を流す。この電子流は、記録層１３を透過し、このうちの固定層１１の磁化方向に反平行なスピンを有する電子の多くは、固定層１１により反射されて記録層１３に戻ってくる。そして、記録層１３に再度流入し、固定層１１の磁化方向に反平行なスピンを有する電子が、記録層１３の磁化に対して働くトルクに対して主要な寄与となる。尚、記録層１３を透過した、固定層１１の磁化方向に反平行なスピンを有する電子の一部は、少数であるが、固定層１１を透過する。

一方、図７（ｂ）に示すように、初期化時に低抵抗状態Ｒｍｉｎに設定するときは、固定層１１を第２の共通ノードＳＡＮ側に接続し、記録層１３をＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２側に接続する。そして、固定層１１の磁化方向に対して反平行な方向を向いた記録層１３の磁化を反転させて、固定層１１の磁化方向に平行な方向に向ける。この場合、記録層１３から固定層１１に向けて書き込み電流を流す。すなわち、固定層１１から記録層１３に向けて電子流を流す。一般に、ある磁性体を通過する電子流のうちの多くは、この磁性体の磁化方向と平行なスピンを有しているため、固定層１１を通過した電子流のうちの多くは、固定層１１の磁化方向と平行なスピンを有する。この電子流が、記録層１３の磁化に対して働くトルクに対して主要な寄与となる。尚、残りの電子流は、固定層１１の磁化方向と反平行なスピンを有する。

［１−４］読み出し動作
図５及び図６を用いて、本発明の第１の実施形態に係るセルの読み出し動作について説明する。読み出し動作では、一対の抵抗変化素子１０ａ、１０ｂの抵抗値の差を利用して、ラッチ回路の出力を決定する。

まず、読み出し動作の開始前に、ワード線ＷＬをＨレベル、ワード線ｂＷＬをＬレベルに設定してＣＭＯＳ転送ゲートトランジスタＴＴｒ１、ＴＴｒ２をオン状態にし、ビット線ＢＬ、ビット線ｂＢＬ、第１の共通ノードＳＡＰ、第２の共通ノードＳＡＮをＨレベルに設定し、クランプ制御電圧ＣＬＰとして制御電圧Ｖｃｌｐを印加する。

次に、読み出し動作の開始後に、ワード線ＷＬをＬレベル、ワード線ｂＷＬをＨレベルに設定してＣＭＯＳ転送ゲートトランジスタＴＴｒ１、ＴＴｒ２をオフ状態にし、第２の共通ノードＳＡＮをＬレベルに変化させる。このようにして、第１の出力ノードｎ１から抵抗変化素子１０ａに向かう方向に読み出し電流が印加され、第２の出力ノードｎ２から抵抗変化素子１０ｂに向かう方向に読み出し電流が印加される。このとき、抵抗変化素子１０ａ、１０ｂに印加されるそれぞれの電圧は、おおよそ（制御電圧Ｖｃｌｐ−ＮＭＯＳトランジスタＮＴｒ１の閾値電圧）、（制御電圧Ｖｃｌｐ−ＮＭＯＳトランジスタＮＴｒ２の閾値電圧）に制御される。ここで、制御電圧Ｖｃｌｐは、読み出し電流が抵抗変化素子１０ａ、１０ｂへの書き込みを起こさないほど十分に小さくなるように調整され、ＨレベルとＬレベルの間の電圧値に制御される。

その後、セルが１を記憶しているときは、ビット線ＢＬがＨレベル、ビット線ｂＢＬがＬレベルになるように、ラッチ回路の出力が決定される。一方、セルが０を記憶しているときは、ビット線ＢＬがＬレベル、ビット線ｂＢＬがＨレベルになるように、ラッチ回路の出力が決定される。ラッチ回路の出力が決定された後は、読み出し電流の供給は自動的に停止される。

尚、読み出し動作は、複数のセルに対して同時に行ってもよい。また、読み出し動作の終了後にアドレス信号によって選択されるセルのラッチ回路の出力は、データ信号として出力される。

［１−５］効果
上記第１の実施形態によれば、ＲＯＭセル１として、電流を直接印加して書き込むことが可能な一対の抵抗変化素子１０ａ、１０ｂを用いる。そして、書き込み動作前に初期化を行い、抵抗変化素子１０ａ、１０ｂを同じ抵抗状態に揃えた後、抵抗変化素子１０ａ、１０ｂの一方を低抵抗状態に設定し、抵抗変化素子１０ａ、１０ｂの他方を高抵抗状態に設定することで、１、０書き込みを行う。このように、本実施形態によれば、電流を直接印加して書き込むことが可能な抵抗変化素子１０ａ、１０ｂを使用したＲＯＭセル１を実現することが可能である。

［２］第２の実施形態
第２の実施形態は、第１の実施形態と書き込み動作の手順は同じであるが、読み出し動作の手順が異なる。つまり、読み出し動作において、第１の実施形態では、第２の共通ノードＳＡＮによって制御を行っていたのに対し、第２の実施形態では、電圧クランプＮＭＯＳトランジスタＣＮＴｒ１、ＣＮＴｒ２によって制御を行う。以下に、図８及び図９を用いて、第２の実施形態における読み出し動作について説明する。

まず、読み出し動作の開始前に、ワード線ＷＬをＨレベル、ワード線ｂＷＬをＬレベルに設定してＣＭＯＳ転送ゲートトランジスタＴＴｒ１、ＴＴｒ２をオン状態にし、ビット線ＢＬ、ビット線ｂＢＬ、第１の共通ノードＳＡＰをＨレベルに設定し、第２の共通ノードＳＡＮ及びクランプ制御電圧ＣＬＰをＬレベルに設定する。

次に、読み出し動作の開始後に、ワード線ＷＬをＬレベル、ワード線ｂＷＬをＨレベルに設定してＣＭＯＳ転送ゲートトランジスタＴＴｒ１、ＴＴｒ２をオフ状態にし、クランプ制御電圧ＣＬＰを制御電圧Ｖｃｌｐに変化させる。このようにして、第１の出力ノードｎ１から抵抗変化素子１０ａに向かう方向に読み出し電流が印加され、第２の出力ノードｎ２から抵抗変化素子１０ｂに向かう方向に読み出し電流が印加される。このとき、抵抗変化素子１０ａ、１０ｂに印加されるそれぞれの電圧は、おおよそ（制御電圧Ｖｃｌｐ−ＮＭＯＳトランジスタＮＴｒ１の閾値電圧）、（制御電圧Ｖｃｌｐ−ＮＭＯＳトランジスタＮＴｒ２の閾値電圧）に制御される。ここで、制御電圧Ｖｃｌｐは、読み出し電流が抵抗変化素子１０ａ、１０ｂへの書き込みを起こさないほど十分に小さくなるように調整され、ＨレベルとＬレベルの間の電圧値に制御される。

［３］第３の実施形態
第３の実施形態は、第１の実施形態と初期化の方法が異なるものである。すなわち、抵抗変化素子１０ａ、１０ｂに書き込み電流を印加するのではなく、ＲＯＭセル１の外部から磁場、電場、熱のいずれかを加える。これにより、複数の抵抗変化素子１０ａ、１０ｂを同じ高抵抗状態Ｒｍａｘ又は低抵抗状態Ｒｍｉｎに同時に設定することができる。

尚、上記各実施形態のＲＯＭセル１の抵抗変化素子１０ａ、１０ｂとしては、例えば、スピン注入型ＭＲＡＭにおける磁気抵抗効果素子、ＲｅＲＡＭにおける遷移金属酸化物素子、ＰＲＡＭにおける相変化素子等が挙げられる。また、上記各実施形態のＲＯＭセル１は、ＲＯＭに限定されず、ＭＲＡＭ、ＲｅＲＡＭ、ＰＲＡＭ等の種々の半導体記憶装置に適用することが可能である。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１、１ａ、１ｂ、１ｃ、１ｄ…ＲＯＭセル、１０ａ、１０ｂ…抵抗変化素子、１１…固定層、１２…中間層、１３…記録層、１００…セルアレイ、１０１…カラム・デコーダ、１０２…ロウ・デコーダ、１０３…周辺回路、ＰＴｒ１、ＰＴｒ２…ＰＭＯＳトランジスタ、ＮＴｒ１、ＮＴｒ２…ＮＭＯＳトランジスタ、ＣＮＴｒ１、ＣＮＴｒ２…電圧クランプＮＭＯＳトランジスタ、ＴＴｒ１、ＴＴｒ２…ＣＭＯＳ転送ゲートトランジスタ、ＷＬ、ｂＷＬ…ワード線、ＢＬ、ｂＢＬ…ビット線、ＳＡＰ…第１の共通ノード、ＳＡＮ…第２の共通ノード、ＣＬＰ…クランプ制御電圧。

Claims

ドレインが第１の出力ノードに接続され、ゲートが第２の出力ノードに接続され、ソースが第１の共通ノードに接続された第１導電型の第１のトランジスタと、
ドレインが前記第２の出力ノードに接続され、ゲートが前記第１の出力ノードに接続され、ソースが前記第１の共通ノードに接続された第１導電型の第２のトランジスタと、
ドレインが前記第１の出力ノードに接続され、ゲートが前記第２の出力ノードに接続され、ソースが第１の入力ノードに接続された第２導電型の第３のトランジスタと、
ドレインが前記第２の出力ノードに接続され、ゲートが前記第１の出力ノードに接続され、ソースが第２の入力ノードに接続された第２導電型の第４のトランジスタと、
一端が前記第１の入力ノードに接続され、他端が第２の共通ノードに接続された第１の抵抗変化素子と、
一端が前記第２の入力ノードに接続され、他端が前記第２の共通ノードに接続された第２の抵抗変化素子と
を具備する記憶回路を備え、
前記記憶回路に第１のデータを記憶する場合、前記第１の共通ノード、前記第２の共通ノード及び前記第１の出力ノードの電圧を第１の基準電圧に設定し、前記第２の出力ノードの電圧を第２の基準電圧に設定することで、前記第２の抵抗変化素子に電流を直接印加し、
前記記憶回路に第２のデータを記憶する場合、前記第１の共通ノード、前記第２の共通ノード及び前記第２の出力ノードの電圧を前記第１の基準電圧に設定し、前記第１の出力ノードの電圧を前記第２の基準電圧に設定することで、前記第１の抵抗変化素子に電流を直接印加することを特徴とする半導体記憶装置。
前記第１のデータ又は前記第２のデータを記憶する前に、第１の方法又は第２の方法を用いて前記記憶回路の初期化を行い、
前記第１の方法は、前記第２の共通ノードの電圧を前記第２の基準電圧に設定し、前記第１の共通ノード、前記第１の出力ノード及び前記第２の出力ノードの電圧を前記第１の基準電圧に設定することで、前記第１の抵抗変化素子及び前記第２の抵抗変化素子に電流をそれぞれ印加して、前記第１の抵抗変化素子及び前記第２の抵抗変化素子の抵抗状態を同じにし、
前記第２の方法は、前記記憶回路の外部から磁場、電場、熱のいずれかを加えることで、前記第１の抵抗変化素子及び前記第２の抵抗変化素子の抵抗状態を同じにすることを特徴とする請求項１に記載の半導体記憶装置。
読み出し動作の開始前に、前記第１の共通ノード、前記第２の共通ノード、前記第１の出力ノード及び前記第２の出力ノードの電圧を前記第１の基準電圧に設定し、
読み出し動作の開始後に、前記第２の共通ノードの電圧を前記第２の基準電圧に変化させることを特徴とする請求項１に記載の半導体記憶装置。
ドレインが前記第１の入力ノードに接続され、ゲートに制御電圧が印加され、ソースが前記第１の抵抗変化素子の前記一端に接続された第２導電型の第５のトランジスタと、
ドレインが前記第２の入力ノードに接続され、ゲートに前記制御電圧が印加され、ソースが前記第２の抵抗変化素子の前記一端に接続された第２導電型の第６のトランジスタと
を前記記憶回路はさらに具備し、
前記記憶回路に記憶された前記第１のデータ又は前記第２のデータを読み出す電流は、前記制御電圧によって制御されることを特徴とする請求項１に記載の半導体記憶装置。
読み出し動作の開始前に、前記第１の共通ノード、前記第１の出力ノード及び前記第２の出力ノードの電圧を前記第１の基準電圧に設定し、前記第２の共通ノードの電圧及び前記制御電圧を前記第２の基準電圧に設定し、
読み出し動作の開始後に、前記制御電圧を第３の基準電圧に変化させることを特徴とする請求項４に記載の半導体記憶装置。