WO2013080784A1 - メモリ回路とその駆動方法、及び、これを用いた不揮発性記憶装置、並びに、液晶表示装置 - Google Patents

メモリ回路とその駆動方法、及び、これを用いた不揮発性記憶装置、並びに、液晶表示装置 Download PDF

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Definitions

  • the present invention relates to a memory circuit including a memory element capable of holding information in a nonvolatile manner, and a method for using the memory element, particularly a method for using the nonvolatile memory device.
  • Non-Patent Document 1 As a memory element that can be used as a ROM (Read Only Memory), an eFUSE type element shown in Non-Patent Document 1 and an insulating film breakdown type element shown in Patent Document 1 are known.
  • Non-Patent Document 1 is a resistive element having two terminals of a cathode and an anode in a laminated structure of polysilicon / silicide / silicon nitride film, which is the same as a wiring structure employed in a normal logic LSI process. Configured as The resistance element is heated by flowing a large current, and the metal wiring material atoms are migrated or melted in the direction of the electron flow to cause breakage and change the resistance value between the two terminals. In addition, there is an example in which the resistance value is changed by making a laser beam or the like incident from the outside instead of flowing a large current and breaking the wiring.
  • the memory element (antifuse) described in Patent Document 1 has a MOS transistor structure, and performs writing by applying a high electric field to a gate insulating film to cause dielectric breakdown.
  • Patent Documents 2 and 3 disclose elements using the characteristics of variable resistance elements.
  • the element described in Patent Document 2 includes first and second conductive layer patterns (corresponding to a source electrode and a drain electrode) separated on an insulating film, and physical property conversion formed on the insulating film between the conductive layer patterns.
  • the transistor element includes a layer, a high dielectric film (corresponding to a gate insulating film) stacked on the physical property conversion layer, and a gate electrode formed on the high dielectric film.
  • the voltage applied to the gate electrode is 0 V
  • the physical property conversion layer is reduced in resistance and becomes conductive.
  • the gate electrode when a predetermined voltage higher than 0 V is applied to the gate electrode, a channel is formed in the lower layer of the physical property conversion layer, so that the voltage between the source and drain exceeds the second threshold voltage smaller than the first threshold voltage. Then, a conductive state is established. Therefore, by setting the source-drain voltage to a voltage between the first threshold voltage and the second threshold voltage, it can be used as a switching element that switches between conduction and non-conduction depending on the application state of the gate voltage. There is.
  • the element described in Patent Document 3 includes a first electrode and a second electrode (corresponding to a source electrode and a drain electrode), a variable resistor electrically connected to both the first electrode and the second electrode, and a dielectric layer (a gate).
  • This is a three-terminal variable resistance element having a control electrode facing the variable resistor via an insulating film).
  • Non-Patent Document 1 Since the eFUSE type element described in Non-Patent Document 1 melts the element by flowing a large current, variation in resistance value of the melted element after writing is large. Further, since the fuse material is melted and broken by heating to a high temperature, there is a possibility that the fuse material may be scattered around the melted material, or that the adjacent material may be altered by heating the element. For this reason, a high-density circuit cannot be arranged in the periphery, and this causes an increase in chip size when a nonvolatile memory device is configured.
  • the present invention provides a memory circuit including a memory element that can be written with low current and low voltage, that is, low power consumption, and a method for driving the memory circuit.
  • An object is to provide an easy non-volatile memory device.
  • the present invention utilizes a feature of the memory element described above, and provides a memory circuit that can be used as a logic circuit that can be used by switching the combination of the output logic value with respect to the input logic value according to the storage state of the memory element.
  • the purpose is to provide.
  • a memory circuit includes: A memory transistor having a transistor structure including a source electrode, a drain electrode, a gate electrode, and a source region, a drain region, and a channel region made of a metal oxide semiconductor;
  • the memory transistor is A first state in which a current flows according to a voltage application state of the source electrode and the drain electrode of the transistor structure, with current-voltage characteristics depending on a voltage application state of the gate electrode of the transistor structure; Regardless of the voltage application state of the gate electrode, any one of the second states showing ohmic resistance characteristics with respect to the applied voltage of the source electrode and the drain electrode is held in a nonvolatile manner,
  • the first characteristic is that the resistance characteristic between the source and the drain is lowered by a current flowing between the source region and the drain region of the transistor structure, and the state changes from the first state to the second state.
  • the memory circuit according to the first aspect of the present invention has a general transistor structure, and includes a memory transistor that holds information in a nonvolatile manner depending on the state of the metal oxide semiconductor in the channel region of the transistor structure.
  • the memory transistor performs a normal transistor operation in which the current flowing between the source and the drain changes according to the voltage application state of the gate electrode, but in the second state, the voltage application state of the gate electrode It shows ohmic resistance characteristics that do not depend on.
  • the metal in the channel region is caused by Joule heat generated by the current flowing between the source region and the drain region of the transistor structure. This is considered to be caused by a change in the constituent ratio of the elements constituting the oxide semiconductor.
  • the Joule heat generated by the current flowing through the channel region induces diffusion of a constituent element (for example, oxygen) in the metal oxide semiconductor that constitutes the channel region, and the constituent material diffuses outside the channel region. It is considered that the stoichiometric composition of the metal oxide semiconductor in the channel region changes and the resistance is lowered.
  • writing This memory transistor does not need to flow a large current for fusing the element like the eFUSE type memory element described in Non-Patent Document 1 for writing, and is insulated like the memory element described in Patent Document 1 Since it is not necessary to apply a high voltage for film destruction, writing can be performed with low voltage and low current, that is, with low power consumption.
  • Patent Document 2 or 3 also has a transistor structure similar to the present invention, but the invention described in Patent Document 2 or Patent Document 3 is a resistance value of a variable resistor that is a semiconductor. This is used as a switching element or for increasing the read margin of the memory cell by utilizing the gate voltage dependency of the memory cell. Unlike the second state of the present invention, it is based on a technical idea different from the present invention in that it does not have a state having ohmic characteristics regardless of the application state of the gate voltage.
  • the metal oxide semiconductor further includes In, Ga, or Zn element.
  • the metal oxide semiconductor further includes IGZO (InGaZnOx).
  • FIG. 7 shows the change (transfer characteristic) of the source-drain current with respect to the gate voltage in the memory circuit of the present invention having the memory transistor using IGZO as the metal oxide semiconductor. It shows as a current ratio with respect to the electric current which flows in two states. As described above, the current flowing in the second state is substantially constant regardless of the gate voltage. Therefore, the change in the current ratio in FIG. 7 reflects the change in the source-drain current in the first state.
  • a resistance change ratio of about 10 8 is obtained between the first state and the second state by applying a gate voltage that turns off the memory transistor in the first state. Therefore, by using this memory transistor as a memory element, a memory circuit in which the first state and the second state can be easily distinguished and read out can be easily realized.
  • FIG. 8 is a graph showing changes in the source-drain current with respect to the applied voltage between the source and the drain in the second state of the memory transistor shown in FIG. It can be seen from FIG. 8 that an ohmic current-voltage characteristic in which the source-drain current is linear with respect to the applied voltage between the source and drain is obtained. Therefore, it can be seen from FIGS. 7 and 8 that in the second state, the current controllability as a transistor is lost and the electric conduction characteristic as a conductor is shown.
  • materials that can be used as metal oxide semiconductors include oxide semiconductors such as NiO, SnO 2 , TiO 2 , VO 2 , In 2 O 3 , and SrTiO 3 .
  • the memory circuit according to the first aspect of the present invention further includes:
  • a second feature of the present invention is that the transistor structure includes an oxygen absorbing layer for fixing oxygen in the metal oxide semiconductor that has moved out of the channel region in the vicinity of the channel region.
  • the oxygen diffusion rate is increased, and oxygen diffused from the channel region is retained in the oxygen absorption layer.
  • the oxygen absorption layer may be in the vicinity of the channel region, for example, on the oxygen diffusion path in the channel region.
  • a channel etch stopper film used in the manufacture of a thin film transistor or a gate insulating film can be used as the oxygen absorption layer.
  • the transistor structure may be a thin film transistor.
  • the memory circuit according to the first or second feature of the present invention further includes: A third feature is that the transistor structure has an in-channel confinement region in which the current density of current flowing between the source region and the drain region is maximized in the channel region.
  • the channel length of the transistor structure is further narrower than the width of the gate electrode extending outside the channel region.
  • the memory circuit according to the present invention having any one of the first to fourth characteristics further includes: The gate electrode extends in one direction beyond the channel region in a specific first direction, and extends beyond the channel region in a direction other than the one direction, but is not connected to other elements. This is the fifth feature.
  • the memory transistor can efficiently use the generated Joule heat for writing so that the current flowing in the channel region is increased.
  • writing can be performed efficiently using Joule heat generated in the channel region, and writing from the first state to the second state can be performed at a lower current. Can do.
  • a write current Ipp flowing in the channel of the transistor is expressed by the following formula 1 in the saturation region.
  • ⁇ is the mobility of the metal oxide semiconductor
  • C OX is the capacitance of the gate insulating film
  • Vgs is the gate-source voltage
  • Vth is the threshold voltage of the transistor.
  • the channel width W is preferably optimized to the lowest possible value within a range where writing can be performed at a sufficiently high speed.
  • the following (3) to (6) are satisfied as thermal circuit requirements. .
  • (3) Minimize the heat capacity of the channel region.
  • (4) Minimize heat conduction from the channel region to other regions via the metal oxide semiconductor.
  • (5) Minimize the heat capacity of the gate electrode.
  • (6) Minimize heat conduction through the gate electrode.
  • the memory element of the present invention has an in-channel confinement region, and satisfies the above (3) and (4) by making the channel width narrower than the width of the source region and the drain region in the in-channel confinement region. Can do.
  • the above (5) can be satisfied by narrowing the width of the gate electrode in the channel region intersecting with the metal oxide semiconductor.
  • the width of the gate electrode in the channel region generally matches the channel length, this is equivalent to the transistor being designed such that the channel length is narrower than the width of the gate electrode outside the channel region.
  • the gate electrode extends beyond the channel region only in one specific direction, and is connected to the wiring connecting the elements, and extends beyond the channel region by a margin necessary for layout design in the other direction. Do not stretch any further. By doing in this way, said (6) can be satisfied.
  • a sixth feature is that a memory element composed of the memory transistors includes a series circuit formed by connecting select transistors in series.
  • the memory circuit according to the first or second feature of the present invention further includes: A series circuit comprising two memory transistors connected in series; One of the two memory transistors constitutes a memory element, the other constitutes a selection transistor, A seventh characteristic is that a state of the memory transistor constituting the selection transistor is fixed to the first state.
  • a memory circuit can be configured by connecting a cell selection transistor in series to a memory transistor.
  • the selection transistor with the memory transistor of the present invention.
  • the storage state of the memory transistor is not changed from the first state to the second state (that is, writing is not performed), and is fixed to the first state that operates as a transistor. .
  • the memory transistor used as the selection transistor can be formed in the same process as the memory transistor used as the memory element, it is not necessary to provide a process for forming the selection transistor separately, and the manufacturing process is simple and easy. Become.
  • the memory circuit according to the seventh aspect of the present invention further includes: An eighth feature is that the ratio of the channel width to the channel length of the memory transistor constituting the selection transistor is larger than the ratio of the channel width to the channel length of the memory transistor constituting the memory element.
  • the memory circuit according to the seventh or eighth aspect of the present invention further includes: A ninth feature is that a threshold voltage in the first state of the memory transistor constituting the selection transistor is smaller than a threshold voltage in the first state of the memory transistor constituting the memory element.
  • the memory circuit according to the present invention having any one of the seventh to ninth features,
  • the drain electrode of the memory transistor constituting the memory element serving as one end of the series circuit has a higher voltage side than the source electrode of the memory transistor constituting the selection transistor serving as the other end of the series circuit.
  • the tenth feature is that it is connected to.
  • the memory transistor that constitutes the selection transistor is connected in series with the memory transistor that constitutes the memory element, the memory transistor that constitutes the selection transistor is written by the current that flows when writing to the memory transistor that constitutes the memory element. It is necessary to prevent it.
  • the “memory transistor constituting the memory element” may be simply referred to as “memory element” and the “memory transistor constituting the selection transistor” may be simply referred to as “selection transistor”.
  • the amount of heat generated in the channel region of each memory element is represented by the product of the voltage Vds applied between the source and the drain and the write current Ipp. Since the current flowing through the memory element and the current flowing through the selection transistor are the same because they are connected in series, the amount of heat generated in the channel region of each memory transistor is between the source and drain of each memory transistor. It is determined by the voltage Vds applied to. In order to prevent the selection transistor from being written when the write current Ipp flows through the memory element, the source-drain voltage Vds divided by the selection transistor is divided into the source- What is necessary is just to make it become smaller than the voltage Vds between drains.
  • the design parameter of the transistor structure of each memory transistor or the voltage application condition is set so that the on-resistance in the first state of the selection transistor is smaller than the on-resistance in the first state of the memory element. You only have to set it.
  • the ratio (W / L) of the channel width W to the channel length L of the transistor structure of the selection transistor is made larger than that of the memory element.
  • the on-resistance of a transistor is proportional to the channel length L and inversely proportional to the channel width W, so that the on-resistance of the selection transistor can be reduced as compared with the memory element.
  • the threshold voltage in the first state of the transistor structure of the selection transistor is made smaller than that of the memory element.
  • the gate voltage applied to each memory transistor is applied between the gate and the source of the memory element, and the gate voltage applied between the gate and the source of the selected transistor is applied. It may be set to be larger than the applied voltage.
  • the source electrode of the memory element and the drain electrode of the selection transistor are connected in series to form a memory cell, the source electrode of the selection transistor is connected to the low voltage side (for example, grounded), and the drain electrode side of the memory element If the same voltage is applied to the gate electrodes of both memory transistors, the voltage Vgs applied between the gate and source of each memory transistor is equal to that of the selection transistor. However, it becomes larger than the memory transistor constituting the memory element by the source-drain voltage Vds divided by the selection transistor.
  • the on-resistance in the first state of the selection transistor is set to be smaller than the on-resistance in the first state of the memory element.
  • the memory circuit according to the present invention having any one of the first to fifth features is further provided.
  • a memory element composed of the memory transistor and a series circuit formed by connecting a load circuit in series, One end of the series circuit is connected to a high level reference voltage, the other end is connected to a low level reference voltage,
  • An eleventh feature is that the voltage of the connection node between the memory element that is an output and the load circuit is switched according to the voltage of the gate electrode of the memory element that is input.
  • the memory circuit of the eleventh aspect of the present invention the memory in which the output voltage changes according to the storage state of the memory transistor by replacing the transistor constituting the inverter circuit with the memory transistor of the present invention.
  • a circuit can be realized.
  • the memory circuit according to the present invention having any one of the first to fifth features is further provided.
  • One of the other end of the series circuit and the other end of the load circuit is connected to a high level reference voltage, and the other is connected to a low level reference voltage,
  • the voltage at the connection node of the series circuit and the load circuit as an output is switched according to the voltage of the gate electrode of the memory element input and the gate voltage of the switching transistor input. It is characterized by.
  • the memory transistor of the present invention since the memory transistor of the present invention is inserted on one side of the switching transistor and the load circuit constituting the inverter circuit, the output voltage is stored in the memory transistor. A memory circuit that changes according to the state can be realized.
  • the memory circuit according to the eleventh or twelfth aspect of the present invention further includes:
  • the load circuit is composed of a transistor; It is preferable that a predetermined fixed voltage for turning on the load transistor is input to a gate electrode of the load transistor which is a transistor constituting the load circuit.
  • the memory circuit according to the eleventh or twelfth aspect of the present invention further includes: It is preferable that the load transistor is the memory transistor, and the storage state is fixed to the first state.
  • the memory circuit according to the present invention having any one of the first to fifth features is further provided.
  • Two sets of series circuits formed by connecting switching transistors in series to the memory elements configured with the memory transistors,
  • An SRAM circuit in which the drain terminal of the switching transistor of one of the series circuits and the gate terminal of the switching transistor of the other series circuit are connected to each other; If the memory element is in the first state, a low-level voltage that turns off the transistor structure is applied to the gate electrode of the memory element that is input, whereby the memory state of the SRAM circuit is changed.
  • the thirteenth feature is that the memory state is changed to the storage state held in the memory element.
  • the memory state of the memory element is stored in the SRAM circuit immediately after power-on or immediately after power-off.
  • the data can be transferred and then used as a normal SRAM element.
  • a driving method of a memory circuit according to the present invention is a driving method of a memory circuit according to the present invention having any one of the first to sixth characteristics, Applying a predetermined voltage to the gate electrode of the memory transistor in the first state to turn on the transistor structure;
  • a first feature is a step of applying a voltage necessary for writing to change the memory transistor from the first state to the second state between the drain electrode and the source electrode of the memory transistor.
  • a driving method of a memory circuit according to the present invention is a driving method of a memory circuit according to the present invention having any one of the first to fifth features.
  • the memory circuit includes a series circuit formed by connecting a selection transistor in series to a memory element including the memory transistor, Applying a predetermined voltage to the gate electrode of the memory transistor in the first state to turn on the transistor structure; Applying a predetermined voltage to the gate electrode of the selection transistor to turn on the selection transistor;
  • a second feature is that a step of applying a voltage necessary for writing to change the memory transistor from the first state to the second state is applied between the drain electrode and the source electrode of the memory transistor.
  • a driving method of a memory circuit according to the present invention is a driving method of a memory circuit according to the present invention having any one of the seventh to tenth features, Applying a predetermined voltage to the gate electrode of the memory transistor in the first state constituting the memory element to turn on the memory transistor; Applying a voltage necessary for writing to change the memory transistor from the first state to the second state between the drain electrode and the source electrode of the memory transistor constituting the memory element;
  • a third feature includes a step of applying a predetermined voltage to the gate electrode of the memory transistor constituting the selection transistor to turn on the memory transistor.
  • the method for driving the memory circuit according to the third aspect of the present invention further includes: At the time when the voltage required for the writing is applied to the memory transistor constituting the memory element, The applied voltage of the gate electrode with reference to the voltage of the source electrode of the memory transistor constituting the selection transistor is equal to the voltage of the gate electrode with respect to the voltage of the source electrode of the memory transistor constituting the memory element.
  • a fourth feature is that the applied voltage is greater than the applied voltage.
  • the method for driving the memory circuit according to the fourth aspect of the present invention further includes:
  • the drain electrode of the memory transistor constituting the memory element serving as one end of the series circuit has a higher voltage side than the source electrode of the memory transistor constituting the selection transistor serving as the other end of the series circuit.
  • Connected to the A fifth feature is that a voltage applied to the gate electrode of the memory transistor constituting the selection transistor is the same voltage as a voltage applied to the gate electrode of the memory transistor constituting the memory element. To do.
  • the voltage applied to the gate electrode is the same as the voltage applied to the drain electrode.
  • the memory circuit driving method according to the present invention having any one of the first to sixth characteristics is further characterized in that the voltage application to the gate electrode and the voltage application to the drain electrode are simultaneously performed.
  • the method for driving a memory circuit according to the present invention having any one of the first to seventh characteristics is further characterized in that the voltage necessary for the writing is applied while the substrate temperature is raised. To do.
  • a voltage necessary for writing is applied to the gate electrode and the drain electrode of the memory element of the present invention, and the predetermined value or more is applied.
  • the memory element can be changed from the first state to the second state by supplying a write current having a current density of.
  • either the step of applying a voltage to the gate electrode of the memory element or the step of applying a voltage to the drain electrode of the memory element may be performed first. Rather, high-speed writing can be performed by simultaneously applying a voltage to the gate electrode and a writing voltage to the drain electrode.
  • the write voltage with the substrate temperature raised in advance, the input power required for the temperature rise of the metal oxide semiconductor in the channel region can be reduced, and the speed to reach the temperature required for writing, that is, writing The speed can be increased. Further, writing can be performed with a lower writing voltage.
  • Writing can be performed to change the memory state of the memory transistor from the first state to the second state.
  • the selection transistor can be composed of the memory transistor of the present invention.
  • two memory transistors of the present invention can be connected in series, one can be used as a memory element for storing information, and the other can be fixed in the first state and used as a cell selection transistor.
  • the memory transistor used as the selection transistor can be formed by the same process as the memory transistor used as the storage element, there is no need to provide a separate process for forming the selection transistor, and the manufacturing process is simple and easy. Become.
  • the memory transistor used as the selection transistor is connected in series with the memory transistor used for storing information, it is necessary to prevent the selection transistor from being written by the current that flows when writing to the memory transistor constituting the memory element. There is. Therefore, in setting the gate voltage applied to each memory transistor at the time of writing, the voltage Vgs applied between the gate and the source of the memory element of the selection transistor is higher than the voltage applied between the gate and the source of the memory element. It is preferable to set so that it may become large.
  • the on-resistance of the selection transistor is reduced more than the on-resistance of the memory element, the voltage divided between the source and drain of the selection transistor is divided between the source and drain of the memory element.
  • the applied voltage heat generation in the channel region of the selection transistor is suppressed as compared with the memory element, and unintentional writing to the selection transistor can be prevented.
  • a memory cell when a memory cell is configured by connecting a source electrode of a memory transistor constituting a memory element and a drain electrode of a selection transistor in series, the source electrode of the selection transistor is connected to a low voltage side (for example, grounded). Is preferred. Even when the same voltage is applied to the gate electrodes of both memory transistors, the voltage Vgs applied between the gate and the source of each memory transistor is divided by the memory transistors constituting the selection transistor to the selection transistors. It becomes larger than the memory transistor constituting the memory element by the source-drain voltage Vds to be pressed.
  • a driving method of a memory circuit according to the present invention is a driving method of a memory circuit according to the present invention having any one of the first to tenth features. Applying a predetermined voltage at which the memory transistor is turned off if the memory transistor is in the first state to the gate electrode of the memory transistor; Applying a voltage necessary for reading between the source electrode and the drain electrode of the memory transistor; Determining whether the memory transistor is in the first state or the second state by detecting the amount of current flowing between the source electrode and the drain electrode of the memory transistor; It is characterized by.
  • the voltage at which the memory transistor is turned off is set to the gate electrode of the memory transistor to be read.
  • a read current flowing between the source and the drain is detected in a state where the voltage is applied to the. If the memory transistor is in the first state, the read current does not flow (or very small). However, if the memory transistor is in the second state, an ohmic conduction characteristic is exhibited, and a current depending on the resistance value flows. . Thereby, it is possible to easily determine whether the memory transistor is in the first state or the second state.
  • a driving method of a memory circuit is a driving method of a memory circuit having any one of the above sixth to tenth features, Applying a predetermined voltage to the gate electrode of the selection transistor to turn on the selection transistor; Applying a predetermined voltage at which the memory transistor is turned off if the memory transistor is in the first state to the gate electrode of the memory transistor constituting the memory element; Applying a predetermined read voltage across the series circuit;
  • a tenth feature includes a step of detecting a voltage of a connection node between the memory transistor and the selection transistor constituting the memory element in the series circuit.
  • the memory circuit driving method of the tenth aspect of the present invention if the memory transistor is in the first state, the voltage at which the memory transistor is turned off is set to the memory transistor (memory element to be read). ) Applied to the series circuit of the memory element and the select transistor, and the memory transistor detects the voltage divided by the memory element or the select transistor in the read voltage. It is possible to easily determine whether the state is the first state or the second state.
  • a nonvolatile memory device includes: A memory cell array in which a plurality of memory circuits according to the present invention having any of the sixth to tenth features are arranged in a matrix as memory cells; A first word line extending in a row direction connecting the gate electrodes of the memory transistors constituting the memory elements of the memory cells arranged in the same row; A second word line extending in the row direction connecting the gate electrodes of the selection transistors of the memory cells arranged in the same row; A bit line extending in the column direction connecting one end of the series circuit of the memory cells arranged in the same column; and A source line connecting the other ends of the series circuit of the memory cells arranged in the same column or the same row; A first word line voltage application circuit for applying a voltage to the first word line; A second word line voltage application circuit for applying a voltage to the second word line; A bit line voltage application circuit for applying a read voltage or a write voltage to the bit line connected to the memory cell selected as the read target or the write
  • a small-sized and low power consumption nonvolatile memory device can be realized by using the memory transistor of the present invention for storing information.
  • the nonvolatile memory device further includes: The determination circuit is configured to read the selected memory cell, If the memory transistor constituting the memory element is in the first state, a predetermined voltage that turns off the memory transistor is applied to the first word line connected to the selected memory cell, A predetermined voltage for turning on the selection transistor is applied to the second word line connected to the selected memory cell, and the read voltage is applied to the bit line connected to the selected memory cell. Determining whether the selected memory cell is in the first state or the second state by detecting a read current flowing in the selected memory cell in the second state. It is characterized by.
  • the determination circuit uses the voltage of the memory element to turn off the transistor structure. By detecting the read current flowing between the source and the drain while being applied to the gate electrode, it is possible to easily determine whether the memory element is in the first state or the second state.
  • the nonvolatile memory device further includes:
  • the determination circuit comprises a resistor inserted between the bit line connected to the memory cell selected as the read target and the bit line voltage application circuit;
  • the determination circuit is configured to read the selected memory cell, If the memory transistor constituting the memory element is in the first state, a predetermined voltage that turns off the memory transistor is applied to the first word line connected to the selected memory cell, A predetermined voltage for turning on the selection transistor is applied to the second word line connected to the selected memory cell, and the read voltage is applied to the bit line connected to the selected memory cell. In this state, the voltage of the connection node between the resistor and the selected memory cell is detected to determine whether the selected memory cell is in the first state or the second state. This is the third feature.
  • the determination circuit uses the voltage of the memory element to turn off the transistor structure.
  • a series circuit of a memory element and a resistor is formed in a state where the memory element is applied to the gate electrode, and a voltage divided by the resistor by the application of the read voltage is detected to determine whether the memory element is in the first state or the second state. It is possible to easily determine whether it is in a state.
  • the source line is preferably connected to a reference potential.
  • a liquid crystal display device comprises the nonvolatile memory device according to the present invention having any one of the first to third characteristics.
  • a memory circuit including a memory element (memory transistor) capable of writing with low current and low voltage, that is, low power consumption, and a driving method of the memory circuit are realized, and the chip size is reduced.
  • a nonvolatile memory device that can be easily implemented can be realized.
  • a liquid crystal display device using the nonvolatile memory device of the present invention can be realized.
  • Sectional drawing which shows the element structure of the memory element which concerns on one Embodiment of this invention.
  • the figure which shows an example of the voltage application method in the case of writing in the memory element of this invention The figure which shows the other example of the voltage application method in the case of writing in the memory element of this invention.
  • the figure which shows the other example of the voltage application method in the case of writing in the memory element of this invention The figure which shows an example of the voltage application method in the case of reading-out of the memory element of this invention
  • the graph which shows the change ratio of the source-drain current before and after writing of the memory device of the present invention as a dependence on the gate voltage.
  • the graph which shows the dependence of the source-drain current with respect to the applied voltage between source-drains in the state after writing of the memory element of this invention 1 is a circuit diagram showing a configuration example of a memory circuit according to an embodiment of the present invention.
  • the figure which shows an example of the voltage application method at the time of the write-in of the memory circuit based on one Embodiment of this invention The figure which shows sectional drawing of the element structure of the memory element which concerns on one Embodiment of this invention, and a top surface layout example The figure which shows sectional drawing of the element structure of the memory element which concerns on one Embodiment of this invention, and a top surface layout example The figure which shows the upper surface layout example of the memory element which concerns on one Embodiment of this invention.
  • FIG. 1 is a circuit block diagram showing a configuration of a nonvolatile memory device according to an embodiment of the present invention.
  • 1 is a circuit block diagram showing a configuration of a liquid crystal display device according to an embodiment of the present invention.
  • Circuit diagram showing a configuration example of a pixel circuit used in a liquid crystal display device The circuit diagram which shows the example which comprised the logic circuit using the memory element of this invention Table showing relationship between input voltage and output voltage of logic circuit configured using memory element of present invention
  • the circuit diagram which shows the example which comprised the logic circuit using the memory element of this invention Table showing relationship between input voltage and output voltage of logic circuit configured using memory element of present invention
  • FIG. 11 is a diagram showing an example in which a logic circuit using a memory element of the present invention is used for reading from a nonvolatile memory device.
  • FIG. 11 is a diagram showing a writing method of a memory element in a logic circuit configured using the memory element of the present invention.
  • FIG. 11 is a diagram showing a writing method of a memory element in a logic circuit configured using the memory element of the present invention. Sectional drawing of the element structure of the memory element which concerns on another embodiment of this invention, and the figure which shows the example of an upper surface layout
  • FIG. 1 schematically shows a cross-sectional view of an element structure of a memory element (memory transistor) 1 according to an embodiment of the present invention.
  • FIG. 2 shows a layout example of the upper surface of the memory element 1.
  • the memory element 1 has a transistor structure similar to a bottom-gate thin film transistor (TFT) manufactured on an insulating substrate such as glass.
  • TFT thin film transistor
  • the memory element 1 includes a gate electrode 11, a gate insulating film 12 covering the gate electrode 11, a metal oxide semiconductor layer 13, a source electrode 14 and a drain electrode 15, and a channel on a glass substrate 10.
  • An etch stopper layer 16 is formed, and a passivation layer 17 is further formed thereon.
  • the metal oxide semiconductor layer 13 formed on the gate insulating film 12 includes IGZO (InGaZnOx), which is a kind of amorphous oxide semiconductor.
  • IGZO is an N-type metal oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) as main components, and has a feature that it can be formed at a low temperature.
  • IGZO may also be called IZGO or GIZO.
  • materials that can be used as the metal oxide semiconductor layer 13 include oxide semiconductors such as NiO, SnO 2 , TiO 2 , VO 2 , In 2 O 3 , and SrTiO 3 , and oxides obtained by adding various impurities thereto It may be a physical semiconductor.
  • the gate electrode 11, the source electrode 14, and the drain electrode 15 are each made of a conductive material.
  • the source electrode 14 and the drain electrode 15 are formed so as to be in contact with the metal oxide semiconductor layer 13 and are formed so as to cover a part of the channel etch stopper 16 layer.
  • the channel etch stopper 16 layer is a stopper film for preventing the metal oxide semiconductor layer 13 in the channel region from being etched when the source electrode 14 and the drain electrode 15 are formed by etching.
  • the etching stopper 16 absorbs oxygen in the metal oxide semiconductor layer 13 diffused by writing in the memory element 1 and fixes it so as not to return to the metal oxide semiconductor layer 13 again. It functions as an oxygen absorption layer.
  • the channel etching stopper 16 may be the same as the material used in the normal metal oxide semiconductor TFT process, but in order to fix oxygen released from the metal oxide semiconductor layer 13 during writing, oxygen absorption is performed. High rate materials are preferred. For example, a Si-rich CVD silicon oxide film is preferable.
  • examples of the material of the channel etching stopper layer 16 that can also be used as an oxygen absorption layer include silicon nitride, silicon oxynitride, Al 2 O 3 , MnO, SiOF, SiOC, organic polymers, and silica-based insulating films.
  • the gate electrode 11 is formed on the glass substrate 10. Specifically, at a temperature of 100 ° C., film formation by sputtering using titanium as a target material and film formation by sputtering using aluminum as a target are performed while switching between a titanium layer with a thickness of 50 nm and a film thickness of 200 nm. A stacked film including an aluminum layer and a titanium layer with a thickness of 100 nm is sequentially formed. Thereafter, the laminated film in the region excluding the gate electrode formation region is removed by dry etching using chlorine gas and argon gas.
  • the gate insulating film 12 is formed so as to cover the gate electrode.
  • the film is formed by the CVD method while supplying silane (SiH 4 ) gas and dinitrogen monoxide (N 2 O) gas at a temperature of 300 ° C., and a silicon oxide film having a thickness of 300 nm is formed on the entire surface. Form.
  • the metal oxide semiconductor layer 13 is formed.
  • About IGZO layer is formed.
  • wet etching using a mixed etchant of phosphoric acid, nitric acid and acetic acid is performed, and the IGZO layer in a region excluding the region where the metal oxide semiconductor layer 13 is formed is removed.
  • a silicon oxide film having a thickness of 100 to 400 nm is formed as the channel etch stopper layer 16 by the CVD method, and then the silicon oxide film 16 in the region 26 in FIG. 2 is removed to form a contact opening.
  • the source electrode 14 and the drain electrode 15 are formed. Specifically, similarly to the formation of the gate electrode 11, the film formation is performed at a temperature of 100 ° C. while switching between the film formation by sputtering using titanium as the target material and the film formation by sputtering using aluminum as the target material. A laminated film composed of a titanium layer, an aluminum layer with a thickness of 200 nm, and a titanium layer with a thickness of 100 nm is sequentially formed. Thereafter, the laminated film in the region excluding the source electrode and drain electrode formation regions is removed by dry etching using chlorine gas and argon gas.
  • a passivation layer 17 is formed.
  • the film is formed by the CVD method while supplying a silane (SiH 4 ) gas and a dinitrogen monoxide (N 2 O) gas at a temperature of 200 ° C., and a silicon oxide film having a thickness of 150 nm is formed on the entire surface. Then, it is formed so as to cover the formation region of the memory element. Thereafter, the memory element 1 is manufactured by baking in the atmosphere at a temperature of 300 ° C.
  • the film formation conditions for each film in the above manufacturing process are merely examples, and the film formation may be performed under other film formation conditions.
  • the memory element 1 shows a first state in which the transistor operation according to the voltage application state of the source electrode 14, the drain electrode 15, and the gate electrode 11 can be performed.
  • the memory element 1 can be used as a memory circuit that stores information in a nonvolatile manner.
  • FIG. 3 shows an example of a voltage waveform of a voltage applied to the gate electrode 11, the source electrode 14, and the drain electrode 15 when writing is performed to change the memory element 1 from the first state to the second state.
  • the gate voltage Vg is increased to a voltage necessary for writing, and the transistor structure of the memory element 1 is turned on. Thereafter, the drain voltage Vd is increased to a voltage necessary for writing. At this time, a constant voltage Vs is applied to the source electrode 14 during writing.
  • the drain voltage Vd is lowered to the voltage before writing, and then the gate voltage Vg is lowered to the voltage before writing.
  • the write current Ipp continues to flow between the source and the drain during the period Tpp in which the gate voltage Vg and the drain voltage Vd are both voltages necessary for writing. That is, during this period, the metal oxide semiconductor layer 13 in the channel region is heated by Joule heat, and a change in the composition of the metal oxide semiconductor layer 13 is induced. As a result, the memory element 1 changes from the first state to the second state.
  • the gate voltage Vg is increased to a voltage necessary for writing, and then the drain voltage Vd is increased to a voltage necessary for writing, so that the write current Ipp flows during the period Tpp.
  • the voltage waveforms of the drain voltage Vd and the gate voltage Vg in FIG. 3 may be interchanged, the gate voltage Vg may be increased to a voltage necessary for writing, and then the drain voltage Vd may be increased to a voltage necessary for writing. .
  • writing can be performed at a higher speed by shortening the period from the application of the gate voltage Vg to the application of the drain voltage Vd as much as possible.
  • the source voltage is connected to a fixed voltage (for example, the ground potential GND), and the write voltage Vpp is applied from the drain side.
  • a fixed voltage for example, the ground potential GND
  • the write current Ipp has a temperature in the channel region of the transistor structure, the channel region does not melt, and the channel region does not break due to electromigration of the elements constituting the metal oxide semiconductor layer 13.
  • the temperature is set so as to rise to a temperature range (for example, 200 ° C. to 900 ° C.) sufficient for the chemical composition ratio of the metal oxide semiconductor layer 13 to change due to migration.
  • the write current Ipp is set according to the current density flowing in the channel region of the transistor structure so that the current density per channel width is in the range of 20 to 1000 ⁇ A / ⁇ m, for example.
  • the write voltage Vpp is set so as to obtain the above current density.
  • the application time Tpp of the write voltage Vpp is set so as to satisfy the above condition in the range of 10 ⁇ sec to 500 msec.
  • the write voltage Vpp in a state where the substrate temperature has been raised in advance, it is possible to reduce the power required for the temperature rise, increase the speed to reach the temperature required for writing, and perform writing at a higher speed. be able to. Further, writing can be performed with a lower writing voltage.
  • FIG. 6 shows an example of a method of applying a voltage to the gate electrode 11, the source electrode 14, and the drain electrode 15 when reading the state of the memory element 1.
  • a constant voltage here, GND
  • GND constant voltage
  • the transistor is turned off.
  • a voltage to be in a state hereinafter referred to as “off voltage” as appropriate
  • off voltage a voltage necessary for reading is applied to the drain electrode 15, and the amount of current flowing between the source and drain is detected.
  • the memory element 1 When the memory element 1 is in the first state, no current flows because the transistor is off. However, when the memory element 1 is in the second state, the memory element 1 exhibits ohmic conduction characteristics, and thus a current depending on its resistance value flows. Accordingly, it is possible to easily determine whether the memory element 1 is in the first state or the second state by detecting the amount of current flowing between the source and the drain.
  • FIG. 7 shows the dependence of the read current flowing when the voltage necessary for reading is applied between the source and drain of the memory element 1 on the gate voltage with respect to the read current flowing in the second state of the read current flowing in the first state. Shown as current ratio. As described above, when the memory element 1 is in the second state, the flowing read current is almost constant regardless of the voltage application state of the gate electrode, and the change in the current ratio in FIG. 7 is the gate of the read current in the first state. The voltage dependence is reflected.
  • the memory element 1 is, for example, a memory circuit that assigns a first state to a logical value “0” and a second state to a logical value “1” and stores information in a nonvolatile manner. Can be used.
  • FIG. 9 shows a configuration example of a memory circuit (memory cell) including the memory element 1 described above.
  • the memory cell 2 shown in the circuit diagram of FIG. 9 is formed by connecting a selection transistor T for selecting a memory cell to the memory element 1 in series.
  • the memory cell 2 applies the aforementioned off voltage to the gate voltage 11 of the memory element 1 and turns on the selection transistor T before applying the voltage necessary for writing or reading in the driving method of the memory element 1 described above. Or by applying the above-mentioned off voltage to the gate voltage 11 of the memory element 1 and applying the voltage necessary for writing or reading, and turning on the selection transistor T.
  • the memory cell can be written or read.
  • the selection transistor T may be anything as long as it can control the current flowing through the memory element 1, but by adopting the same transistor structure as the memory element 1, the memory element 1 and the selection transistor T are formed by the same manufacturing process. Process cost can be reduced. In that case, the memory state of the selection transistor T as the memory element is fixed to the first state. Further, it is necessary to prevent the selection transistor T from being written by writing to the memory element 1.
  • the memory element 1 and the selection transistor T are connected in series, when the write current Ipp flows through the memory element 1, the same current also flows through the selection transistor.
  • the applied voltage may be set to be smaller than the voltage applied between the source and drain of the memory element 1.
  • the design parameters such as the channel length, channel width, and threshold voltage of each transistor structure of the memory element 1 and the selection transistor T are adjusted, and the on-resistance value in the first state is lower than that in the selection transistor T.
  • the voltage application condition at the time of writing is adjusted, and the voltage applied between the gate and the source is set to be higher in the selection transistor T.
  • FIG. 10 shows an example of a voltage application method when writing to the memory cell 2.
  • the voltage applied to the gate electrodes of the memory element 1 and the selection transistor T is the same Vg
  • the voltage applied between the gate and the source of the transistor connected to the high voltage side is connected to the low voltage side.
  • the voltage drops by the amount of voltage applied between the source and drain of the transistor. Therefore, the selection transistor T is connected to the source electrode of the memory element 1 so that the selection transistor T is on the high voltage side, and the write voltage Vpp is applied to the drain electrode of the selection transistor T.
  • the method shown in FIG. 10A in which the source electrode of the selection transistor T is grounded so as to be on the low voltage side and the write voltage Vpp is applied to the drain electrode of the memory element 1 is a more preferable configuration.
  • FIG. 11A schematically shows a cross-sectional view of an element structure of a memory element (memory transistor) 3 according to an embodiment of the present invention.
  • FIG. 11B shows a layout example of the upper surface of the memory element 3.
  • an insulating material layer 18 having a higher oxygen absorption rate is formed on the channel region of the memory element 1 via the channel etch stopper layer 16.
  • the insulating material layer 18 absorbs oxygen in the metal oxide semiconductor layer 13 diffused by writing in the memory element 3 and fixes it so as not to return to the metal oxide semiconductor layer 13 again. To function as an oxygen absorbing layer.
  • the insulating material layer 18 is, for example, a Si-rich CVD silicon oxide film.
  • the channel etching stopper layer 16 may be the same as the material used in a normal metal oxide semiconductor TFT process.
  • illustration of the passivation layer 17 is abbreviate
  • the insulating material layer 18 is formed in a region within a dotted line in FIG. Further, in order to increase the density of current flowing in the metal oxide semiconductor layer 13 in the channel region at the time of writing, the channel width (the width of the formation region of the metal oxide semiconductor 13 in FIG. 11B) is made as small as possible. preferable. In order to effectively increase the temperature of the metal oxide semiconductor layer 13 in the channel region due to Joule heat by Joule heat, the width of the region overlapping the metal oxide semiconductor layer 13 of the gate electrode 11 is narrowed, that is, the channel It is preferable to dispose the gate electrode so as to shorten the length.
  • FIG. 12 shows still another configuration example of the memory element of the present invention.
  • FIG. 12A schematically shows a cross-sectional view of an element structure of a memory element (memory transistor) 4 according to an embodiment of the present invention.
  • FIG. 12B shows a layout example of the upper surface of the memory element 4.
  • the memory element 4 is obtained by forming the insulating material layer 18 having a high oxygen absorption rate directly on the metal oxide semiconductor layer 13 without forming the channel etch stopper layer 16.
  • illustration of the passivation layer 17 is abbreviate
  • the insulating material layer 18 functions as an oxygen absorbing layer for absorbing and fixing oxygen in the metal oxide semiconductor layer 13 diffused by writing in the memory element. It is possible to prevent movement into the channel region and to prevent the resistance value in the second state from fluctuating.
  • FIG. 13 shows a layout example of the upper surface of the memory element (memory transistor) 5 according to an embodiment of the present invention.
  • the memory element 5 has an improved layout of a region where the gate electrode 11 and the metal oxide semiconductor layer 13 of the memory element 1 are formed so that the channel region can be efficiently heated with a lower write voltage.
  • the element structure of the memory element 5 is the same as that of the memory element 1 shown in the cross-sectional view of FIG. In FIG. 13, the contact opening (corresponding to reference numeral 26 in FIG. 2) is not shown.
  • the width W of the metal oxide semiconductor layer 13 in the channel region is formed to be narrower than the width in the drain region and the source region.
  • the current density of the current flowing from the source region to the drain region is maximized, the generated Joule heat is concentrated in the constricted portion, the heat capacity of the channel region is reduced, and the temperature of the constricted portion is likely to rise. .
  • the heat conduction from the metal oxide semiconductor layer 13 in the channel region to other regions (particularly, the gate electrode 11) is suppressed.
  • the gate electrode 11 has the smallest width L in the channel region intersecting with the metal oxide semiconductor layer 13 and the smallest line width, and becomes wider as the distance from the metal oxide semiconductor layer 13 increases. Is stretched. As a result, the heat capacity of the gate electrode is reduced. Joule heat generated by the write current raises the temperature of the channel region, and part of it is used to raise the temperature of the gate electrode, but the rate of reduction is reduced by reducing the thermal capacity of the gate electrode. Thus, the temperature of the metal oxide semiconductor layer 13 in the channel region is easily increased.
  • the gate electrode 11 extends beyond the channel region only in one direction (upward in FIG. 13), and the minimum is necessary in the other direction (downward in FIG. 13) in the design layout. It is set as the structure which does not extend except the amount of extending
  • FIG. 14 shows an example of another memory element layout.
  • the metal oxide semiconductor layer 13 is formed in a cross shape, and two sets of two adjacent front end portions out of the four front end portions of the cross.
  • a source region or a drain region is formed, and a channel region is formed over the center of the cross.
  • the channel region is narrowed at the center of the cross, and as a result, the current density of the current flowing from the source region to the drain region is maximized, and the generated Joule heat is concentrated in the narrowed portion.
  • the temperature of the constricted part is likely to rise.
  • the gate electrode 11 extends beyond the channel region only in one direction (in the diagonally lower left direction in FIG. 14) and is connected to the wiring for connecting elements, but extends in the other direction. It has no configuration. With this configuration, heat conduction through the gate electrode 11 can be limited to one direction, and heat conduction through the gate electrode can be suppressed.
  • the memory elements 3 to 6 can also be configured by connecting select transistors T in series or independently to form a memory circuit.
  • the first state is a logical value “0”, By assigning the two states to the logical value “1”, it can be used for storing information.
  • FIG. 15 shows an example in which a memory circuit including the above-described memory element is used as a memory cell and arranged in a matrix in a plurality of rows and columns to constitute a nonvolatile memory device.
  • FIG. 15 is a circuit block diagram showing a schematic configuration of the nonvolatile memory device 40 according to the embodiment of the present invention.
  • the nonvolatile memory device 40 includes a memory cell array 41, a control circuit 42, a voltage generation circuit 43, a bit line voltage application circuit 44, a first word line voltage application circuit 45, and a second word line voltage application circuit. 46 and a determination circuit 47.
  • the memory cell array 41 includes a plurality of memory cells C each having a memory element M and a select transistor T connected in series, arranged in a matrix, and bit lines BL1 to BLn (n extending in the column direction (vertical direction in FIG. 15)). Memory cells C arranged in the same column are connected to each other, and the first word lines WL11 to WL1m and the second word lines WL21 to WL2m extending in the row direction (lateral direction in FIG. 15) (where m is Memory cells arranged in the same row by a natural number) are connected to each other.
  • the memory element M may be any of the memory elements 1 or 3 to 6 described above.
  • a memory cell C is configured by connecting the source electrode of the memory element M and the drain electrode of the selection transistor T.
  • the drain electrode of the memory cell M is connected to the corresponding bit line, and the source electrode of the selection transistor is connected to the common lines CML1 to CMLn extending in the column direction for each memory cell arranged in the same column. ing.
  • Each common line is supplied with a predetermined reference voltage (for example, ground potential). Therefore, the memory cell C is configured to perform writing by the voltage application method shown in FIG.
  • the gate electrode of the memory element M is connected to the corresponding first word line
  • the gate electrode of the selection transistor T is connected to the corresponding second word line.
  • the control circuit 42 controls the writing and reading operations of the memory cell array 41. Specifically, the control circuit 42 applies a bit line voltage based on an address signal input from an address line (not shown), a data input input from a data line, and a control input signal input from a control signal line.
  • the circuit 44, the first word line voltage application circuit 45, the second word line voltage application circuit 46, and the determination circuit 47 are controlled.
  • the voltage generation circuit 43 generates a voltage necessary for selecting a memory cell to be operated and a voltage to be applied to a non-selected memory cell not to be operated in the write and read operations.
  • the voltage is supplied to the line voltage application circuit 45 and the second word line voltage application circuit 46.
  • a voltage necessary for writing and reading of the memory cell C selected as an operation target is generated and supplied to the bit line voltage application circuit 44.
  • the bit line voltage application circuit 44 selects the bit line corresponding to the address when the address of the memory cell to be operated is designated in the write and read operations, and writes the read voltage or the read voltage to the selected bit line. Apply. A non-selected bit line voltage is applied to the non-selected bit line.
  • the first word line voltage application circuit 45 selects the first word line corresponding to the address when the address of the memory cell targeted for the write operation is designated during the write operation, and the selected first word line A selected first word line voltage and a non-selected first word line voltage are respectively applied to unselected first word lines.
  • the second word line voltage application circuit 46 selects the word line corresponding to the address line when the address of the memory cell to be operated is specified in the write and read operations, and selects the selected second word line.
  • the selected second word line voltage and the unselected second word line voltage are respectively applied to the unselected second word lines.
  • the selected second word line voltage is applied to the second word line connected to the selected memory cell, and the unselected second word line voltage is applied to the unselected second word line.
  • the write voltage Vpp is applied to the bit line connected to the selected memory cell in a state where the selection transistor T of the selected memory cell C is turned on, and the first memory cell is connected to the selected memory cell.
  • a selected first word line voltage is applied to the word line.
  • the selected first word line voltage is preferably set to the same Vpp as the write voltage.
  • the selected second word line voltage is also set to the same Vpp as the write voltage.
  • the unselected second word line voltage may be either Vpp or a low level voltage may be applied. Thereby, Joule heat is generated concentrated on the memory element M of the selected memory cell C, and the composition change of the channel region is promoted.
  • the selected second word line voltage is applied to the second word line connected to the selected memory cell, and the unselected second word line voltage is applied to the unselected second word line.
  • the read voltage Vr is applied to the bit line connected to the selected memory cell with the selection transistor T of the selected memory cell C turned on. At this time, the above-described off voltage that turns off the memory element M in the first state is applied to all the first word lines.
  • the off voltage is applied to the gate electrode of the memory element M of the selected memory cell C through the first word line, but when the memory cell M is written (in the second state), the gate voltage Even when an off voltage is applied to the electrodes, the electrodes are conductive and a read current flows from the bit line to the common line. On the other hand, when the memory element M is not written (in the first state), the memory element M operates as a normal transistor, so that no read current flows in a state where the off voltage is applied to the gate electrode.
  • the determination circuit 47 is connected to the common line during a read operation, detects a read current flowing through the selected memory cell C when a read voltage is applied via the selected bit line, and selects the selected memory It is determined whether the memory element M of the cell is in the first state or the second state.
  • control circuit 42 Since it can be realized by using a known circuit configuration and can be manufactured by using a known semiconductor manufacturing technique, description thereof will be omitted.
  • the above nonvolatile memory device 40 has low power consumption and can be easily miniaturized because the memory cell C can be written with low current and low voltage.
  • FIG. 16 is a circuit block diagram showing a schematic configuration of a liquid crystal display device 60 according to an embodiment of the present invention.
  • the liquid crystal display device 60 includes an active matrix substrate 61, a common electrode 62, a display control circuit 63, a common electrode drive circuit 64, a source driver 65, a gate driver 66, and a CS driver 67.
  • the liquid crystal display device having the configuration further includes nonvolatile memories 40a, 40b, and 40c, and a write control circuit 48 for the nonvolatile memory.
  • a plurality of pixel circuits 70 are arranged on the active matrix substrate 61 in the row direction (horizontal direction in FIG. 15) and in the column direction (vertical direction in FIG. 15) to form a pixel circuit array.
  • j in the column direction and k in the row direction a total of j ⁇ k (j and k are natural numbers) pixel circuits are arranged in a matrix, and source lines SL1 to SLk and gate lines GL1 are arranged.
  • the pixel circuits 70 are connected to each other by GLj and auxiliary capacitance lines CSL1 to CSLj.
  • the pixel circuit 70 is shown as a block in order to avoid complicated drawing.
  • the active matrix substrate 61 is illustrated above the common electrode 62 for convenience.
  • FIG. 17 shows a configuration example of the pixel circuit 70.
  • the pixel circuit 70 includes a thin film transistor 71, a liquid crystal capacitor 72, and an auxiliary capacitor 73.
  • the thin film transistor 71 is a transistor that functions as a switch in accordance with a signal applied to the gate line.
  • the gate terminal, the source terminal, and the drain terminal of the thin film transistor 71 include a gate line GL, a source line SL, a liquid crystal capacitor 72, and an auxiliary capacitor 73. One end is connected to each other.
  • the other end of the liquid crystal capacitor 72 is connected to the common electrode 62, and the other end of the auxiliary capacitor 73 is connected to the auxiliary capacitor line CSL.
  • Each of the nonvolatile memories 40a, 40b, and 40c is configured by the nonvolatile storage device 40 described above.
  • the write control circuit 48 controls writing in each of the nonvolatile memories 40a, 40b, and 40c.
  • a common voltage generation circuit 43 can be used in each of the nonvolatile memories 40a, 40b, and 40c.
  • a control circuit 42 that controls each nonvolatile memory and a common voltage generation circuit 43 are provided in the write control circuit 48.
  • the non-volatile memory 40a stores display panel configuration information, a unique ID, and the like.
  • Information stored in the nonvolatile memory 40a is referred to by the display control circuit 63, and detailed display control methods are switched or control parameters are optimized based on the information.
  • the unique ID or the like can be inquired from the system side connected to the display panel, and is used for discrimination of the display panel, selection of an optimum driving method, and the like.
  • the display control circuit 63 switches the circuit used for display control based on the information stored in the nonvolatile memory 40a, and realizes optimal display control of the display.
  • the nonvolatile memory 40b stores information on configuration parameters necessary for driving the gate driver, such as redundant relief information for the gate driver.
  • the nonvolatile memory 40c stores information on configuration parameters necessary for driving the source driver, such as redundant relief information for the source driver.
  • the detailed circuit configurations and functions of the active matrix substrate 61, the common electrode 62, the display control circuit 63, the common electrode drive circuit 64, the source driver 65, the gate driver 66, and the CS driver 67 are known liquid crystal displays. Since it is substantially the same as the configuration of the apparatus, a detailed description is omitted.
  • the memory elements 1, 3 to 6 operate as transistors in the first state before writing, and operate as two-terminal resistance elements in the second state after writing. Therefore, the memory elements are incorporated in the logic circuit. Thus, the output logic value with respect to the input logic value of the logic circuit can be switched according to the state of the memory element.
  • FIG. 18 to 22 show examples in which a logic circuit is configured using the memory elements 1, 3 to 6.
  • FIG. A memory circuit 81 shown in FIG. 16 is obtained by replacing the transistor on one side constituting the inverter with the memory element 1.
  • FIG. 19 shows a table of the output voltage Vout with respect to the input voltage Vin when the memory element 1 is not written and when it is written.
  • the memory element 1 When the memory element 1 is not written (in the first state), the memory element 1 operates as a normal transistor. Therefore, when a high level (H) voltage is applied to the gate terminal of the memory element 1 as Vin, Turns on. At this time, the other transistor T1 is always on because its drain and gate are connected to the same power supply voltage Vdd. However, the on-resistance of the memory element 1 is sufficiently smaller than the on-resistance of the transistor T1. The output voltage Vout becomes a low level (L) Vss. On the other hand, when a low level (L) voltage is applied as Vin to the gate terminal of the memory element 1, the memory element 1 is turned off, so that the output voltage Vout is Vdd ⁇ in consideration of the threshold voltage Vth of the transistor T1. Vth, and a high level (H) voltage is output.
  • H high level
  • the memory element 1 when the memory element 1 is written and changed to the second state, the memory element 1 is turned on regardless of the voltage Vin applied to the gate terminal, so that the output voltage Vout is always at a low level (L) Vss. It becomes.
  • writing to the memory element 1 makes it possible to fix the output Vout of the inverter circuit to a desired state.
  • the series circuit of the memory element 1 and the transistor T1 can be regarded as a memory cell C having the transistor T1 as a selection transistor.
  • FIG. 18 is equivalent to the case where the selection transistor T1 is turned on and the read voltage Vdd ⁇ Vss is applied between both ends of the series circuit constituting the memory cell C.
  • the voltage Vout of the connection node between the memory element 1 and the selection transistor T1 can be detected from FIG. 19 and the state of the memory element 1 can be determined.
  • information stored in the memory element 1 as a logical output can be extracted without using a large-scale sense amplifier.
  • a memory circuit 82 shown in FIG. 20 is obtained by inserting the memory element 1 of the present invention into one side (for example, T2) of transistors T1 and T2 constituting an inverter.
  • FIG. 21 shows a table of the input voltage Vin and the output voltage Vout with respect to the voltage ROMB inputted to the gate electrode of the memory element 1 when the memory element is not written and when the memory element is written.
  • the resistance between the source and the drain of the memory element 1 is low regardless of the storage state of the memory element 1, so that the memory circuit 82 operates as a normal inverter circuit
  • the output voltage Vout becomes Vdd ⁇ Vth in consideration of the threshold voltage Vth of the transistor T1
  • the input voltage Vin is at a high level (H).
  • the output voltage Vout changes to a low level (L).
  • the voltage ROMB is at a low level (L)
  • the memory element 1 is in the first state before writing, the memory element 1 is in the off state, but the memory element 1 is written to enter the second state.
  • the resistance between the source and drain of the memory element 1 becomes low. Therefore, by setting the input voltage Vin to a high level (H) and turning on the transistor T2, the output voltage Vout is switched according to the storage state of the memory element 1.
  • the memory circuit 82 fixes the output Vout of the inverter to a voltage corresponding to the storage state of the memory element 1 by setting the input voltage Vin to a high level (H) and the voltage ROMB to a low level (L). be able to.
  • the logic circuit 81 information stored in the memory element 1 as a logic output can be extracted without using a large-scale sense amplifier.
  • FIG. 20 An example in which the memory circuit 82 is used for reading from the above-described nonvolatile memory device 40 is shown in FIG.
  • the series circuit of the transistor T2 and the memory element 1 in FIG. 20 is equivalent to the memory cell C in which the selection transistor T and the memory element M are connected in series in FIG.
  • the voltage applied to the first word line WL1 for which the voltage ROMB is selected corresponds to the voltage applied to the second word line WL2 for which the input voltage Vin is selected.
  • One end of the memory element M not connected to the selection transistor T is connected to the common line CML, and one end of the selection transistor T not connected to the memory element M is connected to the selected bit line BL.
  • a low-level off voltage is applied to the gate terminal of the memory element M via the selected first word line WL1, and the selected second word line WL2 is selected.
  • a high-level voltage for turning on the selection transistor T is applied to the gate of the selection transistor T via.
  • Reading is performed by fixing the common line to a predetermined potential (for example, ground potential) and applying the read voltage Vr to the selected bit line BL.
  • a determination circuit 47 including a transistor T3 (corresponding to the transistor T1 in FIG. 20) is inserted from the selected bit line BL side, and the voltage Vout at the connection node between the transistor T3 and the memory cell C is detected. If Vout is at a high level, it can be determined that the memory element M is in the first state, and if Vout is at a low level, the memory element M is in the second state after writing.
  • the transistor T3 used for determining the storage state of the memory element M only needs to be able to divide the read voltage Vr applied to the bit line, and may be replaced with a two-terminal resistor.
  • the transistor T1 connected to the high-level power supply voltage Vdd is short-circuited between the drain and the gate for use as a load circuit.
  • a fixed voltage different from Vdd may be applied.
  • the memory element 1 may be any one of the memory elements 3 to 6 described above.
  • the transistors T1 to T3 may have the same structure as the memory element 1 or 3 to 6 of the present invention described above. In that case, the memory state of the transistor T1 or T2 as the memory element is fixed to the first state. In FIGS. 18 and 20, wirings and circuits necessary for writing are omitted.
  • FIG. 23 shows another example in which a memory circuit is configured using the memory element (memory transistor) of the present invention.
  • a memory circuit 83 shown in the circuit diagram of FIG. 23 is an example in which the memory element 1 (1A, 1B) of the present invention is incorporated in an SRAM circuit.
  • one of the memory elements 1A and 1B is written, and information is stored in a nonvolatile manner depending on which of the memory elements 1A and 1B is written.
  • FIG. 24 shows a table of the input voltage Vin and the output voltage Vout with respect to the voltage ROMB input to the gates of the memory elements 1A and 1B when the memory element 1B is written.
  • the memory circuit 83 includes two sets of series circuits of a transistor T1, a transistor T4 (T4A, T4B), and a memory element 1 (1A, 1B), and one of the transistors T4A and T4B.
  • An SRAM circuit is formed in which the gate of the transistor and the drain of the other transistor are connected to each other.
  • the series circuit has the same configuration as the memory circuit 82 described above, when the read gate transistor T5 of FIG. 23 is in the on state, the output voltage depends on the input voltage Vin, the voltage ROMB, and the storage state of the memory element 1B. Vout changes as shown in FIG. 24, as in FIG. Thereafter, when the read gate transistor T5 is turned off, the memory state can be maintained as the voltage state applied to the gate terminals of the transistors T4A and T4B.
  • the memory circuit 83 uses the voltage ROMB as a high level (H). At this time, the memory circuit 83 operates in the same manner as a normal SRAM element regardless of the storage state of the memory elements 1A and 1B.
  • the voltage at the connection node between the memory element 1A and the transistor T4A is lowered, so that the voltage at the gate terminal of the transistor T4A is switched to a high level (H) and the voltage at the gate terminal of the transistor T4B is switched to a low level (L).
  • a high level (H) voltage is held at the gate terminal of the transistor T4A and a low level (L) voltage is held at the gate terminal of the transistor T4B.
  • the memory element 1A is not written, and the memory Assume that element 1B is written.
  • the voltage ROMB is set to a low level (L) while the read gate transistor T5 is turned off, the memory element 1B has a low resistance, but the memory element 1A is in the off state, so that the memory element 1A As a result, the voltage at the connection node of the transistor T4A is raised, and the voltage at the gate terminal of the transistor T4B rises accordingly.
  • the voltage at the connection node between the memory element 1B and the transistor T4B is lowered, so that the voltage at the gate terminal of the transistor T4A is switched to a low level (L) and the voltage at the gate terminal of the transistor T4B is switched to a high level (H).
  • the memory circuit 83 changes the storage state of the SRAM circuit to reflect the storage state of the memory elements 1A and 1B by setting the ROMB to low level (L) with the read gate transistor T5 of FIG. 23 turned off. After that, by setting ROMB to high level (H), the storage state of the SRAM circuit shifts to the normal SRAM data holding mode while copying the storage state of the memory elements 1A and 1B.
  • a read operation is performed on the SRAM circuit in this state, normal read is performed, and when rewrite operation is performed, rewrite is performed as usual.
  • the memory circuit 83 can be used as a normal SRAM element after the memory state of the memory elements 1A and 1B is copied to the SRAM circuit in the memory circuit 83 immediately after power-on or immediately after power-off. Become.
  • the memory elements 1A and 1B may be any one of the memory elements 3 to 6 described above.
  • the transistors T1, T4A, T4B, and T5 may have the same structure as that of the memory element 1 or 3 to 6 of the present invention described above. In that case, the memory state of the transistor T1, T4A, T4B, or T5 as the memory element is fixed to the first state.
  • the transistor T1 connected to the high-level power supply voltage Vdd is short-circuited between the drain and the gate for use as a load circuit, but has a fixed voltage different from Vdd at the gate terminal so as to have a more optimal on-resistance. May be applied.
  • FIG. 25 shows a method of writing the memory element 1A or 1B in the memory circuit 83 shown in FIG. 25, the memory circuit 83 shown in FIG. 23 is connected with wirings for connecting the drains of the memory elements 1A and 1B and applying the write voltages PGMA and PGMB.
  • the write voltage Vpp is applied to the drain and gate of the memory element to be written.
  • the write voltage Vpp is applied as the voltage ROMB to the gate of the memory element 1A
  • the write voltage Vpp is applied as the voltage PGMA to the drain of the memory element 1A.
  • a low level voltage is applied as the voltage PGMB to the drain of the memory element 1B where writing is not performed, or a voltage is not applied and the memory element 1B is set in a floating state.
  • the memory element 1A or 1B can be written.
  • FIG. 26 shows another example in which the memory element 1 (1A, 1B) of the present invention is incorporated in an SRAM circuit.
  • a memory circuit 84 shown in the circuit diagram of FIG. 26 connects the memory element 1 (1A, 1B) to the high potential side with respect to the transistors T4 (T4A, T4B) constituting the SRAM circuit, and the memory element 1A and the transistor T4A. And a series circuit of the memory element 1B and the transistor T4B.
  • the memory circuit 84 writes one of the memory elements 1A and 1B, and holds information in a nonvolatile manner depending on which of the memory elements 1A and 1B is written. The configuration.
  • the memory circuit 84 uses the voltage ROMB as a high level (H). At this time, since the memory elements 1A and 1B in FIG. 26 function as a load circuit like the transistor T1 whose drain and gate are short-circuited in the memory circuit 83 in FIG. 23, the memory circuit 84 stores the memory elements 1A and 1B. The operation is the same as that of a normal SRAM element regardless of the state.
  • the voltage at the connection node between the memory element 1B and the transistor T4B is raised, so that the voltage at the gate terminal of the transistor T4A is switched to a high level (H) and the voltage at the gate terminal of the transistor T4B is switched to a low level (L).
  • a high level (H) voltage is held at the gate terminal of the transistor T4A and a low level (L) voltage is held at the gate terminal of the transistor T4B.
  • the memory element 1B is not written, and the memory Assume that element 1A is written.
  • the voltage ROMB is set to a low level (L) while the read gate transistor T5 is turned off, the memory element 1A has a low resistance, but the memory element 1B is in an off state.
  • the voltage at the connection node of the transistor T4B is lowered, and accordingly, the voltage at the gate terminal of the transistor T4B is lowered.
  • the voltage at the connection node between the memory element 1A and the transistor T4A is raised, so that the voltage at the gate terminal of the transistor T4A is switched to a high level (H) and the voltage at the gate terminal of the transistor T4B is switched to a low level (L).
  • the memory circuit 84 also has the memory state of the SRAM circuit set to the low level (L) with the read gate transistor T5 of FIG. 26 turned off, as in the memory circuit 83 shown in FIG.
  • L low level
  • H high level
  • the storage state of the SRAM circuit is copied from the storage state of the memory elements 1A and 1B, while the memory state of the memory elements 1A and 1B is copied. Shift to SRAM data retention mode.
  • the memory circuit 84 can be used as a normal SRAM element after copying the storage state of the memory elements 1A and 1B to the SRAM circuit in the memory circuit 84 immediately after the power is turned on or immediately after the power is turned off. Become.
  • the memory elements 1A and 1B may be any one of the memory elements 3 to 6 described above.
  • T4A, T4B, and T5 may have the same structure as the memory element 1 or 3 to 6 of the present invention described above. In that case, the memory state of the transistor T4A, T4B, or T5 as the memory element is fixed to the first state.
  • the SRAM circuit when writing to the memory element 1A or 1B, the SRAM circuit holds in advance a logic state opposite to the storage state of the SRAM circuit corresponding to the writing state of the memory elements 1A and 1B.
  • the logical state opposite to the storage state of the SRAM circuit is, in short, that the voltage ROMB is set to a low level (with the read gate transistor T5 turned off, assuming that the memory element 1A or 1B is written in a desired state).
  • L) is a holding state opposite to the holding state of the SRAM circuit that appears at (L).
  • the voltage ROMB and the power supply voltage Vdd are increased from a high level (H) to a higher write voltage Vpp to perform writing.
  • FIG. 27 shows a method of writing the memory element 1B in the memory circuit 84 shown in FIG.
  • a low level (L) voltage is held at the gate terminal of the transistor T4A
  • a high level (H) voltage is held at the gate terminal of the transistor T4B.
  • the memory element (memory transistor) of the present invention a memory circuit capable of writing with low current and low voltage, that is, low power consumption, and a driving method of the memory circuit are realized.
  • the memory circuit By using the memory circuit as a memory cell, a nonvolatile memory device that can be easily reduced in chip size can be realized.
  • a liquid crystal display device using the nonvolatile memory device of the present invention can be realized.
  • a memory circuit in which the combination of the output logic value with respect to the input logic value can be switched according to the storage state of the memory element can be realized.
  • FIG. 28 shows an example in which the present invention is applied to a top-gate thin film transistor.
  • FIG. 28A schematically shows a cross-sectional view of an element structure of a memory element 7 according to another embodiment of the present invention.
  • FIG. 28B shows a layout example of the upper surface of the memory element 7.
  • a metal oxide semiconductor layer 13, a gate insulating film 12, and a gate electrode 11 are formed in this order on a glass substrate 10, and a source electrode 14 and a drain electrode 15 formed on the insulating film 19 are contact opening formation regions (see FIG. It is connected to the metal oxide semiconductor layer 13 through a contact opening 31 formed in the region 26) of FIG.
  • the channel width is narrowed, that is, the channel length is It is preferable to arrange the gate electrode so as to be short.
  • a memory element having a MOS transistor structure by forming a metal oxide semiconductor layer 13 on a silicon substrate.
  • the memory cell array 41 exemplifies the case where the common line extends in the column direction.
  • the present invention is not limited to this, and the common line extends in the row direction. Configuration is also possible.
  • one end that is not connected to the bit line of each memory cell C may be connected to the same fixed potential (for example, ground potential). In that case, the common line connected to the one end of the memory cell C is equivalent to a configuration common to all the memory cells.
  • the determination circuit 47 is provided on the common line side, and the current flowing from the selected bit line to the common line is detected on the common line side. Can be provided on the bit line side, and a current flowing from the selected bit line to the common line can be detected on the bit line side.
  • the determination circuit 47 including a resistance element is provided on the bit line side to detect a voltage change caused by a read current flowing from the selected bit line to the common line. You can also.
  • the nonvolatile memory device 40 can be realized as long as it includes any one of the memory elements 1 or 3 to 9 of the present invention.
  • the structure of the memory cell array 41 and other controls The present invention is not limited by circuit configurations such as a circuit and a voltage application circuit.
  • the liquid crystal display device 60 according to the fifth embodiment can be realized if the liquid crystal display device includes a nonvolatile memory, and the nonvolatile memory includes the memory element of the present invention.
  • the present invention is not limited by the configuration of the display control circuit 63, the pixel circuit 70, and the like in 60.
  • the selection transistor T or the transistors T1 to T5 constituting the logic circuit are N-channel transistors.
  • a transistor is formed by a CMOS process, a P-channel transistor may be used.
  • the present invention can be used for a memory circuit, in particular, a nonvolatile memory device that stores information using a memory element. Further, by providing the memory element inside, it can be used as a logic circuit in which the combination of the output logic value with respect to the input logic value is switched according to the storage state of the memory element.
  • Memory element 2 according to the present invention
  • C Memory cell (memory circuit) according to the present invention
  • 10 Substrate 11: Gate electrode 12: Gate insulating film 13: Metal oxide semiconductor layer 14: Source electrode 15: Drain electrode 16: Channel etch stopper layer 17: Passivation layer 18: Insulating material layer (oxygen absorbing layer) 19: Insulating film 26: Contact opening formation region 31: Contact opening 40: Nonvolatile memory devices 40a, 40b, 40c according to the present invention: Nonvolatile memory 41: Memory cell array 42: Control circuit 43: Voltage generation circuit 44: Bit line voltage application circuit 45: First word line voltage application circuit 46: Second word line voltage application circuit 47: Discrimination circuit 48: Write control circuit 60: Liquid crystal display device according to the present invention 61: Active matrix substrate 62: Common electrode 63: Display control circuit 64: Common electrode drive circuit 65: Source driver 66: Gate driver 67: CS driver 70: Pixel circuit 71: Thin film transistor 72: Liquid crystal capacitor 73: Auxiliary

Abstract

低電流・低電圧、即ち低消費電力で書き込みが可能なメモリ素子を備えたメモリ回路を提供し、これを用いてチップサイズの小型化が容易な不揮発性記憶装置を提供する。メモリ素子１は、ソース電極１４、ドレイン電極１５、ゲート電極１１、及び、金属酸化物半導体層１３で構成されたソース領域、ドレイン領域、及びチャネル領域を有するトランジスタ構造を備えたメモリトランジスタであり、チャネル領域に所定値以上の電流密度の書き込み電流を流すことで、発生したジュール熱によりソース－ドレイン間の抵抗特性が低抵抗化し、ゲート電極の電圧印加状態に依らずオーミックな抵抗特性に変化する。この書き込み後のオーミックな抵抗特性を示す状態と、書き込み前のゲート電極の電圧印加状態に依存したトランジスタとしての電流電圧特性を示す状態との間で、情報を記憶する。

Description

メモリ回路とその駆動方法、及び、これを用いた不揮発性記憶装置、並びに、液晶表示装置
　本発明は、情報を不揮発的に保持可能なメモリ素子を備えたメモリ回路、及び、メモリ素子の利用方法、特に不揮発性記憶装置への利用方法に関する。
　現在、ＲＯＭ（Read Only Memory）として利用可能なメモリ素子として、下記の非特許文献１に示すｅＦＵＳＥ型の素子や、特許文献１に示す絶縁膜破壊型の素子が知られている。
　非特許文献１に記載のメモリ素子は、通常のロジックＬＳＩプロセスで採用される配線構造と同一の、ポリシリコン／シリサイド／シリコン窒化膜の積層構造に、カソードとアノードの２端子を備えた抵抗素子として構成される。この抵抗素子に大電流を流すことにより加熱し、電子流の方向に金属配線材料原子をマイグレーション若しくは溶融させることにより破断させ、２端子間の抵抗値を変化させる。他に、大電流を流す代わりに外部からレーザー光等を入射させ、配線を破断させることで抵抗値を変化させる例も存在する。
　特許文献１に記載のメモリ素子（アンチヒューズ）は、ＭＯＳトランジスタ構造からなり、ゲート絶縁膜に高電界を印加し、絶縁破壊させることにより書込みを行うものである。
　他の例として、可変抵抗素子の特性を利用した素子が特許文献２及び３に開示されている。特許文献２に記載の素子は、絶縁膜上に離隔された第１及び第２導電層パターン（ソース電極およびドレイン電極に相当）と、当該導電層パターン間の絶縁膜上に形成された物性変換層と、物性変換層上に積層された高誘電膜（ゲート絶縁膜に相当）と、高誘電膜上に形成されたゲート電極を備えたトランジスタ素子である。ゲート電極への印加電圧が０Ｖでは、ソース‐ドレイン間の電圧が第１閾値電圧を超えると、物性変換層が低抵抗化して導通状態となる。一方、ゲート電極に０Ｖより大きな所定の電圧を印加した状態では、物性変換層の下層にチャネルが形成されるため、ソース‐ドレイン間の電圧が第１閾値電圧よりも小さな第２閾値電圧を超えると、導通状態となる。従って、ソース‐ドレイン間の電圧を第１閾値電圧と第２閾値電圧の間の電圧に設定しておくことで、ゲート電圧の印加状態により導通と非導通を切り替えるスイッチング素子としての利用が可能であるとしている。
　特許文献３に記載の素子は、第１及び第２電極（ソース電極およびドレイン電極に相当）と、当該第１及び第２電極の双方と電気的に接続する可変抵抗体と、誘電層（ゲート絶縁膜に相当）を介して可変抵抗体と対向する制御電極を備えた３端子型の可変抵抗素子である。制御電極に電圧を印加した状態で第１及び第２電極間に読み出し電圧を印加すると、第１及び第２電極間の抵抗特性が一時的に低抵抗化されることにより、小さな読み出し電圧で大きな読み出し電流を得ることができ、読み出しマージンを大きくとることができるとしている。
米国特許第６７７５１７１号明細書 特開２００６‐２４５５８９号公報 特開２０１０‐１５３５９１号公報
C. Kothandaraman他, "Electrically Programmable Fuse (eFUSE) Using Electromigration in Silicides", IEEE ELECTRON DEVICE LETTERS, Vol. 23, No. 9, pp. 523-525, 2002年
　非特許文献１に記載のｅＦＵＳＥ型の素子は、大電流を流すことにより素子を溶断させるものであるため、書き込み後の溶断した素子の抵抗値のばらつきが大きい。また、高温に加熱することによってヒューズ材料を溶融・破断させるため、溶融した材料の周囲へ飛散する虞や、素子の加熱により隣接材料を変質させる虞がある。このため、周辺に高密度の回路を配置できず、不揮発性記憶装置を構成する場合にチップサイズの増加要因となる。
　一方、特許文献１に記載のメモリ素子は、絶縁膜の破壊により書き込みを行うものであるため、ゲート電極に高電圧の印加が必要となる。これに伴い、書き込み用の周辺回路が高耐圧化のために大型になり、不揮発性記憶装置を構成する場合にチップサイズの増加要因となる。
　上記の問題点を鑑み、本発明は、低電流・低電圧、即ち低消費電力で書き込みが可能なメモリ素子を備えたメモリ回路、及びメモリ回路の駆動方法を提供し、チップサイズの小型化が容易な不揮発性記憶装置を提供することを目的とする。
　また、本発明は、上記の小型で低消費電力な不揮発性記憶装置を利用した電子機器、特に、液晶表示装置を提供することを目的とする。
　更に、本発明は、上記のメモリ素子の特長を利用し、メモリ素子の記憶状態に応じて入力論理値に対する出力論理値の組み合わせを切り替えて使用することのできる論理回路として利用可能なメモリ回路を提供することを目的とする。
　上記目的を達成するための本発明に係るメモリ回路は、
ソース電極、ドレイン電極、ゲート電極、及び、金属酸化物半導体で構成されたソース領域、ドレイン領域、及びチャネル領域を有するトランジスタ構造を有するメモリトランジスタを備え、
　前記メモリトランジスタが、
　前記トランジスタ構造の前記ゲート電極の電圧印加状態に依存した電流電圧特性で、電流が前記トランジスタ構造の前記ソース電極と前記ドレイン電極の電圧印加状態に応じて流れる第１状態と、
　前記ゲート電極の電圧印加状態に拘わらず、前記ソース電極と前記ドレイン電極の印加電圧に対してオーミックな抵抗特性を示す第２状態の何れかを不揮発的に保持し、
　前記トランジスタ構造の前記ソース領域と前記ドレイン領域間に流れる電流により、前記ソース－ドレイン間の抵抗特性が低抵抗化し、前記第１状態から前記第２状態に変化することを第１の特徴とする。
　上記第１の特徴の本発明に係るメモリ回路は、一般的なトランジスタ構造を有し、当該トランジスタ構造のチャネル領域の金属酸化物半導体の状態により、情報を不揮発的に保持するメモリトランジスタを備える。当該メモリトランジスタは、第１状態では、ゲート電極の電圧印加状態に応じて、ソース‐ドレイン間に流れる電流が変化する、通常のトランジスタ動作をするが、第２状態では、ゲート電極の電圧印加状態に依存しない、オーミックな抵抗特性を示す。
　このように第１状態から第２状態に変化する理由は現在解明中であるが、前記トランジスタ構造の前記ソース領域と前記ドレイン領域間に流れる電流により生じたジュール熱により、前記チャネル領域の前記金属酸化物半導体を構成する元素の構成比率が変化することで生じると考えられる。特に、チャネル領域を流れる電流により発生したジュール熱により、チャネル領域を構成する金属酸化物半導体中の構成元素（例えば、酸素）の拡散が誘起され、当該構成物質がチャネル領域外に拡散する結果、チャネル領域の金属酸化物半導体の化学量論的な組成が変化し、低抵抗化が起こると考えられる。
　以下において、この第１状態から第２状態へ変化させる動作を「書き込み」と称することにする。このメモリトランジスタは、書き込みにあたって、非特許文献１に記載のｅＦＵＳＥ型メモリ素子のように素子を溶断させるための大電流を流す必要はなく、また、特許文献１に記載のメモリ素子のように絶縁膜の破壊のための高電圧を印加する必要もないため、低電圧・低電流で、即ち低消費電力で書き込みが可能となる。
　尚、特許文献２又は３に記載の素子においても、本発明と類似のトランジスタ構造を備えてはいるが、特許文献２或いは特許文献３に記載の発明は、半導体である可変抵抗体の抵抗値のゲート電圧依存性を利用し、スイッチング素子として、又はメモリセルの読み出しマージンの増加に用いるものである。本発明の第２状態のように、ゲート電圧の印加状態に拘わらずオーミック特性を有する状態を備えていない点で、本発明と異なる技術思想に基づくものである。
　上記第１の特徴の本発明に係るメモリ回路は、更に、前記金属酸化物半導体が、ＩｎまたはＧａまたはＺｎ元素を含んで構成されていることが好ましい。
　上記第１の特徴の本発明に係るメモリ回路は、更に、前記金属酸化物半導体が、ＩＧＺＯ（ＩｎＧａＺｎＯｘ）を含んで構成されていることがより好ましい。
　図７に金属酸化物半導体としてＩＧＺＯを利用したメモリトランジスタを備えた本発明のメモリ回路の、ゲート電圧に対するソース‐ドレイン電流の変化（伝達特性）を、第１状態において流れるソース‐ドレイン電流の第２状態において流れる電流に対する電流比として示す。上述の通り、第２状態において流れる電流はゲート電圧に拘わらずほぼ一定であった。従って図７における電流比の変化は、第１状態におけるソース‐ドレイン電流の変化を反映したものである。
　図７から、第１状態においてメモリトランジスタがオフ状態となるゲート電圧を印加することで、第１状態と第２状態との間で、１０８程度の抵抗変化比が得られることがわかる。従って、このメモリトランジスタをメモリ素子として用いることで、第１状態と第２状態の判別が容易であり、読み出しが容易なメモリ回路を実現できる。
　図８は、図７に示したメモリトランジスタの、第２状態におけるソース‐ドレイン間の印加電圧に対するソース‐ドレイン電流の変化を示すグラフである。図８から、ソース‐ドレイン間の印加電圧に対してソース‐ドレイン電流が線形の、オーミックな電流電圧特性が得られていることが分かる。従って、図７及び図８から、第２状態では、トランジスタとしての電流制御性が失われ、導体としての電気伝導特性を示していることが分かる。
　ＩＧＺＯの他に、金属酸化物半導体として利用可能な材料としては、ＮｉＯ、ＳｎＯ２、ＴｉＯ２、ＶＯ２、Ｉｎ２Ｏ３、ＳｒＴｉＯ３等の酸化物半導体が挙げられる。
　上記第１の特徴の本発明に係るメモリ回路は、更に、
　前記トランジスタ構造が、前記チャネル領域の近傍に、前記チャネル領域外へ移動した前記金属酸化物半導体中の酸素を固定するための酸素吸収層を備えることを第２の特徴とする。
　上記第２の特徴の本発明に係るメモリ回路に依れば、酸素吸収層を備えることで、酸素の拡散速度を増加させるとともに、チャネル領域から拡散した酸素を当該酸素吸収層内に留めておくことにより、再度の加熱により酸素がチャネル領域内に移動するのを防ぎ、第２状態の抵抗値が変動するのを防ぐことができる。
　尚、当該酸素吸収層は、チャネル領域近傍に、例えばチャネル領域の酸素の拡散経路上にあればよい。また、別途酸素吸収層を形成するほか、薄膜トランジスタの製造において用いられるチャネルエッチストッパ膜や、ゲート絶縁膜を酸素吸収層として利用することもできる。
　上記第１又は第２の特徴の本発明に係るメモリ回路は、更に、前記トランジスタ構造を、薄膜トランジスタとすることができる。
　上記第１又は第２の特徴の本発明に係るメモリ回路は、更に、
　前記トランジスタ構造が、前記チャネル領域内に、前記ソース領域と前記ドレイン領域の間を流れる電流の電流密度が最大となるチャネル内狭窄領域を有することを第３の特徴とする。
　上記第１乃至第３の何れかの特徴の本発明に係るメモリ回路は、更に、前記トランジスタ構造のチャネル長が、前記チャネル領域外を延伸する前記ゲート電極の幅よりも狭くなっていることを第４の特徴とする。
　上記第１乃至第４の何れかの特徴の本発明に係るメモリ回路は、更に、
　前記ゲート電極が、特定の第１方向において、一方向に前記チャネル領域を超えて延伸し、前記一方向を除く方向には、前記チャネル領域を超えて延出するが、他の素子と接続されないことを第５の特徴とする。
　上記第３乃至第５の何れかの本発明に係るメモリ回路に依れば、メモリトランジスタが、チャネル領域に流れる電流が大きくなるように、及び、発生したジュール熱を効率的に書き込みに利用できるように、トランジスタ構造のレイアウトが最適化されていることにより、チャネル領域に発生したジュール熱を用いて効率的に書き込みを行い、第１状態から第２状態への書き込みをより低電流で行うことができる。
　一般に、トランジスタのチャネル幅をＷ、チャネル長をＬとすると、トランジスタのチャネルに流れる書き込み電流Ｉｐｐは、飽和領域において、下記の数１で表される。ここで、μは金属酸化物半導体の移動度、ＣＯＸはゲート絶縁膜の静電容量、Ｖｇｓはゲート‐ソース間電圧、Ｖｔｈはトランジスタの閾値電圧である。
　［数１］
　Ｉｐｐ／Ｗ　＝　（１／２）・μＣＯＸ／Ｌ・（Ｖｇｓ－Ｖｔｈ）２
　一方、チャネル領域で発生する単位時間当たりの熱量は、ソース‐ドレイン間電圧をＶｄｓとして、Ｐｗ＝Ｖｄｓ・Ｉｐｐで表される。
　従って、チャネル領域で発生する熱量を最大にするためには、
　（１）チャネル長Ｌを最小にする。
　（２）チャネル幅Ｗを大きくする。チャネル幅Ｗを大きくするほど、チャネル領域における発生熱量は増加し、書き込みをより高速に行うことができる。しかしながら、Ｗの増大は、メモリ素子の素子面積の増大を伴うため、チャネル幅Ｗは、書き込みを十分高速に行うことのできる範囲で可能な限り低い値に最適化されることが好ましい。
　更に、チャネル領域で発生した熱量を効率的にチャネル領域の金属酸化物半導体の温度上昇に寄与させるために、熱回路的な要請として、下記の（３）～（６）を満足することが好ましい。
　（３）チャネル領域の熱容量を最小にする。
　（４）チャネル領域から金属酸化物半導体を経由した他の領域への熱伝導を最小にする。
　（５）ゲート電極の熱容量を最小にする。
　（６）ゲート電極を経由した熱伝導を最小にする。
　本発明のメモリ素子では、チャネル内狭窄領域を有し、当該チャネル内狭窄領域においてチャネル幅をソース領域およびドレイン領域の幅よりも狭くすることで、上記（３）及び（４）を満足させることができる。
　また、ゲート電極の幅を、金属酸化物半導体と交差するチャネル領域においてより狭くすることで、上記（５）を満足させることができる。ここで、チャネル領域におけるゲート電極の幅は、一般にチャネル長に一致するので、これは、トランジスタのチャネル長が、チャネル領域外のゲート電極の幅より狭くなるように設計されていることに等しい。
　更に、ゲート電極が、特定の一方向のみにおいてチャネル領域を超えて延伸し、素子間を接続する配線と接続するようにし、他の方向にはレイアウト設計上必要なマージンだけチャネル領域を超えて延出することはあっても、それ以上は延伸しないようにする。このようにすることで、上記（６）を満足させることができる。
　上記第１乃至第５の何れかの特徴の本発明に係るメモリ回路は、更に、
前記メモリトランジスタで構成されたメモリ素子に、選択トランジスタを直列に接続してなる直列回路を備えることを第６の特徴とする。
　上記第１又は第２の特徴の本発明に係るメモリ回路は、更に、
　２つの前記メモリトランジスタを直列に接続してなる直列回路を備え、
　２つの前記メモリトランジスタのうち一方がメモリ素子を、他方が選択トランジスタを構成し、
　前記選択トランジスタを構成する前記メモリトランジスタの状態が前記第１状態に固定されていることを第７の特徴とする。
　上記第６又は第７の特徴の本発明に係るメモリ回路に依れば、メモリトランジスタに、セル選択用のトランジスタを直列に接続することでメモリ回路を構成できる。
　ここで、選択トランジスタを本発明のメモリトランジスタで構成することが可能である。ただし、メモリトランジスタを選択トランジスタとして利用する場合、メモリトランジスタの記憶状態を第１状態から第２状態へ変化させず（即ち、書き込みを行わず）、トランジスタとして動作する第１状態に固定して用いる。
　この場合、選択トランジスタとして利用するメモリトランジスタは、メモリ素子として利用するメモリトランジスタと同一プロセスで形成することができるため、別途選択トランジスタを形成するプロセスを設ける必要が無く、製造プロセスが簡単かつ容易になる。
　上記第７の特徴の本発明に係るメモリ回路は、更に、
　前記選択トランジスタを構成する前記メモリトランジスタのチャネル長に対するチャネル幅の比率が、前記メモリ素子を構成する前記メモリトランジスタのチャネル長に対するチャネル幅の比率より大きいことを第８の特徴とする。
　上記第７又は第８の特徴の本発明に係るメモリ回路は、更に、
　前記選択トランジスタを構成する前記メモリトランジスタの前記第１状態における閾値電圧が、前記メモリ素子を構成する前記メモリトランジスタの前記第１状態における閾値電圧より小さいことを第９の特徴とする。
　上記第７乃至第９の何れかの特徴の本発明に係るメモリ回路は、更に、
　前記直列回路の一方端となる前記メモリ素子を構成する前記メモリトランジスタの前記ドレイン電極が、前記直列回路の他方端となる前記選択トランジスタを構成する前記メモリトランジスタの前記ソース電極よりも、高電圧側に接続されていることを第１０の特徴とする。
　ここで、選択トランジスタを構成するメモリトランジスタは、メモリ素子を構成するメモリトランジスタと直列に接続されるため、メモリ素子を構成するメモリトランジスタの書き込み時に流れる電流により、選択トランジスタを構成するメモリトランジスタが書き込まれないようにする必要がある。尚、以降において、「メモリ素子を構成するメモリトランジスタ」を、単に「メモリ素子」と、「選択トランジスタを構成するメモリトランジスタ」を、単に「選択トランジスタ」と称することがある。
　上述のように、各メモリ素子のチャネル領域で発生する熱量は、ソース‐ドレイン間に印加される電圧Ｖｄｓと、書き込み電流Ｉｐｐとの積で表される。今、メモリ素子に流れる電流と選択トランジスタに流れる電流は、夫々が直列に接続されているため、同じであるので、各メモリトランジスタのチャネル領域で発生する熱量は、各メモリトランジスタのソース‐ドレイン間に印加される電圧Ｖｄｓで決まる。書き込み電流Ｉｐｐがメモリ素子に流れているときに、選択トランジスタが書き込まれないようにするためには、選択トランジスタに分圧されるソース‐ドレイン間電圧Ｖｄｓが、メモリ素子に分圧されるソース‐ドレイン間電圧Ｖｄｓよりも小さくなるようにすればよい。換言すると、書き込み動作時において、選択トランジスタの第１状態におけるオン抵抗が、メモリ素子の第１状態におけるオン抵抗よりも小さくなるように、各メモリトランジスタのトランジスタ構造の設計パラメータ、或いは電圧印加条件を設定すればよい。
　具体的には、例えば、
　（１）選択トランジスタのトランジスタ構造のチャネル長Ｌに対するチャネル幅Ｗの比率（Ｗ／Ｌ）を、メモリ素子のそれよりも大きくする。一般に、トランジスタのオン抵抗は、チャネル長Ｌに比例し、チャネル幅Ｗに反比例するため、これにより選択トランジスタのオン抵抗をメモリ素子よりも低減できる。
　（２）選択トランジスタのトランジスタ構造の第１状態における閾値電圧を、メモリ素子のそれよりも小さくする。
　或いは、
　（３）メモリ素子の書き込み時において、後述するように、各メモリトランジスタに印加されるゲート電圧を、選択トランジスタのゲート‐ソース間に印加される電圧Ｖｇｓが、メモリ素子のゲート‐ソース間に印加される電圧よりも大きくなるように設定するとよい。
　ここで、メモリ素子のソース電極と選択トランジスタのドレイン電極を直列に接続してメモリセルを構成し、選択トランジスタのソース電極を低電圧側に接続（例えば、接地）し、メモリ素子のドレイン電極側から書き込み電圧を印加することとすれば、双方のメモリトランジスタのゲート電極に同じ電圧を印加する場合であっても、各メモリトランジスタのゲート‐ソース間に印加される電圧Ｖｇｓは、選択トランジスタの方が、選択トランジスタに分圧されるソース‐ドレイン間電圧Ｖｄｓの分だけ、メモリ素子を構成するメモリトランジスタよりも大きくなる。
　従って、上記第８乃至第１０の何れかの特徴のメモリ回路に依れば、選択トランジスタの第１状態におけるオン抵抗が、メモリ素子の第１状態におけるオン抵抗よりも小さくなるように設定されていることで、メモリ素子を構成するメモリトランジスタの書き込みにおいて、選択トランジスタとして使用するメモリトランジスタへの意図しない書き込みを防止し、選択トランジスタとしての機能劣化を防止することができる。
　上記第１乃至第５の何れかの特徴の本発明に係るメモリ回路は、更に、
　前記メモリトランジスタで構成されたメモリ素子と、負荷回路を直列に接続してなる直列回路を備え、
　前記直列回路の一端が高レベルの基準電圧に、他端が低レベルの基準電圧に接続し、
　入力される前記メモリ素子の前記ゲート電極の電圧に応じて、出力である前記メモリ素子と前記負荷回路の接続ノードの電圧が切り替えられることを第１１の特徴とする。
　上記第１１の特徴の本発明に係るメモリ回路に依れば、インバータ回路を構成するトランジスタを本発明のメモリトランジスタで置き換えたことにより、出力電圧が、メモリトランジスタの記憶状態に応じて変化するメモリ回路を実現できる。
　上記第１乃至第５の何れかの特徴の本発明に係るメモリ回路は、更に、
　前記メモリトランジスタで構成されたメモリ素子に切替トランジスタを直列に接続した直列回路の一端と、負荷回路の一端とを接続し、
　前記直列回路の他端、及び、前記負荷回路の他端のうち、何れか一方が高レベルの基準電圧に、何れか他方が低レベルの基準電圧に接続し、
　入力される前記メモリ素子の前記ゲート電極の電圧、及び、入力される前記切替トランジスタのゲート電圧に応じて、出力である前記直列回路と前記負荷回路の接続ノードの電圧が切り替えられることを第１２の特徴とする。
　上記第１２の特徴の本発明に係る論理回路に依れば、インバータ回路を構成する切替トランジスタと負荷回路の一方側に本発明のメモリトランジスタを挿入したことにより、出力電圧が、メモリトランジスタの記憶状態に応じて変化するメモリ回路を実現できる。
　上記第１１又は第１２の特徴の本発明に係るメモリ回路は、更に、
　前記負荷回路が、トランジスタで構成され、
　前記負荷回路を構成するトランジスタである負荷トランジスタのゲート電極には、前記負荷トランジスタをオン状態にするための所定の固定電圧が入力されていることが好ましい。
　上記第１１又は第１２の特徴の本発明に係るメモリ回路は、更に、
　前記負荷トランジスタが、前記メモリトランジスタであり、その記憶状態が前記第１状態に固定されていることが好ましい。
　上記第１乃至第５の何れかの特徴の本発明に係るメモリ回路は、更に、
　前記メモリトランジスタで構成されたメモリ素子に切替トランジスタを直列に接続してなる直列回路を２組備え、
　一方の前記直列回路の前記切替トランジスタのドレイン端子と、他方の前記直列回路の前記切替トランジスタのゲート端子を相互に接続したＳＲＡＭ回路を備え、
　入力される前記メモリ素子の前記ゲート電極に、前記メモリ素子が前記第１状態にあるとすれば前記トランジスタ構造がオフ状態となる低レベルの電圧を印加することで、前記ＳＲＡＭ回路の記憶状態が、前記メモリ素子に保持されている記憶状態に変更されることを第１３の特徴とする。
　上記第１３の特徴の本発明に係るメモリ回路に依れば、ＳＲＡＭ回路に本発明のメモリトランジスタを組み込むことにより、電源投入直後あるいは電源切断から復帰直後に、メモリ素子の記憶状態をＳＲＡＭ回路に転送し、その後、通常のＳＲＡＭ素子として使用するといった利用が可能となる。
　上記目的を達成するための本発明に係るメモリ回路の駆動方法は、上記第１乃至第６の何れかの特徴の本発明に係るメモリ回路の駆動方法であり、
　前記第１状態の前記メモリトランジスタの前記ゲート電極に所定の電圧を印加し、前記トランジスタ構造をオン状態にする工程と、
　前記メモリトランジスタの前記ドレイン電極と前記ソース電極間に、前記メモリトランジスタを前記第１状態から前記第２状態に変化させる書き込みに必要な電圧を印加する工程を備えることを第１の特徴とする。
　上記目的を達成するための本発明に係るメモリ回路の駆動方法は、上記第１乃至第５の何れかの特徴の本発明に係るメモリ回路の駆動方法であり、
　前記メモリ回路が、前記メモリトランジスタで構成されたメモリ素子に、選択トランジスタを直列に接続してなる直列回路を備え、
　前記第１状態の前記メモリトランジスタの前記ゲート電極に所定の電圧を印加し、前記トランジスタ構造をオン状態にする工程と、
　前記選択トランジスタのゲート電極に所定の電圧を印加し、前記選択トランジスタをオン状態にする工程と、
　前記メモリトランジスタの前記ドレイン電極と前記ソース電極間に、前記メモリトランジスタを前記第１状態から前記第２状態に変化させる書き込みに必要な電圧を印加する工程を備えることを第２の特徴とする。
　上記目的を達成するための本発明に係るメモリ回路の駆動方法は、上記第７乃至第１０の何れかの特徴の本発明に係るメモリ回路の駆動方法であり、
　前記メモリ素子を構成する前記第１状態の前記メモリトランジスタの前記ゲート電極に所定の電圧を印加し、当該メモリトランジスタをオン状態にする工程と、
　前記メモリ素子を構成する前記メモリトランジスタの前記ドレイン電極と前記ソース電極間に、当該メモリトランジスタを前記第１状態から前記第２状態に変化させる書き込みに必要な電圧を印加する工程と、
　前記選択トランジスタを構成する前記メモリトランジスタのゲート電極に所定の電圧を印加し、当該メモリトランジスタをオン状態にする工程を備えることを第３の特徴とする。
　上記第３の特徴の本発明に係るメモリ回路の駆動方法は、更に、
　前記書き込みに必要な電圧が前記メモリ素子を構成する前記メモリトランジスタに印加されている時点において、
　前記選択トランジスタを構成する前記メモリトランジスタの前記ソース電極の電圧を基準とした前記ゲート電極の印加電圧が、前記メモリ素子を構成する前記メモリトランジスタの前記ソース電極の電圧を基準とした前記ゲート電極の印加電圧よりも大きいことを第４の特徴とする。
　上記第４の特徴の本発明に係るメモリ回路の駆動方法は、更に、
　前記直列回路の一方端となる前記メモリ素子を構成する前記メモリトランジスタの前記ドレイン電極が、前記直列回路の他方端となる前記選択トランジスタを構成する前記メモリトランジスタの前記ソース電極よりも、高電圧側に接続されてなり、
　前記選択トランジスタを構成する前記メモリトランジスタの前記ゲート電極に印加される電圧が、前記メモリ素子を構成する前記メモリトランジスタの前記ゲート電極に印加される電圧と同じ電圧であることを第５の特徴とする。
　上記第１乃至第５の何れかの特徴の本発明に係るメモリ回路の駆動方法は、更に、前記ゲート電極に印加する電圧が、前記ドレイン電極に印加する電圧と同じであることを第６の特徴とする。
　上記第１乃至第６の何れかの特徴の本発明に係るメモリ回路の駆動方法は、更に、前記ゲート電極への電圧印加と、前記ドレイン電極への電圧印加を同時に行うことを第７の特徴とする。
　上記第１乃至第７の何れかの特徴の本発明に係るメモリ回路の駆動方法は、更に、基板温度を上昇させた状態で前記書き込みに必要な電圧の印加を行うことを第８の特徴とする。
　上記第１乃至第８の何れかの特徴の本発明に係るメモリ回路の駆動方法に依れば、本発明のメモリ素子のゲート電極とドレイン電極に書き込みに必要な電圧を印加し、所定値以上の電流密度の書き込み電流を流すことで、メモリ素子の状態を第１状態から第２状態に変化させることができる。
　ここで、メモリ素子のゲート電極に電圧を印加する工程と、メモリ素子のドレイン電極に電圧を印加する工程とは、どちらを先に行っても構わない。むしろ、ゲート電極への電圧印加とドレイン電極への書き込み電圧の印加を同時に行うことで、高速書き込みが可能となる。
　更に、上述の数１から、ゲート電極に印加する電圧と、ドレイン電極に印加する電圧を同じ電圧とすることで、チャネル領域で発生する単位時間当たりの熱量Ｐｗが最適化され、効率的に書き込みを行うことができる。
　更に、予め基板温度を上昇させた状態で書き込み電圧を印加することで、チャネル領域の金属酸化物半導体の温度上昇に必要な投入電力を削減でき、書き込みに必要な温度への到達速度、即ち書き込み速度を高速にできる。また、より低電圧の書き込み電圧で書き込みを行うことができる。
　特に、上記第２乃至第５の何れかの特徴の本発明に係るメモリ回路の駆動方法に依れば、本発明のメモリトランジスタにセル選択用のトランジスタを直列に接続したメモリ回路に対して、メモリトランジスタの記憶状態を第１状態から第２状態に変化させる書き込みを行うことができる。
　ここで、選択トランジスタを本発明のメモリトランジスタで構成することができる。換言すると、本発明のメモリトランジスタを２つ、直列に接続し、一方を情報を記憶するメモリ素子として用い、他方を第１状態に固定して、セル選択用のトランジスタとして用いることができる。この場合、選択トランジスタとして利用するメモリトランジスタは、記憶素子として利用するメモリトランジスタと同一プロセスで形成することができるため、別途選択トランジスタを形成するプロセスを設ける必要が無く、製造プロセスが簡単かつ容易になる。
　ただし、選択トランジスタとして利用するメモリトランジスタは、情報の記憶に用いるメモリトランジスタと直列に接続されるため、メモリ素子を構成するメモリトランジスタの書き込み時に流れる電流により、選択トランジスタが書き込まれないようにする必要がある。そこで、書き込み時において各メモリトランジスタに印加するゲート電圧を設定するにあたり、選択トランジスタのメモリ素子のゲート‐ソース間に印加される電圧Ｖｇｓが、メモリ素子のゲート‐ソース間に印加される電圧よりも大きくなるように設定することが好ましい。
　このようにすることで、選択トランジスタのオン抵抗が、メモリ素子のオン抵抗よりも低減されるため、選択トランジスタのソース‐ドレイン間に分圧される電圧が、メモリ素子のソース‐ドレイン間に分圧される電圧よりも低くなる結果、選択トランジスタのチャネル領域における発熱がメモリ素子と比べて抑えられ、選択トランジスタへの意図しない書き込みを防止することが可能になる。
　ここで、メモリ素子を構成するメモリトランジスタのソース電極と選択トランジスタのドレイン電極を直列に接続してメモリセルを構成する場合、選択トランジスタのソース電極を低電圧側に接続（例えば、接地）することが好ましい。双方のメモリトランジスタのゲート電極に同じ電圧を印加する場合であっても、各メモリトランジスタのゲート‐ソース間に印加される電圧Ｖｇｓは、選択トランジスタを構成するメモリトランジスタの方が、選択トランジスタに分圧されるソース‐ドレイン間電圧Ｖｄｓの分だけ、メモリ素子を構成するメモリトランジスタよりも大きくなる。
　上記目的を達成するための本発明に係るメモリ回路の駆動方法は、上記第１乃至第１０の何れかの特徴の本発明に係るメモリ回路の駆動方法であり、
　前記メモリトランジスタが前記第１状態にあるとすれば当該メモリトランジスタがオフ状態となる所定の電圧を、前記メモリトランジスタの前記ゲート電極に印加する工程と、
　前記メモリトランジスタの前記ソース電極と前記ドレイン電極間に読み出しに必要な電圧を印加する工程と、
　前記メモリトランジスタの前記ソース電極と前記ドレイン電極間に流れる電流量を検知することで、前記メモリトランジスタが前記第１状態にあるか前記第２状態にあるかを判別する工程を備えることを第９の特徴とする。
　上記第９の特徴の本発明に係るメモリ回路の駆動方法に依れば、メモリトランジスタが第１状態にあるとすれば当該メモリトランジスタがオフ状態となる電圧を、読出し対象のメモリトランジスタのゲート電極に印加した状態で、ソース‐ドレイン間に流れる読み出し電流を検知する。メモリトランジスタが第１状態にあれば、読み出し電流は流れない（若しくは、極めて小さい）が、メモリトランジスタが第２状態にあれば、オーミックな伝導特性を示すため、その抵抗値に依存した電流が流れる。これにより、メモリトランジスタが第１状態にあるか第２状態にあるかの判別を容易に行うことができる。
　上記目的を達成するための本発明に係るメモリ回路の駆動方法は、上記第６乃至第１０の何れかの特徴のメモリ回路の駆動方法であり、
　前記選択トランジスタのゲート電極に所定の電圧を印加し、前記選択トランジスタをオン状態にする工程と、
　前記メモリトランジスタが前記第１状態にあるとすれば当該メモリトランジスタがオフ状態となる所定の電圧を、前記メモリ素子を構成する前記メモリトランジスタの前記ゲート電極に印加する工程と、
　前記直列回路の両端間に所定の読み出し電圧を印加する工程と、
　前記直列回路における前記メモリ素子を構成する前記メモリトランジスタと前記選択トランジスタの接続ノードの電圧を検知する工程を備えることを第１０の特徴とする。
　上記第１０の特徴の本発明に係るメモリ回路の駆動方法に依れば、メモリトランジスタが第１状態にあるとすれば当該メモリトランジスタがオフ状態となる電圧を、読出し対象のメモリトランジスタ（メモリ素子）のゲート電極に印加した状態で、メモリ素子と選択トランジスタの直列回路に読み出し電圧を印加し、当該読み出し電圧のうちメモリ素子または選択トランジスタに分圧される電圧を検知することで、メモリトランジスタが第１状態にあるか第２状態にあるかの判別を容易に行うことができる。
　上記目的を達成するための本発明に係る不揮発性記憶装置は、
　上記第６乃至第１０の何れかの特徴の本発明に係るメモリ回路を、メモリセルとして複数、マトリクス状に配列してなるメモリセルアレイと、
　同一行に配列された前記メモリセルの前記メモリ素子を構成する前記メモリトランジスタの前記ゲート電極同士を接続する、行方向に延伸する第１ワード線と、
　同一行に配列された前記メモリセルの前記選択トランジスタの前記ゲート電極同士を接続する、行方向に延伸する第２ワード線と、
　同一列に配列された前記メモリセルの前記直列回路の一方端同士を接続する、列方向に延伸するビット線と、
　同一列または同一行に配列された前記メモリセルの前記直列回路の他方端同士を接続するソース線と、
　前記第１ワード線に電圧を印加する第１ワード線電圧印加回路と、
　前記第２ワード線に電圧を印加する第２ワード線電圧印加回路と、
　前記読み出し対象または前記書き込み対象として選択された前記メモリセルに接続する前記ビット線に読み出し電圧または書き込み電圧を印加するビット線電圧印加回路と、
　前記読み出し対象として選択された前記メモリセルが前記第１状態にあるか前記第２状態にあるかを判別する判別回路を備えることを第１の特徴とする。
　上記第１の特徴の不揮発性記憶装置に依れば、本発明のメモリトランジスタを情報の記憶に用いることで、小型で低消費電力の不揮発性記憶装置を実現できる。
　上記第１の特徴の本発明に係る不揮発性記憶装置は、更に、
　前記判別回路は、前記選択された前記メモリセルの読み出しにおいて、
　前記選択されたメモリセルに接続する前記第１ワード線に、前記メモリ素子を構成する前記メモリトランジスタが前記第１状態にあるとすれば当該メモリトランジスタがオフ状態となる所定の電圧が印加され、前記選択されたメモリセルに接続する前記第２ワード線に、前記選択トランジスタがオン状態となる所定の電圧が印加され、前記選択されたメモリセルに接続する前記ビット線に、前記読み出し電圧が印加された状態で、前記選択された前記メモリセルに流れる読み出し電流を検知することで、前記選択されたメモリセルが前記第１状態にあるか前記第２状態にあるかを判別することを第２の特徴とする。
　上記第２の特徴の本発明に係る不揮発性記憶装置に依れば、読み出し時において、判別回路が、メモリ素子が第１状態にあるとすればトランジスタ構造がオフ状態となる電圧をメモリ素子のゲート電極に印加した状態で、ソース‐ドレイン間に流れる読み出し電流を検知することで、メモリ素子が第１状態にあるか第２状態にあるかの判別を容易に行うことができる。
　上記第１の特徴の本発明に係る不揮発性記憶装置は、更に、
　前記判別回路が、前記読出し対象として選択された前記メモリセルに接続する前記ビット線と前記ビット線電圧印加回路の間に挿入される抵抗を含んでなり、
　前記判別回路は、前記選択された前記メモリセルの読み出しにおいて、
　前記選択されたメモリセルに接続する前記第１ワード線に、前記メモリ素子を構成する前記メモリトランジスタが前記第１状態にあるとすれば当該メモリトランジスタがオフ状態となる所定の電圧が印加され、前記選択されたメモリセルに接続する前記第２ワード線に、前記選択トランジスタがオン状態となる所定の電圧が印加され、前記選択されたメモリセルに接続する前記ビット線に、前記読み出し電圧が印加された状態で、前記抵抗と前記選択されたメモリセルとの接続ノードの電圧を検知することで、前記選択されたメモリセルが前記第１状態にあるか前記第２状態にあるかを判別することを第３の特徴とする。
　上記第３の特徴の本発明に係る不揮発性記憶装置に依れば、読み出し時において、判別回路が、メモリ素子が第１状態にあるとすればトランジスタ構造がオフ状態となる電圧をメモリ素子のゲート電極に印加した状態で、メモリ素子と抵抗との直列回路を形成し、読み出し電圧の印加により当該抵抗に分圧される電圧を検知することで、メモリ素子が第１状態にあるか第２状態にあるかの判別を容易に行うことができる。
　上記第１乃至第３の何れかの特徴の本発明に係る不揮発性記憶装置は、前記ソース線が基準電位と接続していることが好ましい。
　上記目的を達成するための本発明に係る液晶表示装置は、上記第１乃至第３の何れかの特徴の本発明に係る不揮発性記憶装置を備えることを特徴とする。
　以上、本発明に依れば、低電流・低電圧、即ち低消費電力で書き込みが可能なメモリ素子（メモリトランジスタ）を備えたメモリ回路、及びメモリ回路の駆動方法が実現され、チップサイズの小型化が容易な不揮発性記憶装置を実現できる。また、本発明の不揮発性記憶装置を利用した液晶表示装置を実現できる。
　また、メモリトランジスタの特長を利用し、メモリ素子の記憶状態に応じて入力論理値に対する出力論理値の組み合わせが切り替えられる論理回路を実現できる。
本発明の一実施形態に係るメモリ素子の素子構造を示す断面図 本発明の一実施形態に係るメモリ素子の上面レイアウトの一例を示す図 本発明のメモリ素子の書き込みを行う場合の電圧印加方法の一例を示す図 本発明のメモリ素子の書き込みを行う場合の電圧印加方法の他の例を示す図 本発明のメモリ素子の書き込みを行う場合の電圧印加方法の他の例を示す図 本発明のメモリ素子の読み出しを行う場合の電圧印加方法の一例を示す図 本発明のメモリ素子の、書き込み前と後におけるソース‐ドレイン電流の変化比を、ゲート電圧に対する依存性として示すグラフ 本発明のメモリ素子の、書き込み後の状態におけるソース‐ドレイン間の印加電圧に対するソース‐ドレイン電流の依存性を示すグラフ 本発明の一実施形態に係るメモリ回路の構成例を示す回路図 本発明の一実施形態に係るメモリ回路の書き込み時の電圧印加方法の一例を示す図 本発明の一実施形態に係るメモリ素子の素子構造の断面図および上面レイアウト例を示す図 本発明の一実施形態に係るメモリ素子の素子構造の断面図および上面レイアウト例を示す図 本発明の一実施形態に係るメモリ素子の上面レイアウト例を示す図 本発明の一実施形態に係るメモリ素子の上面レイアウト例を示す図 本発明の一実施形態に係る不揮発性記憶装置の構成を示す回路ブロック図 本発明の一実施形態に係る液晶表示装置の構成を示す回路ブロック図 液晶表示装置で用いられる画素回路の構成例を示す回路図 本発明のメモリ素子を用いて論理回路を構成した例を示す回路図 本発明のメモリ素子を用いて構成した論理回路の、入力電圧と出力電圧との関係を示す表 本発明のメモリ素子を用いて論理回路を構成した例を示す回路図 本発明のメモリ素子を用いて構成した論理回路の、入力電圧と出力電圧との関係を示す表 本発明のメモリ素子を用いた論理回路を不揮発性記憶装置の読み出しに利用する例を示す図 本発明のメモリ素子を用いて論理回路を構成した例を示す回路図 本発明のメモリ素子を用いて構成した論理回路の、入力電圧と出力電圧との関係を示す表 本発明のメモリ素子を用いて構成した論理回路において、メモリ素子の書き込み方法を示す図 本発明のメモリ素子を用いて論理回路を構成した例を示す回路図 本発明のメモリ素子を用いて構成した論理回路において、メモリ素子の書き込み方法を示す図 本発明の別実施形態に係るメモリ素子の素子構造の断面図および上面レイアウト例を示す図
　以下に、本発明の実施形態について、図面を参照して詳細に説明する。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。
　〈第１実施形態〉
　図１に、本発明の一実施形態に係るメモリ素子（メモリトランジスタ）１の素子構造の断面図を模式的に示す。図２に、メモリ素子１の上面のレイアウト例を示す。本実施形態において、メモリ素子１は、例えばガラス等の絶縁体基板上に作製されるボトムゲート構造の薄膜トランジスタ（ＴＦＴ）と同様のトランジスタ構造を有してなる。
　《１．メモリ素子》
　図１に示すように、メモリ素子１は、ガラス基板１０上に、ゲート電極１１、ゲート電極１１を覆うゲート絶縁膜１２、金属酸化物半導体層１３、ソース電極１４とドレイン電極１５、及び、チャネルエッチストッパ層１６を形成し、更にこれらの上にパッシベーション層１７を形成してなる。
　ゲート絶縁膜１２上に形成される金属酸化物半導体層１３は、本実施形態において、アモルファス酸化物半導体の一種であるＩＧＺＯ（ＩｎＧａＺｎＯｘ）を含んで構成されている。ＩＧＺＯは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を主成分とするＮ型の金属酸化物半導体であり、低温で製膜可能という特徴を有する。尚、ＩＧＺＯは、ＩＺＧＯ或いはＧＩＺＯと呼ばれることもある。金属酸化物半導体層１３における各金属元素の組成比は、ほぼＩｎ：Ｇａ：Ｚｎ＝１：１：１であるが、この組成比を基準として組成比が調整されても本発明の効果を奏する。ＩＧＺＯの他、金属酸化物半導体層１３として利用できる材料として、ＮｉＯ、ＳｎＯ２、ＴｉＯ２、ＶＯ２、Ｉｎ２Ｏ３、ＳｒＴｉＯ３等の酸化物半導体や、これらに種々の不純物を添加した酸化物半導体であっても構わない。
　ゲート電極１１、ソース電極１４、及び、ドレイン電極１５は、夫々、導電性のある材料で構成されている。ソース電極１４とドレイン電極１５は、金属酸化物半導体層１３上を接するように形成され、且つ、チャネルエッチストッパ１６層の一部を覆うように形成されている。チャネルエッチストッパ１６層は、ソース電極１４とドレイン電極１５をエッチングにより形成する際に、チャネル領域の金属酸化物半導体層１３がエッチングされないようにするためのストッパ膜である。本実施形態において、エッチングストッパ１６は、メモリ素子１の書き込みにより拡散した金属酸化物半導体層１３中の酸素を吸収し、再び金属酸化物半導体層１３中に戻ることのないように固定するための酸素吸収層としての機能を有している。
　従って、チャンネルエッチングストッパ１６は、通常の金属酸化物半導体ＴＦＴプロセスで使用される材料と同様であってよいが、書き込み時に金属酸化物半導体層１３から脱離した酸素を固定するために、酸素吸収率の高い材料が好ましい。例えば、ＳｉリッチのＣＶＤ酸化シリコン膜が好ましい。他に酸素吸収層としても利用可能なチャンネルエッチングストッパ層１６の材料として、窒化シリコン、酸窒化シリコン、Ａｌ２Ｏ３、ＭｎＯ、ＳｉＯＦ、ＳｉＯＣ、有機ポリマー、シリカ系絶縁膜などが挙げられる。
　以下に、メモリ素子１の製造方法の一例を説明する。
　先ず、ガラス基板１０上に、ゲート電極１１を形成する。具体的には、温度１００℃で、チタンをターゲット材料とするスパッタ法による成膜、及び、アルミニウムをターゲットとするスパッタ法による成膜を切り替ながら行い、膜厚５０ｎｍのチタン層、膜厚２００ｎｍのアルミニウム層、膜厚１００ｎｍのチタン層からなる積層膜を順に成膜する。その後、塩素ガスとアルゴンガスを用いたドライエッチングにより、ゲート電極の形成領域を除く領域の当該積層膜を除去する。
　次に、ゲート絶縁膜１２を、ゲート電極を覆うように形成する。本実施形態では、温度３００℃で、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスを供給しながら、ＣＶＤ法による成膜を行い、膜厚３００ｎｍの酸化シリコン膜を全面に形成する。
　次に、金属酸化物半導体層１３を形成する。具体的には、本実施形態では、スパッタ装置に酸素とアルゴンガスを供給し、ＩＧＺＯターゲット（組成比Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）を用いて膜厚２０ｎｍ～１５０ｎｍ程度のＩＧＺＯ層を形成する。尚、組成比が上記以外のＩＧＺＯをターゲットとして使用してもよい。その後、リン酸と硝酸と酢酸の混合エッチャントを用いたウェットエッチングを行い、金属酸化物半導体層１３の形成領域を除く領域のＩＧＺＯ層を除去する。
　次に、チャンネルエッチストッパ層１６として、膜厚が１００～４００ｎｍの酸化シリコン膜をＣＶＤ法により形成後、図２の領域２６内の酸化シリコン膜１６を取り除き、コンタクト開口部を形成する。
　次に、ソース電極１４及びドレイン電極１５を形成する。具体的には、ゲート電極１１の形成と同様、温度１００℃で、チタンをターゲット材料とするスパッタ法による成膜、及び、アルミニウムをターゲットとするスパッタ法による成膜を切り替えながら行い、膜厚５０ｎｍのチタン層、膜厚２００ｎｍのアルミニウム層、膜厚１００ｎｍのチタン層からなる積層膜を順に成膜する。その後、塩素ガスとアルゴンガスを用いたドライエッチングにより、ソース電極とドレイン電極の形成領域を除く領域の当該積層膜を除去する。
　次に、パッシベーション層１７を形成する。本実施形態では、温度２００℃で、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスを供給しながら、ＣＶＤ法による成膜を行い、膜厚１５０ｎｍの酸化シリコン膜を全面に、メモリ素子の形成領域を覆うように形成する。その後、温度３００℃の大気中でベークを行うことで、メモリ素子１が製造される。
　尚、上記の製造工程において、ゲート絶縁膜１２或いはパッシベーション層１７をエッチングする場合は、四フッ化メタン（ＣＦ４）と酸素を用いたドライエッチを行えばよい。尚、上記の製造工程における各膜の成膜条件は一例にすぎず、上記以外の成膜条件で成膜してもよいことは言うまでもない。
　メモリ素子１は、その製造後の初期状態では、ソース電極１４、ドレイン電極１５、ゲート電極１１の電圧印加状態に応じたトランジスタ動作を行うことのできる第１状態を示すが、ソース電極１４とドレイン電極１５の間に所定値以上の電流密度の電流を流すことにより、チャネル領域に発生するジュール熱により、導体としてのオーミックな伝導特性を示し、トランジスタとしての電流制御性が失われる第２状態に変化する。メモリ素子１が当該第１状態と当該第２状態との何れの状態にあるかを判別することにより、不揮発的に情報を記憶するメモリ回路としての利用が可能になる。
　上記のメモリ素子１をメモリセルに組み込むことで、低消費電力で書き込みが可能となり、チップサイズの小型化が容易な不揮発性記憶装置を実現できる。
　次に、メモリ素子１を備えたメモリ回路の駆動方法を説明する。
　《２．書き込み方法》
　図３に、メモリ素子１を第１状態から第２状態に変化さる書き込みを行う場合のゲート電極１１、ソース電極１４、及びドレイン電極１５に印加する電圧の電圧波形の一例を示す。
　先ず、ゲート電圧Ｖｇを書き込みに必要な電圧まで上昇させ、メモリ素子１のトランジスタ構造をオン状態にする。その後、ドレイン電圧Ｖｄを書き込みに必要な電圧まで上昇させる。このとき、ソース電極１４には書き込みの間一定の電圧Ｖｓを印加しておく。
　その後、ドレイン電圧Ｖｄを書き込み前の電圧まで降下させ、次にゲート電圧Ｖｇを書き込み前の電圧まで降下させる。
　これにより、ゲート電圧Ｖｇとドレイン電圧Ｖｄがともに書き込みに必要な電圧となっている期間Ｔｐｐの間、ソース‐ドレイン間に書き込み電流Ｉｐｐが流れ続ける。即ち、この期間にジュール熱によりチャネル領域の金属酸化物半導体層１３が加熱され、当該金属酸化物半導体層１３の組成変化が誘起される。この結果、メモリ素子１は第１状態から第２状態に変化する。
　上記例では、ゲート電圧Ｖｇを書き込みに必要な電圧まで上昇させた後、ドレイン電圧Ｖｄを書き込みに必要な電圧まで上昇させることで、期間Ｔｐｐの間、書き込み電流Ｉｐｐを流す構成としたが、逆に、図３におけるドレイン電圧Ｖｄとゲート電圧Ｖｇの電圧波形を入れ替え、ゲート電圧Ｖｇを書き込みに必要な電圧まで上昇させた後、ドレイン電圧Ｖｄを書き込みに必要な電圧まで上昇させるものとしても構わない。更に、ゲート電圧Ｖｇの印加後にドレイン電圧Ｖｄが印加されるまでの期間を極力短くすることで、より高速に書き込みを行うことができる。
　従って、図４に示すように、ゲート電圧Ｖｇの印加とドレイン電圧Ｖｄの印加を同時に行い、ゲート電圧Ｖｇの印加とドレイン電圧Ｖｄの印加を同時に完了するのが、好ましい電圧印加方法である。
　ここで、メモリ素子１のチャネル領域に発生する単位時間当たりのジュール熱Ｐｗは、ソース‐ドレイン間電圧をＶｄｓ（＝Ｖｄ－Ｖｓ）として、上述の通り、Ｐｗ＝Ｖｄｓ・Ｉｐｐで表される。一方、書き込み電流Ｉｐｐは、上述の数１で表され、飽和領域ではゲート‐ソース間電圧Ｖｇｓ（＝Ｖｇ－Ｖｓ）に依存する。従って、ある一定の書き込み電圧Ｖｐｐが与えられた場合、ドレイン電圧Ｖｄとドレイン電圧Ｖｄを同じＶｐｐに設定することで、発生熱量が最大となり、より効率的に書き込みを行うことができる。
　従って、図５に示すように、ゲート電極１１とドレイン電極１５を短絡した状態で、ソース電圧を固定電圧（例えば、接地電位ＧＮＤ）に接続し、ドレイン側から書き込み電圧Ｖｐｐを印加するのが、より好ましい電圧印加方法となる。
　尚、上記書き込み電流Ｉｐｐは、トランジスタ構造のチャネル領域における温度が、当該チャネル領域が溶断せず、且つ、当該チャネル領域が金属酸化物半導体層１３を構成する元素のエレクトロマイグレーションにより断線しないが、エレクトロマイグレーションにより金属酸化物半導体層１３の化学組成比が変化するのに十分な温度範囲（例えば、２００℃～９００℃）にまで上昇するように設定される。具体的には、書き込み電流Ｉｐｐは、例えば、チャネル幅あたりの電流密度が２０～１０００μＡ／μｍの範囲になるように、トランジスタ構造のチャネル領域に流れる電流密度に応じて設定される。そして、上記の電流密度が得られるように、書き込み電圧Ｖｐｐが設定される。また、書き込み電圧Ｖｐｐの印加時間Ｔｐｐは、１０μ秒～５００ｍ秒の範囲で、上記条件を満たすように設定される。
　更に、予め基板温度を上昇させた状態で書き込み電圧Ｖｐｐを印加することで、温度上昇に必要な電力を削減でき、書き込みに必要な温度への到達速度を速くして、より高速に書き込みを行うことができる。また、より低電圧の書き込み電圧で書き込みを行うことができる。
　《３．読み出し方法》
　図６に、メモリ素子１の状態を読み出す場合のゲート電極１１、ソース電極１４、及びドレイン電極１５への電圧の印加方法の一例を示す。図６に示す例では、ソース電極１４に一定の電圧（ここでは、ＧＮＤ）を印加した状態で、メモリ素子１のゲート電極１１に、メモリ素子１が第１状態にあるとすればトランジスタがオフ状態となる電圧（以降、適宜「オフ電圧」と称する）を印加し、ドレイン電極１５に読み出しに必要な電圧を印加し、ソース‐ドレイン間に流れる電流量を検知する。
　メモリ素子１が第１状態にある場合、トランジスタがオフ状態であるので、電流は流れない。しかし、メモリ素子１が第２状態にある場合、メモリ素子１はオーミックな伝導特性を示すため、その抵抗値に依存した電流が流れる。従って、ソース‐ドレイン間に流れる電流量を検知することで、メモリ素子１が第１状態にあるか第２状態にあるかを容易に判別することができる。
　図７に、メモリ素子１のソース‐ドレイン間に読み出しに必要な電圧を印加した際に流れる読み出し電流のゲート電圧に対する依存性を、第１状態において流れる読み出し電流の第２状態において流れる読み出し電流に対する電流比として示す。上述の通り、メモリ素子１が第２状態にあるとき、流れる読み出し電流はゲート電極の電圧印加状態に拘わらずほぼ一定であり、図７における電流比の変化は、第１状態における読み出し電流のゲート電圧依存性を反映したものとなる。
　図７の例では、ゲート電圧Ｖｇに負電圧を印加した時に、第１状態にあるメモリ素子１はオフ状態となるが、このとき、第１状態と第２状態との間で１０８程度の読み出し電流比が得られることが分かる。従って、メモリ素子１の状態が、第１状態にあるか第２状態にあるかを容易に判別することができる。
　このようにメモリ素子１を駆動させることで、メモリ素子１は、例えば第１状態を論理値“０”、第２状態を論理値“１”に割り当て、情報を不揮発的に記憶するメモリ回路としての利用が可能になる。
　《４．メモリ回路》
　図９に上記のメモリ素子１を備えたメモリ回路（メモリセル）の構成例を示す。図９の回路図に示すメモリセル２は、メモリ素子１にメモリセル選択用の選択トランジスタＴを直列に接続してなる。
　メモリセル２は、上述したメモリ素子１の駆動方法において、メモリ素子１のゲート電圧１１に前述のオフ電圧を印加し、書き込み又は読み出しに必要な電圧を印加する前に、選択トランジスタＴをオン状態にしておくことで、或いは、メモリ素子１のゲート電圧１１に前述のオフ電圧を印加し、書き込み又は読み出しに必要な電圧を印加した状態で、選択トランジスタＴをオン状態にすることで、選択されたメモリセルの書き込み動作又は読み出し動作が可能になる。
　選択トランジスタＴは、メモリ素子１に流れる電流を制御できるものであれば何でもよいが、メモリ素子１と同様のトランジスタ構造を採用することで、メモリ素子１と選択トランジスタＴを同一の製造プロセスで形成することができ、プロセスコストを低減できる。その場合、選択トランジスタＴのメモリ素子としての記憶状態は第１状態に固定して用いる。また、メモリ素子１の書き込みにより、選択トランジスタＴが書き込まれないようにする必要がある。
　今、メモリ素子１と選択トランジスタＴは直列に接続されているので、メモリ素子１に書き込み電流Ｉｐｐが流れているとき、同じ電流が選択トランジスタにも流れる。当該電流により発生するジュール熱により選択トランジスタＴの状態が第２状態に書き込まれないようにするには、メモリセルの両端に書き込み電圧が印加されているとき、選択トランジスタＴのソース‐ドレイン間に印加される電圧を、メモリ素子１のソース‐ドレイン間に印加される電圧よりも小さくなるように設定すればよい。
　このため、メモリ素子１と選択トランジスタＴの各トランジスタ構造のチャネル長、チャネル幅、閾値電圧等の設計パラメータを調整し、第１状態におけるオン状態のオン抵抗値が、選択トランジスタＴにおいてより低抵抗となるように設定しておく。或いは、書き込み時の電圧印加条件を調整し、ゲート‐ソース間に印加される電圧が、選択トランジスタＴにおいてより高くなるように設定しておく。
　図１０にメモリセル２の書き込み時の電圧印加方法の一例を示す。図１０においてメモリ素子１と選択トランジスタＴの各ゲート電極に印加する電圧を同じＶｇとした場合、高電圧側に接続されたトランジスタのゲート‐ソース間に印加される電圧は、低電圧側に接続されたトランジスタのソース‐ドレイン間に印加される電圧の分だけ低下する。従って、選択トランジスタＴが高電圧側となるようにメモリ素子１のソース電極を接地し、選択トランジスタＴのドレイン電極に書き込み電圧Ｖｐｐを印加する図１０（ｂ）の方法よりも、選択トランジスタＴが低電圧側となるように選択トランジスタＴのソース電極を接地し、メモリ素子１のドレイン電極に書き込み電圧Ｖｐｐを印加する図１０（ａ）に示す方法が、より好ましい構成となる。
　〈第２実施形態〉
　本発明のメモリ素子の他の構成例を図１１に示す。図１１（ａ）に、本発明の一実施形態に係るメモリ素子（メモリトランジスタ）３の素子構造の断面図を模式的に示す。図１１（ｂ）に、メモリ素子３の上面のレイアウト例を示す。メモリ素子３は、上述のメモリ素子１のチャネル領域上に、チャネルエッチストッパ層１６を介して、更に酸素吸収率の高い絶縁材料層１８を形成したものである。絶縁材料層１８は、本実施形態において、メモリ素子３の書き込みにより拡散した金属酸化物半導体層１３中の酸素を吸収し、再び金属酸化物半導体層１３中に戻ることのないように固定するための酸素吸収層として機能させる。絶縁材料層１８は、例えば、ＳｉリッチのＣＶＤ酸化シリコン膜である。チャンネルエッチングストッパ層１６は、通常の金属酸化物半導体ＴＦＴプロセスで使用される材料と同様で構わない。尚、パッシベーション層１７の図示は省略している。
　ここで、当該絶縁材料層１８は、図１１（ｂ）の点線内の領域に形成している。また、書き込み時にチャネル領域の金属酸化物半導体層１３に流れる電流密度を増加させるため、チャネル幅（図１１（ｂ）における金属酸化物半導体１３の形成領域の幅）を可能な限り狭くすることが好ましい。また、ジュール熱によるチャネル領域の金属酸化物半導体層１３の温度をジュール熱により効果的に上昇させるために、ゲート電極１１の金属酸化物半導体層１３とオーバーラップする領域の幅を狭く、即ちチャネル長が短くなるようにゲート電極を配置することが好ましい。
　図１２に、本発明のメモリ素子の更に別の構成例を示す。図１２（ａ）に、本発明の一実施形態に係るメモリ素子（メモリトランジスタ）４の素子構造の断面図を模式的に示す。図１２（ｂ）に、メモリ素子４の上面のレイアウト例を示す。メモリ素子４は、上述のメモリ素子３と異なり、チャネルエッチストッパ層１６を形成せず、金属酸化物半導体層１３上に直接、酸素吸収率の高い絶縁材料層１８を形成したものである。尚、パッシベーション層１７の図示は省略している。
　上記メモリ素子３及び４では、絶縁材料層１８が、メモリ素子の書き込みにより拡散した金属酸化物半導体層１３中の酸素を吸収、固定するための酸素吸収層として働くため、再度の加熱により酸素がチャネル領域内に移動するのを防ぎ、第２状態の抵抗値が変動するのを防ぐことができる。
　〈第３実施形態〉
　図１３に、本発明の一実施形態に係るメモリ素子（メモリトランジスタ）５の上面のレイアウト例を示す。メモリ素子５は、より低い書き込み電圧で効率的にチャネル領域を加熱できるように、メモリ素子１のゲート電極１１及び金属酸化物半導体層１３が形成される領域のレイアウトを改良したものである。メモリ素子５の素子構造については、図１の断面図に示されるメモリ素子１と同様であり、詳細な説明を割愛する。尚、図１３では、コンタクト開口部（図２の符号２６に相当）の図示は省略している。
　図１３に示すように、メモリ素子５では、チャネル領域における金属酸化物半導体層１３の幅Ｗが、ドレイン領域及びソース領域における当該幅より狭くなるように形成されている。これにより、ソース領域からドレイン領域に流れる電流の電流密度が最大となり、発生するジュール熱が狭窄部において集中するとともに、チャネル領域の熱容量を低減し、当該狭窄部の温度が上昇し易い構成としている。更に、チャネル領域の金属酸化物半導体層１３から他の領域（特に、ゲート電極１１）への熱伝導が抑制された構成となっている。
　また、ゲート電極１１は、金属酸化物半導体層１３と交差するチャネル領域においてその幅Ｌが最も狭く、最小の線幅で形成されており、金属酸化物半導体層１３から離れるにつれ、幅広になるように延伸している。これにより、ゲート電極の熱容量が低減された構成となっている。書き込み電流により発生するジュール熱はチャネル領域の温度を上昇させるほか、その一部はゲート電極の温度上昇に使用されるが、ゲート電極の熱容量が低減されることで、その割合を低減し、以てチャネル領域の金属酸化物半導体層１３の温度を上昇し易くする。
　更に、ゲート電極１１は、一方向（図１３では、上方向）にのみチャネル領域を超えて延伸しており、他の方向（図１３では、下方向）には、設計レイアウト上、最低限必要な延伸量を除いて延伸しない構成とする。このように構成することで、ゲート電極１１を介した熱伝導を一方向に限定し、ゲート電極を経由した熱の拡散を抑制することができる。
　図１４に、更に別のメモリ素子のレイアウトの一例を示す。図１４のレイアウトに示すメモリ素子（メモリトランジスタ）６は、金属酸化物半導体層１３が十字形状に形成されており、当該十字の４つの先端部のうち、２組の隣接する２つの先端部が、ソース領域またはドレイン領域を構成し、当該十字の中央部にかけてチャネル領域を構成している。メモリ素子６は、十字の中央部においてチャネル領域が狭窄化しており、この結果、ソース領域からドレイン領域に流れる電流の電流密度が最大となり、発生するジュール熱が狭窄部において集中することにより、当該狭窄部の温度が上昇し易い構成としている。
　更に、ゲート電極１１は、一方向（図１４では、斜め左下方向）にのみチャネル領域を超えて延伸し、素子接続のための配線と接続しているが、それ以外の方向には延伸していない構成としている。このように構成することで、ゲート電極１１を介した熱伝導を一方向に限定し、ゲート電極を経由した熱伝導を抑制することができる。
　上記のメモリ素子３～６も、メモリ素子１と同様に、選択トランジスタＴを直列に接続して、あるいは単独でメモリ回路を構成することができ、例えば第１状態を論理値“０”、第２状態を論理値“１”に割り当てることで、情報の記憶に利用することができる。
　〈第４実施形態〉
　上述のメモリ素子を備えたメモリ回路を、メモリセルとして用い、複数、行および列方向にマトリクス状に配列させ、不揮発性の記憶装置を構成する例を図１５に示す。図１５は、本発明の一実施形態に係る不揮発性記憶装置４０の概略構成を示す回路ブロック図である。図１５に示すように、不揮発性記憶装置４０は、メモリセルアレイ４１、制御回路４２、電圧発生回路４３、ビット線電圧印加回路４４、第１ワード線電圧印加回路４５、第２ワード線電圧印加回路４６、及び、判別回路４７を備える。
　メモリセルアレイ４１は、メモリ素子Ｍと選択トランジスタＴが直列に接続したメモリセルＣが複数、マトリクス状に配列されてなり、列方向（図１５の縦方向）に延伸するビット線ＢＬ１～ＢＬｎ（ｎは自然数）により同一列に配列されたメモリセルＣ同士が相互に接続され、行方向（図１５の横方向）に延伸する第１ワード線ＷＬ１１～ＷＬ１ｍおよび第２ワード線ＷＬ２１～ＷＬ２ｍ（ｍは自然数）により同一行に配列されたメモリセル同士が相互に接続されてなる。メモリ素子Ｍは、上述のメモリ素子１又は３～６の何れであってもよい。メモリ素子Ｍのソース電極と選択トランジスタＴのドレイン電極を接続して、メモリセルＣが構成されている。メモリセルＭのドレイン電極が、夫々対応するビット線に接続され、選択トランジスタのソース電極が、同一列に配列されたメモリセル毎に、列方向に延伸する共通のコモン線ＣＭＬ１～ＣＭＬｎに接続されている。各コモン線には、夫々所定の基準電圧（例えば、接地電位）が供給される。従って、メモリセルＣは、図１０（ａ）に示した電圧印加方法で書き込み行う構成となっている。各メモリセルＣにおいて、メモリ素子Ｍのゲート電極が、夫々対応する第１ワード線に接続され、選択トランジスタＴのゲート電極が、夫々対応する第２ワード線に接続されている。
　制御回路４２は、メモリセルアレイ４１の書き込み及び読み出し動作の制御を行う。具体的には、制御回路４２はアドレス線（図示せず）から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ビット線電圧印加回路４４、第１ワード線電圧印加回路４５、第２ワード線電圧印加回路４６、及び、判別回路４７を制御する。
　電圧発生回路４３は、書き込み及び読み出し動作において、動作対象のメモリセルを選択するために必要な電圧、及び、動作対象としない非選択のメモリセルに印加するための電圧を発生し、第１ワード線電圧印加回路４５及び第２ワード線電圧印加回路４６に供給する。また、動作対象として選択されたメモリセルＣの書き込み及び読み出しに必要な電圧を発生し、ビット線電圧印加回路４４に供給する。
　ビット線電圧印加回路４４は、書き込み及び読み出し動作時において、動作対象のメモリセルのアドレスが指定されると、当該アドレスに対応するビット線を選択し、選択されたビット線に書き込み電圧または読み出し電圧を印加する。なお、非選択とされたビット線には、非選択ビット線電圧を印加する。
　第１ワード線電圧印加回路４５は、書き込み動作時において、書き込み動作対象のメモリセルのアドレスが指定されると、当該アドレスに対応する第１ワード線を選択し、選択された第１ワード線と非選択の第１ワード線に、夫々選択第１ワード線電圧と非選択第１ワード線電圧を各別に印加する。
　第２ワード線電圧印加回路４６は、書き込み及び読み出し動作時において、各動作対象のメモリセルのアドレスが指定されると、当該アドレス線に対応するワード線を選択し、選択された第２ワード線と非選択の第２ワード線に、夫々選択第２ワード線電圧と非選択第２ワード線電圧を各別に印加する。
　選択されたメモリセルＣの書き込みを行う場合、選択されたメモリセルに接続する第２ワード線に選択第２ワード線電圧を印加し、非選択の第２ワード線に非選択第２ワード線電圧を印加し、選択されたメモリセルＣの選択トランジスタＴをオン状態にした状態で、選択されたメモリセルに接続するビット線に書き込み電圧Ｖｐｐを印加し、選択されたメモリセルに接続する第１ワード線に選択第１ワード線電圧を印加する。第１実施形態において上述した通り、選択第１ワード線電圧は、書き込み電圧と同じＶｐｐとすることが好ましい。また、本実施形態では、選択第２ワード線電圧も書き込み電圧と同じＶｐｐとしている。非選択第２ワード線電圧は、Ｖｐｐであっても、或いは低レベルの電圧が印加されていても、どちらでもよい。これにより、選択されたメモリセルＣのメモリ素子Ｍに集中してジュール熱が発生し、チャネル領域の組成変化が促進される。
　選択されたメモリセルＣの読み出しを行う場合、選択されたメモリセルに接続する第２ワード線に選択第２ワード線電圧を印加し、非選択の第２ワード線に非選択第２ワード線電圧を印加し、選択されたメモリセルＣの選択トランジスタＴをオン状態にした状態で、選択されたメモリセルに接続するビット線に読み出し電圧Ｖｒを印加する。このとき、全ての第１ワード線に、第１状態のメモリ素子Ｍがオフ状態となる上述のオフ電圧を印加しておく。
　選択されたメモリセルＣのメモリ素子Ｍのゲート電極には、第１ワード線を介してオフ電圧が印加されるが、当該メモリセルＭが書き込まれている（第２状態にある）場合、ゲート電極にオフ電圧が印加された状態でも導電性があり、ビット線からコモン線へ読み出し電流が流れる。一方、当該メモリ素子Ｍが書き込まれていない（第１状態にある）場合、メモリ素子Ｍは通常のトランジスタとして動作するため、ゲート電極にオフ電圧が印加された状態では読み出し電流は流れない。
　判別回路４７は、読み出し動作時においてコモン線に接続され、選択されたビット線を介して読み出し電圧が印加されているときに選択されたメモリセルＣに流れる読み出し電流を検知し、選択されたメモリセルのメモリ素子Ｍが第１状態にあるか第２状態にあるかの判別を行う。
　尚、制御回路４２、電圧発生回路４３、ビット線電圧印加回路４４、第１ワード線電圧印加回路４５、及び、第２ワード線電圧印加回路４６の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製が可能であるので説明を割愛する。
　上記の不揮発性記憶装置４０は、メモリセルＣが低電流・低電圧で書き込みが可能であることにより、低消費電力であり、小型化が容易である。
　〈第５実施形態〉
　上記の不揮発性記憶装置４０を液晶表示装置に利用する例を図１６に示す。図１６は、本発明の一実施形態に係る液晶表示装置６０の概略構成を示す回路ブロック図である。図１５に示すように、液晶表示装置６０は、アクティブマトリクス基板６１、共通電極６２、表示制御回路６３、共通電極駆動回路６４、ソースドライバ６５、ゲートドライバ６６、及び、ＣＳドライバ６７を備えた従来構成の液晶表示装置に、更に、不揮発性メモリ４０ａ、４０ｂ、４０ｃ、及び、不揮発性メモリの書き込み制御回路４８を備えてなる。
　アクティブマトリクス基板６１上に、画素回路７０が、行方向（図１５の横方向）及び列方向（図１５の縦方向）に夫々複数配置され、画素回路アレイが形成されている。図１５に示す例では、列方向にｊ個、行方向にｋ個、計ｊ×ｋ個（ｊ、ｋは自然数）の画素回路がマトリクス状に配列され、ソース線ＳＬ１～ＳＬｋ、ゲート線ＧＬ１～ＧＬｊ、及び、補助容量線ＣＳＬ１～ＣＳＬｊにより各画素回路７０が相互に接続されている。尚、図１３では、図面が煩雑になるのを避けるため、画素回路７０をブロック化して示している。また、アクティブマトリクス基板６１上に各種配線が形成されていることを明確に表示するため、便宜的にアクティブマトリクス基板６１を共通電極６２の上側に図示している。
　図１７に画素回路７０の構成例を示す。画素回路７０は、薄膜トランジスタ７１、液晶容量７２、及び、補助容量７３を備える。薄膜トランジスタ７１はゲート線に印加される信号に応じてスイッチの役割を果たすトランジスタであり、そのゲート端子、ソース端子、ドレイン端子には、ゲート線ＧＬ、ソース線ＳＬ、液晶容量７２と補助容量７３の一端が、夫々、接続されている。液晶容量７２の他端は共通電極６２に接続しており、補助容量７３の他端は補助容量線ＣＳＬに接続している。
　不揮発性メモリ４０ａ、４０ｂ、４０ｃは、夫々が上述の不揮発性記憶装置４０で構成されている。書き込み制御回路４８は、各不揮発性メモリ４０ａ、４０ｂ、４０ｃの書き込みを制御する。尚、各不揮発性メモリ４０ａ、４０ｂ、４０ｃにおいて、共通の電圧発生回路４３を用いることができる。本実施形態では、書き込み制御回路４８内に、各不揮発性メモリを制御する制御回路４２、及び共通の電圧発生回路４３が設けられている。
　不揮発性メモリ４０ａには、ディスプレイパネルの構成情報や固有ＩＤ等が格納されている。これらの不揮発性メモリ４０ａに記憶された情報は、表示制御回路６３により参照され、これらの情報に基づいて詳細な表示制御方法の切り替え、或いは、制御パラメータの最適化が行われる。また、固有ＩＤ等は、ディスプレイパネルと接続するシステム側からの照会が可能であり、ディスプレイパネルの判別や、最適な駆動方法の選択等に利用される。表示制御回路６３は、不揮発メモリ４０ａに格納された情報に基づいて表示制御のために使用する回路を切り替え、最適なディスプレイの表示制御を実現する。
　不揮発性メモリ４０ｂには、ゲートドライバの冗長救済情報等、ゲートドライバの駆動に必要な構成パラメータの情報が格納されている。
　同様に、不揮発メモリ４０ｃには、ソースドライバの冗長救済情報等、ソースドライバの駆動に必要な構成パラメータの情報が格納されている。
　尚、アクティブマトリクス基板６１、共通電極６２、表示制御回路６３、共通電極駆動回路６４、ソースドライバ６５、ゲートドライバ６６、及び、ＣＳドライバ６７の詳細な回路構成ならびにその機能については、公知の液晶表示装置の構成と略同様であるため、詳細な説明を割愛する。
　〈第６実施形態〉
　上述の通り、メモリ素子１、３～６は、書き込み前の第１状態ではトランジスタとして動作し、書き込み後の第２状態では２端子の抵抗素子として動作するため、このメモリ素子を論理回路に組み込むことで、論理回路の入力論理値に対する出力論理値を、メモリ素子の状態に応じて切り替えることができる。
　メモリ素子１、３～６を用いて論理回路を構成した例を、図１８～図２２に示す。図１６に示すメモリ回路８１は、インバータを構成する一方側のトランジスタをメモリ素子１で置き換えたものである。図１９に、メモリ素子１が書き込まれていない場合と書き込まれている場合における、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの表を示す。
　メモリ素子１が書き込まれていない（第１状態にある）ときは、メモリ素子１は通常のトランジスタとして動作するので、メモリ素子１のゲート端子にＶｉｎとして高レベル（Ｈ）の電圧を印加すると、オン状態となる。このとき、他方のトランジスタＴ１はドレインとゲートが同じ電源電圧Ｖｄｄに接続されているため常にオン状態であるが、メモリ素子１のオン抵抗がトランジスタＴ１のオン抵抗よりも十分小さく構成されているため、出力電圧Ｖｏｕｔは低レベル（Ｌ）のＶｓｓとなる。一方、メモリ素子１のゲート端子にＶｉｎとして低レベル（Ｌ）の電圧を印加すると、メモリ素子１はオフ状態となるので、出力電圧Ｖｏｕｔは、トランジスタＴ１の閾値電圧Ｖｔｈを考慮して、Ｖｄｄ－Ｖｔｈとなり、高レベル（Ｈ）の電圧が出力される。
　しかしながら、メモリ素子１を書き込み、第２状態に変化させると、ゲート端子に印加される電圧Ｖｉｎに拘わらず、メモリ素子１はオン状態となるため、出力電圧Ｖｏｕｔは常に低レベル（Ｌ）のＶｓｓとなる。
　この結果、メモリ素子１に書き込みを行うことで、インバータ回路の出力Ｖｏｕｔを所望の状態に固定化することが可能となる。
　別の見方をすると、図１８において、メモリ素子１とトランジスタＴ１の直列回路は、トランジスタＴ１を選択トランジスタとするメモリセルＣとみなすことができる。このとき、図１８は、選択トランジスタＴ１をオン状態とし、メモリセルＣを構成する直列回路の両端間に読み出し電圧Ｖｄｄ－Ｖｓｓが印加されている場合と等価である。メモリ素子１のゲート端子にＶｉｎとして低レベルの電圧を入力することで、図１９から、メモリ素子１と選択トランジスタＴ１の接続ノードの電圧Ｖｏｕｔを検知し、メモリ素子１の状態を判別できる。これにより、大規模なセンスアンプを用いることなく、論理出力としてメモリ素子１に記憶された情報を取り出すことができる。
　図２０に示すメモリ回路８２は、インバータを構成するトランジスタＴ１及びＴ２の一方側（例えば、Ｔ２）に、本発明のメモリ素子１を挿入したものである。図２１に、メモリ素子が書き込まれていない場合と書き込まれている場合における、入力電圧Ｖｉｎ、及び、メモリ素子１のゲート電極に入力される電圧ＲＯＭＢに対する出力電圧Ｖｏｕｔの表を示す。
　電圧ＲＯＭＢが高レベル（Ｈ）である場合、メモリ素子１の記憶状態に依らず、メモリ素子１のソース‐ドレイン間は低抵抗となるので、メモリ回路８２は、通常のインバータ回路として動作し、入力電圧Ｖｉｎが低レベル（Ｌ）のとき出力電圧Ｖｏｕｔは、トランジスタＴ１の閾値電圧Ｖｔｈを考慮してＶｄｄ－Ｖｔｈとなり、高レベル（Ｈ）に変化し、入力電圧Ｖｉｎが高レベル（Ｈ）のとき出力電圧Ｖｏｕｔが低レベル（Ｌ）に変化する。
　一方、電圧ＲＯＭＢが低レベル（Ｌ）である場合、メモリ素子１が書き込み前の第１状態にあるときは、メモリ素子１はオフ状態であるが、メモリ素子１が書き込まれて第２状態に変化しているとき、メモリ素子１のソース‐ドレイン間は低抵抗となる。このため、入力電圧Ｖｉｎを高レベル（Ｈ）とし、トランジスタＴ２をオン状態にすることで、メモリ素子１の記憶状態に応じて、出力電圧Ｖｏｕｔが切り替わる。
　即ち、メモリ回路８２は、入力電圧Ｖｉｎを高レベル（Ｈ）とし、電圧ＲＯＭＢを低レベル（Ｌ）とすることで、インバータの出力Ｖｏｕｔを、メモリ素子１の記憶状態に対応した電圧に固定することができる。これにより、論理回路８１と同様、大規模なセンスアンプを用いることなく、論理出力としてメモリ素子１に記憶された情報を取り出すことができる。
　ここで、メモリ回路８２を上述の不揮発性記憶装置４０の読み出しに利用する例を図２２に示す。図２０におけるトランジスタＴ２とメモリ素子１の直列回路は、図１５において選択トランジスタＴとメモリ素子Ｍを直列に接続したメモリセルＣと等価である。このとき、電圧ＲＯＭＢが選択された第１ワード線ＷＬ１に印加される電圧に、入力電圧Ｖｉｎが選択された第２ワード線ＷＬ２に印加される電圧に、夫々対応する。メモリ素子Ｍの選択トランジスタＴと接続しない一端がコモン線ＣＭＬに、選択トランジスタＴのメモリ素子Ｍと接続しない一端が選択されたビット線ＢＬに接続しているとする。
　選択されたメモリセルＣを読み出す場合、上述の通り、選択された第１ワード線ＷＬ１を介して、メモリ素子Ｍのゲート端子に低レベルのオフ電圧を印加し、選択された第２ワード線ＷＬ２を介して、選択トランジスタＴをオン状態にするための高レベルの電圧を、選択トランジスタＴのゲートに印加する。コモン線を所定の電位（例えば、接地電位）に固定し、選択されたビット線ＢＬに読み出し電圧Ｖｒを印加して、読み出しを行う。このとき、選択されたビット線ＢＬ側からトランジスタＴ３（図２０のトランジスタＴ１に相当）を備えた判別回路４７を挿入し、トランジスタＴ３とメモリセルＣとの接続ノードの電圧Ｖｏｕｔを検知する。Ｖｏｕｔが高レベルであれば、メモリ素子Ｍは第１状態であり、Ｖｏｕｔが低レベルであれば、メモリ素子Ｍは書き込み後の第２状態であると判別できる。
　これにより、判別回路４７として大規模なセンスアンプを備えることなく、電圧を検知することでメモリ素子に記憶された情報を読み出すことが可能となる。
　尚、図２２において、メモリ素子Ｍの記憶状態の判別に用いられるトランジスタＴ３は、ビット線に印加された読み出し電圧Ｖｒを分圧できればよいので、２端子の抵抗に置き換えても構わない。
　また、図１８、図２０において、高レベルの電源電圧Ｖｄｄに接続するトランジスタＴ１は、負荷回路として用いるためドレインとゲートを短絡しているが、より最適なオン抵抗となるように、ゲート端子にＶｄｄとは別の固定電圧を印加するようにしてもよい。また、メモリ素子１は、上述したメモリ素子３～６のメモリ素子の何れかであっても構わない。トランジスタＴ１～Ｔ３についても、上述の本発明のメモリ素子１又は３～６と同様の構造を採用しても構わない。その場合、トランジスタＴ１又はＴ２のメモリ素子としての記憶状態は第１状態に固定して用いる。尚、図１８及び図２０において、書き込みに必要な配線と回路は省略した。
　〈第７実施形態〉
　本発明のメモリ素子（メモリトランジスタ）を用いてメモリ回路を構成した別の例を図２３に示す。図２３の回路図に示すメモリ回路８３は、ＳＲＡＭ回路に本発明のメモリ素子１（１Ａ、１Ｂ）を組み込んだ例である。本実施形態では、メモリ素子１Ａと１Ｂのうち何れか一方のメモリ素子を書き込み、メモリ素子１Ａと１Ｂのうちどちらのメモリ素子が書き込まれているかで情報を不揮発的に保持する構成とする。図２４に、メモリ素子１Ｂが書き込まれている場合といない場合における、入力電圧Ｖｉｎ、及び、メモリ素子１Ａと１Ｂのゲートに入力される電圧ＲＯＭＢに対する出力電圧Ｖｏｕｔの表を示す。
　図２３に示すように、メモリ回路８３は、トランジスタＴ１、トランジスタＴ４（Ｔ４Ａ、Ｔ４Ｂ）、及び、メモリ素子１（１Ａ、１Ｂ）との直列回路を２組備え、トランジスタＴ４ＡとＴ４Ｂのうち一方のトランジスタのゲートと、他方のトランジスタのドレインを相互に接続したＳＲＡＭ回路が形成されている。
　当該直列回路は、上述したメモリ回路８２と同じ構成であるので、図２３の読み出しゲートトランジスタＴ５がオン状態では、入力電圧Ｖｉｎ、電圧ＲＯＭＢ、及び、メモリ素子１Ｂの記憶状態に応じて、出力電圧Ｖｏｕｔは図２１と同様に、図２４に示すように変化する。その後、読み出しゲートトランジスタＴ５をオフにすると、トランジスタＴ４Ａ及びＴ４Ｂの各ゲート端子に印加される電圧状態として、記憶状態を保持することができる。
　通常の使用では、メモリ回路８３は、電圧ＲＯＭＢを高レベル（Ｈ）として用いる。このとき、メモリ回路８３は、メモリ素子１Ａ、１Ｂの記憶状態に依らず、通常のＳＲＡＭ素子と同様の動作をする。
　ここで、トランジスタＴ４Ａのゲート端子に低レベル（Ｌ）の電圧が、トランジスタＴ４Ｂのゲート端子に高レベル（Ｈ）の電圧が保持されているとする。更に、メモリ素子１Ａが書き込まれており、メモリ素子１Ｂは書き込まれていないとする。この状態で、読み出しゲートトランジスタＴ５をオフにしたまま、電圧ＲＯＭＢを低レベル（Ｌ）とすると、メモリ素子１Ａは低抵抗となっているが、メモリ素子１Ｂがオフ状態であるので、メモリ素子１ＢとトランジスタＴ４Ｂの接続ノードの電圧が引き上げられ、これに伴ってトランジスタＴ４Ａのゲート端子の電圧が上昇する。これによりメモリ素子１ＡとトランジスタＴ４Ａの接続ノードの電圧が引き下げられる結果、トランジスタＴ４Ａのゲート端子の電圧が高レベル（Ｈ）に、トランジスタＴ４Ｂのゲート端子の電圧が低レベル（Ｌ）に入れ替わる。
　一方、トランジスタＴ４Ａのゲート端子に高レベル（Ｈ）の電圧が、トランジスタＴ４Ｂのゲート端子に低レベル（Ｌ）の電圧が保持されているとし、更に、メモリ素子１Ａは書き込まれておらず、メモリ素子１Ｂが書き込まれているとする。この状態で、読み出しゲートトランジスタＴ５をオフにしたまま、電圧ＲＯＭＢを低レベル（Ｌ）とすると、メモリ素子１Ｂは低抵抗となっているが、メモリ素子１Ａがオフ状態であるので、メモリ素子１ＡとトランジスタＴ４Ａの接続ノードの電圧が引き上げられ、これに伴ってトランジスタＴ４Ｂのゲート端子の電圧が上昇する。これによりメモリ素子１ＢとトランジスタＴ４Ｂの接続ノードの電圧が引き下げられる結果、トランジスタＴ４Ａのゲート端子の電圧が低レベル（Ｌ）に、トランジスタＴ４Ｂのゲート端子の電圧が高レベル（Ｈ）に入れ替わる。
　即ち、メモリ回路８３は、図２３の読み出しゲートトランジスタＴ５をオフにした状態でＲＯＭＢを低レベル（Ｌ）にすることで、ＳＲＡＭ回路の記憶状態がメモリ素子１Ａと１Ｂの記憶状態を反映したものに変更され、その後、ＲＯＭＢを高レベル（Ｈ）にすることで、ＳＲＡＭ回路の記憶状態はメモリ素子１Ａと１Ｂの記憶状態をコピーしたまま、通常のＳＲＡＭのデータ保持モードに移行する。この状態でＳＲＡＭ回路に対して読み出し動作を行うと通常の読み出しが実施され、書き換え動作を行うと通常と同様に書き換えが実施される。
　これにより、メモリ回路８３を、電源投入直後あるいは電源切断から復帰直後にメモリ素子１Ａと１Ｂの記憶状態をメモリ回路８３内のＳＲＡＭ回路にコピーした後、通常のＳＲＡＭ素子として使用することが可能となる。
　尚、図２３において、メモリ素子１Ａ及び１Ｂは、上述のメモリ素子３～６のメモリ素子の何れかであっても構わない。また、トランジスタＴ１、Ｔ４Ａ、Ｔ４Ｂ、及びＴ５についても、上述の本発明のメモリ素子１又は３～６と同様の構造を採用しても構わない。その場合、トランジスタＴ１、Ｔ４Ａ、Ｔ４Ｂ又はＴ５のメモリ素子としての記憶状態は第１状態に固定して用いる。また、高レベルの電源電圧Ｖｄｄに接続するトランジスタＴ１は、負荷回路として用いるためドレインとゲートを短絡しているが、より最適なオン抵抗となるように、ゲート端子にＶｄｄとは別の固定電圧を印加するようにしてもよい。
　図２３に示すメモリ回路８３において、メモリ素子１Ａ又は１Ｂを書き込む方法を図２５に示す。図２５では、図２３に示すメモリ回路８３に、メモリ素子１Ａ、１Ｂのドレインと接続し、書き込み電圧ＰＧＭＡ、ＰＧＭＢを印加するための配線が追加されている。
　図２５において、メモリ素子１Ａ又は１Ｂの何れか一方のメモリ素子を書き込む場合、トランジスタＴ１のドレインに供給される電圧をＶｄｄからＶｓｓに変化させるとともに、トランジスタＴ５をオン状態にして、Ｖｉｎ及びＶｏｕｔとして夫々低レベルの電圧を印加する。これにより、トランジスタＴ４Ａ及びＴ４Ｂのゲートが共に低レベルとなり、トランジスタＴ４Ａ及びＴ４Ｂがオフ状態となる。
　その後、書き込み対象のメモリ素子のドレイン及びゲートに書き込み電圧Ｖｐｐを印加する。例えば、メモリ素子１Ａに書き込みを行う場合には、メモリ素子１Ａのゲートに電圧ＲＯＭＢとして書き込み電圧Ｖｐｐを、メモリ素子１Ａのドレインに電圧ＰＧＭＡとして書き込み電圧Ｖｐｐを、夫々印加する。一方、書き込みを行わないメモリ素子１Ｂのドレインには、電圧ＰＧＭＢとして低レベルの電圧を印加するか、或いは、電圧を印加せずフローティング状態とする。
　このようにすることで、メモリ素子１Ａ又は１Ｂの書き込みを行うことができる。
　更に、ＳＲＡＭ回路に本発明のメモリ素子１（１Ａ、１Ｂ）を組み込んだ別の例を図２６に示す。図２６の回路図に示すメモリ回路８４は、メモリ素子１（１Ａ、１Ｂ）を、ＳＲＡＭ回路を構成するトランジスタＴ４（Ｔ４Ａ、Ｔ４Ｂ）に対して高電位側に接続し、メモリ素子１ＡとトランジスタＴ４Ａとの直列回路、及び、メモリ素子１ＢとトランジスタＴ４Ｂとの直列回路を構成したものである。本実施形態において、メモリ回路８４は、メモリ素子１Ａと１Ｂのうち何れか一方のメモリ素子を書き込み、メモリ素子１Ａと１Ｂのうちどちらのメモリ素子が書き込まれているかで情報を不揮発的に保持する構成とする。
　通常の使用では、メモリ回路８４は、電圧ＲＯＭＢを高レベル（Ｈ）として用いる。このとき、図２６のメモリ素子１Ａ、１Ｂは、図２３のメモリ回路８３においてドレインとゲートが短絡されたトランジスタＴ１と同様、負荷回路として働くため、メモリ回路８４は、メモリ素子１Ａ、１Ｂの記憶状態に依らず、通常のＳＲＡＭ素子と同様の動作をする。
　ここで、トランジスタＴ４Ａのゲート端子に低レベル（Ｌ）の電圧が、トランジスタＴ４Ｂのゲート端子に高レベル（Ｈ）の電圧が保持されているとする。更に、メモリ素子１Ｂが書き込まれており、メモリ素子１Ａは書き込まれていないとする。この状態で、読み出しゲートトランジスタＴ５をオフにしたまま、電圧ＲＯＭＢを低レベル（Ｌ）とすると、メモリ素子１Ｂは低抵抗となっているが、メモリ素子１Ａがオフ状態であるので、メモリ素子１ＡとトランジスタＴ４Ａの接続ノードの電圧が引き下げられ、これに伴ってトランジスタＴ４Ｂのゲート端子の電圧が低下する。これによりメモリ素子１ＢとトランジスタＴ４Ｂの接続ノードの電圧が引き上げられる結果、トランジスタＴ４Ａのゲート端子の電圧が高レベル（Ｈ）に、トランジスタＴ４Ｂのゲート端子の電圧が低レベル（Ｌ）に入れ替わる。
　一方、トランジスタＴ４Ａのゲート端子に高レベル（Ｈ）の電圧が、トランジスタＴ４Ｂのゲート端子に低レベル（Ｌ）の電圧が保持されているとし、更に、メモリ素子１Ｂは書き込まれておらず、メモリ素子１Ａが書き込まれているとする。この状態で、読み出しゲートトランジスタＴ５をオフにしたまま、電圧ＲＯＭＢを低レベル（Ｌ）とすると、メモリ素子１Ａは低抵抗となっているが、メモリ素子１Ｂがオフ状態であるので、メモリ素子１ＢとトランジスタＴ４Ｂの接続ノードの電圧が引き下げられ、これに伴ってトランジスタＴ４Ｂのゲート端子の電圧が低下する。これによりメモリ素子１ＡとトランジスタＴ４Ａの接続ノードの電圧が引き上げられる結果、トランジスタＴ４Ａのゲート端子の電圧が高レベル（Ｈ）に、トランジスタＴ４Ｂのゲート端子の電圧が低レベル（Ｌ）に入れ替わる。
　即ち、メモリ回路８４も、図２３に示したメモリ回路８３と同様、図２６の読み出しゲートトランジスタＴ５をオフにした状態でＲＯＭＢを低レベル（Ｌ）にすることで、ＳＲＡＭ回路の記憶状態がメモリ素子１Ａと１Ｂの記憶状態を反映したものに変更され、その後、ＲＯＭＢを高レベル（Ｈ）にすることで、ＳＲＡＭ回路の記憶状態はメモリ素子１Ａと１Ｂの記憶状態をコピーしたまま、通常のＳＲＡＭのデータ保持モードに移行する。この状態でＳＲＡＭ回路に対して読み出し動作を行うと通常の読み出しが実施され、書き換え動作を行うと通常と同様に書き換えが実施される。
　これにより、メモリ回路８４を、電源投入直後あるいは電源切断から復帰直後にメモリ素子１Ａと１Ｂの記憶状態をメモリ回路８４内のＳＲＡＭ回路にコピーした後、通常のＳＲＡＭ素子として使用することが可能となる。
　尚、図２６において、メモリ素子１Ａ及び１Ｂは、上述のメモリ素子３～６のメモリ素子の何れかであっても構わない。また、Ｔ４Ａ、Ｔ４Ｂ、及びＴ５についても、上述の本発明のメモリ素子１又は３～６と同様の構造を採用しても構わない。その場合、トランジスタＴ４Ａ、Ｔ４Ｂ、又はＴ５のメモリ素子としての記憶状態は第１状態に固定して用いる。
　上述のメモリ回路８４において、メモリ素子１Ａ又は１Ｂの書き込みを行う場合、メモリ素子１Ａと１Ｂの書き込み状態に対応するＳＲＡＭ回路の記憶状態とは逆の論理状態を、予めＳＲＡＭ回路に保持させておく。ここで、ＳＲＡＭ回路の記憶状態とは逆の論理状態とは、要するに、メモリ素子１Ａ又は１Ｂが所望の状態に書き込まれたとして、読み出しゲートトランジスタＴ５をオフにしたまま、電圧ＲＯＭＢを低レベル（Ｌ）としたときに現れるＳＲＡＭ回路の保持状態とは逆の保持状態のことである。
　その後、読み出しゲートトランジスタＴ５をオフにしたままで、電圧ＲＯＭＢ、及び電源電圧Ｖｄｄを、高レベル（Ｈ）から、更に高電圧の書き込み電圧Ｖｐｐにまで上昇させ、書き込みを行う。
　例として、図２６に示すメモリ回路８４において、メモリ素子１Ｂを書き込む方法を図２７に示す。図２６では、トランジスタＴ４Ａのゲート端子に低レベル（Ｌ）の電圧が、トランジスタＴ４Ｂのゲート端子に高レベル（Ｈ）の電圧が、夫々保持されている。
　この状態で、電圧ＲＯＭＢ、及び電源電圧Ｖｄｄを書き込み電圧Ｖｐｐにまで上昇させると、メモリ素子１ＢとトランジスタＴ４Ｂとの直列回路が導通し、トランジスタＴ４Ａのゲート端子の電圧がＶｓｓ近くまで引き下げられる。これにより、メモリ素子１Ｂのドレイン‐ソース間に書き込み電圧Ｖｐｐに近い電圧が印加され、ゲート‐ソース間にも同様に書き込み電圧Ｖｐｐに近い電圧が印加されるため、メモリ素子１Ｂが書き込まれる。
一方、トランジスタＴ４Ｂのゲート端子に印加される電圧はＶｐｐ近傍まで上昇し、メモリ素子１Ａのドレイン‐ソース間には、メモリ素子１Ａの書き込みを阻止できるだけの十分低い電圧が印加されるため、メモリ素子１Ａが書き込まれることはない。
　以上、本発明のメモリ素子（メモリトランジスタ）を用いることで、低電流・低電圧、即ち低消費電力で書き込みが可能なメモリ回路、及びメモリ回路の駆動方法が実現される。そして、当該メモリ回路をメモリセルとして用いることで、チップサイズの小型化が容易な不揮発性記憶装置を実現できる。また、本発明の不揮発性記憶装置を利用した液晶表示装置を実現できる。更に、本発明のメモリ素子を論理回路に組み込むことで、メモリ素子の記憶状態に応じて入力論理値に対する出力論理値の組み合わせが切り替えられるメモリ回路を実現できる。
　〈別実施形態〉
　以下に、別実施形態について説明する。
　〈１〉上記実施形態では、メモリ素子のトランジスタ構造が、ボトムゲート型の薄膜トランジスタで構成されている場合を例示したが、本発明はこれに限られるものではない。例えば、トップゲート型の薄膜トランジスタに本発明を適用する場合の例を図２８に示す。図２８（ａ）に、本発明の別実施形態に係るメモリ素子７の素子構造の断面図を模式的に示す。図２８（ｂ）に、メモリ素子７の上面のレイアウト例を示す。ガラス基板１０上に、金属酸化物半導体層１３、ゲート絶縁膜１２、ゲート電極１１が順に形成され、絶縁膜１９上に形成されたソース電極１４及びドレイン電極１５が、コンタクト開口部形成領域（図２８（ｂ）の領域２６）内に形成されたコンタクト開口部３１を介して、金属酸化物半導体層１３と接続している。
　ここで、書き込み時にチャネル領域の金属酸化物半導体層１３に流れる電流密度を増加させるため、チャネル幅を可能な限り狭くすることが好ましい。また、チャネル領域の金属酸化物半導体層１３の温度をジュール熱により効果的に上昇させるためには、ゲート電極１１の金属酸化物半導体層１３とオーバーラップする領域の幅を狭く、即ちチャネル長が短くなるようにゲート電極を配置することが好ましい。
　同様に、シリコン基板上に金属酸化物半導体層１３を形成し、ＭＯＳトランジスタ構造を備えるメモリ素子を構成することも可能である。
　〈２〉上記第４実施形態において、メモリセルアレイ４１が、コモン線が列方向に延伸している場合を例示したが、本発明はこれに限られるものではなく、コモン線が行方向に延伸する構成も可能である。また、個々のメモリセルＣのビット線と接続しない一端が、夫々、同じ固定電位（例えば、接地電位）に接続する構成としてもよい。その場合、メモリセルＣの当該一端と接続するコモン線が、全てのメモリセルについて共通とした構成と等価となる。
　〈３〉また、上記第４実施形態において、判別回路４７はコモン線側に設けられ、選択ビット線からコモン線に流れる電流をコモン線側で検知する構成としたが、読み出しにおいて、判別回路４７をビット線側に設け、選択ビット線からコモン線に流れる電流をビット線側で検知する構成とすることもできる。また、上記第６実施形態で説明したように、抵抗素子を備えた判別回路４７をビット線側に設け、選択ビット線からコモン線に読み出し電流が流れることに伴う電圧変化を検知する構成とすることもできる。
　〈４〉上記第４実施形態において、不揮発性記憶装置４０は、本発明のメモリ素子１又は３～９の何れかを備えていれば実現可能であり、メモリセルアレイ４１の構造や、他の制御回路、電圧印加回路等の回路構成により本発明が限定されるものではない。同様に、上記第５実施形態における液晶表示装置６０においても、当該液晶表示装置が不揮発性メモリを備え、当該不揮発性メモリが本発明のメモリ素子を備えていれば実現可能であり、液晶表示装置６０内の表示制御回路６３や画素回路７０等の構成により本発明が限定されるものではない。
　〈５〉上記実施形態では、メモリセルの動作説明、或いは、論理回路の動作説明において、選択トランジスタＴ、或いは論理回路を構成するトランジスタＴ１～Ｔ５がＮチャネルトランジスタであるとして説明したが、シリコン基板上にＣＭＯＳプロセスでトランジスタを形成する場合等には、Ｐチャネルトランジスタを用いても構わない。
　本発明は、メモリ回路、特に、メモリ素子を用いて情報を記憶する不揮発性記憶装置に利用可能である。また、メモリ素子を内部に備えることで、メモリ素子の記憶状態に応じて入力論理値に対する出力論理値の組み合わせが切り替わる論理回路としての利用が可能である。
１、３～７、Ｍ：　本発明に係るメモリ素子
２、Ｃ：　本発明に係るメモリセル（メモリ回路）
１０：　　基板
　１１：　ゲート電極
　１２：　ゲート絶縁膜
　１３：　金属酸化物半導体層
　１４：　ソース電極
　１５：　ドレイン電極
　１６：　チャネルエッチストッパ層
　１７：　パッシベーション層
　１８：　絶縁材料層（酸素吸収層）
　１９：　絶縁膜
　２６：　コンタクト開口部形成領域
　３１：　コンタクト開口部
４０：　　本発明に係る不揮発性記憶装置
４０ａ、４０ｂ、４０ｃ：　不揮発性メモリ
　４１：　メモリセルアレイ
　４２：　制御回路
　４３：　電圧発生回路
　４４：　ビット線電圧印加回路
　４５：　第１ワード線電圧印加回路
　４６：　第２ワード線電圧印加回路
　４７：　判別回路
　４８：　書き込み制御回路
６０：　　本発明に係る液晶表示装置
　６１：　アクティブマトリクス基板
　６２：　共通電極
　６３：　表示制御回路
　６４：　共通電極駆動回路
　６５：　ソースドライバ
　６６：　ゲートドライバ
　６７：　ＣＳドライバ
　７０：　画素回路
　７１：　薄膜トランジスタ
　７２：　液晶容量
　７３：　補助容量
８１～８４：　本発明に係る論理回路（メモリ回路）
ＢＬ、ＢＬ１～ＢＬｎ：　不揮発性記憶装置のビット線
ＣＭＬ、ＣＭＬ１～ＣＭＬｎ：　不揮発性記憶装置のコモン線
ＣＳＬ、ＣＳＬ１～ＣＳＬｊ：　液晶表示装置の補助容量線
ＧＬ、ＧＬ１～ＧＬｊ：　液晶表示装置のゲート線
Ｉｐｐ：　書き込み電流
Ｉｒ：　　読み出し電流
ＳＬ、ＳＬ１～ＳＬｋ：　液晶表示装置のソース線
　Ｔ：　　選択トランジスタ
Ｔ１～Ｔ５：　トランジスタ
Ｖｄ：　　ドレイン電圧
Ｖｄｄ：　高レベルの電源電圧
Ｖｄｓ：　ソース‐ドレイン間電圧
Ｖｇ：　　ゲート電圧
Ｖｇｓ：　ゲート‐ソース間電圧
Ｖｉｎ：　論理回路の入力電圧
Ｖｏｕｔ：　論理回路の出力電圧
Ｖｐｐ：　書き込み電圧
Ｖｓ：　　ソース電圧
Ｖｓｓ：　低レベルの電源電圧
ＷＬ１、ＷＬ１１～ＷＬ１ｍ：　不揮発性記憶装置の第１ワード線
ＷＬ２、ＷＬ２１～ＷＬ２ｍ：　不揮発性記憶装置の第２ワード線
 

Claims (34)

  1. 　ソース電極、ドレイン電極、ゲート電極、及び、金属酸化物半導体で構成されたソース領域、ドレイン領域、及びチャネル領域を有するトランジスタ構造を有するメモリトランジスタを備え、
    　前記メモリトランジスタが、
    　前記トランジスタ構造の前記ゲート電極の電圧印加状態に依存した電流電圧特性で、電流が前記トランジスタ構造の前記ソース電極と前記ドレイン電極の電圧印加状態に応じて流れる第１状態と、
    　前記ゲート電極の電圧印加状態に拘わらず、前記ソース電極と前記ドレイン電極の印加電圧に対してオーミックな抵抗特性を示す第２状態の何れかを不揮発的に保持し、
    　前記トランジスタ構造の前記ソース領域と前記ドレイン領域間に流れる電流により、前記ソース－ドレイン間の抵抗特性が低抵抗化し、前記第１状態から前記第２状態に変化することを特徴とするメモリ回路。
  2. 　前記第１状態から前記第２状態への変化が、前記トランジスタ構造の前記ソース領域と前記ドレイン領域間に流れる電流により生じたジュール熱により、前記チャネル領域の前記金属酸化物半導体を構成する元素の構成比率が変化することで生じることを特徴とする請求項１に記載のメモリ回路。
  3. 　前記金属酸化物半導体が、ＩｎまたはＧａまたはＺｎ元素を含んで構成されていることを特徴とする請求項１又は２に記載のメモリ回路。
  4. 　前記金属酸化物半導体が、ＩＧＺＯ（ＩｎＧａＺｎＯｘ）を含んで構成されていることを特徴とする請求項３に記載のメモリ回路。
  5. 　前記トランジスタ構造が、
    　前記チャネル領域の近傍に、前記チャネル領域外へ移動した前記金属酸化物半導体中の酸素を固定するための酸素吸収層を備えることを特徴とする請求項１～４の何れか一項に記載のメモリ回路。
  6. 　前記トランジスタ構造が、薄膜トランジスタであることを特徴とする請求項１～５の何れか一項に記載のメモリ回路。
  7. 　前記トランジスタ構造が、
    　前記チャネル領域内に、前記ソース領域と前記ドレイン領域の間を流れる電流の電流密度が最大となるチャネル内狭窄領域を有することを特徴とする請求項１～６の何れか一項に記載のメモリ回路。
  8. 　前記トランジスタ構造のチャネル長が、前記チャネル領域外を延伸する前記ゲート電極の幅よりも狭くなっていることを特徴とする請求項１～７の何れか一項に記載のメモリ回路。
  9. 　前記ゲート電極が、
    　特定の第１方向において、一方向に前記チャネル領域を超えて延伸し、
    　前記一方向を除く方向には、前記チャネル領域を超えて延出するが、他の素子と接続されないことを特徴とする請求項１～８の何れか一項に記載のメモリ回路。
  10. 　前記メモリトランジスタで構成されたメモリ素子に、選択トランジスタを直列に接続してなる直列回路を備えることを特徴とする請求項１～９の何れか一項に記載のメモリ回路。
  11. 　２つの前記メモリトランジスタを直列に接続してなる直列回路を備え、
    　２つの前記メモリトランジスタのうち一方がメモリ素子を、他方が選択トランジスタを構成し、
    　前記選択トランジスタを構成する前記メモリトランジスタの状態が前記第１状態に固定されていることを特徴とする請求項１～６の何れか一項に記載のメモリ回路。
  12. 　前記選択トランジスタを構成する前記メモリトランジスタのチャネル長に対するチャネル幅の比率が、前記メモリ素子を構成する前記メモリトランジスタのチャネル長に対するチャネル幅の比率より大きいことを特徴とする請求項１１に記載のメモリ回路。
  13. 　前記選択トランジスタを構成する前記メモリトランジスタの前記第１状態における閾値電圧が、前記メモリ素子を構成する前記メモリトランジスタの前記第１状態における閾値電圧より小さいことを特徴とする請求項１１又は１２に記載のメモリ回路。
  14. 　前記直列回路の一方端となる前記メモリ素子を構成する前記メモリトランジスタの前記ドレイン電極が、前記直列回路の他方端となる前記選択トランジスタを構成する前記メモリトランジスタの前記ソース電極よりも、高電圧側に接続されていることを特徴とする請求項１１～１３の何れか一項に記載のメモリ回路。
  15. 　請求項１～１０の何れか一項に記載のメモリ回路の駆動方法であって、
    　前記第１状態の前記メモリトランジスタの前記ゲート電極に所定の電圧を印加し、前記トランジスタ構造をオン状態にする工程と、
    　前記メモリトランジスタの前記ドレイン電極と前記ソース電極間に、前記メモリトランジスタを前記第１状態から前記第２状態に変化させる書き込みに必要な電圧を印加する工程を備えることを特徴とする駆動方法。
  16. 　請求項１～９の何れか一項に記載のメモリ回路の駆動方法であって、
    　前記メモリ回路が、前記メモリトランジスタで構成されたメモリ素子に、選択トランジスタを直列に接続してなる直列回路を備え、
    　前記第１状態の前記メモリトランジスタの前記ゲート電極に所定の電圧を印加し、前記トランジスタ構造をオン状態にする工程と、
    　前記選択トランジスタのゲート電極に所定の電圧を印加し、前記選択トランジスタをオン状態にする工程と、
    　前記メモリトランジスタの前記ドレイン電極と前記ソース電極間に、前記メモリトランジスタを前記第１状態から前記第２状態に変化させる書き込みに必要な電圧を印加する工程を備えることを特徴とする駆動方法。
  17. 　請求項１１～１４の何れか一項に記載のメモリ回路の駆動方法であって、
    　前記メモリ素子を構成する前記第１状態の前記メモリトランジスタの前記ゲート電極に所定の電圧を印加し、当該メモリトランジスタをオン状態にする工程と、
    　前記メモリ素子を構成する前記メモリトランジスタの前記ドレイン電極と前記ソース電極間に、当該メモリトランジスタを前記第１状態から前記第２状態に変化させる書き込みに必要な電圧を印加する工程と、
    　前記選択トランジスタを構成する前記メモリトランジスタのゲート電極に所定の電圧を印加し、当該メモリトランジスタをオン状態にする工程を備えることを特徴とする駆動方法。
  18. 　前記書き込みに必要な電圧が前記メモリ素子を構成する前記メモリトランジスタに印加されている時点において、
    　前記選択トランジスタを構成する前記メモリトランジスタの前記ソース電極の電圧を基準とした前記ゲート電極の印加電圧が、前記メモリ素子を構成する前記メモリトランジスタの前記ソース電極の電圧を基準とした前記ゲート電極の印加電圧よりも大きいことを特徴とする請求項１７に記載のメモリ回路の駆動方法。
  19. 　前記直列回路の一方端となる前記メモリ素子を構成する前記メモリトランジスタの前記ドレイン電極が、前記直列回路の他方端となる前記選択トランジスタを構成する前記メモリトランジスタの前記ソース電極よりも、高電圧側に接続されてなり、
    　前記選択トランジスタを構成する前記メモリトランジスタの前記ゲート電極に印加される電圧が、前記メモリ素子を構成する前記メモリトランジスタの前記ゲート電極に印加される電圧と同じ電圧であることを特徴とする請求項１８に記載のメモリ回路の駆動方法。
  20. 　前記ゲート電極に印加する電圧が、前記ドレイン電極に印加する電圧と同じであることを特徴とする請求項１５～１９の何れか一項に記載のメモリ回路の駆動方法。
  21. 　前記ゲート電極への電圧印加と、前記ドレイン電極への電圧印加を同時に行うことを特徴とする請求項１５～２０の何れか一項に記載のメモリ回路の駆動方法。
  22. 　基板温度を上昇させた状態で前記書き込みに必要な電圧の印加を行うことを特徴とする請求項１５～２１の何れか一項に記載のメモリ回路の駆動方法。
  23. 　請求項１～１４の何れか一項に記載のメモリ回路の駆動方法であって、
    　前記メモリトランジスタが前記第１状態にあるとすれば当該メモリトランジスタがオフ状態となる所定の電圧を、前記メモリトランジスタの前記ゲート電極に印加する工程と、
    　前記メモリトランジスタの前記ソース電極と前記ドレイン電極間に読み出しに必要な電圧を印加する工程と、
    　前記メモリトランジスタの前記ソース電極と前記ドレイン電極間に流れる電流量を検知することで、前記メモリトランジスタが前記第１状態にあるか前記第２状態にあるかを判別する工程を備えることを特徴とする駆動方法。
  24. 　請求項１０～１４の何れか一項に記載のメモリ回路の駆動方法であって、
    　前記選択トランジスタのゲート電極に所定の電圧を印加し、前記選択トランジスタをオン状態にする工程と、
    　前記メモリトランジスタが前記第１状態にあるとすれば当該メモリトランジスタがオフ状態となる所定の電圧を、前記メモリ素子を構成する前記メモリトランジスタの前記ゲート電極に印加する工程と、
    　前記直列回路の両端間に所定の読み出し電圧を印加する工程と、
    　前記直列回路における前記メモリ素子を構成する前記メモリトランジスタと前記選択トランジスタの接続ノードの電圧を検知する工程を備えることを特徴とする駆動方法。
  25. 　請求項１０～１４の何れか一項に記載のメモリ回路を、メモリセルとして複数、マトリクス状に配列してなるメモリセルアレイと、
    　同一行に配列された前記メモリセルの前記メモリ素子を構成する前記メモリトランジスタの前記ゲート電極同士を接続する、行方向に延伸する第１ワード線と、
    　同一行に配列された前記メモリセルの前記選択トランジスタの前記ゲート電極同士を接続する、行方向に延伸する第２ワード線と、
    　同一列に配列された前記メモリセルの前記直列回路の一方端同士を接続する、列方向に延伸するビット線と、
    　同一列または同一行に配列された前記メモリセルの前記直列回路の他方端同士を接続するソース線と、
    　前記第１ワード線に電圧を印加する第１ワード線電圧印加回路と、
    　前記第２ワード線に電圧を印加する第２ワード線電圧印加回路と、
    　前記読み出し対象または前記書き込み対象として選択された前記メモリセルに接続する前記ビット線に読み出し電圧または書き込み電圧を印加するビット線電圧印加回路と、
    　前記読み出し対象として選択された前記メモリセルが前記第１状態にあるか前記第２状態にあるかを判別する判別回路を備えることを特徴とする不揮発性記憶装置。
  26. 　前記判別回路は、前記選択された前記メモリセルの読み出しにおいて、
    　前記選択されたメモリセルに接続する前記第１ワード線に、前記メモリ素子を構成する前記メモリトランジスタが前記第１状態にあるとすれば当該メモリトランジスタがオフ状態となる所定の電圧が印加され、前記選択されたメモリセルに接続する前記第２ワード線に、前記選択トランジスタがオン状態となる所定の電圧が印加され、前記選択されたメモリセルに接続する前記ビット線に、前記読み出し電圧が印加された状態で、前記選択された前記メモリセルに流れる読み出し電流を検知することで、前記選択されたメモリセルが前記第１状態にあるか前記第２状態にあるかを判別することを特徴とする請求項２５に記載の不揮発性記憶装置。
  27. 　前記判別回路が、前記読出し対象として選択された前記メモリセルに接続する前記ビット線と前記ビット線電圧印加回路の間に挿入される抵抗を含んでなり、
    　前記判別回路は、前記選択された前記メモリセルの読み出しにおいて、
    　前記選択されたメモリセルに接続する前記第１ワード線に、前記メモリ素子を構成する前記メモリトランジスタが前記第１状態にあるとすれば当該メモリトランジスタがオフ状態となる所定の電圧が印加され、前記選択されたメモリセルに接続する前記第２ワード線に、前記選択トランジスタがオン状態となる所定の電圧が印加され、前記選択されたメモリセルに接続する前記ビット線に、前記読み出し電圧が印加された状態で、前記抵抗と前記選択されたメモリセルとの接続ノードの電圧を検知することで、前記選択されたメモリセルが前記第１状態にあるか前記第２状態にあるかを判別することを特徴とする請求項２５に記載の不揮発性記憶装置。
  28. 　前記ソース線が基準電位と接続していることを特徴とする請求項２５～２７の何れか一項に記載の不揮発性記憶装置。
  29. 　請求項２５～２８の何れか一項に記載の不揮発性記憶装置を備えたことを特徴とする液晶表示装置。
  30. 　前記メモリトランジスタで構成されたメモリ素子と、負荷回路を直列に接続してなる直列回路を備え、
    　前記直列回路の一端が高レベルの基準電圧に、他端が低レベルの基準電圧に接続し、
    　入力される前記メモリ素子の前記ゲート電極の電圧に応じて、出力である前記メモリ素子と前記負荷回路の接続ノードの電圧が切り替えられることを特徴とする請求項１～９の何れか一項に記載のメモリ回路。
  31. 　前記メモリトランジスタで構成されたメモリ素子に切替トランジスタを直列に接続した直列回路の一端と、負荷回路の一端とを接続し、
    　前記直列回路の他端、及び、前記負荷回路の他端のうち、何れか一方が高レベルの基準電圧に、何れか他方が低レベルの基準電圧に接続し、
    　入力される前記メモリ素子の前記ゲート電極の電圧、及び、入力される前記切替トランジスタのゲート電圧に応じて、出力である前記直列回路と前記負荷回路の接続ノードの電圧が切り替えられることを特徴とする請求項１～９の何れか一項に記載のメモリ回路。
  32. 　前記負荷回路が、トランジスタで構成され、
    　前記負荷回路を構成するトランジスタである負荷トランジスタのゲート電極には、前記負荷トランジスタをオン状態にするための所定の固定電圧が入力されていることを特徴とする請求項３０又は３１に記載のメモリ回路。
  33. 　前記負荷トランジスタが、前記メモリトランジスタであり、
    　その記憶状態が前記第１状態に固定されていることを特徴とする請求項３２に記載のメモリ回路。
  34. 　前記メモリトランジスタで構成されたメモリ素子に切替トランジスタを直列に接続してなる直列回路を２組備え、
    　一方の前記直列回路の前記切替トランジスタのドレイン端子と、他方の前記直列回路の前記切替トランジスタのゲート端子を相互に接続したＳＲＡＭ回路を備え、
    　入力される前記メモリ素子の前記ゲート電極に、前記メモリ素子が前記第１状態にあるとすれば前記トランジスタ構造がオフ状態となる低レベルの電圧を印加することで、前記ＳＲＡＭ回路の記憶状態が、前記メモリ素子に保持されている記憶状態に変更されることを特徴とする請求項１～９の何れか一項に記載のメモリ回路。
     
     
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