TWI732723B - 電阻式記憶胞及其相關的陣列結構 - Google Patents

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Abstract

一種電阻式記憶胞，包括一井區、第一摻雜區、第二摻雜區、第三摻雜區、第一閘極結構、第二閘極結構與第三閘極結構。第一閘極結構形成於該第一摻雜區與該第二摻雜區之間的井區的該表面上方。第二閘極結構形成於第二摻雜區上方。第三閘極結構形成於第二摻雜區與第三摻雜區之間的井區的表面上方。第一金屬層連接至第一摻雜區以及第三摻雜區。第二金屬層，連接至第一閘極結構的導電層與第三閘極結構的導電層。

Description

電阻式記憶胞及其相關的陣列結構
本發明是有關於一種非揮發性記憶體(Non-volatile memory)的記憶胞，且特別是有關於一種電阻式記憶體的記憶胞(resistive random-access memory cell)及其相關的陣列結構。
電阻式記憶體(resistive random-access memory，簡稱ReRAM)是一種非揮發性記憶體(non-volatile memory)，其由多個電阻式記憶胞(ReRAM cell)所組成。由於電阻式記憶體的製程步驟較少且具備較快的寫入速度，所以電阻式記憶體非常適合取代系統單晶片(SOC)中的嵌入式快閃記憶體(embedded flash memory)。因此，記憶體廠商以及代工廠已經開始投入電阻式記憶體的開發與研究。
請參照第1圖，其所繪示為習知電阻式記憶胞。如第1圖所示，電阻式記憶胞100包括堆疊的下電極106、絕緣層104、上電極102。當電阻式記憶體製造完成之後，其為初始狀態(initial state)。
於電阻式記憶胞100開始正式運作之前，需要先進行一形成動作(forming action)。於形成動作時，在上電極102與下電極106之間提供形成電壓 (forming voltage)。此時，絕緣層104中聚集的氧空位會形成可導電的裂縫(conducting filament)108，且可導電的裂縫108連接於上電極102與下電極106之間。
當電阻式記憶胞100經過形成動作之後，進一步提供低於形成電壓的多種偏壓，可使得電阻式記憶胞100在設定狀態(set state)與重置狀態(reset state)之間隨意地切換。其中，電阻式記憶胞100在設定狀態具有較小的電阻值，在重置狀態具有較大的電阻值。以下說明之。
於低電阻值的設定狀態時，可經由一重置動作(reset action)將電阻式記憶胞100變更為高電阻值的重置狀態。於重置動作時，在上電極102與下電極106之間提供重置電壓(reset voltage)。此時，絕緣層104中的裂縫108會經由氧化還原程序(redox process)，造成得裂縫108幾乎不連接於上電極102與下電極106之間。也就是說，當重置動作完成後，上電極102與下電極106之間為高電阻值的重置狀態。
於高電阻值的重置狀態時，可經由一設定動作(set action)將電阻式記憶胞100變更為低電阻值的設定狀態。於設定動作時，在上電極102與下電極106之間提供設定電壓(set voltage)。此時，絕緣層104中的裂縫108會完整地連接於上電極102與下電極106之間。也就是說，當設定動作完成後，上電極102與下電極104之間為低電阻值的設定狀態。
由以上之說明可知，於編程週期(program cycle)的編程動作(program action)時，電阻式記憶胞100可經由設定動作或者重置動作而成為設定狀態或者重置狀態。而上述設定狀態與重置狀態即為電阻式記憶胞100的二種儲存狀態。
再者，於讀取週期(read cycle)的讀取動作(read action)時，於上電極102與下電極106之間提供讀取電壓(read voltage)，如此，即可根據電阻式記憶胞100所產生的讀取電流來判定電阻式記憶胞100為設定狀態或者重置狀態。
本發明之主要目的在於提出一種電阻式記憶胞及其相關的陣列結構。其中，電阻式記憶胞為三個電晶體架構的記憶胞(3T cell)，或者五個電晶體架構的記憶胞(5T cell)。再者，本發明更利用以上二種電阻式記憶胞來組成陣列結構。
本發明係有關於一種電阻式記憶胞的陣列結構，該陣列結構具有一第一電阻式記憶胞，該第一電阻式記憶胞包括：一井區；一第一摻雜區、一第二摻雜區與一第三摻雜區，形成於該井區的一表面下方；一第一閘極結構，形成於該第一摻雜區與該第二摻雜區之間的該井區的該表面上方，其中該第一閘極結構包括堆疊的一第一絕緣層位與一第一導電層；一第二閘極結構，形成於該第二摻雜區上方，其中該第二閘極結構包括堆疊的一第二絕緣層位與一第二導電層，且該第二導電層作為一第一源極線；一第三閘極結構，形成於該第二摻雜區與該第三摻雜區之間的該井區的該表面上方，其中該第三閘極結構包括堆疊的一第三絕緣層位與一第三導電層；一第一金屬層，連接至該第一摻雜區與該第三摻雜區，且該第一金屬層作為一第一位元線；一第二金屬層，連接至該第一導電層與該第三導電層，且該第二金屬層作為一第一字元線；其中，於一形成動作時，該第一源極線接收一形成電壓，該第一字元線接收一開啟電壓，該第一位元線接收一接地電壓，該第二絕緣層形成可導電的一裂縫。
本發明係有關於一種電阻式記憶胞的陣列結構，該陣列結構具有一第一電阻式記憶胞，該第一電阻式記憶胞包括：一井區；一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區與一第五摻雜區，形成於該井區的一表面下方；一第一閘極結構，形成於該第一摻雜區與該第二摻雜區之間的該井區的該表面上方，其中該第一閘極結構包括堆疊的一第一絕緣層與一第一導電層；一第二閘極結構，形成於該第二摻雜區與該第三摻雜區之間的該井區的該表面上方，其中該第二閘極結構包括堆疊的一第二絕緣層與一第二導電層；一第三閘極結構，形成於該第三摻雜區上方，其中該第三閘極結構包括堆疊的一第三絕緣層與一第三導電層；一第四閘極結構，形成於該第三摻雜區與該第四摻雜區之間的該井區的該表面上方，其中該第四閘極結構包括堆疊的一第四絕緣層與一第四導電層；一第五閘極結構，形成於該第四摻雜區與該第五摻雜區之間的該井區的該表面上方，其中該第五閘極結構包括堆疊的一第五絕緣層與一第五導電層；一第一金屬層，連接至該第一摻雜區與該第五摻雜區，且該第一金屬層作為一第一位元線；一第二金屬層，連接至該第一導電層與該第五導電層，其中該第二金屬層作為一第一字元線；一第三金屬層，連接至該第二導電層與該第四導電層，其中該第三金屬層作為一第二字元線；其中，於一形成動作時，該第一源極線接收一形成電壓，該第一字元線接收一第一開啟電壓，該第二字元線接收一第二開啟電壓，該第一位元線接收一接地電壓，該第三絕緣層形成可導電的一裂縫。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100,200,600:電阻式記憶胞
102,106:電極
104:絕緣層
108:可導電的裂縫
210,220,230,611,612,613,614,615:摻雜區
212,232:穿透洞
222,619:延伸的輕摻雜汲區
250,260,270,650,660,670,680,690:閘極結構
252,262,272,652,662,672,682,692:絕緣層
255,265,275,655,665,675,685,695:導電層
280,302,304,630:金屬層
300,700:陣列結構
第1圖為習知電阻式記憶胞；第2A圖至第2E圖為本發明第一實施例電阻式記憶胞的製造方法流程圖、上視圖及其等效電路；第3A圖與第3B圖為由電阻式記憶胞所組成的陣列結構之上視圖與等效電路；第4A圖至第4D圖為本發明陣列結構進行各式動作的偏壓示意圖；第5A圖與第5B圖為本發明第二實施例電阻式記憶胞及其等效電路；第6圖為由電阻式記憶胞所組成的陣列結構之等效電路；以及第7A圖至第7D圖為本發明陣列結構進行各式動作的偏壓示意圖。
請參照第2A圖至第2E圖，其所繪示為本發明第一實施例電阻式記憶胞的製造方法流程圖、上視圖及其等效電路。
如第2A圖所示，於P型井區PW的表面上方形成多個閘極結構(gate structure)250、260、270，每個閘極結構250、260、270有相同的構造。再者，閘極結構250、260、270包括絕緣層252、262、272以及導電層255、265、275。以第二閘極結構260為例，絕緣層262位於P型井區PW的表面上方，且導電層265位於絕緣層262上方。
根據本發明的第一實施例，絕緣層262係由多個材料層堆疊(stack)而成，導電層265由多個材料層堆疊而成。舉例來說，絕緣層262包括二氧化矽層(SiO2)與二氧化鉿層(HfO2)；導電層265包括鈦層(Ti)、氮化鈦層(TiN)與鎢 層(W)。其中，二氧化鉿(HfO2)為高介電係數材料層(high-k material layer)，適用於電阻式記憶體。二氧化矽層(SiO2)位於P型井區PW的表面上方，二氧化鉿層(HfO2)位於二氧化矽層(SiO2)上方，鈦層(Ti)位於二氧化鉿層(HfO2)上方，氮化鈦層(TiN)位於鈦層(Ti)上方，鎢層(W)位於氮化鈦層(TiN)上方。
當然，本發明並不限定於上述材料堆疊的閘極結構。在此領域的技術人員也可以修改上述的材料層，並達成本發明的目的。舉例來說，絕緣層262中的高介電係數材料層可由氧化鉭(Ta2O5)層來取代。另外，導電層265中也可以修改成利用鈦層(Ti)與鎢層(W)堆疊而成。
如第2B圖所示，接著進行摻雜製程，於P型井區PW暴露的表面下方形成第一摻雜區210、第二摻雜區220、第三摻雜區230。其中，第二摻雜區220為一合併摻雜區(merged doped region)。
舉例來說，在半導體的CMOS製程中，可在摻雜區中形成輕摻雜汲(lightly doped drain、簡稱LDD)區。以第2B圖為例來說明，於進行摻雜製程時，於五個閘極結構之間共可形成分離的四個摻雜區。再者，於第二閘極結構260二側的二個摻雜區形成延伸的輕摻雜汲(extended LDD)區222，使得第二閘極結構260二側的二個摻雜區互相重疊(overlap)而形成合併摻雜區220。當然，在其他的實施例中，也可以不用進行延伸的輕摻雜汲區製程。
如第2C圖與第2D圖所示，形成一第一金屬層280位於三個閘極結構250、260、270的上方，經由二個穿透洞(via)212、232連接至第一摻雜區210與第三摻雜區230。再者，更形成一第二金屬層(未繪示)連接於二個導電層255、275。因此，本發明第一實施例的電阻式記憶胞200即製造完成。其中，第2D圖沿著CC'虛線的剖面圖即為第2C圖。
根據本發明的第一實施例，第一金屬層280作為電阻式記憶胞200的位元線(bit line)BL。再者，第二金屬層(未繪示)作為電阻式記憶胞200的字元線(word line)WL。導電層265作為電阻式記憶胞200的源極線(source line)SL。
如第2C圖所示，第一摻雜區210、第二摻雜區220與第一閘極結構250形成第一電晶體M1；第二摻雜區220與第二閘極結構260形成第二電晶體M2；第二摻雜區220、第三摻雜區230與第三閘極結構270形成第三電晶體M3。另外，由於第二摻雜區220為合併摻雜區(merged doped region)，所以可視為第二電晶體M2的二個汲/源端(drain/source terminal)相互連接。
如第2E圖所示，電阻式記憶胞200包括三個電晶體M1~M3。第一電晶體M1的第一汲/源端連接至位元線BL，第一電晶體M1的閘極端(gate terminal)連接至字元線WL；第二電晶體M2的第一汲/源端與第二汲/源端相互連接，第二電晶體M2的第一汲/源端連接至第一電晶體M1的第二汲/源端，第二電晶體M2的閘極端連接至源極線SL；第三電晶體M3的第一汲/源端連接至位元線BL，第三電晶體M3的第二汲/源端連接至第二電晶體M2的第二汲/源端，第三電晶體M3的閘極端連接至字元線WL。換言之，本發明第一實施例之電阻式記憶胞為三個電晶體架構的記憶胞(3T cell)。
再者，多個電阻式記憶胞可組成電阻式記憶胞的陣列結構。請參照第3A圖與第3B圖，其所繪示為由電阻式記憶胞所組成的陣列結構之上視圖與等效電路。陣列結構300由2×2個電阻式記憶胞c11~c22所組成。每一個電阻式記憶胞c11~c22的結構相同於第2D圖與第2E圖，其詳細結構不再贅述。當然，本發明並不限定於2×2個電阻式記憶胞c11~c22的陣列結構300，在此領域的技術人員 可以根據本發明的說明來組成m×n個電阻式記憶胞的陣列結構，且m與n為正整數。
如第3A圖所示，金屬層302連接至記憶胞c11中的第一電晶體與第三電晶體的閘極端，且金屬層302可作為字元線WL1。同理，金屬層304連接至記憶胞c21中的第一電晶體與第三電晶體的閘極端，且金屬層304可作為字元線WL2。
如第3B圖所示，在陣列結構300中，第一列的二個電阻式記憶胞c11~c12連接至字元線WL1與源極線SL1，第一列的二個電阻式記憶胞c11~c12連接至對應的位元線BL1、BL2。再者，第二列的二個電阻式記憶胞c21~c22連接至字元線WL2與源極線SL2，第二列的二個電阻式記憶胞c11~c12連接至對應的位元線BL1、BL2。
再者，對陣列結構300的字元線WL1~WL2、源極線SL1~SL2、位元線BL1~BL2提供適當的偏壓，可對電阻式記憶胞c21~c22進行形成動作、重置動作、設定動作、讀取動作。以下詳細說明之。
請參照第4A圖至第4D圖，其所繪示為本發明陣列結構進行各式動作的偏壓示意圖。其中，陣列結構300每次動作時，會有一條字元線會動作，用以決定一選定列(selected row)，其他字元線則為非選定列(unselected row)。
當陣列結構300製造完成後，電阻式記憶胞c21~c22皆為初始狀態(initial state)，因此需要先進行形成動作(forming action)。如第4A圖所示，其為陣列結構進行形成動作的偏壓示意圖。
於形成動作時，字元線WL1接收開啟電壓(Von)，字元線WL2接收關閉電壓(Voff)，源極線SL1接收形成電壓(Vpp)，源極線SL2接收接地電壓 (0V)，位元線BL1接收接地電壓(0V)，位元線BL2接收控制電壓(Vdd)。因此，陣列結構300中，連接至字元線WL1的第一列為選定列，連接至字元線WL2的第二列為非選定列。其中，形成電壓(Vpp)、開啟電壓(Von)與控制電壓(Vdd)皆為正電壓，形成電壓(Vpp)大於開啟電壓(Von)，且形成電壓(Vpp)大於控制電壓(Vdd)。舉例來說，形成電壓(Vpp)為4V，開啟電壓(Von)與控制電壓(Vdd)為0.8V，關閉電壓(Voff)為接地電壓(0V)。
於選定列中，由於源極線SL1接收形成電壓(Vpp)且位元線BL1為接地電壓(0V)，所以記憶胞c11為選定記憶胞(selected cell)。另外，由於位元線BL2接收控制電壓(Vdd)，所以記憶胞c12為非選定記憶胞(unselected cell)。再者，於非選定列中，由於字元線WL2接收關閉電壓(Voff)，所以記憶胞c21、c22為非選定記憶胞(unselected cell)。
於選定記憶胞c11中，第一電晶體M1與第三電晶體M3開啟，使得第二電晶體M2閘極結構中的絕緣層承受形成電壓(forming voltage)，源極線SL1與位元線BL1之間產生形成電流(forming current)。其中，第一部分的形成電流If1經由第一電晶體M1流向位元線BL1，第二部分的形成電流If2經由第三電晶體M3流向位元線BL1。而形成電流通過第二電晶體M2的絕緣層時，即可在絕緣層中形成可導電的裂縫。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行形成動作。此處不再贅述。
再者，如果形成動作所產生的形成電流太大時，可能造成選定記憶胞c11中的絕緣層被燒毀(burn-out)。當選定記憶胞c11中的絕緣層被燒毀後，選定記憶胞c11將無法再切換其狀態。為了防止形成動作時，形成電流過大造成於選定記憶胞c11中的絕緣層燒毀。本發明可以在選定記憶胞c11的源極線SL1或 者位元線BL1上連接一限流器(current limiter)，用以限制形成電流的大小，以防止選定記憶胞c11中的絕緣層被燒毀。
如第4B圖所示，其為陣列結構進行重置動作的偏壓示意圖。於重置動作時，字元線WL1接收開啟電壓(Von)，字元線WL2接收關閉電壓(Voff)，源極線SL1接收重置電壓(Vreset)，源極線SL2接收接地電壓(0V)，位元線BL1接收接地電壓(0V)，位元線BL2接收控制電壓(Vdd)。因此，電阻式記憶胞c11為選定記憶胞(selected cell)，其他電阻式記憶胞c12~c22為非選定記憶胞。舉例來說，重置電壓(Vreset)為1.65V，開啟電壓(Von)與控制電壓(Vdd)為0.8V，關閉電壓(Voff)為接地電壓(0V)。
於選定記憶胞c11中，第一電晶體M1與第三電晶體M3開啟，使得第二電晶體M2閘極結構中的絕緣層承受重置電壓(reset voltage)，使得第二電晶體M2呈現高電阻值的重置狀態(reset state)，亦即選定記憶胞呈現高電阻值的重置狀態(reset state)。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行重置動作。此處不再贅述。
如第4C圖所示，其為陣列結構進行設定動作的偏壓示意圖。於設定動作時，字元線WL1接收開啟電壓(Von)，字元線WL2接收關閉電壓(Voff)，源極線SL1接收設定電壓(Vset)，源極線SL2接收接地電壓(0V)，位元線BL1接收接地電壓(0V)，位元線BL2接收控制電壓(Vdd)。因此，電阻式記憶胞c11為選定記憶胞(selected cell)，其他電阻式記憶胞c12~c22為非選定記憶胞。舉例來說，設定電壓(Vset)為2.15V，開啟電壓(Von)與控制電壓(Vdd)為0.8V，關閉電壓(Voff)為接地電壓(0V)。
於選定記憶胞c11中，第一電晶體M1與第三電晶體M3開啟，使得第二電晶體M2閘極結構中的絕緣層承受設定電壓(set voltage)，使得第二電晶體M2呈現低電阻值的設定狀態(set state)，亦即選定記憶胞呈現低電阻值的設定狀態(set state)。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行設定動作。此處不再贅述。
如第4D圖所示，其為陣列結構進行讀取作的偏壓示意圖。於讀取動作時，字元線WL1接收開啟電壓(Von)，字元線WL2接收關閉電壓(Voff)，源極線SL1、SL2接收接地電壓(0V)，位元線BL1接收讀取電壓(Vr)，位元線BL2接收接地電壓(0V)。因此，電阻式記憶胞c11為選定記憶胞(selected cell)，其他電阻式記憶胞c12~c22為非選定記憶胞。舉例來說，讀取電壓(Vr)為0.7V~1.2V，開啟電壓(Von)為0.8V，關閉電壓(Voff)為接地電壓(0V)。亦即，形成電壓(Vpp)大於設定電壓(Vset)，設定電壓(Vset)大於重置電壓(Vreset)，重置電壓(Vreset)大於讀取電壓(Vr)。
於選定記憶胞c11中，第一電晶體M1與第三電晶體M3開啟，使得第二電晶體M2閘極結構中的絕緣層承受讀取電壓(read voltage)，因此位元線BL1與源極線SL1之間產生讀取電流。
當第二電晶體M2為低電阻值的設定狀態(set state)時，選定記憶胞c11會產生較大的讀取電流。當第二電晶體M2為高電阻值的重置狀態(reset state)時，選定記憶胞會產生較小的讀取電流。換言之，根據選定記憶胞c11所產生的讀取電流即可判斷選定記憶胞c11為設定狀態或者重置狀態。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行讀取動作。此處不再贅述。
請參照第5A圖與第5B圖，其所繪示為本發明第二實施例電阻式記憶胞及其等效電路。
如第5A圖所示，P型井區PW的表面下方有五個摻雜區611~615，P型井區PW的表面上方有五閘極結構650、660、670、680、690。其中，第一閘極結構650位於第一摻雜區611與第二摻雜區612之間；第二閘極結構660位於第二摻雜區612與第三摻雜區613之間；第三閘極結構670位於第三摻雜區613上方；第四閘極結構680位於第三摻雜區613與第四摻雜區614之間；第五閘極結構690位於第四摻雜區614與第五摻雜區615之間。再者，第三摻雜區613中包括延伸的輕摻雜汲(extended LDD)區619，所以第三摻雜區613為一合併摻雜區(merged doped region)。當然，在其他的實施例中，也可以不用進行延伸的輕摻雜汲區製程。
再者，每個閘極結構650、660、670、680、690有相同的構造。閘極結構650、660、670、680、690包括絕緣層652、662、672、682、692以及導電層655、665、675、685、695。以第三閘極結構670為例，絕緣層672位於第三摻雜區613上方，且導電層675位於絕緣層672上方。
根據本發明的第二實施例，絕緣層672係由多個材料層堆疊(stack)而成，導電層675由多個材料層堆疊而成。舉例來說，絕緣層672包括二氧化矽層(SiO2)與二氧化鉿層(HfO2)；導電層275包括鈦層(Ti)、氮化鈦層(TiN)與鎢層(W)。其中，二氧化鉿(HfO2)為高介電係數材料層(high-k material layer)，適用於氧化物材料的(oxide-based)電阻式記憶體。二氧化矽層(SiO2)位於P型井區PW的表面上方，二氧化鉿層(HfO2)位於二氧化矽層(SiO2)上方，鈦層(Ti)位於二氧化 鉿層(HfO2)上方，氮化鈦層(TiN)位於鈦層(Ti)上方，鎢層(W)位於氮化鈦層(TiN)上方。
當然，本發明並不限定於上述材料堆疊的閘極結構。在此領域的技術人員也可以修改上述的材料層，並達成本發明的目的。舉例來說，絕緣層672中的高介電係數材料層可由Ta2O5來取代。另外，導電層675中也可以修改成利用鈦層(Ti)與鎢層(W)堆疊而成。
再者，於第5A圖中，一第一金屬層630位於五個閘極結構650、660、670、680、690的上方，經由二個穿透洞(via)連接至第一摻雜區611與第五摻雜區615，第一金屬層630作為電阻式記憶胞600的位元線(bit line)BL。一第二金屬層(未繪示)連接於二個導電層655、695，且第二金屬層(未繪示)作為電阻式記憶胞600的第一字元線(word line)WL1。再者，一第三金屬層(未繪示)連接於二個導電層665、685，且第二金屬層(未繪示)作為電阻式記憶胞600的第二字元線WL2。另外，導電層675作為電阻式記憶胞600的源極線(source line)SL。
如第5A圖所示，第一摻雜區611、第二摻雜區612與第一閘極結構650形成第一電晶體M1；第二摻雜區612、第三摻雜區613與第二閘極結構660形成第二電晶體M2；第三摻雜區613與第三閘極結構670形成第三電晶體M3；第三摻雜區613、第四摻雜區614與第四閘極結構680形成第四電晶體M4；第四摻雜區614、第五摻雜區615與第五閘極結構690形成第五電晶體M5。另外，由於第三摻雜區613為合併摻雜區(merged doped region)，所以可視為第三電晶體M3的二個汲/源端(drain/source terminal)相互連接。
如第5B圖所示，電阻式記憶胞600包括五個電晶體M1~M5。第一電晶體M1的第一汲/源端連接至位元線BL，第一電晶體M1的閘極端(gate terminal)連接至第一字元線WL1；第五電晶體M5的第一汲/源端連接至位元線BL，第五電晶體M5的閘極端連接至第一字元線WL1；第二電晶體M2的第一汲/源端連接至第一電晶體M1的第二汲/源端，第二電晶體M2的閘極端連接至第二字元線WL2；第四電晶體M4的第一汲/源端連接至第五電晶體M5的第二汲/源端，第四電晶體M4的閘極端連接至第二字元線WL2；第三電晶體M3的第一汲/源端與第二汲/源端相互連接，第三電晶體M3的第一汲/源端連接至第二電晶體M2的第二汲/源端，第三電晶體M3的閘極端連接至源極線SL，第三電晶體M3的第二汲/源端連接至第四電晶體M4的第二汲/源端。換言之，本發明第二實施例之電阻式記憶胞為五個電晶體架構的記憶胞(5T cell)。
再者，多個電阻式記憶胞可組成電阻式記憶胞的陣列結構。請參照第6圖，其所繪示為由電阻式記憶胞所組成的陣列結構之等效電路。陣列結構700由2×2個電阻式記憶胞c11~c22所組成。每一個電阻式記憶胞c11~c22的結構相同於第5A圖與第5B圖，其詳細結構不再贅述。當然，本發明並不限定於2×2個電阻式記憶胞c11~c22的陣列結構700，在此領域的技術人員可以根據本發明的說明來組成m×n個電阻式記憶胞的陣列結構，且m與n為正整數。
如第6圖所示，在陣列結構700中，第一列的二個電阻式記憶胞c11~c12連接至第一字元線WL1、第二字元線WL1與源極線SL1，第一列的二個電阻式記憶胞c11~c12連接至對應的位元線BL1、BL2。再者，第二列的二個電阻式記憶胞c21~c22連接至第三字元線WL3、第四字元線WL4與源極線SL2，第二列的二個電阻式記憶胞c11~c12連接至對應的位元線BL1、BL2。
再者，對陣列結構700的字元線WL1~WL4、源極線SL1~SL2、位元線BL1~BL2提供適當的偏壓，可對電阻式記憶胞c21~c22進行形成動作、重置動作、設定動作、讀取動作。以下詳細說明之。
請參照第7A圖至第7D圖，其所繪示為本發明陣列結構進行各式動作的偏壓示意圖。其中，陣列結構700每次動作時，會有二條字元線動作，用以決定一選定列(selected row)，其他字元線則為非選定列(unselected row)。
當陣列結構700製造完成後，電阻式記憶胞c21~c22皆為初始狀態(initial state)，因此需要先進行形成動作(forming action)。如第7A圖所示，其為陣列結構進行形成動作的偏壓示意圖。
於形成動作時，第一字元線WL1接收第一開啟電壓(Von1)，第二字元線WL2接收第二開啟電壓(Von2)，第三字元線WL3與第四字元線WL4接收關閉電壓(Voff)，源極線SL1接收形成電壓(Vpp)，源極線SL2接收接地電壓(0V)，位元線BL1接收接地電壓(0V)，位元線BL2接收控制電壓(Vdd)。因此，陣列結構700中，連接至第一字元線WL1與第二字元線WL2的第一列為選定列，連接至第三字元線WL4與第四字元線WL4的第二列為非選定列。其中，形成電壓(Vpp)、第一開啟電壓(Von1)、第二開啟電壓(Von2)與控制電壓(Vdd)皆為正電壓，形成電壓(Vpp)大於第二開啟電壓(Von2)，第二開啟電壓(Von2)大於第一開啟電壓(Von1)，且形成電壓(Vpp)大於控制電壓(Vdd)。舉例來說，形成電壓(Vpp)為4V，第二開啟電壓(Von2)為2V，第一開啟電壓(Von1)與控制電壓(Vdd)為0.8V，關閉電壓(Voff)為接地電壓(0V)。
於選定列中，由於源極線SL1接收形成電壓(Vpp)且位元線BL1為接地電壓(0V)，所以記憶胞c11為選定記憶胞(selected cell)。另外，由於位元線 BL2接收控制電壓(Vdd)，所以記憶胞c12為非選定記憶胞(unselected cell)。再者，於非選定列中，由於第三字元線WL3與第四字元線WL4接收關閉電壓(Voff)，所以記憶胞c21、c22為非選定記憶胞(unselected cell)。
於選定記憶胞c11中，第一電晶體M1、第二電晶體M2、第四電晶體M4與第五電晶體M5開啟，使得第三電晶體M3閘極結構中的絕緣層承受形成電壓(forming voltage)，源極線SL1與位元線BL1之間產生形成電流(forming current)。其中，第一部分的形成電流If1經由第二電晶體M2與第一電晶體M1流向位元線BL1，第二部分的形成電流If2經由第四電晶體M4與第五電晶體M5流向位元線BL1。而形成電流通過第三電晶體M3的絕緣層時，即可在絕緣層中形成可導電的裂縫。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行形成動作。此處不再贅述。
相同地，如果形成動作所產生的形成電流太大時，可能造成選定記憶胞c11中的絕緣層被燒毀(burn-out)。當選定記憶胞c11中的絕緣層被燒毀後，選定記憶胞c11將無法再切換其狀態。為了防止形成動作時，形成電流過大造成於選定記憶胞c11中的絕緣層燒毀。本發明可以在選定記憶胞c11的源極線SL1或者位元線BL1上連接一限流器(current limiter)，用以限制形成電流的大小，以防止選定記憶胞c11中的絕緣層被燒毀。
如第7B圖所示，其為陣列結構進行重置動作的偏壓示意圖。於重置動作時，第一字元線WL1接收第一開啟電壓(Von1)，第二字元線WL2接收第二開啟電壓(Von2)，第三字元線WL3與第四字元線WL4接收關閉電壓(Voff)，源極線SL1接收重置電壓(Vreset)，源極線SL2接收接地電壓(0V)，位元線BL1接收接地電壓(0V)，位元線BL2接收控制電壓(Vdd)。因此，電阻式記憶胞c11為選 定記憶胞(selected cell)，其他電阻式記憶胞c12~c22為非選定記憶胞。舉例來說，重置電壓(Vreset)為1.65V，第二開啟電壓(Von2)為2V，第一開啟電壓(Von)與控制電壓(Vdd)為0.8V，關閉電壓(Voff)為接地電壓(0V)。
於選定記憶胞c11中，第一電晶體M1、第二電晶體M2、第四電晶體M4、第五電晶體M5開啟，使得第三電晶體M3閘極結構中的絕緣層承受重置電壓(reset voltage)，使得第三電晶體M3呈現高電阻值的重置狀態(reset state)，亦即選定記憶胞呈現高電阻值的重置狀態(reset state)。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行重置動作。此處不再贅述。
如第7C圖所示，其為陣列結構進行設定動作的偏壓示意圖。於設定動作時，第一字元線WL1接收第一開啟電壓(Von1)，第二字元線WL2接收第二開啟電壓(Von2)，第三字元線WL3與第四字元線WL4接收關閉電壓(Voff)，源極線SL1接收設定電壓(Vset)，源極線SL2接收接地電壓(0V)，位元線BL1接收接地電壓(0V)，位元線BL2接收控制電壓(Vdd)。因此，電阻式記憶胞c11為選定記憶胞(selected cell)，其他電阻式記憶胞c12~c22為非選定記憶胞。舉例來說，設定電壓(Vset)為2.15V，第二開啟電壓(Von2)為2V，第一開啟電壓(Von1)與控制電壓(Vdd)為0.8V，關閉電壓(Voff)為接地電壓(0V)。
於選定記憶胞c11中，第一電晶體M1、第二電晶體M2、第四電晶體M4與第五電晶體M5開啟，使得第三電晶體M3閘極結構中的絕緣層承受設定電壓(set voltage)，使得第三電晶體M3呈現低電阻值的設定狀態(set state)，亦即選定記憶胞呈現低電阻值的設定狀態(set state)。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行設定動作。此處不再贅述。
如第7D圖所示，其為陣列結構進行讀取作的偏壓示意圖。於讀取動作時，第一字元線WL1接收第一開啟電壓(Von1)，第二字元線WL2接收第二開啟電壓(Von2)，第三字元線WL3與第四字元線WL4接收關閉電壓(Voff)，源極線SL1、SL2接收接地電壓(0V)，位元線BL1接收讀取電壓(Vr)，位元線BL2接收接地電壓(0V)。因此，電阻式記憶胞c11為選定記憶胞(selected cell)，其他電阻式記憶胞c12~c22為非選定記憶胞。舉例來說，讀取電壓(Vr)為0.7V~1.2V，第一開啟電壓(Von1)與第二開啟電壓(Von2)為0.8V。亦即，形成電壓(Vpp)大於設定電壓(Vset)，設定電壓(Vset)大於重置電壓(Vreset)，重置電壓(Vreset)大於讀取電壓(Vr)。
於選定記憶胞c11中，第一電晶體M1、第二電晶體M2、第四電晶體M4與第五電晶體M5開啟，使得第三電晶體M3閘極結構中的絕緣層承受讀取電壓(read voltage)，因此位元線BL1與源極線SL1之間產生讀取電流。
當第三電晶體M3為低電阻值的設定狀態(set state)時，選定記憶胞c11會產生較大的讀取電流。當第三電晶體M3為高電阻值的重置狀態(reset state)時，選定記憶胞會產生較小的讀取電流。換言之，根據選定記憶胞c11所產生的讀取電流即可判斷選定記憶胞c11為設定狀態或者重置狀態。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行讀取動作。此處不再贅述。
由以上的說明可之，本發明提出一種電阻式記憶胞及其相關的陣列結構。其中，電阻式記憶胞可為三個電晶體架構的記憶胞(3T cell)，或者五個電晶體架構的記憶胞(5T cell)。再者，提供適當的偏壓，可對電阻式記憶胞進行形成動作、重置動作、設定動作與讀取動作。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200:電阻式記憶胞
210,220,230:摻雜區
222:延伸的輕摻雜汲區
250,260,270:閘極結構
252,262,272:絕緣層
255,265,275:導電層
280:金屬層

Claims (20)

  1. 一種電阻式記憶胞的陣列結構，該陣列結構具有一第一電阻式記憶胞，該第一電阻式記憶胞包括：一井區；一第一摻雜區、一第二摻雜區與一第三摻雜區，形成於該井區的一表面下方；一第一閘極結構，形成於該第一摻雜區與該第二摻雜區之間的該井區的該表面上方，其中該第一閘極結構包括堆疊的一第一絕緣層位與一第一導電層；一第二閘極結構，形成於該第二摻雜區上方，其中該第二閘極結構包括堆疊的一第二絕緣層位與一第二導電層，且該第二導電層作為一第一源極線；一第三閘極結構，形成於該第二摻雜區與該第三摻雜區之間的該井區的該表面上方，其中該第三閘極結構包括堆疊的一第三絕緣層位與一第三導電層；一第一金屬層，連接至該第一摻雜區與該第三摻雜區，且該第一金屬層作為一第一位元線；一第二金屬層，連接至該第一導電層與該第三導電層，且該第二金屬層作為一第一字元線；其中，於一形成動作時，該第一源極線接收一形成電壓，該第一字元線接收一開啟電壓，該第一位元線接收一接地電壓，該第二絕緣層形成可導電的一裂縫。
  2. 如申請專利範圍第1項所述之電阻式記憶胞的陣列結構，其中該第二絕緣層包括一高介電係數材料層。
  3. 如申請專利範圍第2項所述之電阻式記憶胞的陣列結構，其中該高介電係數材料為一二氧化鉿層或一氧化鉭層。
  4. 如申請專利範圍第1項所述之電阻式記憶胞的陣列結構，於該形成動作時，該第一源極線或該第一位元線連接至一限流器，用以限制該第一電阻式記憶胞產生的一形成電流。
  5. 如申請專利範圍第1項所述之電阻式記憶胞的陣列結構，於一重置動作時，該第一源極線接收一重置電壓，該第一字元線接收該開啟電壓，該第一位元線接收該接地電壓，使得該第一電阻式記憶胞呈現高電阻值的一重置狀態。
  6. 如申請專利範圍第1項所述之電阻式記憶胞的陣列結構，於一設定動作時，該第一源極線接收一設定電壓，該第一字元線接收該開啟電壓，該第一位元線接收該接地電壓，使得該第一電阻式記憶胞呈現低電阻值的一設定狀態。
  7. 如申請專利範圍第1項所述之電阻式記憶胞的陣列結構，於一讀取動作時，該第一源極線接收該接地電壓，該第一字元線接收該開啟電壓，該第一位元線接收一讀取電壓，使得該第一電阻式記憶胞產生一讀取電流，且根據該讀取電流決定該第一電阻式記憶胞的狀態。
  8. 如申請專利範圍第1項所述之電阻式記憶胞的陣列結構，其中該第一摻雜區、該第二摻雜區與該第一閘極結構形成一第一電晶體；該第二摻雜區與該第二閘極結構形成一第二電晶體；該第二摻雜區、該第三摻雜區與該第三閘極結構形成一第三電晶體；該第一電晶體的一第一汲/源端連接至該第一位元線，該第一電晶體的一閘極端連接至該第一字元線，該第三電晶體的一第一汲/源端連接至該第一位元線，該第三電晶體的一閘極端連接至該第一字元線，該第二電晶體的一第一汲/源端連接至該第一電晶體的一第二汲/源端，該第 二電晶體的一第二汲/源端連接至該第三電晶體的一第二汲/源端，該第二電晶體的一閘極端連接至該第一源極線，且該第二電晶體的該第一汲/源端與該第二電晶體的該第二汲/源端互相連接。
  9. 如申請專利範圍第8項所述之電阻式記憶胞的陣列結構，更包括一第二電阻式記憶胞，具有一第四電晶體、一第五電晶體與一第六電晶體；其中該第四電晶體的一第一汲/源端連接至一第二位元線，該第四電晶體的一閘極端連接至該第一字元線，該第六電晶體的一第一汲/源端連接至該第二位元線，該第六電晶體的一閘極端連接至該第一字元線，該第五電晶體的一第一汲/源端連接至該第四電晶體的一第二汲/源端，該第五電晶體的一第二汲/源端連接至該第六電晶體的一第二汲/源端，該第五電晶體的一閘極端連接至該第一源極線，且該第五電晶體的該第一汲/源端與該第五電晶體的該第二汲/源端互相連接。
  10. 如申請專利範圍第9項所述之電阻式記憶胞的陣列結構，更包括一第三電阻式記憶胞，具有一第七電晶體、一第八電晶體與一第九電晶體；其中該第七電晶體的一第一汲/源端連接至該第一位元線，該第七電晶體的一閘極端連接至一第二字元線，該第九電晶體的一第一汲/源端連接至該第一位元線，該第九電晶體的一閘極端連接至該第二字元線，該第八電晶體的一第一汲/源端連接至該第七電晶體的一第二汲/源端，該第八電晶體的一第二汲/源端連接至該第九電晶體的一第二汲/源端，該第八電晶體的一閘極端連接至一第二源極線，且該第八電晶體的該第一汲/源端與該第八電晶體的該第二汲/源端互相連接。
  11. 一種電阻式記憶胞的陣列結構，該陣列結構具有一第一電阻式記憶胞，該第一電阻式記憶胞包括：一井區；一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區與一第五摻雜區，形成於該井區的一表面下方；一第一閘極結構，形成於該第一摻雜區與該第二摻雜區之間的該井區的該表面上方，其中該第一閘極結構包括堆疊的一第一絕緣層與一第一導電層；一第二閘極結構，形成於該第二摻雜區與該第三摻雜區之間的該井區的該表面上方，其中該第二閘極結構包括堆疊的一第二絕緣層與一第二導電層；一第三閘極結構，形成於該第三摻雜區上方，其中該第三閘極結構包括堆疊的一第三絕緣層與一第三導電層；一第四閘極結構，形成於該第三摻雜區與該第四摻雜區之間的該井區的該表面上方，其中該第四閘極結構包括堆疊的一第四絕緣層與一第四導電層；一第五閘極結構，形成於該第四摻雜區與該第五摻雜區之間的該井區的該表面上方，其中該第五閘極結構包括堆疊的一第五絕緣層與一第五導電層；一第一金屬層，連接至該第一摻雜區與該第五摻雜區，且該第一金屬層作為一第一位元線；一第二金屬層，連接至該第一導電層與該第五導電層，其中該第二金屬層作為一第一字元線；一第三金屬層，連接至該第二導電層與該第四導電層，其中該第三金屬層作為一第二字元線； 其中，於一形成動作時，該第一源極線接收一形成電壓，該第一字元線接收一第一開啟電壓，該第二字元線接收一第二開啟電壓，該第一位元線接收一接地電壓，該第三絕緣層形成可導電的一裂縫。
  12. 如申請專利範圍第11項所述之電阻式記憶胞的陣列結構，其中該第三絕緣層包括一高介電係數材料層。
  13. 如申請專利範圍第12項所述之電阻式記憶胞的陣列結構，其中該高介電係數材料為一二氧化鉿層或者一氧化鉭層。
  14. 如申請專利範圍第11項所述之電阻式記憶胞的陣列結構，於該形成動作時，該第一源極線或該第一位元線連接至一限流器，用以限制該第一電阻式記憶胞產生一形成電流。
  15. 如申請專利範圍第11項所述之電阻式記憶胞的陣列結構，於一重置動作時，該第一源極線接收一重置電壓，該第一字元線接收該第一開啟電壓，該第二字元線接收該第二開啟電壓，該第一位元線接收該接地電壓，使得該第一電阻式記憶胞呈現高電阻值的一重置狀態。
  16. 如申請專利範圍第11項所述之電阻式記憶胞的陣列結構，於一設定動作時，該第一源極線接收一設定電壓，該第一字元線接收該第一開啟電壓，該第二字元線接收該第二開啟電壓，該第一位元線接收該接地電壓，使得該第一電阻式記憶胞呈現低電阻值的一設定狀態。
  17. 如申請專利範圍第11項所述之電阻式記憶胞的陣列結構，於一讀取動作時，該第一源極線接收該接地電壓，該第一字元線接收該開啟電壓，該第二字元線接收該第二開啟電壓，該第一位元線接收一讀取電壓，使得該第 一電阻式記憶胞產生一讀取電流，且根據該讀取電流決定該第一電阻式記憶胞的狀態。
  18. 如申請專利範圍第11項所述之電阻式記憶胞的陣列結構，其中該第一摻雜區、該第二摻雜區與該第一閘極結構形成一第一電晶體；該第二摻雜區、該第三摻雜區與該第二閘極結構形成一第二電晶體；該第三摻雜區與該第三閘極結構形成一第三電晶體；該第三摻雜區、該第四摻雜區與該第四閘極結構形成一第四電晶體；該第四摻雜區、該第五摻雜區與該第五閘極結構形成一第五電晶體；該第一電晶體的一第一汲/源端連接至該第一位元線，該第一電晶體的一閘極端連接至該第一字元線，該第五電晶體的一第一汲/源端連接至該第一位元線，該第五電晶體的一閘極端連接至該第一字元線，該第二電晶體的一第一汲/源端連接至該第一電晶體的一第二汲/源端，該第二電晶體的一閘極端連接至該第二字元線，該第四電晶體的一第一汲/源端連接至該第五電晶體的一第二汲/源端，該第四電晶體的一閘極端連接至該第二字元線，該第三電晶體的一第一汲/源端連接至該第二電晶體的一第二汲/源端，該第三電晶體的一第二汲/源端連接至該第四電晶體的一第二汲/源端，該第三電晶體的一閘極端連接至該第一源極線，且該第三電晶體的該第一汲/源端與該第三電晶體的該第二汲/源端互相連接。
  19. 如申請專利範圍第18項所述之電阻式記憶胞的陣列結構，更包括一第二電阻式記憶胞，具有一第六電晶體、一第七電晶體、一第八電晶體、一第九電晶體與一第十電晶體，該第六電晶體的一第一汲/源端連接至一第二位元線，該第六電晶體的一閘極端連接至該第一字元線，該第十電晶體的一第一汲/源端連接至該第二位元線，該第十電晶體的一閘極端連接至該第一字元線， 該第七電晶體的一第一汲/源端連接至該第六電晶體的一第二汲/源端，該第七電晶體的一閘極端連接至該第二字元線，該第九電晶體的一第一汲/源端連接至該第十電晶體的一第二汲/源端，該第九電晶體的一閘極端連接至該第二字元線，該第八電晶體的一第一汲/源端連接至該第七電晶體的一第二汲/源端，該第八電晶體的一第二汲/源端連接至該第九電晶體的一第二汲/源端，該第八電晶體的一閘極端連接至該第一源極線，且該第八電晶體的該第一汲/源端與該第八電晶體的該第二汲/源端互相連接。
  20. 如申請專利範圍第19項所述之電阻式記憶胞的陣列結構，更包括一第三電阻式記憶胞，具有一第十一電晶體、一第十二電晶體、一第十三電晶體、一第十四電晶體與一第十五電晶體，該第十一電晶體的一第一汲/源端連接至該第一位元線，該第十一電晶體的一閘極端連接至一第三字元線，該第十五電晶體的一第一汲/源端連接至該第一位元線，該第十五電晶體的一閘極端連接至該第三字元線，該第十二電晶體的一第一汲/源端連接至該第十一電晶體的一第二汲/源端，該第十二電晶體的一閘極端連接至一第四字元線，該第十四電晶體的一第一汲/源端連接至該第十五電晶體的一第二汲/源端，該第十四電晶體的一閘極端連接至該第四字元線，該第十三電晶體的一第一汲/源端連接至該第十二電晶體的一第二汲/源端，該第十三電晶體的一第二汲/源端連接至該第十四電晶體的一第二汲/源端，該第十三電晶體的一閘極端連接至一第二源極線，且該第十三電晶體的該第一汲/源端與該第十三電晶體的該第二汲/源端互相連接。
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