TW201732813A - 非揮發性記憶體裝置及其結構 - Google Patents

非揮發性記憶體裝置及其結構 Download PDF

Info

Publication number
TW201732813A
TW201732813A TW105134637A TW105134637A TW201732813A TW 201732813 A TW201732813 A TW 201732813A TW 105134637 A TW105134637 A TW 105134637A TW 105134637 A TW105134637 A TW 105134637A TW 201732813 A TW201732813 A TW 201732813A
Authority
TW
Taiwan
Prior art keywords
volatile memory
data storage
region
storage unit
unit
Prior art date
Application number
TW105134637A
Other languages
English (en)
Inventor
陳祈材
郭文賢
施孟君
王清煌
李嘉富
池育德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201732813A publication Critical patent/TW201732813A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/22—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the metal-insulator-metal type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices

Abstract

本發明實施例揭示一種非揮發性記憶體胞，其包括資料儲存單元、選擇單元及切換單元。該資料儲存單元經組態以儲存資訊位元且具有第一端及第二端。該第一端耦合至位元線。該選擇單元經組態以存取該資料儲存單元，且該選擇單元具有耦合至選擇線之第一端、耦合至該資料儲存單元之該第二端之第二端及耦合至源極線之第三端。該切換單元經組態以執行形成操作且具有耦合至形成線之第一端及耦合至該資料儲存單元之該第二端之第二端。

Description

非揮發性記憶體裝置及其結構
本發明實施例係有關非揮發性記憶體裝置及其結構。
非揮發性記憶體係甚至在電源被切斷且再次接通之後亦能夠擷取資訊位元之一記憶體類型。在過去幾年，相較於傳統硬碟儲存媒體(例如磁帶及光碟(CD))，非揮發性記憶體備受關注。在諸多類型之非揮發性記憶體中，電阻性非揮發性記憶體因其快速之存取時間及高裝置密度而被視為頗具前景之記憶體技術。然而，電阻性非揮發性記憶體之發展可能在裝置微型化方面面臨挑戰。當所要裝置尺寸不斷縮小時，需要考量例如功率、操作時間及循環耐久性等等之所有效能指標。
根據本發明的一實施例，一種非揮發性記憶體胞，其包括：資料儲存單元，其經組態以儲存資訊位元，該資料儲存單元具有第一端及第二端，該第一端耦合至位元線；選擇單元，其經組態以存取該資料儲存單元，該選擇單元具有耦合至選擇線之第一端、耦合至該資料儲存單元之該第二端之第二端及耦合至源極線之第三端；以及切換單元，其經組態以執行形成操作，該切換單元具有耦合至形成線之第一端及耦合至該資料儲存單元之該第二端之第二端。 根據本發明的一實施例，一種非揮發性記憶體裝置包括：一第一摻雜劑類型之一半導體基板；一第二摻雜劑類型之一源極區及一汲極區，其等兩者形成於該半導體基板中；一閘極區，其位於該源極區及該汲極區上方；一可變電阻層，其電耦合至該汲極區；一第一摻雜區；一第二摻雜區，其電耦合至該可變電阻層；及一輕微摻雜區，其安置於該第二摻雜區與該源極區之間，該輕微摻雜區屬於該第二摻雜劑類型。 根據本發明的一實施例，一種非揮發性記憶體陣列包括：複數個形成線；複數個源極線；複數個位元線；複數個字線；及複數個非揮發性記憶體胞，其等各包括：一切換單元，其電耦合至該複數個形成線之一各自者；一選擇單元，其電耦合至該複數個字線之一各自者及該複數個源極線之一者；及一資料儲存單元，其電耦合至該複數個位元線之一各自者。
以下揭示內容提供用於實施所提供之標的之不同特徵之諸多不同實施例或實例。下文描述元件及配置之特定實例以簡化本發明。當然，此等僅為實例且不意欲具限制性。舉例而言，在以下描述中第一特徵形成於第二特徵上方或第一特徵形成於第二特徵上可包含其中第一特徵及第二特徵係直接接觸而形成之實施例，且亦包含其中額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸之實施例。另外，本發明可在各種實例中重複元件符號及/或字母。此重複係出於簡單及明確目的，且其本身並不指示所討論之各種實施例及/或組態之間之關係。 此外，為易於描述，在本文中可使用例如「下方」、「之下」、「下」、「之上」、「上方」及其類似者之空間相對術語來描述如圖式中所繪示之一元件或特徵與另一元件或特徵之關係。該空間相對術語除涵蓋圖式中所描繪之定向之外，亦意欲涵蓋使用或操作中之裝置之不同定向。設備可依其他方式經定向(旋轉90度或依其他定向)，且同樣可相應地解釋本文中所使用之空間相對描述詞。 電阻性非揮發性記憶體或電阻性隨機存取記憶體(RRAM)經組態為將資料邏輯狀態儲存於嵌入式可變電阻元件中之一非揮發性記憶體類型。然而，隨著裝置幾何大小不斷減小，既有RRAM技術遇到製造挑戰。同時，操作電壓及電流應隨著元件及特徵之小型化而減小。否則，用於形成RRAM胞之過高形成電壓位準會損壞記憶體結構。因為電壓應力可持續性在更先進之製造程序(例如28 nm程序或更佳之程序)下變得較弱，所以此種情況對於較薄之裝置特徵而言將變得更為嚴峻。 鑑於以上提及問題，本發明實施例討論改良RRAM架構。可使用先進程序流程來實施所提出之RRAM胞，同時保持在高形成電壓位準下之可持續性。裝置佔據面積保持較小且製造程序與當前主流程序流程相容。循環耐久性可有效增強且RRAM之效能因此得到增強。 圖1展示根據一些實施例之非揮發性記憶體陣列10之一示意圖。參考圖1，非揮發性記憶體陣列10包括配置成列及行之複數個非揮發性記憶體胞。為了繪示，圖中僅展示四個列及五個行。此外，例示性非揮發性記憶體胞100展示於記憶體陣列10之左上角。另外，非揮發性記憶體陣列10包括複數個位元線BL0至BL4、複數個源極線SL0至SL4、複數個選擇(字)線WL0至WL3及複數個形成線FL0至FL3。非揮發性記憶體胞之各者包括電耦合至各自位元線、源極線、選擇線及形成線之四個端子。舉例而言，記憶體胞100耦合至位元線BL0、字線WL0、源極線SL0及形成線FL0。列或行之數目僅用於繪示，且任何其他數目個列或行亦在本發明之預期範疇內。 圖2A展示根據一些實施例之圖1之非揮發性記憶體胞100之一電路圖。參考圖2A，非揮發性記憶體胞100經組態以儲存資訊位元，其可藉由適當操作來存取。非揮發性記憶體胞100包括資料儲存單元102、選擇單元104及切換單元106。在下文實施例中，為簡單起見，基於記憶體胞100來描述及繪示非揮發性記憶體陣列10之結構或功能。 如圖2A中所展示，非揮發性記憶體胞100包含位元線端子(BT)、閘極端子(GT)、源極端子(ST)及形成端子(FT)。資料儲存單元102、選擇單元104及切換單元106接合於共同端CE處。此外，資料儲存單元102包括在位元線端子(BT)處耦合至位元線BL0之第一端。此外，資料儲存單元102包括耦合至選擇單元104及切換單元106之第二端。資料儲存單元102經組態以儲存可由選擇單元104存取之一或多個資訊位元。另外，資料儲存單元102包括可變電阻元件來保存資訊位元。此外，資料儲存單元102經組態以接收存取電壓位準(例如設定電壓位準或重設電壓位準)以在存取操作期間改變電阻。資料儲存單元102甚至在沒有電源之情況下亦能夠保持電阻值，藉此結合選擇單元104及切換單元106構成非揮發性記憶體裝置。 選擇單元104經組態以選擇(啟動)來自記憶體陣列10之所關注之非揮發性記憶體胞。此外，選擇單元104經組態以回應於寫入電壓位準而對資料儲存單元102執行讀取或寫入操作。在實施例中，選擇單元104經組態以將分別對應於邏輯「0」或「1」狀態之二進位電壓位準(即，設定電壓位準及重設電壓位準)提供至資料儲存單元102。 選擇單元104包括用作閘極端子(GT)之第一端、耦合至資料儲存單元102之第二端之第二端及用作源極端子(ST)之第三端。在一些實施例中，選擇單元104包括電晶體。舉例而言，選擇單元104可由P型或N型金屬氧化物半導體(MOS)電晶體來實施。在本實施例中，選擇單元104為N型MOS電晶體。此外，電晶體104之閘極端子(GT)耦合至記憶體陣列10之字線WL0。此外，電晶體104之源極端子(ST)耦合至對應源極線SL0，且電晶體104之汲極端子在共同端CE處耦合至資料儲存單元102。儘管在本實施例中使用MOS電晶體，但其他適合裝置及電路(例如雙極接面電晶體(BJT))亦在本發明之預期範疇內。 切換單元106包括在形成端子(FT)處耦合至形成線FL0之第一端。此外，切換單元106包括耦合至資料儲存單元102之第二端之第二端。就功能性而言，切換單元106用作資料儲存單元102之形成操作中之傳導元件。在其他情況中，切換元件106可經切斷以便避免資料儲存單元102之非所要傳導。在一些實施例中，如同選擇單元104，切換單元106亦可經組態以存取資料儲存單元102。在任一情況中，切換單元106可不與選擇單元104同時操作。舉例而言，當切換單元106經組態以形成或存取(例如，寫入或讀取)資料儲存單元102時，選擇單元104之至少一個端子經浮動使得選擇單元104被切斷。相比而言，當選擇單元104經組態以存取資料儲存單元102時，切換單元106之至少一個端子經浮動使得切換單元106被切斷。 在一些實施例中，切換單元106包括二極體，例如PN接面二極體、PIN二極體及肖特基(Schottky)二極體。在一些實施例中，切換單元104包含MIM (金屬-絕緣體-金屬)或SIS (矽-絕緣體-矽)裝置。在一些實施例中，障壁金屬層或黏合劑層插入於上述裝置中。 圖2B展示圖2A之資料儲存單元102之方塊圖。參考圖2B，資料儲存單元102包括第一電極121、第二電極122及位於第一電極121與第二電極122之間之可變電阻層123。在實施例中，第一電極121用作頂部電極且形成記憶體胞100之四個端子中之位元線端子。另外，第二電極122用作底部電極(其亦為共同端CE)且耦合至選擇單元104及切換單元106。 第一電極121包括導電材料，例如Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN、W及其他適合材料。第二電極122包括導電材料，例如W、WN、TaN、TiN、Pt、Cu、TiAlN、TaSiN、TaSi2 、TiC、TaC及Nb-TiO2 及其他適合材料。在實施例中，第一電極121可由類似於第二電極122中所使用之材料製成，或反之亦然。 可變電阻層123基於自第一電極121及第二電極122接收之電流或電壓而組態。可變電阻層123可包括鈣鈦礦材料，例如PCMO (Prx Ca1-x MnO3 )、YBCO (YBa2 Cu3 Oy )或GBCO (GdBaCox Oy )。在一些實施例中，可變電阻層123可包含多晶之NiOx (x=1或1.5)、V2 O5 、ZnO、Nb2 O5 、TiO2 、HfO2 、HfAlO、Al2 O3 、WO3 、CoO、Ta2 O5 及其他適合材料。 下表1展示電阻性非揮發性記憶體胞100之例示性操作。該操作包含形成操作、寫入操作及讀取操作。 在形成操作中，資料儲存單元102接收形成電壓位準，例如，跨越其兩端施加之電脈衝。此外，形成電壓位準之範圍可自約2.8伏特至約7伏特，例如3.5伏特。接著，在可變電阻層123內建立傳導路徑(亦指稱纖絲路徑)。傳導路徑歸因於可變電阻層123中之缺陷(指稱氧空位(氧化鍵中之移除的氧位置))而形成。因此，可變電阻層123中之非導電金屬氧化物因形成程序而呈現電阻性性質。在形成程序之後，資料儲存單元102能夠在不同電阻狀態之間切換。在形成操作中，選擇單元104受保護而不受相對較高形成電壓位準之影響。在實施例中，源極線SL0或字線WL0在形成資料儲存單元102時經浮動。 形成操作可分成兩種類型。在第一種類型(形成-1)操作中，如表1及圖2A中所展示，切換單元106之陽極端耦合至形成線FL0且切換單元106之陰極端電耦合至資料儲存單元102。接著，正形成電壓位準V5藉由切換單元106自形成線FL0被施加至資料儲存單元102，同時位元線BL0接地。替代地，如稍後將參考圖3A所繪示及描述，切換單元106可經翻轉使得陽極端耦合至資料儲存單元102。因此，第二種類型形成-2操作可被執行，其中自位元線BL0接收形成電壓位準，同時形成線FL0接地。兩種類型之形成操作針對實質上相同持續時間採用類似形成電壓位準且達成相當的形成效能。 上文所繪示之形成操作指稱基於列的形成。在該情況中，在記憶體陣列10之相同列上之各非揮發性記憶體胞(例如記憶體胞100)組態有實質上相同電壓設定。替代地，當列中之單個記憶體胞形成於形成操作中時，剩餘記憶體胞接收低於所需形成電壓位準之電壓降。因此，將不會形成的此等記憶體胞不經歷形成操作。將形成-1類型作為實例。大於零伏特之抑制電壓位準(例如0.3伏特)被施加至位元線BL1至BL4。因此，除非揮發性記憶體胞100之外，剩餘記憶體胞不經受形成操作。 在寫入操作中，可變電阻層123可藉由重設操作經組態為高電阻狀態(HRS)。此外，可變電阻層123可藉由設定操作經組態為低電阻狀態(LRS)。在設定操作中，當選擇記憶體胞100時，回應於一組適當操作電壓位準接通相應選擇單元104。舉例而言，閘極端子可接收字線電壓位準VWL =V1作為約1.2伏特之選擇電壓位準，位元線端子可接收約1.2伏特之位元線電壓位準VBL =V3，且源極端子可接地。相比而言，在重設操作中，閘極端子接收字線電壓位準V1作為約1.4伏特之選擇電壓位準，源極端子可接收約1.4伏特之源極線電壓位準VSL =V6，且位元線電壓接地。在本實施例中，跨越資料儲存單元102之電壓極性針對雙極可變電阻層123之設定操作及重設操作係相反的。替代地，在一些實施例中，用於存取操作之電壓極性針對單極可變電阻層123可為相同的。 在讀取操作中，選擇單元104經接通以藉由偵測可變電阻層123之電阻來判定儲存於資料儲存單元102中之邏輯值。此藉由以下步驟來達成：供應預定電壓位準，量測資料儲存單元123中之電流且接著比較電流值與預定值。字線電壓位準可被設定為電源電壓位準，即，V2=約1伏特之VDD。位元線電壓位準可被判定為V4=0.2伏特。 在本實施例中，選擇單元104在形成操作期間浮動。舉例而言，針對討論中之記憶體胞100之字線端子WL0及/或源極線端子SL0可為浮動的。行進藉由資料儲存單元102之形成電流在形成程序中僅被引導至切換單元104。應瞭解，正常形成電壓位準將達到高達3.5伏特或甚至7伏特，此取決於資料儲存單元之形成方法及組成。在選擇適當切換單元之106的情況下，此形成電壓位準不會引起問題。然而，選擇單元104之操作電壓被設定成低於形成電壓位準。另外，閘極區中之閘極氧化物之崩潰電壓將隨著閘極氧化物厚度之降低而降低。隨著裝置大小不斷縮小，閘極區之厚度被做得越來越薄。因此，形成電壓(例如3.5伏特)可比選擇單元104之操作電壓位準(例如1.2伏特)高得多，且可對選擇單元104之耐久性產生不利影響。 既有方法試圖藉由增加閘極氧化物厚度來消除問題。然而，製造程序將不可避免地變得更加複雜，此損害裝置微型化之益處。替代方法係使用具有較大佔據面積之I/O電晶體作為替代。但其仍無法減小記憶體胞大小且維持存取速度。其他既有方法包含修改可變電阻層123及資料儲存單元102之結構以便減低所需形成電壓位準。然而，需要相當大的努力來改良可能延長設計週期及增加成本之組合物及製造程序。鑑於上述情況，未在既有方法或途徑中找到效能與設計複雜性之間的所需平衡。 在本發明實施例中，切換單元106及選擇單元104經組態以單獨應對形成操作及存取操作。在形成操作中使用的高電壓或大電流(其在既有方法中將依其他方式被施加至選擇電晶體)被引導至切換單元106。切換單元104經組態以在經濟且高效結構中接收高形成電壓位準。另外，在形成操作期間，選擇單元104可經組態以與切換單元106電隔離以用於過電壓保護。在實施例中，選擇單元104經浮動以防止形成電壓位準施加至選擇單元104。在形成操作完成之後，選擇單元104電解耦或浮動。僅由選擇單元104進行記憶體胞100之存取活動。有效地，達成較佳之寫入及讀取效能。可在不顯著改變當前程序流程之情況下進一步減小幾何大小。因此，可獲得具有適當產品成本之高效設計週期。 既有電阻性非揮發性記憶體架構可採用一個電晶體及一個電阻器(所謂之1T1R)組態。另外，一個二極體及一個電阻器(所謂之1D1R)組態亦可用於電阻性非揮發性記憶體胞。在本發明實施例中，展示一個電晶體、一個二極體及一個電阻器(在本文被命名為1T1D1R)組態類型。1T1D1R電阻性非揮發性記憶體胞100結合字線WL0、源極線SL0、位元線BL0及形成線BL0操作。因此，可單獨控制1T1D1R電阻性非揮發性記憶體胞100之四個端子，且因此可單獨執行形成操作及存取操作。 圖2C展示根據一些實施例之圖2A中之非揮發性記憶體胞100之一橫截面圖。參考圖2C，非揮發性記憶體胞100包括半導體基板210、第一層220及第二層230。此外，標記對應於參考圖2A所描述及繪示之對應於資料儲存單元102、選擇單元104及切換單元106之區域。另外，識別參考圖2A所描述及繪示之位元線端子BT、閘極端子GT、源極端子ST及形成端子FT之連接。非揮發性記憶體胞100進一步包括第一S/D區202、第二S/D區204、閘極區206、側壁間隔件208、隔離特徵218、第一摻雜區212、輕微摻雜區214、導體222、224、226及228、第一電極層231、第二電極層232及可變電阻層233。 半導體基板210包含半導體材料，例如矽、矽鍺或其類似者。半導體基板210可輕微摻雜有p型雜質且用作P型矽基板(P-基板)。替代地，半導體基板210亦可摻雜有N型雜質以便用作n型矽基板(n-基板)。在一些實施例中，半導體基板210包含元素半導體，例如晶體、多晶或非晶結構的矽或鍺。在其他實施例中，半導體基板210可為化合物半導體，例如GaAs、GaP、SiC、InP、InAs或InSb。在其他實施例中，半導體基板210可為合金半導體，例如SiGe、GaAsP、AlGaAs、AlInAs、GaInAs、GaInP、GaInAsP或任何其他適合材料。在其他實施例中，半導體基板210可為絕緣體上矽(SOI)基板。在其他實施例中，半導體基板210具有多層化合物結構。 隔離特徵218形成於半導體基板210中以分離各種非揮發性記憶體胞。另外，隔離特徵218經安置以界定且電隔離各種作用區。此外，各隔離特徵218具有第一深度h1以達成所要電隔離。此外，隔離特徵218可包括淺溝槽隔離(STI)或矽之局部氧化(LOCOS)。此外，隔離特徵218可包括氧化矽(SiOx)、氮化矽(SiN)、氮氧化矽(SiON)、氣隙、其他適合材料或其組合。 第一S/D區202及第二S/D區204形成於半導體基板210中。第一S/D區202或第二S/D區204可為作為PMOS、NMOS或CMOS電晶體之選擇單元104之源極區或汲極區，此取決於施加至其之電壓位準。此外，S/D區202及204包括高濃度之摻雜劑，且形成為具有硼之P型區或具有磷之N型區。另外，第一S/D區202及第二S/D區204具有與半導體基板210之摻雜劑類型相反之摻雜劑類型。在實施例中，第一S/D區202為源極區且如圖2A中所展示般藉由源極端子接收源極線電壓位準VSL 。另外，第二S/D區204為電耦合至第二電極層232之汲極區。 第一S/D區202及第二S/D區204可藉由各種程序(例如熱擴散程序)形成且藉由複數個操作(例如，在半導體基板210上生長犧牲氧化物，針對第一S/D區202及第二S/D區204中之位置打開圖案，植入雜質及退火)來實施。 第一摻雜區212安置於半導體基板210中且與汲極區204間隔開。另外，第一摻雜區212由不同於汲極區204之摻雜劑類型之摻雜劑類型形成。參考圖2C及圖2A，切換單元106包括具有摻雜劑類型相反的兩個摻雜區之二極體。 在本實施例中，第一摻雜區212及第二S/D區214經組態為兩個摻雜區，其中P型第一摻雜區212用作切換單元106之陽極，而N型第二S/D區214用作切換單元106之陰極。在另一實施例中，經組態為切換單元106之陰極之第二摻雜區可在第一摻雜區212旁單獨形成。在此情況中，此第二摻雜區可電耦合至汲極區204及第二電極層232。 此外，輕微摻雜區214安置於P型區212與N型區204之間。輕微摻雜區214具有與第二S/D區204相同之摻雜劑類型(例如N型)且具有較低濃度。另外，輕微摻雜區214具有自半導體基板210與第一層220之間之接觸表面量測之摻雜深度h2。摻雜深度h2做得比第一深度h1小，使得輕微摻雜區214將不超出隔離特徵218之底部。因此，包含第一摻雜區212、第二S/D區204及輕微摻雜區214之切換單元106之結構維持於由隔離特徵218界定之區內。裝置佔據面積將不受切換單元106之添加的顯著影響。 輕微摻雜區214之另一優點係將切換單元106與選擇單元104電隔離。在本實施例中，N型輕微摻雜區214安置於P型第一摻雜區212與P型半導體基板210之間。因此，歸因於形成於輕微摻雜區214與相鄰P型區之間之邊界處之PN接面，形成線端子FL0與源極線SL0電隔離。此配置將確保單獨及隔離電流流入選擇單元104及切換單元106以分別用於存取操作及形成操作。 第一層220安置於半導體基板210上方。第一層220可為層間介電(ILD)層，其包含介電材料221及導電互連件，例如由周圍介電質221絕緣之導體222、224、226及228。此外，第一層220包括選擇單元104之閘極區206及側壁間隔件208。 閘極區206安置於半導體基板210上方。閘極區206可包含安置於半導體基板210上之閘極介電質(未展示)及安置於閘極介電質上之閘極電極(未展示)。閘極介電質可包含氧化矽、氮化矽、氮氧化矽及高k材料。另外，閘極電極包含導電材料，例如鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合材料及/或其組合。在一些實施例中，替代地使用重摻雜之非晶矽或多晶矽。 側壁間隔件208安置於半導體基板210上且經組態以將閘極區206與下方S/D區202及204分離。側壁間隔件208包括介電材料，例如氮化矽或氧化矽。此外，側壁間隔件208可藉由由蝕刻程序續接之沈積程序形成。 導體222安置於第一S/D區202上。類似地，導體224安置於閘極區206上。此外，導體228安置於第一摻雜區212上。導體222、224及228經組態以分別將選擇單元104之源極區、切換單元106之閘極區206及陽極電耦合至非揮發性記憶體陣列10之源極線SL0、字線WL0及形成線FL0。在實施例中，導體222、224及228為導電通孔或支柱且電耦合至上覆層中之輸入/輸出墊。替代地，導體222、224及228可分別形成為或耦合至源極線接點、字線接點及形成線接點。導體222、224及228可包括導電材料，例如銅、金、鋁及鎢。 導體226安置於第一層220中且經組態以將第二S/D區204電耦合至上覆第二層230中之第二電極層232。導體226包括類似於導體222、224及228之導電材料。另外，所有導體222、224、226及228可藉由類似程序(例如電鍍)形成。 第二層230安置於第一層220上。參考圖2C及圖2B，第二層230包括分別對應於第一電極121、第二電極122及可變電阻層123之第一電極層231、第二電極層232及可變電阻層233。第二電極層232、可變電阻層233及第一電極層231藉由適合程序(例如沈積)循序地形成於第一層210上方。第二層230可進一步包括填充且電絕緣嵌入層之介電材料。接著，第一電極層231電耦合至非揮發性記憶體陣列10之位元線BL0。在實施例中，第一電極層231耦合至位元線接點。 圖3A展示根據一些實施例之非揮發性記憶體胞200之一電路圖。參考圖3A，非揮發性記憶體胞200類似於參考圖2A所描述及繪示之非揮發性記憶體胞100，除了(舉例而言)耦合至資料儲存單元102及選擇單元104之切換單元306具有相對於切換單元106之翻轉極性。因此，傳導電流自位元線BL0流向形成線FL0。 圖3B展示根據一些實施例之圖3A中之一非揮發性記憶體胞200橫截面圖。參考圖3B且亦參考圖3A及圖2C，非揮發性記憶體胞200包括用作表示切換單元306之陰極及陽極之兩個摻雜區之第一摻雜區312及第二摻雜區315。此外，第二摻雜區315具有不同於第一區202及第二S/D區204及第一摻雜區215之摻雜劑類型之摻雜劑類型。舉例而言，第二摻雜區315為P型區，而第一S/D區202、第二S/D區204及第一摻雜區312為N型區。另外，N型輕微摻雜區214安置於第二摻雜區315與第一S/D區202之間，且因此將源極端子ST與形成端子FT電隔離。 圖4展示根據一些實施例之一非揮發性記憶體胞300之橫截面圖。對應於記憶體胞300之等效電路圖可類似於圖2A或圖3A，此取決於切換單元之極性。將圖3B之實施例作為實例且比較圖4B與圖3B，非揮發性記憶體胞300包括安置於第一摻雜區312及第二摻雜區315上方之第二閘極區406。與閘極區206間隔開之閘極區406浮動於第一層220中且未電耦合至非揮發性記憶體胞300之任何端子，例如位元線、字線、源極線或形成線。另外，第二閘極區406經組態為自對準閘極且用作針對形成第一摻雜區312及第二摻雜區315之操作之圖案化遮罩。 在本發明實施例中，非揮發性記憶體胞包括資料儲存單元、選擇單元及切換單元。資料儲存單元經組態以儲存資訊位元且具有第一端及第二端。該第一端耦合至位元線。選擇單元經組態以存取資料儲存單元，且選擇單元具有耦合至選擇線之第一端、耦合至資料儲存單元之第二端之第二端及耦合至源極線之第三端。切換單元經組態以執行形成操作且具有耦合至形成線之第一端及耦合至資料儲存單元之第二端之第二端。 在一些實施例中，資料儲存單元包括用作非揮發性記憶體胞之第一電極、用作資料儲存單元之第二端之第二電極及安置於第一電極與第二電極之間之可變電阻層。 在一些實施例中，非揮發性記憶體胞經組態以回應於跨越位元線及形成線之形成電壓位準而執行形成操作。 在實施例中，選擇單元經組態以在形成操作期間切斷。舉例而言，分別用作非揮發性記憶體胞之第二端子及第三端子之選擇單元之第一端及第三端在形成操作期間浮動。 在另一實施例中，非揮發性記憶體胞經組態以回應於來自選擇線之選擇電壓位準及跨越位元線及源極線之存取電壓位準而執行存取操作。 在另一實施例中，用作非揮發性記憶體胞之第四端之切換單元之第一端係浮動的。 在一些實施例中，用於存取操作之選擇電壓位準及存取電壓位準低於用於形成操作之形成電壓位準。 在本發明實施例中，非揮發性記憶體裝置包括具有第一摻雜劑類型之半導體基板、源極區及汲極區。源極區及汲極區兩者具有形成於半導體基板中之第二摻雜劑類型。非揮發性記憶體結構亦包含：在源極區及汲極區上方之閘極區；電耦合至汲極區之可變電阻層；第一摻雜區；及電耦合至可變電阻層之第二摻雜區。非揮發性記憶體結構進一步包括安置於第一摻雜區與源極區之間之輕微摻雜區，其中輕微摻雜區具有第二摻雜劑類型。 在實施例中，非揮發性記憶體裝置進一步包括具有比輕微摻雜區之第二深度更深之第一深度之隔離區。 在另一實施例中，第二摻雜區電耦合至汲極區及資料儲存單元。在另一實施例中，第一摻雜區具有第一摻雜劑類型，第二摻雜區具有第二摻雜劑類型，且第一摻雜區在存取操作中浮動。在實施例中，第一摻雜劑類型為P型。 在一些實施例中，非揮發性記憶體裝置進一步包括與閘極區間隔開且在第一摻雜區及第二摻雜區上方浮動之第二閘極區。 在一些實施例中，非揮發性記憶體裝置進一步包括可變電阻層上之第一電極層，且非揮發性記憶體裝置經組態以回應於跨第一電極層及第一摻雜區之形成電壓而執行形成操作。 在本發明實施例中，非揮發性記憶體陣列包括複數個形成線、複數個源極線、複數個位元線、複數個字線；及複數個非揮發性記憶體胞。非揮發性記憶體胞之各者包括電耦合至複數個形成線之各自者之切換單元、電耦合至複數個字線之各自者及複數個源極線之一者之選擇單元，及電耦合至複數個位元線之各自者之資料儲存單元。 在一些實施例中，選擇單元進一步包括電耦合至複數個選擇線之一者之閘極端子、及電耦合至複數個源極線之一者之源極端子。 在實施例中，資料儲存單元包括藉由跨越複數個形成線之一者及複數個位元線之一者之形成電壓位準而形成之可變電阻層。 在一些實施例中，複數個非揮發性記憶體胞之各者經組態以回應於在各自位元線、字線及源極線處接收之電壓位準來執行寫入及讀取操作，且各自形成線係浮動的。 在一些實施例中，切換單元包括肖特基二極體、金屬-絕緣體-金屬裝置或矽-絕緣體-矽裝置。 前述內容已概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本發明之態樣。熟習此項技術者應瞭解，其可容易地使用本發明作為設計或修改用於執行相同目的及/或達成本文中所引入之實施例之相同優點之其他程序及結構之基礎。熟習此項技術者亦應意識到，此等等效建構不應脫離本發明之精神及範疇，且其可在不脫離本發明之精神及範疇之情況下對本文作出各種改變、替代及更改。
10‧‧‧非揮發性記憶體陣列
100‧‧‧非揮發性記憶體胞
102‧‧‧資料儲存單元
104‧‧‧選擇單元
106‧‧‧切換單元
121‧‧‧第一電極
122‧‧‧第二電極
123‧‧‧可變電阻層
200‧‧‧非揮發性記憶體胞
202‧‧‧第一S/D區
204‧‧‧第二S/D區
206‧‧‧閘極區
208‧‧‧側壁間隔件
210‧‧‧半導體基板
212‧‧‧第一摻雜區
214‧‧‧第二S/D區/輕微摻雜區
218‧‧‧隔離特徵
220‧‧‧第一層
221‧‧‧介電材料
222‧‧‧導體
224‧‧‧導體
226‧‧‧導體
228‧‧‧導體
230‧‧‧第二層
231‧‧‧第一電極層
232‧‧‧第二電極層
233‧‧‧可變電阻層
300‧‧‧非揮發性記憶體胞
306‧‧‧切換單元
312‧‧‧第一摻雜區
315‧‧‧第二摻雜區
406‧‧‧第二閘極區
BL_0至BL_4‧‧‧位元線
BT‧‧‧位元線端子
CE‧‧‧共同端
FL_0至FL_3‧‧‧形成線
FT‧‧‧形成端子
GT‧‧‧閘極端子
h1‧‧‧第一深度
h2‧‧‧摻雜
SL_0至SL_4‧‧‧源極線
ST‧‧‧源極端子
WL_0至WL_3‧‧‧字線
當結合附圖閱讀時，根據以下實施方式最佳地理解本發明之態樣。應注意，根據行業中之標準慣例，未必按比例繪製各種特徵。事實上，為了討論清楚起見，各種特徵之尺寸可任意增大或減小。 圖1展示根據一些實施例之非揮發性記憶體陣列之一示意圖。 圖2A展示根據一些實施例之非揮發性記憶體胞之一電路圖。 圖2B展示根據一些實施例之用於圖2A之非揮發性記憶體胞之資料儲存單元之一方塊圖。 圖2C展示根據一些實施例之圖2A之非揮發性記憶體胞之一橫截面圖。 圖3A展示根據一些實施例之非揮發性記憶體胞之一電路圖。 圖3B展示根據一些實施例之圖3A之非揮發性記憶體胞之一橫截面圖。 圖4展示根據一些實施例之非揮發性記憶體胞之一橫截面圖。
100‧‧‧非揮發性記憶體胞
102‧‧‧資料儲存單元
104‧‧‧選擇單元
106‧‧‧切換單元
BT‧‧‧位元線端子
CE‧‧‧共同端
FT‧‧‧形成端子
GT‧‧‧閘極端子
ST‧‧‧源極端子

Claims (1)

  1. 一種非揮發性記憶體胞，其包括： 資料儲存單元，其經組態以儲存資訊位元，該資料儲存單元具有第一端及第二端，該第一端耦合至位元線； 選擇單元，其經組態以存取該資料儲存單元，該選擇單元具有耦合至選擇線之第一端、耦合至該資料儲存單元之該第二端之第二端及耦合至源極線之第三端；以及 切換單元，其經組態以執行形成操作，該切換單元具有耦合至形成線之第一端及耦合至該資料儲存單元之該第二端之第二端。
TW105134637A 2016-02-05 2016-10-26 非揮發性記憶體裝置及其結構 TW201732813A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US15/017,185 US10128313B2 (en) 2016-02-05 2016-02-05 Non-volatile memory device and structure thereof

Publications (1)

Publication Number Publication Date
TW201732813A true TW201732813A (zh) 2017-09-16

Family

ID=59497910

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105134637A TW201732813A (zh) 2016-02-05 2016-10-26 非揮發性記憶體裝置及其結構

Country Status (3)

Country Link
US (1) US10128313B2 (zh)
CN (1) CN107045884A (zh)
TW (1) TW201732813A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US20190273205A1 (en) * 2018-03-05 2019-09-05 International Business Machines Corporation ReRAM DEVICE RESISTIVITY CONTROL BY OXIDIZED ELECTRODE
KR20210001090A (ko) * 2019-06-26 2021-01-06 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
US11349071B2 (en) * 2019-11-04 2022-05-31 Globalfoundries Singapore Pte. Ltd. Memory device and a method for forming the memory device
US11521663B2 (en) * 2020-07-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009154266A1 (ja) 2008-06-20 2009-12-23 日本電気株式会社 半導体記憶装置及びその動作方法
JP4607257B2 (ja) 2008-12-04 2011-01-05 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶装置
JP4945609B2 (ja) * 2009-09-02 2012-06-06 株式会社東芝 半導体集積回路装置
US8830720B2 (en) 2010-08-20 2014-09-09 Shine C. Chung Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
KR20120097206A (ko) * 2011-02-24 2012-09-03 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
TWI501405B (zh) 2011-07-08 2015-09-21 Ind Tech Res Inst 具二極體整流能力的電阻式記憶體
SG194300A1 (en) 2012-04-11 2013-11-29 Agency Science Tech & Res Non-volatile memory device and method of forming the same
US9153672B2 (en) * 2012-12-21 2015-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical BJT for high density memory
JP6021688B2 (ja) * 2013-02-25 2016-11-09 ルネサスエレクトロニクス株式会社 半導体装置およびその制御方法
US9356074B1 (en) * 2014-11-17 2016-05-31 Sandisk Technologies Inc. Memory array having divided apart bit lines and partially divided bit line selector switches

Also Published As

Publication number Publication date
CN107045884A (zh) 2017-08-15
US20170229515A1 (en) 2017-08-10
US10128313B2 (en) 2018-11-13

Similar Documents

Publication Publication Date Title
US8450713B2 (en) Nonvolatile semiconductor memory device and manufacturing method for same
US9203021B2 (en) Resistance change memory and manufacturing method thereof
US8450714B2 (en) Semiconductor memory device including variable resistance element or phase-change element
TWI462107B (zh) 電子系統、記憶體及其提供方法
US20090039336A1 (en) Semiconductor device
US8674332B2 (en) RRAM device with an embedded selector structure and methods of making same
TW201732813A (zh) 非揮發性記憶體裝置及其結構
US10186554B2 (en) Vertical random access memory with selectors
US20130163323A1 (en) Semiconductor memory device using variable resistance element or phase-change element as memory device
US9276041B2 (en) Three dimensional RRAM device, and methods of making same
US9196356B2 (en) Stackable non-volatile memory
JP2008503085A (ja) 電気デバイスおよびその製造方法
US9923027B2 (en) Structure and method for memory cell array
US9312306B2 (en) Nonvolatile memory device and method of manufacturing the same
US9218875B2 (en) Resistive non-volatile memory
US9082964B2 (en) Nonvolative memory with filament
JP2011119354A (ja) 抵抗変化メモリ
Chin et al. Point twin-bit RRAM in 3D interweaved cross-point array by Cu BEOL process
WO2018039349A1 (en) Nonvolatile memory device and method of fabricating the same
US9036399B2 (en) Variable resistance memory device
US10615224B2 (en) Memory cell, memory cell array and operating method thereof
CN108694983B (zh) 非挥发性记忆体及其操作方法
TW202333398A (zh) 電阻式記憶胞及其相關的陣列結構