WO2009154266A1 - 半導体記憶装置及びその動作方法 - Google Patents

半導体記憶装置及びその動作方法 Download PDF

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真之 寺井
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日本電気株式会社
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    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Definitions

  • ferroelectric memory Febam
  • MRAM magnetic RAM
  • OUM Ovonic Unified Memory
  • Non-Patent Document 1 a resistance variable nonvolatile memory (ReRAM: resistance RAM) different from these conventional nonvolatile memories.
  • the variable resistance nonvolatile memory described in Non-Patent Document 1 can write information by setting a resistance value of a variable resistance layer of a memory cell by applying a voltage pulse, and can perform nondestructive reading of information. It is a non-volatile memory that can be performed. Since the cell area is small and multi-value is possible, it has the possibility of surpassing existing nonvolatile memories.
  • Non-Patent Document 1 PCMO (Pr 0.7 Ca 0.3 MnO 3 ) and YBCO (YBa 2 Cu 3 O y ) are used as the resistance change layer.
  • Non-Patent Document 2 Non-Patent Document 3
  • Non-Patent Document 3 80 nm microcrystalline TiO 2 is used for the variable resistance layer.
  • the first is an operation method (bipolar operation) in which the resistance is lowered by applying a negative (positive) voltage to the upper electrode, and the resistance is increased by applying a positive (negative) voltage.
  • the second is positive (negative) )
  • the switching mechanism of ReRAM using TiO 2 for the resistance change layer is estimated as follows.
  • a filament is formed in TiO 2 by first high voltage application (referred to as “Forming”), and a switching operation occurs due to a change in the resistance of the filament (Non-Patent Document 4).
  • First high voltage application referred to as “Forming”
  • Switching from the low resistance state to the high resistance state (Reset) occurs regardless of whether a positive or negative voltage is applied to the upper electrode.
  • the vicinity of the upper electrode of the filament becomes higher in resistance.
  • a negative voltage is applied to the electrode, the vicinity of the lower electrode of the filament increases in resistance (Non-Patent Document 5). For this reason, anodic oxidation of the filament is considered as one candidate for the switching mechanism of ReRAM.
  • FIG. 32A shows a configuration of a ReRAM having a symmetrical structure in which a single transition metal oxide (TMO) is sandwiched between upper and lower electrodes (upper electrode: TE, lower electrode: BE) as a resistance change layer.
  • FIGS. 32B and 32C are diagrams for explaining problems when the ReRAM of FIG. 32A is used.
  • NVM Non-volatile memory
  • ⁇ Retention ⁇ Program disturb tolerance
  • ⁇ Lead disturb resistance is the main evaluation item.
  • At least an MIM (Metal / Insulator / Metal) structure in which an insulating film is sandwiched between metal electrodes is included, and the insulating film includes Ta 2 O 5 and 30 nm.
  • a resistance change type memory device having a laminated structure of less than TiO 2 is provided.
  • the Ta 2 O 5 layer is a stoichiometric amorphous film.
  • a method of operating a resistance change memory element in which a voltage is applied between the upper and lower electrodes to make the resistance value between the upper and lower electrodes lower than the resistance value of the Ta 2 O 5 single layer.
  • the present invention it is advantageous for high integration, and stable switching characteristics can be realized.
  • a highly reliable memory element having high read disturb resistance can be realized.
  • the yield of elements can be increased.
  • FIG. 1 It is a figure which shows typically the cross-sectional structure of the resistance change memory element of one Example of this invention.
  • (A) and (B) are the XPS spectrum measurement results of the TiO 2 layer of the resistance change type memory element of one example of the present invention.
  • (A), (B) is a diagram showing the RMS measurement result measurement results of an embodiment Ta 2 O 5 layer of the resistance variable memory device of the present invention. Is a diagram showing an XRD spectrum measurements of Ta 2 O 5 layer of the resistance variable memory element of one embodiment of the present invention.
  • (A) to (C) are diagrams showing switching characteristics of a Ta 2 O 5 / TiO 2 laminated structure (samples 3 to 5) according to an embodiment of the present invention.
  • (A)-(h) is process sectional drawing for demonstrating the manufacturing method of Example 2 of this invention. It is a figure for demonstrating operation
  • (A), (B) is a figure which shows the example of the rewrite frequency dependence of the resistance value after Set (low resistance state: R L ) and the resistance value after reset (high resistance state: R H ).
  • (A), (B) is a figure which shows the example of the retention characteristic by 85 degreeC high temperature stress of RH and RL .
  • (A), (B) is a figure which shows the example of the read disturb tolerance at normal temperature of RH and RL .
  • (A), (B) is a figure which shows the example (variation rate of RL , RH ) of Read disturb tolerance by the high voltage stress at 85 degreeC. It is a figure which shows typically the cross-sectional structure of Example 3 of this invention.
  • (A), (B) is a figure which shows the variation between the chips
  • (A)-(h) is process sectional drawing for demonstrating the manufacturing method of Example 3 of this invention.
  • the figure which shows typically the cross-sectional structure of Example 4 of this invention is shown.
  • (A)-(e) is process sectional drawing for demonstrating the manufacturing method of Example 4 of this invention.
  • (A) is a figure which shows typically ReRAM of a symmetrical structure.
  • (B) and (c) show the I.T. at the time of switching and reading in the unipolar operation mode and the bipolar operation mode .
  • E. -V T It is a figure explaining E characteristic.
  • the resistance change type memory element of the present invention includes an MIM (Metal / Insulator / Metal) structure in which an insulating film is sandwiched between an upper electrode and a lower electrode, and the insulating film is Ta 2 O 5 and a TiO film having a thickness of less than 30 nm. Two laminated structures are provided.
  • the microcrystal TiO 2 is a thin film having a thickness of less than 30 nm, and Ta 2 O 5 is amorphous and flat, whereby the unevenness of the Ta 2 O 5 / TiO 2 laminated film surface can be reduced.
  • variable resistance element when the variable resistance element is miniaturized, it is possible to improve the variation in electrical characteristics between the elements due to the unevenness on the surface of the variable resistance layer.
  • the resistance change type memory element of the present invention it is necessary to apply a predetermined voltage between the upper and lower electrodes to form a low resistance switching path in the Ta 2 O 5 layer.
  • the Ta 2 O 5 layer is homogeneous and amorphous, a switching path with little variation between elements can be formed.
  • the resistance change layer is asymmetric and is a laminated film with a Ta 2 O 5 layer that does not switch, potential reset failures in bipolar operation can be reduced, and read disturb resistance is improved. To do. In the following, description will be made in accordance with a specific embodiment.
  • FIG. 1 is a diagram schematically showing a cross section of a resistance change memory element according to an embodiment of the present invention.
  • the semiconductor device of this embodiment is a resistance change type memory element including at least an MIM (Metal / Insulator / Metal) structure in which an insulating layer (insulating film) 2 is sandwiched between a lower electrode 1 and an upper electrode 3.
  • MIM Metal / Insulator / Metal
  • the Ta 2 O 5 layer is preferably a stoichiometric amorphous.
  • the TiO 2 layer may be formed between the upper electrode and the Ta 2 O 5 , but it is more preferable that the TiO 2 layer is formed between the lower electrode and the Ta 2 O 5 layer.
  • the TiO 2 layer is formed between the lower electrode 1 and the Ta 2 O 5 layer.
  • Each of the Ta 2 O 5 layer and the TiO 2 layer having a film thickness of less than 30 nm used in the present invention does not function as a resistance change memory element in a single layer.
  • the inventor of the present application has found from experiments that it functions as a resistance-change memory element only when a Ta 2 O 5 film and a laminated film of a TiO 2 film having a thickness of less than 30 nm are formed.
  • the lower electrode 1 may basically have conductivity.
  • the lower electrode 1 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-added indium oxide (ITO), or an alloy thereof.
  • these oxides, nitrides, fluorides, carbides, silicides, or the like can be used.
  • the laminated body of these materials may be sufficient.
  • the upper electrode 3 may basically have conductivity.
  • the upper electrode 3 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-added indium oxide (ITO), or an alloy thereof, or These oxides, nitrides, fluorides, carbides, silicides and the like can be used. Moreover, the laminated body of these materials may be sufficient.
  • the resistance change type memory element includes an operation of applying a voltage between the upper and lower electrodes so that the resistance value between the upper and lower electrodes is lower than the resistance value of the Ta 2 O 5 single layer.
  • a predetermined positive voltage is applied to the electrode in contact with the TiO 2 layer to achieve a high resistance state.
  • the resistance value can be maintained by switching from the low resistance state to the low resistance state or from the low resistance state to the high resistance state.
  • Sample 1 (Comparative Example 1), a TiO 2 single layer film having a thickness of 17 nm was used as the MIM insulating layer.
  • Sample 2 (Comparative Example 2), a Ta 2 O 5 single layer film having a thickness of 13 nm was used as the MIM insulating film.
  • Sample 3 a laminated film of TiO 2 having a thickness of 17 nm and Ta 2 O 5 having a thickness of 10 nm was used as an MIM insulating film.
  • Sample 5 a laminated film of TiO 2 having a thickness of 17 nm and Ta 2 O 5 having a thickness of 15 nm was used as an MIM insulating film.
  • Sample 6 a laminated film of TiO 2 having a thickness of 30 nm and Ta 2 O 5 having a thickness of 15 nm was used as an MIM insulating film.
  • Sample 2 did not form a titanium oxide film.
  • Ti was used as a sputtering target, and a flow ratio of O 2 and Ar was flowed at 1: 5.
  • the pressure in the chamber was 10 mTorr, the film formation temperature was 300 degrees, and the power was 4.2 kW.
  • composition of the formed titanium oxide film was evaluated using XPS (X-ray photoemission spectroscopy).
  • 2 (A) and 2 (B) show XPS spectra of O1s (525 to 545 eV) and Ti2p (450 to 480 eV) orbitals.
  • Al (k ⁇ ) rays were used as the X-ray source.
  • composition ratio (O / Ti) of the titanium oxide film obtained from the peak areas of O1s and Ti2p was almost 2, indicating that TiO 2 was formed.
  • a tantalum oxide film was formed using an RF sputtering apparatus.
  • Ta 2 O 5 was used as a sputtering target, and O 2 and Ar were flowed at 10 sccm and 5 sccm.
  • the film forming temperature was 350 ° C. and the power was 2 kW.
  • FIG. 3 shows XPS spectra of Ta4f (15 to 35 eV) and O1s (525 to 545 eV) orbitals. Al (k ⁇ ) rays were used as the X-ray source.
  • composition ratio (O / Ta) of the tantalum oxide film obtained from the peak area was 2.5, and it was found that a stoichiometric Ta 2 O 5 film was formed.
  • the sample was formed by depositing Ta 2 O 5 on Si and then subjected to high temperature annealing at 500 ° C. to 700 ° C. in an oxygen atmosphere.
  • Ta 2 O 5 is amorphous because high-temperature annealing at 700 ° C. or higher is not performed.
  • the Ta 2 O 5 / TiO 2 laminated film used in this experiment includes an interdiffusion layer in the vicinity of the interface in which Ti in TiO 2 is diffused in Ta 2 O 5 .
  • Ti does not diffuse to the Ta 2 O 5 surface, and is a stoichiometric Ta 2 O 5 film near the surface.
  • the lower electrode 1 may basically have conductivity.
  • the lower electrode 1 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-added indium oxide (ITO), or an alloy thereof, or These oxides, nitrides, fluorides, carbides, silicides and the like can be used. Moreover, the laminated body of these materials may be sufficient. In this example, Ru was used.
  • a positive voltage is applied to the first wiring layer 11 and the gate electrode 5 to reduce the resistance of the insulating layer (resistance change layer) 2.
  • the voltage applied to the gate electrode 5 is adjusted so that the current is limited by the control transistor so that the insulating layer (resistance change layer) 2 has a desired resistance value.
  • a positive voltage may be applied to the second wiring layer 12 instead of the first wiring layer 11.
  • a positive voltage is applied to the first wiring layer 11 and the gate electrode 5 for switching from the high resistance state to the low resistance state.
  • a voltage higher than that at the time of switching to the high resistance state is applied to the first wiring layer 11.
  • the voltage applied to the gate electrode 5 is adjusted so that the current is limited by the control transistor so that the resistance change layer 2 has a desired resistance value.
  • a positive voltage may be applied to the second wiring layer 12 instead of the first wiring layer 11 when switching from the high resistance state to the low resistance state.
  • FIG. 8 is a diagram illustrating the manufacture of the 1T1R type ReRAM of this embodiment in the order of steps. With reference to FIG. 8, the manufacturing method of a present Example is demonstrated.
  • phosphorus implantation with a dose of 2E + 15 cm ⁇ 2 is performed using the gate electrode 5 as a mask to form source / drain regions 6 and 7.
  • a first interlayer insulating film 13 is deposited on the entire surface of the semiconductor substrate 15, and the surface is planarized by using a CMP (Chemical Mechanical Polishing) method.
  • CMP Chemical Mechanical Polishing
  • an oxide film is used as the first interlayer insulating film 13.
  • vias are opened in the first interlayer insulating film 13 using an exposure process and a dry etching process, and TiN and W are deposited.
  • Ru having a film thickness of 40 nm, TiO 2 having a film thickness of 17 nm, Ta 2 O 5 having a film thickness of 13 nm, and Ru having a film thickness of 40 nm are sequentially deposited.
  • an MIM structure including the lower electrode 1, the insulating layer (resistance change layer) 2, and the upper electrode 3 is formed.
  • a DC sputtering method is used for Ru deposition.
  • TiO 2 a reactive sputtering method using a DC sputtering apparatus is used. Ti is used for the sputtering target, and the flow rate ratio of O 2 and Ar is made 1: 5.
  • the pressure in the chamber was 10 mTorr, the film formation temperature was 300 degrees, and the power was 4.2 kW.
  • RF sputtering is used to deposit Ta 2 O 5 .
  • Ta 2 O 5 was used as a sputtering target, and O 2 and Ar were flowed at 10 sccm and 5 sccm.
  • the film forming temperature is 350 ° C. and the power is 2 kW.
  • vias are opened in the second interlayer insulating film 14 and the first interlayer insulating film 13 using an exposure process and a dry etching process, and TiN and W are deposited.
  • TiN and Al are sequentially deposited on the second interlayer insulating film 14 to form a metal interconnect layer, and patterning is performed using an exposure process and a dry etching process.
  • the wiring layers 11 and 12 are formed.
  • the current is applied by the gate electrode 5 of the transistor when the Forming voltage is applied or when switching from high resistance to low resistance. Since it can be controlled, switching operation with low variation can be realized.
  • a via 10 is formed so as to be in contact with the first wiring layer 11, and a lower electrode 1 is formed so as to be connected to the via 10.
  • An insulating layer (resistance change layer) 2 and a third interlayer insulating film 17 having a laminated structure of Ta 2 O 5 and TiO 2 of less than 30 nm are formed on the lower electrode 1, and an opening of the third interlayer insulating film 17 is formed.
  • the upper electrode 3 is embedded in the part and is in contact with the insulating layer 2.
  • NMOS is used as the control transistor, and the upper electrode (TE: Pt) / Ta 2 O 5 (thickness 10 nm) / TiO 2 (thickness 3 nm) / lower electrode (B. E.:Ru) was used.
  • FIG. 11 shows a cross-sectional TEM (Transmission Electron Microscope) image of the MIM portion of the 1T1R-ReRAM fabricated in this example. It can be seen that the Ta 2 O 5 layer is amorphous, and the interface with the upper electrode (TE) is very flat. The thickness of the TiO 2 layer is 3 nm, and the thickness of the Ta 2 O 5 layer is 10 nm.
  • TEM Transmission Electron Microscope
  • FIG. 12 shows a nanobeam diffraction pattern of the TiO 2 layer of FIG. The spot that appeared by nanobeam diffraction of the TiO 2 layer coincided with the position of 110 diffraction of the Rutile structure shown by a broken line.
  • the TiO 2 layer in the MIM portion of the 1T1R-ReRAM manufactured according to the present invention has a Rutile structure.
  • a gate oxide film 4 and phosphorus-added polysilicon 5 are deposited on a semiconductor substrate 15 and patterned using an exposure process and a dry etching process to form a gate electrode 5. .
  • the CMP method is used to planarize the surface, and TiN and W other than the via portion are removed to form vias 8 and 9.
  • a 40 nm-thickness Ru is deposited, and the lower electrode 1 is formed using an exposure process and a dry etching process.
  • Ru having a film thickness of 40 nm is sequentially deposited, and the upper electrode 3 is formed using an exposure process and dry etching.
  • the area of the MIM structure is limited by the contact area between the upper electrode 3 and the resistance change layer 2.
  • FIG. 15 is an explanatory diagram of the operation after forming according to the present embodiment.
  • VT. E It can be seen that a sudden increase in current occurs due to the decrease in the resistance of the ReRAM near 4V, but the increase in current is limited by the saturation current value of the control transistor. At the time of erasing, a negative voltage was applied to the upper electrode. At this time, no current was limited by the control transistor, and current was passed between the upper electrode / P well. Erasing can be similarly performed by applying a positive voltage to the second wiring layer 12 and the gate electrode 5.
  • FIG. 17 is a diagram showing the relationship between the control transistor saturation current (Isat.) At the time of Set, the Set level (R L ), the Reset current (Reset Current), the Reset current (Reset Current), and 1 / R L. It is.
  • RL can be controlled.
  • the Reset current is also controlled, and the Reset current is proportional to 1 / RL .
  • the Set was subjected to verification by additional writing (Verify).
  • R L (Typical) was 1.7 k ⁇ .
  • the reset current was slightly less than 1 mA and larger than the target value (200 ⁇ A or less).
  • FIG. 18 shows I READ -V T.
  • a curve (characteristic) is shown.
  • the horizontal axis represents the voltage V T. of the upper electrode during reading .
  • E. Read Voltage for VTE ).
  • FIGS. 19A and 19B show the rewrite frequency dependency of R H and R L.
  • Set gave a sweep method, and Reset gave a pulse of 200 ⁇ sec.
  • the vertical axis RH in FIG. 19A is a logarithmic axis (Log Scale), and the vertical axis RL in FIG. 19B is plotted with a linear axis.
  • the horizontal axis represents the number of rewrites (P / E cycle number). It can be seen that both RH and RL are within the standard. In particular, variation in RL due to rewriting by the control transistor could be suppressed to an extremely small level.
  • 20A and 20B show retention (data retention) measurement results at 85 ° C.
  • the vertical axis RH in FIG. 20A is a logarithmic axis (Log Scale), and the vertical axis RL in FIG. 20B is a linear axis (Linear Scale).
  • the horizontal axis represents the retention time (unit: second). As shown in FIGS. 20A and 20B, both RH and RL did not show a large variation with respect to the retention time (100 to 106 seconds), and extremely high reliability was obtained.
  • FIGS. 22A and 22B show the fluctuation rates of R L and R H when a voltage stress of 1.6 times (0.1 V) to 16 times (1.0 V) at the maximum is applied.
  • R / R Lini , R / R Hini a voltage stress of 1.6 times (0.1 V) to 16 times (1.0 V) at the maximum is applied.
  • R / R Lini is an initial resistance value of RL
  • R Hini is an initial resistance value of RH .
  • the vertical axis in FIG. 22 (A) is the logarithmic R / R Hini
  • the vertical axis in FIG. 22 (A) is the linear axis R / R Lini
  • the horizontal axis is the disturb time (unit seconds (seconds)). is there.
  • a circle ( ⁇ ) indicates VT .
  • E. 0.3 V
  • the triangle ( ⁇ ) is V T.
  • E. 0.7V
  • square ( ⁇ ) is VT .
  • E. The fluctuation rate of R L and R H of 1.0 V is shown.
  • the high resistance of RL which has a strict tolerance, was suppressed because the anodic oxidation in the vicinity of the upper electrode / Ta 2 O 5 interface was completely achieved by introducing the Ta 2 O 5 / TiO 2 laminated film of the present invention. This is because it could be lost.
  • the ReRAM of the semiconductor device constituting the third embodiment (embodiment 3) of the present invention will be described.
  • the lower electrode of the ReRAM has a stacked structure of TaN and Ru or TaN and Pt.
  • a first wiring layer 11 (wiring patterned in the wiring layer) is formed so as to be connected to the via 9.
  • a via 8 is formed so as to be in contact with the source / drain 7, and a second wiring layer 12 is formed so as to be connected to the via 8.
  • a via 10 is formed so as to be in contact with the first wiring layer 11, and a TaN layer 18 which is a lower layer of the lower electrode is formed so as to be connected to the via 10.
  • a Ru layer 19 is formed as an upper layer of the lower electrode.
  • an insulating layer (resistance change layer) 2 and a third interlayer film 17 having a stacked structure of Ta 2 O 5 and TiO 2 having a thickness of less than 30 nm are formed.
  • the upper electrode 3 is embedded in the opening of the third interlayer film 17 and is in contact with the insulating layer (resistance change layer) 2.
  • Ru is used for the upper electrode 3.
  • the upper electrode 3 is formed smaller than the lower electrode layer composed of the TaN layer 18 and the Ru layer 19, and the area of the MIM structure is the contact area between the upper electrode 3 and the resistance change layer 2. It is rate-limited by.
  • NMOS is used as the control transistor, and the upper electrode (TE: Ru) / Ta 2 O 5 (thickness 10 nm) / TiO 2 (thickness 3 nm) / lower electrode (B. E .: Ru / TaN laminate) was used.
  • the TaN layer 18 has an effect of suppressing diffusion of impurity metals from the lower layer to the ReRAM layer than the ReRAM module.
  • FIG. 24 shows the roughness of the lower electrode of Example 3 of the present invention and the sample of the comparative example (Ru single layer) measured with an AFM (Atmic Force Microscope) microscope.
  • FIG. 25A shows the current (I) -upper electrode applied voltage (V T.E. ) characteristics during forming in Example 3 of the present invention. The results of measuring 26 samples are superimposed and plotted.
  • the IV T.D. E The difference between the samples of the curve is small and the variation is small, whereas the IV T.V of the comparative sample (Ru single layer structure) shown in FIG. E. It can be seen that the curve is extremely uneven. This is due to local electric field concentration and abnormal filament formation due to the lower electrode interface roughness.
  • FIG. 26 shows a Weibull plot of the distribution of the Forming voltage, the Set voltage, and the Reset voltage, and compares Example 3 of the present invention with a sample of a comparative example (Ru single layer electrode).
  • black circles (filled circles) ( ⁇ ), black squares ( ⁇ ), and black triangles ( ⁇ ) indicate the Forming voltage distribution, Set voltage distribution, and Reset voltage distribution of Example 3, respectively.
  • White circles ( ⁇ ), white squares ( ⁇ ), and white triangles ( ⁇ ) indicate the Forming voltage distribution, Set voltage distribution, and Reset voltage distribution of the comparative sample (Ru single layer sample), respectively.
  • FIG. 28 shows changes due to 190 ° C. high-temperature stress in the resistance distribution after Reset of the sample of Example 3 of the present invention and the comparative example (Ru single layer electrode).
  • ⁇ indicates the initial value, ⁇ indicates one hour later, ⁇ indicates four hours later, and ⁇ indicates 24 hours later. As shown in FIG. 28, some of the comparative samples greatly change to the Set resistance side due to high-temperature stress at 190 ° C., so that they cannot be distinguished from the Set state in a short time and may malfunction. all right.
  • Example 3 of the present invention it was found that the change to the low resistance side is small and the change to the high resistance side is excellent, so that it is excellent in reliability.
  • the lower electrode has a laminated structure of Ru and TaN, so that the diffusion of impurity metal and the roughness of the lower electrode interface are improved, the variation in forming voltage and the high temperature holding reliability are improved. I found it improved. The same effect was obtained by using a laminated structure of Pt and TaN for the lower electrode.
  • Example 3 of the present invention The manufacturing method of Example 3 of the present invention will be described with reference to the process cross-sectional view of FIG.
  • a gate oxide film 4 and phosphorus-added polysilicon 5 are deposited on a semiconductor substrate 15 and patterned using an exposure process and a dry etching process to form a gate electrode 5. .
  • gate sidewalls 16 are formed by insulating film deposition and dry etch back process, and phosphorus implantation with a dose of 2E + 15 cm ⁇ 2 is performed using the gate electrodes 5 and gate sidewalls 16 as a mask. As a result, source / drain regions 6 and 7 are formed.
  • the first interlayer insulating film 13 is deposited on the entire surface of the semiconductor substrate 15, and the surface is flattened by using the CMP method.
  • an oxide film is used as the first interlayer insulating film 13.
  • vias are opened in the first interlayer insulating film 13 using an exposure process and a dry etching process, and TiN and W are deposited.
  • the CMP method is used to planarize the surface, and TiN and W other than the via portion are removed to form vias 8 and 9.
  • TiN and Al are sequentially deposited to form a metal wiring layer, and patterning is performed using an exposure process and a dry etching process, whereby the first and second wiring layers are formed. 11 and 12 are formed.
  • a second interlayer insulating film 14 is deposited on the entire surface of the semiconductor substrate 15, and the surface is flattened by using a CMP method.
  • an oxide film is used as the second interlayer insulating film 14.
  • vias are opened in the second interlayer insulating film 14 using an exposure process and a dry etching process, and TiN and W are deposited. Further, the CMP method is used to planarize the surface, and TiN and W other than the via portion are removed to form the via 10.
  • a TaN layer 18 having a thickness of 20 nm and a Ru layer 19 having a thickness of 40 nm are sequentially deposited, and a lower electrode (TaN layer 18 / Ru) is formed using an exposure process and a dry etching process. A layered structure of the layers 19) is formed.
  • TiO 2 with a thickness of 3 nm and Ta 2 O 5 with a thickness of 10 nm are sequentially deposited to form an insulating layer (resistance change layer) 2.
  • a third interlayer insulating film 17 is deposited on the entire surface of the semiconductor substrate 15, and the surface is flattened by using a CMP method.
  • an oxide film is used as the third interlayer insulating film 17.
  • an opening reaching the insulating layer (resistance change layer) 2 is provided in the third interlayer insulating film 17 on the lower electrode 1 using an exposure process and a dry etching process.
  • Ru having a film thickness of 40 nm is sequentially deposited, and the upper electrode 3 is formed by using an exposure process and dry etching.
  • the area of the MIM structure is limited by the contact area between the upper electrode 3 and the resistance change layer 2.
  • NMOS is used as the control transistor, and the upper electrode (TE: Ru) / Ta 2 O 5 (thickness 10 nm) / TiO 2 (thickness 3 nm) / lower electrode (B. E .: Ru / TaN laminate) was used.
  • TE Ru
  • Ta 2 O 5 thin film MO 5
  • TiO 2 thin film MO 2
  • B. E .: Ru / TaN laminate A laminated structure of Pt and TaN may be used for the lower electrode.

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Abstract

　高集積化に有利であり、安定したスイッチング特性を実現する絶縁膜構造の抵抗変化型不揮発メモリ及びその動作方法を提供する。絶縁膜２を金属電極１、３で挟み込んだＭＩＭ構造（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）を少なくとも含み、絶縁膜２がＴａ２Ｏ５膜と膜厚３０ｎｍ未満のＴｉＯ２膜の積層構造を含む。Ｔａ２Ｏ５膜はストイキオメトリックな非晶質膜である。

Description

半導体記憶装置及びその動作方法
　（関連出願についての記載）
　本発明は、日本国特許出願：特願２００８－１６１６７４号（２００８年６月２０日出願）、特願２００８－３０１２７４号（２００８年１１月２６日出願）及び特願２００９－００２２８２号（２００９年１月８日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、抵抗変化素子及びそれを用いた抵抗変化型メモリの動作方法に関する。
　不揮発性メモリの分野においては、フラッシュメモリを筆頭に、強誘電体メモリ（Ｆｅｒｂａｍ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ　ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ　Ｕｎｉｆｉｅｄ　Ｍｅｍｏｒｙ）等の研究が盛んである。
　最近、これらの従来の不揮発性メモリと異なる抵抗変化型不揮発メモリ（ＲｅＲＡＭ：ｒｅｓｉｓｔａｎｃｅ　ＲＡＭ）が提案されている（非特許文献１）。この非特許文献１に記載されている抵抗変化型不揮発メモリは、電圧パルスの印加によってメモリセルの抵抗変化層の抵抗値を設定することにより情報を書き込むことができ、かつ情報の非破壊読み出しを行うことができる不揮発性メモリである。セル面積が小さく、かつ多値化が可能なことから、既存の不揮発性メモリをしのぐ可能性を有する。
　非特許文献１では、抵抗変化層としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）及びＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏｙ）が用いられている。
　抵抗変化型不揮発性メモリについては、他の提案もなされている（非特許文献２、非特許文献３）。
　非特許文献２では、抵抗変化層として約５０ｎｍの多結晶ＮｉＯｘ（ｘ＝１～１．５）が用いられている。
　上部電極に正の電圧を印加することで、低抵抗状態もしくは高抵抗状態に変化することが述べられている。非特許文献３では、抵抗変化層に８０ｎｍの微結晶ＴｉＯ２を用いている。この場合、２通りの動作方法が示されている。一つ目は上部電極に負（正）電圧を印加することで低抵抗化し、正（負）電圧を印加することで高抵抗化する動作方法（両極性動作）、二つ目は正（負）電圧印加のみで低抵抗化と高抵抗化を行う（単極性動作）方法である。抵抗変化層に、ＴｉＯ２を用いたＲｅＲＡＭのスイッチングメカニズムは、以下のように推定されている。まず、最初の高電圧印加（「Ｆｏｒｍｉｎｇ」と呼ぶ）によってＴｉＯ２中にフィラメントが形成され、フィラメントの抵抗変化でスイッチング動作が起こる（非特許文献４）。低抵抗状態から高抵抗状態へのスイッチング（Ｒｅｓｅｔ）は、上部電極に正負どちらの電圧を加えても起き、上部電極に正の電圧を加えた場合はフィラメントの上部電極近傍が高抵抗化し、上部電極に負の電圧を加えた場合はフィラメントの下部電極近傍が高抵抗化する（非特許文献５）。このことから、フィラメントの陽極酸化がＲｅＲＡＭのスイッチングメカニズムの１つの候補として考えられている。
Ｗ．Ｗ．Ｚｈｕａｎｇ　ｅｔ．ａｌ．、２００２　ＩＥＤＭ、論文番号７．５、　Ｄｅｃ２００２ Ｇ．－Ｓ．　Ｐａｒｋ　ｅｔ．ａｌ．、ＡＰＬ、Ｖｏｌ．９１、ｐｐ．２２２１０３、２００７ Ｃ．　Ｙｏｓｈｉｄａ　ｅｔ．ａｌ．、ＡＰＬ、Ｖｏｌ．９１、ｐｐ．２２３５１０、２００７ Ｋ．Ｋｉｎｏｓｈｉｔａ　ｅｔ．ａｌ．、ＪＪＡＰ、Ｖｏｌ．４５、ｎｏ．３７、Ｌ９９１－Ｌ９９４、２００６ Ｋ．Ｋｉｎｏｓｈｉｔａ　ｅｔ．ａｌ．、ＡＰＬ、Ｖｏｌ．８９、ｐｐ．１０３５０９、２００６
　上記非特許文献１～５の全開示内容はその引用をもって本書に繰込み記載する。
　以下に本発明による分析を与える。
　非特許文献１～３のように、抵抗変化層に多結晶もしくは微結晶材料を用いて抵抗変化型不揮発メモリの微細化を進めた場合、素子サイズに対して、結晶粒の大きさが無視できなくなる。特に、結晶粒による抵抗変化層表面の凹凸が起因して、素子間の電気特性バラツキが大きくなってしまう、という問題がある。
　抵抗変化層を薄膜化することで凹凸を抑えることはできるが、抵抗変化層を薄くした場合、リーク電流の大幅な増大により、スイッチング動作が得られなくなるため、５０ｎｍ以上の厚い抵抗変化層が用いられてきた。また、単層の抵抗変化層を上下電極で挟んだ対照構造のＲｅＲＡＭを用いた場合、以下のような問題がある。
　図３２（ａ）は、抵抗変化層として単層の遷移金属酸化物（ＴＭＯ）を上下電極（上部電極：Ｔ．Ｅ．、下部電極：Ｂ．Ｅ．）で挟んだ対称構造のＲｅＲＡＭの構成を示す図である。図３２（ｂ）、（ｃ）は、図３２（ａ）のＲｅＲＡＭを用いた場合の問題点を説明するための図である。
　図３２（ｂ）は単極性動作モード場合、図３２（ｃ）は両極性モードの場合のスイッチング及び読出し時の上部電極電流（ＩＴ．Ｅ．）と、上部電極印加電圧（ＶＴ．Ｅ．）の関係を示している。
　単極性動作モードの場合、図３２（ｂ）に示すように、Ｒｅｓｅｔ動作（低抵抗状態から高抵抗状態へのスイッチ）をＳｅｔ動作（高抵抗状態から低抵抗状態へのスイッチ）よりも低い電圧で行うが、読み出し電圧（ＶＴ．Ｅ．　ｆｏｒ　Ｒｅａｄ）との差が小さいため、Ｒｅａｄディスターブによって高抵抗化し、誤動作する可能性が高い。
　両極性動作の場合、図３２（ｃ）の実線で示すように、一見すると、Ｒｅａｄディスターブによる高抵抗化の可能性は小さいように見えるが、図３２（ａ）の対称構造のＲｅＲＡＭを用いた場合、フィラメントの上下電極近傍どちらも高抵抗化するため、破線で示した潜在的な高抵抗化不良が存在し、やはり、Ｒｅａｄディスターブによる誤動作の危険性が高い。
　非揮発性メモリ（ＮＶＭ）の信頼性としては、
　・保持、
　・プログラムディスターブ耐性、
　・リードディスターブ耐性
　が主な評価項目になる。
　ＲｅＲＡＭの場合、１Ｔ１Ｒ（１つのトランジスタと１つの抵抗構成）の場合、プログラムディスターブが無い。ＲｅＲＡＭは２端子素子であるため、保持に比べてリードディスターブ耐性の方が重要になる。
　さらに、従来のＲｅＲＡＭでは上部電極形成時のスパッタダメージによる抵抗変化層の劣化が大きく、歩留まりを高めるのが困難であった。
　したがって、本発明の目的は、高集積化に有利であり、安定したスイッチング特性を実現する絶縁膜構造の抵抗変化型不揮発メモリ及びその動作方法を提供することにある。本発明は、リード・ディスターブ耐性の高い、高信頼な抵抗変化型不揮発メモリを提供することもその目的の１つとしている。
　本発明によれば、前記した課題の少なくとも一つを解決するために、絶縁膜を金属電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を少なくとも含み、前記絶縁膜がＴａ２Ｏ５と３０ｎｍ未満のＴｉＯ２の積層構造である抵抗変化型メモリ素子が提供される。本発明において、Ｔａ２Ｏ５層がストイキオメトリックな非晶質膜である。
　また、本発明によれば、上下電極間に電圧を加えて上下電極間の抵抗値を前記Ｔａ２Ｏ５単層の抵抗値よりも低くする抵抗変化型メモリ素子の動作方法が提供される。
　本発明によれば、高集積化に有利であり、安定したスイッチング特性を実現することができる。また、本発明によれば、リード・ディスターブ耐性の高い、高信頼なメモリ素子を実現することができる。
　本発明によれば、素子の歩留まりを高めることができる。
本発明の一実施例の抵抗変化型メモリ素子の断面構成を模式的に示す図である。 （Ａ）、（Ｂ）は本発明の一実施例の抵抗変化型メモリ素子のＴｉＯ２層のＸＰＳスペクトル測定結果である。 （Ａ）、（Ｂ）は本発明の一実施例の抵抗変化型メモリ素子のＴａ２Ｏ５層のＲＭＳ測定結果測定結果を示す図である。 本発明の一実施例の抵抗変化型メモリ素子のＴａ２Ｏ５層のＸＲＤスペクトル測定結果を示す図である。 （Ａ）～（Ｃ）は本発明の一実施例のＴａ２Ｏ５／ＴｉＯ２積層構造（サンプル３～５）のスイッチング特性を示す図である。 Ｔａ２Ｏ５単層構造（サンプル２）及びＴａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）の初期リーク電流、及び、Ｔａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）のＦｏｒｍｉｎｇ後の電流特性を示す図である。 本発明の一実施例（１Ｔ１Ｒ型抵抗変化メモリ）の構造を示す図である。 （ａ）～（ｇ）は本発明の一実施例（１Ｔ１Ｒ型抵抗変化メモリ）の製造方法を説明するための工程断面図である。 Ｔａ２Ｏ５／ＴｉＯ２積層構造のＳＩＭＳプロファイルを示す図である。 本発明の実施例２の構成を模式的に示す図である。 Ｐｔ／Ｔａ２Ｏ５（１０ｎｍ）／ＴｉＯ２（３ｎｍ）のＴＥＭ像である。 ＴｉＯ２層のナノビーム電子線回折像である。 ＴｉＯ２層のＥＥＬＳスペクトルである。 （ａ）～（ｈ）は本発明の実施例２の製造方法を説明するための工程断面図である。 本発明の第３の実施例の動作を説明するための図である。 セット、リセット時のＤＣスイッチング特性の例を示す図である。 トランジスタの飽和電流とセット後抵抗値、リセット電流の関係の例を示す図である。 抵抗状態の読み出し電流特性の例を示す図である。 （Ａ）、（Ｂ）はＳｅｔ後抵抗値（低抵抗状態：ＲＬ）、リセット後抵抗値（高抵抗状態：ＲＨ）の書き換え回数依存性の例を示す図である。 （Ａ）、（Ｂ）は、ＲＨとＲＬの８５℃の高温ストレスによる保持特性の例を示す図である。 （Ａ）、（Ｂ）は、ＲＨとＲＬの常温でのリード・ディスターブ耐性の例を示す図である。 （Ａ）、（Ｂ）は、８５℃での高電圧ストレスによるＲｅａｄディスターブ耐性の例（ＲＬ、ＲＨの変動率）を示す図である。 本発明の実施例３の断面構成を模式的に示す図である。 本発明の実施例３と比較サンプル（下部電極：Ｒｕ単層）の下部電極ラフネスを示す図である。 （Ａ）、（Ｂ）は本発明の実施例３と比較例のＦｏｒｍｉｎｇ時の電流特性のチップ間バラツキを示す図である。 本発明の実施例３と比較例のＦｏｒｍｉｎｇ電圧分布、Ｓｅｔ電圧分布、Ｒｅｓｅｔ電圧分布を比較して示す図である。 本発明の実施例３と比較例のＳｅｔ後抵抗分布、Ｒｅｓｅｔ後抵抗分布を比較して示す図である。 本発明の実施例３と比較例の１９０度の高温ストレスによるＲｅｓｅｔ抵抗分布の変化を比較して示す図である。 （ａ）～（ｈ）は本発明の実施例３の製造方法を説明するための工程断面図である。 本発明の実施例４の断面構成を模式的に示す図を示す。 （ａ）～（ｅ）は本発明の実施例４の製造方法を説明するための工程断面図である。 （ａ）は対称構造のＲｅＲＡＭを模式的に示す図である。（ｂ）、（ｃ）は単極性動作モード、両極性動作モードの場合における、スイッチング及び読出し時のＩＴ．Ｅ．－ＶＴ．Ｅ特性を説明する図である。 本発明の実施例５の断面構成を模式的に示す図である。 ７５０℃３０分アニール後のＴａ２Ｏ５膜もしくはＴａＳｉＯ膜のＸＲＤスペクトルである。 本発明の実施例５のフォーミング、セット、リセット時のＤＣスイッチング特性の例を示す図である。 （ａ）～（ｈ）は本発明の実施例５の製造方法を説明するための工程断面図である。
１　下部電極
２　絶縁層（ＴｉＯ２／Ｔａ２Ｏ５積層膜：抵抗変化層）
３　上部電極
４　ゲート絶縁膜
５　ゲート電極
６　ソース／ドレイン
７　ソース／ドレイン
８～１０　ビア
１１　第一の配線層
１２　第二の配線層
１３　第一の層間絶縁膜
１４　第二の層間絶縁膜
１５　半導体基板
１６　ゲート側壁
１７　第三の層間絶縁膜
１８　ＴａＮ（ＴａＮ層）
１９　Ｒｕ（Ｒｕ層）
２０　絶縁層（ＴｉＯ２／ＴａｘＳｉｙＯｚ積層膜：抵抗変化層）
　本発明の原理を説明する。本発明の抵抗変化型メモリ素子においては、絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を含み、絶縁膜がＴａ２Ｏ５と、３０ｎｍ未満の膜厚のＴｉＯ２の積層構造を備えている。微結晶であるＴｉＯ２が３０ｎｍ未満の薄膜であり、かつ、Ｔａ２Ｏ５が非晶質で平坦であることにより、Ｔａ２Ｏ５／ＴｉＯ２積層膜表面の凹凸を低減することができる。
　本発明によれば、抵抗変化素子を微細化した場合に、抵抗変化層表面の凹凸に起因した素子間の電気特性バラツキを改善することができる。
　本発明の抵抗変化型メモリ素子では、上下電極間にある所定の電圧を引加し、Ｔａ２Ｏ５層中に低抵抗のスイッチング経路を形成しておく必要がある。
　前述したように、Ｔａ２Ｏ５層は均質な非晶質であるから、素子間ばらつきの少ないスイッチング経路が形成できる。
　本発明の抵抗変化型メモリ素子は、ＴｉＯ２層と接した電極に所定の正電圧を印加するか、もしくは、Ｔａ２Ｏ５と接した電極に所定の負電圧を印加することで、低抵抗状態から高抵抗状態にスイッチングすることができる。
　以上のように、本発明によれば、高集積化に有利であり、ばらつきが少なく安定した電気特性を有する抵抗変化型メモリ素子が実現できる。
　また、抵抗変化層が非対称であり、かつ、スイッチングしないＴａ２Ｏ５層との積層膜であることにより、両極性動作における潜在的なＲｅｓｅｔ不良を低減することができ、リード・ディスターブ耐性が向上する。以下では具体的な実施例に即して説明する。
　図１は、本発明の一実施例の抵抗変化型メモリ素子の断面を模式的に示す図である。本実施例の半導体装置は、絶縁層（絶縁膜）２を下部電極１と上部電極３で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を少なくとも含む抵抗変化型メモリ素子であって、絶縁層２は、Ｔａ２Ｏ５と膜厚が３０ｎｍ未満のＴｉＯ２の積層構造を備えている。Ｔａ２Ｏ５層は、好ましくは、ストイキオメトリックな非晶質である。ＴｉＯ２層は上部電極とＴａ２Ｏ５の間に形成されていても良いが、下部電極とＴａ２Ｏ５層の間に形成されている方がより望ましい。ここでは、ＴｉＯ２層は下部電極１とＴａ２Ｏ５層の間に形成する。
　本発明で用いられるＴａ２Ｏ５層、及び膜厚が３０ｎｍ未満のＴｉＯ２層は、それぞれ単層では抵抗変化型メモリ素子として機能しない。
　Ｔａ２Ｏ５膜と膜厚が３０ｎｍ未満のＴｉＯ２膜との積層膜にした場合にのみ、抵抗変化型メモリ素子として機能することを、本願発明者は、実験から見出した。
　下部電極１は、基本的に導電性を有していれば良い。下部電極１は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム－タンタル合金（Ｉｒ－Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、または、これらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。
　上部電極３は、基本的に導電性を有していれば良い。上部電極３は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム－タンタル合金（Ｉｒ－Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。
　なお、抵抗変化素子に含まれるＭＩＭ構造において、隣接する層同士が、それらの少なくとも一部の領域において積層されていれば良い。
　抵抗変化型メモリ素子では、上下電極間に電圧を加えて、上下電極間の抵抗値を、Ｔａ２Ｏ５単層の抵抗値よりも低くする動作を含む。
　上下電極間の抵抗値をＴａ２Ｏ５単層の抵抗値よりも低くする動作（Ｆｏｒｍｉｎｇ）を行った後、ＴｉＯ２層と接した電極に所定の正電圧を印加することで、高抵抗状態から低抵抗状態、もしくは、低抵抗状態から高抵抗状態にスイッチングし、抵抗値を保持することができる。
　以下、Ｔａ２Ｏ５膜と膜厚が３０ｎｍ未満のＴｉＯ２膜を積層することで、抵抗変化素子の機能が発現することを実験結果から示す。
Figure JPOXMLDOC01-appb-T000001
　実験には、表１に示す試料を作製した。
　サンプル１（比較例１）はＭＩＭの絶縁層として膜厚が１７ｎｍのＴｉＯ２単層膜を用いた。
　サンプル２（比較例２）はＭＩＭの絶縁膜として膜厚が１３ｎｍのＴａ２Ｏ５単層膜を用いた。
　サンプル３（実施例）はＭＩＭの絶縁膜として膜厚が１７ｎｍのＴｉＯ２と膜厚が１０ｎｍのＴａ２Ｏ５の積層膜を用いた。
　サンプル４（実施例）はＭＩＭの絶縁膜として膜厚が１７ｎｍのＴｉＯ２と膜厚が１３ｎｍのＴａ２Ｏ５の積層膜を用いた。
　サンプル５（実施例）はＭＩＭの絶縁膜として膜厚が１７ｎｍのＴｉＯ２と膜厚が１５ｎｍのＴａ２Ｏ５の積層膜を用いた。
　サンプル６（実施例）はＭＩＭの絶縁膜として膜厚が３０ｎｍのＴｉＯ２と膜厚が１５ｎｍのＴａ２Ｏ５の積層膜を用いた。
　まず、半導体基体上にＤＣスパッタ装置を用いて膜厚が５ｎｍのＴｉ、膜厚が４０ｎｍのＲｕを常温で連続して成膜し、下部電極とした。
　続いて、ＤＣスパッタ装置で反応性スパッタを行い、膜厚が１７ｎｍもしくは３０ｎｍのチタン酸化膜を成膜した。
　サンプル２はチタン酸化膜を成膜しなかった。
　スパッタターゲットにはＴｉを用い、Ｏ２とＡｒの流量比を１：５で流した。チャンバー内圧力は１０ｍＴｏｒｒとし、成膜温度は３００度、パワーは４．２ｋＷとした。
　成膜したチタン酸化膜の組成をＸＰＳ（Ｘ－ｒａｙ　ｐｈｏｔｏｅｍｉｓｓｉｏｎ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて評価した。
　図２（Ａ）、（Ｂ）は、Ｏ１ｓ（５２５～５４５ｅＶ）及びＴｉ２ｐ（４５０～４８０ｅＶ）軌道のＸＰＳスペクトルを示している。Ｘ線源にはＡｌ（ｋα）線を用いた。
　Ｏ１ｓ及びＴｉ２ｐそれぞれのピーク面積から得られるチタン酸化膜の組成比（Ｏ／Ｔｉ）はほぼ２であり、ＴｉＯ２が形成されていることがわかった。
　次にＲＦスパッタ装置を用いて、タンタル酸化膜を成膜した。スパッタターゲットにはＴａ２Ｏ５を用い、Ｏ２とＡｒを１０ｓｃｃｍ、５ｓｃｃｍで流した。成膜温度は３５０℃、パワーは２ｋＷとした。
　成膜したタンタル酸化膜の組成をＸＰＳ（Ｘ－ｒａｙ　ｐｈｏｔｏｅｍｉｓｓｉｏｎ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて評価した。図３は、Ｔａ４ｆ（１５～３５ｅＶ）及びＯ１ｓ（５２５～５４５ｅＶ）軌道のＸＰＳスペクトルを示している。Ｘ線源にはＡｌ（ｋα）線を用いた。
　図３（Ａ）に示すように、Ｔａ４ｆ領域では、Ｔａ２Ｏ５由来のＴａ５＋４ｆ５／２、Ｔａ５＋４ｆ７／２ピークと、強度の弱い金属Ｔａ由来のＴａ０４ｆ５／２、Ｔａ０４ｆ７／２ピークが観測された。また、図３（Ｂ）に示すように、Ｏ１ｓ領域では、Ｔａ－Ｏの結合に由来するピークが観測された。
　ピーク面積から得られるタンタル酸化膜の組成比（Ｏ／Ｔａ）は２．５であり、ストイキオメトリックなＴａ２Ｏ５膜が形成されていることがわかった。
　次に成膜したＴａ２Ｏ５膜の結晶性と結晶化温度を調べる為、ＸＲＤ（Ｘ－Ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）評価を行った。試料はＳｉ上にＴａ２Ｏ５を成膜した後、酸素雰囲気で５００℃乃至７００℃の高温アニールを行った。
　図４に、ＸＲＤスペクトルを示す。図４より、Ｔａ２Ｏ５膜は７００℃以上で結晶化し、（００１）面、（２００）面、（２０１）面の形成が確認できた（７００℃未満の温度で観測されているピークは基板のＳｉ由来である）。
　今回の実験では７００℃以上の高温アニールを行っていないため、Ｔａ２Ｏ５は非晶質である。
　また、本発明の不揮発性記憶装置（抵抗変化型メモリ素子）を集積回路の配線層に搭載した場合も、配線層のプロセス温度は、６００℃以下であるため、Ｔａ２Ｏ５は非晶質を保つ。
　図９に、Ｔａ２Ｏ５／ＴｉＯ２積層膜のＳＩＭＳプロファイルを示す。実線（ｗ／ｏ　Ａｎｎｅａｌ）は、積層膜形成後の追加アニール無しの試料の結果、破線（ｗｉｔｈ　４００℃、３０ｍｉｎ、Ａｎｎｅａｌ）は、４００℃、３０分の追加アニールを行った試料の結果を示している。
　図９に示すように、今回の実験で用いたＴａ２Ｏ５／ＴｉＯ２積層膜は、Ｔａ２Ｏ５中にＴｉＯ２中のＴｉが拡散した、相互拡散層を界面付近に含んでいることがわかる。ただし、ＴｉはＴａ２Ｏ５表面までは拡散しておらず、表面付近ではストイキオメトリックなＴａ２Ｏ５膜である。
　積層膜形成後に、４００℃、３０分の追加アニールを行ったがプロファイルに変化は無かった。つまり、積層膜形成後は安定であり、熱耐性が高いことがわかる。
　Ｔａ２Ｏ５成膜後、上部電極としてＰｔを、ｅｌｅｃｔｒｏｎ－ｇｕｎ蒸着法を用いて成膜した。この際、ステンシルマスクを用いて上部電極パターンを形成した。
　以上のようにして作成したサンプルの上下電極間の初期リーク電流とスイッチング特性を評価した。評価した電極形状は２５μｍ角である。
　スイッチング特性は、下部電極に正バイアスを印加して絶縁層を低抵抗化（以下、「Ｆｏｒｍｉｎｇ」という）した後で、評価を行った。このＦｏｒｍｉｎｇ処理によって、ＭＩＭの絶縁層内に電流経路（スイッチングパス）が形成され、その電流経路内でスイッチング現象が起きる。評価結果を表２にまとめた。
Figure JPOXMLDOC01-appb-T000002
　なお、表２において、１Ｖの電圧印加で初期リーク電流が１Ｅ－５Ａ以上と大きかったサンプルを×、１Ｖの電圧印加で初期リーク電流が１Ｅ－５Ａ未満と小さく、良好な絶縁性を示したサンプルを○、スイッチング特性を示さなかったサンプルを×、スイッチング特性を示したサンプルを○と判定した。
　表２に示すように、ＴｉＯ２単層膜を用いたサンプル１は、初期リーク電流が非常に大きく、スイッチング特性も示さなかった。これは、ＴｉＯ２が膜厚１７ｎｍと薄膜であることに起因している。
　Ｔａ２Ｏ５単層膜を用いたサンプル２は、初期リーク電流は低いがスイッチング特性は発現しなかった。Ｔａ２Ｏ５のスイッチング特性は論文等でも報告が無い。
　一方、膜厚が１７ｎｍのＴｉＯ２とＴａ２Ｏ５の積層膜であるサンプル３、４、５は、初期リーク電流が低く、かつ下部電極に正バイアスを印加してＦｏｒｍｉｎｇした後でスイッチング特性を示した。
　図５（Ａ）、（Ｂ）、（Ｃ）は、サンプル３、４、５の抵抗変化素子のスイッチング特性を示す図である。
　サンプル３、４、５は、ＴｉＯ２層と接した下部電極側に正バイアス、ここでは、上部電極側に負バイアスを印加することで、低抵抗状態から高抵抗状態へスイッチングし、逆バイアスでは、高抵抗状態にスイッチングしなかった。これは、高抵抗側へのスイッチングが、ＴｉＯ２層に接した電極方向への酸素イオン（Ｏ－）拡散と陽極酸化に起因しているためと考えられる。
　つまり、ＴｉＯ２／Ｔａ２Ｏ５積層膜内の電界によって、酸素イオン（Ｏ－）がＴｉＯ２層に接した電極方向に拡散し、ＴｉＯ２層内もしくはＴｉＯ２／Ｔａ２Ｏ５界面でスイッチングパスの酸化反応が起こる為と考えられる。
　なお、ＴｉＯ２／Ｔａ２Ｏ５積層膜内のスイッチングパスは、ＴｉＯ２層からＴａ２Ｏ５内を貫通して形成されていることが実験よりわかった。
　図６は、Ｔａ２Ｏ５単層構造（サンプル２）、及びＴａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）の初期リーク電流、及び、Ｔａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）のＦｏｒｍｉｎｇ後の低抵抗状態、及び、高抵抗状態の電流特性を示したものである。
　図６に示すように、Ｔａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）のＦｏｒｍｉｎｇ後の高抵抗状態の上下電極間電流は、Ｔａ２Ｏ５単層構造（サンプル２）の初期リーク電流よりも大きい。つまり、Ｔａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）のＴａ２Ｏ５層の抵抗値は、Ｆｏｒｍｉｎｇ前の抵抗値よりも低くなっているといえる。
　つまり、Ｆｏｒｍｉｎｇ処理によって、Ｔａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）のＴａ２Ｏ５層中にも、スイッチングパスが形成されることが分かる。
　前述したように、抵抗変化の現象が起きているのは、スイッチングパスに沿ったＴｉＯ２層内もしくはＴｉＯ２／Ｔａ２Ｏ５界面であるため、ＴｉＯ２層を下にし、Ｔａ２Ｏ５層を上にした場合、上部電極成膜時のスパッタダメージの影響を受け難くなり、安定したスイッチング動作が得られる。
　なお、ＴｉＯ２層の膜厚を３０ｎｍに増やした場合、表２のサンプル６に示すように、Ｔａ２Ｏ５層との積層膜であるにもかかわらず、スイッチング動作しなかった。ＴｉＯ２層の膜厚増大による、表面の凹凸劣化が原因の一つである。
　以上の実験結果より、ＭＩＭ構造の絶縁層にＴａ２Ｏ５膜と膜厚が３０ｎｍ未満のＴｉＯ２膜との積層膜を用いることで、抵抗変化素子の機能が発現することが示された。
　本発明の抵抗変化型の不揮発メモリの抵抗変化層は、微結晶であるＴｉＯ２の膜厚が３０ｎｍ未満の薄膜であり、なおかつ、Ｔａ２Ｏ５が非晶質で平坦であることより、Ｔａ２Ｏ５／ＴｉＯ２積層膜表面の凹凸を低減することができる。
　よって、本発明によれば、抵抗変化素子を微細化しても、抵抗変化層表面の凹凸に起因した素子間の電気特性バラツキを改善することができる。
　また、本発明によれば、Ｔａ２Ｏ５層が上部電極形成時のスパッタダメージを緩和する層として働くため、歩留まりを高めることができる。
　また、本発明の抵抗変化型メモリ素子においては、上下電極間にある所定の電圧を印加し（Ｆｏｒｍｉｎｇ電圧）、ＴｉＯ２層とＴａ２Ｏ５層を貫通するように、スイッチングパスを形成しておく必要があるが、Ｔａ２Ｏ５層は、均質な非晶質であるから、素子間ばらつきの少ないスイッチングパスが形成できる。
　また、抵抗変化層が非対称で、かつ、スイッチングしないＴａ２Ｏ５層との積層膜であることにより、両極性動作における潜在的なＲｅｓｅｔ不良を低減することができ、リード（Ｒｅａｄ）ディスターブ耐性が向上する。
　次に、本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した実施例について説明する。
　図７は、本発明の抵抗変化型不揮発メモリのＭＩＭ素子が搭載された１Ｔ１Ｒ型のＲｅＲＡＭの断面構成を模式的に示す図である。
　図７を参照すると、半導体基板１５上にゲート絶縁膜４、及びゲート電極５、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン７と接続するようにビア８が形成され。ビア８と接続するように下部電極１、Ｔａ２Ｏ５と膜厚が３０ｎｍ未満のＴｉＯ２の積層構造から成る絶縁層２、上部電極３が順次積層されたＭＩＭ構造が形成され、上部電極３上にビア１０が形成され、ビア１０と接続するように第二の配線層１２（配線層にパタン形成された配線）が形成され、ソース／ドレイン６と接続するようにビア９が形成され、ビア９と接続するように第一の配線層１１（配線層にパタン形成された配線）が形成されている。
　制御トランジスタとしては、Ｎ型電界効果トランジスタ（ＮＦＥＴ）でもＰ型電界効果トランジスタ（ＰＦＥＴ）でも良いが、本実施例ではＮＦＥＴを用いた。
　ゲート絶縁膜４としては、ゲート酸化膜を用いたが、ハフニウム酸化膜やジルコニウム酸化膜、アルミナ、もしくは、これらのシリケート、窒化物、積層膜であっても良い。
　本実施例では、ゲート電極５としては、リンが添加されたポリシリコンを用いたが、メタルゲートやシリサイドゲートであってもよい。
　下部電極１は、基本的に導電性を有していれば良い。下部電極１は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム－タンタル合金（Ｉｒ－Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。本実施例では、Ｒｕを用いた。
　上部電極３は、基本的に導電性を有していれば良い。上部電極３は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム－タンタル合金（Ｉｒ－Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、または、これらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。本実施例では、Ｒｕを用いた。
　絶縁層（「抵抗変化層」ともいう）２のＴｉＯ２とＴａ２Ｏ５の積層膜はどちらが上であっても良いが、抵抗が変化する箇所がＴｉＯ２層内もしくはＴｉＯ２／Ｔａ２Ｏ５界面であるため、上部電極形成時のスパッタダメージの影響を軽減する観点から、ＴｉＯ２層が下の方が望ましい。本実施例では、１７ｎｍの膜厚のＴｉＯ２をまず堆積し、連続して１３ｎｍの膜厚のＴａ２Ｏ５を堆積した構造を用いた。
　次に、本実施例の動作について説明する。
　まず、Ｆｏｒｍｉｎｇを行うため、第一の配線層１１及びゲート電極５に正の電圧を印加し、絶縁層（抵抗変化層）２を低抵抗化する。このとき、ゲート電極５に印加する電圧を調整して、制御トランジスタによる電流制限がかかるようにし、絶縁層（抵抗変化層）２が所望の抵抗値になるようにする。なお、Ｆｏｒｍｉｎｇは、第一の配線層１１の替わりに、第二の配線層１２に正の電圧を印加しても良い。
　低抵抗状態から高抵抗状態へのスイッチング時には、第一の配線層１１及びゲート電極５に正の電圧を印加する。
　高抵抗状態から低抵抗状態へのスイッチングには、第一の配線層１１及びゲート電極５に正の電圧を印加する。このとき、第一の配線層１１には、高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、ゲート電極５に印加する電圧を調整して、制御トランジスタによる電流制限がかかるようにし、抵抗変化層２が所望の抵抗値になるようにする。
　なお、高抵抗状態から低抵抗状態へのスイッチング時には、第一の配線層１１の替わりに第二の配線層１２に正の電圧を印加しても良い。
　図８は、本実施例の１Ｔ１Ｒ型のＲｅＲＡＭの製造を工程順に示す図である。図８を参照して、本実施例の製造方法について説明する。
　まず、図８（ａ）に示すように、半導体基板１５上にゲート酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極５を形成する。
　次に、図８（ｂ）に示すように、ゲート電極５をマスクとしてドーズ量２Ｅ＋１５ｃｍ－２のリン注入を行い、ソース／ドレイン領域６、７を形成する。
　次に、図８（ｃ）に示すように、半導体基板１５全面に第一の層間絶縁膜１３を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｌｉｓｈｉｎｇ）法を用いることで表面を平坦化する。本実施例では、第一の層間絶縁膜１３として、酸化膜を用いる。
　次に、第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
　さらに、図８（ｄ）に示すように、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８を形成する。
　次に、図８（ｅ）に示すように、膜厚４０ｎｍのＲｕ、膜厚１７ｎｍのＴｉＯ２、膜厚１３ｎｍのＴａ２Ｏ５、膜厚４０ｎｍのＲｕを順次堆積し、露光工程とドライエッチング工程を用いて下部電極１、絶縁層（抵抗変化層）２、上部電極３から成るＭＩＭ構造を形成する。Ｒｕの堆積にはＤＣスパッタ法を用いる。ＴｉＯ２の堆積には、ＤＣスパッタ装置を用いた反応性スパッタ法を用いる。スパッタターゲットにはＴｉを用い、Ｏ２とＡｒの流量比を１：５で流す。チャンバー内圧力は１０ｍＴｏｒｒとし、成膜温度は３００度、パワーは４．２ｋＷとした。Ｔａ２Ｏ５の堆積にはＲＦスパッタ法を用いる。スパッタターゲットにはＴａ２Ｏ５を用い、Ｏ２とＡｒを１０ｓｃｃｍ、５ｓｃｃｍで流した。成膜温度は３５０℃、パワーは２ｋＷとする。
　次に、図８（ｆ）に示すように、半導体基板１５全面に第二の層間絶縁膜１４を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第二の層間絶縁膜１４として酸化膜を用いる。
　次に、第二の層間絶縁膜１４及び第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
　さらに、図８（ｇ）に示すように、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア９、１０を形成する。
　第二の層間絶縁膜１４の上に、ＴｉＮ、Ａｌを順次堆積して金属配線層（ｍｅｔａｌ　ｉｎｔｅｒｃｏｎｎｅｃｔ　ｌａｙｅｒ）を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第一、第二の配線層１１、１２を形成する。
　本実施例では、抵抗変化型不揮発メモリのＭＩＭ素子を制御トランジスタのソース／ドレイン６、７に接続することで、Ｆｏｒｍｉｎｇ電圧印加時や高抵抗から低抵抗へのスイッチング時にトランジスタのゲート電極５によって電流制御できるため、低バラツキのスイッチング動作を実現できる。
　本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した実施例の別の形態を示す。
　図１０は、本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した断面構成を示す図である。図１０を参照すると、半導体基板１５上にゲート絶縁膜４、及びゲート電極５、ゲート側壁１６、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン６と接続するようにビア９が形成されている。ビア９と接続するように第一の配線層１１（配線層にパタン形成された配線）が形成されている。ソース／ドレイン７と接するようにビア８が形成され、ビア８と接続するように第二の配線層１２が形成されている。第一の配線層１１と接するようにビア１０が形成され、ビア１０と接続するように、下部電極１が形成されている。下部電極１上に、Ｔａ２Ｏ５と３０ｎｍ未満のＴｉＯ２の積層構造から成る絶縁層（抵抗変化層）２、第三の層間絶縁膜１７が形成され、第三の層間絶縁膜１７の開口部に上部電極３が埋め込まれ、絶縁層２と接している。
　本実施例の構造では、下部電極１よりも上部電極３の方が小さく形成されており、ＭＩＭ構造の面積は、上部電極３と絶縁層（抵抗変化層）２との接触面積によって律速されている。
　ここでは、制御トランジスタとして、ＮＭＯＳを用い、ＲｅＲＡＭモジュールには、上部電極（Ｔ．Ｅ．：Ｐｔ）／Ｔａ２Ｏ５（膜厚１０ｎｍ）／ＴｉＯ２（膜厚３ｎｍ）／下部電極（Ｂ．Ｅ．：Ｒｕ）の積層構造を用いた。
　図１１は、本実施例で作製した、１Ｔ１Ｒ－ＲｅＲＡＭのＭＩＭ部分の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：透過型電子顕微鏡）像を示している。Ｔａ２Ｏ５層がアモルフォスであり、上部電極（Ｔ．Ｅ．）との界面が非常に平坦であることがわかる。ＴｉＯ２層の膜厚は３ｎｍ、Ｔａ２Ｏ５層の膜厚は１０ｎｍである。
　図１２は、図１１のＴｉＯ２層のナノビーム回折図形を示している。ＴｉＯ２層のナノビーム回折によって現れたスポットは破線で示したＲｕｔｉｌｅ構造の１１０回折の位置と一致した。
　図１３は、図１１のＴｉＯ２層のＥＥＬＳ（Ｅｌｅｃｔｒｏｎ　Ｅｎｅｒｇｙ　Ｌｏｓｓ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析結果を示す。酸素のＫエッジ付近を示している。図１３の丸で囲んだ部分に示したエネルギー領域に、Ａｎａｔａｓｅ構造に特徴的なスペクトル形状がみられないことから、ＥＥＬＳ分析結果もＴｉＯ２層がＲｕｔｉｌｅ構造であることを支持していた。
　よって、本発明で作製した、１Ｔ１Ｒ－ＲｅＲＡＭのＭＩＭ部分のＴｉＯ２層はＲｕｔｉｌｅ構造であることがわかった。
　本実施例の製造方法を、図１４の工程断面図を用いて説明する。まず、図１４（ａ）に示すように、半導体基板１５上にゲート酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極５を形成する。
　次に、図１４（ｂ）に示すように、絶縁膜堆積とドライ・エッチバックプロセスによって、ゲート側壁１６を形成し、ゲート電極５とゲート側壁１６をマスクとしてドーズ量２Ｅ＋１５ｃｍ－２のリン注入を行い、ソース／ドレイン領域６、７を形成する。
　次に、図１４（ｃ）に示すように、半導体基板１５全面に、第一の層間絶縁膜１３を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第一の層間絶縁膜１３として、酸化膜を用いる。
　次に、第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
　さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８、９を形成する。
　次に、図１４（ｄ）に示すように、ＴｉＮ、Ａｌを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第一、第二の配線層１１、１２を形成する。
　次に、図１４（ｅ）に示すように、半導体基板１５全面に第二の層間絶縁膜１４を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第二の層間絶縁膜１４として、酸化膜を用いる。次に、第一の層間絶縁膜１４に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア１０を形成する。
　次に、図１４（ｆ）に示すように、膜厚４０ｎｍのＲｕを堆積し、露光工程とドライエッチング工程を用いて下部電極１を形成する。
　さらに膜厚３ｎｍのＴｉＯ２、膜厚１０ｎｍのＴａ２Ｏ５を順次堆積し、絶縁層（抵抗変化層）２を形成する。
　次に、図１４（ｇ）に示すように、半導体基板１５全面に第三の層間絶縁膜１７を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第三の層間絶縁膜１７として、酸化膜を用いる。次に、下部電極１上の第三の層間絶縁膜１７に露光工程とドライエッチング工程を用いて開口部を設ける。
　次に、図１４（ｈ）に示すように、膜厚４０ｎｍのＲｕを順次堆積し、露光工程とドライエッチングを用いて上部電極３を形成する。
　ＭＩＭ構造の面積は上部電極３と抵抗変化層２との接触面積によって律速される。
　図１５は、本実施例のＦｏｒｍｉｎｇ後の動作説明図である。
　図１６は、Ｓｅｔ（高抵抗状態から低抵抗状態へのスイッチング）、Ｒｅｓｅｔ（低低状態から高抵抗状態へのスイッチング）時のＩ－ＶＴ．Ｅ．カーブを示している。
　図１６に示すように、Ｓｅｔ時は、上部電極（Ｔ．Ｅ．）に正電圧（ＶＴ．Ｅ．）を印加し、制御トランジスタの飽和電流（Ｉｓａｔ．）でＳｅｔレベル（ＲＬ）を制御した。図１６において、特性曲線ａは、ＶＧＡＴＥ＝４Ｖにおける、制御トランジスタのＩＤ（ドレイン電流）－ＶＴ．Ｅ．特性を示している。
　特性曲線ｂに示すように、ＶＴ．Ｅ．＝４Ｖ付近でＲｅＲＡＭの低抵抗化による急激な電流増大が起きるが、制御トランジスタの飽和電流値によって電流増大が制限されていることが分かる。消去時は、上部電極に負電圧を印加した。このとき、制御トランジスタによる電流制限は行わず、上部電極／Ｐウェル間で電流を流した。第二の配線層１２とゲート電極５に正電圧を印加することでも、同様に消去できる。
　図１７は、Ｓｅｔ時の制御トランジスタ飽和電流（Ｉｓａｔ．）と、Ｓｅｔレベル（ＲＬ）、及び、Ｒｅｓｅｔ電流（Ｒｅｓｅｔ　Ｃｕｒｒｅｎｔ）、Ｒｅｓｅｔ電流（Ｒｅｓｅｔ　Ｃｕｒｒｅｎｔ）と１／ＲＬの関係を示した図である。
　図１７の実線で示すように、ＶＧＡＴＥによってＩｓａｔ．を制御することで、ＲＬを制御することができる。
　また、図１７に、破線で示すように、Ｉｓａｔ．によってＲＬが制御されると、Ｒｅｓｅｔ電流も制御され、Ｒｅｓｅｔ電流は１／ＲＬに比例した。
　これは、Ｒｅｓｅｔ機構（下部電極近傍のフィラメントの陽極酸化）が、Ｔａ２Ｏ５／ＴｉＯ２内の電界によって制御されているためと考えられる。
　表３は、読出し（Ｒｅａｄ）、セット（Ｓｅｔ）、リセット（Ｒｅｓｅｔ）の動作条件（上部電極の電圧ＶＴ．Ｅ．、ゲート電圧ＶＧａｔｅ、基板電圧ＶＳ、ウェル電圧ＶＷＥＬＬ）を示している。
　Ｓｅｔ時の制御トランジスタ飽和電流を１５０μＡ（ＶＧａｔｅ＝２．５Ｖ）に設定した。Ｓｅｔには、追加書き込みによるベリフィケーション（Ｖｅｒｉｆｙ）を行った。
　このときのＲＬ（Ｔｙｐｉｃａｌ）は１．７ｋΩであった。
　リセット電流は１ｍＡ弱と目標値（２００μＡ以下）よりも大きかった。
　読出し時の上部電極印加電圧（ＶＴ．Ｅ．）は０．０６Ｖとした。
　図１８は、読出し時のＩＲＥＡＤ－ＶＴ．Ｅ．カーブ（特性）を示している。縦軸はＶＧａｔｅ＝５Ｖで読み出し時の上部電極の電流ＩＴ．Ｅ．であり、横軸は読み出し時の上部電極の電圧ＶＴ．Ｅ．（Ｒｅａｄ　Ｖｏｌｔａｇｅ　ｆｏｒ　ＶＴ．Ｅ．）である。高抵抗状態の抵抗値ＲＨ＝６００ＭΩ（典型例：実線）、ＲＨ＝０．１ＭΩ（最悪例：破線）、低抵抗状態の抵抗値ＲＬ＝１．７ｋΩ（典型例：実線）、ＲＬ＝３ｋΩ（最悪例：破線）がプロットされている。
　ＮＯＲ－Ｔｙｐｅで、１００ＭＨｚの読出し速度を想定した場合、Ｓｅｔ及びＲｅｓｅｔ時の読出し電流差には、２０μＡが必要である。読出し時の上部電極の電圧ＶＴ．Ｅ．を０．０６Ｖとした場合、ＲＬは３ｋΩ以下、ＲＨは０．１ＭΩ以上である必要がある。Ｔｙｐｉｃａｌ（典型値）のＲＬ（１．７ｋΩ）、ＲＨ（６０ＭΩ）と前述した、規範（Ｃｒｉｔｅｒｉａ）との差が、ディスターブやバラツキに対するマージンということになる。
Figure JPOXMLDOC01-appb-T000003
　図１９（Ａ）、（Ｂ）は、ＲＨ、ＲＬの書き換え回数依存性を示している。ＳｅｔはＳｗｅｅｐ法、Ｒｅｓｅｔは２００μｓｅｃのパルスを与えた。図１９（Ａ）の縦軸ＲＨは対数軸（Ｌｏｇ　Ｓｃａｌｅ）であり、図１９（Ｂ）の縦軸ＲＬは線形軸（Ｌｉｎｅａｒ　Ｓｃａｌｅ）でプロットしている。図１９（Ａ）、（Ｂ）の横軸は書き換え回数（Ｐ／Ｅサイクル回数）である。ＲＨおよびＲＬ共に、基準以内に収まっていることが分かる。特に、制御トランジスタによって書き換えによるＲＬのバラツキを極めて小さく抑えることができた。
　図２０（Ａ）、（Ｂ）は、８５℃でのリテンション（データ保持）測定結果である。図２０（Ａ）の縦軸ＲＨは対数軸（Ｌｏｇ　Ｓｃａｌｅ）であり、図２０（Ｂ）の縦軸ＲＬは線形軸（Ｌｉｎｅａｒ　Ｓｃａｌｅ）である。図２０（Ａ）、（Ｂ）の横軸は、リテンション時間（単位：ｓｅｃｏｎｄ）である。図２０（Ａ）、（Ｂ）に示すように、ＲＨ、ＲＬともに、リテンション時間（１００～１０６秒）に対して、大きな変動は見られず、極めて高い信頼性が得られた。
　次に、リード（Ｒｅａｄ）ディスターブ耐性の評価を行った。ストレス条件は、室温でＶＧ＝５Ｖ、ＶＴ．Ｅ．＝０．１Ｖ～１．５Ｖとした。
　図２１（Ａ）、（Ｂ）は、ＶＴ．Ｅ．に０．１Ｖ（６０μＡ）のストレス電圧を印加した場合の、ＲＨ、ＲＬの時間変動を示している。Ｐ／Ｅ（Ｐｒｏｇｒａｍ／Ｅｒａｓｅ）回数は、２回後の測定結果である。図１９より、読出し電圧の１．６倍の電圧ストレスが印加されているが、ＲＨ、ＲＬ共にほとんど変動していないことが分かる。
　図２２（Ａ）、（Ｂ）は、読出し電圧の１．６倍（０．１Ｖ）から最大で１６倍（１．０Ｖ）の電圧ストレスを印加した場合のＲＬ、ＲＨの変動率（Ｒ／ＲＬｉｎｉ、Ｒ／ＲＨｉｎｉ）である。ＲＬｉｎｉはＲＬの初期抵抗値、ＲＨｉｎｉはＲＨの初期抵抗値である。図２２（Ａ）、（Ｂ）のＩｎｉ．は、ＲＨ、ＲＬの抵抗の初期値である。図２２（Ａ）の縦軸は対数軸によるＲ／ＲＨｉｎｉ、図２２（Ａ）の縦軸は線形軸によるＲ／ＲＬｉｎｉであり、横軸はともにディスターブ時間（単位ｓｅｃｏｎｄ（秒））である。図２２（Ａ）、（Ｂ）において、丸（○）はＶＴ．Ｅ．＝０．３Ｖ、三角（△）はＶＴ．Ｅ．＝０．７Ｖ、四角（□）はＶＴ．Ｅ．＝１．０ＶのＲＬ、ＲＨの変動率を示している。
　読出し電圧の２５倍の電圧ストレスを印加しても、図２２（Ｂ）に示すように、ＲＬの変動率（Ｒ／ＲＬｉｎｉ）は８％以下であり、また、図２２（Ａ）に示すように、ＲＨの変動量（Ｒ／ＲＨｉｎｉ）は２倍以下であり、極めて高いディスターブ耐性を有していることが分かった。
　特に、許容値の厳しいＲＬの高抵抗化を抑えられたのは、本発明のＴａ２Ｏ５／ＴｉＯ２積層膜の導入により、上部電極／Ｔａ２Ｏ５界面近傍の陽極酸化を完全に無くすことができたためである。
　次に、本発明の第３の実施例（実施例３）をなす半導体装置のＲｅＲＡＭについて説明する。本実施例ではＲｅＲＡＭの下部電極を、ＴａＮとＲｕもしくはＴａＮとＰｔとの積層構造としたものである。
　図２３は、本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した断面構成を模式的に示す図である。図２３を参照すると、半導体基板１５上にゲート絶縁膜４、及びゲート電極５、ゲート側壁１６、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン６と接続するようにビア９が形成されている。
　ビア９と接続するように第一の配線層１１（配線層にパタン形成された配線）が形成されている。ソース／ドレイン７と接するようにビア８が形成され、ビア８と接続するように第二の配線層１２が形成されている。
　第一の配線層１１と接するようにビア１０が形成され、ビア１０と接続するように、下部電極の下層となるＴａＮ層１８が形成されている。ＴａＮ層１８上に、下部電極の上層となるＲｕ層１９が形成されている。
　Ｒｕ層１９上に、Ｔａ２Ｏ５と膜厚３０ｎｍ未満のＴｉＯ２の積層構造の絶縁層（抵抗変化層）２、第三の層間膜１７が形成されている。
　第三の層間膜１７の開口部に上部電極３が埋め込まれ、絶縁層（抵抗変化層）２と接している。上部電極３には、ここではＲｕを用いた。
　本実施例においては、ＴａＮ層１８及びＲｕ層１９からなる下部電極層よりも上部電極３の方が小さく形成されており、ＭＩＭ構造の面積は、上部電極３と抵抗変化層２との接触面積によって律速されている。
　ここでは、制御トランジスタとして、ＮＭＯＳを用い、ＲｅＲＡＭモジュールには、上部電極（Ｔ．Ｅ．：Ｒｕ）／Ｔａ２Ｏ５（膜厚１０ｎｍ）／ＴｉＯ２（膜厚３ｎｍ）／下部電極（Ｂ．Ｅ．：Ｒｕ／ＴａＮ積層）の積層構造を用いた。
　以下、下部電極をＲｕとＴａＮとの積層膜にした場合の効果について、ＴａＮ層を導入しないＲｕ単層のサンプルと比較して説明する。
　ＴａＮ層１８は、ＲｅＲＡＭモジュールより下層からＲｅＲＡＭ層への不純物金属の拡散を抑制する効果がある。
　図２４は、ＡＦＭ（Ａｔｍｉｃ　Ｆｏｒｃｅ　　Ｍｉｃｒｏｓｃｏｐｙ）顕微鏡で測定した、本発明の実施例３と、比較例のサンプル（Ｒｕ単層）の下部電極のラフネスを示したものである。
　図２３に示したように、下部電極を、Ｒｕ層１９とＴａＮ層１８との積層構造にすることで、下部電極上のラフネス値（ＲＭＳ：Ｒｏｏｔ　Ｍｅａｎ　Ｓｑｕａｒｅ）は、図２４に示すように、比較例の１／１０以下に低減した。
　なお、本実施例では、下部電極としてＲｕとＴａＮとの積層構造を用いたが、ＰｔとＴａＮとの積層構造を用いた場合も、同様の効果が得られた。
　図２５（Ａ）は、本発明の実施例３における、Ｆｏｒｍｉｎｇ時の電流（Ｉ）－上部電極印加電圧（ＶＴ．Ｅ．）特性を示している。２６サンプル測定した結果を重ねてプロットしてある。
　図２５（Ａ）に示すように、本発明の実施例３のＩ－ＶＴ．Ｅ．カーブのサンプル間差は小さく、バラツキが小さいのに対して、図２５（Ｂ）に示した比較サンプル（Ｒｕ単層構造）のＩ－ＶＴ．Ｅ．カーブは、バラツキが極めて大きいことがわかる。これは、下部電極界面ラフネスによる、局所的な電界集中と異常なフィラメントの形成によるものである。
　図２６は、Ｆｏｒｍｉｎｇ電圧、Ｓｅｔ電圧、Ｒｅｓｅｔ電圧の分布をワイブルプロットし、本発明の実施例３と、比較例（Ｒｕ単層電極）サンプルを比較したものである。図２６において、黒丸（塗りつぶした丸）（●）、黒四角（■）、黒三角（▲）はそれぞれ本実施例３のＦｏｒｍｉｎｇ電圧分布、Ｓｅｔ電圧分布、Ｒｅｓｅｔ電圧分布を示しており、白丸（白抜き丸）（○）、白四角（□）、白三角（△）はそれぞれ比較サンプル（Ｒｕ単層サンプル）のＦｏｒｍｉｎｇ電圧分布、Ｓｅｔ電圧分布、Ｒｅｓｅｔ電圧分布を示している。
　図２６に示すように、下部電極にＲｕ／ＴａＮ積層構造を用いることで、Ｆｏｒｍｉｎｇ電圧のバラツキが大きく改善していることがわかる。なお、Ｓｅｔ電圧分布、Ｒｅｓｅｔ電圧分布に大きな差はみられなかった。
　図２７は、Ｓｅｔ後抵抗及び、Ｒｅｓｅｔ後抵抗分布をワイブルプロットし、本発明の実施例３と、比較例のＲｕ単層電極サンプルを比較したものである。図２７において、黒丸（●）、黒四角（■）はそれぞれ、本実施例のＳｅｔ後抵抗分布及びＲｅｓｅｔ後抵抗分布を示しており、白丸（○）、白四角（□）はそれぞれ、比較サンプル（Ｒｕ単層構造）のＳｅｔ後抵抗分布及びＲｅｓｅｔ後抵抗分布を示している。
　図２７に示すように、両者のＳｅｔ後抵抗分布はほとんど同じであったが、Ｒｅｓｅｔ後抵抗分布において、比較サンプルの一部が低抵抗側にばらつくことがわかった。
　図２８は、本発明の実施例３と、比較例（Ｒｕ単層電極）のサンプルのＲｅｓｅｔ後抵抗分布の１９０℃高温ストレスによる変化を示したものである。
　図２８において、○は初期値、△は一時間後、□は４時間後、▽は２４時間後を示している。図２８に示すように、比較サンプルは、１９０℃の高温ストレスによって、一部のサンプルがＳｅｔ抵抗側に大きく変化してしまうため、短時間でＳｅｔ状態と区別できなくなり、誤動作してしまうことがわかった。
　一方、本発明の実施例３では、低抵抗側への変化が小さく、高抵抗側に変化していくため、信頼性上優れていることがわかった。
　以上のように、本実施例では、下部電極をＲｕとＴａＮとの積層構造にすることで、不純物金属の拡散、及び下部電極界面のラフネスが改善され、Ｆｏｒｍｉｎｇ電圧のバラツキと高温保持信頼性が改善されることがわかった。なお、下部電極にＰｔとＴａＮとの積層構造を用いることでも同様の効果が得られた。
　本発明の実施例３の製造方法を、図２９の工程断面図を用いて説明する。
　まず、図２９（ａ）に示すように、半導体基板１５上にゲート酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極５を形成する。
　次に、図２９（ｂ）に示すように、絶縁膜堆積とドライ・エッチバックプロセスによって、ゲート側壁１６を形成し、ゲート電極５とゲート側壁１６をマスクとしてドーズ量２Ｅ＋１５ｃｍ－２のリン注入を行い、ソース／ドレイン領域６、７を形成する。
　次に、図２９（ｃ）に示すように、半導体基板１５全面に、第一の層間絶縁膜１３を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第一の層間絶縁膜１３として、酸化膜を用いる。
　次に、第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
　さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８、９を形成する。
　次に、図２９（ｄ）に示すように、ＴｉＮ、Ａｌを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第一、第二の配線層１１、１２を形成する。
　次に、図２９（ｅ）に示すように、半導体基板１５全面に第二の層間絶縁膜１４を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第二の層間絶縁膜１４として、酸化膜を用いる。
　次に、第二の層間絶縁膜１４に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア１０を形成する。
　次に、図２９（ｆ）に示すように、膜厚２０ｎｍのＴａＮ層１８と膜厚４０ｎｍのＲｕ層１９を順次堆積し、露光工程とドライエッチング工程を用いて下部電極（ＴａＮ層１８／Ｒｕ層１９の積層構造）を形成する。
　さらに、膜厚３ｎｍのＴｉＯ２、膜厚１０ｎｍのＴａ２Ｏ５を順次堆積し、絶縁層（抵抗変化層）２を形成する。
　次に、図２９（ｇ）に示すように、半導体基板１５全面に第三の層間絶縁膜１７を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第三の層間絶縁膜１７として、酸化膜を用いる。次に、下部電極１上の第三の層間絶縁膜１７に露光工程とドライエッチング工程を用いて絶縁層（抵抗変化層）２に達する開口部を設ける。
　次に、図２９（ｈ）に示すように、膜厚４０ｎｍのＲｕを順次堆積し、露光工程とドライエッチングを用いて上部電極３を形成する。
　ＭＩＭ構造の面積は、上部電極３と抵抗変化層２との接触面積によって律速される。
　次に本発明の第４の実施例（実施例４）を説明する。本実施例では、ＲｅＲＡＭのＭＩＭ部が下部配線上に直接形成されている。図３０は、本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した断面構成を模式的に示す図である。
　図３０を参照すると、半導体基板１５上にゲート絶縁膜４、及びゲート電極５、ゲート側壁１６、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン６と接続するようにビア９が形成されている。
　ビア９と接続するように第一の配線層１１（配線層にパタン形成された配線）が形成されている。ソース／ドレイン７と接するようにビア８が形成され、ビア８と接続するように第二の配線層１２が形成されている。
　第一の配線層１１と接するように下部電極の下層となるＴａＮ層１８が形成されている。
　ＴａＮ層１８上に下部電極の上層となるＲｕ層１９が形成されている。Ｒｕ層１９上に、Ｔａ２Ｏ５と膜厚３０ｎｍ未満のＴｉＯ２の積層構造から成る絶縁層２が形成されている。絶縁層２に上部電極３が形成されている。上部電極にはここではＲｕを用いた。
　ここでは、制御トランジスタとして、ＮＭＯＳを用い、ＲｅＲＡＭモジュールには、上部電極（Ｔ．Ｅ．：Ｒｕ）／Ｔａ２Ｏ５（膜厚１０ｎｍ）／ＴｉＯ２（膜厚３ｎｍ）／下部電極（Ｂ．Ｅ．：Ｒｕ／ＴａＮ積層）の積層構造を用いた。なお、下部電極にＰｔとＴａＮの積層構造を用いても良い。
　本発明の実施例４によれば、ＲｅＲＡＭのＭＩＭ部が下部電極上に直接形成されているため、工程数を大幅に短縮でき、コストを削減することができる。
　実施例４の製造方法を、図３１の工程断面図を用いて説明する。
　まず、図３１（ａ）に示すように、半導体基板１５上にゲート酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極５を形成する。
　次に、図３１（ｂ）に示すように、絶縁膜堆積とドライ・エッチバックプロセスによって、ゲート側壁１６を形成し、ゲート電極５とゲート側壁１６をマスクとしてドーズ量２Ｅ＋１５ｃｍ－２のリン注入を行い、ソース／ドレイン領域６、７を形成する。
　次に、図３１（ｃ）に示すように、半導体基板１５全面に、第一の層間絶縁膜１３を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第一の層間絶縁膜１３として、酸化膜を用いる。
　次に、第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
　さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８、９を形成する。
　次に、図３１（ｄ）に示すように、ＴｉＮ、Ａｌを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第一、第二の配線層１１、１２を形成する。
　次に、図３１（ｅ）に示すように、第一の配線層１１上に膜厚２０ｎｍのＴａＮ層１８と膜厚４０ｎｍのＲｕ層１９、膜厚３ｎｍのＴｉＯ２、膜厚１０ｎｍのＴａ２Ｏ５、膜厚４０ｎｍのＲｕ層を順次堆積し、露光工程とドライエッチング工程を用いてＭＩＭ構造を形成する。以上のような工程を用いて、本発明の実施例４の半導体装置を作製することができる。
　次に、本発明の第５の実施例（実施例５）をなす半導体装置のＲｅＲＡＭについて説明する。本実施例では、ＲｅＲＡＭのＴａ２Ｏ５中にシリコンが混入した構造である。図３３は、本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した断面構成を模式的に示す図である。
　図３３を参照すると、半導体基板１５上にゲート絶縁膜４、及びゲート電極５、ゲート側壁１６、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン６と接続するようにビア９が形成されている。ビア９と接続するように第一の配線層１１（配線層にパタン形成された配線）が形成されている。ソース／ドレイン７と接するようにビア８が形成され、ビア８と接続するように第二の配線層１２が形成されている。第一の配線層１１と接するようにビア１０が形成され、ビア１０と接続するように、下部電極の下層となるＴａＮ層１８が形成されている。ＴａＮ層１８上に、下部電極の上層となるＲｕ層１９が形成されている。Ｒｕ層１９上に、シリコンが混入したＴａ２Ｏ５と３０ｎｍ未満のＴｉＯ２の積層構造の抵抗変化層２０、第三の層間膜１７が形成されている。第三の層間膜１７の開口部に、上部電極３が埋め込まれ、抵抗変化層２０と接している。上部電極にはここではＲｕを用いた。
　本実施例においては、ＴａＮ層１８及びＲｕ層１９からなる下部電極層よりも上部電極３の方が小さく形成されており、ＭＩＭ構造の面積は、上部電極３と抵抗変化層２０との接触面積によって律速されている。
　本実施例では、制御トランジスタとして、ＮＭＯＳを用い、ＲｅＲＡＭモジュールには、上部電極（Ｔ．Ｅ．：Ｒｕ）／ＴａＳｉＯ（８ｎｍ）／ＴｉＯ２（２ｎｍ）／下部電極（Ｂ．Ｅ．：Ｒｕ／ＴａＮ積層）の積層構造を用いた。　ＴａＳｉＯ中のシリコン混入量はＳｉ／Ｔａ＝０．２７である。
　以下、Ｔａ２Ｏ５層へＳｉ混入の効果について説明する。
　図３４は、シリコン基板上に堆積した、Ｔａ２Ｏ５膜もしくはＴａＳｉＯ膜を、窒素雰囲気で７５０度３０分アニールした後のＸＲＤ（X-Ray　Diffraction）スペクトルを示している。図３４に示すように、Ｔａ２Ｏ５のＸＲＤスペクトルには基板シリコンのピークの他に結晶ＴａＯのピークが見られ、７５０度３０分のアニールにより結晶化していることがわかる。
　一方、ＴａＳｉＯのＸＲＤスペクトルには基板シリコンのピーク以外はピークが無いことがわかる。つまり、Ｔａ２Ｏ５を添加することにより、Ｔａ２Ｏ５膜の熱耐性が向上した。
　図３５は、Ｆｏｒｍｉｎｇ時、Ｒｅｓｅｔ時、Ｓｅｔ時の電流（I）－上部電極印加電圧（ＶＴ．Ｅ．）を示している。図３５に示すように、Ｔａ２Ｏ５層にＳｉを混入した場合も、上部電極への正電圧印加によって、フィラメントの形成（Ｆｏｒｍｉｎｇ）及び低抵抗化（Ｓｅｔ）が起き、上部電極への負電圧印加によって、高抵抗化（Ｒｅｓｅｔ）が起こることがわかる。
　図３６は、本発明の実施例５の製造方法を工程順に示す工程断面図である。図３６を参照して、本発明の実施例５の製造方法を説明する。
　まず、図３６（ａ）に示すように、半導体基板１５上にゲート酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極５を形成する。
　次に、図３６（ｂ）に示すように、絶縁膜堆積とドライ・エッチバックプロセスによって、ゲート側壁１６を形成し、ゲート電極５とゲート側壁１６をマスクとしてドーズ量２Ｅ＋１５ｃｍ－２のリン注入を行い、ソース／ドレイン領域６、７を形成する。
　次に、図３６（ｃ）に示すように、半導体基板１５全面に、第一の層間絶縁膜１３を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第一の層間絶縁膜１３として、酸化膜を用いる。
　次に、第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
　さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８、９を形成する。
　次に、図３６（ｄ）に示すように、ＴｉＮ、Ａｌを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第一、第二の配線層１１、１２を形成する。
　次に、図３６（ｅ）に示すように、半導体基板１５全面に第二の層間絶縁膜１４を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第二の層間絶縁膜１４として、酸化膜を用いる。
　次に、第一の層間絶縁膜１４に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア１０を形成する。
　次に、図３６（ｆ）に示すように、膜厚２０ｎｍのＴａＮ層１８と膜厚４０ｎｍのＲｕ層１９を順次堆積し、露光工程とドライエッチング工程を用いて下部電極（ＴａＮ層１８／Ｒｕ層１９の積層構造）を形成する。
　さらに、膜厚２ｎｍのＴｉＯ２、膜厚８ｎｍのＴａＳｉＯ（Ｓｉ／Ｔａ＝０．２７）を順次堆積し、抵抗変化層２０を形成する。
　ＴｉＯ２の成膜にはＤＣスパッタ装置を用いた。スパッタターゲットにはＴｉを用い、Ｏ２とＡｒの流量比を１：５で流した。チャンバー内圧力は１０ｍＴｏｒｒとし、成膜温度は３００度、パワーは４．２ｋＷとした。
　ＴａＳｉＯの成膜には、ＲＦスパッタ装置を用いた。スパッタターゲットにはＴａ２Ｏ５を用い、Ｏ２とＡｒを１０ｓｃｃｍ、２０ｓｃｃｍで流した。成膜温度は３５０℃、パワーは３ｋＷとした。
　次に、図３６（ｇ）に示すように、半導体基板１５全面に第三の層間絶縁膜１７を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第三の層間絶縁膜１７として、酸化膜を用いる。
　次に、下部電極上に露光工程とドライエッチング工程を用いて開口部を設ける。
　次に、図３６（ｈ）に示すように、膜厚４０ｎｍのＲｕを順次堆積し、露光工程とドライエッチングを用いて上部電極３を形成する。
　ＭＩＭ構造の面積は、上部電極３と抵抗変化層２０との接触面積によって律速される。 
　ＲｅＲＡＭモジュールのＴａ２Ｏ５の代わりに、ＴａＳｉＯを用いた場合、プロセス熱耐性が向上するため、ＲｅＲＡＭモジュール形成後に、多数の配線工程が追加される場合にも、高い信頼性を保持することができる。
　なお、上記の非特許文献の各開示を、本書に引用をもって繰り込むものとする。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Claims (28)

  1. 　絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を少なくとも含み、
    　前記絶縁膜が、Ｔａ２Ｏ５膜と３０ｎｍ未満の厚さのＴｉＯ２膜の積層構造を含む、ことを特徴とする抵抗変化型メモリ素子。
  2. 　前記Ｔａ２Ｏ５膜が、ストイキオメトリックな非晶質膜である、ことを特徴とする請求項１に記載の抵抗変化型メモリ素子。
  3. 　前記ＴｉＯ２膜がＲｕｔｉｌｅ構造を含む、ことを特徴とする請求項１に記載の抵抗変化型メモリ素子。
  4. 　前記下部電極と前記ＴｉＯ２膜が接している、ことを特徴とする請求項１乃至３のいずれか一に記載の抵抗変化型メモリ素子。
  5. 　前記下部電極が、ＲｕもしくはＰｔを含む、ことを特徴とする請求項１乃至４のいずれか一に記載の抵抗変化型メモリ素子。
  6. 　前記下部電極が、Ｒｕ層とＴａＮ層の積層構造、又はＰｔ層とＴａＮ層の積層構造を含み、
    　前記ＴｉＯ２膜と、前記Ｒｕ層又は前記Ｐｔ層とが接している、ことを特徴とする請求項１乃至４のいずれか一に記載の抵抗変化型メモリ素子。
  7. 　前記Ｔａ２Ｏ５膜と前記ＴｉＯ２膜の間に、Ｔｉ及びＴａの相互拡散層を含む、ことを特徴とする請求項１乃至６のいずれか一に記載の抵抗変化型メモリ素子。
  8. 　前記Ｔａ２Ｏ５膜中にシリコンが混入している、ことを特徴とする請求項１乃至７のいずれか一に記載の抵抗変化型メモリ素子。
  9. 　絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造の絶縁膜に、Ｔａ２Ｏ５膜と３０ｎｍ未満の厚さのＴｉＯ２膜の積層膜を用いることで、抵抗変化素子の機能を発現させる、抵抗変化型メモリ素子の動作方法。
  10. 　前記上部電極と前記下部電極間に電圧を加え、前記上部電極と前記下部電極間の抵抗値を、前記Ｔａ２Ｏ５単層の抵抗値よりも低くする、ことを特徴とする請求項９に記載の抵抗変化型メモリ素子の動作方法。
  11. 　前記Ｔａ２Ｏ５膜と前記ＴｉＯ２膜の間に、Ｔｉ及びＴａの相互拡散層を含む、ことを特徴とする請求項９に記載の抵抗変化型メモリ素子の動作方法。
  12. 　半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する下部電極を備え、
    　前記下部電極の上に、厚さ３０ｎｍ未満のＴｉＯ２膜と、Ｔａ２Ｏ５膜との積層膜を備え、
    　前記積層膜の上に上部電極を備え、
    　前記上部電極と前記下部電極で前記積層膜を挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有する、ことを特徴とする半導体装置。
  13. 　前記Ｔａ２Ｏ５膜が、ストイキオメトリックな非晶質膜である、ことを特徴とする請求項１２に記載の半導体装置。
  14. 　前記ＴｉＯ２膜がＲｕｔｉｌｅ構造を含む、ことを特徴とする請求項１２に記載の半導体装置。
  15. 　前記下部電極が、Ｒｕ又はＰｔを含む、ことを特徴とする請求項１２乃至１４のいずれか一に記載の半導体装置。
  16. 　前記下部電極が、Ｒｕ層とＴａＮ層の積層構造、又はＰｔ層とＴａＮ層の積層構造を含み、
    　前記ＴｉＯ２膜と、Ｒｕ層又はＰｔ層とが接している、ことを特徴とする請求項１２乃至１４のいずれか一に記載の半導体装置。
  17. 　前記Ｔａ２Ｏ５膜と前記ＴｉＯ２膜の間に、Ｔｉ及びＴａの相互拡散層を含む、ことを特徴とする請求項１２乃至１６のいずれか一に記載の半導体装置。
  18. 　前記Ｔａ２Ｏ５膜中に、シリコンが混入している、ことを特徴とする請求項１２乃至１７のいずれか一に記載の半導体装置。
  19. 　前記半導体基板上に形成されたトランジスタを覆う第１の層間絶縁膜の上に、前記半導体基板表面の前記トランジスタの第１拡散層とビアを介して接続する前記下部電極と、前記下部電極の上に設けられた、厚さ３０ｎｍ未満の前記ＴｉＯ２膜と、前記Ｔａ２Ｏ５膜の積層構造を含む抵抗変化層と、
    　前記抵抗変化層の上に設けられた前記上部電極と、
    　を備え、
    　前記上部電極は、前記第１の層間絶縁膜の上に設けられ、前記下部電極、前記抵抗変化層、前記上部電極からなるＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を覆う第２の層間絶縁膜上の第１の配線層とビアを介して接続され、
    　前記半導体基板表面の前記トランジスタの第２拡散層は前記第２の層間絶縁膜上の第２の配線層とビアを介して接続されている、請求項１２乃至１８のいずれか一に記載の半導体装置。
  20. 　前記半導体基板上に形成された層間絶縁膜上に、前記半導体基板表面のトランジスタの第１拡散層とビアを介して接続する前記下部電極と、前記下部電極の上に設けられた厚さ３０ｎｍ未満の所定膜厚の前記ＴｉＯ２膜と、前記ＴｉＯ２膜の上の前記Ｔａ２Ｏ５膜とを含む積層構造の抵抗変化層と、前記抵抗変化層の上に設けられた前記上部電極と、を備え、
    　前記層間絶縁膜の上の別の層間絶縁膜には前記抵抗変化層に達する開口部が設けられ、前記上部電極は前記別の層間絶縁膜の前記開口部に設けられ、前記半導体基板表面の前記トランジスタの第２拡散層は所定の層の配線層とビアを介して接続されている、請求項１２乃至１８のいずれか一に記載の半導体装置。
  21. 　前記抵抗変化層の抵抗値をＴａ２Ｏ５単層の抵抗値よりも低くするために、前記第１の配線層、前記トランジスタのゲート電極に正電圧印加時、及び、前記抵抗変化層の高抵抗から低抵抗へのスイッチング時に、前記第１の配線層、前記トランジスタのゲート電極に正電圧印加時、前記ゲート電極に印加する電圧を調整して電流制限し、前記抵抗変化層が所望の抵抗値とされる、請求項１２乃至２０のいずれか一に記載の半導体装置。
  22. 　請求項１乃至８のいずれか一に記載の抵抗変化型メモリ素子を備え、前記抵抗変化型メモリ素子の前記下部電極はビアを介して半導体基板表面のトランジスタの一の拡散層と接続される、ことを特徴とする半導体装置。
  23. 　請求項１乃至８のいずれか一に記載の抵抗変化型メモリ素子を備え、前記抵抗変化型メモリ素子の前記下部電極が配線上に形成されている、ことを特徴とする半導体装置。
  24. 　前記抵抗変化層の抵抗値を読み出す時に、前記上部電極には正電圧が印加される、ことを特徴とする請求項１２乃至２３のいずれか一に記載の半導体装置。
  25. 　前記上部電極に負電圧を印加するか、又は、前記第２の配線層及び前記トランジスタのゲート電極に正の電圧を印加することで、前記抵抗変化層を高抵抗状態に変化させる、ことを特徴とする請求項１９に記載の半導体装置。
  26. 　前記上部電極に負電圧を印加するか、又は、前記所定の層の配線層及び前記トランジスタのゲート電極に正の電圧を印加することで、前記抵抗変化層を高抵抗状態に変化させる、ことを特徴とする請求項２０に記載の半導体装置。
  27. 　半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する導電膜、厚さ３０ｎｍ未満のＴｉＯ２膜、Ｔａ２Ｏ５膜の積層膜、導電膜を堆積し、露光工程・エッチング工程を用いて、絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を形成する、ことを特徴とする半導体装置の製造方法。
  28. 　前記半導体基板上の前記層間絶縁膜の上に、前記半導体基板表面の前記トランジスタの拡散層とビアを介して接続する導電膜を堆積したのち、露光・エッチング工程を用いて前記導電膜を下部電極にパターン形成し、
    　前記下部電極を含む基板上に、厚さ３０ｎｍ未満のＴｉＯ２膜、Ｔａ２Ｏ５膜の積層膜を堆積し、
    　更に前記層間絶縁膜及び前記積層膜を覆う別の層間絶縁膜を堆積し、
    　前記堆積した別の層間絶縁膜の前記下部電極に対応する位置に、前記ＴｉＯ２膜、Ｔａ２Ｏ５膜の前記積層膜の表面に達する開口を設けたのち導電膜を堆積し、
    　露光・エッチング工程を用いて前記導電膜を上部電極にパターン形成することで、前記積層膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を形成する、ことを特徴とする請求項２７記載の半導体装置の製造方法。
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