JPH07263647A - 電子回路装置 - Google Patents

電子回路装置

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JPH07263647A
JPH07263647A JP1601895A JP1601895A JPH07263647A JP H07263647 A JPH07263647 A JP H07263647A JP 1601895 A JP1601895 A JP 1601895A JP 1601895 A JP1601895 A JP 1601895A JP H07263647 A JPH07263647 A JP H07263647A
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conductor
circuit device
metal
layer
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Takeshi Ichikawa
武史 市川
Mamoru Miyawaki
守 宮脇
Shunsuke Inoue
俊輔 井上
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    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【目的】 大容量で、かつ低コスト、ならびに信頼性の
高いメモリ等を構成することが可能な電子回路装置を提
供する。 【構成】 第１の導電体９と第２の導電体１１とそれら
の間に設けられた絶縁体とを有し、該第１及び第２の導
電体９，１１間が該絶縁体の状態により低抵抗又は高抵
抗状態のいずれか一方となり、該第１及び第２の導電体
９，１１のいずれか一方は、金属又は金属化合物で構成
されている電子回路装置において、該絶縁体は、該金属
又は金属化合物の酸化物又は窒化物で構成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電子回路装置に係り、特
に半導体を用いたメモリ装置に好適に用いられる電子回
路装置に関する。
【０００２】
【従来の技術】現在のＯＡ機器等におけるメモリの重要
度は増加の一途をたどっている。その中で、半導体メモ
リは高速性、低消費電力、小型化（ハンデイタイプ）等
の利点があることから様々な研究開発が行われている。
しかしながら磁気ディスクや光ディスク、光磁気ディス
ク、ＣＤＲＯＭ等他のメモリ技術と比較して容量や価格
等の点においてはまだ及ばない点も多く、適材適所の形
で使用されているのが現状である。半導体メモリはＤＲ
ＡＭをはじめとして、ＳＲＡＭ，ＥＰＲＯＭ，ＥＥＰＲ
ＯＭ，ｍａｓｋＲＯＭ、ヒューズＲＯＭ等多種類ある
が、大きく分けてＲＡＭとＲＯＭの２種類に大別され、
またその中でも不揮発性と揮発性に分けられる。その中
で不揮発性の大容量低価格メモリへの期待は大きい。不
揮発性という電源を必要としない特性は今後のハンデイ
タイプへの進展に欠かせないものであり、一方、大容量
化、低価格化への人間の願望は小型化とともに揺るぎ無
い流れであることは言うまでもない。現在でも不揮発性
メモリはさまざまな分野で使用されており、例えば、ワ
ープロ、ＬＢＰ等のフォント格納や楽器、ゲームや自動
制御の分野と枚挙にいとまがなく、しかも将来的には、
マルチメディア化の動きに合わせ、更に応用分野が広が
る勢いである。不揮発性のメモリでは、ＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ，そして最近ではＦＬＡＳＨメモリという書
き換え可能なＲＡＭと、ｍａｓｋＲＯＭ等の生産時に書
き込みを終え、その後は書き換えられないＲＯＭタイプ
及び、１度だけ書き込みが出来るＯＴＲＯＭ（ｏｎｅ
ｔｉｍｅＲＯＭ，ＥＰＲＯＭで紫外線消去窓のないタイ
プ）があり、これらの使い分けも用途に合わせ選択して
いる。なお用途によっては、ｍａｓｋＲＯＭのようにユ
ーザ側に渡った後は全く選択の余地がない場合よりは、
書き換え可能なＲＡＭがより好ましい場合がある。
【０００３】特に、近年電気的に書き込み、及び消去可
能でかつ大容量化が将来ＤＲＡＭよりも可能になるとい
う観点よりＦＬＡＳＨメモリが注目を集めている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記Ｆ
ＬＡＳＨメモリには、次のような課題がある。 書き込みをフローティングゲートへのホットエレク
トロン注入やＦＮトンネル電流に電荷を注入して行なう
ので、書き込み時のしきい値が各セルによってバラつき
安定した動作ができない。 また、書き込まれた電荷量は少なく、極めて少ない
リーク電流によっても大幅なしきい変動をし、経時変化
があり、信頼性がとぼしい。 さらに、書き込み消去等の電圧は、１２Ｖ系と高
く、素子微細化は今後十分図れなくなる。
【０００５】本発明の目的は、上述した技術課題に鑑
み、大容量で、かつ低コスト、ならびに信頼性の高いメ
モリ等を構成することが可能な電子回路装置を提供する
ことにある。
【０００６】
【課題を解決するための手段】上述した目的は、導電体
と導電体とを高抵抗状態から低抵抗状態へ変化させる構
造体による達成される。
【０００７】本発明の電子回路装置は、第１の導電体と
第２の導電体とそれらの間に設けられた絶縁体とを有
し、該第１及び第２の導電体間が該絶縁体の状態により
低抵抗又は高抵抗状態のいずれか一方となり、該第１及
び第２の導電体のいずれか一方は、金属又は金属化合物
で構成されている電子回路装置において、該絶縁体は、
該金属又は金属化合物の酸化物又は窒化物で構成されて
いることを特徴とする。なお、ここで金属とは金属単体
の他、合金，金属間化合物等も含まれるものとする。
【０００８】また本発明の電子回路装置は、第１の導電
体と第２の導電体とそれらの間に設けられた絶縁体とを
有し、該第１及び第２の導電体間が該絶縁体の状態によ
り低抵抗又は高抵抗状態のいずれか一方となる電子回路
装置において、該第１及び第２の導電体のうち、段差の
大きい方に負電位を印加すること及び該段差の大きい方
の導電体をマイグレーション耐性の高い材料で形成する
ことを特徴とする。
【０００９】また本発明の電子回路装置は、第１の導電
体と第２の導電体とそれらの間に設けられた絶縁体とを
有し、該第１及び第２の導電体間が該絶縁体の状態によ
り低抵抗又は高抵抗状態のいずれか一方となる電子回路
装置において、該第１及び第２の導電体はマトリクス状
に形成され、該マトリクスを駆動する為の回路が形成さ
れた基板上に配置されており、該マトリクスの平面の中
で、該マトリクスを構成する上層の導電体と接続されて
いることを特徴とする。
【００１０】また本発明の電子回路装置は、第１及び第
２の導電体とそれらの間に設けられた第１の整流層とを
有する第１のマトリクスを有する電子回路装置におい
て、該第２の導電体と第３の導電体とそれらの間に設け
られた第２の整流層とを有する第２のマトリクスを該第
１のマトリクス上に積層したことを特徴とする。
【００１１】また本発明の電子回路装置は、第１の導電
体と第２の導電体とを高抵抗状態から低抵抗状態へ変化
させることにより状態を変更する電子回路装置におい
て、該第１の導電体と第２の導電体との間に少なくとも
面状の膜が形成されていることを特徴とする。
【００１２】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
【００１３】図１（ａ），（ｂ）は本発明の好適な実施
例による電子回路装置の模式的断面図である。本発明は
マスクＲＯＭとは異なり装置作製後に状態変化を行いう
る。
【００１４】図１（ａ）において、１０１は下方電極、
１０３は上方電極であり、その間に化合物の膜１０２が
介在している。この膜１０２は上下電極１０１，１０３
間に印加される電圧が所定値を越えると破壊されて、上
下電極間の抵抗が高抵抗状態から低抵抗状態に変化す
る。一度低抵抗状態になると高抵抗状態に戻ることはな
い。
【００１５】このような構造体を電子回路の一部分に用
いることにより、スイッチと同じ機能を持たせて回路構
成を変更することもできるし、又、この構造体を多数設
けて１つのメモリ要素とすればデータを記憶するメモリ
ーにもなる。
【００１６】本発明においては上下電極１０１，１０３
の少なくともいずれか一方を金属又は金属化合物で構成
する。そして、膜１０２を該金属又は金属化合物の酸化
物、或は該金属又は金属化合物の窒化物にて構成する。
【００１７】本発明によれば、例えばＩＥＤＭ９３のｐ
ｐ．２７−３０のＣＯＮＤＵＣＴＩＮＧ ＦＩＬＡＭＥ
ＮＴ ＯＦ ＴＨＥ ＰＲＯＧＲＡＭＭＥＤ ＭＥＴＡ
ＬＥＬＥＣＴＲＯＤＥ ＡＭＯＲＰＨＯＵＳ ＳＩＬＩ
ＣＯＮ ＡＮＴＩＦＵＳＥの構成や、特開昭６２−４９
６５１号公報に記載の膜１０２としてａ−Ｓｉを用い、
上下電極にプラチナシリサイド（ＰｔＳｉ）とチタンタ
ングステン（ＴｉＷ）を用いる構成よりも低抵抗状態の
時の抵抗値と高抵抗状態の時の抵抗値の比が大きくとれ
る。又、このような構造体は再現性よく作製できる為に
多数個を共通の製造プロセスで作製した場合に上述した
抵抗値の比のバラツキが少ない。
【００１８】本発明に用いられる金属又は金属化合物
（以下これらをまとめて金属化合物という）としては、
後述するようにいわゆる高融点金属が好ましく用いら
れ、特にＴａ，Ｔｉ，Ｗ，Ｍｏから選択される少なくと
も１つを主成分とする金属化合物がより好ましい。この
金属化合物は勿論Ｓｉ，Ｃｕ，Ａｌ等の原子を含んでい
てもよい。
【００１９】本発明に用いられる酸化物又は窒化物とし
ては、上述した高融点金属の酸化物又は窒化物であり特
にＴａＯ，ＴｉＯ，ＷＯ，ＭｏＯ，ＴａＮX ，Ｔｉ
ＮX ，ＷＮX ，ＭｏＮX 等が好ましい。とりわけＴａＯ
X ，ＴｉＯX ，ＴａＯX Ｎy が好ましく、これらはＴａ
やＴａＮ，Ｔｉを酸素雰囲気中にさらし、必要に応じて
加熱処理することで容易に得られる。従って、構造とし
ては下地に金属化合物の導電体を形成した後、酸化して
酸化物を形成した構造が好ましい。この酸化物又は窒化
物の薄膜の厚みは１０００オングストローム以下、好ま
しくは１オングストローム〜５００オングストローム、
最適には１０オングストローム〜４００オングストロー
ムの範囲から選択される。
【００２０】これ以外の材料については後述する。
【００２１】上記構造体に必要に応じて整流素子を設け
てもよい。図１（ｂ）の１００ｂはＰＮ接合を有する素
子１０４を設けた例である。この場合は１０１を上述し
た金属化合物で、１０２を該金属化合物の酸化物又は窒
化物で構成する。
【００２２】本発明によれば、ＰＮ接合素子１０４がブ
レークダウンする電圧よりも充分低い電圧で、膜１０２
が破壊され低抵抗になるので、この構造体を整流素子と
ともに複数用意してマトリクス回路を作ると信頼性の高
いメモリーとなる。
【００２３】勿論この整流素子としてはショットキーダ
イオードやＰｉＮ型ダイオードであってもよい。
【００２４】図２（ａ），（ｂ）は本発明による電子回
路装置を示す断面図である。図２（ａ）において、１０
４Ａは基板であり、その上に導電体１０５、絶縁体１０
６、層間絶縁膜１０７、導電体１０８が設けられ、コン
タクトホール内で導電体１０８と絶縁体１０６とが接し
ている。
【００２５】この時、導電体１０８は導電体１０５より
も段差が大きくなっている為、エレクトロマイグレーシ
ョン耐性に優れた金属、例えば、Ｃｕ，Ｍｏ，Ｗ，Ｔｉ
或いはＡｌを主成分としＳｉ，Ｃｕ，Ｔｉの少なくとも
いずれか１つを含むアルミ化合物で構成する。そして、
段差の比較的大きな導電体１０８側の印加電位が導電体
１０５側の印加電位より低くなるようにする。即ち、導
電体１０８を導電体１０５の電位に対して負にする。こ
のようにして選択された電界を加えて絶縁体１０６を低
抵抗化する。
【００２６】図２（ｂ）の１００ｄは図２（ａ）の１０
０ｃの構造体に更に整流素子１０９を設けたものであ
り、図２のバイアス電圧印加条件の下で順バイアスされ
るような向きで配されている。
【００２７】本発明に用いられる導電体１０５及び絶縁
体１０６としては図１の実施例において用いられる材料
を用いるとより好ましい。そして図１の実施例における
材料を図２の構造体に用いれば、印加電圧の向きを逆に
しても、エレクトロマグレーションが生じないようなレ
ベルの印加電圧で低抵抗化するので信頼性が高くなる。
これも図１の本発明による効果の１つである。
【００２８】図３は本発明による電子回路装置の別の例
であり、第１の導電体１１０と第２導電体１１１とがマ
トリクス状に配されている。これら導電体の交点には不
図示の絶縁体が設けられており、上下の導電体１１１，
１１０の間に所定の電圧を印加することによりその絶縁
体は破壊されて低抵抗化する。１１３はマトリクス状に
配された導電体１１０，１１１がその上に積層された基
板であり、この基板１１３は該マトリクスを駆動する為
の周知の回路が一体的に形成されている。
【００２９】配線１１２は導電体１１０と基板１１３の
駆動回路（不図示）を接続する配線であり、配線１１４
のように３×４マトリクス平面の端ではなく、マトリク
ス平面の中に配置されている。こうすれば、いずれの交
点にも信号が速く伝わり、信号遅延が少なくなる。
【００３０】マトリクス交点には、図１，２の構造体を
用いることができ、こうすればメモリーとしてのシステ
ム全体の信頼性が向上する。又、高密度化にも適してい
る。
【００３１】勿論、配線１１４についても、マトリクス
平面の中に配置するようにすれば、より好ましい。この
ような実施例については後述する。
【００３２】図４は本発明の別の実施例による電子回路
装置の構造を示す模式図である。図４において、導電体
１１７と１１９とにより第１のｎ×ｍのマトリクスが構
成されており、導電体１１７は整流層１２２を導電層１
２０の上に設けたパターンである。
【００３３】同様に導電体１１９と１１８とにより第２
のｍ×ｌのマトリクスが構成されており、導電体１１８
は整流層１２４と導電層１２７とを積層したパターンで
ある。ここで、ｌ，ｍ，ｎは２以上の整数である。
【００３４】整流層としては前述したＰＮ接合、ＰＩＮ
接合をもつ半導体層や一方の導電層とショットキー接合
する半導体層が用いられる。代わりに図１，２のように
印加電圧によって低抵抗状態に変化するような絶縁性の
層であってもよい。
【００３５】勿論、整流層と絶縁性の層とを組み合わせ
たものであってもよい。
【００３６】このような構造にすれば、従来（ｌ＋ｎ）
×ｍマトリクスの為に必要であった占有面積をｌ×ｍ又
はｎ×ｍマトリクスの大きい方の為に必要な占有面積に
まで小さくできる。
【００３７】又、図４のように、整流層をマトリクスの
交点のみではなく一方の導電層と同じパターンとすれ
ば、製造工程が簡略化するので安価な電子回路装置とな
る。
【００３８】更に図３のように、駆動回路を有する基体
の上に配置しマトリクス平面中で駆動回路とコンタクト
をとると上述した理由によりより好ましいものとなる。
【００３９】この装置の製造工程は層１２０と層１２２
とを成膜し、エッチングにより図４のようにパターニン
グする。その後、不図示の絶縁体を層１２２と同じレベ
ルまで設け、導電体１１７を相互に絶縁する。次に導電
体１１９を成膜及びエッチングにより図４のようにパタ
ーニングする。その後、同様に不図示の絶縁体を設け、
再び同様に導電体１１８を形成する。
【００４０】図５は本発明の別の実施例による電子回路
装置の構造を模式的に示すものであり、装置１００ｇは
第１の導電体１３１と第２の導電体１３２，１３３との
間に面状の非単結晶体１３４が配されている。
【００４１】この非単結晶体は、上記導電体のマトリク
スの交点において、上下の導電体に印加される電圧が所
定値以上になると非導通の高抵抗状態から導通の為の低
抵抗状態に変化する機能をもつ。必要に応じてマトリク
スの交点に整流素子を設けてもよい。
【００４２】又、この非単結晶体としては、上述した機
能をもつものであればよく、Ｐ型半導体、Ｎ型半導体、
ノンドープ又は微量にＰ型ドーパンドをドープした真性
半導体、絶縁膜等が用いられる。この非単結晶体はそれ
自体がＰＮ又はＰＩＮ接合をもつ積層膜であってもよ
い。
【００４３】又、図１，２に示したような金属又は金属
化合物の窒化物又は、該金属又は金属化合物の酸化膜で
あってもよい。
【００４４】更に、図５のマトリクスは図３に示すよう
な構造とすればより好ましく、又、図４に示すように２
つのマトリクスを積層すると尚よい。
【００４５】本発明によれば、印加電圧により非導通の
高抵抗状態から導通の低抵抗状態に変化する膜である非
単結晶体１３４が交点のみに設けられるのではなく、交
点における上下の導電体パターンの巾より大きな巾をも
つ面状の非単結晶体であるので、導電体パターンの側面
に沿って流れるリーク電流が防止できる。
【００４６】図５（ｂ）の１００ｈは図５（ａ）の装置
を最もシンプルにしたもので導電体１３１，１３３の交
点（ハッチング部分）より大きな巾をもつ面状単結晶体
１３４が設けられてなる。
【００４７】図６は、本実施例の構成を示す図であり、
この図６においては、理解の容易化のため縦方向の寸法
を大きくし、層間絶縁膜を省略してある。同図におい
て、１はＳｉ基板、２は列アドレスバッファー，列デコ
ーダ，デコーダドライバー，及びセンスアンプから構成
される回路ブロック、３は行アドレスバッファー、４は
行デコーダ，デコーダドライバー、５は出力バッファ、
６はチップ制御回路でリード／ライトセレクト，チップ
選択，信号入力等を行うものである。７，８は、それぞ
れマトリックス状に配置された導電層（導電体）９，１
１と接続するためのコンタクト部である。導電層１１へ
の接続は、導電層９と同一の導電層１０を介してなされ
る。導電層９と導電層１１との間には、少なくとも１３
に示す非導通、導電状態を決めるための絶縁層と整流作
用を有する層、たとえば、ｐｎ接合やショットキー接合
等からなる層とを設けてあるなお、本発明は上記絶縁層
が上記導電層である金属成分を含む化合物からなること
を特徴とするものであり、かかる絶縁層の詳細について
は後述する。
【００４８】これにより、導電層９と導電層１１との間
のリーク電流が減少し、消費電力が抑制されるばかりで
なく、書き込み時の電圧も低くでき、下部の駆動回路の
微細化も図れるというメリットがある。
【００４９】図７は図６の構造体だけでなく本発明の各
実施例が適用される回路構成である。図７において、２
１０，２１１，２１２はワード線、２１３，２１４，２
１５はビット線で、２１６，２１７はワード線、及びビ
ット線電位を基準電位に設定するため電圧を供給する電
源回路、２１８，２１９は各々行デコーダ、及び列デコ
ーダ、２２０，２２１は各ワード線、ビット線を選択す
るマルチプレクサ、２２２はセンス増幅器である。２０
１〜２０６はトランジスタ、２０７〜２０９は遅延回路
である。又各々の電位を選択する選択トランジスタＳＴ
１〜ＳＴ６が示されている。 １）ビット線プリチャージ 選択トランジスタＳＴ６をｏｎさせることによってビッ
ト線全てを基準電位Ｖｂａに設定する。この値はｐｎ接
合の整流部で順バイアスがかからないようにするためで
ワード線に対して低くすることが好ましい。何故ならワ
ード線に対して低い電位であると既にプログラムされて
いるセルにダイオードを通してワード線からビット線に
電流が流れてしまいプリチャージ時の消費電力が大きく
増加してしまうことになる。又この後の書き込みプログ
ラム時に、選択していないセルに電流が流れないように
Ｖｂａはワード線のプログラム電圧以上であることも必
要である。例えばここではプログラム電圧とする。 ２）ワード線プリチャージ 選択トランジスタＳＴ５をｏｎさせることによって、全
てのワード線を基準電位Ｖｗａに設定する。プログラム
されているセルがあることを考慮するとＶｂａよりも低
い電圧が好ましい（即ちワード線−ビット線間でｐｎ接
合に順バイアスがかからないことが望ましい。そうでな
い場合はそこで電流が流れてしまうため消費電力が増加
してしまうからである）。もう１つの観点としてプログ
ラムされていないセルをプログラム化しない電圧に設定
する必要性がある。たとえばＶｗａを０Ｖとする。この
時Ｖｂａの逆バイアスが全てのセルにかかることにな
る。この逆バイアスではセルは絶縁を保つ値に設定す
る。 ３）書き込みワード線選択 ワード線２１０とビット線２１３で選択される位置のセ
ルに書き込む場合を例とする。書き込みたいワード線２
１０を行デコーダ２１８で選択する。この時トランジス
タ２０１がオフされ遅延回路２０７を通して、トランジ
スタ２０２がｏｎする。更に選択トランジスタＳＴ１が
ｏｎし、基準電位Ｖｗｂ（プログラム電位）に設定され
る。ワード線２１０に繋がるセルのワード線はＶｗｂ、
ビット線はＶｂａとなるが逆もしくは同電位のため電流
は流れないように設定する。 ４）書き込みビット線選択 書き込みたいビット線２１３を列デコーダ２１９で選択
する。マルチプレクサ２２１内の動作はワード線選択と
同様で同時に選択トランジスタＳＴ３がｏｎし、基準電
位Ｖｂｂに設定される。ＶｂｂはＶｗｂに対して低く設
定しｐｎ接合等の整流部は順方向となる。更にＶｗｂ−
Ｖｂｂの電位差でヒューズ部を破壊（シリサイド化）す
る値に設定する。
【００５０】３〜１０Ｖで十分順方向電流が流れシリサ
イド化しプログラム終了となる。その後このセルは単な
るｐｎダイオード等の整流部のみとなる。ビット線２１
３上の選択されないセルで電流を流さないためにはＶｂ
ｂ＞Ｖｗａが必要でＶｗａ＝０Ｖの例では、例えばＶｂ
ｂ＝０．２Ｖ，Ｖｗｂ＝３．３Ｖとする。書き込み作業
中は上記１），２）のプリチャージ動作は１度でよく
３）、４）の工程を繰り返せばよい（なお、選択したビ
ット線をＶｂａに非選択する作業及び選択したワード線
をＶｗａに非選択する作業は必要である）。更にこの作
業は全マトリックスをランダムに書き込めるが、同ワー
ド線上に順次書き込んでいく場合は、１セル書き込み
後、選択したビット線をオフし、次のビット線を選択す
れば良く、書き込み時間を短縮できる。又極端な話では
複数のワード線を選択し、Ｖｗａに設定した後ビット線
を選択しビット線一括で書き込みを行うことも可能であ
る（ワード線２１０−ビット線２１３、ワード線２１１
−ビット線２１３、ワード線２１２−ビット線２１３で
選択される位置のセルは同じ書き込み可能）。
【００５１】次に読みだし動作について説明する。読み
だし動作は以下の４つの動作で行われる。 １）ビット線プリチャージ 選択トランジスタＳＴ４をｏｎさせることによってビッ
ト線全てを基準電位Ｖｂｃに設定する。この値はｐｎ接
合の順バイアスがかからないようにするためでワード線
に対して高くないと好ましくないのは書き込み時と同様
である。又この後読みだし動作時に選択しないセルで電
流が流れないようにワード線にかかる読みだし電圧より
大きいことも必要である。 ２）ワード線プリチャージ 選択トランジスタＳＴ５をｏｎさせることによって、全
てのワード線を基準電位Ｖｗａに設定する。プログラム
されているセルがあることを考慮するとＶｂｃより低い
電位が好ましい（即ちワード線−ビット線間でｐｎ接合
に順バイアスがかからないことが望ましい。そうでない
場合はそこで電流が流れてしまうため消費電力が増加し
てしまうからである。）。もう１つの観点としてプログ
ラムされていないセルをプログラム化しない電圧（Ｖｂ
ｃ−Ｖｗａの値）に設定する必要性がある。たとえばＶ
ｗａを０Ｖとする。この時Ｖｂｃの逆バイアスが全ての
セルにかかることになる。この逆バイアスではセルは絶
縁を保つ値に設定する。 ３）読みだしビット線選択 ワード線２１０とビット線２１３の交点に位置するセル
を読み出す場合を例とする。読みだしたいビット線２１
３を列デコーダ２１９で選択する。マルチプレクサ２２
１内の動作は書き込み時と同様で同時に選択トランジス
タＳＴ３がｏｎし、基準電位Ｖｂｂに設定される。ビッ
ト線２１３上の選択されないセルで電流を流さないため
にはＶｂｂ＞Ｖｗａが必要でＶｗａ＝０Ｖの例では、例
えばＶｂｂ＝０．２Ｖとする。ＶｂｂはＶｗａに対して
電位が高いためｐｎ接合等の整流部は逆方向となる。つ
いで選択トランジスタＳＴ３をオフして選択ビット線を
フローティング電位とする。ここでセンス増幅器２２２
を動作可能状態にさせる。 ４）読みだしワード線選択 読み出したいワード線２１０を行デコーダ２１８で選択
する。この時トランジスタ２０１がオフされ遅延回路２
０７を通して、トランジスタ２０２がｏｎする。更に選
択トランジスタＳＴ２がｏｎし、基準電圧Ｖｗｃ（読み
だし電位）に設定される。ワード線２１０に繋がる選択
されないセルのワード線はＶｗｃ，ビット線はＶｂｃと
なるためＶｗｃ＜Ｖｂｃが電流を流さないためには必要
である。選択されたビット線ではセルがプログラムされ
て導通状態であればフローティング電位（〜Ｖｂｂ）か
らＶｗｃに電位が変化する。選択されたセルがプログラ
ム化されていなければ、非導通状態でありビット線はフ
ローティング電位のままである。この状態差をセンス増
幅器で受けてＨｉｇｈもしくはｌｏｗ状態を出力する。
たとえばＶｗｃ＝Ｖｂｃ＝１．５Ｖとすればよい。読み
だし作業中はプリチャージ動作は１度でよく３）、４）
の工程を繰り返せばよい（選択したビット線をＶｂｃに
非選択する作業及び選択したワード線をＶｗａに非選択
する作業は必要である）。この作業は全マトリックスを
ランダムに読み込める。
【００５２】各々Ｖｗａ（ワード線プリチャージ電
位）、Ｖｗｂ（ワード線書き込み時電位）、Ｖｗｃ（ワ
ード線読みだし電位）、Ｖｂａ（ビット線書き込み時プ
リチャージ電位）、Ｖｂｂ（ビット線読み込み時電
位）、Ｖｂｃ（ビット線読み込み時プリチャージ電位）
の関係をまとめると Ｖｗａ＜Ｖｂｂ＜Ｖｗｂ＜Ｖｂａ（Ｖｗｂ−Ｖｂｂ＝プ
ログラム電圧） Ｖｗａ＜Ｖｂｂ＜Ｖｗｃ＜Ｖｂｃ（Ｖｗｃ−Ｖｂｂ＝読
みだし電圧）となる。
【００５３】次に、本実施例の構造及びその作製方法に
ついて図８を用いて説明する。図８は、上部導電層と下
部駆動回路との接続部を模式的に表わしたものである。
同図において、１はＳｉ基板、２０はウェル層、２１，
２２，２３はそれぞれソース，ドレイン，ゲート部であ
る。２４はフィールド酸化膜、２５は層間絶縁層であ
る。２６は上部導電層１１（図６に図示）に接続すべき
配線層でＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等の配線材料か
らなる。
【００５４】２７は導電層９（図６に図示）に接続され
るべき配線層で配線層２６と同一材料で構成される。上
記配線層のパターンニング後、２８に示す第２の層間絶
縁層を形成する。この層２８の上部には導電層９と１１
（図８においては、２９と３３がそれぞれ対応する。）
の微細な配線層を形成するため、ＢＰＳＧのリフロー、
エッチバック、ＴＥＯＳ酸化膜によるエッチバック等の
手法を用いて平坦化を施した。
【００５５】次に３６に示すスルーホールをあけ、２９
に示すＴａを下記条件によりスパッタを用いて成膜し
た。Ａｒ１００％、圧力１１ｍＴｏｒｒ、パワー２．０
ｋＷ、温度１５０℃である。そして、成膜したＴａの表
面を酸素雰囲気下で放置することにより、ち密なＴａ系
絶縁層が形成された。このような処理以外に次に示す方
法により形成することも有効である。
【００５６】Ｔａ成膜後、Ｔａ（ＯＣ2 Ｈ5 ）ガスを熱
分解することによりＴａ2 Ｏ5 の絶縁層が得られる。ま
たＴａ2 Ｏ5 の焼結ターゲットを１３．５６ＭＨｚの高
周波プラズマ（Ａｒガス又はＡｒ／Ｏ2 混合ガス１〜１
０ｍｔｏｒｒ）中でスパッタリングすることによっても
得られる。更に、金属がＴａ又はＴａ合金の場合は、 Ｔａ表面をＯ2 中又はＮ2 ガス中、温室〜５００℃程
度で酸化させる。
【００５７】Ｔａをスパッタリングした後、スパッタ
リングガスにＯ2 を添加し、反応性としＴａ2 Ｏ5 を堆
積させる。 等の方法を用いることもできる。の場合、Ｔａは反応
性が高いため、Ｎ2 中でもわずかの残留酸素で酸化する
ことができる。の場合は、Ｔａ2 Ｏ5 を堆積後、０．
１％の蓚酸（Ｃ4 Ｏ4 Ｈ2 ・２Ｈ2 Ｏ）中で陽極化成す
ることで更に膜質を向上できる。即ち、絶縁耐圧６ＭＶ
／ｃｍであり、４ＭＶ／ｃｍ以下ではほとんどリークの
ないＴａ2 Ｏ5 膜を形成できる。
【００５８】この様にして形成したＴａ2 Ｏ5 は、低い
リーク電流と制御性のよい破壊電圧を有するので、メモ
リのａｎｔｉ−ｆｕｓｅ素子としては好適である。本実
施例では、Ｔａ2 Ｏ5 の膜厚を５０オングストロームと
し、破壊電圧として３．３Ｖを用いたが、Ｔａ2 Ｏ5 の
膜質と、使用できる電源電圧により、２０〜２００オン
グストローム程度の厚さのものが使用可能である。
【００５９】なお、図９に約３０オングストロームのＴ
ａ2 Ｏ5 をＴａ上に形成したときのリーク電流（“破壊
前”Ｉ−Ｖ特性）と通電後（“破壊後”）のＩ−Ｖ特性
を示す。±２〜３Ｖでのリーク電流は１０-2Ａ以下と測
定限界以下の低い値が得られ、又低抵抗状態では１００
Ω以下と優れた特性が得られた。この抵抗値はテストパ
ターンの寄生抵抗であり、Ｔａ2 Ｏ5 破壊後の残留抵抗
ではない。この様にメモリ破壊要素として良好な特性を
示していることがわかる。
【００６０】以上説明した手法によりＴａ上にＴａを含
む絶縁層３１を形成した。
【００６１】次に、導電層３３（図６においては１１）
と導電層２９（図６においては９）との間の整流作用を
もつ材料層３２を連続して形成する。整流作用をａ−Ｓ
ｉのｐｉｎ構造で実現する場合には、ｐ+ 型ａ−Ｓｉ，
ｉ型ａ−Ｓｉ，ｎ+ 型ａ−Ｓｉは下記条件により連続成
膜した。
【００６２】ｐ+ 型ａ−Ｓｉ成膜条件 プラズマＣＶＤ
法 成膜前に軽いイオン照射により表面クリーニングを行い
Ｔａ上に形成される自然酸化膜を除去する。
【００６３】成膜条件 ＳｉＨ4 １０ｓｃｃｍ Ｈ2 ５０ｓｃｃｍ Ｂ2 Ｈ6 ／ＳｉＨ4 ＝２Ｅ−２ ｐｒｅｓｓｕｒｅ ０．２Ｔｏｒｒ ｐｏｗｅｒ １０Ｗ Ｔｅｍｐｅｒａｔｕｒｅ ２５０℃ ２０００Ａ ｉｎｔｒｉｎｓｉｃ ａ−Ｓｉ成膜条件 プラズマＣＶ
Ｄ法 ＳｉＨ4 １０ｓｃｃｍ Ｈ2 ５０ｓｃｃｍ ｐｒｅｓｓｕｒｅ ０．２Ｔｏｒｒ ｐｏｗｅｒ １０Ｗ Ｔｅｍｐｅｒａｔｕｒｅ ２５０℃ ２０００Ａ ｎ+ ａ−Ｓｉ成膜条件 プラズマＣＶＤ法 ＳｉＨ4 １０ｓｃｃｍ Ｈ2 ５０ｓｃｃｍ ＰＨ3 ／ＳｉＨ4 ＝１Ｅ−２ ｐｒｅｓｓｕｒｅ ０．２Ｔｏｒｒ ｐｏｗｅｒ １０Ｗ Ｔｅｍｐｅｒａｔｕｒｅ ２５０℃ ２０００Ａ 又、非単結晶Ｓｉとしてのａ−Ｓｉを用いたｐｉｎ構造
以外に、Ｔａ系の絶縁層３１上に再度金属を形成し、そ
の上部にｎ+ 型ａ−Ｓｉ，ｉ型ａ−Ｓｉ積層（低濃度層
であればｉ層に限定されない），ｐ+ 型ａ−Ｓｉ，ｉ型
ａ−Ｓｉ積層（低濃度層であればｉ層に限定されない）
を行い、上部配線３３とｉ型ａ−Ｓｉとでショットキー
接合を形成することも可能である。この場合、Ｔａ系絶
縁層上メタルとしてはＴａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｔ
ｉＷ，Ｗ，Ｍｏ等の材料が好適である。又、ｐｉｎ構造
を形成する前に、絶縁層３１上に同様に上記メタルを設
けても良い。
【００６４】又、絶縁層３１と整流作用領域３２との間
に、ｉ型非単結晶Ｓｉとしてのａ−Ｓｉ層を設けること
も良い。上述したように絶縁層３１は、リーク電流が極
めて少ない良好な特性を有するが、ち密な膜ゆえ、その
膜厚を増加させることは難しい。そこで、耐圧のコント
ロールはｉ型ａ−Ｓｉの膜厚でコントロールし、低リー
ク特性は、絶縁層３１により実現するという方法が、所
望のプログラム電圧を実現する上で有効である。
【００６５】整流部３２まで成膜した後、図８に示す如
く、整流部、絶縁層、Ｔａ配線層をパターニングする。
その後、３４に示す第３の層間絶縁層を形成する。この
層間絶縁層３４上にも３３に示す微細な配線パターンを
形成しなくてはならないので、前記方法により平坦化処
理を行った。次に、上部配線３３は配線２６と接続され
た配線２９と直接コンタクトする必要があり、一方、配
線２７と接続された配線２９とは整流部３２とコンタク
トする必要があり、両者は異なる。よって３８に示すス
ルーホールのパターニングと３７に示すスルーホールの
パターニングを別工程とし、図８に示す如く、３８のス
ルーホールは、３０に示すところまでエッチングする。
以上のスルーホールエッチは、エッチングの選択比をプ
ロセス上変えることや、又、特に、３２の整流層上部に
ストッパ層を設ければ、容易に実現できた。スルーホー
ルプロセス後、配線３３を成膜し、パターニング後、パ
シベーション用ＳｉＮ膜３５を形成し、チップは完成し
た。
【００６６】以上のデバイス構造は、図８の３７，３８
に示すスルーホールサイズが下部領域よりも小さく、下
部領域のパターニング側壁部のリーク電流の問題もな
く、３１の本来の絶縁層の低リーク特性が実現できた。
【００６７】本実施例では、２９に示す配線金属として
Ｔａを用いた場合について述べたが、必ずしもこの構造
に限定されるものではなく、Ａｌ−Ｓｉ配線又はＡｌ−
Ｓｉ−Ｃｕ配線上部に数百〜２０００オングストローム
程度のＴａ層を積層するもの、又Ａｌ−Ｓｉ配線又はＡ
ｌ−Ｓｉ−Ｃｕ配線上部にＴａのかわりにＴａＮを積層
するもの、ＴｉＷ−Ｃｕ−ＴｉＷ配線又はＷ配線上にＴ
ａ又はＴａＮを積層するもの、あるいはＴａＮ，Ｚｒ，
Ｔｉ、Ｔｉ化合物、Ｔａ化合物又はＮｉ，Ｗ，Ｍｏ等を
用いるもの等のバリエーションはあることは言うまでも
ない。なお、配線金属としてＴａ，Ｔｉ，Ｎｉ，Ｔａ
Ｎ，Ｚｒ等の中で、Ｔａ，ＴａＮについては特にＯＮ−
ＯＦＦレシオが他の金属よりも約１．２〜２倍程度良好
であった。
【００６８】また絶縁層３１としては隣接する配線を構
成する金属の酸化物（例えばＴａ2Ｏ5 ，ＴａＯX ，Ｔ
ｉＯ2 ，ＴｉＯX ，ＮｉＯ，ＴａＯＮ，ＺｒＯ2 ）の
他、例えば窒化物を用いることができる。そして導電及
び非導電状態を呈するように、低抵抗時と高抵抗時の導
電率の比が１０3 以上となるように材料や成膜方法を適
宜選択する。
【００６９】以上本発明に係るメタル上にメタル元素を
含む絶縁層を形成し、メモリを構成する場合、配線層を
マトリックス状に設ける例について説明した。これらの
実施例は、以上のような単純マトリックス型だけでな
く、３端子素子のソースコンタクト部に、Ｔａ系メタ
ル、Ｔａを含む絶縁層、場合によってはａ−Ｓｉ層を介
して配線金属を成膜する３端子型Ｏｎｅ−Ｔｉｍｅメモ
リにも適応できることは言うまでもない。
【００７０】この場合、通常のＭＯＳトランジスタだけ
でなく、半導体基板の主面側に設けられた柱状半導体領
域と、該柱状半導体領域の側面にゲート絶縁層を介して
設けられたゲート電極と、該柱状半導体領域の上部及び
下部に設けられた主電極領域とを有する絶縁ゲート型ト
ランジスタ及び複数の主電極領域との間に設けられたチ
ャネル領域と前記チャネル領域に対してゲート絶縁膜を
介して設けられたゲート電極と、前記チャネル領域に接
して設けられた該チャネル領域と同じ導電型で且つ該チ
ャネル領域より不純物濃度の高い半導体領域とを有し、
前記ゲート電極は互いに対向する２つの対向部分を少な
くとも有しており、前記対向部分が前記チャネル領域と
前記半導体領域との接合面と交差する面を有するように
配設されている絶縁ゲート型トランジスタを使用する
と、微細でかつ、電流駆動能力が高く、高速メモリが実
現できる。
【００７１】以上説明した第１実施例のメモリは、高密
度でかつ、簡単な構成でかつ、高Ｓ／Ｎでかつ消費電力
が小さいという優れた特性を有する。
【００７２】次に本発明の図１０に示す実施例について
説明する。図１０は図８のマトリックス状に配置された
導電層（導電体）の交差部の断面図である。たとえば、
上部配線としてＡｌ等を用いて、配線３３を正バイア
ス，配線２９側を負バイアスに印加し、３１に示す絶縁
層を破壊させる時、エレクトロマイグレーション、スト
レスマイグレーションにより、配線３３上部に、ヒロッ
ク等が生じることがある。これを解決するため、 （１）段差が大きい側の導電層のバイアスは、段差が比
較的少ない導電層のバイアスよりマイナス側で使用し、
この場合、書き込みを行なわない交点のところが逆バイ
アスとなるように整流部３２の構成（ｐｉｎ，ショット
キーダイオードの向き）を定める。 （２）段差が大きい側、即ち、図１０中の上部配線３３
には図１０に示す如く、４２にエレクトロマイグレーシ
ョン耐性の強いメタルたとえばＣｕ、Ｍｏ、Ｗ、Ｔｉ、
Ａｌを主成分としＳｉ，Ｃｕ，Ｔｉ等の少なくともいず
れか一種が添加された金属を設け、Ｃｕ等の拡散が問題
となるメタルの場合は、４１，４３に示すようにＴｉＷ
（１０ｗｔ％Ｔｉ）等の構成にすることが良好であるこ
とがわかった。図１０は、単純マトリックス型に導電層
を設けた場合について説明したが、これに限定されず、
３端子のソースコンタクトにも同様の構造が適応できる
ことは言うまでもない。
【００７３】製造方法について、一例を挙げて説明す
る。
【００７４】基体の上にＴａ等の金属をスパッタリング
等により成膜する。そして多数の配線パターン状にエッ
チングする。その後、該金属パターン２９（図１０）を
酸素雰囲気下で熱処理して、その表面に２００オングス
トローム位のＴａＯ等の金属酸化物層３２を形成する。
【００７５】次に、必要に応じてＰＮ又はＰｉＮ接合を
形成する為の非単結晶Ｓｉ３２を成膜する。このＳｉ膜
３２はパターニングしないほうがよいこともある。
【００７６】層間絶縁膜となる酸化シリコンを成膜し、
コンタクトホールを開ける。
【００７７】次に必要に応じてＴｉＷ等のいわゆるバリ
アメタルとなるような導電体４１を成膜する。
【００７８】そして、導電体４２としてＡｌ−Ｓｉ−Ｃ
ｕやＡｌ−Ｓｉ−Ｔｉより好ましくはＣｕ，Ｍｏ，Ｗ，
Ｔｉのような膜を形成する。
【００７９】更に必要に応じて、上部のバリアメタルと
なる膜４３を形成し、これら３つの層を導電体３１と交
差するようにパターニングする。
【００８０】その後パシベーション膜を付与する。
【００８１】このようにして、上部の導電体を下部の導
電体より負となるような極性の電圧を印加すると整流層
３２が順バイアスとなるような向きで配されている為
に、該電圧がしきい値以上であれば膜３１は破壊され上
下の導電体の間は低抵抗化する。
【００８２】次に図１１や図１２に示す実施例について
説明する。図１１，図１２はメモリ装置の上部より見た
図であり、図１１は下部の半導体回路、図１２は上部の
配線を示すものである。図１１において、５１はチップ
制御回路で、リード／ライト，チップ選択，入力信号等
は５１ａ，５１ｂ，５１ｃ，５１ｄの端子より入力され
る。５２は列デコーダ＆センスアンプで５２の外側に
は、出力バッファが接続されている。５３は列アドレス
バッファで、ここからの信号は列デコーダに入力され
る。５４は行アドレスバッファ＆デコーダである。列デ
コーダからの出力は５５に示すコンタクトにより導電層
（導電体）５７（図１２に図示）へ、又行デコーダ出力
はコンタクト５６を介して導電層（導電体）５８（図１
２に図示）へ接続される。図１１及び図１２に示す如
く、導電層５７及び導電層５８の中間領域（図１１中の
十字状の領域Ｓ、２分割にかぎらず複数分割するとさら
に良いことは言うまでもない）でデコーダドライバー５
２を接続することによりより高速に、導電層の充放電が
実現でき、より高速動作が実現した。
【００８３】図１１，１２では上下、左右連続配線構造
となっているが、図１３に示す如く完全に切りはなすこ
とも消費電力低減には有効である。図１３は列デコーダ
出力部とそのコンタクト５５領域を拡大した図である。
列導電層５７ａ，５７ｂは分離しており、５９のＡＮＤ
バッファにより６０ａ，６０ｂ，６０ｃの信号に応じて
選択される構成になっている。この場合、列導電層が選
択されない領域の電源も同様の方法により切りはなすこ
とができ、必要領域だけが動作するセクター動作が容易
に実現できる。
【００８４】次に図１４に示す実施例について説明す
る。図１４は、上部導電層構造部のみ示すもので、３つ
の導電層（体）を非導通（高抵抗）もしくは導通（低抵
抗）状態を決定する層と整流作用を有する層とを介して
積層し、各積層される導電体が積層順に直交配置されて
いる。層間絶縁層７０上に導電体７５，７６，７７が直
交しており、７１はＴａ系金属層、７２はＴａを含む絶
縁層、７３はｎ型ｐｏｌｙ−Ｓｉ、７４はｐ+ 型ｐｏｌ
ｙ−Ｓｉ、７６はＷもしくはＷ−Ｓｉポリサイドであ
る。
【００８５】導電体７５の配線構造は、Ｔａ系金属層７
１からｐ+ 型ｐｏｌｙ−Ｓｉ７４まで連続的に成膜し、
ＲＩＥにより導電体７５に示す如くパターニングする。
この後、低温の酸素雰囲気下で数十分処理すると７１の
Ｔａ系金属の側壁部も良質の自然酸化膜が形成される。
ＴＥＯＳ−ＳｉＯ2 を上記配線層に成膜し、７４のｐｏ
ｌｙ−Ｓｉ表面が露出するまでエッチバックをかける。
その後ＷもしくはＷ−Ｓｉをスパッタで成膜し、７６の
形状にパターニングする。ＷとＳｉ及びＳｉＯ 2 との選
択比は十分にとれるため、図１４のようなパターニング
がさらにＴＥＯＳ−ＳｉＯ2 を成膜しエッチバックによ
り、７６のＷの表面を露出させる。以下同様のことをく
り返し実行することにより図１４に示す構造体は形成で
きる。７６の導電体は７５，７７のビット線に対して共
通のワード線となる。７７，７６，７５の配線との接続
は、７６，７５は図８に示すようにやれば良く、又７７
は上部にもう一層別の配線を設け、７７の上部メタル７
１からコンタクトをとれば良い。
【００８６】なお、プログラム電圧をｐｎの順方向に大
きく加えるとイントリンシックａ−Ｓｉ半導体層がシリ
サイド化反応を起こし電気的に接続する。このセルの大
きな特徴は図からも明らかなように周辺回路との積層構
造からさらにメモリーセル部まで積層してチップ面積を
小さくしている。１メモリーセル当りの専有面積は通常
の１／２であり、２倍の大容量化が可能である。
【００８７】本実施例の構成において、使用の用途によ
って中央の導電体７６を中心として導電体７５，７６の
整流層の整流方向を同一方向、対称な方向とすることが
できる。
【００８８】次に図１５に示すメモリーセル部の構成に
ついて説明する。図中、８０はＳｉ基板、８１はＳｉＯ
2 層でＳＯＩ基板となっている。２１０６はＴａでビッ
ト線を示す。２１０１はｎ+ 半導体層でワード線であり
かつ、２１０２のｐ半導体層とｐｎ接合を形成してい
る。２１０４はＴａで２１０５はイントリンシックａ−
Ｓｉ半導体層でヒューズ部である。８２はフィールド酸
化膜、２１０３はＳｉＯ 2 である。プログラムされてい
ない場合はビット線２１０６と、Ｔａ２１０４（２１０
１）は絶縁層２１０５のために電気的に絶縁されてい
る。プログラム電圧をｐｎの順方向に大きく加えるとイ
ントリンシックａ−Ｓｉ半導体層がシリサイド化反応を
起こしビット線２１０６とＴａ２１０４は電気的に接続
する。このセル構造の大きな特徴はイントリシックａ−
Ｓｉ半導体層を切断しないために側壁リークの問題がな
いという点である。
【００８９】本構成は、ＳＯＩ基板によりマトリックス
状の導電層を形成したが、この単結晶層のかわりに絶縁
層上のｐｏｌｙ−Ｓｉで同等の構造も作ることも可能で
ある。このような構成例を図１６に示す。１１０８は層
間絶縁層で、１１０１はＴａ、１１０２はｐ+ 型ａ−Ｓ
ｉ、１１０３はｉ型ａ−Ｓｉ、１１０４はｎ+ 型ａ−Ｓ
ｉ、１１０５はＴａ膜、１１０６がｉ型ａ−Ｓｉ、１１
０７がＴａ膜であり、１１０１から１１０５までを連続
成膜し、その後パターンニングを１１０８の層間絶縁膜
まで行う。
【００９０】その後ＣＶＤ法によりＳｉＯ2 酸化膜１１
１１を形成する。成膜条件は以下のとおりである。
【００９１】 基板温度 ４００℃ ＳｉＨ4 ６００ｓｃｃｍ Ｎ2 １．６（ｌ／ｍｉｎ） Ｏ2 １ （ｌ／ｍｉｎ） さらにＲＩＥ装置により、Ｔａ層１１０５がでるまでエ
ッチバック法により平坦化エッチングを行う。ついでノ
ンドープによる真性のａ−Ｓｉ層１１０６を全面に成膜
し（成膜条件は上で述べた通り膜厚１００ｎｍ）、さら
にワード線であるＴａ１１０７を５００ｎｍ成膜し（成
膜条件は上で述べた通り）、その後Ｔａ１１０７のみを
ビットラインに対して垂直にｉ型ａ−Ｓｉ層１１０６ま
でパターニングを行いセル構造が出来る。本実施例の最
大の特徴は絶縁部であるｉ型ａ−Ｓｉ層を全面に形成し
パターニングを行わない点にある。Ｔａ１１０７とＴａ
１１０５の間では側壁部が存在しないためにｉ型ａ−Ｓ
ｉ層を介して流れるリーク電流が押えられる。特に微細
化技術が進みセル面積が小さくなるほど周辺長の効果が
強くなるため効果は高い。従って、消費電流の点で特性
が向上する。プログラム電圧をｐｎの順方向に大きく加
えるとｉ型ａ−Ｓｉ層１１０６がシリサイド化反応を起
こし１１０７と１１０５は電気的に接続する。
【００９２】１１０６で示した絶縁層はｉ−ａ−Ｓｉに
限られたものでなく、電気的に導通状態に変化できるも
のならよい。たとえばＳｉ3 Ｎ4 やＳｉＯ2 等の絶縁物
を用いることも可能である。また電極もＴａに限られた
ものでなく、Ｗ，Ｔｉ，Ｍｏ，Ｈｆ，Ｎｉ，Ｚｒ，Ｃ
ｒ，Ｖ，Ｐｄ，Ｐｔ等の金属や半導体電極でも構わな
い。絶縁層としてＣＶＤ法によりＳｉＯ2 を形成した例
について説明する。成膜条件は基板温度４００℃，Ｓｉ
Ｈ4 ６００ｓｃｃｍ，Ｎ2 １．６（ｌ／ｍｉｎ），Ｏ2
１（ｌ／ｍｉｎ）で１０ｓｅｃで１００オングストロー
ムの絶縁層を形成した。この時７Ｖ以上の電圧で破壊し
導通状態となった。しかし５Ｖ以下では周辺部がない全
面膜なためリーク電流は面積に比例した面電流のみで周
辺長リークがないためトータルのリーク量は非常に少な
い。この絶縁層を全面に形成する場合も膜質や膜厚、材
料で破壊電圧も変化する。しかしながらあまり高い電圧
は好ましくないのはあきらかであり、絶縁層の膜厚は数
１０オングストロームから２００オングストローム程度
が好ましい。
【００９３】また他の例としてＴａ電極表面上にＴａ2
Ｏ5 を形成し絶縁層とし、その上に第２の絶縁層として
スパッタ法によるａ−Ｓｉを形成し２層構造とした。
【００９４】Ｔａ2 Ｏ5 はＣＶＤ法により約５０オング
ストローム、Ｔａ（ＯＣ2 Ｈ5 ）ガスにより形成した。
またａ−Ｓｉ層は基板温度１５０℃，ＲＦｐｏｗｅｒ
４００Ｗ，Ａｒガス１０ｍＴｏｒｒ中で作成し、約５０
ｎｍの膜厚である。このスパッタ膜自体はややリーク電
流が多いが、さらにＴａ2 Ｏ5 の絶縁層により、リーク
電流は抑制される。パターニングによる周辺部リークが
ないのは上述したものと同様である。書き込みはＴａ−
Ｔａ2 Ｏ5 −ａ−Ｓｉでのシリサイド化反応を起こし、
上部及び下部Ｔａ層とが電気的に導通する。
【００９５】図１０に示す構成の単ビットメモリをマト
リクス状に多数配置した装置を、各層の構成材料を変え
て作成した。
【００９６】試料１は、２９にＴａ、３１としてＴａ2
Ｏ3 、３２として非単結晶ＳｉからなるＰＮダイオード
層、４１，４３としてＴｉＷ、４２としてＣｕを用い
た。
【００９７】試料２は、２９としてＴａＮ、３１として
ＴａＯＮを用い、他の層は試料１と同じものとした。
【００９８】試料３は、２９としてＴｉ、３１としてＴ
ｉＯを用い、他の層は試料１と同じものとした。
【００９９】試料４は、２９としてＺｒ、３１としてＺ
ｒＯ2 を用い、他の層は試料１と同じものとした。
【０１００】試料５は、２９としてＮｉ、３１としてＮ
ｉＯを用い、他の層は試料１と同じものとした。
【０１０１】酸化物はいずれも金属層２９を酸化処理し
たものである。
【０１０２】以下、上記試料１〜５を用いて、特定の１
００ビットを導通させた後、各ビットの状態を評価し
た。その結果を下表に示す。 以上の評価は試料５の測定データを１．０として規格化
して示したものである。特に試料１、２ではリーク電流
は約５分の３、オン・オフレシオは約２倍となり、ビッ
ト間バラツキに至っては１０分の１と、試料５よりも予
期せぬほど優れた結果が得られた。
【０１０３】次に、本発明の応用例について説明する。
図１７は本発明をＰＣカードに応用したときのカードと
システムとの関係を示す図である。
【０１０４】現状のＰＣカード対応のノートパソコンや
携帯型情報通信機器では、使用するＰＣカードのデバイ
スドライバーを主記憶に常駐させている。パソコンや携
帯型情報通信機器が複数種類のＰＣカードを使う場合、
あらかじめ主記憶部にそのデバイスドライバーを入れて
おく量が増加し、アプリケーションソフトによっては、
これらの容量が多く動かせないものがでることがあっ
た。
【０１０５】本メモリチップを用いて構成されるカード
には、このチップ上にＲＯＭ部も構成しておき、このカ
ードのデバイスドライバーやＣＩＳ情報（ｃａｒｄ−ｉ
ｎｆｏｒｍａｔｉｏｎ−ｓｔｒａｃｔｕｒｅ）つまりカ
ードの種類や容量、カードの識別やコンフィギュレーシ
ョン情報なども格納し、カードが、主体に挿入された
時、図１７に示す如くカード挿入の通知又、デバイスド
ライバーダウンロードの指示にしたがい、ダウンロード
を実行する機能をそなえた。
【０１０６】又、カードと本体とのインターフェースは
ＰＣＭＣＩＡ（米国の標準化団体）とＪＥＩＤＡ（日本
の電子工業振興協会）のフォーマットに従い、６８ピン
コネクターで、データバス幅３２ビット、クロック周波
数１６ＭＨｚ、データ転送速度最大値６０Ｍバイト／ｓ
等に準拠する対応も行った。
【０１０７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、簡単な構造で、第１の導電体と第２の導電体との
間の低抵抗状態，高抵抗状態の電気的特性をより改善し
た、簡単な構成の構造体を有する電子回路装置を得るこ
とができ、例えば高密度で簡単な構成、かつ高Ｓ／Ｎ
比、低消費電力のメモリを提供することができる。
【０１０８】また本発明によれば、エレクトロンマイグ
レーション等に強い構造体を有する電子回路装置を得る
ことができる。
【０１０９】また本発明によれば、より導電体の充放電
が高速な電子回路装置を得ることができる。
【０１１０】また本発明によれば、第１の導電体、第２
の導電体、及びその間に整流層を有する構造体の占有面
積を小さくすることができる。
【０１１１】また本発明によれば、第１の導電体、第２
の導電体、及びその間に絶縁体を有する構造体の側壁リ
ークを抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による電子回路装置の模式図
である。
【図２】本発明の別の実施例による電子回路装置の模式
図である。
【図３】本発明の別の実施例による電子回路装置の模式
図である。
【図４】本発明の別の実施例による電子回路装置の模式
図である。
【図５】本発明の別の実施例による電子回路装置の模式
図である。
【図６】本発明の別の実施例による電子回路装置の模式
図である。
【図７】本発明に用いられる電子回路装置の回路構成図
である。
【図８】上部導体層と下部駆動回路との接続部を模式的
に示した断面図である。
【図９】高抵抗状態のＩ−Ｖ特性（リーク電流）と低抵
抗状態のＩ−Ｖ特性とを示す図である。
【図１０】本発明の電子回路装置のマトリックス状に配
置された導電層の交差部の断面図である。
【図１１】本発明の電子回路装置の別の実施例を示す平
面図である。
【図１２】本発明の電子回路装置の別の実施例を示す平
面図である。
【図１３】列デコーダ出力部とそのコンタクト領域の部
分拡大図である。
【図１４】本発明の電子回路装置の別の実施例を示す部
分斜視図である。
【図１５】本発明の電子回路装置の別の実施例を示す断
面図である。
【図１６】本発明の電子回路装置の別の実施例を示す断
面図である。
【図１７】本発明をＰＣカードに応用したときのカード
とシステムとの関係を示す図である。
【符号の説明】
１ Ｓｉ基板 ２ 回路ブロック ３ 行アドレスバッファー ４ 行デコーダ，デコーダドライバー ５ 出力バッファ ６ チップ制御回路 ７，８ コンタクト部 ９，１０，１１ 導通層 １３ 絶縁層及び整流層 ２０ ウェル層 ２１，２２，２３ ソース，ドレイン，ゲート部 ２４ フィールド酸化膜 ２５ 層間絶縁層 ２６，２７ 配線層 ２８ 層間絶縁層 ２９ Ｔａ ３０ エッチングライン ３１ 絶縁層 ３２ 整流作用層 ３３ 導電層 ３４ 層間絶縁層 ３５ パシベーション用ＳｉＮ膜 ３６ スルーホール ３７，３８ スルーホール １０１ 下方電極 １０２ 化合物の膜 １０３ 上方電極 １０４ ＰＮ接合を有する素子 １０４Ａ 基板 １０５ 導電体 １０６ 絶縁体 １０７ 層間絶縁膜 １０８ 導電体 １０９ 整流素子 １１０ 第１の導電体 １１１ 第２の導電体 １１２ 配線 １１３ 基板 １１４ 配線 １１７ 導電体 １１８ 導電体 １１９ 導電体 １２０ 導電層 １２２ 整流層 １２４ 整流層 １２７ 導電層 １３１ 第１の導電体 １３２，１３３ 第２の導電体 １３４ 非単結晶体 ２０１〜２０６ トランジスタ ２０７〜２０９ 遅延回路 ２１０，２１１，２１２ ワード線 ２１３，２１４，２１５ ビット線 ２１６，２１７ 電源回路 ２１８，２１９ 行デコーダ及び列デコーダ ２２０，２２１ マルチプレクサ ２２２ センス増幅器 ＳＴ１〜ＳＴ６ 選択トランジスタ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電体と第２の導電体とそれらの
    間に設けられた絶縁体とを有し、該第１及び第２の導電
    体間が該絶縁体の状態により低抵抗又は高抵抗状態のい
    ずれか一方となり、該第１及び第２の導電体のいずれか
    一方は、金属又は金属化合物で構成されている電子回路
    装置において、 該絶縁体は、該金属又は金属化合物の酸化物又は窒化物
    で構成されていることを特徴とする電子回路装置。
  2. 【請求項２】 請求項１記載の電子回路装置において、
    該金属は、Ｔａ，Ｔｉ，Ｗ，Ｍｏから選択される少なく
    とも１つの金属或いは該金属を主成分とする化合物であ
    ることを特徴とする電子回路装置。
  3. 【請求項３】 請求項１又は請求項２記載の電子回路装
    置において、該酸化物又は窒化物は、酸化タンタル又は
    酸化チタンであることを特徴とする電子回路装置。
  4. 【請求項４】 請求項１記載の電子回路装置において、
    該絶縁体は、該第１又は第２の導電体としてのＴａ又は
    ＴａＮを酸化処理して形成されたＴａの酸化物であるこ
    とを特徴とする電子回路装置。
  5. 【請求項５】 第１の導電体と第２の導電体とそれらの
    間に設けられた絶縁体とを有し、該第１及び第２の導電
    体間が該絶縁体の状態により低抵抗又は高抵抗状態のい
    ずれか一方となる電子回路装置において、 該第１及び第２の導電体のうち、段差の大きい方に負電
    位を印加すること及び該段差の大きい方の導電体をマイ
    グレーション耐性の高い材料で形成することを特徴とす
    る電子回路装置。
  6. 【請求項６】 請求項５記載の電子回路装置において、
    マイグレーション耐性の高い材料は、Ｃｕ，Ｗ，Ｍｏ，
    Ｔｉから選択される少なくとも１つの金属又はその金属
    化合物であることを特徴とする電子回路装置。
  7. 【請求項７】 請求項５記載の電子回路装置において、
    マイグレーション耐性の高い材料は、Ａｌを主成分と
    し、Ｓｉ，Ｔｉの少なくともいずれか一種が添加された
    金属であることを特徴とする電子回路装置。
  8. 【請求項８】 請求項５記載の電子回路装置において、
    段差の大きい導電体は、他方の導電体より上層に設けら
    れていることを特徴とする電子回路装置。
  9. 【請求項９】 第１の導電体と第２の導電体とそれらの
    間に設けられた絶縁体とを有し、該第１及び第２の導電
    体間が該絶縁体の状態により低抵抗又は高抵抗状態のい
    ずれか一方となる電子回路装置において、 該第１及び第２の導電体はマトリクス状に形成され、該
    マトリクスを駆動する為の回路が形成された基板上に配
    置されており、該マトリクスの平面の中で、該マトリク
    スを構成する上層の導電体と接続されていることを特徴
    とする電子回路装置。
  10. 【請求項１０】 請求項９記載の電子回路装置におい
    て、該接続部分は、十字状に配列されていることを特徴
    とする電子回路装置。
  11. 【請求項１１】 第１及び第２の導電体とそれらの間に
    設けられた第１の整流層とを有する第１のマトリクスを
    有する電子回路装置において、 該第２の導電体と第３の導電体とそれらの間に設けられ
    た第２の整流層とを有する第２のマトリクスを該第１の
    マトリクス上に積層したことを特徴とする電子回路装
    置。
  12. 【請求項１２】 請求項１１記載の電子回路装置におい
    て、該第１及び第３の導電層は同じ方向に沿って設けら
    れたストライプ状の配線であり、 該第２の導電体はこれに交差するストライプ状の配線で
    あることを特徴とする電子回路装置。
  13. 【請求項１３】 第１の導電体と第２の導電体とを高抵
    抗状態から低抵抗状態へ変化させることにより状態を変
    更する電子回路装置において、 該第１の導電体と第２の導電体との間に少なくとも面状
    の膜が形成されていることを特徴とする電子回路装置。
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