WO2008059701A1 - 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法 - Google Patents

不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法 Download PDF

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Definitions

  • Nonvolatile memory element nonvolatile memory device, nonvolatile semiconductor device, and method of manufacturing nonvolatile memory element
  • Each resistance change element 10 is disposed above a MOS transistor 18 formed on a semiconductor substrate 11.
  • the MOS transistor 18 includes a source / drain region 13 formed in a region separated by the element isolation layer 12 in the semiconductor substrate 11 and a gate electrode 14.
  • the gate electrode 14 also serves as a lead line that is one address wiring of the memory element.
  • Patent Document 4 describes various variable resistance materials obtained when a p-type oxide semiconductor material composed of various metal elements is accompanied by an abrupt metal-insulator transition. As, VO, etc. are disclosed as specific examples. In addition, special
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2006-40946
  • TiO is used as the transition metal oxide
  • TiN is oxidized in a 400 ° C oxygen atmosphere.
  • FIG. 4 is a diagram showing an operation example of the nonvolatile memory element according to Embodiment 1 of the present invention when reading information.
  • variable resistance layer 104 a variable resistance nonvolatile memory element having a reversible rewriting characteristic which is stable at a low voltage can be realized. Touch with force S.
  • Comparative Example 1 is an element having a structure in which metal Ta is sandwiched between the first electrode layer and the second electrode layer
  • Comparative Example 2 is a case where Ta O in which oxidation has progressed is the first electrode layer.
  • the second electrode layer is an element having a structure in which metal Ta is sandwiched between the first electrode layer and the second electrode layer
  • FIG. 6 (a) in the case of the nonvolatile memory element 100 of the present embodiment, a hysteresis characteristic is seen in the current-voltage characteristic.
  • FIGS. 6B and 6C in the case of the elements according to Comparative Example 1 and Comparative Example 2, no hysteresis characteristic is observed in the current-voltage characteristics.
  • This metal Ta sample is the same as that in Comparative Example 1 described above, and its thickness Is 20nm.
  • a Pt upper electrode with a thickness of 50 nm is formed on the metal Ta sample.
  • the tantalum oxide layer is formed by reactive RF sputtering
  • the tantalum oxide layer is controlled by controlling the O flow ratio in the sputtering gas.
  • FIG. 1 It is a figure which shows the relationship between the oxygen content rate of the variable resistance layer with which the non-volatile memory element which concerns on this form is provided, and the resistivity of a variable resistance layer.
  • the resistivity shown here is calculated based on a sheet resistance value measured by a four-terminal method on a sample in which only a variable resistance layer is directly formed on a substrate (a silicon well formed with a nitride film). is there.
  • the nonvolatile memory element according to this embodiment has an insulating layer (layer Insulating film).
  • a fluorine-doped oxide film may be formed by CVD or the like and used as an insulating layer.
  • the structure which is not provided with an insulating layer may be sufficient.
  • the row selection circuit / driver 203 receives the row address signal output from the address input circuit 208, and in response to the row address signal, the row selection circuit / driver 203 includes a plurality of word lines WLO, WL1, WL2,. Select one and apply a predetermined voltage to the selected word line
  • tantalum and its oxide are materials generally used in semiconductor processes and can be said to have very high affinity. Therefore, it can be easily integrated into existing semiconductor manufacturing processes.
  • VP represents the Norse voltage necessary for the resistance change of the memory cell composed of the variable resistance element and the current suppressing element.
  • Vf threshold voltage
  • the write cycle time which is the time required for one write cycle is indicated by tW
  • the read cycle time which is the time required for one read cycle is indicated by tR. .
  • variable resistance layer containing tantalum oxide according to the present invention when used, a high-speed pulse with a width of an electrical noise applied between the electrodes of about 20 nsec is used. Even so, the resistance change phenomenon can be confirmed. Therefore, the pulse width tP can be set to about 50nsec.
  • the memory array 302 includes a plurality of plate lines PLO, PL1, PL2,... Arranged in parallel to the word lines WLO, WL1, WL2,.
  • the drains of the transistors Ti l, T12, T13, ... are connected to the bit line BL0.
  • the drains of transistors T21, T22, T23,... (Mabbit, ⁇ BLU, transistors T31, T32,
  • the address input circuit 309 receives an address signal from an external circuit (not shown), outputs a row address signal based on this address signal, and outputs a row selection circuit / driver 303, and selects a column address signal as a column.
  • Outputs circuit 304 is a signal indicating an address of a specific memory cell selected from among the plurality of memory cells M211, M212,.
  • the row address signal is a signal indicating the address of the row of the address indicated by the address signal
  • the column address signal is a signal indicating the address of the column of the address indicated by the address signal. .
  • the row selection circuit / driver 303 receives the row address signal output from the address input circuit 309, and in response to the row address signal, out of the plurality of word lines WLO, WL1, WL2,. Select one and apply a predetermined voltage to the selected word line
  • the sense amplifier 306 detects the amount of current flowing through the selected bit line to be read in the information read cycle, and determines that the data is “1” or “0”.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 307.
  • FIG. 30 is a block diagram showing a configuration of a repair address storage register included in the nonvolatile semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 31 is a cross-sectional view showing the configuration of the relief address storage register.
  • 424 indicates a plug layer
  • 425 indicates a metal wiring layer
  • 426 indicates a source / drain layer.
  • address information is written to the relief address storage register 408.
  • the address information written in the relief address storage register 408 is read at the same time.
  • the address information is read by detecting the output current value corresponding to the resistance state of the variable resistance layer, as in the first embodiment.
  • the nonvolatile semiconductor device can deal with both the case where information is written only once in the manufacturing process and the case where information is rewritten repeatedly after product shipment.

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Abstract

本発明の不揮発性記憶素子は、第1電極(103)と、第２電極(105)と、第1電極(103)と第２電極(104)との間に介在させ、両電極(103),(105)間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層(104)とを備え、この抵抗変化層(104)は少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように抵抗変化層(104)が構成されている。

Description

明 細 書
不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および 不揮発性記憶素子の製造方法
技術分野
[0001] 本発明は、不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、およ び不揮発性記憶素子の製造方法に関し、特に、印加される電気的信号に応じて抵 抗値が変化する抵抗変化型のものに関する。
背景技術
[0002] 近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子 機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き 込み電力の低減、書き込み/読み出し時間の高速化、および長寿命化の要求が高 まっている。
[0003] こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細 化には限界があると言われている。他方、可変抵抗層を記憶部の材料として用いる 不揮発性記憶素子 (抵抗変化型メモリ）の場合、可変抵抗素子から成る単純な構造 の記憶素子で構成することができるため、さらなる微細化、高速化、および低消費電 力化が期待されている。
[0004] 可変抵抗層を記憶部の材料として用いる場合、例えば、電気的パルスの入力など によって、その抵抗値を高抵抗から低抵抗へ、または低抵抗から高抵抗へと変化さ せることになる。この場合、低抵抗および高抵抗の 2値を明確に区別し、且つ低抵抗 と高抵抗との間を高速に安定して変化させ、これら 2値が不揮発的に保持されること が必要になる。このようなメモリ特性の安定および記憶素子の微細化を目的として、 従来から、種々の提案がなされている。
[0005] そのような提案の一つとして、 2つの電極と、それらの電極に挟まれた記録層とを備 え、その記録層の抵抗値を可逆的に変化するように構成された抵抗変化素子により メモリセルが構成された記憶素子力 特許文献 1に開示されている。図 33は、そのよ うな従来の記憶素子の構成を示す断面図である。 [0006] 図 33に示すように、この記憶素子は、メモリセルを構成する複数の抵抗変化素子 1 0がアレイ状に配置されて構成されている。抵抗変化素子 10は、下部電極 1と上部電 極 4との間に、高抵抗膜 2とイオン源層 3とが挟まれて構成されている。これら高抵抗 膜 2およびイオン源層 3により記憶層が構成され、この記憶層によって、各メモリセル の抵抗変化素子 10に情報を記録することができる。
[0007] なお、それぞれの抵抗変化素子 10は、半導体基板 11上に形成された MOSトランジ スタ 18の上方に配設されている。この MOSトランジスタ 18は、半導体基板 11内の素 子分離層 12により分離された領域に形成されたソース/ドレイン領域 13と、ゲート電 極 14とからなる。また、ゲート電極 14は、記憶素子の一方のアドレス配線であるヮー ド線を兼ねている。
[0008] MOSトランジスタ 18のソース/ドレイン領域 13の一方と、抵抗変化素子 10の下部 電極 1とが、プラグ層 15、金属配線層 16、およびプラグ層 17を介して電気的に接続 されている。また、 MOSトランジスタ 18のソース/ドレイン領域 13の他方は、プラグ層 15を介して金属配線層 16に接続されている。この金属配線層 16は、記憶素子の他 方のアドレス配線であるビット線に接続される。
[0009] 上記のように構成された抵抗変化素子 10の下部電極 1と上部電極 4との間に極性 の異なる電位を印加することにより、記録層を構成するイオン源層 3のイオン源を高 抵抗層 2へ移動させる。または、そのイオン源を、高抵抗層 2から上部電極 4へ移動さ せる。これにより、抵抗変化素子 10の抵抗値が高抵抗状態から低抵抗状態へ、また は、低抵抗状態から高抵抗状態へと遷移して情報を記録することができる。
[0010] また、上部電極と下部電極とで挟まれた可変抵抗材料が、多結晶構造を有する第 1の電気パルス変動抵抗層と、ナノ結晶またはアモルファス構造のいずれかを有する 第 2の電気ノ レス変動抵抗層とで構成された記憶素子 (相変化型メモリ）も知られて いる。この可変抵抗材料を構成する抵抗層は、印加する電気パルスの電圧およびパ ノレス幅に対応して抵抗値を変化させることによって調整された上で抵抗変化素子とし て動作することになる（例えば、特許文献 2を参照。）。
[0011] ところで、特許文献 1および特許文献 2において示された可変抵抗材料とは異なる ものとして、 2元系の遷移金属酸化物を用いた例が報告されている。例えば、特許文 献 3では、可変抵抗材料として NiO、 V O、 ZnO、 Nb O、 TiO、 WO、 CoOが開
2 5 2 5 2 3
示されている。これらの材料は、 2元系であるため、組成制御および成膜が比較的容 易である。その上、半導体製造プロセスとの整合性も比較的良好であるといえる。
[0012] また、特許文献 4においては、各種金属元素により構成された p型酸化物半導体材 料が急激な金属 絶縁体転移を伴うことによって得られる様々な可変抵抗材料が記 載され、特に Ga、 As、 VOなどが具体的な実施例として開示されている。さらに、特
2
許文献 5においては、抵抗状態が異なる絶縁体として酸化チタンおよび酸化タンタル として Ta Oを実施例とした可変抵抗材料が記載されている。
2 5
特許文献 1 :特開 2006— 40946号公報
特許文献 2：特開 2004— 349689号公幸
特許文献 3：特開 2004— 363604号公報
特許文献 4 :特開 2006— 32898号公報
特許文献 5：特開平 7— 263647号公報
非特許文献 l : LG.Beak Et Α1·， Tech. Digest IEDM 204,587頁
非特許文献 2 Japanese Journal of Applied Physics Vol45， NOl l, 2006， pp.L3 10- L312, 図 2
発明の開示
発明が解決しょうとする課題
[0013] しかしながら、上述したような従来の可変抵抗材料に用いられる遷移金属酸化物は
、以下のような問題がある。
[0014] まず、 NiOなどの遷移金属酸化物を用いた場合、可変抵抗材料を低抵抗状態から 高抵抗状態へ変化させるためには、 sオーダーの長ノ レスが必要になるため、高 速化を図ることが困難であるという問題がある。
[0015] また、 TiOを遷移金属酸化物として用いた場合、 TiNを 400°C酸素雰囲気で酸化
2
処理して、 TiO /TiN膜構造にする必要があり、比較的高いプロセス温度を要する
2
という問題がある。
[0016] さらに、 Ta Oを遷移金属酸化物として用いた場合では、高抵抗状態から低抵抗
2 5
状態への 1回動作のみに利用可能なアンチヒューズとして機能し、書き換えができな いという問題がある。
[0017] 本発明は、このような事情に鑑みてなされたものであり、その目的は、動作の高速 化を図ることができ、可逆的に安定した書き換え特性と、良好な抵抗値のリテンション 特性を有し、半導体製造プロセスと親和性の高!/、不揮発性記憶素子およびその製 造方法、並びにその不揮発性記憶素子を備える不揮発性記憶装置および不揮発性 半導体装置を提供することにある。
課題を解決するための手段
[0018] 上記課題を解決するために、本発明の不揮発性記憶素子は、第 1電極と、第 2電極 と、前記第 1電極と前記第 2電極との間に介在させ、前記第 1電極および前記第 2電 極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と を備え、前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物 を TaOと表した場合に、 0<x< 2. 5を満足するように構成されている。
[0019] また、前記抵抗変化層を構成するタンタル酸化物層は、 Ta Oよりも酸素が少ない
2 5
組成を有し、かつ絶縁体でない。なお、本発明における絶縁体の定義は、一般的な 絶縁体の定義に従う。即ち、抵抗率が 108 Ω πι以上の材料を絶縁体と定義する（出 展:『集積回路のための半導体工学』工業調査会（1992年)宇佐見晶、兼房慎二、 前川隆雄、友景肇、井上森雄)。
[0020] 前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0< χ≤1. 9を満足するように構成されていることが好ましい。
[0021] 前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0. 5≤x≤l . 9を満足するように構成されていることがより好ましい。
[0022] 前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0. 8≤x≤l . 9を満足するように構成されていることがさらに好まし い。
[0023] 前記抵抗変化層は、前記第 1電極および前記第 2電極間に与えられる両極性の電 気的信号により可逆的に抵抗値が変化してもよい。
前記第 1電極及び前記第 2電極の少なくとも一方が、 Pt，Ir, Cu, Au, Ag, TiN, 及び TiAINの少なくとも一種以上から構成されていることが好ましい。 また、本発明の不揮発性記憶装置は、半導体基板と、前記半導体基板の上に互い 平行に形成された複数の第 1の電極配線と、前記複数の第 1の電極配線の上方に前 記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第 1の 電極配線に立体交差するように形成された複数の第 2の電極配線と、前記複数の第 1の電極配線と前記複数の第 2の電極配線との立体交差点に対応して設けられた不 揮発性記憶素子とを備えるメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第 1の電極配線と前記第 2電極配線と の間に介在させ、前記第 1電極配線および前記第 2電極配線間に与えられる電気的 信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0<x< 2. 5を満足するように構成されている。
[0024] 前記不揮発性記憶素子のそれぞれは、前記第 1の電極配線と接続された第 1電極 と、前記第 2の電極配線と接続された第 2電極と、前記第 1電極と前記第 2電極との間 に介在させられた前記抵抗変化層とを備え、前記抵抗変化層は、前記第 1の電極配 線および前記第 2の電極配線に与えられ、ひいては前記第 1電極および前記第 2電 極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化してもよい。
[0025] 前記不揮発性記憶素子のそれぞれは、前記第 1電極と前記第 2電極との間に電流 抑制素子を備えており、当該電流抑制素子は、前記抵抗変化層と電気的に接続さ れるように構成することカでさる。
[0026] 不揮発性記憶装置は、前記メモリアレイが複数積層されてなる多層化メモリアレイを 備えていてもよい。
[0027] また、本発明の不揮発性記憶装置は、半導体基板と、前記半導体基板上に形成さ れた、互いに交差するように配列された複数のワード線および複数のビット線、前記 複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のト ランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不 揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第 1電極と、第 2電極と、前記第 1電極と前 記第 2電極との間に介在させ、前記ビット線と前記ワード線との間に与えられ、ひいて は、対応して設けられている前記トランジスタを介して前記第 1電極および前記第 2電 極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と を備え、
前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を Ta〇x と表した場合に、 0 < x< 2. 5を満足するように構成されている。
[0028] また、本発明の不揮発性記憶装置は、半導体基板と、前記半導体基板上に形成さ れた、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶 素子とを備え、
前記不揮発性記憶素子は、第 1電極と、第 2電極と、前記第 1電極と前記第 2電極と の間に介在させ、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化 層とを備え、
前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0 < x< 2. 5を満足するように構成されている。
[0029] また、本発明の不揮発性半導体装置は、請求項 12に記載の不揮発性半導体装置 と、請求項 7, 8,および 11のいずれかに記載の不揮発性記憶装置とを備える。
[0030] また、本発明の不揮発性記憶素子の製造方法は、第 1電極と、第 2電極と、前記第 1 電極と前記第 2電極との間に介在させ、前記第 1電極および前記第 2電極間に与え られる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前 記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaOと表 した場合に、 0 < x< 2. 5を満足するように構成されている不揮発性記憶素子の製造 方法であって、前記タンタル酸化物をスパッタ法により形成する。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好 適な実施態様の詳細な説明から明らかにされる。
発明の効果
[0031] 本発明によれば、高速動作が可能で、し力、も可逆的に安定した書き換え特性と、良 好な抵抗値のリテンション特性を有し、半導体製造プロセスと親和性の高!/、不揮発 性記憶素子およびその製造方法、並びにその不揮発性記憶素子を備える不揮発性 半導体装置等が得られる。 図面の簡単な説明
[図 1]本発明の第 1の実施の形態に係る不揮発性記憶素子の一構成例を示した断面 図である。
[図 2]基板温度を 30°Cとし、 O流量比を 0. 5%とした場合に得られた、膜厚が 40nm
2
のタンタル酸化物からなる可変抵抗層の XRD (X線回折）チャートである。
[図 3]情報を書き込む場合における本発明の第 1の実施の形態に係る不揮発性記憶 素子の動作例を示す図である。
[図 4]情報を読み出す場合における本発明の第 1の実施の形態に係る不揮発性記憶 素子の動作例を示す図である。
[図 5]本発明の第 1の実施の形態に係る不揮発性記憶素子が備える可変抵抗層の 抵抗値とパルス印加回数との関係を示す図であって、（a)は、可変抵抗層の膜厚が 2 5nmの場合の抵抗値とパルス印加回数との関係を示す図であり、（b)は、可変抵抗 層の膜厚が 220nmの場合であって、電極間に電気的ノ ルスを連続的に印加したと きの可変抵抗層の抵抗値と電気的ノ ルスの印加回数との関係を示す図である。
[図 6]不揮発性記憶素子の電気的な特性を示す図であって、（a)は、本発明の第 1の 実施の形態に係る不揮発性記憶素子の電流 電圧特性を示す図、（b)および (c) は、比較例 1および比較例 2に係る不揮発性記憶素子の電流 電圧特性をそれぞ れ示す図である。
[図 7]ォージェ分析の結果を示す図であって、（a)は、上述したように抵抗変化現象を 示す、本発明の第 1の実施の形態に係る不揮発性記憶素子が備える可変抵抗層と しての試料の深さ方向のォージェ分析の結果を示す図、（b)は、上述したように抵抗 変化現象を示さない金属 Ta試料の深さ方向のォージェ分析の結果を示す図である
[図 8]本発明の第 1の実施の形態に係る不揮発性記憶素子が備える可変抵抗層に おける酸素含有率と成膜ガスの O流量比との関係を示す図である。
2
[図 9]本発明の第 1の実施の形態に係る不揮発性記憶素子が備える可変抵抗層に おける O流量比と抵抗率との関係を示す図である。
2
[図 10]本発明の第 1の実施の形態に係る不揮発性記憶素子が備える可変抵抗層に おける酸素含有率と抵抗率との関係を示す図である。
[図 11]本発明の第 1の実施の形態に係る不揮発性記憶素子が備える可変抵抗層に おける酸素含有率と抵抗変化特性との関係を示す図である。
園 12]本発明の第 1の実施の形態に係る不揮発性記憶素子の電極面積と初期抵抗 値との関係を示す図である。
園 13]本発明の第 1の実施の形態に係る不揮発性記憶素子が動作する場合に、電 極間に印加される電気的ノ ルスの幅と可変抵抗層の抵抗値との関係を示す図であ 園 14]本発明の第 1の実施の形態に係る不揮発性記憶素子において、第 1電極層が Ptからなり、第 2電極層力 Sirからなる場合のノ ルス印加による抵抗変化特性を示す図 である。
園 15]本発明の第 1の実施の形態に係る不揮発性記憶素子において、第 1電極層が Ptからなり、第 2電極層が Cuからなる場合のノ ルス印加による抵抗変化特性を示す 図である。
園 16]本発明の第 1の実施の形態に係る不揮発性記憶素子において、第 1電極層が Ptからなり、第 2電極層が Auからなる場合のノ ルス印加による抵抗変化特性を示す 図である。
園 17]本発明の第 1の実施の形態に係る不揮発性記憶素子において、第 1電極層が Ptからなり、第 2電極層が Agからなる場合のノ ルス印加による抵抗変化特性を示す 図である。
園 18]本発明の第 1の実施の形態に係る不揮発性記憶素子において、第 1電極層が Ptからなり、第 2電極層が TiNからなる場合のノ ルス印加による抵抗変化特性を示す 図である。
園 19]本発明の第 1の実施の形態に係る不揮発性記憶素子の変形例の構成を示す 断面図である。
園 20]本発明の第 2の実施の形態に係る不揮発性記憶装置の構成を示すブロック図 である。
園 21]図 20における A部の構成 (4ビット分の構成）を示す斜視図である。 [図 22]本発明の第 2の実施の形態に係る不揮発性記憶装置が備える不揮発性記憶 素子の構成を示す断面図である。
[図 23]本発明の第 2の実施の形態に係る不揮発性記憶装置が備える不揮発性記憶 素子の変形例の構成を示す断面図である。
[図 24]本発明の多層化構造の不揮発性記憶装置が備えるメモリアレイの構成を示す 斜視図である。
[図 25]本発明の第 2の実施の形態に係る不揮発性記憶装置の動作例を示すタイミン グチャートである。
[図 26]本発明の第 3の実施の形態に係る不揮発性記憶装置の構成を示すブロック図 である。
[図 27]図 26における C部の構成（2ビット分の構成）を示す断面図である。
[図 28]本発明の第 3の実施の形態に係る不揮発性記憶装置の動作例を示すタイミン グチャートである。
[図 29]本発明の第 4の実施の形態に係る不揮発性半導体装置の構成を示すブロック 図である。
[図 30]本発明の第 4の実施の形態に係る不揮発性半導体装置が備える救済アドレス 格納レジスタの構成を示すブロック図である。
[図 31]本発明の第 4の実施の形態に係る不揮発性半導体装置が備える救済アドレス 格納レジスタの構成を示す断面図である。
[図 32]本発明の第 4の実施の形態に係る不揮発性半導体装置の製造プロセスの主 要な流れを示すフローチャートである。
[図 33]従来の記憶素子の構成を示す断面図である。
符号の説明
100 不揮発性記憶素子
101 基板
102 酸化物層
103 第 1電極層
104 可変抵抗層 105 第 2電極層
200 不揮発性記憶装置
201 メモリ本体部
202 メモリアレイ
203 行選択回路/ドライ
204 列選択回路/ドライ
205 書き込み回路
206 センスアンプ
207 データ入出力回路
208 アドレス入力回路
209 制御回路
210 不揮発性記憶素子
211 上部配線
212 下部配線
213 上部電極
214 可変抵抗層
215 内部電極
216 電流抑制素子
217 下部電極
218 ォーミック抵抗層
219 第 2の可変抵抗層
300 不揮発性記憶装置
301 メモリ本体部
02 メモリアレイ
303 行選択回路/ドライバ 304 列選択回路
305 書き込み回路 306 センスアンプ 307 データ入出力回路
308 セルプレート電源
309 アドレス入力回路
310 制御回路
313 不揮発性記憶素子
314 上部電極
315 可変抵抗層
316 下部電極
400 不揮発性半導体装置
401 半導体基板
402 CPU
403 入出力回路
404 論理回路
405 アナログ回路
406 BIST回路
407 SRAM
408 救済アドレス格納レジスタ
409 不揮発性記憶素子
410 書き込み回路
411 読み出し回路
412 ラッチ回路
BLO, BL1, ··· ヒ、、ッ卜泉
Mil, M12, ··· メモリセノレ
Til, T12, ··· トランジスタ
WLO, WL1, ··· ワード線
発明を実施するための最良の形態
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中同 たは相当部分には同一の符号を付しその説明は省略する場合がある。 [0035] (第 1の実施の形態）
[不揮発性記憶素子の構成]
図 1は、本発明の第 1の実施の形態に係る不揮発性記憶素子の一構成例を示した 断面図である。
[0036] 図 1に示すように、不揮発性記憶素子 100は、基板 101と、その基板 101上に形成 された酸化物層 102と、その酸化物層 102に形成された第 1電極層 103と、第 2電極 層 105と、第 1電極層 103および第 2電極層 105に挟まれた可変抵抗層 104とを備 えている。
[0037] この不揮発性記憶素子 100を駆動する場合、外部の電源によって所定の条件を満 たす電圧（電気信号)を第 1電極層 103と第 2電極層 105との間に印加する。電圧印 加の方向（電圧の極性）に従い、不揮発性記憶素子 100の可変抵抗層 104の抵抗 値力 増加または減少する。例えば、所定の閾値電圧よりも大きなノ ルス電圧が印加 された場合、可変抵抗層 104の抵抗値が増加または減少する一方で、その閾値電 圧よりも小さなノ レス電圧が印加された場合、可変抵抗層 104の抵抗値は変化しな い。
[0038] 第 1電極層 103および第 2電極層 105の材料としては、例えば、 Pt (白金）、 Ir (イリ ジゥム）、 Cu (銅）、 Au (金）、 Ag (銀）、 TiN (窒化チタン）および TiAIN (窒化チタン アルミニウム）などを用いることができる。
[0039] 可変抵抗層 104は、タンタル酸化物で構成されている。ここで、このタンタル酸化物 は、 TaOと表した場合に 0< x< 2. 5を満足するものである。 Xがこの範囲内にある 理由については後述する。
[0040] なお、基板 101としては、シリコン単結晶基板または半導体基板を用いることができ る力 これらに限定されるわけではない。可変抵抗層 104は比較的低い基板温度で 形成することが可能であるため、樹脂材料などの上に可変抵抗層 104を形成すること ができる。
[0041] [不揮発性記憶素子の製造方法]
次に、本実施の形態の不揮発性記憶素子 100の製造方法について説明する。
[0042] まず、単結晶シリコンである基板 101上に、厚さ 200nmの酸化物層（SiO力もなる 絶縁層） 102を熱酸化法により形成する。そして、第 1電極層 103としての厚さ 100η mの Pt薄膜を、 RFマグネトロンスパッタ法により酸化物層 102上に形成する。ここで、 成膜の際の真空度は 1 . 0Pa、 RFパワーは 250W、 Ar流量は 10sccm、成膜時間は 20分とした。
[0043] 次に、第 1電極層 103上に、可変抵抗層 104としてのタンタル酸化物膜を形成する 。この成膜には、 Taターゲットを用いた反応性 RFスパッタ法を用いた。このときの成 膜条件を表 1に示す。
[0044] [表 1]
Figure imgf000014_0001
最後に、可変抵抗層 104上に、第 2電極層 105としての厚さ 1 50nmの Pt薄膜を R Fスパッタ法により形成する。この場合の成膜条件は、第 1電極層 103を形成する場 合と同様である。
[0045] 図 2は、基板温度を 30°Cとし、 O流量比（スパッタガス中の Oの流量比率）を 0. 5
2 2
%とした場合に得られた、膜厚が 40nmのタンタル酸化物からなる可変抵抗層の XR D (X線回折）チャートである。図 2に示すように、金属 Taのピークを確認することがで きないため、タンタル酸化物が得られたと推定される。また、 2 Θ力 ¾0〜40deg.にお V、て幅広!/、ピークを確認することができることから、アモルファス状態であると考えるこ と力 Sできる。なお、 2 Θが 56deg.のピークは、シリコン基板に起因するものである。
[0046] なお、可変抵抗層 104の形成において、タンタル酸化物をターゲットとすることによ つて、 Oなどの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。
2
[0047] [不揮発性記憶素子の動作例]
次に、本実施の形態の不揮発性記憶素子 100のメモリとしての動作例、すなわち 情報の書き込み/読み出しをする場合の動作例を、図面を参照して説明する。
[0048] 図 3は、情報を書き込む場合における本発明の第 1の実施の形態に係る不揮発性 記憶素子の動作例を示す図である。
[0049] 第 1電極層 103と第 2電極層 105との間 (以下、電極間という場合がある)にパルス幅 力 SlOOnsecの極性が異なる 2種類の電気的ノ ルスを交互に印加すると、可変抵抗層 104の抵抗値が図 3に示すように変化する。すなわち、負電圧パルス（電圧 El、パル ス幅 lOOnsec)を電極間に印加した場合、可変抵抗層 104の抵抗値が、高抵抗値 R b (850 Ω )から低抵抗値 Ra (150 Ω )へ減少する。他方、正電圧パルス（電圧 E2、パ ルス幅 lOOnsec)を電極間に印加した場合、可変抵抗層 104の抵抗値が、低抵抗値 Raから高抵抗値 Rbへ増加する。なお、ここでは、電圧£1をー3. 5Vとし、電圧 E2を + 2. 5Vとしている。
[0050] この図 3に示す例では、高抵抗直 Rbを情報「0」に、低抵抗直 Raを情報「1」にそれ ぞれ割り当てている。そのため、可変抵抗層 104の抵抗値が高抵抗値 Rbになるよう に正電圧ノ ルスを電極間に印加することによって情報「0」が書き込まれることになり、 また、低抵抗ィ直 Raになるように負電圧ノ ルスを電極間に印加することによって情報「 1」が書き込まれることになる。
[0051] 図 4は、情報を読み出す場合における本発明の第 1の実施の形態に係る不揮発性 記憶素子の動作例を示す図である。
[0052] 情報の読み出しを行う場合、可変抵抗層 104の抵抗値を変化させるときに印加す る電気的パルスよりも振幅の小さい読み出し用電圧 E3 ( I E3 I < I El I 、 I E3 I < I E2 I )を電極間に印加する。その結果、可変抵抗層 104の抵抗値に対応した 電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読 み出しが可能となる。
[0053] 図 4に示す例では、出力電流値 laが抵抗値 Raに、出力電流値 lbが抵抗値 Rbにそ れぞれ対応しているので、出力電流値 laが検出された場合は情報「1」が、出力電流 値 lbが検出された場合は情報「0」がそれぞれ読み出されることになる。
[0054] 以上のように、第 1電極層 103と第 2電極層 105とに挟まれた領域において、可変 抵抗層 104が記憶部として機能することにより、不揮発性記憶素子 100がメモリとして 動作することになる。
[0055] [不揮発性記憶素子の抵抗変化特性]
次に、本実施の形態の不揮発性記憶素子 100に対して電気的ノ ルスを印加した 場合の抵抗変化特性について説明する。
[0056] 図 5 (a)は、本発明の第 1の実施の形態に係る不揮発性記憶素子が備える可変抵 抗層 104の抵抗値とパルス印加回数との関係を示す図である。この図 5には、第 1電 極層 103と第 2電極層 105との間にパルス幅が lOOnsecの極性が異なる 2種類の電 気的ノ^レスを交互に印加した結果が示されている。
[0057] このように 2種類の電気的ノ ルスを交互に電極間に印加した結果、図 5 (a)に示す ように、可変抵抗層 104の抵抗値は可逆的に変化した。具体的には、負電圧パルス（ 電圧— 3. 5V、パルス幅 lOOnsec)を電極間に印加した場合、可変抵抗層 104の抵 抗値が減少して 150 Ω (低抵抗値）となり、正電圧パルス（電圧 + 2. 5V、パルス幅 1 OOnsec)を電極間に印加した場合、可変抵抗層 104の抵抗値が増加して 850 Ω (高 抵抗値）となった。また、このような抵抗変化は、ノ レスを 20000回連続して印加して も安定して続いた。
[0058] 以上のことから、可変抵抗層 104を用いることによって、低電圧で安定した可逆的 な書き換え特性を有した抵抗変化型の不揮発性記憶素子が実現可能であることを確 言忍すること力 Sでさる。
[0059] この図 5 (a)に示す結果は、可変抵抗層 104の膜厚が 25nmで、直径 2 mの円形 ノ ターンのものである。以下の説明において、特に断りがない場合、可変抵抗層 104 のサイズはこのとおりである。
[0060] なお、図 5 (b)には、可変抵抗層の膜厚が 220nmの場合であって、電極間に電気 的ノ ルスを連続的に印加したときの可変抵抗層の抵抗値と電気的ノ ルスの印加回 数との関係が示されている。この図 5 (b)に示す結果からも、本実施の形態に係る不 揮発性記憶素子が lOOnsecの電気的ノ ルスで動作することがわかる。これらの結果 から、膜厚に対し広い抵抗変化領域を有していることがわかる。そのため、本実施の 形態に係る不揮発性記憶素子における可変抵抗層を形成する場合、その膜厚の調 整を行うことによって、他の回路領域などを形成する半導体プロセスとのマッチングを 容易にとること力 Sできる。
[0061] [不揮発性記憶素子の電流 電圧特性]
次に、本実施の形態の不揮発性記憶素子 100における電流 電圧特性について
、比較例と対比しながら説明する。
[0062] 図 6 (a)は、本発明の第 1の実施の形態に係る不揮発性記憶素子の電流 電圧特 性を示す図であり、図 6 (b)および (c)は、比較例 1および比較例 2に係る素子の電流 電圧特性をそれぞれ示す図である。
[0063] ここで、比較例 1は、金属 Taが第 1電極層と第 2電極層とに挟まれた構造の素子で あり、比較例 2は、酸化が進行した Ta Oが第 1電極層と第 2電極層とに挟まれた構
2 5
造の素子である。
[0064] 図 6 (a)に示すように、本実施の形態の不揮発性記憶素子 100の場合、電流ー電 圧特性にヒステリシス特性が見られる。これに対し、図 6 (b)および（C)に示すように、 比較例 1および比較例 2に係る素子の場合、電流 電圧特性にヒステリシス特性は 見られない。
[0065] 以上のことより、可変抵抗層 104を用いることによって、本実施の形態の不揮発性 記憶素子 100が抵抗変化型の不揮発性記憶素子として機能することを確認すること ができる。
[0066] なお、実際に、比較例 1および比較例 2に対して電気的ノ ルスを印加しても、抵抗 変化現象は認められなかった。したがって、これら比較例 1および比較例 2を、可逆 的な書き換え特性を有する抵抗変化型の不揮発性記憶素子として用いることはでき ない。
[0067] [可変抵抗層の組成]
次に、タンタル酸化物で構成される可変抵抗層 104の組成について説明する。
[0068] 図 7 (a)は、上述したように抵抗変化現象を示す、本発明の第 1の実施の形態に係 る不揮発性記憶素子が備える可変抵抗層としての試料の深さ方向のォージェ分析 の結果を示す図であり、図 7 (b)は、上述したように抵抗変化現象を示さない金属 Ta 試料の深さ方向のォージェ分析の結果を示す図である。
[0069] なお、この金属 Ta試料は、上述した比較例 1におけるものと同一であり、その厚み は 20nmである。この金属 Ta試料上に、厚み 50nmの Pt上部電極を形成している。
[0070] 図 7 (a)と図 7 (b)とを比較すると明らかなように、抵抗変化現象を示す試料の方の み、タンタルが酸化されていることが理解できる。ここでの本発明の第 1の実施の形態 に係る不揮発性記憶素子が備える可変抵抗層としての試料における Taと Oとの原子 比を分析すると、 O/Ta = 0. 5/1であった。
さらに、より正確な組成分析を RBS (ラザフォード後方散乱）法により行った。その結 果、ォージヱ分析で「O/Ta = 0. 5/1」原子比の試料の組成は、〇/Ta = l . 4/ 1であった。なお、 RBS法による組成分析は、膜全体の平均的な組成である。このよう に、ォージェ分析結果と RBS分析結果が異なることは、文献でも報告されている（例 えば、 Journal of Vacuum Science A, Volume21，No3ズ 2003)P616-622， Pei-Chuen Jia ng and J.S.Chen) 0上記文献においては、ォージェ分析では、材料ごとに感度係数を 補正する必要があり、一般的に RBS分析の方がォージェ分析よりも信頼性があること が述べられている。
この RBS分析の結果は、図 7 (a)のォージェ分析の結果ではタンタル酸化物の膜厚 方向中央部分の組成に相当する。図 7 (a)から、タンタル酸化物層の両界面（Pt層と の界面）近傍では、酸素含有率が増加していることが読みとれる。従って、界面部分 の酸素含有率は RBS法により分析された組成よりも高い可能性がある。
図 8は、スパッタガス中の O流量比と RBS法で分析した可変抵抗層である酸化タン
2
タル層の酸素含有率との関係を示す図である。 O流量比が 7%以上の条件では酸
2
素含有率が飽和する傾向が見られる力 o流量比により酸化タンタル層の組成を連
2
続的に制御できることがわかる。つまり、タンタル酸化物層を反応性 RFスパッタ法に より形成する際に、スパッタガス中の O流量比を制御することにより、タンタル酸化物
2
層の酸素含有率をタンタル酸化物層の厚み方向において所望の一定値に制御する こと力 sでさる。
以上に説明した本実施の形態の不揮発性記憶素子における抵抗変化特性、電流 電圧特性、および可変抵抗層の組成によれば、良好な抵抗変化現象を示すため に、タンタルがある範囲で酸化されて!/、ることが重要であると考えられる。
[0071] [O流量比と抵抗率との関係] 次に、本実施の形態の不揮発性記憶素子 100の可変抵抗層 104の製造工程にお ける O流量比と抵抗率との関係について説明する。
2
[0072] 図 9は、本発明の第 1の実施の形態に係る不揮発性記憶素子が備える可変抵抗層 におけるの流量比と抵抗率との関係を示す図である。図 10は、本発明の第 1の実施
2
の形態に係る不揮発性記憶素子が備える可変抵抗層の酸素含有率と可変抵抗層の 抵抗率との関係を示す図である。なお、ここで示す抵抗率は、基板 (窒化膜を形成し たシリコンウエノ、）上に可変抵抗層のみを直接形成した試料を 4端子法により測定す るシート抵抗値に基づいて算出したものである。
[0073] 図 9に示すように、 O流量比の値によって、可変抵抗層 104の抵抗率は連続的に
2
変化している。より、詳しく説明すると、上述のように、 O流量比の値によってタンタル
2
酸化物層（可変抵抗層 104)の酸素含有率は連続的に変化する。そして、図 10に示 すように、酸素含有率によって、可変抵抗層 104の抵抗率は連続的に変化する。し たがって、可変抵抗層 104の酸素含有率により、可変抵抗層 104の抵抗率を連続的 に制御すること力 Sできる。このこと力 、可変抵抗層 104において良好な抵抗変化現 象を得るためには、可変抵抗層 104の酸素含有率が適切な範囲にあることが必要と 考えられる。
[0074] 本発明者等は、図 10に示す各酸素含有率を有する試料の抵抗率を測定し、その 測定データの回帰曲線を求めた。図 10には、この測定データ（黒三角印で示す）とこ の回帰曲線とを示す。また、本発明者等は、この各酸素含有率を有する試料に電気 ノ ルスを印加して抵抗変化特性が発現することを確認した。上記回帰曲線によれば 、可変抵抗層を TaOと表記した場合の Xの範囲が 0 < x< 2. 5の範囲で可変抵抗層 が導体となり（導体として定義される抵抗率を有するものとなり）、各試料について確 認したような抵抗変化現象を発現すると推認される。
[0075] 図 11は、可変抵抗層の酸素含有率が 45〜65atm%の組成範囲における抵抗変 化特性を説明する図であって、（a)は酸素含有率と抵抗率との関係を示す図、（b)は 酸素含有率が 45atm%の場合におけるパルス印加回数と抵抗値との関係を示す図 、（c)は酸素含有率が 65atm%の場合におけるパルス印加回数と抵抗値との関係を 示す図である。 上述の抵抗変化特性の測定によれば、図 11 (a)に示す α点（酸素含有率 45atm% )から β点（酸素含有率 65atm%)の酸素含有率の範囲においては、高抵抗値が低 抵抗値の 5倍以上と良好であった。 a点（酸素含有率 45atm%)および 0点（酸素含 有率 65atm%)の酸素含有率を有する試料についてのパルス印加回数に対する抵 抗変化特性を、それぞれ、図 11 (b)および図 11 (c)に示す。図 11 (b)および図 11 (c )によれば、 a点および /3点の酸素含有率においては、共に、高抵抗値が低抵抗値 の 5倍以上と良好であることが判る。この測定結果から、可変抵抗層を TaOと表記し た場合の Xの範囲が 0 < χ≤1. 9の範囲において、良好な抵抗変化現象が推認され る。また、 α点（酸素含有率 45atm%)から β点（酸素含有率 65atm%)に渡る酸素 含有率の範囲においては、高抵抗値が低抵抗値の 5倍以上と良好であることから、こ の組成範囲は、記憶素子として安定した動作を実現できるより適切な組成範囲と考え られる。従って、酸素含有率が 45〜65atm%の組成範囲、即ち可変抵抗層を TaO と表記した場合における Xの範囲が 0· 8≤x≤l . 9の範囲がより適切な可変抵抗層 の範囲である（酸素含有率 = 45atm%力 Sx= 0. 8に、酸素含有率 = 65atm%が x = 1. 9にそれぞれ対応）。なお、 RBS法による組成分析では、酸素含有量の分析値は ± 5atm%程度の精度である。従って、前記 Xの組成範囲もこの精度に起因する測定 誤差を含んでおり、実際には、酸素含有率が 40〜70atm%の組成範囲までこの適 切な組成範囲である可能性がある。この組成範囲以外でも抵抗変化現象は確認され 又は推認される力 S、この組成範囲内に比べると抵抗率が小さくなり又は大きくなること から高抵抗値が低抵抗値の 5倍未満になると考えられ、記憶素子として動作の安定 性にやや欠けると考えられる。
[スケ一ラビリティー]
図 12に、電極面積と素子の初期抵抗値の関係を、一例として抵抗率が 6m Ω cmの 可変抵抗層の場合について示す。図 12から素子面積の減少にともなって抵抗値が 増加することがわかる。素子の初期抵抗値が図示される 100〜； 1000 Ωの範囲で、抵 抗変化現象が確認された。抵抗率が同じ可変抵抗膜を使用した場合、素子面積を 小さくすると初期抵抗値が高くなり良好な抵抗変化現象が認められない。一方、素子 面積が大きい場合には、初期抵抗値が低くなり素子に十分な電圧を印加することが 難しくなる。以上のように、素子の初期抵抗値には、適切な範囲があると考えられる。 図 11の /3点よりも酸素含有率が高い組成では、適切な初期抵抗値を得るためには 素子面積を拡大する必要がある。しかし、記憶素子の面積を拡大させることはコスト 面および電圧印加の点で課題がある。従って、現実的には可変抵抗層の酸素含有 率には上限が設けられる。
一方、図 11の α点よりも酸素含有率が低い組成では、素子面積が微細化した場合 には、素子の初期抵抗値が適切な範囲に含まれると予想される。将来、記憶素子サ ィズは電極面積 0. 002 m2まで微細化されることが予想される。電極面積 0. 002 πχ2素子の初期抵抗値は、図 12の実験値 (実測値)から 3 Χ 104 Ωと推定される。こ の値は、適切な初期抵抗値の上限値よりも 30倍程度高い。従って、適切な初期抵抗 値を得るためには、抵抗率を現状の 6m Ω cmよりも 1/30程度低下させた 0. 2m Q c m程度である必要がある。図 10より、この抵抗率をもつ可変抵抗層の酸素含有率は 3 3atm% (図 10の最低酸素含有率の測定点における酸素含有率)程度、即ち、可変 抵抗層を TaOと表記した場合には x = 0. 5である。以上より、将来の本発明の不揮 発性記憶素子の微細化を考慮すると、可変抵抗層を構成する TaOの組成範囲は、 0. 5≤x≤l . 9であることが適切と考えられる。
[印加する電気的ノ^レスの幅と抵抗値との関係]
次に、本実施の形態の不揮発性記憶素子 100において電極間に印加する電気的 ノ ルスの幅と可変抵抗層 104の抵抗値との関係について説明する。
[0076] 図 13は、本発明の第 1の実施の形態に係る不揮発性記憶素子が動作する場合に 、電極間に印加される電気的ノ^レスの幅と可変抵抗層の抵抗値との関係を示す図 である。なお、図 9において、 RHは高抵抗値を、 RLは低抵抗値をそれぞれ示してい る。また、この RHおよび RLは、各パルス幅の電気的パルスを 100回印加した場合に おける可変抵抗層 104の抵抗値の平均値である。
[0077] 図 13に示すように、印加する電気的パルスの幅が 20nsecのような高速パルスの場 合であっても、抵抗変化現象を確認することができる。また、 RHの値は、 20nsecから 300nsecの間でほぼ一定である。他方、 RLの値は、パルス幅が 20nsecの場合に高 くなる傾向が見られる。 [インプリント特性]
電極間に同極性の電気的ノ ルスを連続して印加した場合における本実施の形態の 不揮発性記憶素子 100の設定された抵抗値のインプリント性は良好である。例えば、 不揮発性記憶素子 100の電極間に負の電気的ノ レスを連続して 20回印加すること によって低抵抗状態を連続的に発生させた後において、正負の電気的パルスを交 互に連続して印加した場合であっても、安定して高抵抗状態または低抵抗状態を繰 り返している。また、正の電気的ノ ルスを連続して 20回印加することによって高抵抗 状態を連続的に発生させた後において、正負の電気的ノ ルスを交互に連続して印 加した場合も、同様にして高抵抗状態または低抵抗状態を安定的に繰り返して!/、る 。以上の結果から、本実施の形態の不揮発性記憶素子 100は、いわゆるインプリント 耐性が高ぐしたがって安定した動作をすることが期待できる。
[不揮発性記憶素子のリテンション特性]
本発明の第 1の実施の形態に係る不揮発性記憶素子において高温環境下で抵抗 値の変化を測定した。低抵抗状態に設定した場合は初期の抵抗値と比較して殆ど変 化が認められないのに対し、高抵抗に設定した場合は変化が見られた。従って、本 発明の第 1の実施の形態に係る不揮発性記憶素子のリテンション特性は、高抵抗値 側の変化で律速されて!/、ると考えられる。初期状態における高抵抗値と低抵抗値の 1/2の抵抗値を基準に、これに到達する時間からリテンション時間を推定すると、本 実施の形態の不揮発性記憶素子は、 180°Cの高温で保持した場合にリテンション時 間は 100時間以上であり、非常に高いリテンション特性を有していると考えられる。
[電極材料]
本発明の第 1の実施の形態に係る不揮発性記憶素子においては、第 1電極層ある いは第 2電極層として、 Ptの他に Ir, Cu, Au, Ag, TiN, TiAINを好適に用いること 力できる。第 1電極層が Ptからなり、第 2電極層が Irからなる場合のノ ルス印加による 抵抗変化特性を図 14に示す。第 1電極層が Ptからなり、第 2電極層が Cuからなる場 合のノ ルス印加による抵抗変化特性を図 15に示す。第 1電極層が Ptからなり、第 2 電極層が Auからなる場合のノ ルス印加による抵抗変化特性を図 16に示す。第 1電 極層が Ptからなり、第 2電極層が Agからなる場合のノ ルス印加による抵抗変化特性 を図 17に示す。第 1電極層が Ptからなり、第 2電極層が TiNからなる場合のノ ルス印 加による抵抗変化特性を図 18に示す。図 14〜図 18において、 Ir, Cu, Au, Ag, Ti Nの各電極材料は、 Ptと同様にして作製した。また、印加パルスは lOOnsecである。 図 14〜図 18から明らかなように、第 1電極層及び第 2電極層がいずれの上記電極材 料の組合せからなる場合にお!/、ても、良好な抵抗変化現象が確認された。
なお、本実施の形態では、図 1に示したとおり、抵抗変化層 104が、下方に設けら れた第 1電極層 103と、上方に設けられた第 2電極層 105とによって挟まれるように構 成されており、し力、も抵抗変化層 104の両端部と第 2電極層 105の両端部とが断面 視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけで はない。
[0078] 図 19 (a)から (c)は、本発明の第 1の実施の形態に係る不揮発性記憶素子の変形 例の構成を示す断面図である。なお、これらの図 19 (a)から（c)においては、基板お よび酸化物層を便宜上省略して!/、る。
[0079] 図 19 (a)に示す変形例では、第 1電極層 103A、可変抵抗層 104A、および第 2電 極層 105Aがこの順に積層されて構成されており、これらの第 1電極層 103A、可変 抵抗層 104A、および第 2電極層 105Aの両端部は断面視で揃っていない。これに 対し、図 19 (b)に示す変形例では、同じく第 1電極層 103B、可変抵抗層 104B、お よび第 2電極層 105Bが積層されて構成されているものの、これらの第 1電極層 103B 、可変抵抗層 104B、および第 2電極層 105Bの両端部が断面視ですべて揃ってい る。本発明の不揮発性記憶素子は、このように構成されていてもよい。
[0080] また、本実施の形態に係る不揮発性記憶素子 100、および上記の 2つの変形例に おいては、いずれも可変抵抗層が上下に配された電極で挟まれるように構成されて いるが、可変抵抗層の両端面に電極を形成することによって、可変抵抗層の主面に 平行な方向に電流を流すような構成であってもよい。すなわち、図 19 (c)に示すよう に、可変抵抗層 104Cの一方の端面に第 1電極 103Cを、他方の端面に第 2電極 10 5Cをそれぞれ形成し、その可変抵抗層 104Cの主面に平行な方向に電流を流すよ うに構成されていてもよい。
[0081] ところで、図示していないが、本実施の形態に係る不揮発性記憶素子は絶縁層（層 間絶縁膜)を備えている。なお、 CVD法などによって弗素ドープの酸化膜を形成し、 これを絶縁層とするようにしてもよい。また、絶縁層を備えない構成であってもよい。
[0082] また、同様にして、図示していないが、本実施の形態に係る不揮発性記憶素子は 配線層を備えている。配線材料としては、例えば、 Al、 W、 Cuなどを用いることができ る。なお、この配線層を備えない構成であってもよい。
[0083] (第 2の実施の形態）
上述した第 1の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性 半導体装置へ適用することが可能である。第 2の実施の形態に係る半導体装置は、 第 1の実施の形態に係る不揮発性記憶素子を備える不揮発性記憶装置であって、ヮ ード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロス ポイント型のものである。
[0084] [第 2の実施の形態に係る半導体装置の構成]
図 20は、本発明の第 2の実施の形態に係る不揮発性記憶装置の構成を示すプロ ック図である。また、図 21は、図 20における A部の構成（4ビット分の構成）を示す斜 視図である。
[0085] 図 20に示すように、本実施の形態に係る不揮発性記憶装置 200は、半導体基板 上に、メモリ本体部 201を備えており、このメモリ本体部 201は、メモリアレイ 202と、 行選択回路/ドライバ 203と、列選択回路/ドライバ 204と、情報の書き込みを行う ための書き込み回路 205と、選択ビット線に流れる電流量を検出し、データ「1」また は「0」と判定するセンスアンプ 206と、端子 DQを介して入出力データの入出力処理 を行うデータ入出力回路 207とを具備している。また、不揮発性記憶装置 200は、外 部から入力されるアドレス信号を受け取るアドレス入力回路 208と、外部から入力さ れるコントロール信号に基づいて、メモリ本体部 201の動作を制御する制御回路 209 とをさらに備えている。
[0086] メモリアレイ 202は、図 20および図 21に示すように、半導体基板の上に互いに平行 に形成された複数のワード線 WLO, WL1 , WL2,…と、これらの複数のワード線 WL 0, WL1 , WL2,…の上方にその半導体基板の主面に平行な面内において互いに 平行に、し力、も複数のワード線 WLO, WL1 , WL2,…に立体交差するように形成さ れた複数のビット線 BLO, BL1, BL2,…とを備えている。
[0087] また、これらの複数のワード線 WLO, WL1, WL2,…と複数のビット線 BLO, BL1,
BL2,…との立体交差点に対応してマトリクス状に設けられた複数のメモリセル Mil
1, M112, M113, M121, M122, M123, M131, M132, M133,…（以下、「メ モリセノレ Mill, M112, ···」と表す）カ設けられている。
[0088] ここで、メモリセル Mill, M112, …は、第 1の実施の形態に係る不揮発性記憶素 子に相当し、タンタル酸化物を含む可変抵抗層を有している。ただし、本実施の形態 において、これらのメモリセノレ Ml 11, Ml 12,…は、後述するように、電流抑制素子 を備えている。
[0089] なお、図 20におけるメモリセノレ Mill, M112,…は、図 21において符号 210で示 されている。
[0090] アドレス入力回路 208は、外部回路（図示せず）からアドレス信号を受け取り、この アドレス信号に基づいて行アドレス信号を行選択回路/ドライバ 203へ出力するとと もに、列アドレス信号を列選択回路/ドライバ 204へ出力する。ここで、アドレス信号 は、複数のメモリセル Mill, M112,…のうちの選択される特定のメモリセルのアド レスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのう ちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアド
[0091] 制御回路 209は、情報の書き込みサイクルにおいては、データ入出力回路 207に 入力された入力データ Dinに応じて、書き込み用電圧の印加を指示する書き込み信 号を書き込み回路 205へ出力する。他方、情報の読み出しサイクルにおいて、制御 回路 209は、読み出し用電圧の印加を指示する読み出し信号を列選択回路/ドライ ノ 204へ出力する。
[0092] 行選択回路/ドライバ 203は、アドレス入力回路 208から出力された行アドレス信 号を受け取り、この行アドレス信号に応じて、複数のワード線 WLO, WL1, WL2, ··· のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する
[0093] また、列選択回路/ドライバ 204は、アドレス入力回路 208から出力された列ァドレ ス信号を受け取り、この列アドレス信号に応じて、複数のビット線 BLO, BL1 , BL2, …のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧また は読み出し用電圧を印加する。
[0094] 書き込み回路 205は、制御回路 209から出力された書き込み信号を受け取った場 合、行選択回路/ドライバ 203に対して選択されたワード線に対する電圧の印加を 指示する信号を出力するとともに、列選択回路/ドライバ 204に対して選択されたビ ット線に対して書き込み用電圧の印加を指示する信号を出力する。
[0095] また、センスアンプ 206は、情報の読み出しサイクルにおいて、読み出し対象となる 選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定する。その結果得 られた出力データ DOは、データ入出力回路 207を介して、外部回路へ出力される。
[0096] [第 2の実施の形態に係る不揮発性記憶装置が備える不揮発性記憶素子の構成] 図 22は、本発明の第 2の実施の形態に係る不揮発性記憶装置が備える不揮発性 記憶素子の構成を示す断面図である。なお、図 22では、図 21の B部における構成 が示されている。
[0097] 図 22に示すように、本実施の形態に係る不揮発性記憶装置が備える不揮発性記 憶素子 210は、銅配線である下部配線 212 (図 21におけるヮード線 WL 1に相当する )と同じく上部配線 211 (図 21におけるビット線 BL1に相当する）との間に介在してお り、下部電極 217と、電流抑制素子 216と、内部電極 215と、可変抵抗層 214と、上 部電極 213とがこの順に積層されて構成されている。
[0098] ここで、内部電極 215、可変抵抗層 214、および上部電極 213は、図 1に示した実 施の形態 1に係る不揮発性記憶素子 100における第 1電極層 103、可変抵抗層 104 、および第 2電極層 105にそれぞれ相当する。したがって、可変抵抗層 214は、第 1 の実施の形態と同様にして形成される。
[0099] 電流抑制素子 216は、 TaNである内部電極 215を介して、可変抵抗層 214と直列 接続されており、電流抑制素子 216と可変抵抗層 214とは電気的に接続されている 。この電流抑制素子 216は、 MIM (Metal— Insulator— Metal ;金属 絶縁体 金属の意味）ダイオード又は MSM (Metal - Semiconductor - Metal；金属 半 導体 金属の意味)ダイオードに代表される素子であり、電圧に対して非線形な電流 特性を示すものである。また、この電流抑制素子 216は、電圧に対して双方向性の 電流特性を有しており、所定の閾値電圧 Vf (—方の電極を基準にして例えば + IV 以上または IV以下）で導通するように構成されて!/、る。
[0100] なお、タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材 料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容 易に組み入れることが可能である。
[0101] [第 2の実施の形態に係る不揮発性記憶装置が備える不揮発性記憶素子の変形 例の構成]
本実施の形態に係る不揮発性記憶装置が備える不揮発性記憶素子の構成は、図 22に示したものに限られるわけではなぐ以下に示すような構成であってもよい。
[0102] 図 23 (a)から (g)は、本発明の第 2の実施の形態に係る不揮発性記憶装置が備え る不揮発性記憶素子の変形例の構成を示す断面図である。
[0103] 図 23 (a)には、図 22に示す構成と異なり、内部電極を備えず、可変抵抗層 214が 電流抑制素子 216の上に形成されて!/、る構成が示されてレ、る。
[0104] 図 23 (b)は、図 22に示す構成と異なり、下部電極、内部電極、および上部電極を 備えず、可変抵抗層 214が電流抑制素子 216の上に形成されている構成が示され ている。また、図 23 (c)には、図 22に示す構成と異なり、下部電極を備えていない構 成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられ
[0105] 図 23 (d)には、図 22に示す構成と異なり、内部電極および電流抑制素子を備えて いない構成が示されており、図 23 (e)には、さらに上部電極および下部電極を備え てレヽなレ、構成が示されてレ、る。
[0106] また、図 23 (f)には、図 22に示す構成と異なり、内部電極を備えず、その代わりに ォーミック抵抗層 218を備える構成が示されており、図 23 (g)には、内部電極の代わ りに第 2の可変抵抗層 219を備える構成が示されている。
[0107] なお、以上に示した変形例において、上部電極を備えていない場合は上部配線 2 11が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場 合は下部配線 212が不揮発性記憶素子の下部電極として機能することになる。 [0108] また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電 流が少なくなる。このような場合、上述したような電流抑制素子を備えない構成とする ことが考えられる。
[0109] 以上のように、本実施の形態に係る不揮発性記憶装置が備える不揮発性記憶素子 については、種々の構成が考えられる。
[0110] [多層化構造の不揮発性記憶装置の構成例]
図 20および図 21に示した本実施の形態に係る不揮発性記憶装置におけるメモリ アレイを、 3次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現 すること力 Sでさる。
[0111] 図 24は、本発明の多層化構造の不揮発性記憶装置が備えるメモリアレイの構成を 示す斜視図である。図 24に示すように、この不揮発性記憶装置は、図示しない半導 体基板の上に互いに平行に形成された複数の下部配線 212と、これらの複数の下 部配線 212の上方にその半導体基板の主面に平行な面内において互いに平行に、 し力、も複数の下部配線 212に立体交差するように形成された複数の上部配線 21 1と 、これらの複数の下部配線 212と複数の上部配線 21 1との立体交差点に対応してマ トリタス状に設けられた複数のメモリセル 210とを備えるメモリアレイ力 S、複数積層され てなる多層化メモリアレイを備えてレ、る。
[0112] なお、図 24に示す例では、配線層が 5層であり、その立体交差点に配される不揮 発性記憶素子が 4層の構成となっているが、必要に応じてこれらの層数を増減しても よいことは勿論である。
[0113] このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メ モリを実現することが可能となる。
[0114] なお、第 1の実施の形態において説明したように、本発明における可変抵抗層は低 温で成膜することが可能である。したがって、本実施の形態で示すような配線工程で の積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイド などの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現す ること力 Sできる。すなわち、本発明のタンタル酸化物を含む可変抵抗層を用いること によって、多層化構造の不揮発性記憶装置を容易に実現することが可能となる。 [0115] [不揮発性記憶装置の動作例]
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み 出しサイクルにおける第 2の実施の形態に係る不揮発性記憶装置の動作例について
、図 25に示すタイミングチャートを参照しながら説明する。
[0116] 図 25は、本発明の第 2の実施の形態に係る不揮発性記憶装置の動作例を示すタ イミングチャートである。なお、ここでは、可変抵抗層が高抵抗状態の場合を情報「1」 に、低抵抗状態の場合を情報「0」にそれぞれ割り当てたときの動作例を示す。また、 説明の便宜上、メモリセル Ml 11および M122について情報の書き込みおよび読み 出しをする場合のみにっレ、て示す。
[0117] 図 25における VPは、可変抵抗素子と電流抑制素子とで構成されたメモリセルの抵 抗変化に必要なノ ルス電圧を示している。ここでは、 VP/2く閾値電圧 Vfの関係が 成り立つ
ことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑える こと力 Sできる力、らである。その結果、情報を書き込む必要のないメモリセルへ供給され る余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また 、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される） が抑制されるなどの利点もある。
[0118] また、図 25において、 1回の書き込みサイクルに要する時間である書き込みサイク ル時間を tWで、 1回の読み出しサイクルに要する時間である読み出しサイクル時間 を tRでそれぞれ示して!/、る。
[0119] メモリセル Ml 11に対する書き込みサイクルにおいて、ワード線 WL0にはパルス幅 tPのパルス電圧 VPが印加され、そのタイミングに応じて、ビット線 BL0には同じく 0V の電圧が印加される。これにより、メモリセル Mi l lに情報「1」を書き込む場合の書き 込み用電圧が印加され、その結果、メモリセル Ml 11の可変抵抗層が高抵抗化する 。すなわち、メモリセル Mi l lに情報「1」が書き込まれたことになる。
[0120] 次に、メモリセル M122に対する書き込みサイクルにおいて、ワード線 WL1にはパ ルス幅 tPの 0Vの電圧が印加され、そのタイミングに応じて、ビット線 BL1には同じく パルス電圧 VPが印加される。これにより、 M122に情報「0」を書き込む場合の書き 込み用電圧が印加され、その結果、メモリセル M122の可変抵抗層が低抵抗化する 。すなわち、メモリセル M122に情報「0」が書き込まれたことになる。
[0121] メモリセル Ml 11に対する読み出しサイクルにおいては、書き込み時のパルスよりも 振幅が小さ!/、パルス電圧であって、 0Vよりも大きく VP/2よりも小さ!/、値の電圧が、 ワード線 WL0に印加される。また、このタイミングに応じて、書き込み時のパルスよりも 振幅が小さ!/、パルス電圧であって、 VP/2よりも大きく VPよりも小さ!/、値の電圧が、 ビット線 BL0に印加される。これにより、高抵抗化されたメモリセル Ml 11の可変抵抗 層 214の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、 情報「1」が読み出される。
[0122] 次に、メモリセル M122に対する読み出しサイクルにおいて、先のメモリセル Ml 11 に対する読み出しサイクルと同様の電圧がワード線 WL1およびビット線 BL1に印加 される。これにより、低抵抗化されたメモリセル M122の可変抵抗層 214の抵抗値に 対応した電流が出力され、その出力電流値を検出することにより、情報「0」が読み出 される。
[0123] なお、第 1の実施の形態において説明したように、本発明におけるタンタル酸化物 を含む可変抵抗層を用いた場合、電極間に印加する電気的ノ ルスの幅が 20nsec 程度の高速パルスであっても、抵抗変化現象を確認することができる。したがって、 パルス幅 tPは 50nsec程度に設定することができる。
[0124] このようにパルス幅が 50nsec程度の高速パルスを用いることができるため、不揮発 性記憶装置 200の制御回路などの周辺回路の動作時間などを考慮したとしても、 1 回の書き込みサイクル時間 tWは 80nSec程度に設定することができる。その場合、例 えばデータ入出力回路 207の端子 DQを介して、不揮発性記憶装置 200の外部との データの入出力を 16ビットで行う場合、情報の書き込みに要するデータ転送速度は 、 1秒間当たり 25Mバイトとなり、非常に高速な書き込み動作を実現することができる 。さらに、公知のページモードまたはバーストモードなどの手法を用い、不揮発性記 憶装置内部での並列の書き込みビット数を増やすことによって、より一層高速な書き 込み動作
を実現することも可能である。 [0125] 従来の不揮発性メモリにおいて、比較的高速なデータ転送が可能であるとして知ら れている NANDフラッシュメモリの場合、上記のページモードを用いたとしても、書き 込みに要するデータ転送速度は 1秒間当たり 10Mバイト程度である。このことからも、 本実施の形態の不揮発性記憶装置の書き込み動作の高速性を確認することができ
[0126] また、第 1の実施の形態において説明したように、本発明におけるタンタル酸化物 を含む可変抵抗層を用いた場合、インプリント性の低!/、不揮発性記憶素子を実現す ること力 Sできる。すなわち、同一のデータを繰り返し書き込んだ後に、それと逆のデー タを書き込む場合であっても、 1回の高速パルスで書き換えを行うことができる。その ため、一般的に不揮発性記憶素子で必要とされる消去サイクルまたはリセットサイク ルに代表されるような、書き込み前に一方のデータに揃えるステップが不要となる。こ の点も、本実施の形態における不揮発性記憶装置における書き込みの高速化に寄 与する。また、そのようなステップが不要であるため、書き込み動作を単純なステップ で行うことが可能となる。
[0127] さらに、書き込み用電圧は 2〜3V程度の低電圧で足りるため、低消費電力化を実 現することあでさる。
[0128] 本実施の形態においては、半導体基板上に集積したクロスポイント構造のみにつ いて説明している。しかしながら、このような半導体基板上ではなぐプラスチック基板 などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で 積層化したメモリ装置に適用するようにしてもょレ、。
[0129] (第 3の実施の形態）
第 3の実施の形態に係る不揮発性記憶装置は、第 1の実施の形態に係る不揮発性 記憶素子を備える不揮発性記憶装置であって、 1トランジスタ /1不揮発性記憶部の ものである。
[0130] [第 3の実施の形態に係る不揮発性記憶装置の構成]
図 26は、本発明の第 3の実施の形態に係る不揮発性記憶装置の構成を示すプロ ック図である。また、図 27は、図 26における C部の構成（2ビット分の構成）を示す断 面図である。 [0131] 図 26に示すように、本実施の形態に係る不揮発性記憶装置 300は、半導体基板 上に、メモリ本体部 301を備えており、このメモリ本体部 301は、メモリアレイ 302と、 行選択回路/ドライバ 303と、列選択回路 304と、情報の書き込みを行うための書き 込み回路 305と、選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定 するセンスアンプ 306と、端子 DQを介して入出力データの入出力処理を行うデータ 入出力回路 307とを具備している。また、不揮発性記憶装置 300は、セルプレート電 源 (VCP電源） 308と、外部から入力されるアドレス信号を受け取るアドレス入力回路 309と、外部から入力されるコントロール信号に基づいて、メモリ本体部 301の動作を 制御する制御回路 310とをさらに備えている。
[0132] メモリアレイ 302は、半導体基板の上に形成された、互いに交差するように配列され た複数のワード線 WLO, WL1 , WL2,…およびビット線 BLO, BL1 , BL2,…と、こ れらのワード線 WLO, WL1 , WL2,…およびビット線 BLO, BL1 , BL2,…の交点に 対応してそれぞれ設けられた複数のトランジスタ Ti l , T12, T13, T21 , T22, T23 , T31 , T32, T33,…（以下、「トランジスタ Ti l , T12, · · ·」と表す）と、トランジスタ T 11 , T12,…と 1対 1に設けられた複 1 , M232, M233 (以下、「メモリセノレ M211 , M212, · · ·」と表す）とを備えている。
[0133] また、メモリアレイ 302は、ワード線 WLO, WL1 , WL2,…に平行して配列されてい る複数のプレート線 PLO, PL1 , PL2, …を備えている。
[0134] 図 27に示すように、ワード線 WLO, WL1の上方にビット線 BL0が配され、そのヮー ド線 WLO, WL1とビット線 BL0との間に、プレート線 PLO, PL1が配されている。
[0135] ここで、メモリセル M211 , M212, …は、第 1の実施の形態に係る不揮発性記憶素 子に相当し、タンタル酸化物を含む可変抵抗層を有している。より具体的には、図 27 における不揮発性記憶素子 313力 S、図 26におけるメモリセノレ M211 , M212,…に 相当し、この不揮発性記憶素子 313は、上部電極 314、タンタル酸化物を含む可変 抵抗層 315、および下部電極 316から構成されている。
[0136] なお、図 27における 317はプラグ層を、 318は金属配線層を、 319はソース/ドレ イン領域をそれぞれ示してレ、る。
[0137] 図 26に示すように、トランジスタ Ti l , T12, T13, …のドレインはビット線 BL0に、ト ランジスタ T21 , T22, T23, …のドレイン (まビット,锒 BLUこ、トランジスタ T31 , T32,
T33, …のドレインはビット線 BL2に、それぞれ接続されている。
[0138] また、トランジスタ Ti l , T21 , T31 , …のゲートはワード線 WLOに、トランジスタ T1
2, T22, T32, …のゲート (まワード,锒 WLUこ、トランジスタ T13, T23, T33, …のゲ ートはワード線 WL2に、それぞれ接続されている。
[0139] さらに、トランジスタ Ti l , T12, …のソースはそれぞれ、メモリセノレ M211 , M212,
…と接続されている。
[0140] また、メモリセノレ M211 , M221 , M231 , …(まプレー卜泉 PLOに、メモリセノレ M212 , M222, M232, …(まプレー卜泉 PL1に、メモリセノレ M213, M223, M233, …(ま プレート線 PL2に、それぞれ接続されている。
[0141] アドレス入力回路 309は、外部回路（図示せず）からアドレス信号を受け取り、この アドレス信号に基づいて行アドレス信号を行選択回路/ドライバ 303 出力するとと もに、列アドレス信号を列選択回路 304 出力する。ここで、アドレス信号は、複数の メモリセル M211 , M212, …のうちの選択される特定のメモリセルのアドレスを示す 信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のァ ドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの 列のアドレスを示す信号である。
[0142] 制御回路 310は、情報の書き込みサイクルにおいては、データ入出力回路 307に 入力された入力データ Dinに応じて、書き込み用電圧の印加を指示する書き込み信 号を書き込み回路 305 出力する。他方、情報の読み出しサイクルにおいて、制御 回路 310は、読み出し用電圧の印加を指示する読み出し信号を列選択回路 304 出力する。
[0143] 行選択回路/ドライバ 303は、アドレス入力回路 309から出力された行アドレス信 号を受け取り、この行アドレス信号に応じて、複数のワード線 WLO, WL1 , WL2, · · · のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する
[0144] また、列選択回路 304は、アドレス入力回路 309から出力された列アドレス信号を 受け取り、この列アドレス信号に応じて、複数のビット線 BLO, BL1 , BL2, …のうち の何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出 し用電圧を印加する。
[0145] 書き込み回路 305は、制御回路 310から出力された書き込み信号を受け取った場 合、列選択回路 304に対して選択されたビット線に対して書き込み用電圧の印加を 指示する信号を出力する。
[0146] また、センスアンプ 306は、情報の読み出しサイクルにおいて、読み出し対象となる 選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定する。その結果得 られた出力データ DOは、データ入出力回路 307を介して、外部回路へ出力される。
[0147] なお、 1トランジスタ /1不揮発性記憶部の構成である第 3の実施の形態の場合、第 2の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。し力、しなが ら、ダイオードのような電流抑制素子が不要であるため、 CMOSプロセスに容易に組 み合わせることができ、また、動作の制御も容易であるという利点がある。
[0148] また、第 2の実施の形態の場合と同様に、本発明における可変抵抗層は低温で成 膜することが可能であることから、本実施の形態で示すような配線工程での積層化を 行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線 材料に影響を与えることがな!/、と!/、う利点がある。
[0149] さらに、第 2の実施の形態の場合と同様に、タンタルおよびその酸化物の成膜は、 既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形 態に係る不揮発性記憶装置を容易に製造することができる。
[0150] [不揮発性記憶装置の動作例]
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み 出しサイクルにおける第 3の実施の形態に係る不揮発性記憶装置の動作例について 、図 28に示すタイミングチャートを参照しながら説明する。
[0151] 図 28は、本発明の第 3の実施の形態に係る不揮発性記憶装置の動作例を示すタ イミングチャートである。なお、ここでは、可変抵抗層が高抵抗状態の場合を情報「1」 に、低抵抗状態の場合を情報「0」にそれぞれ割り当てたときの動作例を示す。また、 説明の便宜上、メモリセル M211および M222について情報の書き込みおよび読み 出しをする場合のみにっレ、て示す。 [0152] 図 28において、 VPは、可変抵抗素子の抵抗変化に必要なパルス電圧を示してお り、 VTはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧 VPが 印加され、ビット線も、非選択の場合は電圧 VPにプリチャージされている。
[0153] メモリセル M211に対する書き込みサイクルにおいて、ワード線 WL0にはパルス幅 tPのノ ルス電圧 2VP +トランジスタの閾値電圧 VTよりも大きい電圧が印加され、トラ ンジスタ T11が ON状態となる。そして、そのタイミングに応じて、ビット線 BL0にはパ ルス電圧 2VPが印加される。これにより、メモリセル M211に情報「1」を書き込む場 合の書き込み用電圧が印加され、その結果、メモリセル M211の可変抵抗層が高抵 抗化する。すなわち、メモリセル M211に情報「1」が書き込まれたことになる。
[0154] 次に、メモリセル M222に対する書き込みサイクルにおいて、ワード線 WL1にはパ ルス幅 tPのパルス電圧 2VP +トランジスタの閾値電圧 VTよりも大きい電圧が印加さ れ、トランジスタ T22が ON状態となる。そのタイミングに応じて、ビット線 BL1には 0V の電圧が印加される。これにより、メモリセル M222に情報「0」を書き込む場合の書き 込み用電圧が印加され、その結果、メモリセル M222の可変抵抗層が低抵抗化する 。すなわち、メモリセル M222に情報「0」が書き込まれたことになる。
[0155] メモリセル M211に対する読み出しサイクルにおいては、トランジスタ T11を ON状 態にするために所定の電圧がワード線 WL0に印加され、そのタイミングに応じて、書 き込みの際のパルス幅よりも振幅が小さいパルス電圧カ、ビット線 BL0に印加される 。これにより、高抵抗化されたメモリセル M211の可変抵抗層の抵抗値に対応した電 流が出力され、その出力電流値を検出することにより、情報「1」が読み出される。
[0156] 次に、メモリセル M222に対する読み出しサイクルにおいて、先のメモリセル M211 に対する読み出しサイクルと同様の電圧がワード線 WL1およびビット線 BL1に印加 される。これにより、低抵抗化されたメモリセル M222の可変抵抗層の抵抗値に対応 した電流が出力され、その出力電流値を検出することにより、情報「0」が読み出され
[0157] 第 2の実施の形態の場合と同様、本実施の形態においても、高速ノ ルスを用いて 書き込み動作を行うことができる。
[0158] また、第 2の実施の形態において説明したように、本発明におけるタンタル酸化物 を含む可変抵抗層を用いた場合、インプリント性の低!/、不揮発性記憶素子を実現す ること力 Sでき、その結果、第 3の実施の形態に係る不揮発性記憶装置においても、消 去サイクルまたはリセットサイクルなどのステップが不要となる。したがって、書き込み の高速化を図ることができるとともに、書き込み動作を単純なステップで行うことが可 能となる。
[0159] さらに、書き込み用電圧は 2〜3V程度の低電圧で足りるため、低消費電力化を実 現することあでさる。
[0160] なお、第 2の実施の形態において説明したように、本実施の形態においても、冗長 救済用メモリセルおよびエラー訂正用のノ リティビット用のメモリセルを別途設けるよう な構成としてもよく、その場合、それらのメモリセルとして、本発明の不揮発性記憶素 子を用いることができる。
[0161] (第 4の実施の形態）
第 4の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第 1の 実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、所定 の演算を実行する論理回路を備えるものである。
[0162] [不揮発性半導体装置の構成]
図 29は、本発明の第 4の実施の形態に係る不揮発性半導体装置の構成を示すブ ロック図である。
[0163] 図 29に示すように、本実施の形態に係る不揮発性半導体装置 400は、半導体基 板 401上に、 CPU402と、外部回路との間でデータの入出力処理を行う入出力回路 403と、所定の演算を実行する論理回路 404と、アナログ信号を処理するアナログ回 路 405と、自己診断を行うための BIST (Built In Self Test)回路 406と、 SRAM 407と、これら BIST回路 406および SRAM407と接続され、特定のアドレス情報を 格納するための救済アドレス格納レジスタ 408とを備えている。
[0164] 図 30は、本発明の第 4の実施の形態に係る不揮発性半導体装置が備える救済ァ ドレス格納レジスタの構成を示すブロック図である。また、図 31は、同じく救済アドレス 格納レジスタの構成を示す断面図である。
[0165] 図 30および図 31に示すように、救済アドレス格納レジスタ 408は、第 1の実施の形 態に係る不揮発性記憶素子に相当する不揮発性記憶素子 409と、その不揮発性記 憶素子 409に対して特定のアドレス情報を書き込むための書き込み回路 410と、不 揮発性記憶素子 409に書き込まれているアドレス情報を読み出すための読み出し回 路 411と、ラッチ回路 412とを備えている。
[0166] 不揮発性記憶素子 409は、書込み回路側 410への切替え部と読出し回路 411側 への切替え部に接続されており、可変抵抗層 421を、上部電極 422と下部電極 423 とで挟むようにして構成されている。ここで、この不揮発性記憶素子 409は、第 1の実 施の形態に係る不揮発性記憶素子に相当する。
[0167] なお、図 31において、 424はプラグ層を、 425は金属配線層を、 426はソース/ド レイン層をそれぞれ示してレ、る。
[0168] 本実施の形態では、 2層配線で、第 1配線と第 2配線との間に不揮発性記憶素子を 設ける構成を示している力 例えば、 3層以上の多層配線とした上で、任意の配線間 へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置した りするようにしてあよレヽ。
[0169] [不揮発性半導体装置の動作例]
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作 例について説明する。
[0170] 以下、救済アドレス格納レジスタ 408に対してアドレス情報の書き込みを行う場合に ついて説明する。 BIST回路 406は、診断指示信号 TSTを受け取った場合、 SRAM
407のメモリブロックの検査を実行する。
[0171] なお、このメモリブロックの検査は、 LSIの製造過程における検査の際、および LSI が実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
[0172] メモリブロックの検査の結果、不良ビットが検出された場合、 BIST回路 406は、書き 込みデータ指示信号 WDを救済アドレス格納レジスタ 408へ出力する。この書き込み データ指示信号 WDを受け取った救済アドレス格納レジスタ 408は、対応する不良ビ ットのアドレス情報を救済アドレス格納レジスタに格納する。
[0173] このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える 可変抵抗層の抵抗状態を高抵抗化または低抵抗化することによって行われる。可変 抵抗層の高抵抗化または低抵抗化は、第 1の実施の形態の場合と同様にして実現さ れる。
[0174] このようにして、救済アドレス格納レジスタ 408に対するアドレス情報の書き込みが 行われる。そして、 SRAM407がアクセスされる場合、それと同時に救済アドレス格 納レジスタ 408に書き込まれているアドレス情報が読み出される。このアドレス情報の 読み出しは、第 1の実施の形態の場合と同様、可変抵抗層の抵抗状態に応じた出力 電流値を検出することにより行われる。
[0175] このようにして救済アドレス格納レジスタ 408から読み出されたアドレス情報と、ァク セス先のアドレス情報とがー致する場合、 SRAM407内に設けられている予備の冗 長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
[0176] 以上のようにして自己診断を行うことによって、製造工程の検査において外部の高 価な LSIテスタを用いる必要がなくなる。また、 at Speedテストが可能になるという利点 もある。さらには、検査をする際のみではなぐ経時変化した場合にも不良ビットの救 済が可能となるため、長期間に亘つて高品質を保つことできるという利点もある。
[0177] 本実施の形態に係る不揮発性半導体装置は、製造工程における 1回のみの情報 の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応 すること力 Sでさる。
[0178] [不揮発性半導体装置の製造方法]
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造 方法について説明する。
[0179] 図 32は、本発明の第 4の実施の形態に係る不揮発性半導体装置の製造プロセス の主要な流れを示すフローチャートである。
[0180] まず、半導体基板上にトランジスタを形成する（S101)。次に、第 1ビアを形成し（S 102)、その上に第 1配線を形成する（S103)。
[0181] そして、 S103で形成された第 1配線の上に、可変抵抗層を形成する（S104)。この 可変抵抗層の形成は、第 1の実施の形態において説明したとおりに行われる。
[0182] 次に、可変抵抗層の上に第 2ビアを形成し（S105)、さらに、第 2配線を形成する（ S 106)。 [0183] 以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、 COMS プロセスの製造工程に、電極および可変抵抗層を形成する工程が追加されたもので ある。したがって、既存の CMOSプロセスを利用して容易に製造することが可能とな る。また、追加の工程も少なぐしかも可変抵抗層の膜厚は比較的薄いため、プロセ スの短縮化を図ることができる。
[0184] また、第 2の実施の形態の場合と同様に、本発明における可変抵抗層は低温で成 膜することが可能であることから、本実施の形態で示すような配線工程での積層化を 行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線 材料に影響を与えることがな!/、と!/、う利点がある。
[0185] なお、電極部は 1 H m角以下で形成することができ、且つその他の回路も CMOS プロセスで形成することが可能であるため、小型の不揮発性スィッチ回路を容易に実 現すること力 Sでさる。
[0186] 本実施の形態のように、第 1の実施の形態におけるタンタル酸化物を含む可変抵 抗層を備えた不揮発性記憶素子を用いるのではなぐ公知のフラッシュメモリの不揮 発性記憶素子を用いたり、または、公知の FeRAMメモリの不揮発性記憶素子を用 いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしな がら、これらの場合、特別の専用プロセス工程および材料が必要となり、 COMSプロ セスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造 工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび 読み出しが複雑であり、プログラム素子として极うのが困難であるという問題がある。
[0187] また、 CMOSプロセスと親和性が高い構成としては、 CMOS不揮発性メモリセルと 称される、 COMSプロセスでゲート配線をフローティング化して等価的にフラッシュメ モリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面 積が大きくなり、し力、も動作の制御が複雑になるなどの問題が生じる。
[0188] また、シリサイド溶断型などの電気フューズ素子で構成する場合も CMOSプロセス と親和性が高いと言える力 S、この場合、情報の書き換えが不可能である、また、素子 部の面積が大きくなるなどの問題が生じる。
[0189] さらに、公知のレーザーで配線をトリミングすることも考えられる力 この場合では、 製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることに なるため、微細化することができない、または、最上層に配置しなければならないとい うレイアウトの制約があるなどの問題が生じる。
[0190] なお、本実施の形態では、第 1の実施の形態における不揮発性記憶素子を SRA Mの救済アドレス格納レジスタとして用いた力 S、それ以外にも、次のような適用例が考 えられる。すなわち、例えば、 DRAM, ROM,または第 2および第 3の実施の形態に 係る不揮発性記憶装置の不良ビットに対する救済アドレス格納レジスタとして、第 1の 実施の形態における不揮発性記憶素子を用いることが可能である。
[0191] また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スィッチに 適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用 のレジスタとして、製品完成後の ROMの修正用のレジスタとして、リコンフィギュアラ ブルロジックおよび FPGA用の不揮発性スィッチ素子として、さらには、不揮発性レジ スタとして用いることも可能である。
[0192] (その他の実施の形態）
第 4の実施の形態に係る不揮発性半導体装置が、第 2の実施の形態に係る不揮発 性記憶装置を備えるような構成、すなわち、第 2の実施の形態に係るクロスポイント型 の不揮発性記憶装置と第 4の実施の形態に係る CPUなどを有する LSIとを一つの半 導体基板上に集積するような構成を実現することができる。
[0193] この場合、第 2の実施の形態に係るクロスポイント型の不揮発性記憶装置および第
4の実施の形態に係る CPUなどを有する LSIをそれぞれ別の半導体基板上に形成 しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
[0194] また、第 4の実施の形態に係る不揮発性半導体装置が、第 3の実施の形態に係る 不揮発性記憶装置を備えるような構成、すなわち、第 3の実施の形態に係る 1トランジ スタ /1不揮発性記憶部構成の不揮発性記憶装置と第 4の実施の形態に係る CPU などを有する LSIとを一つの半導体基板上に集積するような構成を実現することもで きる。
[0195] この場合も、第 3の実施の形態に係る 1トランジスタ /1不揮発性記憶部構成の不 揮発性記憶装置および第 4の実施の形態に係る CPUなどを有する LSIをそれぞれ 別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするよ うな構成であってもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らか である。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行 する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を 逸脱することなぐその構造及び/又は機能の詳細を実質的に変更できる。
産業上の利用可能性
[0196] 本発明の不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置は
、高速動作が可能で、し力、も安定した書き換え特性を有しており、デジタル家電、メモ リカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用 いられる不揮発性記憶素子等として有用である。
[0197] 本発明の不揮発性記憶素子の製造方法は、高速動作が可能で、しかも安定した書 き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソ ナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子の製造方 法等として有用である。

Claims

請求の範囲
[1] 第 1電極と、第 2電極と、前記第 1電極と前記第 2電極との間に介在させ、前記第 1 電極および前記第 2電極間に与えられる電気的信号に基づいて可逆的に抵抗値が 変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0<x< 2. 5を満足するように構成されている、不揮発性記憶素子。
[2] 前記抵抗変化層を構成するタンタル酸化物層力 Ta Oよりも酸素が少ない組成
2 5
を有し、かつ絶縁体でない、請求項 1に記載の不揮発性記憶素子。
[3] 前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0<χ≤1. 9を満足するように構成されている、請求項 1に記載の不 揮発性記憶素子。
[4] 前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0. 5≤x≤l . 9を満足するように構成されている、請求項 1に記載の 不揮発性記憶素子。
[5] 前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0. 8≤x≤l . 9を満足するように構成されている、請求項 1に記載の 不揮発性記憶素子。
[6] 前記抵抗変化層は、前記第 1電極および前記第 2電極間に与えられる両極性の電 気的信号により可逆的に抵抗値が変化する、請求項 1に記載の不揮発性記憶素子
〇
[7] 前記第 1電極及び前記第 2電極の少なくとも一方が、 Pt，Ir, Cu, Au, Ag, TiN, 及び TiAINの少なくとも一種以上から構成されている、請求項 1に記載の不揮発性 記憶素子。
[8] 半導体基板と、前記半導体基板の上に互い平行に形成された複数の第 1の電極 配線と、前記複数の第 1の電極配線の上方に前記半導体基板の主面に平行な面内 において互いに平行に且つ前記複数の第 1の電極配線に立体交差するように形成 された複数の第 2の電極配線と、前記複数の第 1の電極配線と前記複数の第 2の電 極配線との立体交差点に対応して設けられた不揮発性記憶素子とを備えるメモリア レイを備え、
前記不揮発性記憶素子のそれぞれは、前記第 1の電極配線と前記第 2電極配線と の間に介在させ、前記第 1電極配線および前記第 2電極配線間に与えられる電気的 信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0<x< 2. 5を満足するように構成されている、不揮発性記憶装置。
[9] 前記不揮発性記憶素子のそれぞれは、前記第 1の電極配線と接続された第 1電極 と、前記第 2の電極配線と接続された第 2電極と、前記第 1電極と前記第 2電極との間 に介在させられた前記抵抗変化層とを備え、前記抵抗変化層は、前記第 1の電極配 線および前記第 2の電極配線に与えられ、ひいては前記第 1電極および前記第 2電 極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する、請求項 8に 記載の不揮発性記憶装置。
[10] 前記不揮発性記憶素子のそれぞれは、前記第 1電極と前記第 2電極との間に電流 抑制素子を備えており、
当該電流抑制素子は、前記抵抗変化層と電気的に接続されている、請求項 9に記 載の不揮発性記憶装置。
[11] 前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、請求項 8乃至 1 0の!/、ずれかに記載の不揮発性記憶装置。
[12] 半導体基板と、前記半導体基板上に形成された、互いに交差するように配列され た複数のワード線および複数のビット線、前記複数のワード線および複数のビット線 の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトラン ジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第 1電極と、第 2電極と、前記第 1電極と前 記第 2電極との間に介在させ、前記ビット線と前記ワード線との間に与えられ、ひいて は、対応して設けられている前記トランジスタを介して前記第 1電極および前記第 2電 極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と を備え、
前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0<x< 2. 5を満足するように構成されている、不揮発性記憶装置。
[13] 半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路 およびプログラム機能を有する不揮発性記憶素子とを備え、
前記不揮発性記憶素子は、第 1電極と、第 2電極と、前記第 1電極と前記第 2電極と の間に介在させ、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化 層とを備え、
前記抵抗変化層は、少なくともタンタル酸化物を含み、当該タンタル酸化物を TaO と表した場合に、 0<x< 2. 5を満足するように構成されている、不揮発性半導体装 置。
[14] 請求項 13に記載の不揮発性半導体装置と、
請求項 8, 9,および 12のいずれかに記載の不揮発性記憶装置とを備える、不揮発 性半導体装置。
[15] 第 1電極と、第 2電極と、前記第 1電極と前記第 2電極との間に介在させ、前記第 1 電極および前記第 2電極間に与えられる電気的信号に基づいて可逆的に抵抗値が 変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともタンタル酸化物を含み 、当該タンタル酸化物を TaOと表した場合に、 0<χ< 2· 5を満足するように構成さ れて!/、る不揮発性記憶素子の製造方法であって、
前記タンタル酸化物をスパッタ法により形成する、不揮発性記憶素子の製造方法。
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