KR20090024716A - 비휘발성 기억 소자, 비휘발성 기억 장치, 비휘발성 반도체장치, 및 비휘발성 기억 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 비휘발성 기억 소자는 제 1 전극(103)과, 제 2 전극(105)과, 제 1 전극(103)과 제 2 전극(104) 사이에 위치하고, 양 전극(103,105) 사이에 인가되는 전기적 신호에 근거하여 가역적으로 저항값이 변화하는 저항 변화층(104)을 구비하고, 이 저항 변화층(104)은 적어도 탄탈 산화물을 포함하며, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x<2.5를 만족하도록 저항 변화층(104)이 구성되어 있다.

Description

비휘발성 기억 소자, 비휘발성 기억 장치, 비휘발성 반도체 장치, 및 비휘발성 기억 소자의 제조 방법{NONVOLATILE MEMORY ELEMENT, NONVOLATILE MEMORY DEVICE, NONVOLATILE SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING NONVOLATILE MEMORY ELEMENT}
본 발명은 비휘발성 기억 소자, 비휘발성 기억 장치, 비휘발성 반도체 장치, 및 비휘발성 기억 소자의 제조 방법에 관한 것이고, 특히, 인가되는 전기적 신호에 따라 저항값이 변화되는 저항 변화형인 것에 관한 것이다.
최근, 디지털 기술의 발전에 따라, 휴대형 정보기기 및 정보 가전 등의 전자기기가 한층 더 고기능화되고 있다. 그 때문에, 비휘발성 기억 소자의 대용량화, 기입 전력의 절감, 기입/판독 시간의 고속화 및 장수명화의 요구가 높아지고 있다.
이러한 요구에 대하여, 기존의 플로팅 게이트를 이용한 플래시 메모리의 미세화에는 한계가 있다고 일컬어지고 있다. 한편, 가변 저항층을 기억부의 재료로서 이용하는 비휘발성 기억 소자(저항 변화형 메모리)의 경우, 가변 저항 소자로 이루어지는 단순한 구조의 기억 소자로 구성할 수 있기 때문에, 한층 더 미세화, 고속화 및 저소비 전력화가 기대되고 있다.
가변 저항층을 기억부의 재료로서 이용하는 경우, 예컨대, 전기적 펄스의 입력 등에 의해, 그 저항값을 고저항으로부터 저저항으로, 또는 저저항으로부터 고저항으로 변화시키게 된다. 이 경우, 저저항 및 고저항의 2값을 명확히 구별하고, 또한 저저항과 고저항 사이를 고속으로 안정하게 변화시켜, 이들 2값을 비휘발적으로 유지시켜야 한다. 이러한 메모리 특성의 안정 및 기억 소자의 미세화를 목적으로 하여, 종래부터, 여러 가지가 제안되어 있다.
그와 같은 제안의 하나로서, 2개의 전극과, 그들 전극 사이에 유지된 기록층을 구비하고, 그 기록층의 저항값이 가역적으로 변화하도록 구성된 저항 변화 소자에 의해 메모리셀이 구성된 기억 소자가, 특허 문헌 1에 개시되어 있다. 도 33은 그와 같은 종래의 기억 소자의 구성을 나타내는 단면도이다.
도 33에 나타내는 바와 같이, 이 기억 소자는, 메모리셀을 구성하는 복수의 저항 변화 소자(10)가 어레이 형상으로 배치되어 구성되어 있다. 저항 변화 소자(10)는 하부 전극(1)과 상부 전극(4) 사이에, 고저항막(2)과 이온 소스층(3)이 유지되어 구성되어 있다. 이들 고저항막(2) 및 이온 소스층(3)에 의해 기억층이 구성되고, 이 기억층에 의해, 각 메모리셀의 저항 변화 소자(10)에 정보를 기록할 수 있다.
또, 각각의 저항 변화 소자(10)는, 반도체 기판(11) 상에 형성된 MOS 트랜지스터(18)의 위쪽에 배치되어 있다. 이 MOS 트랜지스터(18)는 반도체 기판(11) 내의 소자 분리층(12)에 의해 분리된 영역에 형성된 소스/드레인 영역(13)과, 게이트 전극(14)으로 이루어진다. 또한, 게이트 전극(14)은 기억 소자의 한쪽의 어드레스 배선인 워드선을 겸하고 있다.
MOS 트랜지스터(18)의 소스/드레인 영역(13)의 한쪽과, 저항 변화 소자(10)의 하부 전극(1)이 플러그층(15), 금속 배선층(16) 및 플러그층(17)을 통해 전기적으로 접속되어 있다. 또한, MOS 트랜지스터(18)의 소스/드레인 영역(13)의 다른 쪽은 플러그층(15)을 통해 금속 배선층(16)에 접속되어 있다. 이 금속 배선층(16)은 기억 소자의 다른 쪽의 어드레스 배선인 비트선에 접속된다.
상기한 바와 같이 구성된 저항 변화 소자(10)의 하부 전극(1)과 상부 전극(4) 사이에 극성이 다른 전위를 인가함으로써, 기록층을 구성하는 이온 소스층(3)의 이온원을 고저항층(2)으로 이동시킨다. 또는, 그 이온원을, 고저항층(2)으로부터 상부 전극(4)으로 이동시킨다. 이것에 의해, 저항 변화 소자(10)의 저항값이 고저항 상태로부터 저저항 상태로, 또는 저저항 상태로부터 고저항 상태로 천이하여 정보를 기록할 수 있다.
또한, 상부 전극과 하부 전극 사이에 유지된 가변 저항 재료가, 다결정 구조를 갖는 제 1 전기 펄스 변동 저항층과, 나노 결정 또는 비정질 구조의 어느 하나를 갖는 제 2 전기 펄스 변동 저항층으로 구성된 기억 소자(상변화형 메모리)도 알려져 있다. 이 가변 저항 재료를 구성하는 저항층은 인가하는 전기 펄스의 전압 및 펄스 폭에 대응하여 저항값을 변화시키는 것에 의해 조정된 후에 저항 변화 소자로서 동작하게 된다(예컨대, 특허 문헌 2 참조).
그런데, 특허 문헌 1 및 특허 문헌 2에서 나타낸 가변 저항 재료와는 다른 것으로서, 2원계(2元系)의 천이 금속 산화물을 이용한 예가 보고되어 있다. 예컨대, 특허 문헌 3에서는, 가변 저항 재료로서 NiO, V2O5, ZnO, Nb2O5, TiO2, WO3, CoO가 개시되어 있다. 이들 재료는, 2원계이기 때문에, 조성 제어 및 성막이 비교적 용이하다. 더욱이, 반도체 제조 프로세스와의 정합성도 비교적 양호하다고 할 수 있다.
또한, 특허 문헌 4에는, 각종 금속 원소에 의해 구성된 p형 산화물 반도체 재료는, 급격한 금속-절연체 전이를 수반함으로써 얻어지는 다양한 가변 저항 재료가 기재되어 있고, 특히 Ga, As, VO2 등이 구체적인 실시예로서 개시되어 있다. 또한, 특허 문헌 5에서는, 저항 상태가 다른 절연체로서 산화티탄 및 산화탄탈으로서 Ta2O5를 실시예로 한 가변 저항 재료가 기재되어 있다.
특허 문헌 1: 일본 공개 특허 공보 제2006-40946호
특허 문헌 2: 일본 공개 특허 공보 제2004-349689호
특허 문헌 3: 일본 공개 특허 공보 제2004-363604호
특허 문헌 4: 일본 공개 특허 공보 제2006-32898호
특허 문헌 5:일본 공개 특허 공보 평7-263647호
비특허 문헌 1: I.G.Beak Et Al., Tech. Digest IEDM 204,587페이지
비특허 문헌 2: Japanese Journal of Applied Physics Vol45, NO11, 2006, pp.L3 10-L312, 도 2
(발명이 해결하고자 하는 과제)
그러나 상술한 바와 같은 종래의 가변 저항 재료에 사용되는 천이 금속 산화물은 이하와 같은 문제가 있다.
우선, NiO 등의 천이 금속 산화물을 이용한 경우, 가변 저항 재료를 저저항 상태로부터 고저항 상태로 변화시키기 위해서는, ㎲ 차수의 길이 펄스가 필요하기 때문에, 고속화를 도모하기 어렵다고 하는 문제가 있다.
또한, TiO2를 천이 금속 산화물로서 이용한 경우, TiN을 400℃ 산소 분위기로 산화 처리하여, TiO2/TiN막 구조로 해야 하고, 비교적 높은 프로세스 온도를 필요로 한다는 문제가 있다.
또한, Ta2O5를 천이 금속 산화물로서 이용한 경우에는, 고저항 상태로부터 저저항 상태로의 1회 동작으로만 이용 가능한 안티 퓨즈로서 기능하고, 재기입을 할 수 없다고 하는 문제가 있다.
본 발명은 이러한 사정에 감안하여 이루어진 것이고, 그 목적은 동작의 고속화를 도모할 수 있고, 가역적으로 안정한 재기입 특성과, 양호한 저항값의 리텐션 특성을 갖고, 반도체 제조 프로세스와 친화성이 높은 비휘발성 기억 소자 및 그 제조 방법, 및 그 비휘발성 기억 소자를 구비하는 비휘발성 기억 장치 및 비휘발성 반도체 장치를 제공하는 것에 있다.
(과제를 해결하기 위한 수단)
상기 과제를 해결하기 위해, 본 발명의 비휘발성 기억 소자는 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 위치시켜, 상기 제 1 전극 및 상기 제 2 전극 사이에 주어지는 전기적 신호에 근거하여 가역적으로 저항값이 변화하는 저항 변화층을 구비하고, 상기 저항 변화층은, 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x<2.5를 만족하도록 구성되어 있다.
또한, 상기 저항 변화층을 구성하는 탄탈 산화물층은, Ta2O5보다 산소가 적은 조성을 갖고, 또한 절연체가 아니다. 또, 본 발명에 있어서의 절연체의 정의는 일반적인 절연체의 정의에 따른다. 즉, 저항율이 108Ωm 이상의 재료를 절연체라고 정의한다(출처 :『집적 회로를 위한 반도체 공학』 공업 조사회(1992년) 우사미 아키라, 가네후사 신지, 마에카와 다카오, 도모카게 하지메, 이노우에 모리오).
상기 저항 변화층은, 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x≤1.9를 만족하도록 구성되어 있는 것이 바람직하다.
상기 저항 변화층은, 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0.5≤x≤1.9를 만족하도록 구성되어 있는 것이 더 바람직하다.
상기 저항 변화층은, 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0.8≤x≤1.9를 만족하도록 구성되어 있는 것이 더더욱 바람직하다.
상기 저항 변화층은 상기 제 1 전극 및 상기 제 2 전극 사이에 주어지는 양극성의 전기적 신호에 의해 가역적으로 저항값이 변화할 수도 있다.
상기 제 1 전극 및 상기 제 2 전극의 적어도 한쪽이 Pt, Ir, Cu, Au, Ag, TiN 및 TiAlN의 적어도 1종 이상으로 구성되어 있는 것이 바람직하다.
또한, 본 발명의 비휘발성 기억 장치는, 반도체 기판과, 상기 반도체 기판 위에 서로 평행하게 형성된 복수의 제 1 전극 배선과, 상기 복수의 제 1 전극 배선의 위쪽에 상기 반도체 기판의 주면에 평행한 면내에서 서로 평행하고, 또한 상기 복수의 제 1 전극 배선에 입체 교차하도록 형성된 복수의 제 2 전극 배선과, 상기 복수의 제 1 전극 배선과 상기 복수의 제 2 전극 배선의 입체 교차점에 대응하여 마련된 비휘발성 기억 소자를 구비하는 메모리 어레이를 구비하고, 상기 비휘발성 기억 소자의 각각은, 상기 제 1 전극 배선과 상기 제 2 전극 배선 사이에 위치하고, 상기 제 1 전극 배선 및 상기 제 2 전극 배선 사이에 주어지는 전기적 신호에 근거하여 가역적으로 저항값이 변화하는 저항 변화층을 구비하며, 상기 저항 변화층은 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x<2.5를 만족하도록 구성되어 있다.
상기 비휘발성 기억 소자의 각각은 상기 제 1 전극 배선과 접속된 제 1 전극과, 상기 제 2 전극 배선과 접속된 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 위치된 상기 저항 변화층을 구비하고, 상기 저항 변화층은 상기 제 1 전극 배선 및 상기 제 2 전극 배선에 주어지고, 나아가서는 상기 제 1 전극 및 상기 제 2 전극 사이에 주어지는 전기적 신호에 근거하여 가역적으로 저항값이 변화할 수도 있다.
상기 비휘발성 기억 소자의 각각은 상기 제 1 전극과 상기 제 2 전극 사이에 전류 억제 소자를 구비하고, 상기 전류 억제 소자는 상기 저항 변화층과 전기적으로 접속되도록 구성할 수 있다.
비휘발성 기억 장치는 상기 메모리 어레이가 복수 적층되어 이루어지는 다층화 메모리 어레이를 구비하여도 좋다.
또한, 본 발명의 비휘발성 기억 장치는 반도체 기판과, 상기 반도체 기판 상에 형성되어, 상호 교차하도록 배열된 복수의 워드선 및 복수의 비트선과, 상기 복수의 워드선 및 복수의 비트선의 교점에 대응하여 각각 마련된 복수의 트랜지스터, 및 상기 복수의 트랜지스터에 1대1로 대응하여 마련된 복수의 비휘발성 기억 소자를 구비하고, 상기 비휘발성 기억 소자의 각각은 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 위치하고, 상기 비트선과 상기 워드선 사이에 주어지며, 나아가서는, 대응하여 마련되어 있는 상기 트랜지스터를 통해 상기 제 1 전극 및 상기 제 2 전극 사이에 주어지는 전기적 신호에 근거하여 가역적으로 저항값이 변화하는 저항 변화층을 구비하고, 상기 저항 변화층은, 적어도 탄탈 산화물을 포함하며, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x<2.5를 만족하도록 구성되어 있다.
또한, 본 발명의 비휘발성 기억 장치는 반도체 기판과, 상기 반도체 기판 상에 형성된 소정의 연산을 실행하는 논리 회로 및 프로그램 기능을 갖는 비휘발성 기억 소자를 구비하고, 상기 비휘발성 기억 소자는 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 위치하고, 양 전극간의 전압에 근거하여 가역적으로 저항값이 변화하는 저항 변화층을 구비하고, 상기 저항 변화층은 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x<2.5를 만족하도록 구성되어 있다.
또한, 본 발명의 비휘발성 반도체 장치는, 청구항 12에 기재된 비휘발성 반도체 장치와, 청구항 7, 8 및 11 중 어느 하나에 기재된 비휘발성 기억 장치를 구비한다.
또한, 본 발명의 비휘발성 기억 소자의 제조 방법은 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 위치하고, 상기 제 1 전극 및 상기 제 2 전극 사이에 주어지는 전기적 신호에 근거하여 가역적으로 저항값이 변화하는 저항 변화층을 구비하며, 상기 저항 변화층은 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x<2.5를 만족하도록 구성되는 비휘발성 기억 소자의 제조 방법으로서, 상기 탄탈 산화물을 스퍼터법에 의해 형성한다.
본 발명의 상기 목적, 다른 목적, 특징 및 이점은 첨부 도면 참조 하에, 이하의 바람직한 실시의 형태의 상세한 설명으로부터 분명해질 것이다.
(발명의 효과)
본 발명에 따르면, 고속 동작이 가능하고, 또한 가역적으로 안정한 재기입 특성과, 양호한 저항값의 리텐션 특성을 갖고, 반도체 제조 프로세스와 친화성이 높은 비휘발성 기억 소자 및 그 제조 방법, 및 그 비휘발성 기억 소자를 구비하는 비휘발성 반도체 장치 등이 얻어진다.
도 1은 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 일 구성예를 나타내는 단면도이다.
도 2는 기판 온도를 30℃로 하고, O2 유량비를 0.5%로 한 경우에 수득된, 막 두께가 40㎚의 탄탈 산화물로 이루어지는 가변 저항층의 XRD(X선 회절) 차트이다.
도 3은 정보를 기입하는 경우의 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 동작예를 나타내는 도면이다.
도 4는 정보를 판독하는 경우의 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 동작예를 나타내는 도면이다.
도 5는 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 구비하는 가변 저항층의 저항값과 펄스 인가 회수의 관계를 나타내는 도면으로서, (a)는, 가변 저항층의 막 두께가 25㎚인 경우의 저항값과 펄스 인가 회수의 관계를 나타내는 도면이며, (b)는 가변 저항층의 막 두께가 220㎚인 경우로서, 전극 사이에 전기적 펄스를 연속적으로 인가했을 때의 가변 저항층의 저항값과 전기적 펄스의 인가 회수의 관계를 나타내는 도면이다.
도 6은 비휘발성 기억 소자의 전기적인 특성을 나타내는 도면으로서, (a)는 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 전류-전압 특성을 나타내는 도면, (b) 및 (c)는 비교예 1 및 비교예 2에 따른 비휘발성 기억 소자의 전류-전압 특성을 각각 나타내는 도면이다.
도 7은 오거 분석(Auger Analysis)의 결과를 나타내는 도면으로서, (a)는 상술한 바와 같은 저항 변화 현상을 나타내고, 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 구비하는 가변 저항층으로서의 시료의 깊이 방향의 오거 분석의 결과를 나타내는 도면, (b)는 상술한 바와 같은 저항 변화 현상을 나타내지 않는 금속 Ta 시료의 깊이 방향의 오거 분석의 결과를 나타내는 도면이다.
도 8은 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 구비하는 가변 저항층의 산소 함유율과 성막 가스의 O2 유량비의 관계를 나타내는 도면이다.
도 9는 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 구비하는 가변 저항층의 O2 유량비와 저항율의 관계를 나타내는 도면이다.
도 10은 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 구비하는 가변 저항층의 산소 함유율과 저항율의 관계를 나타내는 도면이다.
도 11은 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 구비하는 가변 저항층의 산소 함유율과 저항 변화 특성의 관계를 나타내는 도면이다.
도 12는 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 전극 면적과 초기 저항값의 관계를 나타내는 도면이다.
도 13은 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 동작하는 경우에, 전극 사이에 인가되는 전기적 펄스의 폭과 가변 저항층의 저항값의 관계를 나타내는 도면이다.
도 14는, 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자에 있어서, 제 1 전극층이 Pt로 이루어지고, 제 2 전극층이 Ir로 이루어지는 경우의 펄스 인가에 의한 저항 변화 특성을 나타내는 도면이다.
도 15는, 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자에 있어서, 제 1 전극층이 Pt로 이루어지고, 제 2 전극층이 Cu로 이루어지는 경우의 펄스 인가에 의한 저항 변화 특성을 나타내는 도면이다.
도 16은, 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자에 있어서, 제 1 전극층이 Pt로 이루어지고, 제 2 전극층이 Au로 이루어지는 경우의 펄스 인가에 의한 저항 변화 특성을 나타내는 도면이다.
도 17은, 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자에 있어서, 제 1 전극층이 Pt로 이루어지고, 제 2 전극층이 Ag로 이루어지는 경우의 펄스 인가에 의한 저항 변화 특성을 나타내는 도면이다.
도 18은, 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자에 있어서, 제 1 전극층이 Pt로 이루어지고, 제 2 전극층이 TiN으로 이루어지는 경우의 펄스 인가에 의한 저항 변화 특성을 나타내는 도면이다.
도 19는 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 변형예의 구성을 나타내는 단면도이다.
도 20은 본 발명의 제 2 실시의 형태에 따른 비휘발성 기억 장치의 구성을 나타내는 블록도이다.
도 21은 도 20에서의 A부의 구성(4비트 분량의 구성)을 나타내는 사시도이다.
도 22는 본 발명의 제 2 실시의 형태에 따른 비휘발성 기억 장치가 구비하는 비휘발성 기억 소자의 구성을 나타내는 단면도이다.
도 23은 본 발명의 제 2 실시의 형태에 따른 비휘발성 기억 장치가 구비하는 비휘발성 기억 소자의 변형예의 구성을 나타내는 단면도이다.
도 24는 본 발명의 다층화 구조의 비휘발성 기억 장치가 구비하는 메모리 어레이의 구성을 나타내는 사시도이다.
도 25는 본 발명의 제 2 실시의 형태에 따른 비휘발성 기억 장치의 동작예를 나타내는 타이밍 차트이다.
도 26은 본 발명의 제 3 실시의 형태에 따른 비휘발성 기억 장치의 구성을 나타내는 블록도이다.
도 27은 도 26에서의 C부의 구성(2비트 분량의 구성)을 나타내는 단면도이다.
도 28은 본 발명의 제 3 실시의 형태에 따른 비휘발성 기억 장치의 동작예를 나타내는 타이밍 차트이다.
도 29는 본 발명의 제 4 실시의 형태에 따른 비휘발성 반도체 장치의 구성을 나타내는 블록도이다.
도 30은 본 발명의 제 4 실시의 형태에 따른 비휘발성 반도체 장치가 구비하는 구제 어드레스 저장 레지스터의 구성을 나타내는 블록도이다.
도 31은 본 발명의 제 4 실시의 형태에 따른 비휘발성 반도체 장치가 구비하는 구제 어드레스 저장 레지스터의 구성을 나타내는 단면도이다.
도 32는 본 발명의 제 4 실시의 형태에 따른 비휘발성 반도체 장치의 제조 프로세스의 주요 흐름을 나타내는 흐름도이다.
도 33은 종래의 기억 소자의 구성을 나타내는 단면도이다.
(부호의 설명)
100 : 비휘발성 기억 소자 101 : 기판
102 : 산화물층 103 : 제 1 전극층
104 : 가변 저항층 105 : 제 2 전극층
200 : 비휘발성 기억 장치 201 : 메모리 본체부
202 : 메모리 어레이 203 : 행 선택 회로/드라이버
204 : 열 선택 회로/드라이버 205 : 기입 회로
206 : 센스 앰프 207 : 데이터 입출력 회로
208 : 어드레스 입력 회로 209 : 제어 회로
210 : 비휘발성 기억 소자 211 : 상부 배선
212 : 하부 배선 213 : 상부 전극
214 : 가변 저항층 215 : 내부 전극
216 : 전류 억제 소자 217 : 하부 전극
218 : 오믹 저항층 219 : 제 2 가변 저항층
300 : 비휘발성 기억 장치 301 : 메모리 본체부
302 : 메모리 어레이 303 : 행 선택 회로/드라이버
304 : 열 선택 회로 305 : 기입 회로
306 : 센스 앰프 307 : 데이터 입출력 회로
308 : 셀 플레이트 전원 309 : 어드레스 입력 회로
310 : 제어 회로 313 : 비휘발성 기억 소자
314 : 상부 전극 315 : 가변 저항층
316 : 하부 전극 400 : 비휘발성 반도체 장치
401 : 반도체 기판 402 : CPU
403 : 입출력 회로 404 : 논리 회로
405 : 아날로그 회로 406 : BIST 회로
407 : SRAM
408 : 구제(救濟) 어드레스 저장 레지스터
409 : 비휘발성 기억 소자 410 : 기입 회로
411 : 판독 회로 412 : 래치 회로
BL0, BL1, … : 비트선 M11, M12, … : 메모리셀
T11, T12, … : 트랜지스터 WL0, WL1, … : 워드선
이하, 본 발명의 실시의 형태를, 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 붙여 그 설명은 생략하는 경우가 있다.
(제 1 실시의 형태)
[비휘발성 기억 소자의 구성]
도 1은 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 일 구성예를 나타내는 단면도이다.
도 1에 나타내는 바와 같이, 비휘발성 기억 소자(100)는 기판(101)과, 그 기판(101) 상에 형성된 산화물층(102)과, 그 산화물층(102)에 형성된 제 1 전극층(103)과, 제 2 전극층(105)과, 제 1 전극층(103) 및 제 2 전극층(105) 사이에 유지된 가변 저항층(104)을 구비하고 있다.
이 비휘발성 기억 소자(100)를 구동하는 경우, 외부의 전원에 의해 소정의 조건을 만족시키는 전압(전기 신호)을 제 1 전극층(103)과 제 2 전극층(105) 사이에 인가한다. 전압 인가의 방향(전압의 극성)에 따라, 비휘발성 기억 소자(100)의 가변 저항층(104)의 저항값이 증가 또는 감소한다. 예컨대, 소정의 임계값 전압보다 큰 펄스 전압이 인가된 경우, 가변 저항층(104)의 저항값이 증가 또는 감소하는 한편, 그 임계값 전압보다 작은 펄스 전압이 인가된 경우, 가변 저항층(104)의 저 항값은 변화하지 않는다.
제 1 전극층(103) 및 제 2 전극층(105)의 재료로는, 예컨대, Pt, Ir, Cu, Au, Ag, TiN 및 TiAlN 등을 이용할 수 있다.
가변 저항층(104)은 탄탈 산화물로 구성되어 있다. 여기서, 이 탄탈 산화물은 TaOx로 나타낸 경우에 0<x<2.5를 만족하는 것이다. x가 이 범위 내인 이유에 대해서는 후술한다.
또, 기판(101)으로는, 실리콘 단결정 기판 또는 반도체 기판을 이용할 수 있지만, 이들에 한정되는 것은 아니다. 가변 저항층(104)은 비교적 낮은 기판 온도로 형성할 수 있기 때문에, 수지 재료 등의 위에 가변 저항층(104)을 형성할 수 있다.
[비휘발성 기억 소자의 제조 방법]
다음으로 본 실시의 형태의 비휘발성 기억 소자(100)의 제조 방법에 대하여 설명한다.
우선, 단결정 실리콘인 기판(101) 상에, 두께 200㎚의 산화물층(SiO2로 이루어지는 절연층)(102)을 열산화법에 의해 형성한다. 그리고, 제 1 전극층(103)으로서의 두께 100㎚의 Pt 박막을, RF 마그네트론 스퍼터법에 의해 산화물층(102) 상에 형성한다. 여기서, 성막 시의 진공도는 1.0Pa, RF 파워는 250W, Ar 유량은 10sccm, 성막 시간은 20분으로 했다.
다음으로 제 1 전극층(103) 상에, 가변 저항층(104)으로서의 탄탈 산화물막 을 형성한다. 이 성막에는 Ta 타깃을 이용한 반응성 RF 스퍼터법을 이용했다. 이 때의 성막 조건을 표 1에 나타낸다.
Figure 112008087343030-PCT00001
마지막으로, 가변 저항층(104) 상에, 제 2 전극층(105)으로서의 두께 150㎚의 Pt 박막을 RF 스퍼터법에 의해 형성한다. 이 경우의 성막 조건은 제 1 전극층(103)을 형성하는 경우와 마찬가지이다.
도 2는 기판 온도를 30℃로 하고, O2 유량비(스퍼터 가스 중 O2의 유량비율)를 0.5%로 한 경우에 수득된, 막 두께가 40㎚의 탄탈 산화물로 이루어지는 가변 저항층의 XRD(X선 회절) 차트이다. 도 2에 나타내는 바와 같이, 금속 Ta의 피크를 확인할 수 없기 때문에, 탄탈 산화물이 수득된 것으로 추정된다. 또한, 2θ가 30 내지 40도에서 폭넓은 피크를 확인할 수 있기 때문에, 비정질 상태라고 생각할 수 있다. 또, 2θ가 56도인 피크는 실리콘 기판에 기인하는 것이다.
또, 가변 저항층(104)의 형성에 있어서, 탄탈 산화물을 타깃으로 하는 것에 의해, 02 등의 반응성 가스를 사용하지 않는 스퍼터법을 이용하도록 하여도 좋다.
[비휘발성 기억 소자의 동작예]
다음으로 본 실시의 형태의 비휘발성 기억 소자(100)의 메모리로서의 동작예, 즉 정보의 기입/판독을 행하는 경우의 동작예를 도면을 참조하여 설명한다.
도 3은 정보를 기입하는 경우의 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 동작예를 나타내는 도면이다.
제 1 전극층(103)과 제 2 전극층(105) 사이(이하, 전극 사이라고 하는 경우가 있음)에 펄스 폭이 100nsec의 극성이 다른 2종류의 전기적 펄스를 교대로 인가하면, 가변 저항층(104)의 저항값이 도 3에 나타내는 바와 같이 변화된다. 즉, 부전압 펄스(전압 E1, 펄스 폭 100nsec)를 전극 사이에 인가한 경우, 가변 저항층(104)의 저항값이 고저항값 Rb(850Ω)로부터 저저항값 Ra(150Ω)로 감소한다. 한편, 정전압 펄스(전압 E2, 펄스 폭100nsec)를 전극 사이에 인가한 경우, 가변 저항층(104)의 저항값이 저저항값 Ra로부터 고저항값 Rb로 증가한다. 또, 여기서는, 전압 E1을 -3.5V로 하고, 전압 E2를 +2.5V로 하고 있다.
이 도 3에 나타내는 예에서는, 고저항값 Rb를 정보 「0」으로, 저저항값 Ra를 정보 「1」로 각각 할당하고 있다. 그 때문에, 가변 저항층(104)의 저항값이 고저항값 Rb가 되도록 정전압 펄스를 전극 사이에 인가함으로써, 정보 「0」이 기입되고, 또한 저저항값 Ra로 되도록 부전압 펄스를 전극 사이에 인가함으로써 정보 「1」이 기입되게 된다.
도 4는 정보를 판독하는 경우의 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 동작예를 나타내는 도면이다.
정보 판독을 행하는 경우, 가변 저항층(104)의 저항값을 변화시킬 때에 인가하는 전기적 펄스보다 진폭이 작은 판독용 전압 E3(｜E3｜<｜E1｜, ｜E3｜<｜E2｜)을 전극 사이에 인가한다. 그 결과, 가변 저항층(104)의 저항값에 대응한 전류가 출력되고, 그 출력 전류값을 검출함으로써 기입되어 있는 정보의 판독이 가능해진다.
도 4에 나타내는 예에서는, 출력 전류값 Ia가 저항값 Ra에, 출력 전류값 Ib가 저항값 Rb에 각각 대응하므로, 출력 전류값 Ia가 검출된 경우는 정보 「1」이, 출력 전류값 Ib가 검출된 경우는 정보 「0」이 각각 판독되게 된다.
이상과 같이, 제 1 전극층(103)과 제 2 전극층(105) 사이에 유지된 영역에서, 가변 저항층(104)이 기억부로서 기능하는 것에 의해, 비휘발성 기억 소자(100)가 메모리로서 동작하게 된다.
[비휘발성 기억 소자의 저항 변화 특성]
다음으로 본 실시의 형태의 비휘발성 기억 소자(100)에 대하여 전기적 펄스를 인가한 경우의 저항 변화 특성에 대하여 설명한다.
도 5(a)는 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 구비하는 가변 저항층(104)의 저항값과 펄스 인가 회수의 관계를 나타내는 도면이다. 이 도 5에는, 제 1 전극층(103)과 제 2 전극층(105) 사이에 펄스 폭이 100nsec인 극성이 다른 2종류의 전기적 펄스를 교대로 인가한 결과가 도시되어 있다.
이와 같이 2종류의 전기적 펄스를 교대로 전극 사이에 인가한 결과, 도 5(a)에 나타내는 바와 같이, 가변 저항층(104)의 저항값은 가역적으로 변화되었다. 구체적으로는, 부전압 펄스(전압 -3.5V, 펄스 폭 100nsec)를 전극 사이에 인가한 경우, 가변 저항층(104)의 저항값이 감소하여 150Ω(저저항값)으로 되고, 정전압 펄스(전압 +2.5V, 펄스 폭 100nsec)를 전극 사이에 인가한 경우, 가변 저항층(104)의 저항값이 증가하여 850Ω(고저항값)으로 되었다. 또한, 이러한 저항 변화는 펄스를 20,000회 연속하여 인가하여도 안정하게 계속되었다.
이상으로부터, 가변 저항층(104)을 이용함으로써, 저전압으로 안정하고 가역적인 재기입 특성을 갖은 저항 변화형의 비휘발성 기억 소자가 실현 가능한 것을 확인할 수 있다.
이 도 5(a)에 나타내는 결과는, 가변 저항층(104)의 막 두께가 25㎚이고, 직경 2㎛의 원형 패턴인 것이다. 이하의 설명에서, 특별한 양해가 없는 경우, 가변 저항층(104)의 크기는 그대로이다.
또, 도 5(b)에는, 가변 저항층의 막 두께가 220㎚인 경우로서, 전극 사이에 전기적 펄스를 연속적으로 인가했을 때의 가변 저항층의 저항값과 전기적 펄스의 인가 회수의 관계가 도시되어 있다. 이 도 5(b)에 나타내는 결과로부터도, 본 실시의 형태에 따른 비휘발성 기억 소자가 100nsec인 전기적 펄스로 동작하는 것을 알 수 있다. 이들 결과로부터, 막 두께에 대하여 넓은 저항 변화 영역을 갖는 것을 알 수 있다. 그 때문에, 본 실시의 형태에 따른 비휘발성 기억 소자에서 가변 저항층을 형성하는 경우, 그 막 두께를 조정함으로써, 다른 회로 영역 등을 형성하는 반도체 프로세스와의 매칭을 용이하게 취할 수 있다.
[비휘발성 기억 소자의 전류-전압 특성]
다음으로 본 실시의 형태의 비휘발성 기억 소자(100)에 있어서의 전류-전압 특성에 대하여, 비교예와 대비하면서 설명한다.
도 6(a)는 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 전류-전압 특성을 나타내는 도면이며, 도 6(b) 및 (c)는 비교예 1 및 비교예 2에 따른 소자의 전류-전압 특성을 각각 나타내는 도면이다.
여기서, 비교예 1은 금속 Ta가 제 1 전극층과 제 2 전극층 사이에 유지된 구조의 소자이며, 비교예 2는 산화가 진행된 Ta2O5가 제 1 전극층과 제 2 전극층 사이에 유지된 구조의 소자이다.
도 6(a)에 나타내는 바와 같이, 본 실시의 형태의 비휘발성 기억 소자(100)의 경우, 전류-전압 특성에 히스테리시스 특성이 나타난다. 이에 대하여, 도 6(b) 및 (c)에 나타내는 바와 같이, 비교예 1 및 비교예 2에 따른 소자의 경우, 전류-전압 특성에 히스테리시스 특성은 보이지 않는다.
이상으로부터, 가변 저항층(104)을 이용하는 것에 의해, 본 실시의 형태의 비휘발성 기억 소자(100)가 저항 변화형의 비휘발성 기억 소자로서 기능하는 것을 확인할 수 있다.
또, 실제로, 비교예 1 및 비교예 2에 대하여 전기적 펄스를 인가하여도, 저항 변화 현상은 인정을 받을 수 없었다. 따라서, 이들 비교예 1 및 비교예 2를, 가역적인 재기입 특성을 갖는 저항 변화형의 비휘발성 기억 소자로서 이용할 수는 없다.
[가변 저항층의 조성]
다음으로 탄탈 산화물로 구성되는 가변 저항층(104)의 조성에 대하여 설명한다.
도 7(a)는, 상술한 바와 같이 저항 변화 현상을 나타내는, 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 구비하는 가변 저항층으로서의 시료의 깊이 방향의 오거 분석의 결과를 나타내는 도면이며, 도 7(b)는, 상술한 바와 같이, 저항 변화 현상을 나타내지 않는 금속 Ta 시료의 깊이 방향의 오거 분석의 결과를 나타내는 도면이다.
또, 이 금속 Ta 시료는, 상술한 비교예 1에서의 것과 동일하며, 그 두께는 20㎚이다. 이 금속 Ta 시료 상에, 두께 50㎚의 Pt 상부 전극을 형성하고 있다.
도 7(a)와 도 7(b)를 비교하면 명백한 바와 같이, 저항 변화 현상을 나타내는 시료 쪽만, 탄탈이 산화되어 있는 것을 이해할 수 있다. 여기서의 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 구비하는 가변 저항층으로서의 시료에서의 Ta와 O의 원자비를 분석하면, O/Ta=0.5/1이었다.
또한, 보다 정확한 조성 분석을 RBS(Rutherford Backscattering Spectrometry)법에 의해 실시했다. 그 결과, 오거 분석에서 「O/Ta=0.5/1」 원자비의 시료 조성은, O/Ta=1.4/1이었다. 또, RBS법에 의한 조성 분석은 막 전체가 평균적인 조성이다. 이와 같이, 오거 분석 결과와 RBS 분석 결과가 다른 것은, 문헌에서도 보고되어 있다(예컨대, Journal of Vacuum Science A, Volume 21, No3, (2003) P616-622, Pei-Chuen Jiang and J. S. Chen). 상기 문헌에서, 오거 분석은 재료마다 감도 계수를 보정해야 하고, 일반적으로 RBS 분석 쪽이 오거 분석보다 신뢰성이 있는 것으로 기술되어 있다.
이 RBS 분석의 결과는, 도 7(a)의 오거 분석의 결과에서는 탄탈 산화물의 막 두께 방향 중앙 부분의 조성에 상당한다. 도 7(a)로부터, 탄탈 산화물층의 양 계면(Pt층과의 계면) 근방에서는, 산소 함유율이 증가하고 있는 것을 알 수 있다. 따라서, 계면 부분의 산소 함유율은 RBS법에 의해 분석된 조성보다 높을 가능성이 있다.
도 8은 스퍼터 가스 중의 O2 유량비와 RBS법으로 분석한 가변 저항층인 산화탄탈층의 산소 함유율의 관계를 나타내는 도면이다. O2 유량비가 7% 이상의 조건에서는 산소 함유율이 포화하는 경향을 보이지만, O2 유량비에 의해 산화탄탈층의 조성을 연속적으로 제어할 수 있는 것을 알 수 있다. 즉, 탄탈 산화물층을 반응성 RF 스퍼터법에 의해 형성할 때, 스퍼터 가스 중의 O2 유량비를 제어함으로써, 탄탈 산화물층의 산소 함유율을 탄탈 산화물층의 두께 방향에 있어서 원하는 일정값으로 제어할 수 있다.
이상에서 설명한 본 실시의 형태의 비휘발성 기억 소자의 저항 변화 특성, 전류-전압 특성 및 가변 저항층의 조성에 의하면, 양호한 저항 변화 현상을 나타내기 때문에, 탄탈이 있는 범위에서 산화되는 것이 중요하다고 생각된다.
[O2 유량비와 저항율의 관계]
다음으로 본 실시의 형태의 비휘발성 기억 소자(100)의 가변 저항층(104)의 제조 공정에서의 O2 유량비와 저항율의 관계에 대하여 설명한다.
도 9는 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 구비하는 가변 저항층의 O2 유량비와 저항율의 관계를 나타내는 도면이다. 도 10은 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 구비하는 가변 저항층의 산소 함유율과 가변 저항층의 저항율의 관계를 나타내는 도면이다. 또, 여기서 나타내는 저항율은 기판(질화막을 형성한 실리콘웨이퍼) 상에 가변 저항층만을 직접형성한 시료를 4단자법에 의해 측정하는 시트 저항값에 근거하여 산출한 것이다.
도 9에 나타내는 바와 같이, O2 유량비의 값에 의해, 가변 저항층(104)의 저항율은 연속적으로 변화하고 있다. 보다, 자세히 설명하면, 상술한 바와 같이, O2 유량비의 값에 의해 탄탈 산화물층(가변 저항층(104))의 산소 함유율은 연속적으로 변화한다. 그리고, 도 10에 나타내는 바와 같이, 산소 함유율에 의해, 가변 저항층(104)의 저항율은 연속적으로 변화한다. 따라서, 가변 저항층(104)의 산소 함유율에 의해, 가변 저항층(104)의 저항율을 연속적으로 제어할 수 있다. 이로부터, 가변 저항층(104)에서 양호한 저항 변화 현상을 얻기 위해서는, 가변 저항층(104)의 산소 함유율이 적절한 범위에 있어야 한다고 생각된다.
본 발명자 등은 도 10에 나타내는 각 산소 함유율을 갖는 시료의 저항율을 측정하고, 그 측정 데이터의 회귀 곡선을 구했다. 도 10에는, 이 측정 데이터(검정색 삼각형으로 나타냄)와 이 회귀 곡선을 나타낸다. 또한, 본 발명자 등은, 이 각 산소 함유율을 갖는 시료에 전기 펄스를 인가하여 저항 변화 특성이 발현하는 것을 확인했다. 상기 회귀 곡선에 따르면, 가변 저항층을 TaOx라고 표기한 경우의 x의 범위가 0<x<2.5의 범위에서 가변 저항층이 도체로 되고(도체로서 정의되는 저항율을 갖는 것으로 되고), 각 시료에 대하여 확인한 바와 같은 저항 변화 현상을 발현한다고 인정된다.
도 11은, 가변 저항층의 산소 함유율이 45~65atm%인 조성 범위에서의 저항 변화 특성을 설명하는 도면으로서, (a)는 산소 함유율과 저항율의 관계를 나타내는 도면, (b)은 산소 함유율이 45atm%인 경우의 펄스 인가 회수와 저항값의 관계를 나타내는 도면, (c)은 산소 함유율이 65atm%인 경우의 펄스 인가 회수와 저항값의 관계를 나타내는 도면이다.
상술한 저항 변화 특성의 측정에 따르면, 도 11(a)에 나타내는 α점(산소 함유율 45atm%)으로부터 β점(산소 함유율 65atm%)의 산소 함유율의 범위에서는, 고저항값이 저저항값의 5배 이상으로 양호했다. α점(산소 함유율 45atm%) 및 β점(산소 함유율 65atm%)의 산소 함유율을 갖는 시료에 대한 펄스 인가 회수에 대한 저항 변화 특성을, 각각, 도 11(b) 및 도 11(c)에 나타낸다. 도 11(b) 및 도 11(c)에 따르면, α점 및 β점의 산소 함유율에 있어서는, 모두, 고저항값이 저저항값의 5배 이상으로 양호한 것을 알 수 있다. 이 측정 결과로부터, 가변 저항층을 TaOx라고 표기한 경우의 x의 범위가 0<x≤1.9의 범위에서, 양호한 저항 변화 현상이 인정된다. 또한, α점(산소 함유율 45atm%)으로부터 β점(산소 함유율 65atm%)에 걸친 산소 함유율의 범위에서는, 고저항값이 저저항값의 5배 이상으로 양호하기 때문에, 이 조성 범위는 기억 소자로서 안정한 동작을 실현할 수 있어 적절한 조성 범위라고 생각된다. 따라서, 산소 함유율이 45 내지 65atm%의 조성 범위, 즉 가변 저항층을 TaOx라고 표기한 경우의 x의 범위가 0.8≤x≤1.9의 범위가 보다 적절한 가변 저항층의 범위이다(산소 함유율=45atm%이 x=0.8에, 산소 함유율=65atm%이 x=1.9에 각각 대응). 또, RBS법에 의한 조성 분석에서는, 산소 함유량의 분석값은 ±5atm% 정도의 정밀도이다. 따라서, 상기 x의 조성 범위도 이 정밀도에 기인하는 측정 오차를 포함하고, 실제로는, 산소 함유율이 40 내지 70atm%의 조성 범위까지 적절한 조성 범위일 가능성이 있다. 이 조성 범위 이외에도 저항 변화 현상은 확인되거나 인정되지만, 이 조성 범위 내와 비교하면 저항율이 작아지거나 커지기 때문에 고저항값이 저저항값의 5배 미만으로 된다고 생각되고, 기억 소자로서 동작의 안정성이 약간 결여된다고 생각된다.
[확장성]
도 12에, 전극 면적과 소자의 초기 저항값의 관계를, 일례로서 저항율이 6mΩ㎝의 가변 저항층의 경우에 대하여 나타낸다. 도 12로부터 소자 면적의 감소에 따라 저항값이 증가하는 것을 알 수 있다. 소자의 초기 저항값이 도시되어 있는 100 내지 1000Ω의 범위에서, 저항 변화 현상이 확인되었다. 저항율이 같은 가변 저항막을 사용한 경우, 소자 면적을 작게 하면 초기 저항값이 높아져 양호한 저항 변화 현상이 허용되지 않는다. 한편, 소자 면적이 큰 경우에는, 초기 저항값이 낮아져 소자에 충분한 전압을 인가할 수 없게 된다. 이상과 같이, 소자의 초기 저항값에는, 적절한 범위가 있다고 생각된다. 도 11의 β점보다 산소 함유율이 높은 조성에서는, 적절한 초기 저항값을 얻기 위해서는 소자 면적을 확대해야 한다. 그러나, 기억 소자의 면적을 확대시키는 것은 비용면 및 전압 인가의 면에서 과제가 있다. 따라서, 현실적으로는 가변 저항층의 산소 함유율에는 상한이 마련된다.
한편, 도 11의 α점보다 산소 함유율이 낮은 조성에서는, 소자 면적이 미세화한 경우에는, 소자의 초기 저항값이 적절한 범위에 포함될 것으로 예상된다. 장래, 기억 소자 크기는 전극 면적 0.002㎛2까지 미세화되는 것이 예상된다. 전극 면적 0.002㎛2 소자의 초기 저항값은 도 12의 실험값(실측값)으로부터 3×104Ω으로 추정된다. 이 값은, 적절한 초기 저항값의 상한값보다 30배 정도 높다. 따라서, 적절한 초기 저항값을 얻기 위해서는, 저항율을 현상의 6mΩ㎝보다 1/30정도 저하시킨 0.2mΩ㎝ 정도라야 한다. 도 10으로부터, 이 저항율을 갖는 가변 저항층의 산소 함유율은 33atm%(도 10의 최저 산소 함유율의 측정점에서의 산소 함유율) 정도, 즉, 가변 저항층을 TaOx라고 표기한 경우에는 x=0.5이다. 이상으로부터, 장래의 본 발명의 비휘발성 기억 소자의 미세화를 고려하면, 가변 저항층을 구성하는 TaOx의 조성 범위는, 0.5≤x≤1.9인 것이 적절하다고 생각된다.
[인가하는 전기적 펄스의 폭과 저항값의 관계]
다음으로 본 실시의 형태의 비휘발성 기억 소자(100)에 있어서 전극 사이에 인가하는 전기적 펄스의 폭과 가변 저항층(104)의 저항값의 관계에 대하여 설명한다.
도 13은, 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자가 동작하는 경우에, 전극 사이에 인가되는 전기적 펄스의 폭과 가변 저항층의 저항값의 관계를 나타내는 도면이다. 또, 도 9에서, RH는 고저항값을, RL은 저저항값을 각각 나타내고 있다. 또한, 이 RH 및 RL은 각 펄스 폭의 전기적 펄스를 100회 인가한 경우의 가변 저항층(104)의 저항값의 평균값이다.
도 13에 나타내는 바와 같이, 인가하는 전기적 펄스의 폭이 20nsec와 같은 고속 펄스의 경우에도, 저항 변화 현상을 확인할 수 있다. 또한, RH의 값은, 20nsec에서 300nsec 사이에서 거의 일정하다. 한편, RL의 값은, 펄스 폭이 20nsec인 경우에 높아지는 경향을 나타낸다.
[인프린트(In-printed) 특성]
전극 사이에 동극성의 전기적 펄스를 연속하여 인가한 경우의 본 실시의 형태의 비휘발성 기억 소자(100)의 설정된 저항값의 인프린트성은 양호하다. 예컨대, 비휘발성 기억 소자(100)의 전극 사이에 부의 전기적 펄스를 연속하여 20회 인가함으로써 저저항 상태를 연속적으로 발생시킨 후에, 정부(正負)의 전기적 펄스를 교대로 연속하여 인가한 경우에도, 안정하게 고저항 상태 또는 저저항 상태를 반복하고 있다. 또한, 정의 전기적 펄스를 연속하여 20회 인가함으로써 고저항 상태를 연속적으로 발생시킨 후에, 정부의 전기적 펄스를 교대로 연속하여 인가한 경우에도, 마찬가지로 하여 고저항 상태 또는 저저항 상태를 안정적으로 반복하고 있다. 이상의 결과로부터, 본 실시의 형태의 비휘발성 기억 소자(100)는, 이른바 인프린트 내성이 높고, 그에 따라 안정적인 동작을 기대할 수 있다.
[비휘발성 기억 소자의 리텐션 특성(retention property)]
본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자에 있어서 고온 환경 하에서 저항값의 변화를 측정했다. 저저항 상태로 설정한 경우는 초기의 저항값과 비교하여 거의 변화를 인정받을 수 없는 데 대하여, 고저항 상태로 설정한 경우는 변화가 보였다. 따라서, 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 리텐션 특성은 고저항값 측의 변화에 좌우된다고 생각된다. 초기 상태에서의 고저항값과 저저항값의 1/2의 저항값을 기준으로, 이것에 도달하는 시간으로부터 리텐션 시간을 추정하면, 본 실시의 형태의 비휘발성 기억 소자는 180℃의 고온으로 보지한 경우에 리텐션 시간은 100시간 이상이며, 매우 높은 리텐션 특성을 갖고 있다고 생각된다.
[전극 재료]
본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자에 있어서는, 제 1 전극층 또는 제 2 전극층으로서, Pt의 외에 Ir, Cu, Au, Ag, TiN, TiAlN을 적합하게 이용할 수 있다. 제 1 전극층이 Pt로 이루어지고, 제 2 전극층이 Ir로 이루어지는 경우의 펄스 인가에 의한 저항 변화 특성을 도 14에 나타낸다. 제 1 전극층이 Pt로 이루어지고, 제 2 전극층이 Cu로 이루어지는 경우의 펄스 인가에 의한 저항 변화 특성을 도 15에 나타낸다. 제 1 전극층이 Pt로 이루어지고, 제 2 전극층이 Au로 이루어지는 경우의 펄스 인가에 의한 저항 변화 특성을 도 16에 나타낸다. 제 1 전극층이 Pt로 이루어지고, 제 2 전극층이 Ag로 이루어지는 경우의 펄스 인가에 의한 저항 변화 특성을 도 17에 나타낸다. 제 1 전극층이 Pt로 이루어지고, 제 2 전극층이 TiN으로 이루어지는 경우의 펄스 인가에 의한 저항 변화 특성을 도 18에 나타낸다. 도 14 내지 도 18에서, Ir, Cu, Au, Ag, TiN의 각 전극 재료는, Pt과 마찬가지로 하여 제작했다. 또한, 인가 펄스는 100nsec이다. 도 14 내지 도 18로부터 명백한 바와 같이, 제 1 전극층 및 제 2 전극층이 상기 전극 재료의 조합으로 이루어지는 모든 경우에서, 양호한 저항 변화 현상이 확인되었다.
또, 본 실시의 형태에서는, 도 1에 나타낸 바와 같이, 저항 변화층(104)이, 아래쪽에 마련된 제 1 전극층(103)과, 위쪽에 마련된 제 2 전극층(105)에 의해 사이에 유지되도록 구성되어 있고, 또한 저항 변화층(104)의 양 단부와 제 2 전극층(105)의 양 단부가 단면에서 보아 일치되어 있지만, 이것은 일례이며, 본 발명은 이러한 구성에 한정되는 것은 아니다.
도 19(a)~(c)는, 본 발명의 제 1 실시의 형태에 따른 비휘발성 기억 소자의 변형예의 구성을 나타내는 단면도이다. 또, 이들의 도 19(a)~(c)에 있어서는, 기판 및 산화물층을 편의상 생략하고 있다.
도 19(a)에 나타내는 변형예에서는, 제 1 전극층(103A), 가변 저항층(104A), 및 제 2 전극층(105A)이 순차로 적층되어 구성되어 있고, 이들 제 1 전극층(103A), 가변 저항층(104A) 및 제 2 전극층(105A)의 양 단부는 단면에서 보아 일치되어 있지 않다. 이에 대하여, 도 19(b)에 나타내는 변형예에서는, 마찬가지로 제 1 전극층(103B), 가변 저항층(104B) 및 제 2 전극층(105B)이 적층되어 구성되어 있지만, 이들 제 1 전극층(103B), 가변 저항층(104B) 및 제 2 전극층(105B)의 양 단부가 단면에서 보아 모두 일치되어 있다. 본 발명의 비휘발성 기억 소자는 이와 같이 구성되어 있어도 좋다.
또한, 본 실시의 형태에 따른 비휘발성 기억 소자(100) 및 상기의 2개의 변형예에 있어서는, 어느 것이나 가변 저항층이 상하에 배치된 전극 사이에 유지되도록 구성되어 있지만, 가변 저항층의 양 단면에 전극을 형성함으로써, 가변 저항층의 주면에 평행한 방향으로 전류를 흘리는 것과 같은 구성으로 하여도 좋다. 즉, 도 19(c)에 나타내는 바와 같이, 가변 저항층(104C)의 한쪽 단면에 제 1 전극(103C)을, 다른 쪽의 단면에 제 2 전극(105C)을 각각 형성하고, 그 가변 저항층(104C)의 주면에 평행한 방향으로 전류를 흘리도록 구성되어도 좋다.
그런데, 도시하지 않지만, 본 실시의 형태에 따른 비휘발성 기억 소자는 절연층(층간 절연막)을 구비하고 있다. 또, CVD법 등에 의해 불소 도핑의 산화막을 형성하고, 이것을 절연층으로 할 수도 있다. 또한, 절연층을 구비하지 않는 구성이라도 좋다.
또한, 마찬가지로, 도시하지 않지만, 본 실시의 형태에 따른 비휘발성 기억 소자는 배선층을 구비하고 있다. 배선 재료로는, 예컨대, Al, W, Cu 등을 이용할 수 있다. 또, 이 배선층을 구비하지 않은 구성이라도 좋다.
(제 2 실시의 형태)
상술한 제 1 실시의 형태에 따른 비휘발성 기억 소자는, 여러 가지 형태의 비휘발성 반도체 장치에 적용할 수 있다. 제 2 실시의 형태에 따른 반도체 장치는, 제 1 실시의 형태에 따른 비휘발성 기억 소자를 구비하는 비휘발성 기억 장치이고, 워드선과 비트선의 교점(입체 교차점)에 액티브층을 개재시킨, 이른바 크로스 포인트형의 것이다.
[제 2 실시의 형태에 따른 반도체 장치의 구성]
도 20은 본 발명의 제 2 실시의 형태에 따른 비휘발성 기억 장치의 구성을 나타내는 블록도이다. 또한, 도 21은 도 20에서의 A부의 구성(4비트 분량의 구성)을 나타내는 사시도이다.
도 20에 나타내는 바와 같이, 본 실시의 형태에 따른 비휘발성 기억 장치(200)는, 반도체 기판 상에, 메모리 본체부(201)를 구비하고, 이 메모리 본체부(201)는 메모리 어레이(202)와, 행 선택 회로/드라이버(203)와, 열 선택 회로/드라이버(204)와, 정보를 기입하기 위한 기입 회로(205)와, 선택 비트선에 흐르는 전류량을 검출하고, 데이터 「1」 또는 「0」이라고 판정하는 센스 앰프(206)와, 단자(DQ)를 사이에 마련하여 입출력 데이터의 입출력 처리를 행하는 데이터 입출력 회로(207)를 구비하고 있다. 또한, 비휘발성 기억 장치(200)는 외부로부터 입력되는 어드레스 신호를 받는 어드레스 입력 회로(208)와, 외부로부터 입력되는 컨트롤 신호에 근거하여, 메모리 본체부(201)의 동작을 제어하는 제어 회로(209)를 더 구비하고 있다.
메모리 어레이(202)는, 도 20 및 도 21에 나타내는 바와 같이, 반도체 기판의 위에 서로 평행하게 형성된 복수의 워드선(WL0, WL1, WL2, …)과, 이들 복수의 워드선(WL0, WL1, WL2, …)의 위쪽에 그 반도체 기판의 주면에 평행한 면내에서 서로 평행하도록, 또한 복수의 워드선(WL0, WL1, WL2, …)에 입체 교차하도록 형성된 복수의 비트선(BL0, BL1, BL2, …)을 구비하고 있다.
또한, 이들의 복수의 워드선(WL0, WL1, WL2, …)과 복수의 비트선(BL0, BL1, BL2, …)의 입체 교차점에 대응하여 매트릭스 형상으로 마련된 복수의 메모리셀(M111, M112, M113, M121, M122, M123, M131, M132, M133, …)(이하, 메모리셀(M111, M112, …)」이라 나타냄)이 마련되어 있다.
여기서, 메모리셀(M111, M112, …)은 제 1 실시의 형태에 따른 비휘발성 기억 소자에 상당하고, 탄탈 산화물을 포함하는 가변 저항층을 갖고 있다. 단, 본 실시의 형태에서, 이들 메모리셀(M111, M112, …)은, 후술하는 바와 같이, 전류 억제 소자를 구비하고 있다.
또, 도 20에서의 메모리셀(M111, M112, …)은 도 21에서 참조 부호 210으로 도시되어 있다.
어드레스 입력 회로(208)는 외부 회로(도시하지 않음)로부터 어드레스 신호를 수취하고, 이 어드레스 신호에 근거하여 행 어드레스 신호를 행 선택 회로/드라이버(203)에 출력함과 아울러, 열 어드레스 신호를 열 선택 회로/드라이버(204)에 출력한다. 여기서, 어드레스 신호는, 복수의 메모리셀(M111, M112, …) 중 선택되는 특정한 메모리셀의 어드레스를 나타내는 신호이다. 또한, 행 어드레스 신호는 어드레스 신호로 도시된 어드레스 중 행의 어드레스를 나타내는 신호이며, 열 어드레스 신호는 어드레스 신호로 도시된 어드레스 중 열의 어드레스를 나타내는 신호이다.
제어 회로(209)는, 정보의 기입 사이클에 있어서는, 데이터 입출력 회로(207)에 입력된 입력 데이터(Din)에 따라, 기입용 전압의 인가를 지시하는 기입 신호를 기입 회로(205)로 출력한다. 한편, 정보의 판독 사이클에 있어서, 제어 회로(209)는 판독용 전압의 인가를 지시하는 판독 신호를 열 선택 회로/드라이버(204)로 출력한다.
행 선택 회로/드라이버(203)는 어드레스 입력 회로(208)로부터 출력된 행 어드레스 신호를 수취하고, 이 행 어드레스 신호에 따라, 복수의 워드선(WL0, WL1, WL2, …) 중 몇 개인가를 선택하고, 그 선택된 워드선에 대하여, 소정의 전압을 인가한다.
또한 열 선택 회로/드라이버(204)는, 어드레스 입력 회로(208)로부터 출력된 열 어드레스 신호를 수취하고, 이 열 어드레스 신호에 따라, 복수의 비트선(BL0, BL1, BL2, …) 중 몇 개인가를 선택하고, 그 선택된 비트선에 대하여, 기입용 전압 또는 판독용 전압을 인가한다.
기입 회로(205)는, 제어 회로(209)로부터 출력된 기입 신호를 받은 경우, 행 선택 회로/드라이버(203)에 대하여 선택된 워드선에 대한 전압의 인가를 지시하는 신호를 출력함과 아울러, 열 선택 회로/드라이버(204)에 대하여 선택된 비트선에 대하여 기입용 전압의 인가를 지시하는 신호를 출력한다.
또한, 센스 앰프(206)는, 정보의 판독 사이클에 있어서, 판독 대상으로 되는 선택 비트선에 흐르는 전류량을 검출하고, 데이터 「1」 또는 「0」이라고 판정한다. 그 결과 수득된 출력 데이터(DO)는 데이터 입출력 회로(207)를 통해, 외부 회로로 출력된다.
[제 2 실시의 형태에 따른 비휘발성 기억 장치가 구비하는 비휘발성 기억 소자의 구성]
도 22는 본 발명의 제 2 실시의 형태에 따른 비휘발성 기억 장치가 구비하는 비휘발성 기억 소자의 구성을 나타내는 단면도이다. 또, 도 22에서는, 도 21의 B부에서의 구성이 도시되어 있다.
도 22에 나타내는 바와 같이, 본 실시의 형태에 따른 비휘발성 기억 장치가 구비하는 비휘발성 기억 소자(210)는 구리 배선인 하부 배선(212)(도 21에서의 워드선(WL1)에 상당함)과 같이 상부 배선(211)(도 21에서의 비트선(BL1)에 상당함) 사이에 유지되어 있고, 하부 전극(217)과, 전류 억제 소자(216)와, 내부 전극(215)과, 가변 저항층(214)과, 상부 전극(213)이 순서대로 적층되어 구성되어 있다.
여기서, 내부 전극(215), 가변 저항층(214) 및 상부 전극(213)은, 도 1에 나타낸 제 1 실시의 형태에 따른 비휘발성 기억 소자(100)의 제 1 전극층(103), 가변 저항층(104) 및 제 2 전극층(105)에 각각 상당한다. 따라서, 가변 저항층(214)은 제 1 실시의 형태와 마찬가지로 하여 형성된다.
전류 억제 소자(216)는, TaN인 내부 전극(215)을 통해, 가변 저항층(214)과 직렬 접속되어 있고, 전류 억제 소자(216)와 가변 저항층(214)은 전기적으로 접속되어 있다. 이 전류 억제 소자(216)는, MIM(Metal-Insulator-Metal; 금속-절연체-금속의 의미) 다이오드 또는 MSM(Metal-Semiconductor-Metal; 금속-반도체-금속의 의미) 다이오드로 대표되는 소자이며, 전압에 대하여 비선형인 전류 특성을 나타내는 것이다. 또한, 이 전류 억제 소자(216)는 전압에 대하여 쌍방향성의 전류 특성을 갖고 있고, 소정의 임계값 전압 Vf(한쪽 전극을 기준으로 하여, 예컨대, +1V 이상 또는 -1V 이하)로 도통하도록 구성되어 있다.
또, 탄탈 및 그 산화물은 반도체 프로세스에 일반적으로 사용되는 재료이며, 매우 친화성이 높다고 할 수 있다. 그 때문에, 기존의 반도체 제조 프로세스에 용이하게 포함시키는 것이 가능하다.
[제 2 실시의 형태에 따른 비휘발성 기억 장치가 구비하는 비휘발성 기억 소자의 변형예의 구성]
본 실시의 형태에 따른 비휘발성 기억 장치가 구비하는 비휘발성 기억 소자의 구성은 도 22에 나타낸 것에 한정되는 것은 아니고, 이하에 나타내는 구성이더라도 좋다.
도 23(a)~(g)는 본 발명의 제 2 실시의 형태에 따른 비휘발성 기억 장치가 구비하는 비휘발성 기억 소자의 변형예의 구성을 나타내는 단면도이다.
도 23(a)에는, 도 22에 나타내는 구성과 달리, 내부 전극을 구비하지 않고, 가변 저항층(214)이 전류 억제 소자(216) 위에 형성되어 있는 구성이 도시되어 있다.
도 23(b)는 도 22에 나타내는 구성과 달리, 하부 전극, 내부 전극 및 상부 전극을 구비하지 않고, 가변 저항층(214)이 전류 억제 소자(216) 위에 형성되어 있는 구성이 도시되어 있다. 또한, 도 23(c)에는, 도 22에 나타내는 구성과 달리, 하부 전극을 구비하지 않은 구성이 도시되어 있다. 한편, 도시하지는 않지만, 상부 전극을 구비하지 않은 구성도 생각할 수 있다.
도 23(d)에는, 도 22에 나타내는 구성과 달리, 내부 전극 및 전류 억제 소자를 구비하지 않은 구성이 도시되어 있고, 도 23(e)에는, 더하여 상부 전극 및 하부 전극을 구비하지 않은 구성이 도시되어 있다.
또한, 도 23(f)에는, 도 22에 나타내는 구성과 달리, 내부 전극을 구비하지 않고, 그 대신 오믹 저항층(218)을 구비하는 구성이 도시되어 있고, 도 23(g)에는, 내부 전극 대신 제 2 가변 저항층(219)을 구비하는 구성이 도시되어 있다.
또, 이상에서 나타낸 변형예에 있어서, 상부 전극을 구비하지 않은 경우는 상부 배선(211)이 비휘발성 기억 소자의 상부 전극으로서 기능하고, 또한 하부 전극을 구비하지 않은 경우는 하부 배선(212)이 비휘발성 기억 소자의 하부 전극으로서 기능하게 된다.
또한, 메모리셀의 수가 비교적 적은 경우, 선택되지 않는 메모리셀에의 회입 전류가 적어진다. 이러한 경우, 상술한 바와 같은 전류 억제 소자를 구비하지 않는 구성으로 하는 것을 생각할 수 있다.
이상과 같이, 본 실시의 형태에 따른 비휘발성 기억 장치가 구비하는 비휘발성 기억 소자에 관해서는, 여러 가지의 구성을 생각할 수 있다.
[다층화 구조의 비휘발성 기억 장치의 구성예]
도 20 및 도 21에 나타내는 본 실시의 형태에 따른 비휘발성 기억 장치에 있어서의 메모리 어레이를, 3차원으로 적층하는 것에 의해, 다층화 구조의 비휘발성 기억 장치를 실현할 수 있다.
도 24는 본 발명의 다층화 구조의 비휘발성 기억 장치가 구비하는 메모리 어레이의 구성을 나타내는 사시도이다. 도 24에 나타내는 바와 같이, 이 비휘발성 기억 장치는 도시하지 않은 반도체 기판 위에 서로 평행하게 형성된 복수의 하부 배선(212)과, 이들 복수의 하부 배선(212)의 위쪽에 그 반도체 기판의 주면에 평행한 면내에서 서로 평행하고, 또한 복수의 하부 배선(212)에 입체 교차하도록 형성된 복수의 상부 배선(211)과, 이들 복수의 하부 배선(212)과 복수의 상부 배선(211)의 입체 교차점에 대응하여 매트릭스 형상으로 마련된 복수의 메모리셀(210)을 구비하는 메모리 어레이가, 복수 적층되어 이루어지는 다층화 메모리 어레이를 구비하고 있다.
또, 도 24에 나타내는 예에서는, 배선층이 5층이며, 그 입체 교차점에 배치되는 비휘발성 기억 소자가 4층으로 구성되어 있지만, 필요에 따라 이들의 층수를 증감할 수도 있는 것은 물론이다.
이와 같이 구성된 다층화 메모리 어레이를 마련하는 것에 의해, 초대용량 비휘발성 메모리를 실현하는 것이 가능해진다.
또, 제 1 실시의 형태에 있어서 설명한 바와 같이, 본 발명에 있어서의 가변 저항층은 저온으로 성막할 수 있다. 따라서, 본 실시의 형태에서 나타내는 바와 같은 배선 공정에서의 적층화를 행하는 경우에도, 하층 공정에서 형성된 트랜지스터 및 실리사이드 등의 배선 재료에 영향을 주지 않기 때문에, 다층화 메모리 어레이를 용이하게 실현할 수 있다. 즉, 본 발명의 탄탈 산화물을 포함하는 가변 저항층을 이용하는 것에 의해, 다층화 구조의 비휘발성 기억 장치를 용이하게 실현하는 것이 가능해진다.
[비휘발성 기억 장치의 동작예]
다음으로 정보를 기입하는 경우의 기입 사이클 및 정보를 판독하는 경우의 판독 사이클에서의 제 2 실시의 형태에 따른 비휘발성 기억 장치의 동작예에 대하여, 도 25에 나타내는 타이밍 차트를 참조하면서 설명한다.
도 25는 본 발명의 제 2 실시의 형태에 따른 비휘발성 기억 장치의 동작예를 나타내는 타이밍 차트이다. 또, 여기서는, 가변 저항층이 고저항 상태의 경우를 정보 「1」로, 저저항 상태의 경우를 정보 「0」으로 각각 할당했을 때의 동작예를 나타낸다. 또한, 설명의 편의상, 메모리셀(M111, M122)에 대하여 정보의 기입 및 판독을 행하는 경우에 대해서만 나타낸다.
도 25에서의 VP는, 가변 저항 소자와 전류 억제 소자로 구성된 메모리셀의 저항 변화에 필요한 펄스 전압을 나타내고 있다. 여기서는, VP/2<임계값 전압 Vf의 관계가 성립하는 것이 바람직하다. 왜냐하면, 비선택의 메모리셀에 회입하여 흐르는 누설 전류를 억제할 수 있기 때문이다. 그 결과, 정보를 기입할 필요가 없는 메모리셀에 공급되는 여분의 전류를 억제할 수 있어, 저소비 전류화를 보다 한층 도모할 수 있다. 또한, 비선택의 메모리셀에의 의도하지 않는 얕은 기입(일반적으로 디스터브라고 함)이 억제되는 등의 이점도 있다.
또한, 도 25에서, 1회의 기입 사이클에 요하는 시간인 기입 사이클 시간을 tW로, 1회의 판독 사이클에 요하는 시간인 판독 사이클 시간을 tR로 각각 나타내고 있다.
메모리셀(M111)에 대한 기입 사이클에서, 워드선(WL0)에는 펄스 폭 tP의 펄스 전압 VP가 인가되고, 그 타이밍에 따라, 비트선(BL0)에는 마찬가지로 0V의 전압이 인가된다. 이것에 의해, 메모리셀(M111)에 정보 「1」을 기입하는 경우의 기입용 전압이 인가되고, 그 결과, 메모리셀(M111)의 가변 저항층이 고저항화된다. 즉, 메모리셀(M111)에 정보 「1」이 기입되는 것으로 된다.
다음으로 메모리셀(M122)에 대한 기입 사이클에서, 워드선(WL1)에는 펄스 폭 tP의 0V의 전압이 인가되고, 그 타이밍에 따라, 비트선(BL1)에는 마찬가지로 펄스 전압 VP가 인가된다. 이것에 의해, M122에 정보 「0」을 기입하는 경우의 기입용 전압이 인가되고, 그 결과, 메모리셀(M122)의 가변 저항층이 저저항화된다. 즉, 메모리셀(M122)에 정보 「0」이 기입되는 것으로 된다.
메모리셀(M111)에 대한 판독 사이클에 있어서는, 기입 시의 펄스보다 진폭이 작은 펄스 전압으로서, 0V보다 크고 VP/2보다 작은 값의 전압이 워드선(WL0)에 인가된다. 또한, 이 타이밍에 따라, 기입 시의 펄스보다 진폭이 작은 펄스 전압으로서, VP/2보다 크고 VP보다 작은 값의 전압이 비트선(BL0)에 인가된다. 이것에 의해, 고저항화된 메모리셀(M111)의 가변 저항층(214)의 저항값에 대응한 전류가 출력되고, 그 출력 전류값을 검출함으로써 정보 「1」이 판독된다.
다음으로 메모리셀(M122)에 대한 판독 사이클에서, 이전 메모리셀(M111)에 대한 판독 사이클과 마찬가지의 전압이 워드선(WL1) 및 비트선(BL1)에 인가된다. 이것에 의해, 저저항화된 메모리셀(M122)의 가변 저항층(214)의 저항값에 대응한 전류가 출력되고, 그 출력 전류값을 검출함으로써 정보 「0」이 판독된다.
또, 제 1 실시의 형태에서 설명한 바와 같이, 본 발명에 있어서의 탄탈 산화물을 포함하는 가변 저항층을 이용한 경우, 전극 사이에 인가하는 전기적 펄스의 폭이 20nsec 정도인 고속 펄스에서도, 저항 변화 현상을 확인할 수 있다. 따라서, 펄스 폭 tP는 50nsec 정도로 설정할 수 있다.
이와 같이 펄스 폭이 50nsec 정도인 고속 펄스를 이용할 수 있기 때문에, 비휘발성 기억 장치(200)의 제어 회로 등의 주변 회로의 동작 시간 등을 고려한다고 해도, 1회의 기입 사이클 시간 tW는 80nsec 정도로 설정할 수 있다. 그 경우, 예컨대, 데이터 입출력 회로(207)의 단자(DQ)를 통해, 비휘발성 기억 장치(200)의 외부와의 데이터의 입출력을 16비트로 하는 경우, 정보의 기입에 요하는 데이터 전송 속도는, 1초당 25M 바이트로 되어, 매우 고속인 기입 동작을 실현할 수 있다. 또한, 공지의 페이지 모드 또는 버스트 모드 등의 수법을 이용하여, 비휘발성 기억 장치 내부에서의 병렬의 기입 비트수를 늘리는 것에 의해, 한층 더 고속인 기입 동작을 실현하는 것도 가능하다.
종래의 비휘발성 메모리에 있어서, 비교적 고속인 데이터 전송이 가능하다고 알려져 있는 NAND 플래시 메모리의 경우, 상기의 페이지 모드를 이용했다고 해도, 기입에 요하는 데이터 전송 속도는 1초당 10M바이트 정도이다. 이로부터도, 본 실시의 형태의 비휘발성 기억 장치의 기입 동작의 고속성을 확인할 수 있다.
또한, 제 1 실시의 형태에서 설명한 바와 같이, 본 발명에 있어서의 탄탈 산화물을 포함하는 가변 저항층을 이용한 경우, 인프린트성이 낮은 비휘발성 기억 소자를 실현할 수 있다. 즉, 동일한 데이터를 반복 기입한 후에, 그것과 역인 데이터를 기입하는 경우에도, 1회의 고속 펄스로 재기입을 행할 수 있다. 그 때문에, 일반적으로 비휘발성 기억 소자에서 필요한 소거 사이클 또는 리셋 사이클로 대표되는 것과 같은, 기입 전에 한쪽 데이터에 일치시키는 스텝이 불필요해진다. 이 점도, 본 실시의 형태에서의 비휘발성 기억 장치에 있어서의 기입의 고속화에 기여한다. 또한, 그와 같은 스텝이 불필요하기 때문에, 기입 동작을 단순한 스텝으로 하는 것이 가능해진다.
또한, 기입용 전압은 2~3V 정도의 저전압으로 충분하기 때문에, 저소비 전력화를 실현할 수도 있다.
본 실시의 형태에 있어서는, 반도체 기판 상에 집적한 크로스 포인트 구조에 대해서만 설명하고 있다. 그러나 이러한 반도체 기판 상이 아니라, 플라스틱 기판 등의 보다 저렴한 기판 상에 크로스 포인트 구조를 형성하고, 범프 등의 조립 공법으로 적층화한 메모리 장치에 적용하도록 할 수도 있다.
(제 3 실시의 형태)
제 3 실시의 형태에 따른 비휘발성 기억 장치는, 제 1 실시의 형태에 따른 비휘발성 기억 소자를 구비하는 비휘발성 기억 장치로서, 1트랜지스터/1비휘발성 기억부인 것이다.
[제 3 실시의 형태에 따른 비휘발성 기억 장치의 구성]
도 26은 본 발명의 제 3 실시의 형태에 따른 비휘발성 기억 장치의 구성을 나타내는 블록도이다. 또한, 도 27은 도 26에서의 C부의 구성(2비트 분량의 구성)을 나타내는 단면도이다.
도 26에 나타내는 바와 같이, 본 실시의 형태에 따른 비휘발성 기억 장치(300)는, 반도체 기판 상에, 메모리 본체부(301)를 구비하고, 이 메모리 본체부(301)는 메모리 어레이(302)와, 행 선택 회로/드라이버(303)와, 열 선택 회로(304)와, 정보를 기입하기 위한 기입 회로(305)와, 선택 비트선에 흐르는 전류량을 검출하여, 데이터 「1」 또는 「0」으로 판정하는 센스 앰프(306)와, 단자(DQ)를 사이에 마련하여 입출력 데이터의 입출력 처리를 행하는 데이터 입출력 회로(307)를 구비하고 있다. 또한, 비휘발성 기억 장치(300)는 셀 플레이트 전원(VCP 전원)(308)과, 외부로부터 입력되는 어드레스 신호를 받는 어드레스 입력 회로(309)와, 외부로부터 입력되는 컨트롤 신호에 근거하여, 메모리 본체부(301)의 동작을 제어하는 제어 회로(310)를 더 구비하고 있다.
메모리 어레이(302)는 반도체 기판 위에 형성된 서로 교차하도록 배열된 복수의 워드선(WL0, WL1, WL2, …) 및 비트선(BL0, BL1, BL2, …)과, 이들 워드선(WL0, WL1, WL2, …) 및 비트선(BL0, BL1, BL2, …)의 교점에 대응하여 각각 마련된 복수의 트랜지스터(T11, T12, T13, T21, T22, T23, T31, T32, T33, …)(이하, 「트랜지스터(T11, T12, …)」로 나타냄)와, 트랜지스터(T11, T12, …)와 1대1로 마련된 복1, M232, M233(이하, 「메모리셀(M211, M212, …)」로 나타냄)을 구비하고 있다.
또한, 메모리 어레이(302)는, 워드선(WL0, WL1, WL2, …)에 평행하게 배열되어 있는 복수의 플레이트선(PL0, PL1, PL2, …)을 구비하고 있다.
도 27에 나타내는 바와 같이, 워드선(WL0, WL1)의 위쪽에 비트선(BL0)이 배치되고, 그 워드선(WL0, WL1)과 비트선(BL0) 사이에, 플레이트선(PL0, PL1)이 배치되어 있다.
여기서, 메모리셀(M211, M212, …)은 제 1 실시의 형태에 따른 비휘발성 기억 소자에 상당하고, 탄탈 산화물을 포함하는 가변 저항층을 갖고 있다. 보다 구체적으로는, 도 27에 있어서의 비휘발성 기억 소자(313)가, 도 26에서의 메모리셀(M211, M212, …)에 상당하고, 이 비휘발성 기억 소자(313)는 상부 전극(314), 탄탈 산화물을 포함하는 가변 저항층(315) 및 하부 전극(316)으로 구성되어 있다.
또, 도 27의 참조 번호 317은 플러그층을, 참조 번호 318은 금속 배선층을, 참조 번호 319는 소스/드레인 영역을 각각 나타내고 있다.
도 26에 나타내는 바와 같이, 트랜지스터(T11, T12, T13, …)의 드레인은 비트선(BL0)에, 트랜지스터(T21, T22, T23, …)의 드레인은 비트선(BL1)에, 트랜지스터(T31, T32, T33, …)의 드레인은 비트선(BL2)에, 각각 접속되어 있다.
또한, 트랜지스터(T11, T21, T31, …)의 게이트는 워드선(WL0)에, 트랜지스터(T12, T22, T32, …)의 게이트는 워드선(WL1)에, 트랜지스터(T13, T23, T33, …)의 게이트는 워드선(WL2)에, 각각 접속되어 있다.
또한, 트랜지스터(T11, T12, …)의 소스는 각각 메모리셀(M211, M212, …)과 접속되어 있다.
또한, 메모리셀(M211, M221, M231, …)은 플레이트선(PL0)에, 메모리셀(M212, M222, M232, …)은 플레이트선(PL1)에, 메모리셀(M213, M223, M233, …)은 플레이트선(PL2)에, 각각 접속되어 있다.
어드레스 입력 회로(309)는 외부 회로(도시하지 않음)로부터 어드레스 신호를 수취하고, 이 어드레스 신호에 근거하여 행 어드레스 신호를 행 선택 회로/드라이버(303)로 출력함과 아울러, 열 어드레스 신호를 열 선택 회로(304)로 출력한다. 여기서, 어드레스 신호는 복수의 메모리셀(M211, M212, …) 중 선택되는 특정한 메모리셀의 어드레스를 나타내는 신호이다. 또한, 행 어드레스 신호는 어드레스 신호에 도시된 어드레스 중 행의 어드레스를 나타내는 신호이며, 열 어드레스 신호는 어드레스 신호로 도시된 어드레스 중 열의 어드레스를 나타내는 신호이다.
제어 회로(310)는, 정보의 기입 사이클에 있어서는, 데이터 입출력 회로(307)에 입력된 입력 데이터 Din에 따라, 기입용 전압의 인가를 지시하는 기입 신호를 기입 회로(305)로 출력한다. 한편, 정보의 판독 사이클에 있어서, 제어 회로(310)는 판독용 전압의 인가를 지시하는 판독 신호를 열 선택 회로(304)로 출력한다.
행 선택 회로/드라이버(303)는 어드레스 입력 회로(309)로부터 출력된 행 어드레스 신호를 수취하고, 이 행 어드레스 신호에 따라, 복수의 워드선(WL0, WL1, WL2, …) 중 어느 하나를 선택하고, 그 선택된 워드선에 대하여, 소정 전압을 인가한다.
또한, 열 선택 회로(304)는 어드레스 입력 회로(309)로부터 출력된 열 어드레스 신호를 수취하고, 이 열 어드레스 신호에 따라, 복수의 비트선(BL0, BL1, BL2, …) 중 어느 하나를 선택하고, 그 선택된 비트선에 대하여, 기입용 전압 또는 판독용 전압을 인가한다.
기입 회로(305)는, 제어 회로(310)로부터 출력된 기입 신호를 수취한 경우, 열 선택 회로(304)에 대하여 선택된 비트선에 대하여 기입용 전압의 인가를 지시하는 신호를 출력한다.
또한, 센스 앰프(306)는, 정보의 판독 사이클에 있어서, 판독 대상으로 되는 선택 비트선에 흐르는 전류량을 검출하여, 데이터 「1」 또는 「0」으로 판정한다. 그 결과, 수득된 출력 데이터 DO는 데이터 입출력 회로(307)를 통해 외부 회로로 출력된다.
또, 1트랜지스터/1비휘발성 기억부의 구성인 제 3 실시의 형태의 경우, 제 2 실시의 형태의 크로스 포인트형의 구성과 비교하여 기억 용량은 작게 된다. 그러나 다이오드와 같은 전류 억제 소자가 불필요하기 때문에, CM0S 프로세스에 용이하게 조합할 수 있고, 또한 동작의 제어도 용이하다는 이점이 있다.
또한, 제 2 실시의 형태의 경우와 마찬가지로, 본 발명에 있어서의 가변 저항층은 저온으로 성막하는 것이 가능하기 때문에, 본 실시의 형태로 나타내는 바와 같은 배선 공정에서의 적층화를 행하는 경우에도, 하층 공정에서 형성된 트랜지스터 및 실리사이드 등의 배선 재료에 영향을 주지 않는다고 하는 이점이 있다.
또한, 제 2 실시의 형태의 경우와 마찬가지로, 탄탈 및 그 산화물의 성막은 기존의 반도체 제조 프로세스에 용이하게 포함시키는 것이 가능하기 때문에, 본 실시의 형태에 따른 비휘발성 기억 장치를 용이하게 제조할 수 있다.
[비휘발성 기억 장치의 동작예]
다음으로 정보를 기입하는 경우의 기입 사이클 및 정보를 판독하는 경우의 판독 사이클에서의 제 3 실시의 형태에 따른 비휘발성 기억 장치의 동작예에 대하여, 도 28에 나타내는 타이밍 차트를 참조하면서 설명한다.
도 28은 본 발명의 제 3 실시의 형태에 따른 비휘발성 기억 장치의 동작예를 나타내는 타이밍 차트이다. 또, 여기서는, 가변 저항층이 고저항 상태의 경우를 정보 「1」로, 저저항 상태의 경우를 정보 「0」으로 각각 할당했을 때의 동작예를 나타낸다. 또한, 설명의 편의상, 메모리셀(M211, M222)에 대하여 정보의 기입 및 판독을 행하는 경우에 대해서만 나타낸다.
도 28에 있어서, VP는 가변 저항 소자의 저항 변화에 필요한 펄스 전압을 나타내고, VT는 트랜지스터의 임계값 전압을 나타내고 있다. 또한, 플레이트선에는, 상시 전압 VP가 인가되고, 비트선도 비선택인 경우는 전압 VP로 프리차지되어 있다.
메모리셀(M211)에 대한 기입 사이클에 있어서, 워드선(WL0)에는 펄스 폭 tP의 펄스 전압 2VP+트랜지스터의 임계값 전압 VT보다 큰 전압이 인가되고, 트랜지스터(T11)가 ON 상태로 된다. 그리고, 그 타이밍에 따라, 비트선(BL0)에는 펄스 전압 2VP가 인가된다. 이것에 의해, 메모리셀(M211)에 정보 「1」을 기입하는 경우의 기입용 전압이 인가되고, 그 결과, 메모리셀(M211)의 가변 저항층이 고저항화된다. 즉, 메모리셀(M211)에 정보 「1」이 기입된 것으로 된다.
다음으로 메모리셀(M222)에 대한 기입 사이클에서, 워드선(WL1)에는 펄스 폭 tP의 펄스 전압 2VP+트랜지스터의 임계값 전압 VT보다 큰 전압이 인가되고, 트랜지스터(T22)가 ON 상태로 된다. 그 타이밍에 따라, 비트선(BL1)에는 0V의 전압이 인가된다. 이것에 의해, 메모리셀(M222)에 정보 「0」을 기입하는 경우의 기입용 전압이 인가되고, 그 결과, 메모리셀(M222)의 가변 저항층이 저저항화된다. 즉, 메모리셀(M222)에 정보 「0」이 기입되는 것으로 된다.
메모리셀(M211)에 대한 판독 사이클에 있어서는, 트랜지스터(T11)를 ON 상태로 하기 위해 소정의 전압이 워드선(WL0)에 인가되고, 그 타이밍에 따라, 기입 시의 펄스 폭보다 진폭이 작은 펄스 전압이 비트선(BL0)에 인가된다. 이것에 의해, 고저항화된 메모리셀(M211)의 가변 저항층의 저항값에 대응한 전류가 출력되고, 그 출력 전류값을 검출함으로써 정보 「1」이 판독된다.
다음으로 메모리셀(M222)에 대한 판독 사이클에서, 이전 메모리셀(M211)에 대한 판독 사이클과 마찬가지의 전압이 워드선(WL1) 및 비트선(BL1)에 인가된다. 이것에 의해, 저저항화된 메모리셀(M222)의 가변 저항층의 저항값에 대응한 전류가 출력되고, 그 출력 전류값을 검출함으로써 정보 「0」이 판독된다.
제 2 실시의 형태의 경우와 마찬가지로, 본 실시의 형태에 있어서도, 고속 펄스를 이용하여 기입 동작을 행할 수 있다.
또한, 제 2 실시의 형태에 있어서 설명한 바와 같이, 본 발명에 있어서의 탄탈 산화물을 포함하는 가변 저항층을 이용한 경우, 인프린트성이 낮은 비휘발성 기억 소자를 실현할 수 있고, 그 결과, 제 3 실시의 형태에 따른 비휘발성 기억 장치에 있어서도, 소거 사이클 또는 리셋 사이클 등의 스텝이 불필요해진다. 따라서, 기입의 고속화를 도모할 수 있음과 아울러, 기입 동작을 단순한 스텝으로 하는 것이 가능해진다.
또한, 기입용 전압은 2~3V 정도의 저전압으로 충분하기 때문에, 저소비 전력화를 실현할 수도 있다.
또, 제 2 실시의 형태에서 설명한 바와 같이, 본 실시의 형태에 있어서도, 용장 구제용 메모리셀 및 에러 정정용의 패러티 비트용 메모리셀을 별도로 마련하는 구성으로 할 수도 있고, 그 경우, 그들 메모리셀로서, 본 발명의 비휘발성 기억 소자를 이용할 수 있다.
(제 4 실시의 형태)
제 4 실시의 형태에 따른 비휘발성 반도체 장치는, 프로그램 기능을 갖는 제 1 실시의 형태에 따른 비휘발성 기억 소자를 구비하는 비휘발성 반도체 장치로서, 소정의 연산을 실행하는 논리 회로를 구비하는 것이다.
[비휘발성 반도체 장치의 구성]
도 29는 본 발명의 제 4 실시의 형태에 따른 비휘발성 반도체 장치의 구성을 나타내는 블록도이다.
도 29에 나타내는 바와 같이, 본 실시의 형태에 따른 비휘발성 반도체 장치(400)는, 반도체 기판(401) 상에, CPU(402)와, 외부 회로 사이에서 데이터의 입출력 처리를 행하는 입출력 회로(403)와, 소정의 연산을 실행하는 논리 회로(404)와, 아날로그 신호를 처리하는 아날로그 회로(405)와, 자기 진단을 행하기 위한 BIST(Built In Self Test) 회로(406)와, SRAM(407)과, 이들 BIST 회로(406) 및 SRAM(407)과 접속되어, 특정한 어드레스 정보를 저장하기 위한 구제 어드레스 저장 레지스터(408)를 구비하고 있다.
도 30은 본 발명의 제 4 실시의 형태에 따른 비휘발성 반도체 장치가 구비하는 구제 어드레스 저장 레지스터의 구성을 나타내는 블록도이다. 또한, 도 31은 같은 구제 어드레스 저장 레지스터의 구성을 나타내는 단면도이다.
도 30 및 도 31에 나타내는 바와 같이, 구제 어드레스 저장 레지스터(408)는 제 1 실시의 형태에 따른 비휘발성 기억 소자에 상당하는 비휘발성 기억 소자(409)와, 그 비휘발성 기억 소자(409)에 대하여 특정 어드레스 정보를 기입하기 위한 기입 회로(410)와, 비휘발성 기억 소자(409)에 기입되어 있는 어드레스 정보를 판독하기 위한 판독 회로(411)와, 래치 회로(412)를 구비하고 있다.
비휘발성 기억 소자(409)는, 기입 회로(410) 측으로의 전환부와 판독 회로(411) 측으로의 전환부에 접속되어 있고, 가변 저항층(421)을, 상부 전극(422)과 하부 전극(423) 사이에 유지하도록 구성되어 있다. 여기서, 이 비휘발성 기억 소자(409)는 제 1 실시의 형태에 따른 비휘발성 기억 소자에 상당한다.
또, 도 31에서, 참조 번호 424는 플러그층을, 참조 번호 425는 금속 배선층을, 참조 번호 426은 소스/드레인층을 각각 나타내고 있다.
본 실시의 형태에서는, 2층 배선이고, 제 2 배선과 제 2 배선 사이에 비휘발성 기억 소자를 마련하는 구성을 나타내고 있지만, 예컨대, 3층 이상의 다층 배선으로 한 후에, 임의의 배선 사이에 비휘발성 기억 소자를 배치하거나, 또는 필요에 따라 복수의 배선 사이에 배치하도록 할 수도 있다.
[비휘발성 반도체 장치의 동작예]
다음으로 상술한 바와 같이 구성되는 본 실시의 형태에 따른 비휘발성 반도체 장치의 동작예에 대하여 설명한다.
이하, 구제 어드레스 저장 레지스터(408)에 대하여 어드레스 정보를 기입하는 경우에 대하여 설명한다. BIST 회로(406)는, 진단 지시 신호 TST를 수취한 경우, SRAM(407)의 메모리 블록의 검사를 실행한다.
또, 이 메모리 블록의 검사는, LSI의 제조 과정에서의 검사 시 및 LSI가 실제의 시스템에 탑재된 경우의 각종 진단 실행 시 등에 행해진다.
메모리 블록의 검사 결과, 불량 비트가 검출된 경우, BIST 회로(406)는 기입 데이터 지시 신호 WD를 구제 어드레스 저장 레지스터(408)로 출력한다. 이 기입 데이터 지시 신호 WD를 수취한 구제 어드레스 저장 레지스터(408)는 대응하는 불량 비트의 어드레스 정보를 구제 어드레스 저장 레지스터에 저장한다.
이 어드레스 정보의 저장은, 그 어드레스 정보에 따라, 해당하는 레지스터가 구비하는 가변 저항층의 저항 상태를 고저항화 또는 저저항화함으로써 행해진다. 가변 저항층의 고저항화 또는 저저항화는 제 1 실시의 형태의 경우와 마찬가지로 하여 실현된다.
이렇게 하여, 구제 어드레스 저장 레지스터(408)에 대한 어드레스 정보의 기입이 행해진다. 그리고, SRAM(407)이 액세스되는 경우, 그리고 동시에 구제 어드레스 저장 레지스터(408)에 기입되어 있는 어드레스 정보가 판독된다. 이 어드레스 정보의 판독은, 제 1 실시의 형태의 경우와 마찬가지로 가변 저항층의 저항 상태에 따른 출력 전류값을 검출하는 것에 의해 행해진다.
이렇게 하여 구제 어드레스 저장 레지스터(408)로부터 판독된 어드레스 정보와, 액세스처의 어드레스 정보가 일치하는 경우, SRAM(407) 내에 마련되어 있는 예비의 용장 메모리셀에 액세스하여, 정보의 판독 또는 기입이 행해진다.
이상과 같이 하여 자기 진단을 행하는 것에 의해, 제조 공정의 검사에서 외부의 고가인 LSI 테스터를 이용할 필요가 없어진다. 또한, At-Speed 테스트가 가능하게 된다고 하는 이점도 있다. 더욱이, 검사를 행할 때만이 아니라, 시간 경과에 따라 변화한 경우에도 불량 비트의 구제가 가능해지기 때문에, 장기간에 걸쳐 고품질을 유지할 수 있게 된다고 하는 이점도 있다.
본 실시의 형태에 따른 비휘발성 반도체 장치는, 제조 공정에서의 정보 기입이 1회만 행해지는 경우와, 제품 출시 후에 반복 정보를 재기입하는 경우의 어느 것에도 대응할 수 있다.
[비휘발성 반도체 장치의 제조 방법]
다음으로 상술한 바와 같이 구성되는 본 실시의 형태에 따른 비휘발성 반도체 장치의 제조 방법에 대하여 설명한다.
도 32는 본 발명의 제 4 실시의 형태에 따른 비휘발성 반도체 장치의 제조 프로세스의 주요 흐름을 나타내는 흐름도이다.
우선, 반도체 기판 상에 트랜지스터를 형성한다(S101). 다음으로 제 1 비아를 형성하고(S102), 그 위에 제 1 배선을 형성한다(S103).
그리고, S103에서 형성된 제 2 배선 위에, 가변 저항층을 형성한다(S104). 이 가변 저항층의 형성은 제 1 실시의 형태에서 설명한대로 행해진다.
다음으로 가변 저항층 위에 제 2 비아를 형성하고(S105), 또한 제 2 배선을 형성한다(S106).
이상에 나타내는 바와 같이, 본 실시의 형태의 비휘발성 반도체 장치의 제조 방법은 COMS 프로세스의 제조 공정에, 전극 및 가변 저항층을 형성하는 공정이 추가된 것이다. 따라서, 기존의 CM0S 프로세스를 이용하여 용이하게 제조하는 것이 가능해진다. 또한, 추가의 공정도 적고, 또한 가변 저항층의 막 두께는 비교적 얇기 때문에, 프로세스의 단축화를 도모할 수 있다.
또한, 제 2 실시의 형태의 경우와 마찬가지로, 본 발명에서의 가변 저항층은 저온으로 성막하는 것이 가능하기 때문에, 본 실시의 형태에서 나타내는 바와 같은 배선 공정에서의 적층화를 행하는 경우에도, 하층 공정에서 형성된 트랜지스터 및 실리사이드 등의 배선 재료에 영향을 미치지 않는다고 하는 이점이 있다.
또, 전극부는 1㎛각(角) 이하로 형성할 수 있고, 또한 그 밖의 회로도 CM0S 프로세스로 형성할 수 있기 때문에, 소형의 비휘발성 스위치 회로를 용이하게 실현할 수 있다.
본 실시의 형태와 같이, 제 1 실시의 형태에서의 탄탈 산화물을 포함하는 가변 저항층을 구비한 비휘발성 기억 소자를 이용하는 것이 아니라, 공지의 플래시 메모리의 비휘발성 기억 소자를 이용하거나, 또는 공지의 FeRAM 메모리의 비휘발성 기억 소자를 이용함으로써, 비휘발성 반도체 장치를 실현하는 것도 생각된다. 그러나 이들의 경우, 특별한 전용 프로세스 공정 및 재료가 필요하게 되어, COMS 프로세스와의 친화성에 뒤떨어진다고 하는 결점이 있다. 그 때문에, 비용면에서 문제가 있고, 더구나 제조 공수가 현저히 증가하는 등, 현실성이 결여된다고 할 수 있다. 또한, 정보의 기입 및 판독이 복잡하며, 프로그램 소자로서 취급하는 것이 곤란하다는 문제가 있다.
또한, CM0S 프로세스와 친화성이 높은 구성으로는, CM0S 비휘발성 메모리셀이라 불리는, COMS 프로세스로 게이트 배선을 플로팅화하여 등가적으로 플래시 메모리셀과 마찬가지의 동작을 실현하는 것이 있다. 그러나, 이 구성에 의하면, 소자부의 면적이 커지고, 또한 동작의 제어가 복잡하게 되는 등의 문제가 생긴다.
또한, 실리사이드 용단형(溶斷型) 등의 전기 퓨즈 소자로 구성하는 경우도 CM0S 프로세스와 친화성이 높다고 일컬어지지만, 이 경우, 정보의 재기입이 불가능하거나, 또는 소자부의 면적이 커지는 등의 문제가 생긴다.
또한, 공지의 레이저로 배선을 트리밍하는 것도 생각되지만, 이 경우에는, 제조 공정에만 한정되어, 레이저 트리머 장치의 기계적 정밀도에 좌우되는 것으로 되기 때문에, 미세화할 수 없거나, 또는 최상층에 배치해야 한다고 하는 레이아웃의 제약이 있는 등의 문제가 생긴다.
또, 본 실시의 형태에서는, 제 1 실시의 형태에 있어서의 비휘발성 기억 소자를 SRAM의 구제 어드레스 저장 레지스터로서 이용했지만, 그 이외에도, 다음과 같은 적용예가 생각된다. 즉, 예컨대, DRAM, ROM, 또는 제 2 및 제 3 실시의 형태에 따른 비휘발성 기억 장치의 불량 비트에 대한 구제 어드레스 저장 레지스터로서, 제 1 실시의 형태에서의 비휘발성 기억 소자를 이용할 수 있다.
또한, 불량 로직 회로 또는 예비 로직 회로의 전환용 비휘발성 스위치에 적용할 수도 있다. 그밖에도, 아날로그 회로의 전압 조정 및 타이밍 조정용 레지스터로서, 제품 완성 후의 ROM의 수정용 레지스터로서, 리컨프규러블 로직 FPGA 용 비휘발성 스위치 소자로서, 더욱이는, 비휘발성 레지스터로서 이용할 수도 있다.
(그 밖의 실시의 형태)
제 4 실시의 형태에 따른 비휘발성 반도체 장치가, 제 2 실시 형태에 따른 비휘발성 기억 장치를 구비하는 구성, 즉, 제 2 실시의 형태에 따른 크로스 포인트형의 비휘발성 기억 장치와 제 4 실시의 형태에 따른 CPU 등을 갖는 LSI를 하나의 반도체 기판 상에 집적하는 구성을 실현할 수 있다.
이 경우, 제 2 실시의 형태에 따른 크로스 포인트형의 비휘발성 기억 장치 및 제 4 실시의 형태에 따른 CPU 등을 갖는 LSI를 각각 별도의 반도체 기판 상에 형성해 두고, 그 후에 하나의 패키지 내에 몰딩하는 구성이더라도 좋다.
또한, 제 4 실시의 형태에 따른 비휘발성 반도체 장치가, 제 3 실시의 형태에 따른 비휘발성 기억 장치를 구비하는 구성, 즉, 제 3 실시의 형태에 따른 1트랜지스터/1비휘발성 기억부 구성의 비휘발성 기억 장치와 제 4 실시의 형태에 따른 CPU 등을 갖는 LSI를 하나의 반도체 기판 상에 집적하는 구성을 실현할 수도 있다.
이 경우도, 제 3 실시의 형태에 따른 1트랜지스터/1비휘발성 기억부 구성의 비휘발성 기억 장치 및 제 4 실시의 형태에 따른 CPU 등을 갖는 LSI를 각각 별도의 반도체 기판 상에 형성해 두고, 그 후에 하나의 패키지 내에 몰딩하는 구성이라도 좋다.
상기 설명으로부터, 당업자는, 본 발명의 많은 개량이나 다른 실시 형태를 취할 수 있다. 따라서, 상기 설명은, 예시로만 해석되어야 할 것이며, 본 발명을 실행하는 최선의 태양을 당업자에게 교시할 목적으로 제공된 것이다. 본 발명의 정신을 일탈하지 않고, 그 구조 및/또는 기능의 상세를 실질적으로 변경할 수 있다.
본 발명의 비휘발성 기억 소자, 비휘발성 기억 장치 및 비휘발성 반도체 장치는 고속 동작이 가능하고, 더구나 안정한 재기입 특성을 갖고 있고, 디지털 가전, 메모리 카드, 휴대형 전화기 및 퍼스널 컴퓨터 등의 여러 가지의 전자기기에 사용되는 비휘발성 기억 소자 등으로서 효과적이다.
본 발명의 비휘발성 기억 소자의 제조 방법은, 고속 동작이 가능하고, 또한 안정한 재기입 특성을 갖고 있고, 디지털 가전, 메모리 카드, 휴대형 전화기 및 퍼스널 컴퓨터 등의 여러 가지의 전자기기에 사용되는 비휘발성 기억 소자의 제조 방법 등으로서 효과적이다.

Claims (15)

  1. 제 1 전극과,
    제 2 전극과,
    상기 제 1 전극과 상기 제 2 전극 사이에 위치하고, 상기 제 1 전극 및 상기 제 2 전극 사이에 인가되는 전기적 신호에 근거하여 가역적으로 저항값이 변화하는 저항 변화층
    을 구비하고,
    상기 저항 변화층은, 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x<2.5를 만족하도록 구성되는
    비휘발성 기억 소자.
  2. 제 1 항에 있어서,
    상기 저항 변화층을 구성하는 탄탈 산화물층은, Ta2O5보다 산소가 적은 조성을 갖고, 또한 절연체가 아닌 비휘발성 기억 소자.
  3. 제 1 항에 있어서,
    상기 저항 변화층은, 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x≤1.9를 만족하도록 구성되어 있는 비휘발성 기억 소자.
  4. 제 1 항에 있어서,
    상기 저항 변화층은, 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0.5≤x≤1.9를 만족하도록 구성되어 있는 비휘발성 기억 소자.
  5. 제 1 항에 있어서,
    상기 저항 변화층은, 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0.8≤x≤1.9를 만족하도록 구성되어 있는 비휘발성 기억 소자.
  6. 제 1 항에 있어서,
    상기 저항 변화층은, 상기 제 1 전극 및 상기 제 2 전극 사이에 인가되는 양극성(兩極性)의 전기적 신호에 의해 가역적으로 저항값이 변화하는 비휘발성 기억 소자.
  7. 제 1 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극의 적어도 한쪽은, Pt, Ir, Cu, Au, Ag, TiN 및 TiAlN의 적어도 1종 이상으로 구성되어 있는 비휘발성 기억 소자.
  8. 반도체 기판과, 상기 반도체 기판 위에 서로 평행하게 형성된 복수의 제 1 전극 배선과, 상기 복수의 제 1 전극 배선의 위쪽에 상기 반도체 기판의 주면에 평행한 면내에서 서로 평행하고, 또한 상기 복수의 제 1 전극 배선에 입체 교차하도록 형성된 복수의 제 2 전극 배선과, 상기 복수의 제 1 전극 배선과 상기 복수의 제 2 전극 배선의 입체 교차점에 대응하여 마련된 비휘발성 기억 소자를 구비하는 메모리 어레이를 구비하고,
    상기 비휘발성 기억 소자의 각각은, 상기 제 1 전극 배선과 상기 제 2 전극 배선 사이에 위치하고, 상기 제 1 전극 배선 및 상기 제 2 전극 배선 사이에 인가되는 전기적 신호에 근거하여 가역적으로 저항값이 변화하는 저항 변화층을 구비하고,
    상기 저항 변화층은, 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x<2.5를 만족하도록 구성되는
    비휘발성 기억 장치.
  9. 제 8 항에 있어서,
    상기 비휘발성 기억 소자의 각각은, 상기 제 1 전극 배선과 접속된 제 1 전극과, 상기 제 2 전극 배선과 접속된 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 위치하는 상기 저항 변화층을 구비하고,
    상기 저항 변화층은, 상기 제 1 전극 배선 및 상기 제 2 전극 배선에 인가되고, 또한 상기 제 1 전극 및 상기 제 2 전극 사이에 인가되는 전기적 신호에 근거하여 가역적으로 저항값이 변화하는
    비휘발성 기억 장치.
  10. 제 9 항에 있어서,
    상기 비휘발성 기억 소자의 각각은, 상기 제 1 전극과 상기 제 2 전극 사이에 전류 억제 소자를 구비하고 있고,
    상기 전류 억제 소자는 상기 저항 변화층과 전기적으로 접속되어 있는 비휘발성 기억 장치.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 메모리 어레이는, 복수 적층되어 이루어지는 다층화 메모리 어레이를 구비하는 비휘발성 기억 장치.
  12. 반도체 기판과, 상기 반도체 기판 상에 형성된, 서로 교차하도록 배열된 복수의 워드선 및 복수의 비트선, 상기 복수의 워드선 및 복수의 비트선의 교점에 대응하여 각각 마련된 복수의 트랜지스터 및 상기 복수의 트랜지스터에 1대1로 대응하여 마련된 복수의 비휘발성 기억 소자를 구비하고,
    상기 비휘발성 기억 소자의 각각은, 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 위치하고, 상기 비트선과 상기 워드선 사이에 인가되고, 또한, 대응하여 마련되어 있는 상기 트랜지스터를 거쳐 상기 제 1 전극 및 상기 제 2 전극 사이에 인가되는 전기적 신호에 근거하여 가역적으로 저항값이 변화하는 저항 변화층을 구비하고,
    상기 저항 변화층은, 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x<2.5를 만족하도록 구성되어 있는
    비휘발성 기억 장치.
  13. 반도체 기판과, 상기 반도체 기판 상에 형성된, 소정의 연산을 실행하는 논리 회로 및 프로그램 기능을 갖는 비휘발성 기억 소자를 구비하고,
    상기 비휘발성 기억 소자는, 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 위치하고, 양 전극 사이의 전압에 근거하여 가역적으로 저항값이 변화하는 저항 변화층을 구비하고,
    상기 저항 변화층은, 적어도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x<2.5를 만족하도록 구성되어 있는
    비휘발성 반도체 장치.
  14. 청구항 13에 기재된 비휘발성 반도체 장치와,
    청구항 8, 9 및 12 중 어느 한 항에 기재된 비휘발성 기억 장치
    를 구비하는 비휘발성 반도체 장치.
  15. 제 1 전극과, 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 위치하고, 상기 제 1 전극 및 상기 제 2 전극 사이에 인가되는 전기적 신호에 근거하여 가역적으로 저항값이 변화하는 저항 변화층을 구비하고, 상기 저항 변화층은, 적어 도 탄탈 산화물을 포함하고, 상기 탄탈 산화물을 TaOx로 나타낸 경우에, 0<x<2.5를 만족하도록 구성되는 비휘발성 기억 소자의 제조 방법으로서,
    상기 탄탈 산화물을 스퍼터법에 의해 형성하는 비휘발성 기억 소자의 제조 방법.
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