KR20110101983A - 바이폴라 메모리셀 및 이를 포함하는 메모리소자 - Google Patents

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KR20110101983A
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bipolar
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김영배
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장만
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Abstract

바이폴라 메모리셀 및 이를 포함하는 메모리소자에 관해 개시되어 있다. 개시된 바이폴라 메모리셀은 프로그래밍 방향이 서로 반대인 두 개의 바이폴라 메모리층을 포함할 수 있다. 상기 두 개의 바이폴라 메모리층은 중간전극을 사이에 두고 연결될 수 있다. 상기 두 개의 바이폴라 메모리층은 동일 구조 또는 반대 구조를 가질 수 있다.

Description

바이폴라 메모리셀 및 이를 포함하는 메모리소자{Bipolar memory cell and memory device including the same}
바이폴라 메모리셀 및 이를 포함하는 메모리소자에 관한 것이다.
저항성 메모리소자는 저항이 특정 전압에서 크게 달라지는 물질, 예컨대, 전이금속 산화물의 저항변화 특성을 이용한 메모리소자이다. 즉, 저항변화 물질에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 저항변화 물질의 저항이 낮아진다. 이때를 온(ON) 상태라 한다. 그리고 저항변화 물질에 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 저항변화 물질의 저항이 높아진다. 이때를 오프(OFF) 상태라 한다.
일반적으로, 저항성 메모리소자는 저항변화층을 포함하는 스토리지노드(storage node)와 이에 전기적으로 연결된 스위칭소자를 포함한다. 스위칭소자는 그에 연결된 스토리지노드로의 신호 접근(access)을 제어하는 역할을 한다.
전술한 저항성 메모리소자를 비롯한 다양한 비휘발성 메모리소자의 고집적화 및 고성능화에 대한 요구가 증가하고 있다.
고집적화에 유리하고 우수한 성능을 갖는 메모리셀 및 이를 포함하는 메모리소자를 제공한다.
상기 메모리소자의 제조 및 동작방법을 제공한다.
본 발명의 한 측면(aspect)에 따르면, 제1 바이폴라 메모리층; 및 상기 제1 바이폴라 메모리층에 연결된 제2 바이폴라 메모리층;을 포함하고, 상기 제1 및 제2 바이폴라 메모리층은 프로그래밍 방향이 서로 반대인 바이폴라 메모리셀이 제공된다.
상기 제1 바이폴라 메모리층의 세트 전압 및 리세트 전압은 각각 양(+)의 전압 및 음(-)의 전압일 수 있고, 상기 제2 바이폴라 메모리층의 세트 전압 및 리세트 전압은 각각 음(-)의 전압 및 양(+)의 전압일 수 있다.
상기 제2 바이폴라 메모리층의 리세트 전압은 상기 제1 바이폴라 메모리층의 세트 전압보다 크거나 같을 수 있고, 상기 제2 바이폴라 메모리층의 세트 전압은 상기 제1 바이폴라 메모리층의 리세트 전압보다 크거나 같을 수 있다.
상기 제1 바이폴라 메모리층의 리세트 전압의 절대값은 세트 전압의 절대값보다 크거나 같을 수 있고, 상기 제2 바이폴라 메모리층의 리세트 전압의 절대값은 세트 전압의 절대값보다 크거나 같을 수 있다.
상기 제2 바이폴라 메모리층은 상기 제1 바이폴라 메모리층과 동일한 구조를 갖거나 그의 역구조를 가질 수 있다.
상기 제1 바이폴라 메모리층은 제1 전극과 중간전극 사이에 구비될 수 있고, 상기 제2 바이폴라 메모리층은 상기 중간전극과 제2 전극 사이에 구비될 수 있다.
상기 제1 바이폴라 메모리층은 제1 베이스층과 제1 액티브층을 포함할 수 있고, 상기 제2 바이폴라 메모리층은 제2 베이스층과 제2 액티브층을 포함할 수 있다.
상기 제1 및 제2 베이스층이 상기 제1 및 제2 액티브층보다 상기 중간전극에 가까이 배치되거나, 상기 제1 및 제2 액티브층이 상기 제1 및 제2 베이스층보다 상기 중간전극에 가까이 배치될 수 있다.
상기 중간전극 또는 상기 제1 및 제2 전극이 이온소스층일 수 있다.
상기 제1 및 제2 바이폴라 메모리층 중 적어도 하나는 금속 산화물을 포함할 수 있다.
상기 금속 산화물은 Ti 산화물, Ni 산화물, Cu 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물, PCMO(PrCaMnO) 및 이들의 혼합물 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 배선 형태를 갖고 서로 평행하게 배열된 복수의 제1 전극; 상기 복수의 제1 전극과 교차하는 것으로, 배선 형태를 갖고 서로 평행하게 배열된 복수의 제2 전극; 및 상기 제1 및 제2 전극의 교차점에 구비된 제1 메모리셀;을 포함하고, 상기 제1 메모리셀은 순차로 적층된 제1 및 제2 바이폴라 메모리층을 구비하고, 상기 제1 및 제2 바이폴라 메모리층은 프로그래밍 방향이 서로 반대인 교차점 메모리소자가 제공된다.
상기 제1 바이폴라 메모리층의 세트 전압 및 리세트 전압은 각각 상기 제2 바이폴라 메모리층의 세트 전압 및 리세트 전압과 반대의 부호를 가질 수 있다.
상기 제1 바이폴라 메모리층의 리세트 전압의 절대값은 상기 제2 바이폴라 메모리층의 세트 전압의 절대값보다 크거나 같을 수 있고, 상기 제2 바이폴라 메모리층의 리세트 전압의 절대값은 상기 제1 바이폴라 메모리층의 세트 전압의 절대값보다 크거나 같을 수 있다.
상기 제1 및 제2 바이폴라 메모리층은 단층 구조 또는 다층 구조를 가질 수 있다.
상기 제1 및 제2 바이폴라 메모리층은 다층 구조를 갖는 경우, 상기 제2 바이폴라 메모리층은 상기 제1 바이폴라 메모리층의 역구조를 가질 수 있다.
상기 제1 및 제2 바이폴라 메모리층 사이에 중간전극이 구비될 수 있다.
상기 중간전극 또는 상기 제1 및 제2 전극이 이온소스층일 수 있다.
상기 제1 및 제2 바이폴라 메모리층 중 적어도 하나는 금속 산화물을 포함할 수 있다.
상기 금속 산화물은 Ti 산화물, Ni 산화물, Cu 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물, PCMO(PrCaMnO) 및 이들의 혼합물 중 적어도 어느 하나를 포함할 수 있다.
상기 복수의 제2 전극과 교차하는 것으로, 배선 형태를 갖고 서로 평행하게 배열된 복수의 제3 전극; 및 상기 제2 및 제3 전극의 교차점에 구비된 제2 메모리셀;이 더 구비될 수 있다.
상기 제2 메모리셀은 순차로 적층된 제3 및 제4 바이폴라 메모리층을 구비할 수 있고, 상기 제3 및 제4 바이폴라 메모리층의 프로그래밍 방향은 서로 반대일 수 있다.
상기 제3 및 제4 바이폴라 메모리층은 각각 상기 제1 및 제2 바이폴라 메모리층과 동일한 프로그래밍 방향을 가질 수 있다.
상기 제3 및 제4 바이폴라 메모리층은 각각 상기 제1 및 제2 바이폴라 메모리층과 반대의 프로그래밍 방향을 가질 수 있다.
고집적화에 유리하고 우수한 성능을 갖는 메모리소자를 구현할 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 바이폴라 메모리셀을 보여주는 단면도이다.
도 4a는 Pt/TaOX/Ta2O5/Pt 구조의 메모리요소를 보여주는 단면도이다.
도 4b는 도 4a 구조의 전압-전류 특성을 보여주는 그래프이다.
도 5a는 Pt/Ta2O5/TaOX/Pt 구조의 메모리요소를 보여주는 단면도이다.
도 5b는 도 5a 구조의 전압-전류 특성을 보여주는 그래프이다.
도 6a는 본 발명의 실시예에 따른 Pt/Ta2O5/TaOX/Pt/TaOX/Ta2O5/Pt 구조의 바이폴라 메모리셀을 보여주는 단면도이다.
도 6b는 도 6a 구조의 전압-전류 특성을 보여주는 그래프이다.
도 7은 본 발명의 실시예에 따른 메모리소자를 보여주는 사시도이다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 메모리소자의 제조방법을 보여주는 사시도이다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 메모리소자의 제조방법을 보여주는 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
C10, C100 : 제1 메모리셀 C20 : 제2 메모리셀
E1, E10, E100 : 제1 전극 E2, E20, E200 : 제2 전극
E30 : 제3 전극 M1∼M1", M10, M100 : 제1 메모리층
M2∼M2", M20, M200 : 제2 메모리층 M30 : 제3 메모리층
M40 : 제4 메모리층 N1, N10, N100 : 제1 중간전극
N20 : 제2 중간전극 SUB1, SUB2 : 기판
이하, 본 발명의 실시예에 따른 바이폴라 메모리셀, 이를 포함하는 메모리소자 및 이들의 제조 및 동작방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 그리고 첨부된 도면들에서 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 1은 본 발명의 실시예에 따른 바이폴라 메모리셀(bipolar memory cell)을 보여주는 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 바이폴라 메모리셀은 서로 연결된 제1 및 제2 바이폴라 메모리층(M1, M2)을 포함할 수 있다. 제1 바이폴라 메모리층(M1)은 제1 전극(E1)과 중간전극(N1) 사이에 구비될 수 있고, 제2 바이폴라 메모리층(M2)은 중간전극(N1)과 제2 전극(E2) 사이에 구비될 수 있다. 다시 말해, 제1 전극(E1)과 제2 전극(E2) 사이에 제1 바이폴라 메모리층(M1), 중간전극(N1) 및 제2 바이폴라 메모리층(M2)이 순차로 적층될 수 있다. 제1 및 제2 바이폴라 메모리층(M1, M2)은 서로 반대의 프로그래밍 방향을 가질 수 있다. 예컨대, 제1 바이폴라 메모리층(M1)의 세트 전압 및 리세트 전압이 각각 양(+)의 전압 및 음(-)의 전압인 경우, 제2 바이폴라 메모리층(M2)의 세트 전압 및 리세트 전압은 각각 음(-)의 전압 및 양(+)의 전압일 수 있다. 이 경우, 제2 바이폴라 메모리층(M2)의 리세트 전압은 제1 바이폴라 메모리층(M1)의 세트 전압보다 크거나 같을 수 있고, 제2 바이폴라 메모리층(M2)의 세트 전압은 제1 바이폴라 메모리층(M1)의 리세트 전압보다 크거나 같을 수 있다. 또한 제1 바이폴라 메모리층(M1)의 리세트 전압의 절대값은 제1 바이폴라 메모리층(M1)의 세트 전압의 절대값보다 크거나 같을 수 있고, 제2 바이폴라 메모리층(M2)의 리세트 전압의 절대값은 제2 바이폴라 메모리층(M2)의 세트 전압의 절대값보다 크거나 같을 수 있다. 이와 같이, 서로 반대의 프로그래밍 방향을 갖는 두 개의 바이폴라 메모리층(M1, M2)을 연결하여 하나의 바이폴라 메모리셀을 구성할 때, 상기 바이폴라 메모리셀은 바이폴라 메모리 특성 및 양방향 스위칭 특성을 가질 수 있다. 이에 대해서는 추후에 보다 상세히 설명한다.
바이폴라 메모리층(M1, M2)은 저항성(resistive) 메모리요소일 수 있다. 이 경우, 바이폴라 메모리층(M1, M2)은 산화물 저항체(oxide resistor)를 포함할 수 있다. 상기 산화물 저항체는 금속 산화물 저항체일 수 있고, 인가 전압에 따라 저항이 변하는 가변 저항체(variable resistor)일 수 있다. 보다 구체적으로는, 바이폴라 메모리층(M1, M2) 중 적어도 하나는 Ti 산화물, Ni 산화물, Cu 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물 및 이들의 혼합물 중 적어도 어느 하나로 형성될 수 있다. 이 물질들은 형성 조건에 따라 유니폴라(unipolar) 또는 바이폴라(bipolar) 특징을 가질 수 있다. 본 실시예에서는 위 물질들의 바이폴라(bipolar) 특징을 이용한다. 바이폴라 메모리층(M1, M2)의 물질은 상기한 바에 한정되지 않는다. 예컨대, 바이폴라 메모리층(M1, M2)은 PCMO(PrCaMnO) 및 그 밖에 바이폴라 특징을 갖는 다른 물질로 형성되거나, 이들 중 적어도 하나를 포함하도록 형성될 수 있다.
제1 및 제2 전극(E1, E2)은 반도체소자 분야에서 사용되는 일반적인 전극 물질로 형성될 수 있고, 단층 또는 다층 구조를 가질 수 있다. 예컨대, 제1 및 제2 전극(E1, E2)은 Pt, Au, Pd, Ir, Ag, Ni, Al, Mo, Cu 및 이들의 혼합물 중 하나를 포함할 수 있다. 제1 및 제2 전극(E1, E2)의 물질과 구조는 같거나 다를 수 있다. 중간전극(N1)도 제1 및 제2 전극(E1, E2)과 유사하게 반도체소자 분야에서 사용되는 일반적인 전극 물질로 형성될 수 있고, 단층 또는 다층 구조를 가질 수 있다. 예컨대, 중간전극(N1)은 Pt, Au, Pd, Ir, Ag, Ni, Al, Mo, Cu 및 이들의 혼합물 중 하나를 포함할 수 있다. 중간전극(N1)은 제1 및 제2 전극(E1, E2)과 같거나 다른 물질로 형성될 수 있다. 프로그래밍 전압은 제1 및 제2 전극(E1, E2) 사이에 인가될 수 있고, 중간전극(N1)은 플로팅(floating) 전극일 수 있다.
제1 및 제2 바이폴라 메모리층(M1, M2)이 서로 반대의 프로그래밍 방향을 갖도록 만드는 방법은 다양할 수 있다. 예컨대, 중간전극(N1)과 제1 및 제2 전극(E1, E2)을 서로 다른 물질로 형성할 수 있다. 이 경우, 중간전극(N1)은 이온소스 물질을 포함하는 이온소스층(ion source layer)일 수 있다. 이때, 중간전극(N1)은 제1 바이폴라 메모리층(M1)에 대해서는 상부전극이고, 제2 바이폴라 메모리층(M2)에 대해서는 하부전극이다. 따라서, 제1 및 제2 전극(E1, E2)에 각각 음(-)의 전압 및 양(+)의 전압이 인가된 경우, 제1 바이폴라 메모리층(M1)에 대해서는 중간전극(N1)에 양(+)의 전압이 인가되고, 제2 바이폴라 메모리층(M2)에 대해서는 중간전극(N1)에 음(-)의 전압이 인가된다고 할 수 있다. 즉, 제1 바이폴라 메모리층(M1)에 대하여 이온소스층인 중간전극(N1)에 인가되는 전압과 제2 바이폴라 메모리층(M2)에 대하여 이온소스층인 중간전극(N1)에 인가되는 전압의 부호가 반대이다. 프로그래밍 방향은 상기 이온소스층(중간전극(N1))에 인가되는 전압에 따라 결정될 수 있으므로, 제1 및 제2 바이폴라 메모리층(M1, M2)은 서로 반대의 프로그래밍 방향을 가질 수 있다. 이때, 제1 바이폴라 메모리층(M1)과 제2 바이폴라 메모리층(M2)은 단층 구조를 갖는 동일할 층일 수 있다. 구체적인 예로, 바이폴라 메모리셀은 Pt/PCMO/Cu/PCMO/Pt 구조를 가질 수 있다. 여기서, Pt층이 제1 및 제2 전극(E1, E2)이고, Cu층(이온소스층)이 중간전극(N1)이다. PCMO층이 제1 및 제2 바이폴라 메모리층(M1, M2)이다. 제1 바이폴라 메모리층(M1)과 제2 바이폴라 메모리층(M2)이 다층 구조를 가질 수도 있는데, 이때, 두 메모리층(M1, M2)의 적층 구조는 동일할 수 있다. 다른 경우, 중간전극(N1) 대신에 제1 및 제2 전극(E1, E2)을 이온소스층으로 형성할 수 있다. 이때에도, 제1 바이폴라 메모리층(M1)에 대하여 이온소스층인 제1 전극(E1)에 인가되는 전압과 제2 바이폴라 메모리층(M2)에 대하여 이온소스층인 제 전극(E2)에 인가되는 전압의 부호가 반대이다. 따라서 제1 및 제2 바이폴라 메모리층(M1, M2)은 서로 반대의 프로그래밍 방향을 가질 수 있다. 구체적인 예로, 바이폴라 메모리셀은 Cu/PCMO/Pt/PCMO/Cu 구조를 가질 수 있다. 여기서, Cu층(이온소스층)이 제1 및 제2 전극(E1, E2)이고, Pt층이 중간전극(N1)이다. 상기한 방법 이외에 다른 방법으로 제1 및 제2 바이폴라 메모리층(M1, M2)이 서로 반대의 프로그래밍 방향을 갖도록 만들 수 있다. 예컨대, 제1 및 제2 바이폴라 메모리층(M1, M2)을 다층 구조로 형성하되, 제2 바이폴라 메모리층(M2)이 제1 바이폴라 메모리층(M2)의 역구조를 갖도록 하면 이들의 프로그래밍 방향은 반대가 될 수 있다. 이에 대해서는 도 2 및 도 3을 참조하여 설명한다.
도 2는 본 발명의 다른 실시예에 따른 바이폴라 메모리셀을 보여주는 단면도이다.
도 2를 참조하면, 제1 바이폴라 메모리층(M1')은 제1 액티브층(10a)과 제1 베이스층(20a)이 순차로 적층된 구조를 가질 수 있다. 제2 바이폴라 메모리층(M2')은 제2 베이스층(20b)과 제2 액티브층(10b)이 순차로 적층된 구조를 가질 수 있다. 제1 액티브층(10a)은 제1 전극(E1)과 제1 베이스층(20a) 사이에, 제2 액티브층(10b)은 제2 베이스층(20b)과 제2 전극(E2) 사이에 구비될 수 있다. 제1 베이스층(20a)과 제1 액티브층(10a)은 동일 계열의 산화물층일 수 있다. 이와 유사하게, 제2 베이스층(20b)과 제2 액티브층(10b)은 동일 계열의 산화물층일 수 있다. 또한 제1 바이폴라 메모리층(M1')과 제2 바이폴라 메모리층(M2')은 동일 계열의 산화물층일 수 있다. 제2 액티브층(10b)은 제1 액티브층(10a)과 동일한 물질층일 수 있고, 제2 베이스층(20b)은 제1 베이스층(20a)과 동일한 물질층일 수 있다. 이 경우, 제2 바이폴라 메모리층(M2')은 제1 바이폴라 메모리층(M1')이 상·하로 역전된 구조(즉, 역구조)를 갖는다고 할 수 있다.
액티브층(10a, 10b)은 베이스층(20a, 20b)보다 산소 농도가 높은 층일 수 있다. 액티브층(10a, 10b)은 화학양론적(stoichiometric) 조성 또는 그에 가까운 조성을 가질 수 있다. 예를 들어, 베이스층(20a, 20b)이 TaOX층(여기서, x＜2.5)인 경우, 액티브층(10a, 10b)은 Ta2O5층일 수 있다. 베이스층(20a, 20b)과 액티브층(10a, 10b)의 물질은 Ta 산화물에 한정되지 않고 다양하게 변화될 수 있다. 예를 들어, 베이스층(20a, 20b) 및 액티브층(10a, 10b)은 Ti 산화물 또는 Zr 산화물 등 다양한 산화물로 형성할 수 있다. 그리고 여기서는 제1 바이폴라 메모리층(M1')과 제2 바이폴라 메모리층(M2')이 같은 계열의 산화물인 경우에 대해서 설명하였지만, 제1 바이폴라 메모리층(M1')과 제2 바이폴라 메모리층(M2')을 서로 다른 계열의 산화물로 형성할 수도 있다. 또한 베이스층(20a, 20b)과 액티브층(10a, 10b)도 서로 다른 계열의 산화물로 형성할 수 있다. 바이폴라 메모리층(M1', M2')의 저항변화 특성은 베이스층(20a, 20b)보다 액티브층(10a, 10b)에 의해 결정될 수 있다.
베이스층(20a, 20b)은 수 내지 수백 나노미터(nm)의 두께, 예컨대, 수십 nm정도의 두께를 가질 수 있다. 액티브층(10a, 10b)은 수 nm 의 두께, 예컨대, 약 5nm 이하의 두께를 가질 수 있다.
도 2와 같이, 제2 바이폴라 메모리층(M2')이 제1 바이폴라 메모리층(M1')의 역구조를 갖는 경우, 제1 및 제2 바이폴라 메모리층(M1', M2')은 서로 반대의 프로그래밍 방향을 가질 수 있다. 이 경우, 중간전극(N1) 또는 제1 및 제2 전극(E1, E2)을 이온소스층으로 형성하지 않아도 된다. 따라서 제1 및 제2 전극(E1, E2)과 중간전극(N1)은 동일한 물질로 형성할 수 있다.
도 2에서 제1 액티브층(10a)과 제1 베이스층(20a)의 위치는 바뀔 수 있고, 제2 베이스층(20b)과 제2 액티브층(10b)의 위치도 바뀔 수 있다. 그 예가 도 3에 도시되어 있다.
도 3을 참조하면, 제1 액티브층(10a)은 제1 베이스층(20a)과 중간전극(N1) 사이에, 제2 액티브층(10b)은 제2 베이스층(20b)과 중간전극(N1) 사이에 배치될 수 있다. 이 경우에도, 제2 바이폴라 메모리층(M2")이 제1 바이폴라 메모리층(M1")의 역구조를 갖는다고 할 수 있다. 따라서 제1 및 제2 바이폴라 메모리층(M1", M2")은 서로 반대의 프로그래밍 방향을 가질 수 있다.
앞서 언급한 바와 같이, 두 개의 바이폴라 메모리층을 서로 반대의 프로그래밍 방향을 갖도록 연결한 바이폴라 메모리셀은 바이폴라 메모리 특성 및 양방향 스위칭 특성을 가질 수 있다. 즉, 스위칭요소를 별도로 구비시키지 않고도 양방향 스위칭요소를 구비한 것과 같은 효과를 얻을 수 있다. 이에 대해서는, 도 4 내지 도 6을 참조하여 상세히 설명한다.
도 4a는 Pt/TaOX/Ta2O5/Pt 구조를 보여주는 단면도이고, 도 4b는 도 4a 구조의 전압-전류 특성을 보여주는 그래프이다. 도 4a의 TaOX층에서 x는 2.5보다 작다. 즉, TaOX층의 산소 농도는 Ta2O5층의 그것보다 낮다. 이는 도 5a 및 도 6a에서도 동일하다. 한편, 도 4b에서 전압(V)은 도 4a의 상부 Pt에 인가된 전압(V1)에서 하부 Pt에 인가된 전압(V2)을 뺀 값이다. 상기 하부 Pt에 인가된 전압(V2)을 OV 라고 하면, 도 4b의 전압(V)은 상기 상부 Pt에 인가된 전압(V1)과 같다.
도 4a 및 도 4b를 참조하면, Pt/TaOX/Ta2O5/Pt 구조는 바이폴라 메모리요소의 전압-전류 특성을 나타내는 것을 알 수 있다. 이때, 리세트 전압은 양(+)의 전압이고, 세트 전압은 음(-)의 전압이다. 상기 리세트 전압에서 Pt/TaOX/Ta2O5/Pt 구조는 저저항 상태, 즉, 온(ON) 상태에서 고저항 상태, 즉, 오프(OFF) 상태로 변화된다. 상기 세트 전압에서 Pt/TaOX/Ta2O5/Pt 구조는 고저항 상태, 즉, 오프(OFF) 상태에서 저저항 상태, 즉, 온(ON) 상태로 변화된다.
도 5a는 Pt/Ta2O5/TaOX/Pt 구조를 보여주는 단면도이고, 도 5b는 도 5a 구조의 전압-전류 특성을 보여주는 그래프이다. 도 5b에서 전압(V)은 도 5a의 상부 Pt에 인가된 전압(V1)에서 하부 Pt에 인가된 전압(V2)을 뺀 값이다.
도 5a의 구조는 도 4a에서 TaOX층과 Ta2O5층의 위치가 뒤바뀐 구조이다. 도 5b는 도 4b와 유사하게 바이폴라 메모리요소의 전압-전류 특성을 나타내지만, 리세트 전압과 세트 전압의 위치가 바뀌어 있다. 즉, 도 5b에서 리세트 전압은 음(-)의 전압이고, 세트 전압은 양(+)의 전압이다. 도 4a에서 TaOX층과 Ta2O5층의 위치가 뒤바뀜에 따라, 세트 전압과 리세트 전압의 위치(부호)가 바뀐 것이다. 도 4a의 구조와 도 5a의 구조는 서로 반대의 프로그래밍 방향을 갖는다고 할 수 있다.
도 6a는 Pt/Ta2O5/TaOX/Pt/TaOX/Ta2O5/Pt 구조를 보여주는 단면도이다. 즉, 도 6a는 도 4a 구조와 도 5a 구조를 연결한 구조이다. 이때, 중간전극 Pt는 하부의 Ta2O5/TaOX 와 상부의 TaOX/Ta2O5 이 공유하고 있다. 이러한 구조는 본 발명의 실시예에 따른 바이폴라 메모리셀의 일례이다. 이하에서는, 상부 Pt 에서 중간 Pt 까지의 구조를 상부 셀부분(CP1)이라고 하고, 중간 Pt 에서 하부 Pt 까지의 구조를 하부 셀부분(CP2)이라 한다. 상부 셀부분(CP1)은 도 4a 구조에 대응되고, 하부 셀부분(CP2)은 도 5a 구조에 대응된다.
도 6b는 도 6a 구조의 전압-전류 특성을 보여주는 그래프이다. 도 6b에서 전압(V)은 도 6a의 상부 Pt에 인가된 전압(V1)에서 하부 Pt에 인가된 전압(V2)을 뺀 값이다. 중간 Pt 에는 별도의 전압을 인가하지 않았다. 즉, 상기 중간 Pt는 플로팅되어 있다. 이하의 도 6b에 대한 설명은 본 발명의 실시예에 따른 바이폴라 메모리의 동작방법에 대한 설명을 포함한다.
도 6a 및 도 6b를 참조하면, Pt/Ta2O5/TaOX/Pt/TaOX/Ta2O5/Pt 구조는 바이폴라 메모리 특성과 양방향 스위칭 특성을 모두 나타내는 것을 알 수 있다. Pt/Ta2O5/TaOX/Pt/TaOX/Ta2O5/Pt 구조는 0V 를 기준으로 하여 양방향으로 정류 특성을 나타내다가 바이폴라 메모리 특성을 나타낸다. ① 지점 및 ② 지점은 각각 제1 리세트(reset 1) 및 제1 세트(set 1)에 대응되고, ③ 지점 및 ④ 지점은 각각 제2 리세트(reset 2) 및 제2 세트(set 2)에 대응된다. ② 지점과 ④ 지점 사이에서는 전류가 거의 흐르지 않는다. ② 지점 및 ④ 지점은 각각 상기 제1 및 제2 세트(set 1, set 2) 지점이면서, 동시에 제1 및 제2 문턱전압에 대응된다고 할 수 있다.
쓰기전압(write voltage)은 ① 지점 또는 ③ 지점 부근에서 결정될 수 있고, 읽기전압(read voltage)은 ① 지점과 ④ 지점 사이 또는 ② 지점과 ③ 지점 사이에서 결정될 수 있다. 그리고 실질적으로 전류가 흐르지 않는 ② 지점과 ④ 지점 사이는 '금지영역(inhibition region)'일 수 있다. 상기 금지영역은 정상적인 메모리 동작을 위한 윈도우(window)라고 할 수 있다. 보다 구체적으로 설명하면, 소정의 메모리셀에 읽기/쓰기/소거를 위한 동작전류를 인가할 때, 그 밖의 다른 메모리셀에는 상기 금지영역에 대응하는 전압을 인가한다. 이렇게 함으로써, 상기 동작전류가 원치 않는 경로로 흐르는 것을 방지할 수 있다. 따라서 정상적인 동작이 가능하고, 상기 다른 메모리셀들이 본래 자신의 상태를 유지할 수 있다. 이러한 금지영역은 양방향 스위칭요소를 사용하여 형성하는 것이 일반적이다. 그러나 본 발명의 실시예에서는 프로그래밍 방향이 반대인 두 개의 바이폴라 메모리요소를 연결함으로써, 스위칭요소를 별도로 구비시키지 않고도, 양방향 스위칭요소를 구비시킨 것과 같은 효과를 얻을 수 있다.
앞서 언급한 바와 같이, 통상의 메모리셀은 메모리요소에 스위칭요소를 연결하여 구성한다. 이 경우, 메모리요소와 스위칭요소의 특징이 개별적이므로, 이들의 특징을 맞춰 주는 것이 용이하지 않을 수 있다. 이러한 문제는 소자가 고집적화될수록 심화될 수 있다. 예컨대, 고집적 소자에서 메모리요소의 정상적인 저항변화 특성을 확보하기 위해, 스위칭요소의 사이즈(너비)를 증가시켜 그의 순방향 전류 밀도를 높여줄 필요가 있다. 그래야만 메모리요소의 프로그래밍이 가능할 수 있다. 이와 같이, 스위칭요소의 사이즈(너비)를 증가시켜야 하는 경우, 메모리소자의 스케일 다운(scale down)이 어려울 수 있고, 제조 공정이 용이하지 않을 수 있다. 그러나 본 발명의 실시예에서는 두 개의 바이폴라 메모리요소를 프로그램 방향이 반대가 되도록 연결함으로써 스위칭요소를 별도로 구비시키지 않고도 스위칭요소가 구비된 것과 같은 효과를 얻을 수 있다. 따라서 스위칭요소의 요구조건(requirement)을 충족시키기 위한 부담이 없어질 수 있다. 결과적으로, 고집적 메모리소자의 개발이 용이해질 수 있다.
이하에서는, 도 6b의 세트/리세트 과정에 대해 보다 상세하게 설명한다.
도 6b의 제1 내지 제4 그래프(G1∼G4)에서 상부 셀부분(CP1)과 하부 셀부분(CP2)의 상태는 아래의 표 1과 같을 수 있다.
G1 G2 G3 G4
상부 셀(CP1) ON OFF ON ON
하부 셀(CP2) ON ON ON OFF
상부 셀부분(CP1)과 하부 셀부분(CP2)이 모두 온(ON) 상태일 때, 전압을 양(+)의 방향으로 증가시키면 전압-전류 특성은 제1 그래프(G1)를 따르다가, 제1 리세트 전압이 인가되면 제2 그래프(G2)를 따를 수 있다. 이는 제1 리세트(reset 1) 동작이며, 이때 상부 셀부분(CP1)이 오프(OFF) 상태로 변할 수 있다. 이 상태에서, 음(-)의 방향으로 전압을 증가시키면, 제1 세트 전압에서 상부 셀부분(CP1)이 온(ON) 상태로 변화될 수 있다. 이는 제1 세트(set 1) 동작이고, 전압-전류 특성은 제3 그래프(G3)를 따를 수 있다. 계속해서, 음(-)의 방향으로 전압을 증가시키면, 제2 리세트 전압에서 하부 셀부분(CP2)이 오프(OFF) 상태로 변할 수 있다. 이는 제2 리세트(reset 2) 동작이고, 전압-전류 특성은 제4 그래프(G4)를 따를 수 있다. 다시 전압을 양(+)의 방향으로 증가시키면, 제2 세트 전압에서 하부 셀부분(CP2)이 온(ON) 상태로 변화될 수 있다. 이는 제2 세트(set 2) 동작이고, 전압-전류 특성은 제1 그래프(G1)를 따를 수 있다.
제1 리세트(reset 1)는 상부 셀부분(CP1)이 리세트되는 동작으로 도 4b의 리세트 동작과 유사하다. 그런데 상기 제1 리세트 전압은 도 4b의 리세트 전압보다 클 수 있다. 이는 도 6a에서는 상부 셀부분(CP1)과 하부 셀부분(CP2)이 직렬로 연결되어 있기 때문에, 이들이 모두 온(ON) 상태인 경우, 전압이 상부 셀부분(CP1)과 하부 셀부분(CP2)에 분산되어 인가되기 때문이다. 따라서 도 6a에서 상부 셀부분(CP1)을 리세트시키는데 필요한 전압은 도 4a 구조를 리세트시키는데 필요한 전압보다 클 수 있다. 제1 세트(set 1)는 상부 셀부분(CP1)이 세트되는 동작으로 도 4b의 세트 동작과 유사하다. 상기 제1 세트 전압은 도 4b의 세트 전압과 유사할 수 있다. 이는 제1 세트(set 1) 동작은 상부 셀부분(CP1)은 오프(OFF) 상태, 하부 셀부분(CP2)은 온(ON) 상태에서 이루어지기 때문에, 전압은 고저항 상태인 상부 셀부분(CP1)에 집중되기 때문이다.
제2 리세트(reset 2)는 하부 셀부분(CP2)이 리세트되는 동작으로 도 5b의 리세트 동작과 유사할 수 있다. 상기 제2 리세트 전압의 절대값은 도 5b의 리세트 전압의 절대값보다 클 수 있다. 이는 앞서 설명한 제1 리세트 전압이 도 4b의 리세트 전압보다 큰 이유와 유사하다. 제2 세트(set 2)는 하부 셀부분(CP2)이 세트되는 동작으로 도 5b의 세트 동작과 유사할 수 있다. 상기 제2 세트 전압은 도 5b의 세트 전압과 유사할 수 있다. 이는 앞서 설명한 제1 세트 전압이 도 4b의 세트 전압과 유사한 이유와 유사할 수 있다.
도 4b의 리세트 전압이 도 5b의 세트 전압보다 크거나 같고, 도 5b의 세트 전압이 도 4b의 리세트 전압보다 크거나 같을 때, 도 6b와 같은 그래프를 얻는데 유리할 수 있다. 또한 도 4b의 리세트 전압의 절대값은 세트 전압의 절대값보다 크거가 같고, 도 5b의 리세트 전압의 절대값은 세트 전압의 절대값보다 크거나 같을 때, 도 6b와 같은 그래프를 얻는데 유리할 수 있다. 이와 같은 이유로, 도 1 내지 도 3에서 제1 바이폴라 메모리층(M1∼M1")의 세트 전압 및 리세트 전압이 각각 양(+)의 전압 및 음(-)의 전압이고, 제2 바이폴라 메모리층(M2∼M2")의 세트 전압 및 리세트 전압이 각각 음(-)의 전압 및 양(+)의 전압인 경우, 제2 바이폴라 메모리층(M2∼M2")의 리세트 전압은 제1 바이폴라 메모리층(M1∼M1")의 세트 전압보다 크거나 같고, 제2 바이폴라 메모리층(M2∼M2")의 세트 전압은 제1 바이폴라 메모리층(M1∼M1")의 리세트 전압보다 크거나 같을 수 있다. 또한 제2 바이폴라 메모리층(M2∼M2")의 리세트 전압의 절대값은 세트 전압의 절대값보다 크거나 같고, 제1 바이폴라 메모리층(M1∼M1")의 리세트 전압의 절대값은 세트 전압의 절대값보다 크거나 같을 수 있다.
그러나 앞서 설명한 바와 같이, 도 6b의 제1 리세트 전압은 도 4b의 리세트 전압보다 크기 때문에, 도 4b의 리세트 전압이 도 5b의 세트 전압보다 작은 경우라도, 도 4a와 도 5a를 연결시키면 도 6b의 오른쪽 그래프(G1+G2)와 유사한 특성이 얻어질 수 있다. 이와 유사한 이유로, 도 4b의 세트 전압이 도 5b의 리세트 전압보다 작은 경우라도, 도 4a와 도 5a를 연결시키면 도 6b의 왼쪽 그래프(G3+G4)와 유사한 특성이 얻어질 수 있다. 따라서 도 1 내지 도 3에서 제1 바이폴라 메모리층(M1∼M1")의 세트 전압 및 리세트 전압이 각각 양(+)의 전압 및 음(-)의 전압이고, 제2 바이폴라 메모리층(M2∼M2")의 세트 전압 및 리세트 전압이 각각 음(-)의 전압 및 양(+)의 전압인 경우, 제2 바이폴라 메모리층(M2∼M2")의 리세트 전압은 제1 바이폴라 메모리층(M1∼M1")의 세트 전압보다 작을 수 있고, 제2 바이폴라 메모리층(M2∼M2")의 세트 전압은 제1 바이폴라 메모리층(M1∼M1")의 리세트 전압보다 작을 수 있다. 또한 제2 바이폴라 메모리층(M2∼M2")의 리세트 전압의 절대값은 세트 전압의 절대값보다 작을 수 있고, 제1 바이폴라 메모리층(M1∼M1")의 리세트 전압의 절대값은 세트 전압의 절대값보다 작을 수 있다.
도 7은 본 발명의 실시예에 따른 메모리셀을 포함하는 메모리소자를 보여주는 사시도이다. 본 실시예의 메모리소자는 다층 교차점(multi-layer cross point) 메모리소자일 수 있다.
도 7을 참조하면, 배선 형태를 갖는 복수의 제1 전극(E10)이 상호 나란히 구비될 수 있다. 제1 전극(E10)은 제1 방향, 예컨대, X축 방향으로 연장될 수 있다. 제1 전극(E10)과 이격된 것으로, 배선 형태를 갖는 복수의 제2 전극(E20)이 상호 나란히 구비될 수 있다. 제2 전극(E20)은 제1 전극(E10)과 교차할 수 있다. 예컨대, 제2 전극(E20)은 제1 전극(E10)과 수직 교차할 수 있다. 이 경우, 제2 전극(E20)의 연장 방향은, 도시된 바와 같이, Y축 방향이다. 제1 및 제2 전극(E10, E20)의 연장 방향은 서로 바뀔 수 있고, 제1 및 제2 전극(E10, E20)의 형태도 다양하게 변형될 수 있다. 한편 제1 및 제2 전극(E10, E20)은 반도체소자 분야에서 사용되는 일반적인 전극 물질로 형성할 수 있고, 단층 또는 다층 구조로 형성할 수 있다. 예컨대, 제1 및 제2 전극(E10, E20)은 Pt, Au, Pd, Ir, Ag, Ni, Al, Mo, Cu 및 이들의 혼합물 중 하나를 포함할 수 있다. 제1 및 제2 전극(E10, E20)의 물질과 구조는 같거나 다를 수 있다. 제1 및 제2 전극(E10, E20)은 도 1 내지 도 3의 제1 및 제2 전극(E1, E2)에 대응될 수 있다.
제1 전극(E10)과 제2 전극(E20)의 교차점 각각에 제1 메모리셀(C10)이 구비될 수 있다. 제1 메모리셀(C10)은 순차로 적층된 제1 바이폴라 메모리층(M10), 제1 중간전극(N10) 및 제2 바이폴라 메모리층(M20)을 포함할 수 있다. 제1 바이폴라 메모리층(M10), 제1 중간전극(N10) 및 제2 바이폴라 메모리층(M20)은 각각 도 1 내지 도 3의 제1 바이폴라 메모리층(M1∼M1"), 중간전극(N1) 및 제2 바이폴라 메모리층(M2∼M2")에 대응될 수 있다. 따라서 제1 바이폴라 메모리층(M10)과 제2 바이폴라 메모리층(M20)의 프로그래밍 방향은 반대일 수 있다.
제2 전극(E20)의 상면과 일정 간격 이격하여 복수의 제3 전극(E30)이 더 구비될 수 있다. 제3 전극(E30)은 배선 형태를 갖고 상호 나란히 구비될 수 있다. 제3 전극(E30)은 제2 전극(E20)과 교차, 예컨대, 수직 교차할 수 있다. 제3 전극(E30)의 물질은 제1 및 제2 전극(E10, E20)과 동일할 수 있다. 제2 전극(E20)과 제3 전극(E30)의 교차점에 제2 메모리셀(C20)이 구비될 수 있다. 제2 메모리셀(C20)은 제2 전극(E20) 상에 순차로 적층된 제3 바이폴라 메모리층(M30), 제2 중간전극(N20) 및 제4 바이폴라 메모리층(M40)을 포함할 수 있다. 제3 바이폴라 메모리층(M30) 및 제4 바이폴라 메모리층(M40)은 각각 제1 바이폴라 메모리층(M10) 및 제2 바이폴라 메모리층(M20)과 동일한 프로그래밍 방향을 가질 수 있다. 이 경우, 제2 메모리셀(C20)은 제1 메모리셀(C10)과 동일한 적층 구조를 가질 수 있다. 다른 경우, 제3 바이폴라 메모리층(M30) 및 제4 바이폴라 메모리층(M40)은 각각 제1 바이폴라 메모리층(M10) 및 제2 바이폴라 메모리층(M20)과 반대의 프로그래밍 방향을 가질 수도 있다. 제2 중간전극(N20)은 제1 중간전극(N10)과 동일하거나 유사할 수 있다.
도 7에서 제1 및 제2 메모리셀(C10, C20)은 원 기둥 형상으로 도시되어 있지만, 이들은 사각 기둥 또는 아래로 갈수록 폭이 넓어지는 형태 등 다양한 변형 형상을 가질 수 있다. 예를 들어, 제1 및 제2 메모리셀(C10, C20)은 제1 및 제2 전극(E10, E20)의 교차점과 제2 및 제3 전극(E20, E30)의 교차점 외부로 확장된 구조를 가질 수도 있다.
여기서, 도시하지는 않았지만, 도 7의 메모리소자는 제3 전극(E30) 상에 상기 제1 메모리셀(C10)과 제2 전극(E20)의 적층 구조물과 동일한 구조를 갖는 적층 구조물을 더 포함할 수 있다.
또는 도 7의 메모리소자는 제3 전극(E30) 상에 상기 제1 메모리셀(C10), 제2 전극(E20), 제2 메모리셀(C20) 및 제3 전극(E30)의 적층 구조물과 동일한 구조를 갖는 적층 구조물을 적어도 한 세트 이상 더 포함할 수 있다.
또는 도 7의 메모리소자는 제3 전극(E30) 상에 상기 제1 메모리셀(C10), 제2 전극(E20), 제2 메모리셀(C20), 제3 전극(E30), 제1 메모리셀(C10) 및 제2 전극(E20)이 차례로 적층된 적층 구조물과 동일한 구조를 갖는 적층 구조물을 적어도 한 세트 이상 더 포함할 수 있다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 메모리소자의 제조방법을 보여주는 사시도이다.
도 8a를 참조하면, 기판(SUB1) 상에 복수의 제1 전극(E100)을 형성할 수 있다. 복수의 제1 전극(E100)은 등간격으로 서로 평행하게 형성할 수 있다. 도시하지는 않았지만, 복수의 제1 전극(E100) 주위에 제1 전극(E100)과 같은 높이의 제1 절연층을 형성할 수 있다.
도 8b를 참조하면, 복수의 제1 전극(E100) 상에 복수의 제1 메모리셀(C100)을 형성할 수 있다. 제1 메모리셀(C100)은 순차로 적층된 제1 바이폴라 메모리층(M100), 제1 중간전극(N100) 및 제2 바이폴라 메모리층(M200)을 포함할 수 있다. 제1 바이폴라 메모리층(M100), 제1 중간전극(N100) 및 제2 바이폴라 메모리층(M200)은 각각 도 1 내지 도 3의 제1 바이폴라 메모리층(M1∼M1"), 중간전극(N1) 및 제2 바이폴라 메모리층(M2∼M2")에 대응될 수 있다. 복수의 제1 메모리셀(C100)은 기판(SUB1) 상에 제1 메모리 물질층, 제1 전극 물질층 및 제2 메모리 물질층을 차례로 형성한 후, 이들을 패터닝하여 형성할 수 있다. 도시하지는 않았지만, 복수의 제1 메모리셀(C100) 주위에 제1 메모리셀(C100)과 같은 높이의 제2 절연층을 형성할 수 있다.
도 8c를 참조하면, 복수의 제1 메모리셀(C100) 상에 복수의 제2 전극(E200)을 형성할 수 있다. 복수의 제2 전극(E200)은 복수의 제1 전극(E100)과 교차, 예컨대, 수직 교차하도록 형성될 수 있다. 제1 전극(E100)과 제2 전극(E200) 사이의 교차점에 제1 메모리셀(C100)이 배치될 수 있다. 이후, 도시하지는 않았지만, 제2 전극(E200) 상에 복수의 제2 메모리셀과 제3 전극을 더 형성할 수 있다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 메모리소자의 제조방법을 보여주는 사시도이다.
도 9a를 참조하면, 제1 기판(SUB1) 상에 복수의 제1 전극(E100)을 형성할 수 있다. 복수의 제1 전극(E100)은 등간격으로 서로 평행하게 배열될 수 있다. 복수의 제1 전극(E100) 주위에 제1 전극(E100)과 같은 높이의 제1 절연층(미도시)을 형성할 수 있다. 다음, 복수의 제1 전극(E100) 상에 제1 바이폴라 메모리층(M100)과 제1 중간전극(N100)이 순차로 적층된 복수의 적층구조물을 형성할 수 있다. 상기 복수의 적층구조물은 제1 메모리 물질층과 제1 전극 물질층을 형성한 후, 이들을 패터닝하여 형성할 수 있다. 제1 바이폴라 메모리층(M100)과 제1 중간전극(N100)이 순차로 적층된 상기 복수의 적층구조물 주위에 그와 동일한 높이의 제2 절연층(미도시)을 더 형성할 수 있다.
도 9b를 참조하면, 제2 기판(SUB2) 상에 복수의 제2 전극(E200)을 형성할 수 있다. 복수의 제2 전극(E200)은 등간격으로 서로 평행하게 형성할 수 있다. 복수의 제2 전극(E200) 주위에 제2 전극(E200)과 같은 높이의 제3 절연층(미도시)을 형성할 수 있다. 다음, 복수의 제2 전극(E200) 상에 복수의 제2 바이폴라 메모리층(M200)을 형성할 수 있다. 제2 바이폴라 메모리층(M200) 주위에 그와 동일한 높이의 제4 절연층(미도시)을 더 형성할 수 있다.
도 9c를 참조하면, 제2 기판(SUB2)을 뒤집어서 제1 기판(SUB1)에 합착시킬 수 있다. 이때, 제1 기판(SUB1)의 복수의 제1 중간전극(N100)과 제2 기판(SUB2)의 복수의 제2 바이폴라 메모리층(M200)을 접합시킬 수 있다. 제2 기판(SUB2)이 투명 기판인 경우, 제2 기판(SUB2)을 통해 제1 기판(SUB1)에 표시된 정렬키(alignment key)를 확인할 수 있다. 따라서, 복수의 제1 중간전극(N100)에 제2 바이폴라 메모리층(M200)이 일대일로 정렬되도록 제2 기판(SUB2)의 위치를 맞춰줄 수 있다. 복수의 제2 전극(E200)은 복수의 제1 전극(E100)과 교차할 수 있고, 이들의 교차점에 제1 바이폴라 메모리층(M100), 제1 중간전극(N100) 및 제2 바이폴라 메모리층(M200)이 적층된 제1 메모리셀이 형성될 수 있다. 이후, 도시하지는 않았지만, 필요에 따라 제2 기판(SUB2)을 제거할 수 있다. 그런 다음, 제2 전극(E200) 상에 복수의 제2 메모리셀과 제3 전극을 더 형성할 수 있다. 혹은, 제2 기판(SUB2)에 홀(hole)을 형성한 후, 제2 전극(E200)에 접합되는 복수의 제2 메모리셀을 형성한 후, 복수의 제3 전극을 형성할 수도 있다. 그 밖에도 본 발명의 실시예에 따른 메모리소자의 제조방법은 다양하게 변형될 수 있다.
한편, 도 2에서 액티브층(10a, 10b)은 미리 증착된 산화물층을 산화시켜 형성할 수 있다. 예컨대, TaOX층을 증착한 후, 그 표면부를 산화 처리함으로써, TaOX/Ta2O5 구조의 제2 바이폴라 메모리층(M2')을 형성할 수 있다. 상기 산화는 퍼니스(furnace) 산화, RTA(rapid thermal annealing) 산화, 열 산화 및 플라즈마 산화 등 다양한 방법 중 어느 하나로 수행할 수 있다. 다른 실시예의 경우, 상기 산화 공정을 사용하지 않을 수도 있다. 예컨대, TaOX층을 형성한 후, 그 위에 CVD(chemical vapor deposition), ALD(atomic layer deposition) 또는 PVD(physical vapor deposition) 방법 등으로 Ta2O5층을 직접 형성함으로써, TaOX/Ta2O5 구조의 제2 바이폴라 메모리층(M2')을 형성할 수도 있다. 제1 바이폴라 메모리층(M1')의 경우, TaOX층을 얇게 증착한 후, 산화 공정을 통해 상기 TaOX층 전체를 Ta2O5층으로 변화시킨 다음, 그 위에 TaOX층을 형성함으로써, Ta2O5/TaOX 구조의 제1 바이폴라 메모리층(M1')을 형성할 수 있다. 혹은, CVD, ALD 또는 PVD 방법으로 Ta2O5층을 직접 형성한 후, 그 위에 TaOX층을 형성할 수도 있다. 이러한 방법은 Ta 산화물뿐 아니라 다른 산화물에 대해서도 동일하게 적용될 수 있다. 그리고 이러한 방법은 도 8a 내지 도 8c 및 도 9a 내지 도 9c의 제조방법에서 메모리층을 형성하는데 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에서 메모리소자의 구조를 다양하게 변형할 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 1 내지 도 3의 메모리셀은 도 7과 같은 교차점 메모리소자뿐 아니라 그 밖의 다양한 메모리소자에 적용될 수 있음을 알 수 있을 것이다. 또한 본 발명의 실시예에 따른 메모리셀에서 바이폴라 메모리요소로 저항성 메모리요소뿐 아니라 그 밖의 다양한 메모리요소를 적용할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (22)

  1. 제1 바이폴라 메모리층; 및
    상기 제1 바이폴라 메모리층에 연결된 제2 바이폴라 메모리층;을 포함하고,
    상기 제1 및 제2 바이폴라 메모리층은 프로그래밍 방향이 서로 반대인 바이폴라 메모리셀.
  2. 제 1 항에 있어서,
    상기 제1 바이폴라 메모리층의 세트 전압 및 리세트 전압은 각각 양(+)의 전압 및 음(-)의 전압이고,
    상기 제2 바이폴라 메모리층의 세트 전압 및 리세트 전압은 각각 음(-)의 전압 및 양(+)의 전압인 바이폴라 메모리셀.
  3. 제 2 항에 있어서,
    상기 제2 바이폴라 메모리층의 리세트 전압은 상기 제1 바이폴라 메모리층의 세트 전압보다 크거나 같고,
    상기 제2 바이폴라 메모리층의 세트 전압은 상기 제1 바이폴라 메모리층의 리세트 전압보다 크거나 같은 바이폴라 메모리셀.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제1 바이폴라 메모리층의 리세트 전압의 절대값은 세트 전압의 절대값보다 크거나 같고,
    상기 제2 바이폴라 메모리층의 리세트 전압의 절대값은 세트 전압의 절대값보다 크거나 같은 바이폴라 메모리셀.
  5. 제 1 항에 있어서,
    상기 제2 바이폴라 메모리층은 상기 제1 바이폴라 메모리층과 동일한 구조를 갖거나 그의 역구조를 갖는 바이폴라 메모리셀.
  6. 제 1 항에 있어서,
    상기 제1 바이폴라 메모리층은 제1 전극과 중간전극 사이에 구비되고,
    상기 제2 바이폴라 메모리층은 상기 중간전극과 제2 전극 사이에 구비된 바이폴라 메모리셀.
  7. 제 6 항에 있어서,
    상기 제1 바이폴라 메모리층은 제1 베이스층과 제1 액티브층을 포함하고,
    상기 제2 바이폴라 메모리층은 제2 베이스층과 제2 액티브층을 포함하며,
    상기 제1 및 제2 베이스층이 상기 제1 및 제2 액티브층보다 상기 중간전극에 가까이 배치되거나, 상기 제1 및 제2 액티브층이 상기 제1 및 제2 베이스층보다 상기 중간전극에 가까이 배치된 바이폴라 메모리셀.
  8. 제 6 항에 있어서,
    상기 중간전극 또는 상기 제1 및 제2 전극이 이온소스층인 바이폴라 메모리셀.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 바이폴라 메모리층 중 적어도 하나는 금속 산화물을 포함하는 바이폴라 메모리셀.
  10. 제 9 항에 있어서,
    상기 금속 산화물은 Ti 산화물, Ni 산화물, Cu 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물, PCMO(PrCaMnO) 및 이들의 혼합물 중 적어도 어느 하나를 포함하는 바이폴라 메모리셀.
  11. 배선 형태를 갖고 서로 평행하게 배열된 복수의 제1 전극;
    상기 복수의 제1 전극과 교차하는 것으로, 배선 형태를 갖고 서로 평행하게 배열된 복수의 제2 전극; 및
    상기 제1 및 제2 전극의 교차점에 구비된 제1 메모리셀;을 포함하고,
    상기 제1 메모리셀은 순차로 적층된 제1 및 제2 바이폴라 메모리층을 구비하고, 상기 제1 및 제2 바이폴라 메모리층은 프로그래밍 방향이 서로 반대인 교차점 메모리소자.
  12. 제 11 항에 있어서,
    상기 제1 바이폴라 메모리층의 세트 전압 및 리세트 전압은 각각 상기 제2 바이폴라 메모리층의 세트 전압 및 리세트 전압과 반대의 부호를 갖는 교차점 메모리소자.
  13. 제 12 항에 있어서,
    상기 제1 바이폴라 메모리층의 리세트 전압의 절대값은 상기 제2 바이폴라 메모리층의 세트 전압의 절대값보다 크거나 같고,
    상기 제2 바이폴라 메모리층의 리세트 전압의 절대값은 상기 제1 바이폴라 메모리층의 세트 전압의 절대값보다 크거나 같은 교차점 메모리소자.
  14. 제 11 항에 있어서,
    상기 제1 및 제2 바이폴라 메모리층은 단층 구조 또는 다층 구조를 갖는 교차점 메모리소자.
  15. 제 11 항에 있어서,
    상기 제1 및 제2 바이폴라 메모리층은 다층 구조를 갖고,
    상기 제2 바이폴라 메모리층은 상기 제1 바이폴라 메모리층의 역구조를 갖는 교차점 메모리소자.
  16. 제 11 항에 있어서,
    상기 제1 및 제2 바이폴라 메모리층 사이에 중간전극이 구비된 교차점 메모리소자.
  17. 제 16 항에 있어서,
    상기 중간전극 또는 상기 제1 및 제2 전극이 이온소스층인 교차점 메모리소자.
  18. 제 11 항에 있어서,
    상기 제1 및 제2 바이폴라 메모리층 중 적어도 하나는 금속 산화물을 포함하는 교차점 메모리소자.
  19. 제 18 항에 있어서,
    상기 금속 산화물은 Ti 산화물, Ni 산화물, Cu 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물, PCMO(PrCaMnO) 및 이들의 혼합물 중 적어도 어느 하나를 포함하는 교차점 메모리소자.
  20. 제 11 항에 있어서,
    상기 복수의 제2 전극과 교차하는 것으로, 배선 형태를 갖고 서로 평행하게 배열된 복수의 제3 전극; 및
    상기 제2 및 제3 전극의 교차점에 구비된 제2 메모리셀;을 더 포함하고,
    상기 제2 메모리셀은 순차로 적층된 제3 및 제4 바이폴라 메모리층을 구비하고, 상기 제3 및 제4 바이폴라 메모리층은 프로그래밍 방향이 서로 반대인 교차점 메모리소자.
  21. 제 20 항에 있어서,
    상기 제3 및 제4 바이폴라 메모리층은 각각 상기 제1 및 제2 바이폴라 메모리층과 동일한 프로그래밍 방향을 갖는 교차점 메모리소자.
  22. 제 20 항에 있어서,
    상기 제3 및 제4 바이폴라 메모리층은 각각 상기 제1 및 제2 바이폴라 메모리층과 반대의 프로그래밍 방향을 갖는 교차점 메모리소자.
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