TWI683366B - 電阻變化元件及記憶裝置 - Google Patents
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Abstract
本發明提供一種可實現穩定之動作之電阻變化元件及記憶裝置。根據實施形態，電阻變化元件包含第1導電層、第2導電層、第1層及第2層。上述第1導電層含有第1元素，該第1元素含有選自由銀、銅、鋁、鎳及鈦所組成之群之至少一者。上述第2導電層含有選自由鉑、金、銥、鎢、鈀、銠、氮化鈦及矽所組成之群之至少一者。上述第1層設置於上述第1導電層與上述第2導電層之間，與上述第1導電層相接，且含有絕緣性之第1材料。上述第2層設置於上述第1層與上述第2導電層之間。上述第2層含有：第2元素，其含有選自由銀、銅、鋁、鎳及鈦所組成之群之至少一者；及第2材料，其與上述第1材料不同。
Description
本發明之實施形態係關於一種電阻變化元件及記憶裝置。
提出有一種使用電阻變化元件之記憶裝置。於電阻變化元件中，期望穩定之動作。
本發明之實施形態提供一種可實現穩定之動作之電阻變化元件及記憶裝置。 根據本發明之實施形態，電阻變化元件包含第1導電層、第2導電層、第1層及第2層。上述第1導電層含有第1元素，該第1元素含有選自由銀、銅、鋁、鎳及鈦所組成之群之至少一者。上述第2導電層含有選自由鉑、金、銥、鎢、鈀、銠、氮化鈦及矽所組成之群之至少一者。上述第1層設置於上述第1導電層與上述第2導電層之間，與上述第1導電層相接，且含有絕緣性之第1材料。上述第2層設置於上述第1層與上述第2導電層之間。上述第2層含有：第2元素，其含有選自由銀、銅、鋁、鎳及鈦所組成之群之至少一者；及第2材料，其與上述第1材料不同。 根據本發明之另一實施形態，記憶裝置包含上述電阻變化元件、與上述第1導電層電性連接之第1配線、與上述第2導電層電性連接之第2配線、以及與上述第1配線及上述第2配線電性連接之控制部。上述控制部實施如下動作：第1動作，其係將以上述第2配線之電位作基準時為正之第1電壓施加於上述第1配線；第2動作，其係將以上述第2配線之電位作基準時為負之第2電壓施加於上述第1配線；及第3動作，其係將以上述第2配線之電位作基準時為正且小於上述第1電壓之第3電壓施加於上述第1配線。第1電流之絕對值大於第2電流之絕對值；該第1電流係於上述第1動作後所實施之上述第3動作中，經由上述第1配線及上述第2配線，流向包含上述第1導電層、上述第2導電層、上述第1層及上述第2層之積層體者；該第2電流係於上述第2動作後所實施之上述第3動作中，流向上述積層體者。第4電流之絕對值大於第5電流之絕對值；該第4電流係將以上述第2配線之電位作基準時為正之第4電壓施加於上述第1配線時，經由上述第1配線及上述第2配線，流向上述積層體者；該第5電流係將以上述第2配線之電位作基準時為負之第5電壓施加於上述第1配線時，經由上述第1配線及上述第2配線，流向上述積層體者；上述第4電壓為上述第3電壓之1/3，上述第5電壓之絕對值為上述第3電壓之1/3。
以下，參照圖式對本發明之各實施形態進行說明。 圖式係模式性或概念性者，各部分之厚度與寬度之關係、部分間之大小比例等未必與實物相同。即便表示相同部分，亦有於不同之圖式中以彼此不同之尺寸或比例加以表示之情形。 於本案說明書與各圖中，對與已對應於給出之圖進行敍述之要素相同之要素標註相同之符號並適當省略詳細之說明。 (第1實施形態) 圖1係例示第1實施形態之電阻變化元件之模式性剖視圖。 如圖1所示，實施形態之電阻變化元件110包含第1導電層11、第2導電層12、第1層21及第2層22。 第1導電層11含有第1元素。第1元素含有選自由銀、銅、鋁、鎳及鈦所組成之群之至少一者。第1導電層11例如為銀。 第2導電層12含有選自由鉑、金、銥、鎢、鈀、銠、氮化鈦及矽所組成之群之至少一者。第2導電層12例如含有包含雜質之Si。於該情形時，第2導電層12例如含有高濃度地摻雜有磷(P)之Si。第2導電層12之電阻率例如為0.005 Ωcm以下。 例如，第1導電層11之功函數小於第2導電層12之功函數。藉由使用上述材料，可獲得此種功函數之關係。 將自第2導電層12往向第1導電層11之方向設為Z軸方向。Z軸方向對應於積層方向。 第1層21設置於第1導電層11與第2導電層12之間。第1層21與第1導電層11相接。第1層21含有第1材料。第1材料為絕緣性。第1層21例如為氧化鋁。 第2層22設置於第1層21與第2導電層12之間。第2層22含有第2元素22a、及第2材料22b。第2元素22a含有選自由銀、銅、鋁、鎳及鈦所組成之群之至少一者。第2材料22b與上述第1材料(第1層21之材料)不同。例如，第2元素22a為銀。例如，第2材料為氧化鉿。於第2層22，氧化鉿中摻雜有銀。第2層22中之銀之濃度例如為1×1020
atoms/cm3
以上。第2層22例如與第1層21及第2導電層12相接。 第1層21之厚度(沿著Z軸方向之長度)例如為0.2奈米(nm)以上且1.5 nm以下。第1層21例如作為隧道絕緣膜而發揮功能。第1層21之厚度薄於第2層22之厚度。第2層22之厚度為超過1.5 nm且10奈米以下。第2層22作為電阻變化之功能部分而發揮功能。 第1導電層11、第2導電層12、第1層21及第2層22包含於積層體25中。積層體25作為1個記憶單元而發揮功能。 積層體25之電阻具有互不相同之複數種狀態。複數種狀態中之1種係高電阻狀態STH。複數種狀態中之另1種係低電阻狀態STL。低電阻狀態STL下之積層體25之電阻低於高電阻狀態STH下之電阻。 圖2係例示第1實施形態之電阻變化元件之特性之曲線圖。 圖2例示出上述電阻變化元件110之特性。於該例中，第1導電層11為銀層。第2導電層12為含有磷(P)之Si。第1層21(第1材料)為氧化鋁。第2層22為摻雜有銀之氧化鉿。 測定於第1導電層11與第2導電層12之間施加以施加電壓Vap時流向積層體25之電流Ic。圖2示出施加電壓Vap與電流Ic之關係。施加電壓Vap係以第2導電層12之電位作基準之第1導電層11之電位。當施加電壓Vap為正時，第1導電層11之電位高於第2導電層12之電位。當施加電壓Vap為負時，第1導電層11之電位低於第2導電層12之電位。電流Ic係以對數表示。 如圖2所示，當施加電壓Vap為正時，若增大施加電壓Vap之絕對值，則電流Ic變大，而可獲得低電阻狀態STL。若自該低電阻狀態STL減小施加電壓Vap之絕對值，則電流Ic變小。進而，當使施加電壓Vap為負，並增大負的施加電壓Vap之絕對值時，電流Ic亦小。 於正的施加電壓Vap之增大與減小過程中，電流Ic之特性表現出遲滯性，可獲得複數種狀態(高電阻狀態STH及低電阻狀態STL)。該等複數種狀態被用作資訊之記憶。 如圖2所示，於低電阻狀態STL下，在施加電壓Vap為正時與施加電壓Vap為負時之間，電流Ic之特性表現出大的非對稱性。該非對稱性係基於實施形態之積層體25之特殊構造。藉由該非對稱性，如下所述，可使之不易受到對積層體25(記憶單元)施加意外電壓時之干擾之影響。 圖3(a)及圖3(b)係例示電阻變化元件之特性之曲線圖。 該等圖中例示有實施形態之電阻變化元件110、及參考例之電阻變化元件119之特性。於參考例之電阻變化元件119中，在第1電極與第2電極之間設置有氧化鈦層作為電阻變化層。電阻變化元件119係通常所知之氧化物系之電阻變化元件。圖3(a)示出實施形態之電阻變化元件110之特性之1例。圖3(b)示出實施形態之電阻變化元件110之特性之另1例。 如圖3(a)及圖3(b)所示，於參考例之電阻變化元件119中，當施加電壓Vap之極性為正時，表現出與電阻變化元件110(實線)之特性同等之特性，當為負時，表現出虛線所示之特性，電流Ic之特性大致對稱。 與此相對地，如圖3(a)之實線所示，於電阻變化元件110之1例中，與施加電壓Vap為正時之電流Ic相比而言，施加電壓Vap為負時之電流Ic非常小。即，該電阻變化元件110具有負側偏壓方向之整流性。 例如，若將正的設定電壓Vs施加於積層體25，則積層體25轉為低電阻狀態STL(設定狀態、或接通(ON)狀態)。而且，若將負的重設電壓Vrs施加於積層體25，則積層體25轉為高電阻狀態STH。施加設定電壓Vs時流動之電流Ic係設定電流Is。施加重設電壓Vrs時流動之電流Ic係重設電流Irs。電流Ic之大小為特定值(設定電流Is)以上之施加電壓Vap係對應於設定電壓Vs。電流Ic之大小為特定值(重設電流Irs)以下之施加電壓Vap對應於重設電壓Vrs。 於如下所述般設置有複數個記憶單元(積層體25)時，對非選擇單元或半選擇單元施加負的電壓(中間電壓)。該負的中間電壓之絕對值小於負的重設電壓Vrs之絕對值。若將該負的中間電壓施加於記憶單元時流動之電流Ic較大，則積層體25會轉為高電阻狀態STH。即，產生重設干擾。 於圖2之特性中，若施加電壓Vap為負時之電流Ic較小，則該重設干擾得到抑制。如上所述，於參考例之電阻變化元件119中，電流Ic之正負之特性之對稱性較高，且施加電壓Vap為負時之電流Ic較大。因此，該重設干擾之影響較大。難以實現穩定之動作。 與此相對地，如圖2所示，於實施形態之電阻變化元件110中，電流Ic之正負之特性係非對稱，且施加電壓Vap為負時之電流Ic非常小。因此，可抑制該重設干擾之影響。從而可獲得穩定之動作。 如圖3(b)所示，於電阻變化元件110之另1例中亦為，當施加電壓Vap為負時電流Ic非常小。進而，電流Ic為特定大小以下之施加電壓Vap(重設電壓Vrs)非常低(為負時絕對值較大)。重設電壓Vrs之絕對值大於設定電壓Vs之絕對值。於該情形時，可進而抑制重設干擾之影響。從而可獲得更穩定之動作。 如此，於實施形態之電阻變化元件110中，電壓-電流特性於正負之極性上為非對稱。以下，對可獲得此種特性之電阻變化元件110之動作之例進行說明。 圖4(a)～圖4(d)係例示第1實施形態之電阻變化元件之特性之模式圖。 圖4(a)對應於電阻變化元件110(積層體25)之斷開(off)狀態(高電阻狀態STH)。圖4(b)對應於對該狀態之積層體25施加以施加電壓Vap時之狀態。於該例中，施加電壓Vap為正。圖4(c)對應於持續施加該正的施加電壓Vap時之狀態。圖4(d)對應於在圖4(c)所示之狀態後除去施加電壓Vap之狀態。 如圖4(b)所示，若將正的施加電壓Vap施加於積層體25，則由第2元素22a(例如銀)形成導電絲22c。該導電絲22c形成於第2層22中之第2導電層12側之部分。 如圖4(c)所示，導電絲22c自第2導電層12往向第1導電層11側延伸。亦有導電絲22c之一部分(第2元素22a)侵入第1層21中之情形。此時，於導電絲22c到達第1導電層11之前，第1層21中之隧道電流具有支配性。 因此，如圖4(d)所示，導電絲22c之成長停止。於該狀態下，能使隧道電流於第1層21中流動。該狀態對應於斷開狀態(低電阻狀態STL)。 圖5(a)～圖5(f)係例示第1實施形態之電阻變化元件之特性之模式圖。 圖5(a)～圖5(c)對應於斷開狀態(高電阻狀態STH)。圖5(d)～圖5(f)對應於接通狀態(低電阻狀態STL)。圖5(a)及圖5(d)對應於施加電壓Vap為負時。圖5(b)及圖5(e)對應於施加電壓Vap為0時。圖5(c)及圖5(f)對應於施加電壓Vap為正時。該等圖中示有真空能階VL、傳導帶CB之能階、價電子帶VB之能階、及費米能階EF。 如圖5(a)等所示，例如，第1層21(第1材料)之電子親和力EA小於第2層22(第2材料22b)之電子親和力EA。 於低電阻狀態STL下，第1層21作為電子電流之隧道障壁而發揮功能。另一方面，於第2層22形成有導電絲22c，從而形成費米能階EF。電子係藉由隧道傳導而於第1層21中流動。與施加正電壓之情形時相比，於施加負電壓之情形時，第1層21之障壁厚度變大。 例如，於第1層21中形成有導電絲22c之低電阻狀態STL下，與對第1層21施加正電壓之情形時相比，於施加負電壓之情形時，電阻變高。藉此，於此認為可獲得電流-電壓特性以零電壓為界呈非對稱之形狀。 如圖5(a)～圖5(f)所示，第1導電層11之功函數小於第2導電層12之功函數。藉由此種材料之組合，例如，可獲得如上所述之障壁之組合，可獲得利用相對於正負之電壓的非對稱性之動作。 於實施形態中，第1層21(第1材料)之比介電率較佳為高於第2層22之第2材料22b之比介電率。藉此，導電絲22c穩定地形成於第2導電層12側之部分。 於1例中，第1材料含有氧化物，該氧化物含有選自由Si、Mg、Ca、Hf、Zr、Sc、Ga、Al、Y、La及Ce所組成之群之至少一者。此時，第2材料22b含有氧化物，該氧化物含有選自由Ta、Nb、Mo、V、Cu、Fe、Mn、Ge、Zn、Gd及W所組成之群之至少一者。 於1例中，第1材料含有氧化物，該氧化物含有選自由Si、Mg、Ca、Al、Y、La及Ce所組成之群之至少一者。此時，第2材料22b含有Hf、Zr、Sc及Ga。 於1例中，第1材料含有氧化物，該氧化物含有選自由Si、Mg及Ca所組成之群之至少一者。此時，第2材料22b含有氧化物，該氧化物含有選自由Al、Y、La及Ce所組成之群之至少一者。 於1例中，第1材料含有氧化物，該氧化物含有選自由Si、Mg、Ca、Hf、Zr、Sc、Ga、Al、Y、La及Ce所組成之群之至少一者。此時，第2材料22b含有硫屬化合物。 於1例中，第1材料含有鋁氧化物。此時，第2材料22b含有鉿氧化物。 於1例中，第1層21(第1材料)例如含有選自由SiON、HfO2
、ZrO2、Al2
O3
、MgO、CaO、Y2
O3
、La2
O3
及CeO2
所組成之群之至少一者。第1層21(第1材料)例如含有Al2
O3
。第1層21例如可藉由PVD(Physical Vapor Deposition，物理氣相沈積)法而形成。 於1例中，第2層22之第2材料22b含有氧化物，該氧化物含有選自由Hf、Zr、Sc、Ga、Al、Ta、Nb、Mo、V、Cu、Ge、Ce、La、Gd、Y及W所組成之群之至少1個元素。第2層22之第2材料例如含有HfO2
。此時，第2元素22a例如為銀。 第2層22中之第2元素22a之濃度例如為1.1×1020
atoms/cm3
以上且2×1022
atoms/cm3
以下。當濃度為該範圍內之值時，例如，穩定地自第2導電層12側形成導電絲22c。當濃度未達1.1×1020
atoms/cm3
時，例如，於第2導電層12側之區域，第2元素22a(Ag)之濃度難以提高。此時，例如，有自第1導電層11離子化而進入第1層21之第1元素(Ag)之離子還原，從而自第1導電層11側形成導電絲之情形。因此，有難以獲得所期望之整流性之情形。另一方面，當濃度超過2×1022
atoms/cm3
時，於高電阻狀態STH下施加小於設定電壓Vs之正電壓時之漏電流變大。因此，無法獲得穩定之開關動作。 於實施形態中，例如，第1層21實質上不含第2元素22a。或，於第1層21含有第2元素22a之情形時，第2層22中之第2元素22a之濃度高於第1層21中之第2元素22a之濃度。 第1層21例如可藉由PVD(physical vapor deposition)法而形成。第2層22例如可藉由PVD法而形成。第1導電層11及第2導電層12例如可藉由CVD(chemical vapor deposition，化學氣相沈積)法等而形成。 以下，對使用電阻變化元件110(積層體25)之記憶裝置之例進行說明。 圖6(a)及圖6(b)係例示第1實施形態之記憶裝置之模式性立體圖。 如圖6(a)所示，記憶裝置210包含電阻變化元件110(積層體25)、第1配線51及第2配線52。 第1配線51與第1導電層11電性連接。第2配線52與第2導電層12電性連接。第1配線51例如於Y軸方向延伸。第2配線52例如於X軸方向延伸。Y軸方向相對於Z軸方向垂直。X軸方向相對於Z軸方向及Y軸方向垂直。 於第1配線51之一部分與第2配線52之一部分在Z軸方向重疊之區域，設置積層體25。 如圖6(b)所示，亦可設置複數條第1配線51(例如位元線BL)及複數條第2配線52(例如字元線WL)。於該等複數條第1配線51與複數條第2配線52之各者之交叉部設置1個積層體25(電阻變化元件110)。 於該例中，在基板10s之上設置有該等配線及電阻變化元件110(積層體25)。基板10s之上表面(例如，主面)係沿著X-Y平面。於實施形態中，基板10s之主面之方向為任意。例如，Z軸方向亦可沿著基板10s之主面。 複數個積層體25(電阻變化元件110)對應於複數個記憶單元。於複數個記憶單元記憶資訊。 圖7(a)～圖7(c)係例示第1實施形態之記憶裝置之模式圖。 圖7(a)係模式性電路圖。圖7(b)示出記憶裝置中之電壓之1例。圖7(c)示出記憶裝置中之電壓之另1例。 如圖7(a)所示，複數條位元線BL例如包含非選擇位元線BL1(NS)、選擇位元線BL2(S)及非選擇位元線BL3(NS)。該等位元線BL對應於第1配線51。複數條字元線WL例如包含非選擇字元線WL1(NS)、選擇字元線WL2(S)及非選擇字元線WL3(NS)。該等字元線WL對應於第2配線52。 複數條位元線BL連接於第1電路71。複數條字元線WL連接於第2電路72。第1電路71及第2電路72包含於控制部70中。藉由控制部70(第1電路71及第2電路72)，控制複數條位元線BL之電位及複數條字元線WL之電位。如此，記憶裝置210亦可進而包含控制部70。 位於選擇位元線BL2(S)與選擇字元線WL2(S)之交叉部之積層體25對應於選擇單元CS。位於選擇位元線BL2(S)與非選擇字元線WL1(NS)之交叉部、及選擇位元線BL2(S)與非選擇字元線WL3(NS)之交叉部之積層體25對應於半選擇單元CH1。位於非選擇位元線BL1(NS)與選擇字元線WL2(S)之交叉部、及非選擇位元線BL3(NS)與選擇字元線WL2(S)之交叉部之積層體25對應於半選擇單元CH2。位於非選擇位元線與非選擇字元線之交叉部之積層體對應於非選擇單元CN。 圖7(b)示出於讀取動作(Read)、設定動作(Set)及重設動作(Reset)中施加於各個單元之施加電壓Vap(伏特：V)之1例。於圖7(a)之例中，在設定動作中，對選擇單元CS施加設定電壓Vs。此時，對半選擇單元CH1及CH2施加「Vs/2」之電壓。此時，非選擇單元CN之施加電壓Vap為0 V。另一方面，在重設動作中，對選擇單元CS施加重設電壓Vrs。此時，對半選擇單元CH1及CH2施加「-Vrs」之電壓。此時，非選擇單元CN之施加電壓Vap為0 V。施加於半選擇單元之負的電壓對應於重設干擾。該例對應於「V/2方式」。於「V/2方式」中，施加於半選擇單元之負的電壓之絕對值為重設電壓Vrs之絕對值之1/2。 圖7(c)示出於讀取動作(Read)、設定動作(Set)及重設動作(Reset)中、施加於各個單元之施加電壓Vap(伏特：V)之另1例。於圖7(b)之例中，在設定動作中，對選擇單元CS施加設定電壓Vs。此時，對半選擇單元CH1及CH2施加「Vs/3」之電壓。此時，非選擇單元CN之施加電壓Vap為0 V。另一方面，在重設動作中，對選擇單元CS施加重設電壓Vrs。此時，對半選擇單元CH1及CH2施加「Vrs/3」之電壓。此時，非選擇單元CN之施加電壓Vap為0 V。施加於半選擇單元之負的電壓對應於重設干擾。該例對應於「V/3方式」。於「V/3方式」中，該例中施加於半選擇單元之負的電壓之絕對值為重設電壓Vrs之絕對值之1/3。 圖7(b)之例係例如對應於2值之記憶裝置之例。圖7(c)之例係例如對應於大於2值之多值之記憶裝置之例。 於如圖7(b)所例示般之電壓設定中，亦期望可獲得穩定之特性(低電阻狀態STL與高電阻狀態STH之間之特性穩定之差)。 根據實施形態，於圖7(c)所例示之「V/3方式」中亦可獲得穩定之特性。 以下，對實施形態之特性之例、及電壓之設定之例進行說明。 圖8係例示第1實施形態之記憶裝置之特性之模式圖。 圖8之橫軸係施加電壓Vap。縱軸係電流Ic(以對數表示)。 施加電壓Vap對應於第1導電層11與第2導電層12之間之電位差。第1導電層11與第1配線51電性連接。第2導電層12與第2配線52電性連接。於實用上，施加電壓Vap亦可作為第1配線51與第2配線52之間之電位差。 施加電壓Vap係藉由控制部70而供給。控制部70與第1配線51(例如位元線BL)及第2配線52(例如字元線WL)電性連接。 控制部70可實施第1動作(設定動作)、第2動作(重設動作)及第3動作(讀取動作)。 如圖8所示，於第1動作(設定動作)中，控制部70將第1電壓V1(設定電壓Vs)施加於第1配線51(第1導電層11)。第1電壓V1係以第2配線52(第2導電層12)之電位作基準時為正之電壓。 於第2動作(重設動作)中，控制部70將第2電壓V2(重設電壓Vrs)施加於第1配線51(第1導電層11)。第2電壓V2係以第2配線52(第2導電層12)之電位作基準時為負之電壓。 於第3動作(讀取動作)中，控制部70將第3電壓V3(讀取電壓Vrd)施加於第1配線51(第1導電層11)。第3電壓V3係以第2配線52(第2導電層12)之電位作基準時為正之電壓。第3電壓V3小於第1電壓V1。 於低電阻狀態STL下，第3電壓V3(讀取電壓Vrd)時之電流Ic對應於第1電流I1。於高電阻狀態STH下，第3電壓V3(讀取電壓Vrd)時之電流Ic對應於第2電流I2。如此，於第1動作(設定動作)後所實施之第3動作(讀取動作)中經由第1配線51及第2配線52流向積層體25之電流Ic(第1電流I1)之絕對值大於第2動作(重設動作)後所實施之第3動作(讀取動作)中流向積層體25之電流Ic(第2電流I2)之絕對值。如此，施加相同讀取電壓Vrd時流動之電流Ic於低電阻狀態STL與高電阻狀態STH之間不同。 將第3電壓V3(讀取電壓Vrd)之1/3之電壓(正的電壓)設為第4電壓V4(Vrd/3)。於低電阻狀態STL下，第4電壓V4(Vrd/3)時之電流Ic對應於第4電流I4。另一方面，第5電壓V5(-Vrd/3)係負的電壓，第5電壓V5之絕對值係讀取電壓Vrd之1/3。於低電阻狀態STL下，第5電壓V5(-Vrd/3)時之電流Ic對應於第5電流I5。 將第4電壓V4(以第2配線52之電位作基準時為正之電壓)施加於第1配線51時經由第1配線51及第2配線52流向積層體25之電流Ic(第4電流I4)之絕對值大於將第5電壓V5(以第2配線52之電位作基準時為負之電壓)施加於第1配線51時經由第1配線51及第2配線52流向積層體25之第5電流I5之絕對值。如已說明般，第4電壓V4係第3電壓V3之1/3。第5電壓V5之絕對值係第3電壓V3之1/3。 藉由使施加具有讀取電壓Vrd(第3電壓V3)之1/3之絕對值之正的第4電壓V4時之第4電流I4大於施加具有讀取電壓Vrd(第3電壓V3)之1/3之絕對值之負的第5電壓V5時之第5電流I5，即便在進行上述「V/3方式」之驅動之情形時，亦可於在第3動作中施加讀取電壓Vrd時於低電阻狀態STL與高電阻狀態STH之間獲得穩定之電流差(電阻差)。例如，可穩定地獲得多值之記憶。 於參考例之電阻變化元件119(參照圖3(a)及圖3(b))中，在負電壓側亦流動與正電壓側相同之電流，因此容易進行重設。與此相對地，於實施形態之電阻變化元件110中，負電壓側之電流較小，因此誤重設之錯誤得到抑制。如此，根據實施形態，可獲得對重設之干擾具有耐性之穩定之陣列動作。 於實施形態中，第1電壓V1(設定電壓Vs)之絕對值亦可小於第2電壓V2(重設電壓Vrs)之絕對值(參照圖3(b))。藉此，可實施更穩定之記憶動作。例如，上述第5電壓V5之絕對值小於第2電壓V2之絕對值之1/3。 上述第1電流I1(絕對值)例如為第4電流I4(絕對值)之100倍以上。藉由此種較大的差，可實施穩定之記憶及讀取動作。 (第2實施形態) 圖9係例示第2實施形態之電阻變化元件之模式性剖視圖。 如圖9所示，實施形態之電阻變化元件120亦包含第1導電層11、第2導電層12、第1層21及第2層22。於電阻變化元件120中，第2層22之2個區域(第1區域r1及第2區域r2)彼此之特性不同。關於第1導電層11、第2導電層12及第1層21，與電阻變化元件110相同，因此省略說明。 於第2層22中，第2區域r2設置於第1區域r1與第2導電層12之間。第1區域r1中所含之第2元素22a(例如銀)之濃度低於第2區域r2中所含之第2元素22a之濃度。亦可有第1區域r1實質上不含第2元素22a之情形。於電阻變化元件120中，如以下所說明般，可獲得更穩定之動作。 圖10(a)～圖10(c)係例示第2實施形態之電阻變化元件之特性之模式圖。 圖10(a)對應於電阻變化元件110(積層體25)之斷開狀態(高電阻狀態STH)。圖10(b)對應於對該狀態之積層體25施加正的施加電壓Vap時之狀態。圖10(c)對應於施加該正的施加電壓Vap後施加電壓變為0 V時之狀態。 圖10(a)對應於高電阻狀態STH。 如圖10(b)所示，於高電阻狀態STH下，對第1導電層11施加高於設定電壓Vs之正的施加電壓Vap。藉此，自第2導電層12往向第1導電層11形成導電絲22c。於第2層22中，在第2元素22a(例如銀)之濃度較高之區域(第2區域r2)，形成粗且穩定之導電絲。另一方面，在第2元素22a之濃度較低之區域(第1區域r1)，形成細且不穩定之導電絲22c。 因此，如圖10(c)所示，當將施加電壓Vap恢復為0時，第2元素22a自第1區域r1中之導電絲22c擴散，從而於第1區域r1，導電絲22c消失。 當對第1導電層11施加讀取電壓Vrd(正電壓)而讀取電阻狀態時，例如，於第1區域r1再次形成導電絲22c。其結果，在高於某閾值電壓之電壓下電流Ic急遽地增大。以該閾值電壓為界，可獲得電流Ic較高之非線形性(整流性)。 例如，於設置有複數個記憶單元之記憶裝置中，當對選擇單元CS施加讀取電壓Vrd時，對連接於與選擇單元CS相同之位元線及字元線之單元(半選擇單元)，根據其動作方式，而施加例如Vrd/3之電壓。於實施形態中，讀取電壓Vrd下之電流Ic相對於Vrd/3之電壓下之電流Ic之比充分高於100。如此，可獲得較大之非線形性。藉此，可抑制讀取動作時之讀出錯誤。藉此，可獲得穩定之動作。即便於施加電壓Vap之範圍低且小之情形時，亦可獲得穩定之記憶動作。藉此，可削減消耗電力。 根據實施形態，可提供一種對施加負電壓之重設干擾具有較強耐性之電阻變化元件及記憶裝置。 實施形態亦可包括以下技術方案。 (技術方案1) 一種電阻變化元件，其具備： 第1導電層，其含有第1元素，該第1元素含有選自由銀、銅、鋁、鎳及鈦所組成之群之至少一者； 第2導電層，其含有選自由鉑、金、銥、鎢、鈀、銠、氮化鈦及矽所組成之群之至少一者； 第1層，其設置於上述第1導電層與上述第2導電層之間，與上述第1導電層相接，且含有絕緣性之第1材料；及 第2層，其設置於上述第1層與上述第2導電層之間，且含有：第2元素，其含有選自由銀、銅、鋁、鎳及鈦所組成之群之至少一者；及第2材料，其與上述第1材料不同。 (技術方案2) 如技術方案1之電阻變化元件，其中上述第1材料之電子親和力小於上述第2材料之電子親和力。 (技術方案3) 如技術方案1或2之電阻變化元件，其中上述第1材料含有氧化物，該氧化物含有選自由Si、Mg、Ca、Hf、Zr、Sc、Ga、Al、Y、La及Ce所組成之群之至少一者；且 上述第2材料含有氧化物，該氧化物含有選自由Ta、Nb、Mo、V、Cu、Fe、Mn、Ge、Zn、Gd及W所組成之群之至少一者。 (技術方案4) 如技術方案1或2之電阻變化元件，其中上述第1材料含有氧化物，該氧化物含有選自由Si、Mg、Ca、Al、Y、La及Ce所組成之群之至少一者；且 上述第2材料含有氧化物，該氧化物含有選自由Hf、Zr、Sc及Ga所組成之群之至少一者。 (技術方案5) 如技術方案1或2之電阻變化元件，其中上述第1材料含有氧化物，該氧化物含有選自由Si、Mg及Ca所組成之群之至少一者；且 上述第2材料含有氧化物，該氧化物含有選自由Al、Y、La及Ce所組成之群之至少一者。 (技術方案6) 如技術方案1或2之電阻變化元件，其中上述第1材料含有氧化物，該氧化物含有選自由Si、Mg、Ca、Hf、Zr、Sc、Ga、Al、Y、La及Ce所組成之群之至少一者；且 上述第2材料含有硫屬化合物。 (技術方案7) 如技術方案1或2之電阻變化元件，其中上述第1材料之比介電率高於上述第2材料之比介電率。 (技術方案8) 如技術方案1～7中任一項之電阻變化元件，其中上述第2層包含第1區域、及設置於上述第1區域與上述第2導電層之間之第2區域，且 上述第1區域中所含之上述第2元素之濃度低於上述第2區域中所含之上述第2元素之濃度。 (技術方案9) 如技術方案1～7中任一項之電阻變化元件，其中上述第2層中之上述第2元素之濃度為1×1020
atoms/cm3
以上。 (技術方案10) 如技術方案1～7中任一項之電阻變化元件，其中上述第1層不含上述第2元素，或 上述第1層含有上述第2元素，且上述第2層中之上述第2元素之濃度高於上述第1層中之上述第2元素之濃度。 (技術方案11) 如技術方案1～10中任一項之電阻變化元件，其中上述第1材料含有鋁氧化物。 (技術方案12) 如技術方案11之電阻變化元件，其中上述第2材料含有鉿氧化物。 (技術方案13) 如技術方案1～12中任一項之電阻變化元件，其中上述第1層之厚度薄於上述第2層之厚度。 (技術方案14) 如技術方案1～13中任一項之電阻變化元件，其中上述第1層之厚度為0.2奈米以上且1.5奈米以下， 上述第2層之厚度為超過1.5奈米且10奈米以下。 (技術方案15) 如技術方案1～14中任一項之電阻變化元件，其中上述第1層不含上述第2元素，或 上述第1層含有上述第2元素，且上述第2層中之上述第2元素之濃度高於上述第1層中之上述第2元素之濃度。 (技術方案16) 一種記憶裝置，其進而具備如技術方案1～15中任一項之電阻變化元件、 與上述第1導電層電性連接之第1配線、 與上述第2導電層電性連接之第2配線、以及 與上述第1配線及上述第2配線電性連接之控制部，且 上述控制部實施如下動作： 第1動作，其係將以上述第2配線之電位作基準時為正之第1電壓施加於上述第1配線； 第2動作，其係將以上述第2配線之電位作基準時為負之第2電壓施加於上述第1配線；及 第3動作，其係將以上述第2配線之電位作基準時為正且小於上述第1電壓之第3電壓施加於上述第1配線； 第1電流之絕對值大於第2電流之絕對值；該第1電流係於上述第1動作後所實施之上述第3動作中，經由上述第1配線及上述第2配線，流向包含上述第1導電層、上述第2導電層、上述第1層及上述第2層之積層體者；該第2電流係於上述第2動作後所實施之上述第3動作中，流向上述積層體者； 第4電流之絕對值大於第5電流之絕對值；該第4電流係將以上述第2配線之電位作基準時為正之第4電壓施加於上述第1配線時，經由上述第1配線及上述第2配線，流向上述積層體者；該第5電流係將以上述第2配線之電位作基準時為負之第5電壓施加於上述第1配線時，經由上述第1配線及上述第2配線，流向上述積層體者；上述第4電壓為上述第3電壓之1/3，上述第5電壓之絕對值為上述第3電壓之1/3。 (技術方案17) 如技術方案16之記憶裝置，其中上述第1電壓之絕對值小於上述第2電壓之絕對值。 (技術方案18) 如技術方案16或17之記憶裝置，其中上述第1電流之上述絕對值為上述第4電流之絕對值之100倍以上。 (技術方案19) 如技術方案16～18中任一項之記憶裝置，其中上述第5電壓之絕對值小於上述第2電壓之絕對值之1/3。 根據實施形態，能提供一種可實現穩定之動作之電阻變化元件及記憶裝置。 於本案說明書中，電性連接之狀態包括2個導體直接相接之狀態。電性連接之狀態包括2個導體藉由其他導體(例如配線等)而連接之狀態。電性連接之狀態包括2個導體之間之路徑之間設置有開關元件(電晶體等)，而可形成電流於2個導體之間之路徑上流動之狀態的狀態。 於本案說明書中，「垂直」及「平行」並非僅為嚴格之垂直及嚴格之平行，其中亦包括例如製造步驟中之差異等，只要為實質上垂直及實質上平行即可。 以上，一面參照具體例一面對本發明之實施形態進行了說明。但，本發明並不限定於該等具體例。例如，關於電阻變化元件及記憶裝置中包含之導電層、層、配線及控制部等各要素之具體構成，只要業者自公知之範圍適當進行選擇便能同樣地實施本發明，且能獲得相同之效果，便包含於本發明之範圍內。 又，將各具體例之任2個以上要素於技術可行範圍內加以組合而成者亦只要包含本發明之主旨便包含於本發明之範圍內。 此外，由業者基於作為本發明之實施形態而與上文敍述之上述電阻變化元件及記憶裝置適當加以設計變更後所能實施之全部電阻變化元件及記憶裝置，只要包含本發明之主旨，亦屬於本發明之範圍。 此外，於本發明之思想範疇內，業者應能想到各種變更例及修正例，且應瞭解該等變更例及修正例亦屬於本發明之範圍。 已對本發明之若干實施形態進行了說明，但該等實施形態僅作為示例而提出，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。 本申請以日本專利申請2017-048602(申請日2017年3月14日)為基礎，基於該申請享受優先之利益。本申請藉由參照該申請，而包含該申請之全部內容。
10s‧‧‧基板11‧‧‧第1導電層12‧‧‧第2導電層21‧‧‧第1層22‧‧‧第2層22a‧‧‧第2元素22b‧‧‧第2材料22c‧‧‧導電絲25‧‧‧積層體51‧‧‧第1配線52‧‧‧第2配線70‧‧‧控制部71‧‧‧第1電路72‧‧‧第2電路110、119、120‧‧‧電阻變化元件210‧‧‧記憶裝置BL‧‧‧位元線BL1(NS)、BL3(NS)‧‧‧非選擇位元線BL2(S)‧‧‧選擇位元線CB‧‧‧傳導帶CH1、CH2‧‧‧半選擇單元CN‧‧‧非選擇單元CS‧‧‧選擇單元EA‧‧‧電子親和力EF‧‧‧費米能階I1、I2、I4、I5‧‧‧第1、第2、第4、第5電流Irs‧‧‧重設電流Is‧‧‧設定電流r1、r2‧‧‧第1、第2區域STH‧‧‧高電阻狀態STL‧‧‧低電阻狀態V1～V5‧‧‧第1～第5電壓VB‧‧‧價電子帶VL‧‧‧真空能階Vap‧‧‧施加電壓Vrd‧‧‧讀取電壓Vrs‧‧‧重設電壓Vs‧‧‧設定電壓WL‧‧‧字元線WL1(NS)、WL3(NS)‧‧‧非選擇字元線WL2(S)‧‧‧選擇字元線
圖1係例示第1實施形態之電阻變化元件之模式性剖視圖。 圖2係例示第1實施形態之電阻變化元件之特性之曲線圖。 圖3(a)及圖3(b)係例示電阻變化元件之特性之曲線圖。 圖4(a)～圖4(d)係例示第1實施形態之電阻變化元件之特性之模式圖。 圖5(a)～圖5(f)係例示第1實施形態之電阻變化元件之特性之模式圖。 圖6(a)及圖6(b)係例示第1實施形態之記憶裝置之模式性立體圖。 圖7(a)～圖7(c)係例示第1實施形態之記憶裝置之模式圖。 圖8係例示第1實施形態之記憶裝置之特性之模式圖。 圖9係例示第2實施形態之電阻變化元件之模式性剖視圖。 圖10(a)～圖10(c)係例示第2實施形態之電阻變化元件之特性之模式圖。
11‧‧‧第1導電層
12‧‧‧第2導電層
21‧‧‧第1層
22‧‧‧第2層
22a‧‧‧第2元素
22b‧‧‧第2材料
25‧‧‧積層體
110‧‧‧電阻變化元件
Claims (9)
- 一種電阻變化元件，其具備：第1導電層，其含有第1元素，該第1元素含有選自由銀、銅、鋁、鎳及鈦所組成之群之至少一者；第2導電層，其含有選自由鉑、金、銥、鎢、鈀、銠、氮化鈦及矽所組成之群之至少一者；第1層，其設置於上述第1導電層與上述第2導電層之間，與上述第1導電層相接，且含有絕緣性之第1材料；及第2層，其設置於上述第1層與上述第2導電層之間，且含有：第2元素，其含有選自由銀、銅、鋁、鎳及鈦所組成之群之至少一者、且濃度為1.1×1020atoms/cm3以上且2×1022atoms/cm3以下；及第2材料，其與上述第1材料不同，其中，上述第1材料包含含鋁之氧化物，上述第2材料包含含鉿之氧化物，上述第2層包含第1區域、及設置於上述第1區域與上述第2導電層之間之第2區域，且上述第1區域中所含之上述第2元素之濃度低於上述第2區域中所含之上述第2元素之濃度。
- 如請求項1之電阻變化元件，其中上述第1材料之電子親和力小於上述第2材料之電子親和力。
- 如請求項1之電阻變化元件，其中上述第1材料含有氧化物，該氧化 物含有選自由Si、Mg、Ca、Hf、Zr、Sc、Ga、Al、Y、La及Ce所組成之群之至少一者；且上述第2材料含有氧化物，該氧化物含有選自由Ta、Nb、Mo、V、Cu、Fe、Mn、Ge、Zn、Gd及W所組成之群之至少一者。
- 如請求項1之電阻變化元件，其中上述第1材料含有氧化物，該氧化物含有選自由Si、Mg、Ca、Al、Y、La及Ce所組成之群之至少一者；且上述第2材料含有氧化物，該氧化物含有選自由Hf、Zr、Sc及Ga所組成之群之至少一者。
- 如請求項1之電阻變化元件，其中上述第1材料含有氧化物，該氧化物含有選自由Si、Mg及Ca所組成之群之至少一者；且上述第2材料含有氧化物，該氧化物含有選自由Al、Y、La及Ce所組成之群之至少一者。
- 如請求項1之電阻變化元件，其中上述第1材料含有氧化物，該氧化物含有選自由Si、Mg、Ca、Hf、Zr、Sc、Ga、Al、Y、La及Ce所組成之群之至少一者；且上述第2材料含有硫屬化合物。
- 如請求項1之電阻變化元件，其中上述第1材料之比介電率高於上述第2材料之比介電率。
- 如請求項1之電阻變化元件，其中上述第1層不含上述第2元素，或上述第1層含有上述第2元素，且上述第2層中之上述第2元素之濃度高於上述第1層中之上述第2元素之濃度。
- 一種記憶裝置，其具備如請求項1之電阻變化元件、與上述第1導電層電性連接之第1配線、與上述第2導電層電性連接之第2配線、以及與上述第1配線及上述第2配線電性連接之控制部，且上述控制部實施如下動作：第1動作，其係將以上述第2配線之電位作基準時為正之第1電壓施加於上述第1配線；第2動作，其係將以上述第2配線之電位作基準時為負之第2電壓施加於上述第1配線；及第3動作，其係將以上述第2配線之電位作基準時為正且小於上述第1電壓之第3電壓施加於上述第1配線；第1電流之絕對值大於第2電流之絕對值；該第1電流係於上述第1動作後所實施之上述第3動作中，經由上述第1配線及上述第2配線，流向包含上述第1導電層、上述第2導電層、上述第1層及上述第2層之積層體者；該第2電流係於上述第2動作後所實施之上述第3動作中，流向上述積層體者；第4電流之絕對值大於第5電流之絕對值；該第4電流係將以上述第2配線之電位作基準時為正之第4電壓施加於上述第1配線時，經由上述第1配線及上述第2配線，流向上述積層體者；該第5電流係將以上述第2配線 之電位作基準時為負之第5電壓施加於上述第1配線時，經由上述第1配線及上述第2配線，流向上述積層體者；上述第4電壓為上述第3電壓之1/3，上述第5電壓之絕對值為上述第3電壓之1/3。
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