KR102571566B1 - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 서로 교차하는 하부 배선들 및 상부 배선들, 상기 하부 배선들과 상기 상부 배선들의 교차점들에 제공되는 가변 저항 메모리 소자들, 및 상기 메모리 소자들과 상기 하부 배선들 사이에 제공되는 스위칭 소자들을 포함하되, 상기 스위칭 소자들 각각은 제 1 및 제 2 칼코게나이드 화합물층들 및 상기 제 1 및 제 2 칼코게나이드 화합물층들 사이에 제공된 도전성 나노 점들(nano dots)을 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 가변 저항 메모리 장치에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 전기적 특성이 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 서로 교차하는 하부 배선들 및 상부 배선들; 상기 하부 배선들과 상기 상부 배선들의 교차점들에 제공되는 가변 저항 메모리 소자들; 및 상기 메모리 소자들과 상기 하부 배선들 사이에 제공되는 스위칭 소자들을 포함하되, 상기 스위칭 소자들 각각은: 제 1 및 제 2 칼코게나이드 화합물층들; 및 상기 제 1 및 제 2 칼코게나이드 화합물층들 사이에 제공된 도전성 나노 점들(nano dots)을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 서로 교차하는 하부 배선들 및 상부 배선들; 상기 하부 배선들과 상기 상부 배선들의 교차점들에 제공되는 가변 저항 소자들; 및 상기 메모리 소자들과 상기 하부 배선들 사이에 제공되는 문턱 스위칭 소자들을 포함하되, 상기 문턱 스위칭 소자들은 도전성 나노 점들을 포함할 수 있다.
본 발명의 실시예들에 따르면 칼코게나이드 화합물로 이루어진 스위칭 소자 내에 도전성 나노 점들(nano dots)을 포함할 수 있다. 이에 따라, 반도체 메모리 장치의 동작시 스위칭 소자에 인가되는 전계(electric filed)가 스위칭 소자 내의 도전성 나노 점들에 의해 집중될(confined) 수 있으므로, 칼코게나이드 화합물로 이루어진 스위칭 소자의 특성(예를 들어, 문턱 전압 산포)이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 개략적인 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 4 내지 도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 3의 I-I' 선 및 II-II' 선을 따라 자른 단면들이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 스위칭 소자를 나타내는 도면들이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 스위칭 소자를 제조하기 위한 박막 증착 장비를 나타내는 도면이다.
도 10a 내지 도 10e는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I' 선 및 II-II'선을 따라 자른 단면들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따르는 반도체 메모리 장치의 메모리 셀 어레이는 복수 개의 셀 어레이 블록들(BLK1, BLK2, … , BLKn)을 포함할 수 있다.
셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 복수 개의 셀 어레이층들(cell array layers; CAL1, CAL2, … , CALn)을 포함할 수 있다.
복수 개의 셀 어레이층들(CAL1, CAL2, … , CALn) 각각은 각각은 2차원적으로 배열된 복수 개의 가변 저항 메모리 셀들을 포함할 수 있다. 다시 말해, 셀 어레이층들(CAL1, CAL2, … , CALn) 각각에서, 복수 개의 가변 저항 메모리 셀들은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 개략적인 사시도이다. 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 4 내지 도 7은 도 3의 I-I' 선 및 II-II' 선을 따라 자른 단면들이다.
도 2 내지 도 7을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 교차점(cross point) 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 워드 라인들(WL1, WL2), 비트 라인들(BL), 및 워드 라인들(WL1, WL2)과 비트 라인들(BL)의 교차점들에 배치되는 메모리 셀들(MC1, MC2)을 포함한다.
보다 상세하게, 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에 수직하는 제 3 방향(D3)을 따라, 제 1 및 제 2 셀 어레이층들(CAL1, CAL2)이 적층될 수 있다. 도면에는 2개의 셀 어레이층들이 적층되는 것으로 도시하였으나, 도 1을 참조하여 설명한 것처럼, 2개 이상의 셀 어레이층들이 제 3 방향(D3)으로 적층될 수 있다. 이 경우, 제 1 및 제 2 셀 어레이층들(CAL1, CAL2)이 기판(10) 상에 번갈아 반복적으로 적층될 수 있다.
실시예들에 따르면, 기판(10)은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄으로 이루어진 반도체 기판일 수 있다. 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 이와 달리, 기판(10)은 실리콘 산화막, 실리콘 질화막, 저유전막과 같은 절연막일 수도 있다.
제 1 셀 어레이층(CAL1)은 서로 교차하는 제 1 워드 라인들(WL1)과 비트 라인들(BL) 사이에 배치될 수 있으며, 제 2 셀 어레이층(CAL2)은 서로 교차하는 제 2 워드 라인들(WL2)과 비트 라인들(BL) 사이에 위치할 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)은 제 1 방향(D1)으로 연장될 수 있으며, 서로 다른 레벨에 위치할 수 있다. 비트 라인들(BL)은 제 1 및 제 2 워드 라인들(WL2)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 제 1 및 제 2 셀 어레이층들(CAL1, CAL2)은 비트 라인들(BL)을 공유할 수 있다.
실시예들에 따르면, 제 1 워드 라인들(WL1)은 기판(10)의 상부면에 배치될 수 있으며, 제 2 워드 라인들(WL2)이 제 1 워드 라인들(WL1)과 수직적으로 이격되어 배치될 수 있다. 또한, 비트 라인들(BL)은, 수직적 관점에서 제 1 워드 라인들(WL1)과 제 2 워드 라인들(WL2) 사이에 배치될 수 있다.
제 1 워드 라인들(WL1), 비트 라인들(BL), 및 제 2 워드 라인들(WL2)은 예를 들어, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제 1 셀 어레이층(CAL1)은 제 1 워드 라인들(WL1)과 비트 라인들(BL)의 교차점들에 배치되는 제 1 메모리 셀들(MC1)을 포함할 수 있다. 제 2 셀 어레이층(CAL2)은 제 2 워드 라인들(WL2)과 비트 라인들(BL)의 교차점들에 배치되는 제 2 메모리 셀들(MC2)을 포함할 수 있다. 실시예들에 따르면, 제 1 및 제 2 메모리 셀들(MC1, MC2)은 비트 라인들(BL)을 공유할 수 있다. 실시예들에서, 제 1 및 제 2 메모리 셀들(MC1, MC2) 중 어느 하나는 제 1 및 제 2 워드 라인들(WL1, WL2) 중 선택된 어느 하나와 비트 라인들(BL) 중 선택된 어느 하나에 의해 선택될 수 있다.
제 1 및 제 2 메모리 셀들(MC1, MC2) 각각은 메모리 소자(ME1, ME2, ME1, ME2; Memory element) 및 스위칭 소자(SE1, SE2, Switching Element)를 포함하며, 스위칭 소자(SE1, SE2) 및 메모리 소자(ME1, ME2)는 전기적으로 직렬로 연결될 수 있다. 나아가, 제 1 및 제 2 메모리 셀들(MC1, MC2) 각각에서, 스위칭 소자(SE1, SE2)와 메모리 소자(ME1, ME2)는 하부 전극(BEL)과 상부 전극(TEL) 사이에 배치될 수 있으며, 중간 전극(MEL)이 메모리 소자(ME1, ME2)와 스위칭 소자(SE1, SE2) 사이에 개재될 수 있다.
일 예로, 메모리 소자(ME1, ME2)는 비트 라인(BL)과 스위칭 소자(SE1, SE2) 사이에 연결되고, 스위칭 소자(SE1, SE2)는 메모리 소자(ME1, ME2)와 제 1 또는 제 2 워드 라인(WL1/WL2) 사이에 연결될 수 있다. 이와 달리, 메모리 소자(ME1, ME2)가 제 1 또는 제 2 워드 라인(WL1/WL2)과 스위칭 소자(SE1, SE2) 사이에 연결되고, 스위칭 소자(SE1, SE2)가 비트 라인(BL)과 메모리 소자(ME1, ME2) 사이에 연결될 수도 있다.
보다 상세하게, 도 4를 참조하면, 제 1 및 제 2 메모리 셀들(MC1, MC2)의 메모리 소자들(ME1, ME2)은 비트 라인들(BL)과 인접하게 배치될 수 있다. 그리고, 제 1 메모리 셀들(MC1)의 스위칭 소자들(SE1)은 제 1 워드 라인들(WL1)에 인접하고, 제 2 메모리 셀들(MC2)의 스위칭 소자들(SE2)은 제 2 워드 라인들(WL2)에 인접하게 배치될 수 있다.
다른 예로, 도 5를 참조하면, 제 1 메모리 셀들(MC1)의 메모리 소자들(ME1)과 제 2 메모리 셀들(MC2)의 스위칭 소자들(SE2)이 비트 라인들(BL)에 인접하게 배치될 수 있다. 그리고, 제 1 메모리 셀들(MC1)의 스위칭 소자들(SE1)은 제 1 워드 라인들(WL1)에 인접하고, 제 2 메모리 셀들(MC2)의 메모리 소자들(ME2)은 제 2 워드 라인들(WL2)에 인접하게 배치될 수 있다.
또 다른 예로, 도 6을 참조하면, 제 1 메모리 셀들(MC1)의 스위칭 소자들(SE1)과 제 2 메모리 셀들(MC2)의 메모리 소자들(ME2)이 비트 라인들(BL)에 인접하게 배치될 수 있다. 그리고, 제 1 메모리 셀들(MC1)의 메모리 소자들(ME1)이 제 1 워드 라인들(WL1)에 인접하고, 제 2 메모리 셀들(MC2)의 스위칭 소자들(SE2)이 제 2 워드 라인들(WL2)에 인접하게 배치될 수 있다.
한편, 도 7에 도시된 실시예에 따르면, 제 1 및 제 2 메모리 셀들(MC1, MC2)의 메모리 소자들(ME1, ME2)은 콘택 플러그들(PLG1, PLG2)을 통해 제 1 및 제 2 워드 라인들(WL1, WL2)과 전기적으로 연결될 수 있다. 즉, 제 1 및 제 2 메모리 셀들(MC1, MC2)의 메모리 소자들(ME1, ME2)은 콘택 플러그들(PLG1, PLG2)과 직접 접촉할 수 있다. 이러한 콘택 플러그들(PLG1, PLG2)은 상변화 물질을 포함하는 메모리 소자들(ME1, ME2)에 주울 열(Joule's heat)을 제공하는 히터 전극일 수 있다.
실시예들에 따르면, 메모리 소자들(ME1, ME2)은 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항층을 포함할 수 있다. 가변 저항층은 서로 다른 저항값을 갖는 복수의 상태들로 변경 가능한 물질로 이루어질 수 있다.
일 예에 따르면, 가변 저항층은 공급되는 열의 온도 및/또는 공급 시간 등에 의하여 결정 상태가 변경되는 상변화 물질(phase-change material)을 포함할 수 있다. 이러한 상변화 물질은 온도에 따라 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 일 예로, 상변화 물질의 결정질-비정질간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 일 예로, 상변화 물질은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상변화 물질은, 예를 들어, GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항층은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적층된 초격자 구조를 가질 수 있다. 일 예로, 가변 저항층은 GeTe층과 SbTe층이 반복 적층된 구조를 가질 수 있다.
다른 예에 따르면, 가변 저항층은 필라멘트 및/또는 브릿지 등의 생성 및 소멸에 의해 저항값이 달라지는 물질로 형성될 수 있다. 예를 들어, 상기 가변 저항층은 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물을 포함할 수 있다. 또 다른 예로, 가변 저항층은 자유층 및 고정층간의 자화방향에 따라 저항값이 변경되는 자기터널접합체(magnetic tunnel junction)를 포함할 수도 있다.
실시예들에 따르면, 스위칭 소자들(SE1, SE2)은 문턱 전압(threshold voltage)을 갖는 2단자 스위칭 소자일 수 있다. 실시예들에서, 스위칭 소자들(SE1, SE2)은 비선형적(일 예로, S자형) I-V 커브를 갖는 쓰레숄드(threshold) 스위칭 현상에 기초한 소자들일 수 있다. 일 예로, 스위칭 소자들(SE1, SE2)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다.
실시예들에 따르면, 스위칭 소자들(SE1, SE2)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 칼코게나이드 화합물로 형성될 수 있다. 칼코게나이드 화합물은, 예를 들어, AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 메모리 소자들(ME1, ME2)이 상변화 물질로 형성된 경우, 스위칭 소자들(SE1, SE2)은 상변화 물질보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다. 일 예로, 스위칭 소자들(SE1, SE2)의 상전이 온도는 약 350℃내지 약 450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 시, 메모리 소자들(ME1, ME2)은 동작 전압 하에서 결정질과 비정질 사이에서 가역적으로 상변화가 이루어질 수 있으나, 스위칭 소자들(SE1, SE2)은 동작 전압 하에서 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.
본 발명의 실시예들에 따르면, 칼코게나이드 화합물로 이루어진 스위칭 소자들(SE1, SE2)에 문턱 전압 이하의 전계(electric field)가 인가될 때(즉, 오프(off) 상태), 전자들은 페르미 레벨(Fermi level) 아래의 깊은 트랩 사이트들(deep trap states)에 존재할 수 있으며, 전자들의 이동이 제한될 수 있다.
스위칭 소자들(SE1, SE2)에 문턱 전압 이상의 고전위가 인가될 때, 전자들이 열 방출 또는 터널링에 의해 비어있는 얕은 트랩 사이트들(shallow trap states)로 홉핑(hopping)될 수 있다. 이와 같이 전자들이 트랩 사이트들 사이를 이동(또는 홉핑)함으로써 스위칭 소자를 통한 전류 흐름이 발생할 수 있다.
나아가, 본 발명의 실시예들에 따르면, 칼코게나이드 화합물로 이루어진 스위칭 소자들(SE1, SE2)은 도전성 나노 점들(nano dots)을 포함할 수 있다. 도전성 나노 점들은 하부, 중간, 및 상부 전극들(BEL, MEL, TEL)과 이격되어 스위칭 소자들(SE1, SE2) 내에 위치할 수 있다. 또한, 도전성 나노 점들은 아일랜드(island) 형태를 가지며, 스위칭 소자들(SE1, SE2)의 하부면들으로부터 동일한 거리에서 분균일하게 분포할 수 있다.
도전성 나노 점들은 비정질 또는 결정질의 금속 물질로 이루어질 수 있으며, 약 1nm 내지 10nm의 크기를 가질 수 있다. 도전성 나노 점들은, 예를 들어, Te, As, Ag, Ru, Ti, Ta, W, Si, Ge, 및 Al 중에서 선택되는 적어도 어느 하나를 포함할 수 있다.
일 예에 따르면, 스위칭 소자들(SE1, SE2)이 칼코게나이드 화합물로 형성될 때, 도전성 나노 점들은 칼코게나이드 화합물을 이루는 원소들 중 어느 하나를 포함할 수 있다. 예를 들어, 도전성 나노 점들은 텔루륨(Te) 나노 점들일 수 있다. 이와 달리, 도전성 나노 점들은 루테늄(Ru) 나노 점들 또는 은(Ag) 나노 점들일 수도 있다.
실시예들에 따르면, 스위칭 소자들(SE1, SE2)이 도전성 나노 점들을 포함하므로, 반도체 메모리 장치의 동작시 스위칭 소자에 인가되는 전계(electric filed)가 도전성 나노 점들에 집중될(confined) 수 있다. 그러므로, 반도체 메모리 장치의 동작시 전자들이 도전성 나노 점들을 통해 이동할 수 있으므로, 전자들의 이동 경로가 보다 균일하게 형성될 수 있다. 이에 따라, 스위칭 소자들(SE1, SE2)의 문턱 전압 산포가 개선될 수 있다.
본 발명의 실시예들에 따른 스위칭 소자에 대해 도 8a 및 도 8b를 참조하여 보다 더 상세히 설명한다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 스위칭 소자를 나타내는 도면들이다.
도 8a를 참조하면, 본 발명의 실시예들에 따른 스위칭 소자(SE)는 차례로 적층된 제 1 및 제 2 칼코게나이드 화합물층들(110, 120) 및 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)의 계면에 위치하는 도전성 나노 점들(nano dots; 115)을 포함할 수 있다. 이러한 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)은 한 쌍의 전극들(예를 들어, 하부 전극(BEL)과 중간 전극(MEL)) 사이에 배치될 수 있으며, 도전성 나노 점들(115)은 전극들(BEL, MEL)과 이격되어 위치할 수 있다.
제 1 및 제 2 칼코게나이드 화합물층들(110, 120)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)은 반도체 메모리 장치의 동작시 비정질 상태로 유지될 수 있다.
제 1 및 제 2 칼코게나이드 화합물층들(110, 120)은 열적 안정화 원소를 더 포함할 수 있으며, 열적 안정화 원소는, 예를 들어, C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.
일 예에 따르면, 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)은 질소(nitrogen)를 포함하되, 제 1 칼코게나이드 화합물층(110) 내의 질소 농도는 제 2 칼코게나이드 화합물층(120) 내의 질소 농도보다 클 수 있다. 예를 들어, 제 1 칼코게나이드 화합물층(110)에서 질소 농도는 약 3.0% 내지 약 5.0%일 수 있으며, 제 2 칼코게나이드 화합물층(120)에서 질소 농도는 약 1.0% 내지 약 2.0%일 수 있다.
나아가, 제 1 칼코게나이드 화합물층(110)의 두께는 제 2 칼코게나이드 화합물층(120)의 두께보다 작을 수 있다. 여기서, 제 1 칼코게나이드 화합물층(110)은 제 2 칼코게나이드 화합물층(120)보다 기판(도 4의 10 참조))에 가까울 수 있다. 즉, 도 4 내지 도 7을 참조하여 설명한 제 1 및 제 2 메모리 셀들(MC1, MC2)의 스위칭 소자들(SE1, SE2)은 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)을 포함하되, 제 1 칼코게나이드 화합물층(110)이 제 2 칼코게나이드 화합물층(120)보다 기판(10)에 인접하게 배치될 수 있다.
실시예들에 따르면, 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)은 스퍼터링(또는 물리적 기상 증착(PVD) 방법, 화학 기상 증착(CVD) 방법, 유기 금속 화학기상 증착(MOCVD) 또는 플라즈마 강화 화학 기상 증착 방법(PECVD)을 이용하여 형성될 수 있다.
실시예들에 따르면, 도전성 나노 점들(115)은 제 1 칼코게나이드 화합물층(110)의 표면에 불균일하게 분포할 수 있으며, 제 2 칼코게나이드 화합물층이 도전성 나노 점들(115)을 덮을 수 있다. 즉, 도전성 나노 점들(115)은 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)의 계면에 위치할 수 있다. 도전성 나노 점들(115)은 앞서 설명한 바와 같이, 비정질 또는 결정질의 금속 물질로 이루어질 수 있다. 도전성 나노 점들(115)은, 예를 들어, Te, As, Ag, Ru, Ti, Ta, W, Si, Ge, 및 Al 중에서 선택되는 적어도 어느 하나를 포함할 수 있다. 일 예에 따르면, 도전성 나노 점들(115)은 제 1 칼코게나이드 화합물층(110) 내의 텔루륨(Te) 원자들이 응집(segregation)되어 형성된 텔루륨(Te) 나노 점들(115)일 수 있다.
도 8b를 참조하면, 본 발명의 실시예들에 따른 스위칭 소자(SE)는 차례로 적층된 제 1, 제 2, 및 제 3 칼코게나이드 화합물층들(110, 120, 130), 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)의 계면에 위치하는 제 1 도전성 나노 점들(115), 및 제 2 및 제 3 칼코게나이드 화합물층들(120, 130)의 계면에 위치하는 제 2 도전성 나노 점들(125)을 포함할 수 있다. 이러한 제 1 내지 제 3 칼코게나이드 화합물층들(110, 120, 130)은 한 쌍의 전극들(예를 들어, 하부 전극(BEL)과 중간 전극(MEL)) 사이에 차례로 적층될 수 있다.
실시예들에 따르면, 제 1 내지 제 3 칼코게나이드 화합물층들(110, 120, 130)은 질소(nitrogen)를 포함하되, 제 1 및 제 2 칼코게나이드 화합물층들(110, 120) 내의 질소 농도가 제 3 칼코게나이드 화합물층(130) 내의 질소 농도보다 클 수 있다. 예를 들어, 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)에서 질소 농도는 약 3.0% 내지 약 5.0%일 수 있으며, 제 3 칼코게나이드 화합물층(130)에서 질소 농도는 약 1.0% 내지 약 2.0%일 수 있다.
실시예들에 따르면, 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)은 실질적으로 동일한 두께를 가질 수 있으며, 제 3 칼코게나이드 화합물층(130)은 제 1 및 제 2 칼코게나이드 화합물층들(110, 120)보다 두꺼울 수 있다.
일 예에 따르면, 제 1 칼코게나이드 화합물층(110)은 제 3 칼코게나이드 화합물층(130)보다 기판(도 4의 10 참조)에 가까울 수 있다. 즉, 도 4 내지 도 7을 참조하여 설명한 제 1 및 제 2 메모리 셀들(MC1, MC2)의 스위칭 소자들(SE)은 제 1 내지 제 3 칼코게나이드 화합물층들(110, 120, 130)을 포함하되, 얇은 제 1 칼코게나이드 화합물층(110)이 제 3 칼코게나이드 화합물층(130)보다 기판(10)에 인접하게 배치될 수 있다.
실시예들에 따르면, 제 1 도전성 나노 점들(115)은 제 1 칼코게나이드 화합물층(110)의 표면에 불균일하게 분포할 수 있으며, 제 2 도전성 나노 점들(125)은 제 2 칼코게나이드 화합물층(120)의 표면에 불균일하게 분포할 수 있다.
일 예에 따르면, 제 1 도전성 나노 점들(115)은 제 1 칼코게나이드 화합물층 내의 텔루륨(Te) 원자들이 응집(segregation)되어 형성된 텔루륨(Te) 나노 점들(115)일 수 있으며, 제 2 도전성 나노 점들(125)은 제 2 칼코게나이드 화합물층 내의 텔루륨(Te) 원자들이 응집(segregation)되어 형성된 텔루륨(Te) 나노 점들(115)일 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 스위칭 소자를 제조하기 위한 박막 증착 장비를 나타내는 도면이다.
도 9를 참조하면, 박막 증착 장비(1000)는 챔버(1), 기판 홀더(2), 칼코게나이드 타겟(3; target), 마그네트론(4; magnetron), 전원 공급부들(5, 6, 7), 가스 공급부(8), 및 배기부(9)를 포함할 수 있다.
챔버(1) 내의 기판 홀더(2) 상에 기판(10)이 배치될 수 있다. 일 예로, 기판(10)은 도 4 내지 도 7을 참조하여 설명된 하부 전극을 포함할 수 있다.
기판 홀더(2)는 정전척 또는 하부 전극으로 사용될 수 있으며, 기판 홀더(2)와 칼코게나이드 타겟(3)에 AC 및 DC 파워가 인가될 수 있다.
칼코게나이드 타겟(3)은 기판 홀더(2)에 대향하여 배치되며, 칼코게나이드 물질로 이루어질 수 있다. 예를 들어, 칼코게나이드 타겟(3)은 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 칼코게나이드 타겟(3)에 제 1 고주파 전원(6)과 DC 전원(5)이 연결될 수 있다.
마그네트론(4)이 칼코게나이드 타겟(3) 상에 설치될 수 있으며, 자석 어레이를 포함할 수 있다.
챔버(1)는 가스 공급관을 통해 가스 공급부(8)와 연결될 수 있으며, 가스 공급부(8)는 박막 증착에 이용되는 공정 가스들을 챔버로 공급할 수 있다. 예를 들어, 질소, 암모니아, 산소, 수증기(또는 물) 및/또는 아르곤 등과 같은 공정 가스들이 챔버(1) 내에 공급될 수 있다.
챔버(1)의 일부에 배기관이 연결될 수 있으며, 챔버(1)는 배기관을 통해 배기부(9)와 연결될 수 있다. 배기부(9)는 터보 펌프와 같은 진공 펌프를 포함하여 챔버(1) 내부의 처리 공간의 압력을 공정 조건에 따라 조절할 수 있다.
도 10a 내지 도 10e는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I' 선 및 II-II'선을 따라 자른 단면들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.
도 10a를 참조하면, 기판(10) 상에 워드 라인들을 형성하기 위한 제 1 도전막(101), 하부 전극막(103), 및 제 1 칼코게나이드 화합물층(110)이 차례로 형성될 수 있다.
실시예들에 따르면, 제 1 도전막(101), 하부 전극막(103), 및 제 1 칼코게나이드 화합물층(110)은 기판(10)의 전면을 덮도록 형성될 수 있다. 제 1 도전막(101) 및 하부 전극막(103)은 화학 기상 증착(CVD) 방법, 유기 금속 화학기상 증착(MOCVD) 또는 플라즈마 강화 화학 기상 증착 방법(PECVD)을 이용하여 형성될 수 있다.
제 1 도전막(101)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 하부 전극막(103)은 W, Ti, Ta, Al, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 제 1 칼코게나이드 화합물층(110)은 도 9를 참조하여 설명한 박막 증착 장비(1000)를 이용하여 형성될 수 있다. 즉, 스퍼터링 방법을 이용하여 하부 전극막(103) 상에 제 1 칼코게나이드 화합물층(110)을 형성할 수 있다.
보다 상세하게, 하부 전극막(103)이 형성된 기판(10)을 챔버(도 9의 1 참조) 내의 기판 홀더(도 9의 2 참조) 상에 위치시킨 후, 챔버(도 9의 1 참조) 내부는 제 1 칼코게나이드 화합물층(110)을 형성하기 위한 소정의 온도 및 압력조건으로 조절될 수 있다. 또한, 소정의 공정 조건의 챔버(도 9의 1 참조) 내로 불활성 가스 및 질소 가스가 공급될 수 있다. 불활성 가스는 아르곤 가스, 헬륨 가스 및 네온 가스 중 어느 하나를 포함할 수 있다. 이후, 챔버(도 9의 1 참조) 내에 플라즈마를 발생시켜 이온화된 불활성 가스들을 칼코게나이드 타겟과 충돌시킴으로써, 칼코게나이드 타겟으로부터 이탈된 칼코계나이드계 원소들이 하부 전극막(103)의 표면에 증착되어 제 1 칼코게나이드 화합물층(110)이 형성될 수 있다.
실시예들에 따르면, 제 1 칼코게나이드 화합물층(110)을 증착시, 불활성 가스로서 아르곤 가스와 함께, 제 1 농도의 질소 가스가 챔버(도 9의 1 참조) 내로 제공될 수 있다. 여기서, 제 1 농도는 약 3% 내지 5%일 수 있다. 실시예들에 따르면, 제 1 칼코게나이드 화합물층(110)을 증착시 약 3% 이상의 질소가 공급될는 경우, 제 1 칼코게나이드 화합물층(110) 내의 텔루륨(Te) 원자들이 응집되어 제 1 칼코게나이드 화합물층(110)의 표면에 텔루륨(Te) 나노 점들(115)이 형성될 수 있다.
다른 예로, 도전성 나노 점들(115)은 제 1 칼코게나이드 화합물층(110)을 형성한 후, 도전성 나노 점들(115)을 형성하기 위한 별도의 공정에 의해 형성될 수도 있다. 예를 들어, 제 1 칼코게나이드 화합물층(110)을 형성한 후, RTP(Rapid Thermal Process) 공정, 플래시 어닐링 공정 또는, 및 레이저 어닐링 공정을 수행하여 도전성 나노 점들(115)을 형성할 수 있다.
도 10b를 참조하면, 제 1 칼코게나이드 화합물층(110) 상에 도전성 나노 점들(115)을 덮는 제 2 칼코게나이드 화합물층(120)이 형성될 수 있다.
실시예들에 따르면, 제 2 칼코게나이드 화합물층(120)은 제 1 칼코게나이드 화합물층(110)과 인-시츄(in-situ)로 형성될 수 있다. 즉, 제 2 칼코게나이드 화합물층(120)은 도 9를 참조하여 설명한 박막 증착 장비를 이용하여 형성될 수 있다.
실시예들에 따르면, 제 2 칼코게나이드 화합물층(120)을 형성시 챔버(도 9의 1 참조) 내로 공급되는 질소 가스는 제 1 농도보다 작은 제 2 농도로 제공될 수 있다. 여기서, 제 2 농도는 약 1% 내지 2%일 수 있다. 스퍼터링 방법을 이용하여 제 2 칼코게나이드 화합물층(120)(120)을 증착함에 따라, 제 2 칼코게나이드 화합물층(120)은 제 1 칼코게나이드 화합물층(110) 의 텔루륨(Te) 나노 점들(115)을 덮을 수 있다. 실시예들에서, 제 2 칼코게나이드 화합물층(120)은 텔루륨(Te) 원자들의 응집 없이 제 1 칼코게나이드 화합물층(110) 상에 증착될 수 있다.
도 10c를 참조하면, 제 2 칼코게나이드 화합물층(120)을 형성한 후, 제 2 칼코게나이드 화합물층(120) 상에 중간 전극막(121), 가변 저항층(200), 및 상부 전극막(201)이 차례로 형성될 수 있다.
중간 전극막(121) 및 상부 전극막(201)은 W, Ti, Ta, Al, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 중간 전극막(121) 및 상부 전극막(201)은 화학 기상 증착(CVD) 방법, 유기 금속 화학기상 증착(MOCVD) 또는 플라즈마 강화 화학 기상 증착 방법(PECVD)을 이용하여 형성될 수 있다.
실시예들에 따르면, 중간 전극막(121)을 형성한 후, 상변화 물질로 이루어진 가변 저항층(200)이 형성될 수 있다. 일 예에 따르면, 가변 저항층(200)은 도 9를 참조하여 설명한 박막 증착 장비를 이용하여 형성될 수 있다. 즉, 가변 저항층(200)은 칼코게나이드 타겟을 이용한 스퍼터링 방법을 이용하여 형성될 수 있다. 이와 달리, 가변 저항층(200)은 화학 기상 증착(CVD) 방법 또는 원자층 증착 방법(ALD; Atomic Layer Deposition)을 이용하여 형성될 수도 있다.
도 10d를 참조하면, 상부 전극막(201)을 형성한 후, 제 1 및 제 2 칼코게나이드 화합물층들(110, 120) 및 가변 저항층(200)과 함께 제 1 도전막을 패터닝하여 제 1 방향(D1)으로 연장되는 워드 라인들(WL)이 형성될 수 있다. 일 예에서, 워드 라인들(WL)을 형성시, 제 1 및 제 2 칼코게나이드 화합물층들(110, 120) 및 가변 저항층(200)이 함께 라인 형태로 패터닝될 수 있다.
도 10e를 참조하면, 워드 라인들(WL) 사이에 층간 절연막을 형성한 후, 상부 전극막(201) 상에 워드 라인들(WL)을 가로지르는 비트 라인들(BL)이 형성될 수 있다.
비트 라인들(BL)은 층간 절연막 및 상부 전극막(201) 상에 제 2 도전막을 증착한 후, 제 2 도전막을 패터닝하여 형성될 수 있다. 계속해서, 비트 라인들(BL)을 형성한 후, 비트 라인들(BL)을 식각 마스크로 이용하여 라인 형태의 제 1 및 제 2 칼코게나이드 화합물층들(110, 120) 및 가변 저항층(200)이 패터닝될 수 있다. 이에 따라, 각각의 워드 라인들(WL) 상에서 서로 이격되는 기둥 형태의 스위칭 소자들(SE) 및 가변 저항 메모리 소자들(ME)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 교차하는 하부 배선들 및 상부 배선들;
    상기 하부 배선들과 상기 상부 배선들의 교차점들에 제공되는 가변 저항 메모리 소자들; 및
    상기 메모리 소자들과 상기 하부 배선들 사이에 제공되는 스위칭 소자들을 포함하되,
    상기 스위칭 소자들 각각은:
    제 1 및 제 2 칼코게나이드 화합물층들; 및
    상기 제 1 및 제 2 칼코게나이드 화합물층들 사이에 제공된 도전성 나노 점들(nano dots)을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 칼코게나이드 화합물층들은 질소(nitrogen)를 포함하되,
    상기 제 1 칼코게나이드 화합물층 내의 질소 농도는 상기 제 2 칼코게나이드 화합물층 내의 질소 농도보다 큰 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 칼코게나이드 화합물층들은 비정질 물질로 이루어진 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 칼코게나이드 화합물층의 두께는 상기 제 2 칼코게나이드 화합물층의 두께보다 작은 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 하부 배선들과 상기 스위칭 소자들 사이에 배치되는 하부 전극들;
    상기 상부 배선들과 상기 가변 저항 메모리 소자들 사이에 배치되는 상부 전극들; 및
    상기 스위칭 소자들과 상기 가변 저항 메모리 소자들 사이에 배치되는 중간 전극들을 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 도전성 나노 점들은 상기 하부 전극 및 상기 중간 전극과 이격되어 배치되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 칼코게나이드 화합물층들은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 도전성 나노 점들은 Te, As, Ag, Ru, Ti, Ta, W, Si, Ge, 및 Al 중에서 선택되는 어느 하나를 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 가변저항 메모리 소자들은 칼코겐 화합물들, 페로브스카이트(perovskite) 화합물들, 전이금속 산화물들, 강자성 물질들 또는 반강자성 물질들 중의 적어도 하나의 물질을 포함하는 반도체 메모리 장치.
  10. 서로 교차하는 하부 배선들 및 상부 배선들;
    상기 하부 배선들과 상기 상부 배선들의 교차점들에 제공되는 가변 저항 소자들; 및
    상기 가변 저항 소자들과 상기 하부 배선들 사이에 제공되는 문턱 스위칭 소자들을 포함하되,
    상기 문턱 스위칭 소자들은 한 쌍의 전극들 사이에서 도전성 나노 점들을 포함하되,
    상기 도전성 나노 점들은 상기 한 쌍의 전극들과 이격되는 반도체 메모리 장치.

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