CN110197837A - 包括相变材料层的半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明实施例涉及包括相变材料层的半导体存储器件及其制造方法。设置在衬底上方的半导体存储器件包括共用电极、围绕共用电极的选择材料层和与选择材料层接触的多个相变材料层。

Description

包括相变材料层的半导体存储器件及其制造方法
技术领域
本发明实施例涉及包括相变材料层的半导体存储器件及其制造方法。
背景技术
相变随机存取存储器(PCRAM)是一种利用不同的电阻相位和相变材料相位间的热感应相变的非易失性存储器件。PCRAM由许多单元组成，每个单元均独立工作。PCRAM单元主要包括加热器和电阻器，其是主要由可逆相变材料制成的数据存储元件，以针对逻辑“0”状态和“1”状态提供至少两个显著不同的电阻率。为了从PCRAM单元读取状态(数据)，将足够小的电流施加至相变材料而不触发加热器产生热量。以这种方式，可以测量相变材料的电阻率，并且可以读取表示电阻率的状态，即，高电阻率的“0”状态或低电阻率的“1”状态。为了在PCRAM单元中写入状态(数据)，例如为了写入表示相变材料的低电阻率相的“1”状态，将中等电流施加至加热器，该加热器产生热量，以用于在高于相变材料的结晶温度但低于相变材料的熔化温度的温度下退火相变材料的一段时间以实现结晶相。为了写入表示相变材料的高电阻率相的“0”状态，将非常大的电流施加至加热器以产生热量，以在高于相变材料的熔化温度的温度下熔化相变材料；并且突然切断电流以将温度降低至低于相变材料的结晶温度以淬火并且稳定相变材料的非晶结构以实现高电阻逻辑“0”状态。非常大的电流可以是脉冲形式。
发明内容
根据本发明的一些实施例，提供了一种设置在衬底上方的半导体存储器件，包括：共用电极；选择材料层，围绕所述共用电极；以及多个相变材料层，与所述选择材料层接触。
根据本发明的另一些实施例，还提供了一种半导体存储器件，包括：场效应晶体管(FET)，设置在衬底上方并且具有栅极、源极和漏极；共用电极，电连接至所述场效应晶体管的漏极；选择材料层，围绕所述共用电极；多个相变材料层，分别与所述选择材料层接触；以及多个上电极，分别电连接至所述多个相变材料层。
根据本发明的又一些实施例，还提供了一种用于在衬底上方制造半导体存储器件的方法中，所述方法包括：形成多条导线，所述多条导线垂直堆叠在垂直于所述衬底的表面的第一方向上，并且由一个或多个层间介电(ILD)层分隔开；通过蚀刻所述多条导线和所述一个或多个层间介电层形成开口；通过使所述开口中的所述多条导线凹进形成多个腔；在所述多个腔中形成多个相变材料层；形成与所述多个相变材料层接触的选择材料层；以及形成与所述选择材料层接触的共用电极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的实施例的PCRAM的俯视图。
图1B示出了沿着图1A的切割线X1-X1的PCRAM的截面图。
图2示出了根据本发明的实施例的PCRAM的电路图。
图3A示出了根据本发明的实施例的与PCRAM一起使用的垂直场效应晶体管(VFET)的截面图，图3B示出了图3A的VFET的俯视图。
图4A示出了根据本发明的实施例的与PCRAM一起使用的MOSFET的截面图，并且图4B示出了根据本发明的实施例的与PCRAM一起使用的鳍式场效应晶体管(FinFET)的截面图。
图5示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图6示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图7示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图8示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图9示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图10示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图11示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图12示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图13示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图14示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图15示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图16示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图17示出了根据本发明的另一实施例的PCRAM的顺序制造工艺的各个阶段的一个的截面图。
图18示出了根据本发明的另一实施例的PCRAM的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可以意味着“包括”或“由......组成”。在本发明中，除非另有说明，否则短语“A、B和C中的一个”意味着“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，并且不意味着来自A的一个元件、来自B的一个元件和来自C的一个元件。
图1A示出了根据本发明的实施例的PCRAM的俯视图。图1B示出了沿着图1A的切割线X1-X1的PCRAM的截面图。在本发明中，多个相变材料(PCM)层垂直堆叠在具有共用电极的一个存储元件中。在本发明中，垂直方向(Z方向)是垂直于衬底表面的方向，并且横向或水平方向(例如，X方向)平行于衬底表面的方向。
如图1A和图1B所示，相变存储器(PCM)元件100包括共用电极110、选择材料层120和多个PCM层130。在一些实施例中，共用电极110设置在下电极90上。下电极90电连接至场效应晶体管(FET)的漏极。共用电极110具有在下电极90上方垂直延伸(Z方向)的柱状形状。在一些实施例中，在俯视图中(或者在与衬底平行的平面上的截面图中)，共用电极110具有圆形、椭圆形、具有圆角的方形、具有圆角的矩形或具有圆角的多边形。在特定实施例中，该形状是在X方向上延伸的椭圆形。在一些实施例中，共用电极110的直径(俯视图中的最大宽度)在从约5nm至约50nm的范围内，并且在其它实施例中，在从约10nm至约30nm的范围内。在一些实施例中，共用电极110包括选自TiN、TaN和TiAlN组成的组的一种或多种。
选择材料层120是用于减少或避免来自沿电阻网络传递的工作存储单元或其它存储单元的泄漏电流的切换器件。在一些实施例中，选择材料120是双向阈值切换(OTS)材料，其是非晶材料。
在一些实施例中，选择材料层120包括选自由GeSe、AsGeSe以及AsGeSeSi组成的组的一种或多种，其中，GeSe掺杂有选自N、P、S、Si和Te组成的组的一种或多种；AsGeSe掺杂有选自N、P、S、Si和Te组成的组的一种或多种；AsGeSeSi掺杂有选自N、P、S、Si和Te组成的组的一种或多种。在其它实施例中，选择材料层120由包括SiOx、TiOx、AlOx、WOx、TixNyOz、HfOx、TaOx、NbOx等或它们合适的组合制成，其中，x、y和z是非化学计量值。在特定实施例中，选择材料层120是包含Ge、Sb、S和Te的一种或多种的硫属化物或固体电解质材料。
如图1A和图1B所示，选择材料层120包括设置在共用电极110上的垂直延伸部分122和从垂直延伸部分122横向延伸并且分别与多个PCM层130接触的多个凸缘部分124。在一些实施例中，选择材料层120的垂直延伸部分122的厚度W11在从约2nm至约20nm的范围内，并且在其它实施例中，在从约5nm至约15nm的范围内。在一些实施例中，选择材料层120的凸缘部分124的厚度W12在一些实施例中在从约5nm至约30nm的范围内，并且在其它实施例中，在从约10nm至约20nm的范围内。
PCM层130的结晶相与非晶相之间的相转变与相变材料的结构的长程有序和短程有序之间的相互作用有关。例如，长程有序的崩溃产生非晶相。晶相中的长程有序促进导电，而非晶相妨碍导电并且导致高电阻。
在一些实施例中，PCM层130的材料包括选自Ge、Ga、Sn和In组成的组的一种以及选自Sb和Te组成的组的一种或多种。在特定实施例中，PCM层130的材料还包括氮、铋和氧化硅的一种或多种。例如，在一些实施例中，PCM层130由二元系统，诸如GeSb、InSb、InSe、SbTe、GeTe和/或GaSb；三元系统，诸如GeSbTe、InSbTe、GaSeTe、SnSbTe、InSbGe和/或GaSbTe；或四元系统，诸如GeSnSbTe、GeSbSeTe、TeGeSbS、GeSbTeO和/或GeSbTeN制成。在特定实施例中，PCM层130是掺杂有或不掺杂有氮和/或氧化硅的Ge-Sb-Te合金(例如，Ge2Sb2Te5)。相变材料层130可以包括其它相变电阻材料，诸如包括氧化钨、氧化镍、氧化铜等的金属氧化物。在一些实施例中，PCM层130的水平厚度W21在从约5nm至约50nm的范围内，并且在其它实施例中，在从约10nm至约25nm的范围内。在一些实施例中，PCM层130的垂直厚度T21在从约2nm至约30nm的范围内，并且在其它实施例中，在从约5nm至约15nm的范围内。
如图1A和图1B所示，在一些实施例中，PCM层130具有圆形形状的环形形状，如图1A的俯视图所示。在其它实施例中，俯视图中所示的形状为椭圆形、具有圆角的正方形、具有圆角的矩形或具有圆角的多边形。
如图1B所示，在一个PCM元件100中，多个PCM层130垂直堆叠在共用电极110周围。虽然图1B示出了包括在一个PCM元件100中的PCM层130的三层，但是每个共用电极110的PCM层130的数量不限于三个。每个共用电极110(每个PCM元件100)的PCM层130的数量是一个、两个或更多，例如4、8、16、32、64、128或256或更多，或它们之间的任何数量。在特定实施例中，在一个PCM元件100中还包括将用一个或多个缺陷PCM层130电替换的一个或多个冗余PCM层。
如图1A和图1B所示，每个PCM层130均与一个连续形成的选择材料层120接触。在一些实施例中，插入在每个PCM层130之间的中间层与选择材料层120接触。在一些实施例中，中间层由碳、钛、氮化钛、钨和/或钛-钨形成，并且具有约1nm至10nm的厚度。中间层用于防止材料扩散至PCM层130内并且污染PCM层130。
此外，如图1A和图1B所示，PCM层130的每个均连接至导线140。例如，导线140A连接至设置在底部的PCM层130A，导线140B连接至设置在中间的PCM层130B，并且导线140C连接至设置在顶部的PCM层130C。此外，导线140A、140B和140C分别连接至垂直接触件150A、150B和150C，并且垂直接触件150A、150B和150C分别进一步连接至电极160A、160B和160C。
导线140A、140B和140C、垂直接触件150A、150B和150C和/或电极160A、160B和160C分别包括多晶硅、铝、铜、钛、钽、钨、钴、钼、碳、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、诸如铝铜合金的金属合金、其它合适的材料和/或它们的组合的一种或多种。在特定实施例中，W用于导线140A、140B和140C。导线140A、140B和140C沿着Z方向的厚度与PCM层130的厚度基本相同。在一些实施例中，导线140A、140B和140C的厚度T21在从约2nm至约30nm的范围内，并且在其它实施例中，在从约5nm至约15nm的范围内。
PCM层130和导线140的每个均由一个或多个层间介电(ILD)层分隔开。在一些实施例中，下电极90嵌入在下ILD层50A内。第一ILD层50B设置在下ILD层50A上方，并且第一导线140A嵌入在第一ILD层50B内。第二ILD层50C设置在第一ILD层50B上方，并且第二导线140B嵌入在第二ILD层50C内。第三ILD层50D设置在第二ILD层50C上方，并且第三导线140C嵌入在第三ILD层50D内。第四ILD层50E设置在第三ILD层50D上方，并且第五ILD层50F设置在第四ILD层50E上方。
如图1A和图1B所示，在一些实施例中，导线140水平延伸并且电连接不同PCM元件100的位于同一层级的PCM层130。由导线140水平连接的PCM元件100的数量是一个、两个或更多，并且可以是4、8、16、32、64、128或256，或它们之间的任何数量。
图2示出了根据本发明的实施例的PCRAM的电路图。在图2中，PCM层130-11、130-21和130-31包括在图1A的一个PCM元件100中并且电连接至场效应晶体管(FET)Q1的漏极。类似地，PCM层130-12、130-22和130-32包括在一个PCM元件100中并且电连接至FET Q2的漏极，以及PCM层130-13、130-23和130-33包括在一个PCM元件100中并且电连接至FET Q3的漏极。此外，图2的线VL1、VL2和VL3分别对应于导线140A、140B和140C，并且电连接至列驱动器电路。FET Q1至Q3的栅极电连接至字驱动器电路。在一些实施例中，FET Q1至Q3的源极分别电连接至位线VBL1、VBL2和VBL3。
在操作中，例如，可以通过选择线VL2(例如，通过施加例如5V的电压)和FET Q2(例如，通过施加栅极电压导通FET Q2)来选择PCM层130-22。根据PCM层130-22的结构(即，高电阻状态或低电阻状态)可以获得一定范围的电压降。
图3A示出了根据本发明的实施例的用于PCRAM的FET Q1至Q2的垂直场效应晶体管(VFET)的截面图，图3B示出了图3A的VFET的俯视图。在以下实施例中，可以采用与关于图1A至图2描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
如图3A所示，VFET 200设置在衬底10上方。在一些实施例中，衬底100包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在特定实施例中，衬底10由晶体硅制成。
VFET 200包括源极210、沟道220和漏极240，其全部垂直布置在衬底10上方。在一些实施例中，源极210、沟道220和漏极240由诸如Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP的相同的半导体材料制成。在其它实施例中，沟道220由与源极210和/或漏极240不同的半导体材料制成。栅极介电层235包裹环绕沟道220，并且栅极230进一步设置在栅极介电层235上以包裹环绕沟道220。如图3A所示，在一些实施例中，漏极240通过导电插塞60连接至下电极90。在一些实施例中，导电插塞60包括两个或多个垂直设置的插塞，其间形成有或不形成有焊盘电极。
在特定实施例中，栅极介电层235包括一个或多个介电材料层，介电材料诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层235包括在沟道层和介电材料之间形成的界面层。
栅极(栅电极层)230包括一个或多个导电材料层，导电材料诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。在本发明的特定实施例中，在栅极介电层235和栅电极层230之间插入一个或多个功函调整层(未示出)。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或两种或多种这些材料的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。对于n沟道FET和p沟道FET，功函调整层可以分别形成并且可以使用不同的金属层。
用于PCRAM的FET Q1至Q3可以是其它类型的FET。图4A示出了根据本发明的实施例的与PCRAM一起使用的MOSFET的截面图，并且图4B示出了根据本发明的实施例的与PCRAM一起使用的finFET(FinFET)的截面图。在以下实施例中，可以采用与关于图1A至图3B描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
如图4A所示，MOSFET 200’包括通过形成扩散区域设置在衬底10中的源极210’和漏极240’，以及设置在栅极介电层235’上方的栅极230’。漏极240’连接至一个或多个导电插塞60，导电插塞60连接至下电极90。
如图4B所示，FinFET 200”包括鳍结构15。源极210”和漏极240”设置在鳍结构15中或上方。栅极230”形成在鳍结构15的介入栅极介电层235”的一部分上方。漏极240”连接至一个或多个导电插塞60，导电插塞60连接至下电极90。在其它实施例中，采用水平全环栅FET。
图5至图16示出了根据本发明的实施例的PCRAM的顺序制造工艺的各个阶段的截面图。图7至图16示出了图6的部分A1。应该理解，可以在图5至图16所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与参照图1A至图4B描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
在形成诸如FET的下层结构之后，在下层结构上方形成下ILD层50A。用于下ILD层50A的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于下ILD层50A。在其它实施例中，ILD层包括氮化硅(Si3N4)、氮氧化硅(SiON)、SiOCN、SiCN、Al2O3、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料或在制造半导体器件中使用的各种其它合适的介电材料的一种或多种。在形成下ILD层50A之后，在一些实施例中，实施诸如CMP的平坦化操作。
在形成下ILD层50A之后，在下ILD层50A的上表面中形成下电极90。在一些实施例中，利用单镶嵌工艺或双镶嵌工艺来形成下电极90。在特定实施例中，下电极90与除了用于PCRAM存储单元之外的金属布线一起形成。下电极90包括铝、铜、钛、钽、钨、钴、钼、碳、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、诸如铝铜合金的金属合金、其它合适的材料和/或它们的组合的一层或多层。
在形成下电极90之后，在下电极90和下ILD层50A上方形成第一ILD层50B。此外，如图5所示，在第一ILD层50B的表面中形成第一导线140A。在一些实施例中，利用单镶嵌工艺或双镶嵌工艺来形成第一导线140A。在一些实施例中，W、Cu、TiN和CuAl中的一种用作第一导线140A。在其它实施例中，形成第一ILD层50B的下半部分，通过沉积、光刻和蚀刻操作在第一ILD层50B上方形成第一导线140A，以及形成覆盖图案化的第一导线140A的第一ILD层50B的上半部分。
之后，如图6所示，通过重复类似的操作，形成第二ILD层50C、第二导线140B、第三ILD层50D和第三导线140C，并且之后形成第四ILD层50E。在一些实施例中，第一至第四ILD层的材料与下ILD层50A的材料相同。在一些实施例中，第一至第三导线的材料相同。在一些实施例中，导线140A至140C的厚度在从约2nm至约30nm的范围内，并且在其它实施例中，在从约5nm至约15nm的范围内。在一些实施例中，第一至第三ILD层50B至50D的厚度在从约4nm至约100nm的范围内，并且在其它实施例中，在从约10nm至约50nm的范围内。
如图6所示，导线140A至140C的尺寸(例如，沿着X方向的长度)不同，从而可以获得用于垂直接触件150A至150C的接合区。导线140A至140C的俯视图是细长的矩形。在一些实施例中，多条导线的长度随着多条导线位于更高的层级而变小。
图7是图6的部分A1的视图。在形成第四ILD层50E之后，通过使用一个或多个光刻和蚀刻操作，通过蚀刻导线140A至140C和ILD层50E至50B形成开口70，如图8所示。通过该蚀刻，下电极90的上表面暴露在开口70中。蚀刻包括一个或多个干蚀刻工艺和/或湿蚀刻工艺。
之后，如图9所示，通过一个或多个干蚀刻工艺和/或湿蚀刻工艺而使导线140A至140C横向凹进，以形成腔75。通过选择适当的蚀刻剂(气体或溶液)，可以相对于ILD层和下电极90选择性地蚀刻导线140A至140C。为此，在一些实施例中，下电极90由与导线140A至140C不同的材料制成。在一些实施例中，凹进蚀刻的量W31在从约5nm至约50nm的范围内，并且在其它实施例中，在从约10nm至约25nm的范围内。在一些实施例中，导线140A至140C的凹进蚀刻实施为用于形成开口70的蚀刻操作的一部分。
下一步，如图10所示，在开口70中并且在第四ILD层50E上方形成相变材料层130X。可以通过诸如化学汽相沉积(CVD)、脉冲激光沉积(PLD)、溅射、原子层沉积(ALD)或任何其它薄膜沉积方法的任何汽相沉积方法形成相变材料层130X。在使用CVD或ALD的一些实施例中，包括Ge[(CH3)2N]4和/或Ge(NMe2)4；Sb[(CH3)2N]3和/或Sb(NMe2)3；和Te(C4H9)和/或Te(i-Pr)2的源气体用于形成基于Ge-Sb-Te的相变材料层。“Me”意味着甲基单元(-CH3)。在一些实施例中，ALD用于共形地形成相变材料层130X。如图10所示，相变材料层130X填充腔75。
此外，如图11所示，对沉积的相变材料层130X实施各向异性蚀刻，并且随后，如图12所示，使相变材料层130X横向凹进。在一些实施例中，凹进蚀刻的量W32在从约1nm至约15nm的范围内，并且在其它实施例中，在从约3nm至约10nm的范围内。通过相变材料层130X的横向蚀刻，相变材料层130X被分成形成在多个腔75中的多个PCM层130。
下一步，如图13所示，在开口70中和PCM层130上方形成选择材料层120X。可以通过诸如化学汽相沉积(CVD)、脉冲激光沉积(PLD)、溅射、原子层沉积(ALD)或任何其它薄膜沉积方法的任何汽相沉积方法形成选择材料层120X。在一些实施例中，利用ALD。如图13所示，共形地形成选择材料层120X。
此外，如图14所示，对沉积的选择材料层120X实施各向异性蚀刻，以暴露下电极90的上表面。在一些实施例中，未完全暴露下电极90的上表面。之后，如图15所示，在开口70中形成共用电极110。共用电极110包括选自通过CVD、包括溅射的物理汽相沉积(PVD)、ALD或任何其它合适的膜形成方法形成的TiN、TaN和TiAlN组成的组的一种或多种。在开口70中和第四ILD层50E的上表面上形成用于共用电极110的一个或多个导电材料层之后，实施诸如化学机械抛光(CMP)工艺的平坦化操作，使得共用电极110的顶面与第四ILD层50E的顶面共面，如图15所示。
此外，如图16所示，在第四ILD层50E上方形成第五ILD层50F。随后，实施一个或多个光刻和蚀刻操作以形成用于垂直接触件150A至150C的接触孔。用导电材料填充形成的接触孔以形成垂直接触件150A至150C，并且之后，形成上电极160A至160C，以获得图1B所示的结构。
图17和图18示出了根据本发明的另一实施例的PCRAM的顺序制造工艺的各个阶段的截面图。应该理解，可以在图17至图18所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与参照图1A至图16描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
在形成如图13所示的选择材料层120X之后，实施一个或多个蚀刻操作以去除选择材料层120X的一部分。与上述图14的实施例不同，选择材料层120X被分成如图17和图18所示的多个选择材料层120’。多个选择材料层120’的每个均具有环形形状，并且与也具有环形形状的PCM层130接触。
在本发明的一些实施例中，将产生热量以改变非晶态和晶态之间的PCM层的结构的加热元件提供给PCM层130。PCM层130接收由加热元件产生的热量，并且靠近PCM层130和加热元件之间的界面的区域根据当电流施加至加热元件时产生的热的量和持续时间经历从结晶相到非晶相的相转变，反之亦然。在一些实施例中，加热元件由TiN、TaN或TiAlN的薄膜材料形成。而且，加热元件可以在淬火期间(在施加至加热元件的电流的突然切断以“冻结”非晶相期间)用作散热器。在一些实施例中，加热元件设置在PCM层130和导线140之间。在一些实施例中，加热元件具有在从约5至约15nm的范围内的横向厚度并且向PCM层130提供焦耳加热。在特定实施例中，共用电极110用作加热元件。在其它实施例中，导线140用作加热元件。在特定实施例中，选择材料层120用作加热元件。在其它实施例中，加热元件形成在PCM层130和选择材料层120之间。加热元件被定义为具有较高边界热阻(TBR)的界面层，其可以为写入电流降低提供更好的功率效率。
本文描述的各个实施例和实例提供了超越现有技术的若干优势。例如，在本发明中，垂直布置的相变材料层可以增加每个区的存储密度。此外，通过选择堆叠的相变材料层的数量，容易改变PCRAM的容量。
应该理解，不是所有的优势都必需在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
根据本发明的一个方面，设置在衬底上方的半导体存储器件包括共用电极、围绕共用电极的选择材料层以及与选择材料层接触的多个相变材料层。在以上和以下的一个或多个实施例中，共用电极具有在垂直于衬底的表面的第一方向上延伸的柱状形状，并且多个相变材料层布置在第一方向上，其中，插入有一个或多个层间介电(ILD)层。在以上和以下的一个或多个实施例中，多个相变材料层的每个均围绕选择材料层。在以上和以下的一个或多个实施例中，多个相变材料层的每个均具有环形形状。在以上和以下的一个或多个实施例中，选择材料层包括在第一方向上延伸并且设置在共用电极上的垂直延伸部分以及从垂直延伸部分在与衬底的表面平行的第二方向上延伸并且分别与多个相变材料层接触的多个凸缘部分。在以上和以下的一个或多个实施例中，多个相变材料层均包括选自Ge、Ga、Sn和In组成的组的一种或多种以及选自Sb和Te组成的组的一种或多种。在以上和以下的一个或多个实施例中，多个相变材料层还包括选自氮、铋和氧化硅组成的组的一种或多种。在以上和以下的一个或多个实施例中，选择材料层包括掺杂有选自N、P、S、Si和Te组成的组的一种或多种的AsGeSe；以及掺杂有选自N、P、S、Si和Te组成的组的一种或多种的AsGeSeSi组成的组的一种或多种。
根据本发明的另一方面，半导体存储器件包括设置在衬底上方并且具有栅极、源极和漏极的场效应晶体管(FET)；电连接至FET的漏极的共用电极；围绕共用电极的选择材料层；与选择材料层接触的多个相变材料层以及电连接至多个相变材料层的多个上电极。在以上和以下的一个或多个实施例中，FET是垂直FET，其包括在垂直于衬底的表面的第一方向上延伸并且具有源极、设置在源极上的沟道和设置在沟道上的漏极的半导体柱；围绕沟道的栅极介电层；以及设置在栅极介电层上方并且围绕沟道的栅极。在以上和以下的一个或多个实施例中，FET是finFET。在以上和以下的一个或多个实施例中，多个上电极经由多条导线电连接至多个相变材料层，并且多条导线的每条导线均包括横向延伸部分和在第一方向上延伸并且与多个上电极的对应的一个上电极接触的垂直延伸部分。在以上和以下的一个或多个实施例中，横向延伸部分在平行于衬底的表面的第二方向上延伸并且围绕多个相变材料层的对应的一个相变材料层。在以上和以下的一个或多个实施例中，共用电极具有在第一方向上垂直延伸的柱状形状，并且多个相变材料层布置在第一方向上垂直，其中，插入有一个或多个层间介电(ILD)层。在以上和以下的一个或多个实施例中，多个相变材料层的每个均围绕选择材料层。在以上和以下的一个或多个实施例中，多个相变材料层的每个均具有环形形状。在以上和以下的一个或多个实施例中，选择材料层包括在第一方向上延伸并且设置在共用电极上的垂直延伸部分和从垂直延伸部分在第二方向上横向延伸并且分别与多个相变材料层接触的多个凸缘部分。
根据本发明的另一方面，半导体存储器件包括设置在衬底上方的多个存储元件。多个存储元件的每个均包括具有栅极、源极和漏极的场效应晶体管(FET)、电连接至FET的漏极的共用电极、围绕共用电极的选择材料层、分别与选择材料层接触的多个相变材料层以及连接至多个相变材料层的多条导线。半导体器件也包括第一驱动器电路和第二驱动器电路，第一驱动器电路和第二驱动器电路被配置为选择多个存储元件中的一个存储元件以及多个存储元件中所选择的一个的多个上电极中的一个上电极。在以上和以下的一个或多个实施例中，多个存储元件包括第一存储元件和第二存储元件，并且第一存储元件的多条导线中的一条导线电连接至多条导线的位于第二存储元件的同一层级处的一条导线。在以上和以下的一个或多个实施例中，多个相变材料层垂直布置在垂直于衬底的表面的第一方向上，其中，多个相变材料层之间插入有一个或多个层间介电(ILD)层。
根据本发明的一个方面，在用于在衬底上方制造半导体存储器件的方法中，形成垂直堆叠在垂直于衬底的表面的第一方向上，并且由一个或多个层间介电(ILD)层分隔开的多条导线。通过蚀刻多条导线和一个或多个ILD层形成开口。通过使开口中的多条导线凹进形成多个腔。在多个腔中形成多个相变材料层。形成与多个相变材料层接触的选择材料层。形成与选择材料层接触的共用电极。在以上和以下的一个或多个实施例中，多条导线具有彼此不同的长度。在以上和以下的一个或多个实施例中，在下ILD层中形成下电极。在形成开口中，暴露下电极的上表面。在以上和以下的一个或多个实施例中，共用电极形成为与下电极接触。在以上和以下的一个或多个实施例中，多个相变材料层的每一个均形成为环形形状。在以上和以下的一个或多个实施例中，通过原子层沉积方法形成多个相变材料层。在以上和以下的一个或多个实施例中，通过原子层沉积方法形成选择材料层。在以上和以下的一个或多个实施例中，多个相变材料层包括选自Ge、Ga、Sn和In组成的组的一种或多种以及选自Sb和Te组成的组的一种或多种。在以上和以下的一个或多个实施例中，多个相变材料层还包括选自氮、铋和氧化硅组成的组的一种或多种。在以上和以下的一个或多个实施例中，选择材料层包括掺杂有选自N、P、S、Si和Te组成的组的一种或多种的AsGeSe；以及掺杂有选自N、P、S、Si和Te组成的组的一种或多种的AsGeSeSi组成的组的一种或多种。在以上和以下的一个或多个实施例中，共用电极由TiN制成。
根据本发明的另一方面，在用于制造半导体存储器件的方法中，在衬底上方形成场效应晶体管(FET)。在FET上方形成下层间介电(ILD)层。穿过下ILD层形成与FET的漏极接触的下接触件。在下ILD层中形成与下接触件接触的下电极。形成垂直堆叠在垂直于衬底的表面的第一方向上并且由一个或多个层间介电(ILD)层分隔开的多条导线。通过蚀刻多条导线和一个或多个ILD层形成开口，其中，下电极的上表面暴露在开口中。通过使开口中的多条导线凹进形成多个腔。在多个腔中形成多个相变材料层。形成与多个相变材料层接触的选择材料层。形成与选择材料层接触的共用电极。在以上和以下的一个或多个实施例中，FET是垂直FET，其包括在第一方向上垂直延伸并且具有源极、设置在源极上的沟道和设置在沟道上的漏极的半导体柱、围绕沟道的栅极介电层以及设置在栅极介电层上方并且围绕沟道的栅极。在以上和以下的一个或多个实施例中，FET是finFET。在以上和以下的一个或多个实施例中，通过重复形成导线并且在导线上方形成ILD层来形成多个导线。在以上和以下的一个或多个实施例中，多条导线具有彼此不同的长度。在以上和以下的一个或多个实施例中，多条导线的长度随着多条导线位于更高的层级而变小。
根据本发明的另一方面，在用于制造半导体存储器件的方法中，形成多个场效应晶体管(FET)。形成分别电连接至FET的漏极的多个存储元件。多个存储元件的每个都如下形成在衬底上方。形成垂直堆叠在垂直于衬底的表面的第一方向上并且由一个或多个层间介电(ILD)层分隔开的多条导线。通过蚀刻多条导线和一个或多个ILD层形成开口。通过使开口中的多条导线凹进形成多个腔。在多个腔中形成多个相变材料层。形成分别与多个相变材料层接触的多个选择材料层。形成与多个选择材料层接触的共用电极。在以上和以下的一个或多个实施例中，多个相变材料层的每个均形成为环形形状。在以上和以下的一个或多个实施例中，多个选择材料层的每个均形成为环形形状。
根据本发明的一些实施例，提供了一种设置在衬底上方的半导体存储器件，包括：共用电极；选择材料层，围绕所述共用电极；以及多个相变材料层，与所述选择材料层接触。
在上述半导体存储器件中，所述共用电极具有在垂直于所述衬底的表面的第一方向上延伸的柱状形状，以及所述多个相变材料层布置在所述第一方向上，其中，一个或多个层间介电(ILD)层插入在所述多个相变材料层之间。
在上述半导体存储器件中，所述多个相变材料层的每个均围绕所述选择材料层。
在上述半导体存储器件中，所述多个相变材料层的每个均具有环形形状。
在上述半导体存储器件中，所述选择材料层包括在所述第一方向上延伸并且设置在所述共用电极上的垂直延伸部分以及在与所述衬底的表面平行的第二方向上从所述垂直延伸部分延伸并且分别与所述多个相变材料层接触的多个凸缘部分。
在上述半导体存储器件中，所述多个相变材料层均包括选自由Ge、Ga、Sn和In组成的组的一种或多种以及选自由Sb和Te组成的组的一种或多种。
在上述半导体存储器件中，所述多个相变材料层还包括选自由氮、铋和氧化硅组成的组的一种或多种。
在上述半导体存储器件中，所述选择材料层包括由AsGeSe和AsGeSeSi组成的组的一种或多种，其中，AsGeSe掺杂有选自由N、P、S、Si和Te组成的组的一种或多种；以及AsGeSeSi掺杂有选自N、P、S、Si和Te组成的组的一种或多种。
根据本发明的另一些实施例，还提供了一种半导体存储器件，包括：场效应晶体管(FET)，设置在衬底上方并且具有栅极、源极和漏极；共用电极，电连接至所述场效应晶体管的漏极；选择材料层，围绕所述共用电极；多个相变材料层，分别与所述选择材料层接触；以及多个上电极，分别电连接至所述多个相变材料层。
在上述半导体存储器件中，所述场效应晶体管是垂直场效应晶体管，包括：半导体柱，在垂直于所述衬底的表面的第一方向上延伸并且具有所述源极、设置在所述源极上的沟道和设置在所述沟道上的所述漏极；栅极介电层，围绕所述沟道；以及所述栅极，设置在所述栅极介电层上方并且围绕所述沟道。
在上述半导体存储器件中，所述场效应晶体管是鳍式场效应晶体管。
在上述半导体存储器件中，多个上电极通过多条导线分别电连接至所述多个相变材料层，以及所述多条导线的每条导线均包括在平行于所述衬底的表面的第二方向上延伸的横向延伸部分和在垂直于所述衬底的表面的第一方向上延伸并且与所述多个上电极的对应的一个上电极接触的垂直延伸部分。
在上述半导体存储器件中，所述横向延伸部分围绕所述多个相变材料层的对应的一个相变材料层。
在上述半导体存储器件中，所述共用电极具有在垂直于所述衬底的表面的第一方向上垂直延伸的柱状形状，以及所述多个相变材料层在所述第一方向上垂直布置，其中，一个或多个层间介电(ILD)层插入在所述多个相变材料层之间。
在上述半导体存储器件中，所述多个相变材料层的每个均围绕所述选择材料层。
在上述半导体存储器件中，所述多个相变材料层的每个均具有环形形状。
在上述半导体存储器件中，所述选择材料层包括在垂直于所述衬底的表面的第一方向上延伸并且设置在所述共用电极上的垂直延伸部分和在平行于所述衬底的表面的第二方向上从所述垂直延伸部分横向延伸并且分别与所述多个相变材料层接触的多个凸缘部分。
根据本发明的又一些实施例，还提供了一种用于在衬底上方制造半导体存储器件的方法中，所述方法包括：形成多条导线，所述多条导线垂直堆叠在垂直于所述衬底的表面的第一方向上，并且由一个或多个层间介电(ILD)层分隔开；通过蚀刻所述多条导线和所述一个或多个层间介电层形成开口；通过使所述开口中的所述多条导线凹进形成多个腔；在所述多个腔中形成多个相变材料层；形成与所述多个相变材料层接触的选择材料层；以及形成与所述选择材料层接触的共用电极。
在上述方法中，所述多条导线具有彼此不同的长度。
在上述方法中，还包括，在下ILD层中形成下电极，其中，在形成所述开口中，暴露所述下电极的上表面。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种设置在衬底上方的半导体存储器件，包括：
共用电极；
选择材料层，围绕所述共用电极；以及
多个相变材料层，与所述选择材料层接触。
2.根据权利要求1所述的半导体存储器件，其中：
所述共用电极具有在垂直于所述衬底的表面的第一方向上延伸的柱状形状，以及
所述多个相变材料层布置在所述第一方向上，其中，一个或多个层间介电(ILD)层插入在所述多个相变材料层之间。
3.根据权利要求2所述的半导体存储器件，其中，所述多个相变材料层的每个均围绕所述选择材料层。
4.根据权利要求3所述的半导体存储器件，其中，所述多个相变材料层的每个均具有环形形状。
5.根据权利要求1所述的半导体存储器件，其中，所述选择材料层包括在所述第一方向上延伸并且设置在所述共用电极上的垂直延伸部分以及在与所述衬底的表面平行的第二方向上从所述垂直延伸部分延伸并且分别与所述多个相变材料层接触的多个凸缘部分。
6.根据权利要求1所述的半导体存储器件，其中，所述多个相变材料层均包括选自由Ge、Ga、Sn和In组成的组的一种或多种以及选自由Sb和Te组成的组的一种或多种。
7.根据权利要求6所述的半导体存储器件，其中，所述多个相变材料层还包括选自由氮、铋和氧化硅组成的组的一种或多种。
8.根据权利要求1所述的半导体存储器件，其中，所述选择材料层包括由AsGeSe和AsGeSeSi组成的组的一种或多种，其中，AsGeSe掺杂有选自由N、P、S、Si和Te组成的组的一种或多种；以及AsGeSeSi掺杂有选自N、P、S、Si和Te组成的组的一种或多种。
9.一种半导体存储器件，包括：
场效应晶体管(FET)，设置在衬底上方并且具有栅极、源极和漏极；
共用电极，电连接至所述场效应晶体管的漏极；
选择材料层，围绕所述共用电极；
多个相变材料层，分别与所述选择材料层接触；以及
多个上电极，分别电连接至所述多个相变材料层。
10.一种用于在衬底上方制造半导体存储器件的方法中，所述方法包括：
形成多条导线，所述多条导线垂直堆叠在垂直于所述衬底的表面的第一方向上，并且由一个或多个层间介电(ILD)层分隔开；
通过蚀刻所述多条导线和所述一个或多个层间介电层形成开口；
通过使所述开口中的所述多条导线凹进形成多个腔；
在所述多个腔中形成多个相变材料层；
形成与所述多个相变材料层接触的选择材料层；以及
形成与所述选择材料层接触的共用电极。
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