TWI745132B - 快閃記憶體 - Google Patents

Abstract

一種快閃記憶體，包括：閘極堆疊結構、通道柱、第一導體柱以及第二導體柱以及閘介電層。閘極堆疊結構包括彼此電性絕緣的多層閘極層。每一層閘極層包括：第一閘極部、第二閘極部與鐵電部。所述第二閘極部的厚度小於所述第一閘極部的厚度。鐵電部設置於所述第一閘極部的所述側壁與所述第二閘極部的側壁之間。通道柱，貫穿所述閘極堆疊結構。第一導體柱以及第二導體柱，設置所述通道柱內並貫穿所述閘極堆疊結構。所述第一導體柱與所述第二導體柱彼此分隔開且各自與所述通道柱連接。閘介電層設置於所述第一閘極部的另一側壁與所述通道柱之間。

Description

快閃記憶體

本發明是有關於一種非揮發性記憶體及其製造方法，且特別是有關於一種快閃記憶體及其製造方法。

非揮發性記憶體(例如快閃記憶體)由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體。

目前業界較常使用的三維快閃記憶體包括反或式(NOR)快閃記憶體以及反及式(NAND)快閃記憶體。此外，另一種三維快閃記憶體為及式(AND)快閃記憶體，其可應用在多維度的快閃記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維快閃記憶體的發展已逐漸成為目前的趨勢。

本發明提供一種快閃記憶體，具有鐵電部與雙閘極，可以避免鐵電部與閘介電層的介電常數差異過大造成載子穿隧或注入閘介電層，從而改善讀、寫操作的效率。

本發明提供一種快閃記憶體，包括：閘極堆疊結構、通道柱、第一導體柱以及第二導體柱以及閘介電層。閘極堆疊結構包括彼此電性絕緣的多層閘極層。每一層閘極層包括：第一閘極部；第二閘極部，與所述第一閘極部的側壁相鄰，其中所述第二閘極部的厚度小於所述第一閘極部的厚度；鐵電部，設置於所述第一閘極部的所述側壁與所述第二閘極部的側壁之間。通道柱，貫穿所述閘極堆疊結構。第一導體柱以及第二導體柱，設置所述通道柱內並貫穿所述閘極堆疊結構。所述第一導體柱與所述第二導體柱彼此分隔開且各自與所述通道柱連接。閘介電層設置於所述第一閘極部的另一側壁與所述通道柱的側壁之間。

本發明實施例還提供另一種快閃記憶體，包括：閘極堆疊結構、第二閘極層、通道結構、第一閘介電層及第二閘介電層。閘極堆疊結構設置於基底上。閘極堆疊結構包括：閘極層。閘極層包括：第一閘極部；第二閘極部，與所述第一閘極部的側壁相鄰，其中所述第二閘極部的厚度小於所述第一閘極部的厚度；以及鐵電部，設置於所述第一閘極部的側壁與所述第二閘極部的側壁之間。第二閘極層位於所述閘極層與所述基底之間，且與所述基底以及所述閘極層電性絕緣。通道結構貫穿所述閘極堆疊結構，且與所述基底中的摻雜區電性連接。第一閘介電層設置於所述通道結構的側壁與所述第一閘極部的另一側壁之間。第二閘介電層，設置於所述通道結構的所述側壁與所述第二閘極的側壁之間。

基於上述，本發明實施例的快閃記憶體可以避免過大的 電場跨在閘介電層而造成載子穿隧注入的效應，改善閘介電層的介電常數與鐵電部的介電常數差異過大造成第一電容器與第二電容器電容值不匹配的問題。故本發明實施例不僅可以提升讀寫的效率，提升快閃記憶體的可靠度，還可以具有較大的記憶窗。

此外，在本發明實施例的快閃記憶體的製造方法中，可以藉由閘介電層、浮置閘、控制閘極層以及鐵電部的厚度的設計而輕易調整第一電容器的耦合面積與第二電容器的耦合面積的比值。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10、50:堆疊記憶體結構

12、52:記憶單元

100:介電基底

102、202:堆疊結構

104、203、205、207:絕緣層

106、206:犧牲層

108、208:開孔

109、126、204、209、226:閘極部

110、210:閘介電層

112:通道層、通道柱或通道柱

114:絕緣填充層

116:絕緣柱

118、120:接觸孔

122:第一導體柱

124:第二導體柱

125、225:鐵電部

127、227:阻障層

150、250:閘極層

200:基底

201:摻雜區

211、211A、211C:氧化物層

211B:氧化物層、閘介電層

212:通道層

228:絕緣襯層

A、B、B’:區域

CP:通道結構

CP1:通道插塞

CP2:通道柱

CSL:共用源極線

GF:填充層

I-I’、II-II’:切線

L1、L2、t0、t1、t2、t2_t、t2_b、t2_s、t3:厚度

MFM:第一電容器

MIS:第二電容器

MFMIS:串聯的電容器

PL:導體插塞

R1、R2:凹穴

SK1、SK2:閘極堆疊結構

SP:間隙壁

SL:狹縫開口

T1、T2:橫向開口

X、Y、Z:方向

圖1A為依據本發明第一實施例所繪示的三維快閃記憶體上視示意圖。

圖1B為依據本發明實施例所繪示的三維快閃記憶體上視示意圖。

圖1C為圖1B中區域A的數個三維快閃記憶體的立體圖。

圖2A至圖2H為圖1A的切線I-I’之三維快閃記憶體的製造流程的剖面示意圖。

圖3為圖2H中區域B或圖5K中區域B’之記憶單元旋轉90度的放大示意圖。

圖4A至圖4K是依照本發明第二實施例之一種具有兩個垂直 電晶體的快閃記憶體的製造流程的上視示意圖。

圖5A至圖5K為圖4A至圖4K的切線II-II’之剖面示意圖。

圖1A為依據本發明第一實施例所繪示的三維快閃記憶體上視示意圖。圖1B為依據本發明實施例之一所繪示的三維快閃記憶體上視示意圖。圖1C為圖1B中區域A的三維快閃記憶體的立體圖。圖1A的切線I-I’的剖面示意圖如圖2H所示。圖3是圖2H的區域B之記憶單元旋轉90度的放大示意圖。

參照圖1A、圖1B與圖1C，在本實施例中，三維快閃記憶體包括多個堆疊記憶體結構10。這些堆疊記憶體結構10可以陣列的方式排列。在圖1A或圖1B中，三維快閃記憶體具有以陣列的方式排列的10個堆疊記憶體結構10。在陣列中，奇數列的堆疊記憶體結構10彼此對準，偶數列的堆疊記憶體結構10彼此對準，且相鄰兩列的堆疊記憶體結構10彼此交錯開。此外，這些堆疊記憶體結構10的數量、位置、定向、間距等並不限於圖1C所示。

參照圖1A、圖1B、圖1C與圖2H，本實施例的每一個堆疊記憶體結構10包括設置於介電基底100上的閘極堆疊結構SK1。閘極堆疊結構SK1包括彼此交替堆疊的多層的閘極層150與多層絕緣層104。上下相鄰兩層的閘極層150之間藉由絕緣層104彼此分隔。為圖式清晰簡要起見，在圖1A、圖1B與圖1C省略了絕緣層104與介電基底100。在本實施例的中，閘極堆疊結構SK1包 括3層的閘極層150與4層的絕緣層104。然而，本發明不以此為限，閘極堆疊結構SK1可以包括3層以上或3層以下的閘極層150以及4層以上或4層以下的絕緣層104。

每一閘極層150包括第一閘極部109、第二閘極部126與鐵電部125。第一閘極部109可做為浮置閘極層，第二閘極部126可做為控制閘極層。鐵電部125夾在第一閘極部109的側壁與第二閘極部126的側壁之間，並與其二者形成橫向三明治結構。而且鐵電部125還延伸包覆第二閘極部126的頂面與底面，而形成縱向三明治結構。在一些實施例中，每一閘極層150還包括阻障層127，其設置於第二閘極部126與鐵電部125之間。

三維快閃記憶體的每一個堆疊記憶體結構10還包括通道層112、閘介電層110以及第一導體柱122與第二導體柱124。在一些實施例中，通道層112為環形通道柱，其設置介電基底100上，並且在其延伸方向(例如Z方向)上為連續的，且縱向貫穿閘極堆疊結構SK1。環形通道柱的形狀可以是圓形、橢圓形、矩形或多角形，但不限於此。通道層112的外側壁周圍被第一閘極部109與絕緣層104環繞。在圖2H中，X、Y、Z方向彼此垂直。

閘介電層110設置介電基底100上，並且在其延伸方向上為連續的，且縱向貫穿閘極堆疊結構SK1。此外，閘介電層110環繞通道層112的外側壁。而且，閘介電層110設置於第一閘極部109與通道層112之間並與其二者接觸，並且設置於絕緣層104與通道層112之間並與其二者接觸。

第一導體柱122與第二導體柱124又可以稱為第一源極/汲極(S/D)柱122與第二源極/汲極柱124。第一導體柱122與第二導體柱124與通道層112接觸。

在一些實施例中，第一源極/汲極柱122與第二源極/汲極柱124設置介電基底100上且位於通道層112的側壁之內，並且在其延伸方向上為連續的，且貫穿閘極堆疊結構SK1。第一導體柱122與第二導體柱124的側壁各自與通道層112的內側壁連接，且第一導體柱122與第二導體柱124彼此之間藉由絕緣柱116分隔開，如圖1A所示。

在另一些實施例中，第一源極/汲極柱122與第二源極/汲極柱124設置介電基底100上，架構成穿過通道層112，且凸出於通道層112的外側壁，如圖1B與圖1C所示。為圖式清晰起見圖1B省略了絕緣柱116。在一些實施例中，第一導體柱122與第二導體柱124分別包括中央部分以及圍繞中央部分的周邊部分，且中央部分的摻雜濃度大於周邊部分的摻雜濃度。此濃度差異可用於進行接面的電性調整(junction tuning)。

每一層閘極層150及其所環繞周圍的通道層112、閘介電層110以及第一導體柱122與第二導體柱124形成一個記憶單元12。在圖2H中，每一堆疊記憶體結構10具有在縱向上堆疊的3個記憶單元12。然而，每一個堆疊記憶體結構10的記憶單元12的等並不以此為限。每一個堆疊記憶體結構10可以包含更多個或更少個在縱向上堆疊的記憶單元12。

參照圖3，在堆疊記憶體結構10的記憶單元12中，做為控制閘的第二閘極部126、鐵電部125與做為浮置閘的第一閘極部109形成第一電容器MFM，而做為浮置閘的第一閘極部109、閘介電層110與通道層112形成第二電容器MIS。第一電容器MFM與第二電容器MIS串聯組成電容器MFMIS。

在本實施例中，第一電容器MFM的耦合面積A_F是指在X方向上第二閘極部126、鐵電部125與第一閘極部109的重疊面積，而第二電容器MIS的耦合面積A_I是指在X方向上第一閘極部109、閘介電層110與通道層112的重疊的面積。第一電容器MFM的耦合面積A_F與第二閘極部126的厚度L2有關，而第二電容器MIS的耦合面積A_I與第一閘極部109的厚度L1的厚度有關。由於第二閘極部126的厚度L2小於第一閘極部109的厚度L1，因此，第一電容器MFM的耦合面積A_F小於第二電容器MIS的耦合面積A_I。耦合面積A_F與耦合面積A_I的比值R_A與鐵電部125以及閘介電層110的介電常數有關。當鐵電部125以及閘介電層110的介電常數的比值R_D愈大(大於1)，則可以藉由製程的控制將耦合面積A_F與耦合面積A_I的比值R_A調整得愈小(小於1)。當鐵電部125以及閘介電層110的介電常數的比值R_D愈接近1，則可以藉由製程的控制將耦合面積A_F與耦合面積A_I的耦合面積比值R_A調整得愈接近1。在一些實施例中，介電常數的比值R_D大於或等於1，耦合面積的比值R_A小於1，甚至小於0.6。在一些實例中，耦合面積的比值R_A在0.2至0.5之間。

相較於第二電容器MIS，由於第一電容器MFM具有較小的耦合面積A_F，因此，在進行讀、寫操作時，第一電容器MFM會有較大的壓降，因此可以減少跨(across)在第二電容器MIS的電場。因此，可以避免過大的電場造成閘介電層110的穿隧注入效應，藉以提升讀、寫的效率，提升元件的可靠度，並增大記憶窗(memory window)。在一些實施例中，耦合面積A_F與耦合面積A_I的比值R_A小於0.5，記憶窗可以大於4伏特。

在本發明實施例中，藉由控制耦合面積A_F與耦合面積A_I的耦合面積比值R_A來改善第二電容器MIS與第一電容器MFM的電容不匹配的問題，繼而提升快閃記憶體的可靠度。

上述三維快閃記憶體可以依照圖2A至圖2H的方法來製造，詳述如下。

參照圖2A，於介電基底100上形成堆疊結構102。堆疊結構102又可稱為絕緣堆疊結構102。介電基底100例如是形成於矽基板上的介電層，例如氧化矽層。在本實施例中，堆疊結構102由依序交錯堆疊於介電基底100上的絕緣層104與犧牲層106所構成。在其他實施例中，堆疊結構102可由依序交錯堆疊於介電基底100上的犧牲層106與絕緣層104所構成。此外，在本實施例中，堆疊結構102的最上層為絕緣層104。絕緣層104例如為氧化矽層。犧牲層106例如為氮化矽層。在本實施例中，堆疊結構102具有4層絕緣層104與3層犧牲層106，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層的絕緣層104與更 多層的犧牲層106。犧牲層106的厚度t0會與後續形成的閘介電層110、鐵電部125以及第二閘極部126的厚度有關。在一些實施例中，犧牲層106的厚度t0的範圍可以在20nm至200nm之間，例如約為80nm。

於堆疊結構102中形成開孔108。在本實施例中，開孔108的底面暴露出介電基底100，但本發明不限於此。在其他實施例中，在堆疊結構102的最下層為絕緣層104的情況下，開孔108的底部可位於最下層的絕緣層104中，亦即開孔108的底面裸露出最下層的絕緣層104，而未暴露出介電基底100。或者，在其他實施例中，開孔108的底部還延伸至介電基底100中。在本實施例中，以上視角度來看，開孔108具有圓形的輪廓，但本發明不限於此。在其他實施例中，開孔108可具有其他形狀的輪廓，例如多邊形。

參照圖2B，進行拉回(pull back)製程，以側向蝕刻犧牲層106，在犧牲層106的末端形成多個凹穴R1。拉回製程可以是等向性蝕刻、非等向性蝕刻或其組合。

參照圖2C，在凹穴R1之中形成第一閘極部109。第一閘極部109的形成方法例如是形成導體層，以覆蓋堆疊結構102的頂面，並填入開孔108與凹穴R1之中。導體層的材料例如為多晶矽、非晶矽、鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi_x)或矽化鈷(CoSi_x)。此外，在其他實施例中，在形成第一閘極部109之前，可於凹穴R1之中依序形成緩衝層以及阻障層。之後，進行拉 回製程，例如是非等向性蝕刻製程，以移除凹穴R1以外的導體層，使堆疊結構102的頂面以及開孔108之中的絕緣層104的側壁以及開孔108的底面裸露出來，繼而形成彼此分離的第一閘極部109。由於第一閘極部109形成在凹穴R1之中，而凹穴R1的高度約等於犧牲層106的厚度t0，因此，第一閘極部109的厚度L1可以藉由改變犧牲層106的厚度t0來調整。

參照圖2C與圖3，當犧牲層106的厚度t0愈大時，則第一閘極部109的厚度L1愈大。因此，所形成的第二電容器MIS的耦合面積A_I愈大，第一電容器MFM的耦合面積A_F與第二電容器MIS的耦合面積A_I的耦合面積比值R_A愈小。當犧牲層106的厚度t0愈小時，則第一閘極部109的厚度L1愈小，所形成的第二電容器MIS的耦合面積A_I愈小，第一電容器MFM的耦合面積A_F與第二電容器MIS的耦合面積A_I的比值R_A愈大。

參照圖2D，於開孔108的內表面上形成閘介電層110。閘介電層110的形成方法例如是先形成閘介電材料層，以覆蓋堆疊結構102的頂面，並填入開孔108之中，以覆蓋絕緣層104與第一閘極部109。閘介電材料層的材料例如為氧化矽、氮氧化矽或其組合。之後，進行非等向性蝕刻製程，以移除多餘的閘介電材料層，使堆疊結構102的頂面以及開孔108的底面裸露出來。閘介電層110的厚度t1例如是2nm至10nm。

於閘介電層110的側壁上形成通道層112。通道層112例如為未經摻雜的多晶矽層。通道層112的形成方法例如是於堆疊 結構102的頂面上以及開孔108的內表面與底部上形成通道材料層。然後進行非等向性蝕刻製程，移除堆疊結構102的頂面上以及開孔108的底面上的通道材料層。在本實施例中，由於通道層112形成於開孔108的內表面上，因此通道層112又可稱為通道柱112或環形通道層112。通道層112在其延伸方向上(在開孔108的頂部與底部之間)為連續的。在本實施例中，由於以上視角度來看開孔108具有圓形的輪廓，因此通道柱也具有圓形的輪廓，但本發明不限於此。在其他實施例中，取決於開孔108的形狀，以上視角度來看通道柱也可具有其他形狀(例如多邊形)的輪廓。此外，閘介電層110位於通道層112與開孔108的內表面之間，且因此覆蓋通道柱(通道層112)的外表面。

於開孔108中形成絕緣填充層114。絕緣填充層114例如為氧化矽層。絕緣填充層114的形成方法例如是進行化氣相沉積製程形成覆蓋堆疊結構102的頂面上、通道層112側壁以及開孔108的底面的絕緣材料層。然後再進行回蝕刻製程，以使堆疊結構102的頂面以及開孔108的底面裸露出來。絕緣填充層114並未將開孔108填滿，而是保留開孔108的中央部分。之後，於開孔108中形成絕緣柱116，以將開孔108的中央部分填滿。絕緣柱116與絕緣填充層114的材料具有不同的蝕刻速率。在一些實施例中，絕緣柱116的材料與絕緣填充層114的材料不同，例如為氮化矽層。絕緣柱116的形成方法例如是進行化氣相沉積製程。在其他實施例中，也可以是先以絕緣填充層114將開孔108填滿，然後 再於絕緣填充層114中形成暴露出介電基底100的開孔並以絕緣柱116將開孔填滿。

參照圖2E，於絕緣填充層114中形成接觸孔118與接觸孔120。接觸孔118與接觸孔120的底面暴露出介電基底100。在本實施例中，以上視角度來看，接觸孔118與接觸孔120具有圓形的輪廓，但本發明不限於此。在其他實施例中，接觸孔118與接觸孔120可具有其他形狀的輪廓，例如多邊形。在本實施例中，接觸孔118與接觸孔120分別形成於絕緣柱116的相對兩側，且不與絕緣柱116以及通道層112接觸，但本發明不限與此。在其他實施例中，接觸孔118與接觸孔120可與絕緣柱116及/或通道層112接觸。接觸孔118與接觸孔120用以界定本實施例的三維快閃記憶體的源極與汲極的位置。

參照圖2F，進行擴孔製程，將接觸孔118與接觸孔120的尺寸擴大。在一些實施例中，接觸孔118與接觸孔120各自分別裸露出絕緣柱116以及通道層112。在另一些實施例中，接觸孔118與接觸孔120各自分別裸露出通道層112，而為裸露出絕緣柱116。絕緣柱116的側壁被留下來的絕緣填充層114(如虛線所示)覆蓋。在本實施例中，將接觸孔118與接觸孔120的尺寸擴大的方法例如是對接觸孔118與接觸孔120進行等向性蝕刻製程。詳細地說，在進行等向性蝕刻製程時，利用絕緣柱116(氮化矽層)以及通道層112(多晶矽層)做為蝕刻停止層，接觸孔118與接觸孔120周圍的絕緣填充層114(氧化矽層)被移除，而接觸孔118 與接觸孔120周圍以外的絕緣填充層114(氧化矽層)被留下來(如圖1A或1B所示)。如此一來，經擴大尺寸的接觸孔118與接觸孔120即可與絕緣柱116與通道層112接觸。然後，於經擴大尺寸的接觸孔118與接觸孔120中形成經摻雜的多晶矽層，以形成本實施例的三維快閃記憶體的第一導體柱122與第二導體柱124。如此一來，第一導體柱122與第二導體柱124可與通道柱112電性連接。在一些實施例中，第一導體柱122與第二導體柱124藉由絕緣柱116彼此分隔開。在另一些實施例中，第一導體柱122與第二導體柱124藉由絕緣柱116與留下來的絕緣填充層114彼此分隔開。

參照圖2G，移除堆疊結構102中的犧牲層106，以於相鄰的絕緣層104之間形成橫向開口T1。橫向開口T1裸露出第一閘極部109以及絕緣層104。移除犧牲層106的方法例如是在堆疊結構102中形成狹縫開口(未示出)，然後通過狹縫開口進行選擇性蝕刻製程以移除犧牲層106，而不耗損絕緣層104。

參照圖2H，在移除犧牲層106之後，於所形成的橫向開口T1中形成鐵電部125與第二閘極部126。鐵電部125並未將橫向開口T1填滿；第二閘極部126將橫向開口T1剩餘的空間填滿。鐵電部125覆蓋橫向開口T1的側壁、頂面與底面。鐵電部125的介電常數等於或大於閘介電層110的介電常數。在一些實施例中，鐵電部125的介電常數與閘介電層110的介電常數的比值在1至7之間。鐵電部125例如是具有Al、Si、Zr、La、Gd或是Y摻質 的氧化鉿(HfO₂)。第二閘極部126又可稱為控制閘極層。第二閘極部126的材料例如為多晶矽、非晶矽、鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi_x)或矽化鈷(CoSi_x)。此外，在其他實施例中，在形成鐵電部125之後以及形成第二閘極部126之前，可於橫向開口T1中依序形成阻障層127。阻障層127的材料例如為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。

鐵電部125、阻障層127與第二閘極部126的形成方法如以下所述。在橫向開口T1與狹縫開口之中形成鐵電材料層。鐵電材料層的形成方法例如是CVD。鐵電材料層並未將橫向開口T1填滿。在形成鐵電材料層之後，在鐵電材料層上以及橫向開口T1剩餘的空間之中形成阻障層與閘極材料層。之後，進行回蝕刻製程，移除橫向開口T1以外的鐵電材料層、阻障層與閘極材料層，以形成鐵電部125、阻障層127與第二閘極部126。

請參照圖3，在一些實施例中，鐵電部125覆蓋在第二閘極部126的頂面上的鐵電部125具有厚度t2_t。覆蓋在第二閘極部126的底面上的鐵電部125具有厚度t2_b。覆蓋在第二閘極部126的側壁上的鐵電部125具有厚度t2_s。厚度t2_t、厚度t2_b以及厚度t2_s的平均厚度為t2。在一些實施例中，鐵電部125是共形層，均勻共形地覆蓋在橫向開口T1的側壁、頂面與底面。也就是說，厚度t2_t、厚度t2_b以及厚度t2_s大致相等。當鐵電部125的厚度t2愈大時，則第二閘極部126的厚度L2愈小，所形成的第一電容器MFM的耦合面積A_F愈小，第一電容器MFM的耦合面積A_F與第二電容 器MIS的耦合面積A_I的比值R_A愈小。當鐵電部125的厚度t2愈小時，則第二閘極部126的厚度L2愈大，所形成的第一電容器MFM的耦合面積A_F愈大，第一電容器MFM的耦合面積A_F與第二電容器MIS的耦合面積A_I的比值R_A愈大。

藉由鐵電部125的厚度t2以及犧牲層106的厚度t0的調整可以決定第二閘極部126的厚度L2。在一些實施例中，鐵電部125的介電常數的範圍在15至30之間，閘介電層110的介電常數的範圍在3.9至9之間。犧牲層106的厚度t0與第一閘極部109的厚度L1的範圍在20nm至200nm之間，閘介電層110的厚度t1範圍在3nm至30nm之間，例如5nm。鐵電部125的厚度t2範圍在10nm至50nm之間，例如20nm。第二閘極部126的厚度L2範圍在20nm至150nm之間，例如是40nm。

其後，可以進行金屬化製程及其他的後續製程。舉例來說，當第一導體柱122做為源極，而第二導體柱124做為汲極時，後續的金屬化製程可以形成與第一導體柱122連接的源極線，以及與第二導體柱124連接的位元線。

特別一提的是，本發明的三維快閃記憶體並不限於堆疊記憶體結構10的結構，以下將對其他各種結構作說明。在以下各實施例中，與第一實施例相同的元件將以相同的元件符號表示，不再對其作說明。

另一方面，當為了高積集度與高面積利用率而需要更多層的記憶單元堆疊結構，可將多個本發明的三維快閃記憶體堆疊 形成於基板上。舉例來說，在形成如圖2H所示的堆疊記憶體結構10之後，可再次重複一次或多次堆疊記憶體結構10的製造步驟，以於堆疊記憶體結構10上堆疊另一個或更多個堆疊記憶體結構10。如此一來，可有效地降低多層三維快閃記憶體的製程複雜度。在此情況下，上層的堆疊記憶體結構與下層的堆疊記憶體結構之間的連接可藉由將上層的堆疊記憶體結構的導體柱與下層的堆疊記憶體結構的導體柱接觸來達成。由於在本發明的堆疊記憶體結構中導體柱相較於其他元件具有較大的尺寸，因此上層的堆疊記憶體結構與下層的堆疊記憶體結構可容易地對準而不易有對準失誤的問題發生，且上層的堆疊記憶體結構的通道柱與下層的堆疊記憶體結構的通道柱可因此不須完全對準。

圖4K是依照本發明第二實施例之一種NOR型快閃記憶體的上視圖。圖5K是圖4K的切線II-II’的剖面示意圖。圖3是圖5K的區域B’之記憶單元旋轉90度的放大示意圖。

參照圖4K，在本實施例中，具有兩個垂直電晶體的快閃記憶體包括多個堆疊記憶體結構50。這些堆疊記憶體結構50可以陣列的方式排列。在圖4K中，NOR型快閃記憶體具有以陣列的方式排列的5個堆疊記憶體結構50。在陣列中，奇數列的堆疊記憶體結構50彼此對準，偶數列的堆疊記憶體結構50彼此對準，且相鄰兩列的堆疊記憶體結構50彼此交錯開。此外，這些堆疊記憶體結構50的數量、位置、定向、間距等並不限於圖4K所示。

參照圖4K與5K，每一個堆疊記憶體結構50包括設置於 基底200上的閘極堆疊結構SK2。閘極堆疊結構SK2包括彼此絕緣的閘極層204與閘極層250。閘極層204可以做為選擇閘，其位於基底200與閘極層250之間，且藉由絕緣層203與基底200電性絕緣，並藉由絕緣層205與閘極層250電性絕緣。

參照圖3與圖5K，閘極層250位於絕緣層205與207之間，其包括第一閘極部209、鐵電部225與第二閘極部226。第一閘極部209可做為浮置閘極，第二閘極部226可做為控制閘極。鐵電部225夾在第一閘極部209的側壁與第二閘極部226的側壁之間，並與其二者形成橫向三明治結構。鐵電部225還延伸包覆並接觸第二閘極部226的頂面與底面，而形成縱向三明治結構。

參照圖5K，堆疊記憶體結構50還包括通道結構CP。通道結構CP貫穿閘極堆疊結構SK2，且與基底200中的摻雜區201電性連接。通道結構CP包括通道插塞CP1與通道柱CP2。通道插塞CP1設置於通道柱CP2下方，貫穿部分的絕緣層205、閘極層204與絕緣層203。通道插塞CP1的頂面與通道柱CP2的底面電性連接，且通道插塞CP1的底面與形成在基底200中的摻雜區201電性連接。通道柱CP2位於通道插塞CP1上方，而且在其延伸方向上為連續的。通道柱CP2還貫穿絕緣層207、閘極層250與另一部分的絕緣層205。在一些實施例中，通道柱CP2包括通道柱212、填充層GF與導體插塞PL。通道柱212的側壁，在其延伸方向上為連續的，且貫穿絕緣層207、閘極層250與另一部分的絕緣層205。通道柱212的底面與通道插塞CP1的頂面電性連接。填 充層GF位於通道柱212內。導體插塞PL位於填充層GF上方，且導體插塞PL的側壁與通道柱212的側壁電性連接。此外，導體插塞PL的頂面可與通道柱212、閘介電層210以及絕緣層207的頂面共平面，但不以此為限。

堆疊記憶體結構50還包括閘介電層211B與閘介電層210。閘介電層211B設置介電基底100上，環繞通道插塞CP1的外側壁，且介於通道插塞CP1與閘極層204之間。閘介電層210設置通道插塞CP1上方，環繞通道柱CP2的外側壁。閘介電層210在其延伸方向上為連續的，且縱向貫穿絕緣層207、閘極層250與另一部分的絕緣層205。而且，閘介電層210設置於第一閘極部209與通道柱212之間並與其二者接觸，並且設置於絕緣層207與通道柱212之間並與其二者接觸。

參照圖4K與5K，堆疊記憶體結構50還包括共用源極線CSL，貫穿閘極堆疊結構SK2，並且與基底200中的摻雜區201電性連接。共用源極線CSL藉由絕緣襯層228與閘極堆疊結構SK2電性絕緣。

參照圖3與圖5K，依據本發明第二實施例，在堆疊記憶體結構50的記憶單元52中，做為控制閘的第二閘極部226、鐵電部225與做為浮置閘的第一閘極部209形成第一電容器MFM，而做為浮置閘的第一閘極部209、閘介電層210與通道柱212形成第二電容器MIS。第一電容器MFM與第二電容器MIS串聯組成電容器MFMIS。有關第一電容器MFM與第二電容器MIS的內容可 以參照以上所述。

上述具有兩個垂直電晶體的快閃記憶體可以參照圖4A至圖4K以及圖5A至圖5K所示的方法來製造，詳述如下。

參照圖4A與圖5A，在基底200上形成堆疊結構202。基底200可以是半導體基底，例如矽基底。在一些實施例中，可依據設計需求於基底200中形成摻雜區(如，N+摻雜區或N型井區)201。堆疊結構202包括由依序堆疊在基底200上的絕緣層203、閘極層204、絕緣層205、犧牲層206與絕緣層207所構成。絕緣層203、205與207包括氧化矽。閘極層204例如為經摻雜的多晶矽層。犧牲層206例如為氮化矽層。在一些實施例中，犧牲層206的厚度t0的範圍可以在20nm至200nm之間，例如約800nm。

接著，於堆疊結構202中形成開孔208。在本實施例中，開孔208沿著Z方向延伸，其底部暴露出介電基底100中的摻雜區201的表面，但本發明不限於此。或者，在其他實施例中，開孔208的底部還延伸至介電基底100的摻雜區201中。在本實施例中，以上視角度來看，開孔208具有圓形的輪廓，但本發明不限於此。在其他實施例中，開孔208可具有其他形狀的輪廓，例如多邊形。

然後，參照圖4C與圖5C，在閘極層204的側壁形成閘介電層211B。閘介電層211B可以是氧化矽或是高介電常數的介電材料。高介電常數的介電材料是指介電常數大於或等於4以上的材料，例如是氮氧化矽或是氧化鋁等。閘介電層211B可以採用 以下所述的方法來形成。

首先，參照圖4B與圖5B，進行熱氧化製程，以在開孔208所裸露的基底200以及閘極層204的側壁的表面被氧化而形成氧化物層211。氧化物層211包括氧化物層211A與211B。氧化物層211A形成在基底200之中的摻雜區201的表面。氧化物層211B形成在閘極層204的側壁，氧化物層211B的側壁可以與絕緣層203、205的側壁切齊，或是凸出於絕緣層203、205的側壁。在一些實施例中，在犧牲層206的側壁亦會形成氧化物層211C，因此氧化物層211還包括氧化物層211C。相較於閘極層204與基底200，犧牲層206的氧化速率較慢，因此自犧牲層206生成的氧化物層211C的厚度比自閘極層204與基底200生成的氧化物層211A或211B的厚度薄。

之後，在開孔208的側壁形成間隙壁SP。間隙壁SP的材料與氧化物層211C的材料不同，且在後續的蝕刻製程中具有不同的蝕刻速率。間隙壁SP的材料可以是氮化物，例如是氮化物。間隙壁SP的形成方法例如是在絕緣層207的頂面上以及開孔208的側壁與底部形成間隙壁材料層。接著，再對間隙壁材料層進行非等向性蝕刻製程，以移除絕緣層207的頂面上以及開孔208底部的間隙壁材料層。

然後，參照圖4B、圖4C、圖5B與圖5C，以間隙壁SP為罩幕，移除基底200表面上的氧化物層211A。接著，將間隙壁SP移除，之後再移除氧化物層211C，使犧牲層206的側壁裸露出 來。留在閘極層204的側壁的氧化物層211B則做為閘介電層211B。閘介電層211B的厚度t3例如是5nm至30nm。

然後，參照圖4D與圖5D，在開孔208之中形成通道插塞CP1。通道插塞CP1例如是以選擇性磊晶成長製程形成的經摻雜的磊晶矽。通道插塞CP1與基底200中的摻雜區201電性連接。通道插塞CP1的頂面的高度例如是介於絕緣層205的頂面與底面之間。接著，進行拉回製程，以側向蝕刻犧牲層206，在犧牲層206的末端形成凹穴R2。拉回製程可以是等向性蝕刻、非等向性蝕刻或其組合。

參照圖4E與圖5E，在凹穴R2之中形成第一閘極部209。第一閘極部209又可稱為浮置閘極層。第一閘極部209的形成方法例如是形成導體層，以覆蓋堆疊結構202的頂面，並填入開孔208與凹穴R2之中。導體層的材料例如為多晶矽、非晶矽、鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi_x)或矽化鈷(CoSi_x)。此外，在其他實施例中，在形成第一閘極部209之前，可於凹穴R2中形成阻障層(未示出)。阻障層的材料例如為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。之後，進行拉回製程，例如是非等向性蝕刻製程，以移除凹穴R2以外的阻障層與導體層，使堆疊結構202的頂面以及開孔208之中的絕緣層205、207的側壁以及通道插塞CP1的頂面裸露出來。由於第一閘極部209形成在凹穴R2之中，而凹穴R2的高度約等於犧牲層206的厚度t0，因此，第一閘極部209的厚度L1可以藉由改變犧牲層206的厚度t0來 調整。

參照圖4F與圖5F，於開孔208的內表面上形成閘介電層210。閘介電層210的形成方法例如是先形成閘介電材料層，以覆蓋堆疊結構202的頂面，並填入開孔208之中，以覆蓋絕緣層207、第一閘極部209與絕緣層205。閘介電材料層的材料例如為氧化矽或是具有高介電常數的介電材料，例如是氮氧化矽、氧化鋁或其組合。之後，進行非等向性蝕刻製程，以移除多餘的閘介電材料層，使堆疊結構202的頂面以及通道插塞CP1的頂面裸露出來。

參照圖4G與圖5G，於開孔208之中形成通道柱CP2。通道柱CP2包括通道柱212、填充層GF以及導體插塞PL。通道柱212例如為未經摻雜的多晶矽層。填充層GF包括絕緣材料，例如是氧化矽。通道插塞PL例如是摻雜的多晶矽。通道柱212、填充層GF以及導體插塞PL的形成方法例如是於絕緣層207的頂面上以及開孔208的內表面與導體插塞PL的頂面上形成依序通道材料層與填充材料層，然後進行化學機械研磨製程，移除絕緣層207的頂面上的填充材料層與通道材料層。之後，對填充材料層進行非等向性蝕刻製程，以使留下來的填充層GF的頂面低於通道柱212的頂面，而在填充層GF上方形成凹槽(未示出)。之後，沉積導體材料層，以覆蓋絕緣層207的頂面，並填滿填充層GF上的凹槽。接著，再進行化學機械研磨製程移除絕緣層207的頂面上的導體材料層，以形成導體插塞PL。

參照圖4H與圖5H，進行微影與蝕刻製程，在堆疊結構 202中形成狹縫開口SL。狹縫開口SL呈長條狀，其沿著Y方向連續延伸。狹縫開口SL的側壁裸露出絕緣層207、犧牲層206、絕緣層205、閘極層204、絕緣層203，而狹縫開口SL的底面裸露出基底200中的摻雜區201。

參照圖5I，進行等向性蝕刻製程，藉由通過狹縫開口SL的蝕刻劑移除堆疊結構202中的犧牲層206，以形成裸露出絕緣層205、207以及第一閘極部209的橫向開口T2。移除犧牲層206的方法包括選擇性蝕刻製程。

參照圖4J與圖5J，在移除犧牲層206之後，於橫向開口T2中形成鐵電部225與第二閘極部226。第二閘極部226又可稱為控制閘極層。鐵電部225的介電常數等於或大於閘介電層210的介電常數。在一些實施例中，鐵電部225的介電常數與閘介電層210的介電常數的比值在1至7之間。鐵電部225的材料例如是具有Al、Si、Zr、La、Gd或是Y摻質的氧化鉿(HfO₂)。第二閘極部226的材料例如為多晶矽、非晶矽、鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi_x)或矽化鈷(CoSi_x)。在一些實施例中，鐵電部225與第二閘極部226之間還包括阻障層227。阻障層227的材料例如為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。

鐵電部225、阻障層227與第二閘極部226的形成方法如以下所述。在橫向開口T2與狹縫開口SL之中形成鐵電材料層。鐵電材料層的形成方法例如是化學氣相沉積法。鐵電材料層並未 將橫向開口T2填滿。在形成鐵電材料層之後，在鐵電材料層上以及橫向開口T2剩餘的空間之中形成阻障層與閘極材料層。之後，進行回蝕刻製程，移除橫向開口T2以外的鐵電材料層、阻障層與閘極材料層，以形成鐵電部225、阻障層227與第二閘極部226。

參照圖4K與圖5K，在狹縫開口SL之中形成絕緣襯層228與共用源極線CSL。絕緣襯層228的形成方法例如是在絕緣層207的頂面上以及狹縫開口SL之中形成絕緣材料層，然後，再進行非等向性蝕刻製程，移除絕緣層207的頂面上以及狹縫開口SL的底面上的絕緣材料層，以形成裸露出狹縫開口SL的底面的絕緣襯層228。共用源極線CSL的形成方法例如是在絕緣層207的頂面上以及狹縫開口SL剩餘的空間形成導體材料層，然後進行非等向性蝕刻製程，移除絕緣層207的頂面上的導體材料層，以形成共用源極線CSL。

其後，可以進行金屬化製程及其他的後續製程。舉例來說，後續的金屬化製程可以形成與導體插塞PL電性連接的位元線(bit line)與介電層，完成三維快閃記憶體。

本發明實施例的快閃記憶體將控制閘極層、鐵電部與浮置閘極層所形成的第一電容器的耦合面積設計成小於浮置閘極層、閘介電層與通道層所形成的第二電容器的耦合面積，藉以使得第一電容器具有較大的壓降，以減小跨在第二電容器的電場。藉此，可以避免過大的電場跨在閘介電層而造成載子穿隧注入的效應，改善閘介電層的介電常數與鐵電部的介電常數差異過大造成第一 電容器與第二電容器電容值不匹配的問題。故本發明實施例不僅可以提升讀寫的效率，提升快閃記憶體的可靠度，還可以具有較大的記憶窗。

此外，在本發明實施例的快閃記憶體的製造方法中，可以藉由閘介電層、浮置閘、控制閘極層以及鐵電部的厚度的設計而輕易調整第一電容器的耦合面積與第二電容器的耦合面積的比值。

此外，本發明的三維快閃記憶體具有高積集度與高面積利用率，且符合操作速度快的需求。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

12、52:記憶單元

109、209:閘極部

110、210:閘介電層

112、212:通道層

125、225:鐵電部

126、226:閘極層

127、227:阻障層

t1、t2、t2_t、t2_b、t2_s、L1、L2:厚度

MFM:第一電容器

MIS:第二電容器

MFMIS:電容器

X、Y、Z:方向

Claims (10)

1. 一種快閃記憶體，包括：閘極堆疊結構，設置於介電基底上，且包括彼此電性絕緣的多層閘極層，每一層閘極層包括：第一閘極部；第二閘極部，與所述第一閘極部的側壁相鄰設置，其中所述第二閘極部的厚度小於所述第一閘極部的厚度；以及鐵電部，設置於所述第一閘極部的所述側壁與所述第二閘極部的側壁之間；通道柱，設置所述介電基底上，且貫穿所述閘極堆疊結構；第一導體柱以及第二導體柱，設置所述通道柱內並貫穿所述閘極堆疊結構，其中所述第一導體柱與所述第二導體柱彼此分隔開且各自與所述通道柱連接；以及閘介電層，設置於所述第一閘極部的另一側壁與所述通道柱的側壁之間。
2. 如請求項1所述的快閃記憶體，其中所述第二閘極部、所述鐵電部與所述第一閘極部具有的第一耦合面積小於所述第一閘極部、所述閘介電層側壁與所述通道柱具有的第二耦合面積。
3. 如請求項2所述的快閃記憶體，其中所述第一耦合面積與所述第二耦合面積的比值在0.2至0.5之間。
4. 如請求項1所述的快閃記憶體，更包括阻障層，位於所述鐵電部與所述閘極層之間。
5. 一種快閃記憶體，包括：閘極堆疊結構，設置於基底上，包括：第一閘極層，包括：第一閘極部；第二閘極部，與所述第一閘極部的側壁相鄰；以及鐵電部，設置於所述第一閘極部的側壁與所述第二閘極部的側壁之間，所述第二閘極部的厚度小於所述第一閘極部的厚度；以及第二閘極層，位於所述第一閘極層與所述基底之間，且與所述基底以及所述第一閘極層電性絕緣；通道結構，貫穿所述閘極堆疊結構，且與所述基底電性連接；第一閘介電層，設置於所述通道結構的側壁與所述第一閘極部的另一側壁之間；以及第二閘介電層，設置於所述通道結構的所述側壁與所述第二閘極層的側壁之間。
6. 如請求項5所述的快閃記憶體，其中所述第二閘極部、所述鐵電部與所述第一閘極部具有的第一耦合面積小於所述第一閘極部、所述第一閘介電層與所述通道結構具有的第二耦合面積。
7. 如請求項6所述的快閃記憶體，其中所述第一耦合面積與所述第二耦合面積的比值在0.2至0.5之間。
8. 如請求項6所述的快閃記憶體，更包括： 共用源極線，貫穿所述閘極堆疊結構，與所述基底電性連接；以及絕緣襯層，位於所述閘極堆疊結構與所述共用源極線之間。
9. 如請求項6所述的快閃記憶體，其中所述通道結構包括：通道柱，貫穿所述第一閘極層，其中所述通道柱的外側壁被所述第一閘介電層環繞；以及通道插塞，設置於所述通道柱下方，貫穿所述第二閘極層，其中所述通道插塞的側壁被所述第二閘介電層環繞，所述通道插塞的頂面與所述通道柱的底面電性連接，所述通道插塞的底面與所述基底中的摻雜區電性連接。
10. 如請求項6所述的快閃記憶體，更包括阻障層，位於所述鐵電部與所述第二閘極部之間。

Images